JPH08213622A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH08213622A JP7230329A JP23032995A JPH08213622A JP H08213622 A JPH08213622 A JP H08213622A JP 7230329 A JP7230329 A JP 7230329A JP 23032995 A JP23032995 A JP 23032995A JP H08213622 A JPH08213622 A JP H08213622A
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Kazuya Matsuzawa
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彰 西山
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修 有隅
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Abstract

(57)【要約】 (修正有) 【課題】 リーク電流の発生を伴うことなく、チャンネ
ル領域に蓄積した正孔を有効に吸い出すことのできる絶
縁ゲート型半導体デバイスを実現する。 【解決手段】 たとえば、SOI・MOSデバイス等に
おいてソース領域又はドレイン領域の少なくとも一部又
は全部にSix Ge1-x ,Six Sn1-x ,PbS等の
チャンネル部を構成している第1の半導体,シリコンよ
りも禁制帯幅の小さい第2の半導体の領域,狭バンドギ
ャップ半導体領域を形成し、これらの第2の半導体の領
域の位置、構造、組成、第2の半導体の領域中へドーピ
ングする不純物の種類等を選ぶことにより、第1および
第2の半導体からなるヘテロ接合に起因する結晶欠陥の
発生を抑制することのできる構造、又は結晶欠陥がたと
え発生してもその効果がトランジスタ特性や、メモリの
保持特性を悪化させるようなリーク電流とならないよう
な新規な半導体装置の構造とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はMOS集積回路等、
微細パターンおよび高集積密度が要求される集積回路の
好適な半導体装置に係り、特にSOI構造を有したMO
SFETおよびMISFET等の特性改善に適した新規
な構造およびその製造方法に関する。
【0002】
【従来の技術】近年の半導体集積回路、特にダイナミッ
クランダムアクセスメモリ(DRAM)技術における高
集積化には著しいものがある。しかし、集積度の進展に
ともない、DRAMのメモリセル面積は益々減少する傾
向にあり、自然界に存在するアルファ線により引き起こ
される記憶内容の消失、すなわち、いわゆるソフトエラ
ーを防ぐためのセル容量の確保が難しくなっている。そ
こで、絶縁膜上の単結晶シリコン膜上に半導体素子を作
ることが行われている。いわゆるSOI(Silicon-On-I
nsulator)素子は、微細かつ高速であり、高性能素子と
して有望である。SOI素子はその構造ゆえに、酸化膜
等の絶縁膜の上に形成されたSi層を活性領域として作
成されているため、この活性領域中のトランジスタ等の
素子が完全に分離され、さらには集積回路等を作成した
場合に、基板との結合容量が少ない等の利点が期待され
ている。また同時にSOI素子はアルファ線により発生
する電子・正孔対を、絶縁膜上の単結晶シリコン膜(以
下、SOI膜とする)内に制限することができるためD
RAMセル等におけるソフトエラー耐性は飛躍的に向上
する。
【0003】図47はシリコン基板201の上に絶縁層
202を介して形成された単結晶シリコン膜(SOI
膜)203からなるいわゆるSOI基板の上にDRAM
が形成された場合の断面構造を示す。SOI膜203中
に形成されたn+ ソース領域206の上部にはコンタク
ト電極408を介してデータ線(ビット線)409が形
成されている。又、n+ ドレイン領域206の上部には
コンタクト電極410を介して蓄積電極405、容量絶
縁膜406、対向電極407が形成されている。又、n
+ ソース領域206とn+ ドレイン領域206との間の
チャンネル領域となるSOI膜203の上部にはゲート
酸化膜204を介してポリシリコン等のゲート電極20
5が形成され、このゲート電極205は同時にDRAM
のワード線として機能する。
【0004】しかしSOI素子には図48に示すよう
に、基板浮遊効果に起因してバルク素子に比してドレイ
ン破壊電圧が低下するという問題がある。図48ではS
OI素子の代表としてSOI・MOSFETを取り上
げ、このSOI・MOSFETとバルクMOSFETの
ドレイン耐圧を各MOSFETのゲート長lに対してプ
ロットしたものである。さらに、SOI素子(SOI・
MOSFET)には、図49に示すようにスイッチング
動作時における電流オーバーシュートなどの不安定性の
問題があり、実用上の大きな問題になっている。図49
は入力ゲート電圧の波形に対する出力ドレイン電流の波
形を示すものであるが、出力ドレイン電流にオーバーシ
ュートが示されている。
【0005】なお、広義にはSOI構造は絶縁膜の上の
層のSiが単結晶、多結晶、更にはアモルファスであっ
たり、絶縁物が厚かったり、薄かったり、またそれらが
単結晶であったり、アモルファスであったりと、いろい
ろな構造があるわけであるが、以後の説明においては、
基本的には絶縁膜の上の層のSiが単結晶である場合を
主に説明し、上述したように、この絶縁膜の上の層の単
結晶Si膜をSOI膜と呼ぶこととする。ただし、以後
の説明で理解できることであるが、このSOI膜には、
部分的にアモルファス領域や結晶欠陥発生領域等が含ま
れる場合もある。
【0006】このような、SOI素子における基板浮遊
効果対策として、例えばMOSFETのチャンネル領域
に対してバンドギャップ(禁制帯幅)の狭い材料をソー
ス領域に用いた構造が提案されている(特開平01−2
55252号公報)。この装置では、MOSFETのソ
ース領域を構成する半導体のバンドギャップをチャンネ
ル領域を構成する半導体のバンドギャップよりも狭める
ことにより、基板浮遊効果の主原因となる、正孔のチャ
ンネル内の蓄積が効果的に防止可能である。
【0007】チャンネル領域を形成している半導体であ
るSiよりもバンドギャップの狭い半導体材料として、
最も代表的なものはSix Ge1-x (0<x<1)で、
これを用いたものの一つに、図50(a)に示すような
断面を有するSOI・MOSFETがある。図50
(a)のSOI・MOSFETはSi基板201の上に
酸化膜等の絶縁層202が形成されその上に活性層とな
るSOI膜203が形成され、このSOI膜の一部にn
+ ソース/ドレイン領域206が形成されている。図5
0(a)の特徴は、このn+ ソース/ドレイン領域20
6の内部にSix Ge1-x 層207が形成されている点
である。n+ ソース領域206とn+ ドレイン領域20
6との間のチャンネル領域203の上部にはゲート酸化
膜204が形成され、その上にたとえばポリシリコン等
のゲート電極305が形成されている点は通常のMOS
FETと同様である。
【0008】図50(a)のSOI・MOSFETのポ
テンシャルプロファイルを図50(b)に示す。このよ
うなMOSFETでは、図50(b)に示すように、ソ
ース領域のバンドギャップを破線の位置まで狭くするこ
とができ、チャンネルとn+ソース領域間のエネルギー
障壁の減少に伴い、n+ ソース領域内部へ流れる正孔電
流は、指数関数的に増大することが実験的に、あるいは
シミュレーションにより明らかである。
【0009】たとえばチャンネル長0.5μmのSOI
・MOSFETの電流電圧特性を図51(a)に示す。
図51(a)に示す電流電圧特性のうち実線はGeイオ
ンを加速電圧Vac=50kVでドーズ量Φ=3×1016
cm-2でイオン注入したSOI・MOSFETについて
測定したものである。図中、破線で示すSiのみをソー
ス/ドレイン領域とするMOSFETに対し、SiGe
層をソース/ドレイン領域内部に有する実線で示すMO
SFETはドレイン破壊電圧が1V以上改善しているこ
とがわかる。
【0010】図50(a)に断面構造を示したようなS
OI・MOSFETは以下のような製造工程で製造され
る。まず、SIMOX(Separation by IMplanted OXyg
en)法を用いてSOI基板を作成する。すなわち、シリ
コン基板201に酸素イオンをイオン注入し、熱処理す
ることにより、上層のシリコン膜(SOI膜)203と
シリコン基板201を分離するように、埋め込み酸化膜
202を形成する。そして、隣接する素子間を電気的に
分離するための、素子間分離領域となるフィールド酸化
膜領域をLOCOS(Local Oxidation of Silicon)法
等により形成する(図50(a)においては、素子間分
離領域の図示を省略している)。続いて、フィールド酸
化膜領域に囲まれた素子形成領域(活性領域)のSOI
膜203の表面を露出させ熱酸化法等によりSOI膜2
03の表面にゲート酸化膜204を形成した後、この上
にLPCVD(Low Pressure Chemical Vapour Deposit
ion)法等によるポリシリコン層205の形成を行う。そ
して、リソグラフィー工程により、レジストパターンを
ポリシリコン層上のゲート電極予定領域に形成し、この
レジストパターンをマスクとしてRIE(Reactive Ion
Etching)法等により、ポリシリコンゲート電極20
5、及び、ゲート酸化膜204を形成する。そして、n
+ ソース/ドレイン領域206形成のためのAs等のn
型不純物イオンをポリシリコンゲート電極205を用い
て自己整合的にイオン注入し、熱処理する。続いて、こ
のソース/ドレイン領域206にGeをイオン注入し、
熱処理を施し、ソース/ドレイン領域206の内部にS
iGe層207を形成すれば、図50(a)に示すよう
な、SOI・MOSFETが完成する。実際にはこの
後、さらに酸化膜等の層間絶縁膜を表面に堆積し、この
層間絶縁膜中に金属電極コンタクト用の開口(コンタク
トホール)を形成し、ソース/ドレイン金属電極のメタ
ライゼーションを行うのであるが、ここでは図示を省略
する。
【0011】
【発明が解決しようとする課題】しかしながら、本発明
者らが、このMOSFETを種々の条件で試した結果、
以下に示すような課題が明らかになった。すなわち、第
1の課題として、図51(b)の実線に示すように、ヘ
テロ接合SOI・MOSFETにおいては、微少なリー
ク電流が発生することが判明した。このリーク電流は上
記MOSFETをDRAM、特にそのメモリセル領域に
おける選択トランジスタとして用いる場合は、致命的な
特性の低下と、製造上の歩留まりの低減化をもたらす。
【0012】次に、第2の課題として、Geのイオン注
入に伴う記憶素子等のゲート酸化膜204の耐圧等の信
頼性劣化がある。図52に示すようにSiGe層を有し
たSOI・MOSFETのドレイン耐圧はGeイオンの
イオン注入時のドーズ量Φを大きくすれば、大きくする
ほど大きくなり、改善される。しかし、イオン注入時の
加速電圧にも依存することではあるが、Geのドーズ量
Φが、1〜3×1016cm-2を越える場合等においてゲ
ート酸化膜204の信頼性劣化が顕著に生じることが我
々の検討により明らかになった。このゲート酸化膜の信
頼性劣化は、ゲートに高い電圧が印加されるメモリセル
において特に深刻となり、製品の良品率を著しく低下さ
せることが明らかになった。
【0013】さらに、従来のSix Ge1-x 領域を有す
るMOSFETは以下のような第3の課題を有してい
た。つまり、チャンネル長0.5μmの典型的な条件で
試作した、n+ ソース領域にSix Ge1-x (x=0.
2)を有するMOSFETのドレイン破壊電圧は、図5
1(a)に示したように4Vで、Geをイオン注入しな
い通常の素子に対し、1V以上改善している。しかしな
がら、本発明者らが、この方法を種々の条件で試した結
果、LSIの種類に依ってはこの程度の耐圧改善では不
足であることが判明した。例えばEEPROMなどのL
SIに対してはさらに高いドレイン破壊電圧を実現する
ことが必須であることが判明したのである。この場合、
Geの含有量を上げることは上述したようにゲート酸化
膜の耐圧等の信頼性の劣化等が発生し実用的でないし、
かつ効果も少ない。特に高速性が要求されるシステムL
SI等の分野では、高い動作電圧においてより高い電流
駆動力が要求される。このような種類においては従来の
素子の駆動力より高い電流値が必須となる。したがって
従来のSiGe層を有したSOI・MOSFETのドレ
イン耐圧、電流駆動能力がLSIの種類によれば不十分
であるという第3の課題が明らかになった。
【0014】ところで、Geの格子間距離(共有結合半
径)はSiに比べて4%ほど大きいため、Geのイオン
注入量を大きくする等によりSix Ge1-x 混晶のGe
の組成(1−x)を大きくするとGeが入ることによっ
てSi−Six Ge1-x ヘテロ接合界面における結晶格
子のミスフィットが発生し結晶に歪が生じてしまう。こ
の歪に起因してその後の熱工程によってソース/ドレイ
ン領域の内部やソース/ドレイン領域からチャンネル領
域にあるpn接合界面を横切る方向に結晶欠陥が生じる
ことがわかった。さらに、前述の第3の課題とも関連す
るが、ヘテロ接合のミスフィットに起因する結晶欠陥以
外にもイオン注入のダメージによる二次欠陥も発生し、
現実にはこの二次欠陥とミスフィットに起因する結晶欠
陥とは複合する可能性もある。図53にその例を示す
が、ドレイン領域206とチャンネル領域203にまた
がって、pn接合界面215を横切るように結晶欠陥領
域Dが発生している。この結晶欠陥は(100)面基板
(ウェハ)を用いたMOSFETの場合には、図53に
示すように、主に{111}面に沿って発生する傾向が
ある。又、その発生場所は広範囲に散らばってしまい、
その制御は非常に困難であった。このような場合には接
合リーク電流の著しい増大をもたらし、素子の利用範囲
を狭めてしまう結果となってしまった。したがってSi
x Ge1-x 混晶のGeの組成(1−x)を増大すること
に伴うジェネレーション・リコンビネーション(G/
R)電流、すなわち、接合リーク電流の増大はDRAM
などのメモリデバイスにおいてセルのデータ保持特性の
劣化や、致命的な製造歩留まりの低減をもたらすという
第4の課題が明らかとなった。
【0015】この第4の課題に係るMOSFET中にお
ける結晶欠陥は、SiGe層がソース領域中に完全に取
り込まれていれば良いように考えられるが、SiGe層
をソース領域の内部に完全に包み込んでしまえば、本発
明の当初の目的である、SOI・MOSFETにおける
基板浮遊効果をより効率良く抑制することが困難とな
る。つまり、図50(b)のポテンシャルプロファイル
(バンドダイアグラム)により理解できることでもある
がSiGe層は、ソース/チャンネル間に形成されるp
n接合界面に十分に近づけた方が良く、SiGe層をp
n接合界面に近づければ、結晶欠陥がチャンネル側に侵
入し、リークが発生しやすくなることとなる。
【0016】前述した課題を鑑み、本発明の主目的は、
SOI・MOSFETやSOI・MOS・DRAM等の
絶縁ゲート型半導体装置のチャンネル領域がフローティ
ングになる効果、すなわち基板浮遊効果を抑制すること
である。より具体的には、チャンネル領域を構成する半
導体よりも禁制帯幅の狭い半導体からなる領域(狭バン
ドギャップ領域)を主電極領域の内部又は主電極領域に
近接したMOSFETやMOS・DRAM等の絶縁ゲー
ト型半導体装置の新規な構造とその製造方法を提供する
ことにより、ドレイン耐圧の向上とリーク電流の低減を
同時に実現することである。
【0017】本発明の第2の目的はGeのイオン注入の
ドーズ量を大きくするとMOSFET(より一般的には
MISFET)のドレイン耐圧は向上するが、ドーズ量
の増大と共にリーク電流の発生やゲート酸化膜の耐圧の
低下が生じるというトレードオフ関係(二律背反関係)
を有効に解決できるMISFET等の構造およびその製
造方法を提供することである。
【0018】本発明の第3の目的は高い変換コンダクタ
ンスgm を有し、電流駆動能力の高いMISFETおよ
びそれを用いた集積回路の構造と、その製造方法を提供
することである。
【0019】本発明の第4の目的は、Siと、Siより
も禁制帯幅の小さいSiGeやSiSn等の狭バンドギ
ャップ半導体とのヘテロ接合における格子不整合に起因
する結晶欠陥を発生させない構造、あるいは結晶欠陥の
発生位置とその方向を制御できる新規なMOSデバイ
ス、MISデバイスの構造および製造方法を提供するこ
とである。
【0020】本発明の第5の目的は製造方法に係り、上
述した目的を同時に達成しながら、この製造に要する時
間の短縮、いわゆるスループットを向上し、生産性を向
上することである。
【0021】
【課題を解決するための手段】以上の目的を達成するた
めに本発明は狭バンドギャップ領域を第1又は第2の主
電極領域の少なく共一方に(以下「一方の主電極領域」
という。この「一方の主電極領域」とはソース領域、ド
レイン領域の少なく共一方という意味になることはもち
ろんである。)具備したMOSFET等の絶縁ゲート型
トランジスタ、およびこの絶縁ゲート型トランジスタを
用いた集積回路等の半導体装置の構造およびその製造方
法を提供することを特徴とする。
【0022】より具体的には、図1以下に示すようなS
OI・MOSFETやSOI・MOSSITおよび図3
2以下に示すようなMOS・DRAMが代表的な対象で
ある。たとえば、支持基体となる半導体基板201の上
の第1の絶縁層202上に形成された第1導電型の第1
の半導体膜203に形成された第2導電型の第1の半導
体膜からなるソース領域216およびドレイン領域22
6と、ソース及びドレインに挟まれた第1の半導体膜2
03からなるチャンネル領域と、チャンネル領域の上部
に形成された第2の絶縁層、すなわちゲート絶縁層20
4を介してチャンネル領域を流れる電流を制御するゲー
ト電極205、とを少なくとも有するSOI基板を用い
た絶縁ゲート型トランジスタにおいて、以下に示す7つ
の手段により、上記目的を達成せんとするものである。
つまり、 (1)上記目的を達成する第1の手段は、図1,図3に
示すようにMOSFETの主電極領域にドープする不純
物の共有結合半径や、MOSFETの母体となるSi中
への不純物が導入されるサイト、すなわち格子間位置
(interstitial)か、置換位置(vacancy trapping)か
といった点を考慮して、格子歪が補償されるべくドーピ
ング条件を選ぶことである。すなわち共有結合半径等を
考慮した不純物の種類、その不純物のドーピングの際の
主電極領域中の深さ(拡散深さ)を選定することであ
る。
【0023】(2)第2の手段は図5,6,7,8,1
0,17(a)等に示すように狭バンドギャップ領域の
位置をMOSFETの主動作状態における空乏層の位置
よりも深く形成することである。主動作状態における空
乏層の位置とは、たとえば、ゲートを3Vで駆動するM
OSFET又はMOS−LSIにおいてはゲート電極に
3V印加時のゲート酸化膜直下に拡がる空乏層の位置を
いう。このように空乏層の位置よりも低く狭バンドギャ
ップ領域を形成することにより、たとえ結晶欠陥が発生
してもそれがMOSFET等のリーク電流となることは
ない。さらに狭バンドギャップ領域が深い位置にあるこ
とによりチャンネル中に蓄積された正孔の吸い出し効果
が増大する。
【0024】(3)第3の手段は、図11,12,1
4,15,17に示すようにMOSFETのチャンネル
領域と主電極領域との界面に形成されるpn接合面を超
えてSiGe領域等の狭バンドギャップ半導体と、Si
等のチャンネル領域を形成する半導体とのヘテロ接合界
面が存在すること、又は狭バンドギャップ半導体領域そ
のものが、存在することである。
【0025】前述の如く、典型的な従来のヘテロ接合を
有するMOSFETでは、SiGe層とSi層の間に形
成されるヘテロ接合は、ソース/チャンネル間のpn接
合の内側(ソース領域側)に形成される。これは確か
に、正孔の吸収効果はあるものの、チャンネルの正孔か
らみると、pn接合のエネルギーバリアは残存し、排出
されない正孔がチャンネル内に蓄積する。ドレイン破壊
現象がこのチャンネル内に蓄積する正孔に依って引き起
こされるのは周知の事実であり、従って、従来のように
前記ヘテロ接合をpn接合の内側に置くことはドレイン
破壊電圧を上げるという目的のためには必ずしも最善で
はない。図13には、従来のヘテロ接合を有しないMO
SFET(ホモ接合MOSFET)と本発明のヘテロ接
合MOSFETのエネルギーバリアを比較して示す。正
孔からみたエネルギーバリアの高さを最も低くできるの
は同図の太線で示した場合であることは明らかである。
即ち、本発明者らは、チャンネル領域内で、正孔に対す
るポテンシャルの最も低いところと狭バンドギャップ領
域の価電子帯のバンド端Ev (SiGe)が、バリアを
生じないように単調に接続するようなエネルギーバンド
を形成することが最もドレイン破壊電圧が高くなること
を見いだした。そのためには、図11,12,14,1
5,17等に示すように狭バンドギャップ領域をpn接
合界面215を越えて、正孔のポテンシャルが最小値
(極値)となる位置までチャンネル側に延在させること
が望ましいのである。すなわち図11等において、pn
接合面のチャンネル側にはp型のSiGe領域237が
存在することとなる。
【0026】(4)第4の手段は図18(a)に示すよ
うに狭バンドギャップ領域をゲート酸化膜直下のチャン
ネル領域にまで延長して形成することである。狭バンド
ギャップ領域として代表的なSiGe領域は電子の移動
度がSiよりも高く、したがって高い変換コンダクタン
スgm が得られ、電流駆動能力が高くなる。図18
(b)に示す構造は、たとえば、GeやSnのイオン注
入の加速電圧を高くしてゲート電極を透過してイオンが
打ち込まれるようにすればよい。
【0027】(5)第5の手段はヘテロ接合に起因する
結晶欠陥の発生位置と発生方向を制御することである。
図19(d),20に示すように結晶欠陥Dを主電極領
域216,226の内部に形成することにより、たとえ
欠陥が発生してもMOSFET等のリーク電流となるこ
とはない。
【0028】(6)第6の手段は狭バンドギャップ領域
と母体の半導体とのヘテロ接合における格子定数不整合
を最適化することである。すなわちSiGeの場合で説
明すれば、図23に示すように欠陥の数はGeのイオン
注入の加速電圧とドーズ量に依存し、たとえばイオン注
入の加速電圧Vac=25kVではGeが30%以上で増
大する。一方、ドレイン耐圧の改善効果は図22に示す
ようにGeが1%以上で徐々に増大し、5〜15%では
急峻であるが25〜30%以上ではなだらかな増大とな
り、飽和の傾向にある。そこでSix Ge1-x のSiの
組成xを99%〜70%(Geの組成を1〜30%)の
範囲に選定することにより、ドレイン耐圧の向上をはか
りながら、結晶欠陥も発生させないようにできる。
【0029】以上の7つの手段に加え、図5,図9に示
すように、第1の一方の主電極領域47と第2の一方の
主電極領域216,226を有するMOSFETにおい
て第2の一方の主電極領域216,226は、第1の一
方の主電極領域47の上部に形成され、第2の一方の主
電極領域216,226を貫通する溝を介して、第1の
一方の主電極領域47上に金属電極218,228が形
成されていることが好ましい。ここで第2の一方の主電
極領域とはn+ ソース領域216、n+ ドレイン領域2
26であり第1の一方の主電極領域はSiGe等の狭バ
ンドギャップ半導体領域47である。
【0030】また上記7つの手段に加え、図6に示すよ
うに第1の一方の主電極領域47の上部に、第1の一方
の主電極領域47に接して、第1の半導体よりも禁制帯
幅の小さい第3の半導体からなる第3の一方の主電極領
域51がさらに形成され、第3の一方の主電極領域51
を介して、第1の一方の主電極領域47が、金属電極2
18,228と接続されていることが好ましい。ここで
第3の半導体の禁制帯幅は第2の半導体の禁制帯幅と同
じか、それよりも若干小さいことが望ましい。
【0031】また、上記7つの手段に加え、図7,図1
4(b),図15,および図17(b)等に示すように
MOSFET,MISFET等の絶縁ゲート型トランジ
スタの第1の一方の主電極領域48,237の上部に、
第1の一方の主電極領域48,237に接して、金属シ
リサイド膜74がさらに形成され、第1の一方の主電極
領域48,237が、金属シリサイド膜74を介して金
属電極218,228と接続されていることが望まし
い。
【0032】以上のMOSFETの構造は個別素子(デ
ィスクリートデバイス)に限られるわけではなく、DR
AM等の集積回路の適用することにより、より効果的と
なる。すなわちリーク電流の小さなMOSFETをDR
AMの選択トランジスタに用いることにより、DRAM
の保持特性が向上することとなる等種々の集積回路の特
性がさらに改善されるからである。
【0033】すなわち、図32〜図38に示すように、
支持基板201,401と、支持基板上に形成された埋
め込み絶縁膜202と、埋め込み絶縁膜の上部に形成さ
れた第1の半導体からなる第1導電型のチャンネル領域
203と、該チャンネル領域を挟んで、対向して形成さ
れた第1および第2の主電極領域と、チャンネル領域の
上部に形成されたゲート絶縁膜204と、ゲート絶縁膜
の上部に形成されたワード線205と、第1の主電極領
域に接続されたビット線409と、第2の主電極領域に
形成された蓄積容量部とを少なくとも具備するDRAM
であって、上記第1および第2の主電極領域の少なく共
一方が、第1の半導体より禁制帯幅の小さい第2の半導
体から成る部分411,412を有するか、もしくはそ
の全部が第2の半導体から成り、第2の半導体から成る
領域はチャンネル領域203と直接、接するか、もしく
は第2導電型の第1の半導体から成る領域216,22
6を介して、チャンネル領域と接していることである。
ここで第1の半導体をたとえばSiとすれば、第2の半
導体はSix Ge1-x ,Six Sn1-x ,PbS,Si
x (PbS)1-x 等ということになる。また蓄積容量部
の構造から、より具体的には、図32,33,34,3
5に示すようなトレンチ型、図36,37,38に示す
ようなスタック型のDRAMに適用可能である。
【0034】前述の説明ではSOI・MOSFETにつ
いて主に説明したが、本発明の技術思想はチャンネル領
域が他の領域に対してフローティングになるようなFE
Tや静電誘導トランジスタ(Static Induction Transis
tor;SIT)に適用できるものであり、たとえば図39
〜図42に示すようなSGT(Surrounding Gate Trans
istor)や図44(b)に示すような縦型の薄膜トランジ
スタおよびこれらを用いたDRAMにも適用できるもの
である。
【0035】図39に示すSGT・DRAMは第1導電
型の第1の半導体からなる領域301を少なくともその
最上層に有する支持基板と、支持基板の上部に形成され
た、第2導電型の第1の半導体からなる柱状形状の蓄積
電極領域302と、蓄積電極領域と接して、その上部に
形成された第2導電型の第1の半導体からなる柱状形状
の第1主電極領域302と、第1の主電極領域の上部
に、第1の主電極領域302と接して形成された、第1
導電型の第1の半導体からなる柱状形状のチャンネル領
域303と、チャンネル領域の上部に形成された、第1
の半導体よりも禁制帯幅の小さい第2の半導体からなる
第2主電極領域311と、第2主電極領域に接続された
ビット線409と、蓄積電極領域302の側壁部を囲ん
だ容量絶縁膜と、チャンネル領域303の側壁部を囲ん
だゲート絶縁膜と、容量絶縁膜を囲んだプレート電極3
06と、ゲート絶縁膜を囲んだワード線308とを少な
くとも具備するDRAMで、第2主電極領域311はチ
ャンネル領域303と直接、接しているか、もしくは第
2導電型の第1の半導体から成る領域304を介して、
チャンネル領域303と接続されていることを特徴とす
る。ここで第1の半導体をシリコン(Si)とすれば、
第2の半導体はSix Ge1-x ,Six Sn1- x ,Si
x (PbSe)1-x ,Six (InAs)1-x 等となる
ことは前述と同様であり、第1および第2の主電極領域
とはSGTのソース領域又はドレイン領域のいずれかを
いう。またSGTの蓄積容量部は図41,図42に示す
ように第2主電極領域313の上部に形成してもよく、
この場合は第1主電極領域322をビット線322に接
続するようにすればよい。図41,図42では第2の半
導体はビット線322の一部にも形成されているが、こ
の場合、第2の半導体からなる第2主電極領域313を
省略して、第1の半導体からなる第2主電極領域のみと
することも可能である。
【0036】本発明の第2の半導体(狭バンドギャップ
領域)はイオン注入、MBE、CVD法等により形成可
能で、SiGe,SiSnの他にPbS,PbSe,P
bTe,SnTe,ZnSb,InSb,InAs等の
狭バンドギャップ半導体やSix (PbS)1-x ,Si
x (PbSe)1-x 等の狭バンドギャップ半導体とSi
との混晶を用いることができる。PbS,PbSe等は
MBE,CVD法により形成することが望ましい。また
イオン注入に際しては図4(a)および(b)に示すよ
うにイオンの種類に応じて加速電圧を変え、異なる射影
飛程(Rp)を用いて異なった位置にイオン打ち込みを
すること、図11(b)等に示すようにゲート電極の両
側に側壁絶縁膜を形成して平面パターン上で異なる場所
に打ち込むことも有効である。たとえば図4に示すよう
に半導体基体201と、半導体基体の上部に形成された
埋め込み絶縁膜202と、埋め込み絶縁膜の上部に形成
された第1導電型の単結晶シリコン膜とからなるSOI
基板をSIMOX法やSDB法で形成する第1ステップ
と、SOI基板上の単結晶シリコン膜203の表面にゲ
ート絶縁膜204およびゲート電極領域205を形成す
る第2ステップと、ゲート電極領域205をマスクとし
てGe又はSnの少なくとも一方のイオンをイオン注入
する第3ステップと、ゲート電極領域の両側に側壁絶縁
膜71を形成する第4ステップと、ゲート電極205お
よび側壁絶縁膜71をマスクとしてP+ 等の第2導電型
不純物のイオンをイオン注入する第5ステップと、第5
ステップ後のSOI基板を所定の温度で熱処理し、第2
導電型不純物を、Ge又はSnの少なく共一方の存在す
る領域を超えて拡散させる第6のステップを用いれば、
Ge又はSnのシリコン中の拡散定数はPやAsの拡散
定数に比してはるかに小さいので図19,又は図20に
示すSiGe領域257をn+ ソース領域216の内部
に包み込み、かつSiGe領域257の端部をゲート電
極端に近づける構造が高精度かつ容易に実現できる。す
なわち、結晶欠陥の発生によるリーク電流への寄与を抑
制すると同時に、正孔を有効に吸い出す図13に示すよ
うなポテンシャルプロファイル(バンドダイアグラム)
が実現できるのである。また図19(b)に示すように
斜めイオン注入によりAs等を打ち込み、SiGe領域
を含むようにしてもよい。イオン注入後のアニールは結
晶欠陥の位置を制御するためには700℃以上の基板温
度、より好ましくは700℃〜1000℃の基板温度が
よい。アニール温度を700℃以上に選定し、結晶欠陥
Dを図20に示すように主電極領域216,226内に
収めてしまえばGe,SnをSiに対して30%以上と
なるようにイオン注入してもMOSFETのリーク電流
は増大しない。
【0037】SiGe,SiSn,PbS等はイオン注
入以外にMBE法やCVD法でも成長できる。たとえば
SiH4 (あるいはSi2 6 )とGeH4 を用いれば
SiGeがCVDでき、この際、AsH3 ,PH3 をド
ーピングすればn+ 型SiGeが成長できる。PbSは
たとえば[Pb(OBut 2 2 やPbO4 (OBu
t 6 とH2 Sとを用いてCVDすればよい。SOI基
板の表面の上層の単結晶シリコン膜(SOI膜)203
の深い位置、たとえば、SOI膜と埋め込み酸化膜との
界面近傍に第2の半導体(狭バンドギャップ領域)をC
VDで形成することは、イオン注入のダメージを避ける
点で有効である。この場合は最初に第1の半導体からな
るSOI膜203の表面に第2の半導体を埋め込んで形
成し、その上に埋め込み絶縁膜202を形成し、別に用
意した半導体基体201を、埋め込み絶縁膜202を介
して貼り合わせる、いわゆるSDB法を用いればよい。
第1の半導体からなるSOI膜203の表面に第2の半
導体を埋め込むのは、第2の半導体形成予定部分をエッ
チング除去し、その部分に第2の半導体を選択成長させ
るか、あるいは溝の深さより厚くCVDを行ない、その
後CMP法等により平坦化すればよい。
【0038】またSix Ge1-x 領域278のような第
2の半導体は図30に示すようにエピタキシャル成長
と、このエピタキシャル成長時の下地からのGe等の第
2の半導体の成長元素の一部の外方拡散および表面偏析
を用いても形成できる。すなわち、図30(a)に示す
ようなSOI基板を形成する第1ステップと、SOI基
板の表層の第1の単結晶シリコン293膜の一部を選択
的にエッチング除去し、第1の単結晶膜シリコン293
膜の上部のみにSiGe等のシリコンよりも禁制帯幅の
小さい半導体277を図30(b)に示すように形成す
る第2ステップと、狭バンドギャップ層の上部およびS
OI基板の埋め込み絶縁膜202の上部に第2の単結晶
シリコン膜203をエピタキシャル成長し、図30
(c)に示すようにその表面を平坦化する第3ステップ
とにより、狭バンドギャップ層の成長元素の一部、たと
えばSiGeの場合は、Geが外方拡散し、また一部は
表面偏析により、狭バンドギャップ層293の上部に、
図30(d)に示すように第2の半導体のSiGe領域
278が形成される。この後は、イオン注入等を用いて
第2の単結晶シリコン膜203を第1導電型の所定の不
純物密度にドープする第4ステップと、図30(d)に
示すように第2の単結晶シリコン膜の上にゲート絶縁膜
204およびゲート電極領域205を形成する第5ステ
ップと、図30(e)に示すように、ゲート電極領域2
05の両側に側壁絶縁膜73を形成する第6ステップ
と、ゲート電極領域205および側壁絶縁膜73をマス
クに第2導電型不純物イオンを第2の単結晶シリコン膜
にイオン注入し、その後アニールする第7ステップによ
りソース領域216、ドレイン領域226が、SiGe
領域278の内部に形成できる。
【0039】
【発明の実施の形態】図1は本発明の第1の実施の形態
に係るSOI・MOSFETの断面構造を示す。図1に
おいてp型(100)シリコン基板201の上部に埋め
込み酸化膜202を介してp型SOI膜203が形成さ
れている。そしてSOI膜203はSOI膜203の表
面から埋め込み酸化膜207に達するまで深く形成され
た熱酸化膜4により素子分離がなされている。そしてこ
の素子分離されたSOI膜203の領域を活性領域とし
て、この活性領域の内部にn+ ソース領域216および
+ ドレイン領域226が、その底部を埋め込み酸化膜
202に接するように形成されている。n+ ソース領域
216およびn+ ドレイン領域226の内部には、Pを
含むSiGe領域217,227が形成され、このSi
Ge領域217,227に対し、層間絶縁膜8中に形成
されたコンタクトホールを介してソース金属電極218
およびドレイン金属電極228が形成されている。また
+ ソース領域216およびn+ ドレイン領域226の
間のチャンネル領域203の上部にはゲート酸化膜20
4を介して、ポリシリコン等のゲート電極205が形成
されている。ポリシリコンゲート電極205の表面には
後酸化膜と称せられる薄い酸化膜7が形成されている。
+ ソース領域216、n+ ドレイン領域226は、た
とえばAs等のn型不純物を6×1018〜1×1021
-3程度の高不純物密度にドープした領域である。
【0040】本発明の第1の実施の形態では、ソース/
ドレイン領域216,226の表面側にSiより共有結
合半径の小さいPを含むSiGe領域、すなわちGe、
及びPを含む領域217,227を有する。このように
することで、Siより共有結合半径の大きいAsを含む
+ ソース/ドレイン領域206にGeのみを含む領域
207が形成される従来の図50(a)に示すような、
SOI・MOSFETでみられた、図51(b)に示す
ようなリーク電流の確率的な発生は見られなかった。
【0041】また、図53に示すような結晶欠陥Dは全
く発生しなかった。さらに、ドレイン破壊電圧に関して
は、従来のAsをn+ 不純物とし、この不純物拡散層に
Geのみを注入したSOI・MOSFETに較べて、特
に劣化することはなかった。即ち、ソース拡散層用の不
純物のみを含むSOI・MOSFETに対して、オフ領
域のドレイン破壊電圧は1V向上した。
【0042】このような効果が得られた理由は、以下の
ように考えられる。つまり、(100)面における結晶
欠陥は図53に示すように、典型的には{111}面に
沿って発生する傾向を有している。そして、Siより共
有結合半径の大きいGeのイオン注入後SiGe領域の
形成にともない、ストレス発生に伴う結晶歪がゲート電
極端に集中するという、従来見られたSOI構造特有の
現象が、Siより共有結合半径の小さいPをn+ ソース
領域216の不純物とした本発明の第1の実施の形態の
構造により、改善され、結晶歪が有効に緩和されたため
と考えられる。
【0043】ところで、本実施の形態において、ゲート
長0.5μmで形成した素子の実効チャンネル長は、
0.30μmになっており、短チャンネル効果によるし
きい値の低下が見られた。これは、Ge、及びPのイオ
ン注入の後の熱処理により、Pが横方向に拡散した結果
であることが判った。
【0044】本発明の第1の実施の形態に係るSOI・
MOSFETは以下のようにして製造することができ
る。図2(a)〜2(d)は本発明の第1の実施の形態
のSOI・MOSFETの製造工程別の断面図である。
【0045】(a)まず、p型(100)面のシリコン
基板201に図2(a)に示すように、酸素を加速電圧
ac=180kV、ドーズ量Φ=2×1018cm-2で注
入する。
【0046】(b)その後1300℃で5時間熱処理す
ることにより、図2(b)に示すようにシリコン表面か
ら深さ200nmの所に厚さ400nmの埋め込み酸化
膜202を形成する。このとき、表面には単結晶シリコ
ン膜(SOI膜)203が形成される。すなわち、いわ
ゆるSIMOX法によりSOI構造を形成するのであ
る。さらにSOI膜203の表面を熱酸化し、この熱酸
化膜をNH4 F溶液等を用いたウェットエッチングする
ことにより、SOI膜203を所定の厚さ、例えば10
0nmまで薄くする。
【0047】(c)次に、LOCOS法等の選択酸化技
術により、図2(c)に示すように素子分離用の酸化膜
4を埋め込み酸化膜202に達するまで深く形成し、隣
接する素子間を電気的に分離する。集積密度の高い場合
はBOX法(Buried OXide法)等他の素子分離技術を用
いてもよい。その後、ゲート酸化膜204を10nmの
厚さで形成し、リンドープのポリシリコン205を30
0nmの厚さでCVD法により堆積して、フォトリソグ
ラフィーおよびRIEを用いた工程により図2(c)に
示すような、ゲート長0.5μmのゲート電極205を
形成する。
【0048】(d)次に、後酸化膜7を厚さ10nmで
形成した後、Asを加速電圧Vac=150kV、ドーズ
量Φ=3×1015cm-2でイオン注入し、900℃で1
時間熱処理し、n+ ソース領域216、n+ ドレイン領
域226を形成し、さらに図2(d)に示すように、G
eを加速電圧Vac=50kV、ドーズ量Φ=1×1016
cm-2で注入し、さらに、Pを加速電圧Vac=15k
V、ドーズ量Φ=3×1015cm-2でイオン注入する。
次に、850℃、30分のアニールを施し、図示を省略
するが、300〜500nmのSiO2 膜又はSiO2
膜とPSG膜等の複合膜からなる層間絶縁膜8をCVD
法により堆積し、この層間絶縁膜中にソース/ドレイン
金属電極218,228用のコンタクトホールの開口を
行ない、その後Al−Si、又はAl−Si−Cu等の
メタライゼーション工程によりソース金属電極218、
ドレイン金属電極228を形成すれば本発明の第1の実
施の形態のSOI・MOSFETが完成する。
【0049】なお、本発明の第1の実施の形態において
GeのかわりにSnをイオン注入してもよく、又、Ge
とSnとを同時にイオン注入してもよい。Pをn型不純
物としてSnをイオン注入する場合にはP:Sn=8:
3程度で格子歪が補償される。GeおよびSnはSi中
に5×1019cm-3〜1×1020cm-3以上、好ましく
は5×1020cm-3の不純物密度で含まれていればよ
い。本発明の効果がより発揮できるのはSi中にGeが
1〜30%、より好ましくは5〜15%含まれている場
合である。又、MOSFETで説明したが、ゲート絶縁
膜を窒化膜(Si3 4 )等を用いたMIS・FETで
も同様であることはもちろんである。
【0050】なお、上記の本発明の第1の実施の形態に
おいて、最終的にはn+ ドレイン領域226、n+ ソー
ス領域216にはAsとPとの2種類の不純物が導入さ
れたことになるが、Asの代わりにPを用いて1種類の
n型不純物となってもかまわない。又、Asの代わりに
Sbを用いてもよく、Pの代わりに同様にSiより共有
結合半径の小さなBやCを用いてもよく、さらにこれら
の複数の組み合わせでもよい。
【0051】図3(a)は本発明の第2の実施の形態に
係るSOI・MOSFETの断面構造を示す。図3
(a)においてp型(100)シリコン基板201の上
部に埋め込み酸化膜202を介してp型SOI膜203
が形成されている。そしてSOI膜203はSOI膜2
03の表面から埋め込み酸化膜207に達するまで厚く
形成された熱酸化膜4により素子分離がなされている。
そしてこの素子分離されたSOI膜203の領域を活性
領域として、この活性領域の内部にAsの高不純物密度
領域であるn+ ソース領域216およびn+ ドレイン領
域226が、その底部を埋め込み酸化膜202に接する
ように形成されている。また、n+ ソース領域、n+
レイン領域216,226の内部にはSiGe領域21
1,221が形成され、このSiGe領域211,22
1の表面にPの高不純物密度領域219,229が形成
されている。またn+ ソース領域216およびn+ ドレ
イン領域226の間のチャンネル領域203の上部には
ゲート酸化膜204を介して、ポリシリコン等のゲート
電極205が形成されている。ゲートポリシリコン電極
205の周辺には薄い酸化膜7と、スペーサとなる幅8
0nmの側壁酸化膜71が形成されている。Pの高不純
物密度領域219,229はこの側壁酸化膜71の厚み
分ゲートポリシリコン205から離れて形成されてい
る。そして本発明の第1の実施の形態と同様に、層間絶
縁膜8に形成されたコンタクトホールを介して、ソース
金属電極218がn+ ソース領域216に、ドレイン金
属電極228がn+ ドレイン領域226に接続されてい
る。
【0052】本発明の第2の実施の形態のSOI・MO
SFETでは、n+ ソース領域及びn+ ドレイン領域に
GeとAsといういずれもSiよりも共有結合半径の大
きな不純物のイオンのみをイオン注入した図50(a)
に示すようなSOI・MOSFETに比べて、ドレイン
破壊電圧の改善効果は同程度であるが、リーク電流は本
発明の第1の実施の形態と同様に顕著な改善が得られ
た。さらにゲート長0.5μmにおける実効チャンネル
長は0.38μmであり、本発明の第1の実施の形態に
較べて短チャンネル効果の抑制に改善がみられた。
【0053】なお、本発明の第2の実施の形態では、上
記のように幅80nmのスペーサ71を形成している
が、これは後述するようにPをイオン注入してPの高不
純物密度領域219,229をSiGe領域211,2
21中に、所定のオフセットを有して形成するためのも
のである。この場合、n+ ソース領域、n+ ドレイン領
域216,226に対するAs等のイオン注入の条件等
他の条件を変えずに、Pの代わりにPよりもさらに共有
結合半径の小さいBを加速電圧Vac=20kV、ドーズ
量Φ=3×1015cm-2で注入してBの高不純物密度領
域を形成してもよい。このとき、先に打ち込んだn+
ース、ドレイン領域216,226のAsイオンは、B
によって一部補償されることとなるが、n型MOSFE
Tとしての動作に本質的な問題は生じない。BはPより
もさらに共有結合半径が小さく、したがってPよりも低
ドーズで格子歪が補償できる。Bの高不純物密度領域を
用いてもリーク電流の抑制効果は、前記本発明の第2の
実施の形態の場合と同様であった。なお、Bの高不純物
密度領域の存在によるn+ ソース領域、n+ ドレイン領
域216,226に対するコンタクト抵抗が問題となる
ときは、図3(b)に示すように複数のBの高不純物密
度領域219a,219b,219cに分割し、ソース
金属電極218でn+ SiGe領域211とBの高不純
物密度領域219a,219b,219cを短絡するよ
うにすればよい。図3(b)はソース側のみを示してい
るが、ドレイン側についても同様である。又、MOSF
ET以外でも、窒化膜(Si3 4 膜)、あるいはアル
ミナ膜(Al2 3 )等もゲート酸化膜として用いたM
ISFETでも同様である。
【0054】次に、図4(a)および4(b)を用いて
本発明の第2の実施の形態のSOI・MOSFETの製
造方法を説明する。
【0055】(a)まず図2(a),2(b)と同様に
SIMOX法を用いて、p(100)基板201上に埋
め込み酸化膜202とSOI膜203を形成する。SO
I膜は本発明の第1の実施の形態と同様に、その表面の
熱酸化およびこの酸化膜のウェットエッチングにより1
00nmに、厚さを調整する。
【0056】(b)その後、活性層以外の部分に図4
(a)に示すように素子分離用酸化膜4を形成する。こ
の酸化膜4はLOCOS法によればよい。その後、LO
COSの時に選択酸化のマスクとして用いた窒化膜を除
去し、さらに10nmの厚さのゲート酸化膜を形成し、
さらにその上にCVD法により厚さ300nmのポリシ
リコン膜を形成する。次にフォトリソグラフィーおよび
RIEによりゲート長0.5μmのゲート電極パターン
205を形成し、さらに図4(a)に示すように厚さ1
0nmの後酸化膜7を形成する。
【0057】(c)次に図4(a)のSOI膜203中
に示した位置231をピークとして、Geを加速電圧V
ac=50kV、ドーズ量Φ=1×1016cm-2で打ち込
み、次に、Asを加速電圧Vac=20kV、ドーズ量Φ
=5×1015cm-2で打ち込む。
【0058】(d)その後、CVD法を用いて酸化膜を
100nm堆積し、RIE法等により、ゲート電極20
5の側壁に、幅80nmのCVD酸化膜のスペーサ71
を形成し、このスペーサ71をマスクとして用い図4
(b)に示すようにSOI膜231中の位置232をピ
ークとしてPを加速電圧Vac=15kV、ドーズ量Φ=
3×1015cm-2で注入し、次に850℃、30分のア
ニールを行う。
【0059】(e)この後、基板表面にCVD法により
層間絶縁膜8を堆積し、この層間絶縁膜8中にコンタク
トホールを形成する。このコンタクトホールに、ソース
金属電極218およびドレイン金属電極228を形成し
て、本発明の第2の実施の形態のSOI・MOSFET
が完成する。
【0060】前述の本発明の第1の実施の形態について
も同様であるが、本発明の第2の実施の形態においてイ
オン注入したGeの代わりに、スズ(Sn)を加速電圧
ac=110kV、ドーズ量Φ=2×1016cm-2で打
ち込み、熱処理を850℃、30分行なうことによりバ
ンドギャップの狭い領域211,221等を形成しても
よい。Snによりバンドギャップの狭い領域をn+ ソー
ス/ドレイン領域中に形成した場合でもドレイン破壊電
圧の改善効果は明らかで、図50(a)に示すような、
+ ソース領域206にGeとAsを注入したSOI・
MOSFETに比べてドレイン耐圧は1.5V改善し
た。さらに、図51(b)に示す確率的なリーク電流の
発生はみられなかった。
【0061】このような効果が得られた理由は、以下の
ように考えられる。すなわち、Ge又はSnを含む、5
×1020cm-3程度の高不純物密度でバンドギャップの
狭い領域をソースの表面部に設定せずに、チャンネル空
乏層よりも深い位置に設定し、しかもSiより共有結合
半径の小さいPをn型不純物として含ませることで、チ
ャンネル領域底部に蓄積した正孔を効率的に吸い出すこ
とができ、リーク電流が減少し、同時にドレイン破壊電
圧の改善効果も保持されるものと考えられる。
【0062】なお以上の本発明の第1および第2の実施
の形態において、所望の効果を得られるのは、Geと
P、GeとAsとP、GeとAsとSb、さらには、G
eとB、GeとB及びPの組み合わせがある。さらにG
eのイオン注入領域はB,P,As等のイオン注入領域
中に形成され、Bのイオン注入濃度は、Asのイオン注
入濃度よりも低いことが望ましい。又、Geのかわりに
Snをイオン注入してもよく、たとえばSnとP、ある
いはSnとPとAs等を同時にイオン注入すればよい。
また、GeとSnとを同時にイオン注入してもよい。G
e又はSnはシリコン中に5×1019cm-3、望ましく
は1×1020cm-3以上含まれていればよい。より好ま
しくはGe,SnはSi中に5〜15%含まれているこ
とがよい。たとえばSnを5×1019cm-3含ませた場
合、Pを1.6×1020cm-3含ませれば、格子歪は緩
和し、結晶欠陥は発生しない。なお、Ge又はSnとA
s+Sbとの組み合わせは、いずれもSiより共有結合
半径が大きいが、いずれかがSiの格子間位置に入り、
いずれかがSi置換位置に入るという複雑な関係により
格子歪補償が可能となる。なお、図3(a)ではPの高
不純物密度領域219がSiGe領域211に含まれる
ような場合を示しているが、Pの高不純物密度領域21
9はSiGe領域を超えて、よりゲート直下に近い側の
位置に形成されるようにしてもよい。この構造はスペー
サ71を用いないでPをイオン注入すればよい。
【0063】図5(d)は本発明の第3の実施の形態に
係るSOI・MOSFETの断面構造を示す。図5
(d)においてp型(100)シリコン基板201の上
部に埋め込み酸化膜202を介してp型SOI膜203
が形成されている。そしてSOI膜203は、図示を省
略しているがBOX法、LOCOS法等により形成され
た素子分離領域に周辺を囲まれた活性領域を形成し、こ
の活性領域の内部にn+ ソース領域216およびn+
レイン領域226が、その底部をほぼ埋め込み酸化膜2
02に接するように深く形成されている。そして、n+
ソース領域216と埋め込み酸化膜との界面、およびn
+ ドレイン領域と埋め込み酸化膜との界面にはSiGe
層47が形成されている。活性層の表面に形成された層
間絶縁膜8の一部に形成されたコンタクトホールを介し
てソース金属電極218およびドレイン金属電極228
が形成されている。またn+ ソース領域216およびn
+ ドレイン領域226の間のチャンネル領域203の上
部にはゲート酸化膜204を介して、ポリシリコン等の
ゲート電極205が形成されている。
【0064】本発明の第3の実施の形態では、図5
(d)に示すように、ソース/ドレイン領域216,2
26よりも深くGeの注入領域(SiGe層)47を設
けているので、リーク電流の発生の原因となる図53に
示すようなpn接合近傍の結晶欠陥Dは生じず、ソース
/ドレイン領域216,226にGeを注入した従来技
術のSOI・MOSFETに発生するようなリーク電流
も見られなかった。主動作状態におけるチャンネル領域
に形成される空乏層214の位置よりも下の位置にSi
Ge層47が形成されていることが好ましい。また、ド
レイン破壊電圧に関しては、このようにSiGe層47
を深く形成した場合においても従来のヘテロ接合SOI
・MOSFETに比して特に変化はなく、ドレイン破壊
電圧の改善効果を維持できた。即ち、Geを注入せずに
ソース拡散層を形成したSOI・MOSFETと比べる
と、オフ領域のドレイン破壊電圧は1V向上している。
なお、MOSFET以外でも窒化膜等をゲート絶縁膜と
して用いたMISFETでも同様である。
【0065】次に、図5(a)〜図5(d)を用いて本
発明の第3の実施の形態のSOI・MOSFETの製造
方法を説明する。
【0066】(a)まず図2(a),2(b)と同様に
SIMOX法を用いて、図5(a)に示すようにp(1
00)基板201上に埋め込み酸化膜202とSOI膜
203を形成する。SOI膜は本発明の第1の実施の形
態と同様、熱酸化およびこの熱酸化膜のウェットエッチ
ングにより100nmに厚みを調整する。その後たとえ
ばBF2 + を加速電圧Vac=30kV,ドーズ量Φ=1
13cm-2でイオン注入する等により、所望の不純物密
度のSOI膜203を得る。
【0067】(b)次に、LOCOS法やBOX法等に
より、素子分離用の酸化膜を形成し、隣接する素子間を
電気的に分離する。その後、ゲート酸化膜204を10
nmの厚さで形成し、その表面に、リンドープのポリシ
リコン205を0.3μmの厚さでLPCVD法等によ
り形成する。そして、リソグラフィーおよびRIE工程
によるパターニング技術により図5(b)に示したよう
なゲート酸化膜204の上にゲートポリシリコン電極2
05が形成された構造を形成する。続いて、図5(b)
に示すように、Six Ge1-x 層47用に、Geを加速
電圧Vac=100kV,ドーズ量Φ=1×1016cm-2
でイオン注入し、さらにAsを加速電圧Vac=30k
V,ドーズ量Φ=3×1015cm-2でイオン注入し、8
50℃、30分のアニールを施してソース/ドレイン領
域216,226およびSix Ge1-x 層47を形成す
る。
【0068】(c)この後、CVD法等により、例えば
0.5μmの厚さで層間絶縁膜用の酸化膜8を全面に形
成する。次に、レジスト膜を堆積し、フォトリソグラフ
ィー法によりパターニングした後、RIE技術により酸
化膜8をエッチングしコンタクトホールの開口を行な
う。さらに酸化膜8のエッチングに引き続きSix Ge
1-x 層47が露出するまでn+ ソース領域216、n+
ドレイン領域226のSiをSF6 等を用いたRIEに
よりエッチングし、図5(c)に示すようなU溝を形成
する。
【0069】なお、GeのかわりにSnをイオン注入し
てSix Ge1-x 層47のかわりにSix Sn1-x 層を
チャンネルの空乏層よりも深い位置に形成してもよく、
GeとSnとを同時にイオン注入してもよい。Ge又は
SnはSi中に5×1019cm-3以上、望ましくは1×
1020cm-3以上含まれていればよいが、より好ましく
は5〜15%程度Si中に含まれていればよい。またS
x Ge1-x ,SixSn1-x のかわりにPbS,Pb
Se,ZnSb,InSb等のSiよりバンドギャップ
の狭い半導体層又はこれらとSiとの混晶を用いてもよ
い。
【0070】(d)そして、図5(d)に示すように、
Al,Al−Si,Al−Si−Cu等の金属を用いた
メタライゼーション工程によりソース金属電極218、
ドレイン金属電極228を形成し、本発明の第3の実施
の形態のSOIMOSFETが完成する。
【0071】図6(b)は本発明の第4の実施の形態に
係るSOI・MOSFETの断面構造を示す。SiGe
層47が主動作状態における、ゲート酸化膜204の直
下の空乏層214より深く形成されている構造の他の例
である。図6(b)においてp型(100)シリコン基
板201の上部に埋め込み酸化膜202を介してp型S
OI膜203が形成されている。そしてSOI膜203
は、図6(b)では図示を省略しているが、素子分離用
の酸化膜等により周辺を囲まれ、その内部を活性領域
(デバイス領域)としている。図6(b)はその活性領
域部分のみを示す図である。この活性領域の内部にn+
ソース領域216およびn+ ドレイン領域226が、そ
の底部がほぼ埋め込み酸化膜202に達するように形成
されている。そして、n+ ソース領域216、n+ ドレ
イン領域226と埋め込み酸化膜202との界面にはS
iGe層(以下本発明の第4の実施の形態においては第
1のSiGe層という)47が形成されている点は本発
明の第3の実施の形態と同様であるが、第4の実施の形
態はさらに第2のSiGe層51がソース金属電極21
8のコンタクトホール開口部直下、およびドレイン金属
電極228のコンタクトホール開口部直下からそれぞれ
第1のSiGe層47に達するまで形成されている。第
2のSiGe層51のGeの組成は、第1のSiGe層
47のGeの組成と等しいか、第2のSiGe層51の
Geの組成が高い方が望ましい。第2のSiGe層のG
eの組成を高くすることにより、より禁制帯幅が狭くな
り、チャンネル中に蓄積された正孔の吸い出し効率が高
くなるからである。そして活性領域の上部には層間絶縁
膜8が形成され、2つの第2のSiGe層51に対し、
それぞれ層間絶縁膜8に形成されたコンタクトホールを
介してソース金属電極218およびドレイン金属電極2
28が形成されている。またn+ ソース領域216およ
びn+ ドレイン領域226の間のチャンネル領域203
の上部にはゲート酸化膜204を介して、ポリシリコン
等のゲート電極205が形成されている。
【0072】図6(b)に示す本発明の第4の実施の形
態に係るSOI・MOSFETは、本発明の第3の実施
の形態と同様にドレイン破壊電圧が改善されると共に、
リーク電流は顕著な改善が得られた。
【0073】次に本発明の第4の実施の形態の製造方法
を前述した本発明の第3の実施の形態の製造方法で用い
た図5(a),5(b)を参照しつつ図6(a)および
6(b)を用いて説明する。
【0074】(a)まず、図5(a),5(b)に示す
ようなSIMOX法を用いた埋め込み酸化膜202の形
成工程やその後のSOI膜203からなる活性領域表面
へのゲート酸化膜204、ポリシリコンゲート電極20
5、Six Ge1-x 層47、n+ ソース領域216、及
びn+ ドレイン領域226等の形成工程は、本発明の第
3の実施の形態とほぼ同様であるので、これらの工程の
詳細な説明は省略する。
【0075】(b)このように、ポリシリコンゲート電
極205、Six Ge1-x 層47、n+ ソース領域21
6、及びn+ ドレイン226を形成した後、CVD法等
により層間絶縁膜用の酸化膜8を堆積する。この後、フ
ォトリソグラフィー法及びRIE技術によりコンタクト
ホールの開口を行い、n+ ソース/ドレイン領域21
6,226の表面のSiが露出するまで酸化膜8をエッ
チングする。そして、このコンタクトホール開口部にG
eを加速電圧Vac=30kV、ドーズ量Φ=1016cm
-2で図6(a)に示すようにイオン注入する。
【0076】(c)次に、このSOI基板を熱処理する
ことにより、Six Ge1-x 層47に接するように図6
(b)に示すような、第2のSix Ge1-x 層51を形
成する。この後、図6(b)に示すように、Al等から
なる金属を用いてソース金属電極218、ドレイン金属
電極228を形成し、本実施の形態のSOI・MOSF
ETが完成する。
【0077】上述の製造方法では、コンタクトホールの
開口のためのエッチングは単結晶シリコン膜であるSO
I膜203に形成されるn+ ソース/ドレイン領域21
6,226の表面まで行えばよく、本発明の第3の実施
の形態のSOI・MOSFETを形成する方法に比べて
プロセスが簡単でプロセスの制御性に優れている。な
お、本発明の第3の実施の形態と同様Six Ge1-x
47のかわりにSix Sn1-x 又はSiとGeとSnと
の混晶をもちいてもよい。又、GeやSnはSi中に5
×1019cm-3以上、好ましくは5×1020cm-3以上
含まれていることが必要で、最も好ましくはSi中に5
〜15%含まれていることがよい。なお、PbS,Sn
Te,InSb等のSiよりバンドギャップの狭い物質
(狭バンドギャップ物質)をSix Ge1-x 層47,5
1のかわりに用いてもよい。この場合第2のSix Ge
1-x 層51のかわりに用いる狭バンドギャップ物質の禁
制帯幅を第1のSix Ge1-x 層47のかわりに用いる
狭バンドギャップ物質の禁制帯幅より、さらに狭くする
か、ほぼ等しくすることが好ましい。ソース金属電極2
18に近づくにしたがい、禁制帯幅が次第に狭くなるこ
とにより、正孔の吸い出し効果はより効率的となる。
【0078】図7は本発明の第5の実施の形態に係るS
OI・MOSFETの断面構造を示す。図7においてp
型(100)シリコン基板201の上部に埋め込み酸化
膜202を介してp型SOI膜203が形成されてい
る。そしてSOI膜203は、図7では図示を省略して
いるが、素子分離用の酸化膜等により周辺を囲まれ、そ
の内部を活性領域(デバイス領域)としている。図7は
その活性領域部分のみを示す図である。この活性領域の
内部にn+ ソース領域216およびn+ ドレイン領域2
26が、その底部が、ほぼ埋め込み酸化膜202に達す
る程度に深く形成されている。第3および第4の実施の
形態と同様にn+ ソース領域216、n+ドレイン領域
226の底部にはSiGe層48が形成され、n+ ソー
ス領域216、n+ ドレイン領域226の内部のSiG
e層48の上部にはTiSi2 ,WSi2 ,MoS
2 ,CoSi2 ,PtSi2 等のシリサイド層74が
形成されている。またこのシリサイド層74に対し活性
領域の上部に堆積された層間絶縁膜8の所定の一部に形
成されたコンタクトホールを介してソース金属電極21
8およびドレイン金属電極228が形成されている。ま
たn+ ソース領域216およびn+ ドレイン領域226
の間のチャンネル領域203の上部にはゲート酸化膜2
04を介して、ポリシリコン等のゲート電極205が形
成されている。ポリシリコンゲート電極205の両側に
は側壁窒化膜73が形成されている。
【0079】なお、図7においてシリサイド層74はS
OI膜203の表面の凹部に形成されているが、シリサ
イド層74の表面は、SOI膜203とほぼ同一平面で
フラットな形状に形成されていてもよい。いずれにして
も、Ti,W,Mo,Co等の高融点金属とSiとの反
応でシリサイド層74がSOI膜203の表面からSO
I膜203の深部に喰い込んで形成され、SiGe層4
8と接していればよい。
【0080】本発明の第5の実施の形態のSOI・MO
SFETは、本発明の第3および第4の実施の形態と同
様にドレイン破壊電圧改善効果にすぐれ、しかも、リー
ク電流には顕著な改善が得られた。さらに、シリサイド
膜74を有することから、オーミックコンタクト抵抗が
低減されソース/ドレインの寄生抵抗が小さく、トラン
ス・コンダクタンスgmが大きく、電流駆動能力の良好
な素子特性が得られた。
【0081】以下に、本発明の第5の実施の形態のSO
I・MOSFETの製造方法を図8(a)〜8(d)お
よび図7を用いて説明する。以後の説明においてはシリ
サイド層74としてCoSi2 を用いる場合で説明す
る。
【0082】(a)まず、p型(100)のシリコン基
板201に対して、本発明の第1〜第4の実施の形態と
同様にSIMOX法を用いてSOI基板を作成する。す
なわち酸素をイオン注入し、その後熱処理することによ
り、埋め込みシリコン酸化膜202を形成する。このと
き、表面にはSOI膜203が形成される。次に、SO
I膜203を熱酸化し、そのSOI膜203の表面の熱
酸化膜をNH4 F溶液を用いたウェットエッチングを行
う等により、SOI膜203をたとえば100nmまで
薄くする。さらに前述した各実施の形態と同様に、ボロ
ン等をイオン注入し所望のチャンネル領域203の不純
物密度を得る。
【0083】(b)その後、ゲート酸化膜204を10
nmの厚さでチャンネル領域203の上に形成し、その
表面に、リンドープのポリシリコン205を0.3μm
の厚さでLPCVD法等により形成し、さらにこのポリ
シリコンの表面に熱酸化膜7等を形成する。この熱酸化
膜7の表面にフォトレジストを塗布し、リソグラフィー
およびRIE工程により、図8(a)に示すようなポリ
シリコンゲート電極205、その表面の酸化膜7、ポリ
シリコンゲート電極205の下のゲート酸化膜204の
パターンを形成する。
【0084】(c)次に、Six Ge1-x 層47用に、
Geを加速電圧Vac=100kV、ドーズ量Φ=1×1
16cm-2でイオン注入し、さらにAsを加速電圧Vac
=30kV、ドーズ量Φ=3×1015cm-2でイオン注
入して、850℃、30分のアニールを施して、図8
(a)に示すように、ソース/ドレイン領域216,2
26およびSix Ge1-x 層47を形成する。つまり、
このアニールによりGeを7%含有するSiGe層(S
0.93Ge0.07層)47が形成され、n+ ソース/ドレ
イン領域216,226の不純物密度は1×1020cm
-2程度となる。n+ ソース/ドレイン領域216,22
6とp型SOI膜203との接合界面は、SiGe層4
7よりも20nm程度SOI膜203の形成するチャン
ネル領域側へ位置することとなる。
【0085】(d)次に、窒化膜を表面に例えば20n
m〜0.4μm堆積し、RIE法等により、前記ゲート
電極205等の側壁に側壁窒化膜73を残置させ、さら
にこの側壁窒化膜73と酸化膜7をマスクにしてSiを
エッチングし図8(c)に示すように、ソース/ドレイ
ン領域216,226を例えば30nmエッチングす
る。なお、このソース/ドレイン領域216,226の
エッチングの工程は省略して、ソース/ドレイン領域2
16,226の表面はSOI膜203とほぼ同一平面と
なるようにフラットな平面のままにしておいてもよい。
次に図8(c)に示すように、全面にTi膜112をC
VD法、真空蒸着法、スパッタリング法等を用いて厚さ
30nmに堆積する。さらにTi膜112の上に、(図
示を省略しているが)熱処理時の酸化防止用として厚さ
70nmのTiN膜をCVD法、真空蒸着法、スパッタ
リング法等を用いて堆積する。なお、このTiN膜の堆
積は省略してもよい。
【0086】(e)次に、このTi膜112を750
℃、N2 中30秒の熱処理を行う。この際TiSi2
が形成される。またこの熱処理ではゲートポリシリコン
電極205の上の酸化膜7上および側壁SiN膜73上
にはTiSi2 は形成されずに未反応のTiとして残っ
た。次に過酸化水素水を含む溶液中で処理することによ
り、この未反応のTiおよびTiNを除去する。この
後、さらに850℃、30秒の熱処理を行うことによ
り、厚さ60nmのTiSi2 膜が図8(d)に示すよ
うに形成される。この熱処理によりSix Ge1-x 層4
7は若干Geの組成が変化しSix Ge1-x 層48に変
化する。
【0087】(f)次に全面にCVD法で酸化膜8を堆
積し、この酸化膜8にコンタクト孔を開口し、図7に示
すようにAl,Al−Si,Al−Si−Cu等を用い
たメタライゼーション工程により、ソース金属電極21
8、ドレイン金属電極228を形成する。なお、このコ
ンタクトにW等を選択CVD法により充填し次に配線材
であるAl−Si(1%)−Cu(0.5%)を堆積
し、フォトリソグラフィーにより加工しソース金属電
極、ドレイン金属電極等の金属配線を形成してもよい。
【0088】以上の本発明の第5の実施の形態において
は金属材としてTiを用いた場合について説明したが、
この材料に限定されることはなくNi,Pt,W,Mo
等を用いてもよい。またこれらNi等の高融点金属の場
合にもシリサイド化の熱処理時の酸化防止用として、こ
れらの高融点金属の上にTiNなどの膜を上記と同様に
堆積し、それから熱処理を行ってもよい。この膜はその
後の過酸化水素水処理により未反応のNi,Pt,W等
の高融点金属とともに除去される。またSi0. 9 Ge
0.1 層/高融点金属層間に自然酸化膜が存在し、高融点
金属のシリサイド化が阻害されるような場合、その界面
にさらにTiのような還元能力のある層を設置すること
も有効である。そして上記の750℃、30秒の熱処理
および過酸化水素水処理後に850℃、30秒で再熱処
理する2ステップの熱処理方法を用いてもよく、1回の
熱処理でシリサイド化を行ってもよい。また本発明の第
5の実施の形態ではこの珪化物(シリサイド)をそのま
ま残置してあるがHF液を使って除去してしまってもよ
い。またSi0.9 Ge0.1 層47の形成方法であるがこ
れは上記の例に限定されることはなく、レジスト等をマ
スクとしてn+ ソース領域216の側にのみ形成しても
よい。また上記の例ではn+ ソース/ドレイン領域21
6,226とp型SOI層との間のpn接合界面がGe
の存在する領域よりもMOSFETのチャンネル側に位
置していたが、この接合部分がGeの存在する領域内に
あってもよい。また上記の例ではゲート電極上にSiG
e層、珪化物層を形成しなかったが、形成しても本発明
の効果上影響はない。又、SixGe1-x 層のかわりに
Six Sn1-x 層を用いてもよい。
【0089】図9(c)は本発明の第6の実施の形態に
係るLDD(Lightly Doped Drain)SOI・MOSFE
Tの断面構造を示す。図9(c)においてp型(10
0)シリコン基板201の上部に埋め込み酸化膜202
を介してp型SOI膜203が形成されている。そして
SOI膜203は、図9(c)では図示を省略している
が、素子分離用の酸化膜等により周辺を囲まれ、その内
部を活性領域(デバイス領域)としている。図9(c)
はその活性領域部分のみを示す図である。この活性領域
に、浅く、比較的低不純物密度のn- ソース領域85、
- ドレイン領域95がMOSFETのチャンネル領域
となるSOI膜203に面して形成され、さらに不純物
密度2×1018〜1×1021cm-3のn+ ソース領域2
16およびn+ ドレイン領域226が、その底部を埋め
込み酸化膜202に接するように深く形成されている。
ただしここでn- ソース領域85、n- ドレイン領域と
呼んでいるのは、n+ ソース/ドレイン領域216,2
26に比して低不純物密度という意味で、具体的には5
×1016〜5×1018cm-3程度の領域である。n+
ース領域216およびn+ ドレイン領域226の底部に
はSiGe層47が形成されている。またn- ソース領
域85およびn- ドレイン領域95の間のチャンネル領
域203の上部にはゲート酸化膜204を介して、ポリ
シリコン等のゲート電極205が形成されている。ポリ
シリコン等のゲート電極205の両側には側壁窒化膜7
3が形成され、これらゲート電極205を含んでSOI
膜203の上部には層間絶縁膜8が形成されている。層
間絶縁膜中に形成されたコンタクトホールおよびn+
ース/ドレイン領域216,226中に形成されたU溝
を介してSiGe層47に達するソース金属電極21
8、ドレイン金属電極228が形成されている。
【0090】図9(c)に示したような本発明の第6の
実施の形態のSOI・MOSFETはLDD構造とする
ことで、n+ ソース/ドレイン領域216,226の深
さ方向全面にGeがイオン注入された従来技術と比較す
ると、リーク電流の確率的な発生は全く見られなかっ
た。さらに、ドレイン破壊電圧に関しては、Geをイオ
ン注入せずにn+ ソース領域216を形成した素子に比
べて、オフ領域のドレイン破壊電圧は1.5V向上して
いる。
【0091】次に、本発明の第6の実施の形態のSOI
・MOSFETの製造方法を図9(a)〜9(c)を用
いて説明する。
【0092】(a)まず、p型(100)のシリコン基
板201に前述の各実施の形態と同様の条件により酸素
イオンをイオン注入し、その後熱処理する、いわゆるS
IMOX法により、埋め込みシリコン酸化膜202およ
びその上のSOI膜203を形成する。次にSOI膜2
03の表面を熱酸化し、この熱酸化膜をNH4 F溶液を
用いたウェットエッチングにより、エッチング除去する
ことによりSOI膜203の厚さを100nmまで薄く
し、前述の各実施の形態と同様の条件の下、ボロンをイ
オン注入し、チャンネル領域として必要な不純物密度を
得る。その後、ゲート酸化膜用の熱酸化膜204を10
nmの厚さで形成し、その表面に、リンドープのポリシ
リコン膜205を0.3μmの厚さでLPCVD法等に
より形成する。このポリシリコンの表面にレジストパタ
ーンを形成し、RIE法等の異方性エッチングにより、
図9(a)に示すようなゲート電極205、ゲート酸化
膜204を形成する。この後、Pを加速電圧Vac=10
kV、ドーズ量Φ=5×1012〜1014cm-2でイオン
注入し、図9(a)に示すような、n- LDD領域8
5,95を形成する。
【0093】(b)次に、基板表面に窒化膜73を堆積
し、RIE法等によるエッチングを行い、側壁窒化膜7
3を形成する。そして、この側壁窒化膜73、及び、ゲ
ート電極205をマスクとして、Six Ge1-x 層47
用に、Geを加速電圧Vac=30kV、ドーズ量Φ=1
×1016cm-2でイオン注入し、さらにAsを加速電圧
ac=30kV、ドーズ量Φ=3×1015cm-2でイオ
ン注入し、850℃、30分のアニールを施して、図9
(b)に示すように、深いn+ ソース/ドレイン領域2
16,226を形成する。
【0094】(c)次に、前述の各実施の形態と同じ方
法で酸化膜8を全面に堆積した後、Six Ge1-x 層4
7の表面が露出するまでRIE法等により酸化膜8およ
びn+ ソース/ドレイン領域216,226をエッチン
グし、コンタクト用の開口およびU溝を形成する。この
開口およびU溝にAl等のソース金属電極218、ドレ
イン金属電極228等の金属配線を形成して、図9
(c)に示すような本発明の第6の実施の形態のSOI
・MOSFETが完成する。
【0095】本発明の第6の実施の形態では、Six
1-x 層47とオーミックコンタクトをするソース金属
電極218、ドレイン金属電極228を接続したが、第
4の実施の形態で説明したように、n+ ソース/ドレイ
ン領域216,226に接するまで酸化膜8をエッチン
グしてコンタクトの開口部を形成した後、Geをイオン
注入して第1のSix Ge1-x 層47に接するように第
2のSix Ge1-x 層51を形成しても良い。また、第
5の実施の形態で説明したシリサイド層を介してSiG
e層48とソース/ドレイン金属電極218,228等
の金属配線を接続して界面のGeの組成を高くするよう
にしても良い。又、Six Sn1-x 層やPbS,PbT
e,InSb等のSiよりバンドギャップの狭い半導体
等をSix Ge1-x 層47のかわりに用いてもよい。
【0096】冒頭で述べたように、ヘテロ接合のミスフ
ィットに起因する結晶欠陥と、イオン注入のダメージに
よる結晶欠陥とがSiGe領域を有するSOI・MOS
FETでは発生する。我々のこれまでの実験から、これ
らの結晶欠陥はGeイオンを注入した際に注入された領
域と注入されない領域との境界に発生することがわかっ
ている。したがって、例えば、ゲート電極等のパターン
205形成直後にn-領域285,295形成のための
砒素のイオン注入を行ない、この後、ゲート側壁73を
形成し、ゲート側壁73形成後に図10(a)に示すよ
うに、n+ ソース,ドレイン領域216,226形成の
ための砒素あるいはリンのイオン注入と同時にGeを注
入することにより、欠陥Dの先端を図10(b)に示す
ように、n- 領域285,295の内に取り込むことが
可能である。このことによって、ドレイン破壊耐圧を高
める必要があり、かつ微小リーク電流を抑制しなければ
ならないような場合においても、所望の特性を有するS
OI・MOSFETを実現することが可能である。図1
0(b)に示す構造はLDD構造の一種とも考えること
ができるが、LDD構造に限らず、Geのイオン注入し
た領域、あるいはSnのイオン注入した領域をn- 領域
で囲うことにより微小リークの発生を抑えることができ
る。
【0097】図11(a)は本発明の第7の実施の形態
に係るSOI・MOSFETの断面構造を示す。図11
(a)においてp型(100)シリコン基板201の上
部に埋め込み酸化膜202を介してp型SOI膜203
が形成されている。そしてSOI膜203は、LOCO
S法等により形成された、素子分離用の酸化膜4等によ
り周辺を囲まれ、その内部を活性領域(デバイス領域)
としている。図11(a)はその活性領域付近の構造を
示す。この活性領域に対してn+ ソース領域216およ
びn+ ドレイン領域226がその底部を埋め込み酸化膜
202に接するように深く形成されている。図11
(b)はn+ ソース領域216の付近を詳細に示す拡大
図であり、n+ ソース領域とチャンネル領域となるSO
I層203との接合界面(金属学的接合面)を超えて、
チャンネル領域側にSiGe領域237が形成されてい
る。n+ ドレイン領域側も同様に、n+ ドレイン領域と
チャンネル領域203との接合界面を超えて、チャンネ
ル領域側にSiGe領域247が形成されている。ただ
し、ドレイン側のSiGe領域247は省略してもよ
い。またn+ ソース領域216およびn+ ドレイン領域
226の間のチャンネル領域203の上部にはゲート酸
化膜204を介して、ポリシリコン等のゲート電極20
5が形成されている。ゲート電極205の両側には側壁
窒化膜73が形成され、ゲート電極を含んでSOI層2
03の上部には層間絶縁膜8となるSiO2膜、又はS
iO2 膜とPSG膜との複合膜等が形成されている。こ
の層間絶縁膜8にコンタクトホールが開口され、ソース
金属電極218、ドレイン金属電極228が形成されて
いる。
【0098】ここで図11(a)および11(b)に示
された本発明の第7の実施の形態においては、n+ ソー
ス領域216のpn接合界面215よりもSiGeのヘ
テロ接合界面225がチャンネル側に存在し、かつそれ
はpn接合の空乏層214内に存在しているが、図12
に示すように、SiGeのヘテロ接合界面225の一部
のみがpn接合界面よりもチャンネル側に存在する構造
でも図11(a),11(b)と同様な効果が得られ
る。図12は、たとえばSiGe領域237を形成する
場合のGeのイオン注入の加速電圧Vacを図11
(a),11(b)の場合より若干低く、たとえば80
kVに設定すればよい。
【0099】以上の場合、SiとSiGe領域237の
ヘテロ接合界面225はpn接合の金属学的(メタラジ
カル)な接合界面215を越えてチャンネル領域側の空
乏層214内に存在する事になり、この様な場合に図1
3(破線はSiGeの価電子帯端を示し、太線は本発明
によって得られる価電子帯端を示す)に示されたポテン
シャル障壁が実現され、正孔は能率良くソース電極側に
吸い出される事になり、高いドレイン破壊耐圧を実現で
きることとなる。図11,図12のいずれの場合も、チ
ャンネル長0.5μmの場合に、ドレイン破壊電圧は5
Vを示し、前述した従来のヘテロ接合SOI・MOSF
ETに較べて1Vの改善を示した。
【0100】SOI・MOSFETにおけるドレイン破
壊現象がチャンネル内に蓄積する正孔に依って引き起こ
されるのは周知の事実である。しかし、図50(a)に
示した従来のヘテロ接合MOSFETのようにヘテロ接
合界面225をpn接合界面215の内側に置くことは
ドレイン破壊電圧を上げるという目的のためには必ずし
も最善ではない。図13には、従来のヘテロ接合MOS
FETと本発明のヘテロ接合MOSFETのエネルギー
バリアを比較して示すポテンシャルプロファイルであ
る。正孔からみたエネルギーバリアが最も低くできるの
は図13の太線で示した場合であることは明らかであ
る。即ち、本発明の第7の実施の形態のような構造にす
ることにより、チャンネル領域内で、正孔に対するポテ
ンシャルの最も低いところとSiGe領域の価電子帯
が、バリアを生じないように単調に接続するようなエネ
ルギーバンドを形成することができ、その結果最もドレ
イン破壊電圧が高くなるのである。そのためには、図1
1(a),11(b),および図12に示すようにSi
Ge領域をpn接合を越えて、正孔のポテンシャルの最
小値(極値)までチャンネル側に延在させればよいので
ある。SiGe領域のかわりにSiSnやPbS、ある
いはSiとGeとSnの混晶、SiとPbS,PbTe
等の混晶を用いてもよい。
【0101】本発明の第7の実施の形態のSOI・MO
SFETは第1の実施の形態とほぼ同様な製造工程で製
造することが可能である。すなわち (a)p型(100)のSi基板201を用いていわゆ
るSIMOX法を用いてSOI構造を構成する。すなわ
ち、酸素を加速電圧Vac=180kV、ドーズ量Φ=2
×1018cm-2でイオン注入した後、1300℃、6時
間の熱アニールすること等により、埋め込み酸化膜20
2を厚さ400nmで形成し、表面にSOI膜203を
形成したSIMOX基板を用いる。
【0102】(b)次にSOI膜203の表面の熱酸化
とこの酸化膜のウェットエッチングによりSOI膜の膜
厚を厚さ100nmに薄くする。さらに、所望のチャン
ネル不純物密度になるようにB等のイオン注入を行った
後、通常の多結晶シリコンゲート電極205を用いた標
準的MOS工程により、素子を作製する。
【0103】(c)厚さ200〜300nmのポリシリ
コンゲート電極の加工後、窒化膜をCVDし、さらにR
IE技術を用いて幅0.3μmの側壁窒化膜73を形成
した後、ポリシリコンゲート電極205及び側壁窒化膜
73をマスクとしてGeを加速電圧Vac=130kV、
ドーズ量Φ=3×1016cm-2でイオン注入し、その後
砒素(As)を加速電圧Vac=20kVでドーズ量Φ=
3×1015cm-2で注入する。この後、850℃、60
分のアニールを施す。このとき形成されたSiGe領域
237,247は、図11(a)に示されているよう
に、Geが側壁窒化膜の一部を突き抜けて射影飛程を少
しずつ変えながらイオン注入されその後若干拡散するた
め、一部は砒素(As)のイオン注入により形成される
pn接合面215を超えてチャンネル領域側にまで形成
され、かつn+ ソース領域216内では、SOIの厚さ
方向に埋め込み酸化膜202に達するまで深く形成され
る。
【0104】なお、前述したようにGeの加速電圧Vac
=80〜100kVとしてイオン注入すれば、図12に
示すように、ヘテロ接合界面225の一部のみがpn接
合界面215を超えるような構造が実現できる。加速電
圧を80kV,90kV,100kVと変えながらイオ
ン注入してもよい。
【0105】(d)次にポリシリコンゲート電極205
を内包するようにSOI膜203の表面にSiO2 ,S
iO2 /PSGあるいはSiO2 /BPSG等の層間絶
縁膜8をCVD法等により形成し、フォトリソグラフィ
ーを用いてコンタクトホールを開口する。最後にAl,
Al−Si、あるいはAl−Cu−Si等をEB蒸着法
やスパッタリング法により堆積し、フォトリソグラフィ
ーを用いて、図11(a)に示すようなソース金属電極
218、ドレイン金属電極228を形成すれば、本発明
の第7の実施の形態のヘテロSOI・MOSFETが完
成する。
【0106】図14(a)は本発明の第8の実施の形態
に係るSOI・MOSFETの断面構造を示す。図14
(a)においてp型(100)シリコン基板201の上
部に埋め込み酸化膜202を介してp型SOI膜203
が形成されている。そしてSOI膜203は、LOCO
S法等により形成された、素子分離用の酸化膜4等によ
り周辺を囲まれ、その内部を活性領域(デバイス領域)
としている。図14(a)はその活性領域付近の構造を
示す。この活性領域に対してn+ ソース領域216およ
びn+ ドレイン領域226がその底部を埋め込み酸化膜
202に接するように深く形成されている。図14
(b)はn+ ソース領域216の付近を詳細に説明する
拡大図であり、n+ ソース領域とチャンネル領域となる
SOI層203との接合界面(金属学的接合面)215
を超えて、チャンネル領域側にSiGe領域237が形
成されている。n+ ドレイン領域側も同様に、n+ ドレ
イン領域とチャンネル領域203との接合界面を超え
て、チャンネル領域側にSiGe領域247が形成され
ている。ただし、ドレイン側のSiGe領域247は省
略してもよい。SiGe領域237,247の上部には
TiSi2 ,WSi2 ,MoSi2 ,CoSi2 等のシ
リサイド層74が形成されている。またn+ ソース領域
216およびn+ ドレイン領域226の間のチャンネル
領域203の上部にはゲート酸化膜204を介して、ポ
リシリコン等のゲート電極205が形成されている。ゲ
ート電極205の両側には側壁窒化膜73が形成され、
ゲート電極を含んでSOI層203の上部には層間絶縁
膜8となるSiO2 膜、又はSiO2膜とPSG膜との
複合膜等が形成されている。この層間絶縁膜8にコンタ
クトホールが開口され、ソース金属電極218、および
ドレイン金属電極228がシリサイド層74の上部に形
成されている。図14(a)および図14(b)におい
てシリサイド層74とSiGe領域237,247とは
互いに接していることが望ましく、SiGe領域23
7,247とシリサイド層74が離れて、この間にn+
シリコン領域216,226が存在する場合に較べて、
両者が接している場合は、ドレイン破壊電圧に関しては
約0.3Vの差がある。
【0107】ここで図14(a)および14(b)に示
された本発明の第8の実施の形態においては、n+ ソー
ス領域216のpn接合界面215よりもSiGeのヘ
テロ接合界面225がチャンネル側に存在し、かつそれ
はpn接合の空乏層214内に存在しているが、図15
に示すように、SiGeのヘテロ接合界面225の一部
のみがpn接合界面よりもチャンネル側に存在する構造
でも図14(a),14(b)と同様な効果が得られ
る。図15は、たとえばSiGe領域237を形成する
場合のGeのイオン注入の加速電圧Vacを図14
(a),14(b)の場合より若干低く、たとえば80
kVに設定すればよい。
【0108】以上の場合、SiとSiGe領域216の
ヘテロ接合界面225はpn接合のメタラジカルな接合
界面215を越えてチャンネル領域側の空乏層214内
に存在する事になり、この様な場合に本発明の第7の実
施の形態で説明した図13に示されたポテンシャル障壁
が実現され、正孔は能率良くソース電極側に吸い出され
る事になり、高いドレイン破壊耐圧を実現できる。一
方、SiGe層で吸収された正孔は、ソースコンタクト
に向かって流れるが、本発明者らが種々の構造で調べた
結果、コンタクト電極付近で正孔に対するエネルギーバ
リアが存在すると、やはりドレイン破壊電圧の改善効果
が著しく減少することを見いだした。即ち、図16の破
線で示すように、コンタクト電極付近にSi領域が残っ
ていると、正孔に対してエネルギーバリアを形成し、正
孔を速やかに排出することができない。このような事態
は、SiGe領域237をSOI膜203の厚さ方向に
対して深く形成し、ソースコンタクト電極を浅く形成す
るような場合に、コンタクト電極がSiGe領域237
まで届かず、発生する。本発明者らはシミュレーション
解析および実験を重ねることにより、図16の実線に示
すポテンシャルプロファイルとなるように、SiGe領
域237をコンタクト部のシリサイド層と接触させて本
発明の第8の実施の形態の構造とすれば正孔は速やかに
シリサイド層に吸収されることを見いだしたのである。
図14,図15におけるSiGe領域237,247の
GeのSiに対する含有量は1%以上、即ち濃度で5×
1020cm-2以上有ることが望ましい。SiGe領域の
かわりにSiSn領域又はSiとGeとSnの混晶を用
いてもよい。
【0109】本発明の第8の実施の形態の構造は以下の
ような工程で製造できる。
【0110】(a)p型(100)のSi基板201を
用いていわゆるSIMOX法を用いてSOI構造を構成
する。すなわち、酸素を加速電圧Vac=180kV、ド
ーズ量Φ=2×1018cm-2でイオン注入した後、13
00℃、6時間の熱アニールで、埋め込み酸化膜202
を厚さ400nmで形成し、表面にSOI膜203を形
成したSIMOX基板を用いる。
【0111】(b)次にSOI膜203の表面の熱酸化
とこの酸化膜のウェットエッチングによりSOI膜の膜
厚を厚さ100nmに薄くし、所望のチャンネル不純物
になるようにBやBF2 等のイオン注入を行った後、通
常のポリシリコンゲート電極205を用いた標準的MO
S工程により、素子を作製する。
【0112】(c)厚さ200〜300nmのポリシリ
コンゲート電極の加工後、その上に窒化膜をCVDしR
IE等を用いて幅0.3μmの側壁窒化膜73を形成し
た後、ポリシリコンゲート電極205及び側壁窒化膜7
3をマスクとしてGeを加速電圧Vac=130kV、ド
ーズ量Φ=3×1016cm-2でイオン注入し、その後砒
素を加速電圧Vac=20kVでドーズ量Φ=3×1015
cm-2で注入する。この後、900℃、60分のアニー
ルを施す。このとき形成されたSiGe領域237,2
47は、図14(a)および(b)に示されているよう
に、Geが側壁窒化膜の一部突き抜けて射影飛程を少し
ずつ変えながらイオン注入され、その後若干拡散するた
め、一部は砒素のイオン注入により形成されるpn接合
面215を超えてチャンネル領域側にまで形成され、か
つn+ ソース領域216内では、SOIの厚さ方向に埋
め込み酸化膜202に達するまで深く形成される。な
お、前述したようにGeの加速電圧をVac=80〜10
0kVとしてイオン注入すれば、図15に示すように、
ヘテロ接合界面225の一部のみがpn接合界面215
を超えるような構造が実現できる。
【0113】(d)次にSOI膜203の表面全面に、
TiとTiN膜を各々30nm,40nmの厚さでスパ
ッタ法により堆積し、800℃アニールによりSOI膜
203のシリコン表面をシリサイド化し、未反応のT
i,TiN膜を周知の選択エッチングにより除去し、T
iシリサイド(TiSi2 )層74をn+ ソース/ドレ
イン領域216,226の表面に残存させる。Ti,T
iN膜はEB蒸着やCVD法により堆積してもよい。
【0114】(e)次にポリシリコンゲート電極205
を内包するようにSOI膜203の表面にSiO2 ,S
iO2 /PSGあるいはSiO2 /BPSG等の層間絶
縁膜8をCVD法等により形成し、フォトリソグラフィ
ーを用いてコンタクトホールを開口する。最後にAl,
Al−Si、あるいはAl−Cu−Si等をEB蒸着法
やスパッタリング法により堆積し、フォトリソグラフィ
ーを用いて、図14(a)に示すようなソース金属電極
218、ドレイン金属電極228を形成すれば、本発明
の第8の実施の形態のヘテロSOI・MOSFETが完
成する。
【0115】図17(a)および(b)は本発明の第9
の実施の形態に係るSOI・MOSFETのソース領域
近傍の断面構造を示す。図17(a)においてp型(1
00)シリコン基板201の上部に埋め込み酸化膜28
2を介してp型SOI膜283が形成されている。そし
てSOI膜283は、図17(a)では図示を省略して
いるが、素子分離用の酸化膜4等により周辺を囲まれ、
その内部を活性領域(デバイス領域)としている。図1
7(a)はその活性領域のうちのソース領域近傍を示す
図である。本発明の第9の実施の形態の構造は、ほぼ本
発明の第3〜第5の実施の形態の構造と類似の構造であ
り、活性領域に対してn+ ソース領域216がその底部
を埋め込み酸化膜282に接するように深く形成されて
いる。図17(a)においてはn+ ソース領域216の
底部には埋め込み酸化膜282に接するようにSiGe
領域47が形成されている。
【0116】n+ ソース領域216とチャンネル領域と
なるSOI層283との接合界面(金属学的接合面)2
15を超えて、チャンネル領域側にSiGe領域47が
形成されている。図示を省略しているn+ ドレイン領域
側も同様に、n+ ドレイン領域とチャンネル領域283
との接合界面を超えて、チャンネル領域側にSiGe領
域47が形成されている。ただし、ドレイン側のSiG
e領域47は省略することも可能である。なお、図17
(b)においては、SiGe領域47の上部にはWSi
2 ,MoSi2 ,TiSi2 ,CoSi2 ,PtSi2
等の高融点金属のシリサイド領域74が形成されてい
る。またn+ ソース領域216および図示を省略したn
+ ドレイン領域226との間のチャンネル領域283の
上部にはゲート酸化膜204を介して、ポリシリコン等
のゲート電極205が形成されている。ゲート電極20
5の両側には側壁窒化膜73が形成され、ゲート電極を
含んでSOI層283の上部には図示を省略しているが
層間絶縁膜となるSiO2 膜、又はSiO2 膜とPSG
膜等との複合膜が形成されている。この層間絶縁膜中の
コンタクトホールを介してソース/ドレイン金属電極が
形成される。図17(b)にはソース金属電極218の
みを示しているが、ドレイン側も同様である。図17
(a)は金属電極の図示を省略しているが、前述の各実
施の形態と同様な金属電極が形成されていることはもち
ろんである。
【0117】以上の場合、SiとSiGe領域のヘテロ
接合界面はpn接合のメタラジカルな接合界面215を
越えてチャンネル領域側の空乏層214内に存在する事
により、この様な場合に図13に示されたポテンシャル
障壁が実現され、正孔は能率良くソース電極側に吸い出
されることになり、4.9Vという高いドレイン破壊耐
圧を実現できる。
【0118】前述の各実施の形態においてSIMOX法
によりSOI構造を形成する場合について説明したが、
SOI基板はSIMOX法以外にもシリコン直接接合法
(Silicon direct bonding;以下SDB法という)や、
エピタキシャル成長法によっても形成できる。本発明の
第9の実施の形態はSDB法による場合で説明するが、
SIMOX法によって形成してもよいことはもちろんで
ある。以下に本発明の第9の実施例に係るヘテロSOI
・MOSFETの製造工程を説明する。
【0119】(a)まず、(100)面等所定の面方位
のp型シリコン基板201の表面に熱酸化法あるいはC
VD法により厚さ1μmのSiO2 膜282を形成す
る。CVDはSiH4 とN2 Oとの反応を用いたCVD
でもよく、あるいはTEOS(Tetraethylorthosilicat
e;Si(OC2 5 4 ),HMDS(Hexamethydisil
oxane;Si2 O(CH3 6 ),OMCTS(Octameth
ylcyclotetrasiloxane;C(OSi(CH3 2 4
等の有機シリコンソースを用いてもよい。
【0120】(b)次にこのSiO2 CVDをした基板
を1200℃、N2 雰囲気中で2時間保持し熱処理す
る。その後、裏面を吸引固定させながら機械的及び化学
的研磨(Chemical Mechanical Polishing;CMP)法等
で酸化膜を0.3μmの厚さに鏡面になるよう平坦化し
て、最終的には埋め込み酸化膜となるSDB用酸化膜2
82を形成する。
【0121】(c)次に、表面を鏡面に研磨したp型シ
リコン基板283を用意し、SDB酸化膜282を介し
て図17(a)に示すようにp型シリコン基板201
と、p型シリコン基板283の鏡面同士を互いに貼り合
わせ、熱処理することにより、SDB基板を形成する。
この際電圧を印加して、熱処理してもよい。次にp型シ
リコン基板283を研磨してシリコン基板283の厚み
が200nmとなるように、厚み調整を行なう。
【0122】(d)次にSDB法により形成したp型シ
リコン基板283の表面をさらに熱酸化し、この熱酸化
膜をウェットエッチングすることにより厚さ100nm
のSOI層283を得る。
【0123】(e)次に、LOCOS法やBOX法等に
より、素子分離用の酸化膜を形成し、隣接する素子間を
電気的に分離する。また必要があればB又はBF2 等の
イオン注入により、SOI層283の表面を所望のチャ
ンネル不純物密度にドーピングする。その後、ゲート酸
化膜204を10nmの厚さで形成し、その表面に、リ
ンドープのポリシリコン205を0.3μmの厚さでL
PCVD法等により形成し、リソグラフィーおよびRI
E工程により図17(a)に示したようなゲート酸化膜
204の上にゲートポリシリコン電極205が形成され
たパターンの構造を形成する。続いて図17(a)に示
すように、Six Ge1-x 層47用に、Geを加速電圧
ac=130kV、ドーズ量Φ=3×1016cm-2でイ
オン注入する。
【0124】(f)次に全面に厚さ20nmの窒化膜を
CVDし、RIEにより指向性エッチングし、側壁窒化
膜73を図17(a)に示すように形成する。その後、
さらにAsを加速電圧Vac=30kV、ドーズ量Φ=3
×1015cm-2でイオン注入し、850℃、30分のア
ニールを施してソース領域216を形成すれば図17
(a)に示す構造が完成する。なお、図17(b)の構
造は、図17(a)の構造完成後さらにCo,Ti,M
o,W,Ta等の高融点金属をCVD、スパッタリン
グ、あるいは真空蒸着して熱処理すればシリサイド領域
74が完成する。
【0125】(g)この後の工程は図示を省略している
が、標準的なMOSプロセスにおけるメタライゼーショ
ン工程と同様である。すなわちCVD法等により、例え
ば0.5μmの厚さで層間絶縁膜用の酸化膜を全面に形
成する。次に、レジスト膜を堆積し、フォトリソグラフ
ィー法によりパターニングした後、RIE技術により酸
化膜をエッチングしコンタクトホールの開口を行う。次
に、Al,Al−Si,Al−Si−Cu等の金属を用
いたメラタイゼーション工程によりソース金属電極、ド
レイン金属電極を形成し、本発明の第9の実施の形態の
ヘテロSOI・MOSFETが完成する。
【0126】なお、SDB法を用いる別の方法として
は、以下のようにすればよい。すなわち、まずp型シリ
コン基板203の表面の一部(狭バンド・ソース領域形
成予定部分)をシリコンエッチし、溝部を形成し、この
溝部の内部にCVD法でSiGe層を形成し、平坦化
し、SiGe層47を表面に埋め込む。さらにこの面を
酸化し、この表面を鏡面になるまで研磨する。次に、別
のp型シリコン基板201を用意し、この表面に酸化膜
282を形成し同様に表面を鏡面になるまで研磨する。
そして先のp型シリコン基板203とp型シリコン基板
201とを互いの鏡面同士を対向させ貼り合わせてもよ
い。この手法によれば、SiGe層47のかわりにCV
D法等によりPbS,PbSe,SnTe,ZnSb,
InSb等の狭バンドギャップ半導体層を形成すること
も容易にでき、イオン注入によるダメージの問題もなく
なり、リーク電流の発生を抑制できる。
【0127】図18(a)および(b)は本発明の第1
0の実施の形態に係るSOI・MOSFETの断面構造
を示す。図18(a)および18(b)においてp型
(100)シリコン基板201の上部に埋め込み酸化膜
202を介してp型SOI膜203が形成されている。
そしてSOI膜203は、図18(a)および(b)で
は図示を省略しているが、素子分離用の酸化膜等により
周辺を囲まれ、その内部を活性領域(デバイス領域)と
している。図18(a),(b)はその活性領域の近傍
の断面を示す図である。この活性領域に、n+ ソース領
域216およびn+ ドレイン領域226が、その底部を
埋め込み酸化膜202に接するように深く形成されてい
る。n+ ソース領域216およびn+ ドレイン領域22
6の底部にはSiGe領域212が形成され、このSi
Ge領域としては、n+ ソース領域216とチャンネル
領域となるSOI層203との接合界面(金属学的接合
面)215を超えて、チャンネル領域側に延長してSi
Ge領域212が形成されている。n+ ドレイン領域2
26側も同様に、n+ ドレイン領域226とチャンネル
領域203との接合界面を超えて、チャンネル領域側に
SiGe領域212が延長形成され、n+ ソース領域2
16側およびn+ ドレイン領域226側から延びるSi
Ge領域212はチャンネル領域となるSOI膜203
の表面で接続し、一体となっている。この薄いSiGe
領域212が形成されたn+ ソース領域216およびn
+ ドレイン領域226の間のチャンネル領域203の上
部にはゲート酸化膜204を介して、ポリシリコン等の
ゲート電極205が形成されている。ゲート電極205
の両側には側壁窒化膜73が形成されている。さらに実
際にはゲート電極を含んでSOI層203の上部には図
示を省略しているが層間絶縁膜となるSiO2 膜、又は
SiO2 膜とPSG膜あるいはBPSG膜等の複合膜が
形成されている。この層間絶縁膜中のコンタクトホール
を介してソース/ドレイン金属電極が形成されているこ
とは、前述の各実施の形態と同様である。なお、図18
(a)および図18(b)に示される通り、図18
(a)はSiGe領域212の内部にpn結合界面21
5が含まれる場合であり、図18(b)はpn接合界面
215の一部をSiGe領域212が横断する場合であ
るが、両者はほぼ同様の特性である。
【0128】さらに図18(a),18(b)において
は、ソース金属電極コンタクト部にはシリサイド層は示
されていないが、SiGe層がシリサイド層に接して形
成され、シリサイド層を介してオーミックコンタクトを
取ることが重要であることはいうまでもない。したがっ
て、本発明の第10の実施の形態においても、シリサイ
ド層形成と組み合わせて、SiGe層を形成することが
可能である。本発明の第10の実施の形態においては、
pn接合境界を横断するようにSiGe層212を形成
しつつ、かつチャンネル領域にもSiGe層212を連
続して形成している。この結果、SiGe層212を走
行するキャリアは高い移動度を享受することができ、電
流駆動力は増大する。この改善効果は、ドレイン破壊電
圧が高く、かつ電流駆動力の高いという、高性能MOS
FETを提供するものである。この改善効果は、本発明
のドレイン破壊電圧改善対策があって、初めて得られた
ものであるのはいうまでもない。従って本発明の第10
の実施の形態によって、従来技術では達せられなかった
高いドレイン破壊耐圧と共に高い変換コンダクタンスg
mを容易に得ることが可能となり、SOI素子が持って
いた高性能を引き出す事が可能となった。
【0129】本発明の第10の実施の形態のヘテロSO
I・MOSFETは以下のような製造工程で製造でき
る。
【0130】(a)SIMOX法又はSDB法を用いて
前述の各実施の形態と同様にp型(100)基板に埋め
込み酸化膜202を介して厚さ130nmのSOI膜2
03を形成する。
【0131】(b)次に、LOCOS法やBOX法によ
り、素子分離用の酸化膜を形成し、隣接する素子間を電
気的に分離する。その後、ゲート酸化膜204を10n
mの厚さで形成し、その表面に、リンドープのポリシリ
コン205を130nmの厚さでLPCVD法等により
形成し、リソグラフィーおよびRIE工程により図18
に示したようなゲート酸化膜204の上にゲートポリシ
リコン電極205が形成された構造を形成する。さらに
続けて、150〜200nmの窒化膜を全面にCVD
後、RIE法等による指向性エッチングにより、側壁窒
化膜73を図18(a),(b)に示すように形成す
る。
【0132】(c)次に、ポリシリコンゲート電極20
5及び側壁窒化膜73をマスクにしてSiGe領域形成
のためのGeイオン及びn+ ソース/ドレイン領域21
6,226形成のための砒素をイオン注入する。この
際、ポリシリコンゲート電極205の膜厚、Geイオン
の加速電圧Vac、及びSOI膜203の膜厚を適切に選
択しておくことにより、n+ ソース/ドレイン領域21
6,226近傍ではSiGe領域212が基板中の埋め
込み酸化膜202側に深く形成され、同時にチャンネル
領域ではSOI膜203の表面側のゲート酸化膜204
との界面側にSiGe領域が形成されるようにすること
が可能である。本発明の第10の実施の形態では、上述
のようにSOI膜厚130nm、ポリシリコンゲート電
極205の厚さを130nmに設定しているので、Ge
の加速電圧Vac=130kV、ドーズ量Φ=5×1016
cm-2に設定する。また、砒素をVac=20kVでドー
ズ量Φ=2×1015cm-2注入する。その後850℃で
30分のアニールを行うことによりn+ ソース/ドレイ
ン領域216,226が形成できる。なお、図18
(b)に示すようにpn接合界面の一部をSiGe領域
212が横断するようにするためには、Geのイオン注
入の際の加速電圧Vac=110kV、ドーズ量Φ=3×
1016cm-2とすればよい。
【0133】(d)この後、CVD法等により、例えば
0.5μmの厚さで層間絶縁膜用の酸化膜を全面に形成
する。次に、レジスト膜を堆積し、フォトリソグラフィ
ー法によりパターニングした後、RIE技術により酸化
膜をエッチングしコンタクトホールの開口を行う。さら
に酸化膜のエッチングに引き続きAl,Al−Si,A
l−Si−Cu等の金属を用いたメタライゼーション工
程によりソース金属電極218、ドレイン金属電極22
8を形成し、本発明の第10の実施の形態のSOI・M
OSFETが完成する。
【0134】なお、SiGe領域212の形成はイオン
注入法以外にも、MBE法やCVD法を用いることもで
きる。さらにGeの代わりにSn(錫)をシリコン中に
イオン注入することによっても、本発明の目的を達成す
ることができることは前述の各実施についても、また、
本発明の第10の実施の形態においても同様である。こ
の場合、GeとSnの両方をイオン注入によりn+ ソー
ス領域216中およびその近傍に導入することも効果的
である。
【0135】なお、前記本発明の第10の実施の形態で
は、SiGe領域212はn+ ソース領域近傍で比較的
深い位置に形成しているが、浅く形成しても本発明の効
果は同様である。更にソースコンタクト部にシリサイド
層を用いてもよいことは前述したが、このシリサイドを
形成する物質としてはTi,Mo,W,Ni,Co,T
a,Ptなどの高融点金属を用いればよい。またゲート
電極205上に同時にセルフアラインでシリサイドを形
成するサリサイド(Self-aligned silicide ;SALICID
E)技術を用いてもよい。
【0136】また、図18(a),図18(b)におい
ては、SiGe領域212は、ソース側pn接合界面2
15を越えてチャンネル全面にわたって存在しており、
さらにドレイン側pn接合界面を越えて、n+ ドレイン
領域226まで連続して存在しているが、このことは製
造工程上の問題であり、所期の特性改善にはなんら影響
することはなく、又、n+ ドレイン領域226側のSi
Ge領域の形成を、イオン注入時にフォトレジストでマ
スクすることにより防いでもよい。
【0137】図19(d)は本発明の第11の実施の形
態に係るSOI・MOSFETの断面構造を示す。図1
9(d)においてp型(100)シリコン基板201の
上部に埋め込み酸化膜202を介してp型SOI膜20
3が形成されている。そしてSOI膜203は、LOC
OS法等により形成された、素子分離用の酸化膜4等に
より周辺を囲まれ、その内部を活性領域(デバイス領
域)としている。図19(d)はその活性領域の近傍の
断面を示す図である。この活性領域に、n+ ソース領域
216およびn+ ドレイン領域226が、その底部を埋
め込み酸化膜202に接するように深く形成されてい
る。n+ ソース領域216およびn+ ドレイン領域22
6の内部には、比較的浅いSiGe領域257が形成さ
れ、このSiGe領域257に対し、層間絶縁膜8に形
成されたコンタクトホールを介してソース金属電極21
8およびドレイン金属電極228が形成されている。ま
たn+ソース領域216およびn+ ドレイン領域226
の間のチャンネル領域203の上部にはゲート酸化膜2
04を介して、ポリシリコン等のゲート電極205が形
成されている。図19(d)に示した本発明の第11の
実施の形態のMOSFETの構造は図1に示した本発明
の第1の実施の形態の構造と似ているが、図1ではn+
ソース/ドレイン領域216,226の不純物としてS
iよりも共有結合半径の小さなP等を用い、Siよりも
共有結合半径の大きなGeやSnによるSiGe層21
7,227あるいはSiSn層の歪を補償しているのに
対し、図19(d)においてはSiGe層257中に含
まれるn型不純物は特に共有結合半径の大きさには考慮
を払う必要がない点が異なる。すなわち本発明の第1の
実施の形態においては共有結合半径の大きさや不純物の
結晶格子中に入るサイトを考慮して、Siよりも格子定
数の大きなSiGe層217,227がSi中に形成さ
れることによる結晶格子の歪を緩和しているのに対し、
本発明の第11の実施の形態では格子不整合による歪に
より結晶欠陥Dが発生しても、その結晶欠陥Dを図19
(d)に示すようにn+ ソース/ドレイン領域216,
226の内部に閉じ込め、チャンネルの空乏層中には影
響しないようにしているものである。
【0138】既に図53を用いて従来技術の説明で述べ
たように、ヘテロSOI・MOSFETの結晶欠陥D
は、n+ ソース/ドレイン領域のpnの接合界面215
を横切るように発生し、この結晶欠陥は、(100)基
板の場合には{111}面にそって発生する傾向を有し
ていた。本発明者らは詳細にこの結晶欠陥を調査し、こ
れら{111}面に沿って発生する結晶欠陥は面欠陥で
ある積層欠陥、または双晶欠陥であることが明らかにし
た。また、このような欠陥が発生する条件はGeのイオ
ン注入のドーズ量と、その後のアニール温度に依存する
ことが発明者らの研究で明らかになった。またアニール
温度が700℃よりも低い場合には欠陥の方向の制御が
難しいことも明らかになった。即ち、本発明者の実験に
よれば、アニール温度を700℃以上にすると、ある種
の欠陥については、結晶欠陥の走る方向が、{111}
面に沿った方向のみになり、しかもその発生場所がゲー
ト電極の側壁近傍に限られるのである。したがって、本
発明の第11の実施の形態の製造方法を後述するが、そ
の製造工程においてGeのイオン注入後の最適なアニー
ル条件は、作成環境と設計により多少異なるが、一般的
にはアニール温度700℃から1000℃で、アニール
時間は10分から100分の範囲に設定することが好ま
しい。
【0139】さらに解析を進めた結果、この結晶欠陥領
域はGe注入後SiGeの形成にともない、ストレス発
生に伴う結晶歪がゲート電極端に集中するストレスに起
因した結晶欠陥と、イオン注入のダメージに伴う二次欠
陥と、イオン注入により形成されたアモルファス層が再
結晶化する際に発生する双晶欠陥の三種類があることが
わかった。この様な欠陥は深い準位をバンドギャップ内
に形成することが知られており、これがキャリアの再結
合中心となって接合リーク電流増大に寄与させたものと
解釈される。これら三種の欠陥のうちストレスに起因し
た結晶欠陥と、イオン注入による二次欠陥については図
19(d)に示したようにpn接合の空乏層に結晶欠陥
領域Dが重ならないようにn+ ソース/ドレイン領域2
16,226の内部にのみ結晶欠陥Dが発生する構造に
することにより、接合リーク電流を低減させることがで
きる。双晶欠陥についてはn+ ソース/ドレイン領域2
16,226のほぼ全面に発生するので注意が必要であ
る。
【0140】さらに本発明の第11の実施の形態におい
ては、この結晶欠陥Dの発生領域はpn接合界面を突き
抜けることのないように作ることが重要である。という
のはpn接合界面を突き抜けた時には、図19(d)に
示す様にn+ ソース/ドレイン領域216,226で結
晶欠陥Dを包み込むことが難しくなるからである。図1
9(d)に示したような結晶欠陥Dをゲート端部側に集
め、かつn+ ソース/ドレイン領域216,226の内
部に包み込まれる構造を用いることにより本発明の第1
1の実施の形態に係るヘテロSOI・MOSFETのリ
ーク電流は大幅に減少し、図51(b)に示した測定限
界以下になった。
【0141】本発明の第11の実施の形態のヘテロSO
I・MOSFETは以下のような製造工程で製造でき
る。
【0142】(a)SIMOX法又はSDB法を用いて
前述の各実施の形態と同様にp型(100)基板に埋め
込み酸化膜202を介してSOI膜203を形成する。
SOI膜は所定の厚み、たとえば100nmに厚み調整
を行うことも前述の各実施の形態と同様である。
【0143】(b)次に、図19(a)に示すようにL
OCOS法やBOX法等により、素子分離用の酸化膜4
を形成し、隣接する素子間を電気的に分離する。図19
(a)はLOCOS法の場合である。その後、ゲート酸
化膜204を10nmの厚さで形成し、その表面に、リ
ンドープのポリシリコン205を0.3μmの厚さでL
PCVD法等により形成し、リソグラフィーおよびRI
E工程により図19(a)に示したようなゲート長0.
5μmのポリシリコンゲート電極205をゲート酸化膜
204の上に形成する。
【0144】(c)次に後酸化膜7を厚さ10nmで形
成した後、図19(a)に示すようにGe+ を加速電圧
ac=50kV、ドーズ量Φ=3×1016cm-2で打ち
込んでSiGe領域257を形成した。
【0145】(d)次に、As+ を加速電圧Vac=20
kV、ドーズ量Φ=3×1015cm-2で図19(b)に
示すように打ち込み角45°で回転斜めイオン注入す
る。
【0146】イオン注入後950℃、30分のアニール
を施し、イオン注入したAs等を活性化し、図19
(c)に示すようにSiGe領域257を包含するよう
にn+ ソース領域216、n+ ドレイン領域226を形
成する。回転斜めイオン注入の採用により、結晶欠陥領
域Dをn+ ソース/ドレイン領域216,226の内部
に閉じ込めることができる。即ち、チャンネルとなるp
型SOI膜203とn+ ドレイン領域226間の空乏層
に欠陥が存在しないので、接合リーク電流は流れにくく
なる。前述したようにイオン注入後のアニールは700
℃〜1000℃の範囲内で行うことが重要である。
【0147】(e)この後、CVD法等により、例えば
0.5μmの厚さで層間絶縁膜用の酸化膜8を図19
(d)に示すように全面に形成する。次に、レジスト膜
を堆積し、フォトリソグラフィー法によりパターンング
した後、RIE技術により酸化膜8をエッチングしコン
タクトホールの開口を行う。さらに酸化膜8のエッチン
グに引き続きAl,Al−Si,Al−Si−Cu等の
金属を用いたメタライゼーション工程により図19
(d)に示すようにソース金属電極218、ドレイン金
属電極228を形成し、本発明の第11の実施の形態の
SOI・MOSFETが完成する。
【0148】上記の本発明の第11の実施の形態の製造
方法において、n+ ソース/ドレイン領域216,22
6の埋め込み酸化膜202界面付近に、イオン注入によ
りアモルファス化されないSOI膜203の単結晶領域
が残っていることが重要である。その結果、熱工程によ
って双晶欠陥を発生することなく、再結晶化が垂直方向
に進み、n+ ソース領域216、n+ ドレイン領域22
6以外には欠陥が存在せず、ゲート直下にのみ微小な欠
陥を集める事ができる。
【0149】本発明の第11の実施の形態において示す
のは、完全空乏化MOSFETとなりうる薄膜SOI・
MOSFETの場合で、Si膜厚が100nmの場合
は、Geを加速電圧Vac=50kV、ドーズ量Φ=1×
1016cm-2で注入すればよい。このときイオン注入に
よるアモルファス化領域はSOI膜の表面から83nm
程度のところまで形成される。従って、埋め込み酸化膜
202界面付近に約17nm程度アモルファス化しない
領域が残存する。更に700℃以上のアニール、好まし
くは850℃、120分あるいは900℃、30分程度
のアニール工程を経る事によって、SOI膜203中に
残っているSi単結晶領域からアモルファス領域に向け
て、シリコンの固相成長が起き、n+ ソース領域216
はゲート電極端部を残し、他は完全に単結晶化し、結晶
欠陥は、ゲート電極端部にのみ限定して発生する。この
欠陥はきわめて再現性が良い。
【0150】このようにして形成された本発明の第11
の実施の形態のヘテロSOI・MOSFETのドレイン
破壊電圧に関しては、Asのみでソース拡散層を形成し
た素子に対して、オフ領域のドレイン破壊電圧は1V増
加し十分な改善を示した。また、結晶欠陥によって起こ
り得るn+ ソース領域内の抵抗の増大、あるいはゲート
酸化膜のリークなども全く見られなかった。
【0151】なお上述のSOI膜基板作成の際に、SO
I膜203の膜厚を200nmとした場合は、Geのイ
オン注入の加速電圧Vac=50kV、ドーズ量Φ=1×
1016cm-2に設定し、Asのイオン注入の加速電圧V
ac=25kV、ドーズ量Φ=3×1015cm-2に設定す
ればよい。そのようにすることで発生位置の制御が困難
な双晶欠陥を発生させることなく、歪に起因した結晶欠
陥領域の位置を制御しながら、素子を作製できる。SO
I膜203の厚みが200nmの場合は上記のイオン注
入の条件により20〜30nm程度アモルファス化しな
い領域が残るのでその後の熱工程、850℃、120分
のアニール工程によってアモルファス化された領域が固
相成長し、良好な結晶性を実現できる。この場合には、
ゲート電極端部に欠陥が集中して発生することになる
が、場所が制御されているため、電気的な特性には何等
影響を与えない。
【0152】なお、上述の(a)および(b)と同じプ
ロセスでゲート電極まで作り、後酸化膜7を形成した
後、Pを加速電圧Vac=20kV、ドーズ量Φ=3×1
13cm-2で打ち込み、n- ソース・ドレイン領域を形
成し、次に、厚さ15〜40nmの窒化膜73等を全面
にCVDし、その後RIE法等により指向性エッチング
を行ない、側壁窒化膜73を図20に示すように形成
し、この側壁窒化膜73とポリシリコンゲート電極20
5とをマスクとしてGeを加速電圧Vac=50kV、ド
ーズ量Φ=1×1016cm-2で打ち込み、さらにP又は
Asを加速電圧Vac=20kV、ドーズ量Φ=3×10
15cm-2でイオン注入し、その後、850℃、120分
のアニールを行ってもよい。このように図9(c)や図
10(b)に示したようなLDD構造と類似な構造を採
用し、Geのイオン注入によって生じる欠陥の位置を、
ゲート電極に作った側壁部73の寸法により制御する事
が可能となる。すなわち、結晶欠陥Dの発生する位置
は、ポリシリコンゲート電極205の直下の位置から、
チャンネル領域から遠い方向へ所定の寸法分シフトする
こととなる。
【0153】図20に示すような側壁窒化膜73を利用
してイオン注入した素子においては、n+ ソース領域2
16にGeとAsのみをイオン注入する図50(a)に
示す従来構造に較べて、ドレイン破壊電圧は同程度であ
るが、リーク電流は前述の各実施の形態と同様に顕著な
改善が得られた。
【0154】なお、本発明の第11の実施の形態におい
てはSOI膜203の厚みをさらに厚くしてもよく、た
とえばSOI膜厚を400nmとしてもよい。このよう
にSOI膜が厚い場合は、Geのドーズ量Φを1×10
17cm-2と多くしてもよい。SOI膜203を厚くすれ
ばSOI膜203の埋め込み酸化膜202側には十分な
厚さの非アモルファス化領域(単結晶領域)が存在して
いるので、アニール工程による再結晶化に十分有効であ
り、双晶欠陥も発生することがない。
【0155】なお、前述の各実施の形態(第1〜第10
の実施の形態)においても同様であるが、本発明の第1
1の実施の形態においてもGeの代わりに、Snを加速
電圧Vac=110kV、ドーズ量Φ=2×1016cm-2
等の条件でイオン注入し、アニールを850℃、30分
で行ってもよい。この場合、ドレイン破壊電圧の改善効
果は、ソース拡散層にGeとAsを打ち込む従来法に較
べて1.5V改善する。さらに、図51(b)に示す確
率的なリーク電流の発生は見られなかった。SOI膜2
03の膜厚が200〜400nmと厚いSOI基板の場
合には、Snのイオン注入のドーズ量Φを1×1016
-2〜1×1017cm-2程度にする事によって大幅なド
レイン耐圧の向上が得られる。ただし、Snの場合は、
Geの場合に比べて結晶欠陥の量が若干多い。この理由
は、Snの場合、シリコンとの格子間隔の不整合がGe
より大きい事が原因と考えられる。この点からすれば、
本発明の第11の実施の形態は、より格子不整合の大き
なPbS,PbSe,PbTe,SnTe,ZnSb,
InSb,InAs等のシリコンよりバンドギャップの
狭い半導体、又はこれらの狭いバンドギャップ半導体と
Siとの混晶を用いることも可能とする。これら格子不
整合の大きな場合においても結晶欠陥の発生位置および
方向が制御できるからである。
【0156】以上説明した本発明の第11の実施の形態
において特に熱工程については、少なくとも再結晶化が
進行する温度、すなわち600℃以上であることが必要
であるが、その熱処理の時間に関しては温度との再結晶
化の兼ね合いで決めればよく、例えばアニール工程を1
000℃、60分としてもよい。
【0157】図21(a),(b)は本発明の第12の
実施の形態に係るSOI・MOSFETの断面構造を示
す。図21(a),(b)においてp型(100)シリ
コン基板201の上部に埋め込み酸化膜202を介して
p型SOI膜203が形成されている。そしてSOI膜
203は、LOCOS法等により形成された、素子分離
用の酸化膜4等により周辺を囲まれ、その内部を活性領
域(デバイス領域)としている。図21(a),(b)
はその活性領域の近傍の断面を示す図である。この活性
領域に、n+ ソース領域216およびn+ ドレイン領域
226が、その底部を埋め込み酸化膜202に接するよ
うに深く形成されている。n+ ソース領域216および
+ ドレイン領域226の内部には、Six Ge1-x
域267が形成されているが、このSix Ge1-x 領域
267のGeのピーク濃度はSiに対して1%〜30%
の値に調整されている。すなわちSix Ge1-x 領域2
67はSi0.99Ge0.01〜Si0.70Ge0.30である。こ
のSix Ge1-x 領域267に対し、層間絶縁層8に形
成されたコンタクトホールを介してソース金属電極21
8およびドレイン金属電極228が形成されている。ま
た、n+ ソース領域216およびn+ ドレイン領域22
6の間のチャンネル領域203の上部にはゲート酸化膜
204を介して、ポリシリコン等のゲート電極205が
形成されている。図21(b)はゲート電極205の両
側に側壁窒化膜73を形成した場合であり、他は図21
(a)と同様である。側壁窒化膜73を用いることによ
りSix Ge1-x 領域267が、n+ ソース/ドレイン
領域216,226の内部により確実に閉じ込められる
こととなる。前述の本発明の第11の実施の形態におい
ては、結晶欠陥Dの発生位置および発生方向を制御する
ものであり、ある意味では積極的に結晶欠陥を発生させ
ているとも解すことができるが、結晶欠陥が発生しない
方が望ましいことはもちろんである。本発明の第12の
実施の形態においては、ほぼ第11の実施の形態のSO
I・MOSFETと同様な構造であるが、Six Ge
1-x 領域267のGeの組成を制御することにより結晶
欠陥を発生させないようにするものである。なお、Si
x Ge1-x 領域267はSiよりバンドギャップの狭い
半導体領域の一例であって、Six Ge1-x 267のか
わりにSix Sn1-x 領域を用いてもよく、さらにはP
bS,,PbTe,GaSb,InAs等のSiよりバ
ンドギャップの狭い半導体領域(狭バンドギャップ領
域)を用いてもよく、また、これらの半導体とSiとの
混晶を用いてもよい。
【0158】本発明の第12の実施の形態におけるSi
x Ge1-x 領域267のGeの組成等の狭バンドギャッ
プ領域の条件については本発明者らは、種々のシミュレ
ーション、実験を重ねることにより調べた。特に、Ge
のイオン注入の条件を変えながら、MOSFETのドレ
イン破壊電圧の変化、結晶欠陥の発生を詳細に調べた。
その結果、ドレイン破壊電圧の改善と、Geのピーク濃
度との関係については図22に示すような関係があるこ
とを見い出した。すなわち、ドレイン破壊電圧の改善度
は、Geのピーク濃度が1%あたり徐々に、5%あたり
から急速に立ち上がり、25%から30%あたりで飽和
する傾向を有する。この理由は図50(b)のポテンシ
ャルプロファイルに示すようにSix Ge1-x 領域の形
成は、価電子帯端Ev のバンドプロファイルを破線で示
すように変化させチャンネルに蓄積する正孔をソース電
極方向に流出させる作用を有するが、ソース内に形成す
るSix Ge1-x 領域のGeの組成を上げ、バンドギャ
ップを狭めても、チャンネルとソースによって形成され
るpn接合部に正孔のポテンシャルバリアが残存するた
めある程度以上のGeの組成では、バンドギャップの狭
まる効果が効かなくなるためであることが判った。一
方、1トランジスタ当りの結晶欠陥の発生数を、Geの
ピーク濃度に対してプロットしたのが図23である。G
eのピーク濃度に対して結晶欠陥は、Geのイオン注入
の加速電圧Vac=25kVでは、Geのピーク濃度が3
0%を越える所から発生することがわかる。図23に示
すように、結晶欠陥の数の急激に増大するGeのピーク
濃度は、Geのイオン注入の加速電圧Vacに依存し、V
ac=100kVでは15%を超える濃度から急激に立ち
上がる。すなわち、図24に示すような、結晶欠陥が発
生する濃度とイオン注入の加速電圧Vacとの関係があ
る。このような実験結果をふまえ、本発明の第12の実
施の形態においては、Geのピーク濃度を1%から30
%の間に設定してドレイン破壊電圧(耐圧)を改善する
効果を維持しつつ、結晶欠陥を発生させないようにして
いる。Geのピーク濃度を1〜30%にすることにより
図50(b)に示すソース領域のバンドギャップは1.
07〜0.80eVとなる。Snの場合は図50(b)
に示すソース領域のバンドギャップは1.07〜0.7
0eVの範囲となるようにSnのピーク濃度を選定する
ことが好ましい。
【0159】以下に、本発明の第12の実施の形態のヘ
テロSOI・MOSFETの製造工程を説明する。一般
に半導体装置の製造工程においてはスループットを高め
ることが要求されるが、本発明の第12の実施の形態に
おいては、加速電圧を下げ、鋭いGeのピーク濃度を実
現し、イオン注入時間を短縮するようにしている。とこ
ろで、本発明の第12の実施の形態のヘテロSOI・M
OSFETの製造工程はイオン注入の条件等を除けば本
発明の第11の実施の形態と基本的に同様であり、前述
の図19(a)〜図19(c)を転用し、参照しながら
説明する。
【0160】(a)SIMOX法又はSDB法を用い
て、本発明の第1〜第11の実施の形態と同様にp型
(100)基板上に埋め込み酸化膜202を介し、その
上部にSOI膜203を形成する。SOI膜203はた
とえば100nmの値になるように厚さを調整する。
【0161】(b)次に、LOCOS法やBOX法等に
より、素子分離用の酸化膜4を形成し、隣接する素子間
を電気的に分離する。さらにBF2 等のp型不純物元素
のイオン注入で所望のチャンネル不純物密度にすること
も前述の各実施の形態と同様である。その後、ゲート酸
化膜204を10nmの厚さで形成し、その表面に、L
PCVD法等を用い、リンドープのポリシリコン205
を0.3μmの厚さで形成し、リソグラフィーおよびR
IE技術を用いてこのポリシリコンを所定の形状にパタ
ーニングして、ポリシリコンゲート電極205をゲート
酸化膜204の上に形成する。
【0162】(c)次にポリシリコンゲート電極205
の上部に後酸化膜7を厚さ10nmで形成した後、図1
9(a)に示すようにGe+ を加速電圧Vac=50k
V、ドーズ量Φ=1×1016cm-2で打ち込んでSix
Ge1-x 領域267を形成する。このGeのイオン注入
のドーズ量Φは本発明の第11の実施の形態は3×10
16cm-2であったので、これよりも低いドーズ量であ
る。
【0163】(d)次に、As+ を加速電圧Vac=20
kV、ドーズ量Φ=3×1014cm-2でイオン注入す
る。図19(b)では打ち込み角45°で回転斜めイオ
ン注入しているが打ち込み角90°の垂直イオン注入で
よい。イオン注入後850℃、120分のアニールを施
し、イオン注入したAs等を活性化し、図19(c)に
示すように、Six Ge1-x 領域267を包含するよう
にn+ ソース領域216、n+ ドレイン領域226を形
成する。
【0164】なお、Geのイオン注入のアニール後に砒
素を加速電圧Vac=40kVでドーズ量Φ=1×1015
cm-2でイオン注入し、その後、窒化膜を全面にCVD
し、さらに、RIEを用いて指向性エッチングを行いゲ
ート電極205の両側に厚さ50nmの側壁窒化膜73
を図21(b)に示すように形成し、その後、さらに砒
素を加速電圧Vac=40kV、ドーズ量Φ=3×1015
cm-2でイオン注入してもよい。この後、850℃、9
0分のアニールを施し、さらに所定のメタライゼーショ
ン工程を行えば図21(a)又は図21(b)に示す素
子を完成する。この時、Geの最大濃度はSiの10%
である。ドレイン破壊耐圧の改善度は、チャンネル長、
0.2ミクロンにおいて、約1Vであった。また、格子
不整合に起因する結晶欠陥は見出だせなかった。更に、
イオン注入に要する時間は、ウエハ1枚当たり、約2分
であり、実用的レベルにあるといえる。
【0165】さて、本発明の第12の実施の形態におい
てはSix Ge1-x 領域267やSix Sn1-x 領域等
の狭バンドギャップ領域を構成するGeやSn等のピー
ク濃度が5〜15%になるように選定されればよく、上
述の例に限定されずに、SOI膜203の厚み等に応じ
て、適宜イオン注入の条件は変更してかまわない。ま
た、狭バンドギャップ領域267として、PbS,Pb
Te,GaSb、あるいはInAs等を用いる場合には
MBE法や選択CVD法によればよい。たとえば図19
(a),(b)に示したGeのイオン注入を省略して、
Asのみをイオン注入し、n+ ソース/ドレイン領域2
16,226を形成し、このn+ ソース/ドレイン領域
216,226の表面の狭バンドギャップ領域267形
成予定部分をシリコンエッチし、U溝を形成し、このU
溝の内部にPbS,PbTe等を選択CVDすればよ
い。なお、イオン注入による場合には、SOI膜の厚み
等の設計条件の変化に対応して以下のような変形例があ
る。
【0166】(i) たとえば、SOI膜の厚さが50nm
の場合において、ポリシリコンゲート電極205の加工
後、ポリシリコンゲート電極205をマスクとしてGe
を加速電圧Vac=25kV、ドーズ量Φ=2×1016
-2でイオン注入し、850℃でアニールした後、砒素
を加速電圧Vac=20kV、ドーズ量Φ=3×1015
-2のドーズ量Φで注入し、その後、800℃、60分
のアニールを施し、素子を完成させてもよい。この時、
Geの最大濃度はSiの20%となる。ドレイン破壊耐
圧の改善度は、チャンネル長、0.5ミクロンにおい
て、約1.5Vとなる。また、この場合においても結晶
欠陥は発生しなかった。
【0167】(ii)SOI膜203の厚さ40nmの場合
においてSnをイオン注入してもよい。たとえばポリシ
リコンゲート電極205の加工後、ポリシリコンゲート
電極205をマスクとしてSnを加速電圧Vac=50k
V、ドーズ量Φ=2×1016cm-2でイオン注入し、9
00℃でアニールした後、砒素をVac=15kV、ドー
ズ量Φ=3×1015cm-2のドーズ量Φで注入し、その
後、800℃、60分のアニールを施し、素子を完成さ
せる。この時、Snの最大濃度はSiの20%となる。
ドレイン破壊耐圧の改善度は、チャンネル長、0.5ミ
クロンにおいて、約2.0Vであった。また、この例に
おいても結晶欠陥は見出だせなかった。
【0168】(iii) あるいはSOI膜203の厚さ90
nmの場合において、ポリシリコンゲート電極205の
加工後、ポリシリコンゲート電極205をマスクとして
Geを加速電圧Vac=50kV、ドーズ量Φ=1×10
16cm-2でイオン注入し、さらにAsをVac=40k
V、ドーズ量Φ=1×1015cm-2でイオン注入し、そ
の後900℃で1時間でアニールする。そして、窒化膜
をCVDで形成し、その後、RIEを用いて、ポリシリ
コンゲート電極205の両側に図21(b)に示すよう
な厚さ50nmの側壁窒化膜73を形成し、その後、砒
素を加速電圧Vac=40kV、ドーズ量Φ=3×1015
cm-2でイオン注入する。側壁窒化膜73形成前のAs
のイオン注入は、より低不純物拡散層を作るためこの注
入条件より小さな加速電圧およびドーズ量でイオン注入
しても良い。この後、850℃、30分のアニールを施
し、素子を完成させた。この時、Geの最大濃度はSi
の10%であった。この熱アニールにより注入されたA
sはGe含有層を越えて拡散する。従って、n+ ソース
/ドレイン領域216,226によってGe含有領域2
67は覆われ、これにより万が一結晶欠陥が生じてしま
った場合でも本発明の第11の実施の形態と同様に空乏
層が欠陥に触れることを防止し得る。ドレイン破壊電圧
の改善度は、チャンネル長、0.2ミクロンにおいて、
約1.5Vであった。また、結晶欠陥、および結晶欠陥
に起因するリーク電流は見出だせなかった。更に、イオ
ン注入に要する時間は、ウエハ1枚当たり、約5分であ
り、実用的レベルであった。
【0169】図25は本発明の第13の実施の形態に係
るSOI・MOSFETの断面構造を示す。図25にお
いてp型(100)シリコン基板201の上部に埋め込
み酸化膜202を介してp型SOI膜203が形成され
ている。そしてSOI膜203は、LOCOS法等によ
り形成された、素子分離用の酸化膜4等により周辺を囲
まれ、その内部を活性領域(デバイス領域)としてい
る。図25はその活性領域の近傍の断面を示す図であ
る。この活性領域に、n+ ソース領域216およびn+
ドレイン領域が、Six Ge1-x 領域278と一部をオ
ーバーラップするように形成されている。図25に示す
ようにn+ ソース領域,n+ ドレイン領域216,22
6はSix Ge1-x 領域よりも幅が広いが、その底部よ
りSix Ge1-x 領域278が飛び出している。したが
って本発明の第13の実施の形態は、本発明の第7の実
施の形態の変形と考えることもできる。そしてこのSi
x Ge1-x 領域278の上部にはSiO2 /PSG膜等
からなる層間絶縁膜8が形成され、この層間絶縁膜8に
形成されたコンタクトホールを介してソース金属電極2
18およびドレイン金属電極228が形成されている。
またn+ ソース領域216およびn+ ドレイン領域22
6の間のチャンネル領域203の上部にはゲート酸化膜
204を介して、ポリシリコン等のゲート電極205が
形成されている。
【0170】以上の場合、SiとSiGe領域278の
ヘテロ接合界面はpn接合の底部から金属学的(メタラ
ジカル)な接合界面を越えてチャンネル領域側の空乏層
内に存在する事になり、この様な場合に本発明の第7の
実施の形態で説明した図13に示されたポテンシャル障
壁が実現され、正孔は能率良くソース電極側に吸い出さ
れる事になり、高いドレイン破壊耐圧を実現できること
となる。即ち、本発明の第13の実施の形態のような構
造にすることにより、チャンネル領域内で、正孔に対す
るポテンシャルの最も低いところとSiGe領域の価電
子帯が、バリアを生じないように単調に接続するような
エネルギーバンドを形成することができ、その結果最も
ドレイン破壊電圧が高くなるのである。SiGe領域の
代わりにSiSnやPbS、あるいはSiとGeとSn
の混晶、SiとPbS,PbTe等の混晶を用いてもよ
い。
【0171】本発明の第13の実施の形態のヘテロSO
I・MOSFETは図26(a)〜図26(c)に示す
ような製造工程で製造できる。
【0172】(a)まず、SIMOX法又はSDB法等
を用いて前述の各実施の形態と同様にp型(100)基
板に埋め込み酸化膜202を介して厚さ150nmのS
OI膜203を形成する。
【0173】(b)次に、図26(a)に示すように、
LOCOS法やBOX法等により、素子分離用の酸化膜
4を形成し、隣接する素子間を電気的に分離する。図2
6(a)はLOCOS法を用いた場合である。その後、
ゲート酸化膜204を10nmの厚さで形成し、その表
面に、リンドープのポリシリコン205を0.3μmの
厚さで常圧CVDやLPCVD法等により形成し、リソ
グラフィーおよびRIE技術により図26(a)に示す
ようにゲート長0.5μmのポリシリコンゲート電極2
05をゲート酸化膜204の上に形成する。そして厚さ
8〜10nmの後酸化膜7をポリシリコンゲート電極2
05の上部に形成する。
【0174】(c)次にSiN膜を厚さ20nmで全面
堆積し、RIE等により全面エッチバックを行うことに
より側壁窒化膜73を形成する。次に素子分離酸化膜
8、側壁窒化膜73、ポリシリコンゲート電極205の
上の後酸化膜7をマスクとして、図26(a)に示すよ
うにSOI膜203にU溝を形成する。このU溝のエッ
チングはSF6 ,CCl4 あるいはSiCl4 等を用い
たRIEや光励起エッチング等により行えばよく、たと
えば120nm程度堀り込む。
【0175】(d)次に図26(b)に示すように50
0〜550℃でSiH4 とGeH4の混合雰囲気からの
CVD堆積を行うことにより、U溝の内部のみにSi
0.9 Ge0.1 膜112を150nm選択的に堆積する。
SiH4 のかわりにSi2 6,SiH2 Cl2 を用い
てもよく、GeH4 のかわりにGeH2 Cl2 等を用い
てもよい。具体的には、100%Si2 6 を5×10
-2Pa、GeH4 を2.5×10-2Paの圧力で反応管
(成長室)中に導入し、1時間成長すれば150nmの
ノンドープのSiGe278が図26(b)に示すよう
に選択的に成長する。
【0176】(e)次に、図26(b)に示すようにポ
リシリコンゲート電極205,側壁窒化膜73をマスク
にしてAsを加速電圧Vac=30kV,ドーズ量Φ=3
×1015cm-2でイオン注入し、N2 雰囲気中で、85
0℃、30分間アニールすれば、図26(c)に示すよ
うにn+ ソース領域216,n+ ドレイン領域226
が、Six Ge1-x 領域278を越えて横方向に拡散し
て形成される。
【0177】(f)この後、CVD法等により、例えば
0.3〜0.5μmの厚さで層間絶縁膜用の酸化膜8を
全面に形成する。次に、レジスト膜を堆積し、フォトリ
ソグラフィー法によりパターニングした後、RIE法等
により酸化膜8をエッチングしコンタクトホールの開口
を行う。さらに酸化膜8のエッチングに引き続き図25
に示すように、Al,Al−Si,Al−Si−Cu等
の金属を用いたメタライゼーション工程によりソース金
属電極218、ドレイン金属電極228を形成し、本発
明の第13の実施の形態のSOI・MOSFETが完成
する。
【0178】以上の本発明の第13の実施の形態におい
てSix Ge1-x 層278を選択CVDする場合につい
て説明したが、Six Ge1-x 層278のかわりにSi
x Sn1-x 層やPbS,PbTe,GaSb,InA
s,InSb等の狭バンドギャップ半導体層等を選択C
VDしてもよい。
【0179】図27(a)は本発明の第14の実施の形
態に係るSOI・MOSFETの断面構造を示す。図2
7(a)においてp型(100)シリコン基板201の
上部に埋め込み酸化膜202を介してp型SOI膜20
3が形成されている。そしてSOI膜203は、LOC
OS法等により形成された、素子分離用の酸化膜4等に
より周辺を囲まれ、その内部を活性領域(デバイス領
域)としている。図27(a)はその活性領域の近傍の
断面を示す図である。この活性領域に、n+ ソース領域
216およびn+ ドレイン領域226が、Six Ge
1-x 領域278と一部をオーバーラップするように形成
されている。図27(a)に示すようにn+ソース領
域、n+ ドレイン領域216,226はSix Ge1-x
領域278の底部より飛び出し、Six Ge1-x 領域2
78はn+ ソース領域、n+ ドレイン領域よりも、チャ
ンネル領域側に位置している。したがって本発明の第1
4の実施の形態は、本発明の第7の実施の形態の変形と
考えることもできる。そしてこのSix Ge1-x 領域2
78の上部にはSiO2 /PSG膜等からなる層間絶縁
膜8が形成され、この層間絶縁膜8に形成されたコンタ
クトホールを介してソース金属電極218およびドレイ
ン金属電極228が形成されている。またn+ ソース領
域216およびn+ ドレイン領域226の間のチャンネ
ル領域203の上部にはゲート酸化膜204を介して、
ポリシリコン等のゲート電極205が形成されている。
【0180】以上の場合、SiとSiGe領域278の
ヘテロ接合界面はpn接合の底部から金属学的(メタラ
ジカル)な接合界面を越えてチャンネル領域側の空乏層
内に存在する事になり、この様な場合に本発明の第7の
実施の形態で説明した図13に示されたポテンシャル障
壁が実現され、正孔は能率良くソース電極側に吸い出さ
れる事になり、高いドレイン破壊耐圧を実現できること
となる。即ち、本発明の第14の実施の形態のような構
造にすることにより、チャンネル領域内で、正孔に対す
るポテンシャルの最も低いところとSiGe領域の価電
子帯が、バリアを生じないように単調に接続するような
エネルギーバンドを形成することができ、その結果最も
ドレイン破壊電圧が高くなるのである。SiGe領域の
代わりにSiSnやPbS、あるいはSiとGeとSn
の混晶、SiとPbS,PbTe等の混晶を用いてもよ
い。
【0181】なお、図27(b)は完全にn+ ソース,
ドレイン領域216,226のpn接合界面からヘテロ
接合界面が飛び出した構造であり、正孔の吸い出し効果
は極めて大きくなる。
【0182】本発明の第14の実施の形態のヘテロSO
I・MOSFETは図28(a)〜図28(c)に示す
ような製造工程で製造できる。
【0183】(a)まず、SIMOX法又はSDB法等
を用いて前述の各実施の形態と同様にp型(100)基
板に埋め込み酸化膜202を介して厚さ100nmのS
OI膜203を形成する。
【0184】(b)次に、図28(a)に示すように、
LOCOS法やBOX法等により、素子分離用の酸化膜
4を形成し、隣接する素子間を電気的に分離する。図2
8(a)はLOCOS法を用いた場合である。その後、
ゲート酸化膜204を10nmの厚さで形成し、その表
面に、リンドープのポリシリコン205を0.3μmの
厚さで常圧CVDやLPCVD法等により形成し、リソ
グラフィーおよびRIE技術により図26(a)に示す
ようにゲート長0.5μmのポリシリコンゲート電極2
05をゲート酸化膜204の上に形成する。そして厚さ
8〜10nmの後酸化膜7をポリシリコンゲート電極2
05の上部に形成する。
【0185】(c)次にSiN膜を厚さ20nmで全面
堆積し、RIE等により全面エッチバックを行うことに
より側壁窒化膜73を形成する。次に素子分離酸化膜
8、側壁窒化膜73、ポリシリコンゲート電極205の
上の後酸化膜7をマスクとして、図28(a)に示すよ
うにU溝を形成する。このU溝のエッチングはウェット
エッチング、又はSF6 ,CCl4 あるいはSiCl4
等を用いたCDEや光励起エッチング等により行えばよ
く、たとえば67nm程度堀り込む。
【0186】(d)次に図28(b)に示すように基板
温度470℃で、100%Si2 6 を1.8×10-2
Pa、GeH4 を1.5×10-2Paの圧力で成長し、
77nmのSi0.7 Ge0.3 278が図28(b)に示
すように選択的に成長する。
【0187】(e)次に、図28(b)に示すようにポ
リシリコンゲート電極205、側壁窒化膜73をマスク
にしてAsを加速電圧Vac=30kV、ドーズ量Φ=3
×1015cm-2でイオン注入し、N2 雰囲気中で、85
0℃、30分間アニールすれば、図28(c)に示すよ
うにn+ ソース領域216、n+ ドレイン領域226
が、Six Ge1-x 領域278の底部を突き抜けて、拡
散する。なお、この時850℃、10分間のアニールを
行なえば、図27(b)に示すようにn+ ソース領域、
+ ドレイン領域216,226はSix Ge1-x 領域
に囲まれて形成されることとなる。
【0188】(f)この後、CVD法等により、例えば
0.3〜0.5μmの厚さで層間絶縁膜用の酸化膜8を
全面に形成する。次に、レジスト膜を堆積し、フォトリ
ソグラフィー法によりパターニングした後、RIE法等
により酸化膜8をエッチングしコンタクトホールの開口
を行う。さらに酸化膜8のエッチングに引き続き図27
(a)又は図27(b)に示すように、Al,Al−S
i,Al−Si−Cu等の金属を用いたメタライゼーシ
ョン工程によりソース金属電極218、ドレイン金属電
極228を形成し、本発明の第14の実施の形態のSO
I・MOSFETが完成する。
【0189】以上の本発明の第14の実施の形態におい
てSix Ge1-x 層278を選択CVDする場合につい
て説明したが、Six Ge1-x 層278のかわりにSi
x Sn1-x 層やPbS,PbTe,GaSb,InA
s,InSb等の狭バンドギャップ半導体層等を選択C
VDしてもよい。
【0190】図29は本発明の第15の実施の形態に係
るSOI・MOSFETの断面構造を示す。図29にお
いてp型(100)シリコン基板201の上部に埋め込
み酸化膜202を介してp型SOI膜203が形成され
ている。そしてSOI膜203は、LOCOS法等によ
り形成された、素子分離用の酸化膜4等により周辺を囲
まれ、その内部を活性領域(デバイス領域)としてい
る。図29はその活性領域の近傍の断面を示す図であ
る。この活性領域に、Six Ge1-x 領域278が、そ
の底部を埋め込み酸化膜202に接するように深く形成
されている。そしてn+ ソース領域216およびn+
レイン領域が、Six Ge1-x 領域278の内部に形成
されている。つまり図29に示すように、Six Ge
1-x 領域278はn+ ソース領域、n+ ドレイン領域2
16,226よりも、チャンネル領域側に位置してい
る。そしてこのSix Ge1-x 領域278の上部にはS
iO2 /PSG膜等からなる層間絶縁膜8が形成され、
この層間絶縁膜8に形成されたコンタクトホールを介し
てソース金属電極218およびドレイン金属電極228
が形成されている。またn+ ソース領域216およびn
+ ドレイン領域226の間のチャンネル領域203の上
部にはゲート酸化膜204を介して、ポリシリコン等の
ゲート電極205が形成されている。
【0191】以上の場合、SiとSiGe領域278の
ヘテロ接合界面はpn接合の金属学的(メタラジカル)
な接合界面を越えてチャンネル領域側の空乏層内に存在
する事になり、この様な場合に本発明の第7の実施の形
態で説明した図13に示されたポテンシャル障壁が実現
され、正孔は能率良くソース電極側に吸い出される事に
なり、高いドレイン破壊耐圧を実現できることとなる。
即ち、本発明の第15の実施の形態のような構造にする
ことにより、チャンネル領域内で、正孔に対するポテン
シャルの最も低いところとSiGe領域の価電子帯が、
バリアを生じないように単調に接続するようなエネルギ
ーバンドを形成することができ、その結果最もドレイン
破壊電圧が高くなるのである。SiGe領域の代わりに
SiSnやPbS、あるいはSiとGeとSnの混晶、
SiとPbS,PbTe等の混晶を用いてもよい。
【0192】本発明の第15の実施の形態のヘテロSO
I・MOSFETは図30(a)〜図30(e)に示す
ような製造工程で製造できる。
【0193】(a)まず、SIMOX法又はSDB法等
を用いて前述の各実施の形態と同様にp型(100)基
板に埋め込み酸化膜202を介して厚さ10nmのSO
I膜293を形成する。
【0194】(b)次にフォトリソグラフィーおよびR
IEを用いて、チャネル領域形成予定部分のSOI膜2
93を図30(a)に示すように除去する。
【0195】(c)次に、図30(b)に示すようにS
OI膜293の上にSiGe層277を選択的に厚さ3
0nm程度以上CVDする。たとえば、基板温度470
℃で、GeH4 1.5×10-2Pa、Si2 6 1.8
×10-2Paで、Geの組成40%のSiGe層を30
nm成長する。この場合の成長速度は1nm/mmであ
る。
【0196】(d)次に、図30(c)に示すように、
SiGe層277の上に厚さ200nmのSi層203
のエピタキシャル成長を行う。本発明の第15の実施の
形態においてはチャンネル長0.1μmとしているた
め、SiGe層277の両側より、埋め込み酸化膜20
2の上部にブリッジを形成するように横方向の成長が生
じ、チャンネル領域203の部分も単結晶が成長する。
このエピタキシャル成長は、基板温度650℃、Si2
6 分圧2.5×10-3Paで約1時間行う。
【0197】(e)次に、CMP等により図30(c)
のエピタキシャル成長層203の表面を平坦化する。続
いて、図30(d)に示すように、LOCOS法やBO
X法等により、素子分離用の酸化膜4を形成し、隣接す
る素子間を電気的に分離する。図30(d)はLOCO
S法を用いた場合である。その後、ゲート酸化膜204
を10nmの厚さで形成し、その表面に、リンドープの
ポリシリコン205を150nmの厚さで常圧CVDや
LPCVD法等により形成し、リソグラフィーおよびR
IE技術により図30(d)に示すようにゲート長0.
2μmのポリシリコンゲート電極205のパターンをゲ
ート酸化膜204の上に形成する。そして厚さ8〜10
nmの後酸化膜7をポリシリコンゲート電極205の上
部に形成する。以上のLOCOS,ゲート酸化等の工程
は800℃以上の熱工程であるため、これらの熱工程に
より、図30(c)に示したSiGe層277中のGe
が拡散し、図30(d)に示すように、SiGe層27
8が形成される。
【0198】(f)次にSiN膜を厚さ20nmで全面
堆積し、RIE等により全面エッチバックを行うことに
より側壁窒化膜73を形成する。次に素子分離酸化膜
8、側壁窒化膜73、ポリシリコンゲート電極205の
上の後酸化膜7をマスクとして、図30(e)に示すよ
うにAsを加速電圧Vac=30kV、ドーズ量Ф=3×
1015cm-2でイオン注入し、さらにその後850℃、
30分間のアニールを行ない活性化すれば、図30
(e)に示すように、SiGe領域278の内部にn+
ソース領域216、n+ ドレイン領域226が形成され
る。
【0199】(g)この後、CVD法等により、例えば
0.3〜0.5μmの厚さで層間絶縁膜用の酸化膜8を
全面に形成する。次に、レジスト膜を塗布し、フォトリ
ソグラフィー法およびRIE法等により酸化膜8をエッ
チングしコンタクトホールの開口を行う。さらに酸化膜
8のエッチングに引き続き図29に示すように、Al,
Al−Si,Al−Si−Cu等の金属電極のメタライ
ゼーション工程を行ないソース金属電極218、ドレイ
ン金属電極228を形成し、本発明の第15の実施の形
態のSOI・MOSFETが完成する。
【0200】なお、本発明の第15の実施の形態のヘテ
ロSOI・MOSFETは上記の方法以外に、図31
(a)〜図31(d)に示すような製造工程でも製造で
きる。
【0201】(a)まず、SIMOX法又はSDB法等
を用いて前述の各実施の形態と同様にp型(100)基
板に埋め込み酸化膜202を介して厚さ110nmSO
I膜203を形成する。
【0202】(b)次に、図31(a)に示すように、
LOCOS法やBOX法等により、素子分離用の酸化膜
4を形成し、隣接する素子間を電気的に分離する。図3
1(a)はLOCOS法による場合である。そして、レ
ジストをマスクにして、RIE法を用いてSOI膜20
3を約90nmエッチングしてU溝を形成する。
【0203】(c)次に、図31(b)に示すように、
CVD法を用いてSiGe層277を厚さ200nmC
VDし、上記U溝を埋め込む。このSiGe層277の
CVDはたとえば基板温度470℃で、GeH4 を1.
5×10-2Pa、Si2 6を1.8×10-2Paで反
応管中に導入すれば成長速度約1nm/mmでSi0. 6
Ge0.4 が成長する。
【0204】なお、Six Ge1-x 層277のCVDの
かわりに、Six Sn1-x 層や、PbS,PbTe,G
aSb,InSb,InAs等の狭バンドギャップ半導
体層や、これらのSiとの混晶をMBE,ALE(Atom
ic Layer Epitaxy)、又はMLE(Molecular Layer Ep
itaxy)の手法等により選択的に成長してもよい。
【0205】(d)次に図31(c)に示すようにCM
Pなどを用いてエッチバックし、表面を平坦化する。こ
の平坦化によりSOI膜203の厚みが100nmとな
るようにする。
【0206】(e)その後、ゲート酸化膜204を10
nmの厚さで形成し、その表面に、リンドープのポリシ
リコン205を0.3μmの厚さで常圧CVDやLPC
VD法等により形成し、リソグラフィーおよびRIE技
術により図31(d)に示すようにゲート長0.5μm
のポリシリコンゲート電極205をゲート酸化膜204
の上に形成する。そして厚さ8〜10nmの後酸化膜7
をポリシリコンゲート電極205の上部に形成する。次
にSiN膜を厚さ20nmで全面堆積し、RIE等によ
り全面エッチバックを行うことにより側壁窒化膜73を
形成する。次に素子分離酸化膜8、側壁窒化膜73、ポ
リシリコンゲート電極205の上の後酸化膜7をマスク
として、Asを加速電圧Vac=30kV、ドーズ量Ф=
3×1015cm-2でイオン注入し、その後850℃、3
0分間のアニールを行ない図31(d)に示すようにn
+ ソース領域216、n+ ドレイン領域226をSiG
e領域278の内部に形成する。
【0207】(f)この後、CVD法等により、例えば
0.3〜0.5μmの厚さで層間絶縁膜用の酸化膜8を
全面に形成する。次に、フォトリソグラフィー法およ
び、RIE法等により酸化膜8をエッチングしコンタク
トホールの開口を行う。さらに酸化膜8のエッチングに
引き続き図29に示すように、Al,Al−Si,Al
−Si−Cu等の金属のパターニングを行ない、ソース
金属電極218、ドレイン金属電極228を形成すれ
ば、本発明の第15の実施の形態のSOI・MOSFE
Tが完成する。
【0208】図32(a),32(b)は本発明の第1
6の実施の形態に係るSOI・MOS・DRAMの平面
および断面構造を示す。図32(a)は平面図で、図3
2(b)は図32(a)の断面図である。図32(b)
においてn+ (100)シリコン基板401の上部に埋
め込み酸化膜202を介してp型SOI膜203が形成
されている。そしてSOI膜203は、LOCOS法等
により形成された、素子分離用の酸化膜4等により周辺
を囲まれ、その内部を活性領域(デバイス領域)1とし
ている。図32(b)はその活性領域1の近傍の断面を
示す図である。この活性領域1に、DRAMのユニット
セルの選択トランジスタを構成するn+ソース領域21
6およびn+ ドレイン領域226が、その底部を埋め込
み酸化膜202に接するように深く形成されている。n
+ ソース領域216およびn+ ドレイン領域226の内
部にはSiGe領域411,412が形成されている。
また選択トランジスタのn+ ソース領域216およびn
+ ドレイン領域226の間のチャンネル領域203の上
部にはゲート酸化膜204を介して、ポリシリコン等の
ゲート電極205が形成されている。図32(a)に示
すように、ポリシリコンゲート電極205はワード線を
兼ねている。n+ ドレイン領域226の上部のSiGe
領域には、W等のコンタクト電極408が接続され、さ
らにコンタクト電極408はデータ線(ビット線)40
9に接続されている。なお、コンタクト電極408をW
等の金属ではなくSiGeで形成してもよい。SOI膜
203のn+ ソース領域216の近傍には埋め込み酸化
膜202を貫通して、n+ (100)基板中をさらに堀
り込んだトレンチが形成され、トレンチ内壁には容量絶
縁膜416が形成され、この容量絶縁膜416の表面に
は、トレンチを埋め込むように蓄積電極415となるド
ープドポリシリコン(DOPOS)が形成されている。
ドープドポリシリコンのかわりにW,Ti,Mo等の高
融点金属やこれらのシリサイド(WSi2 ,TiS
2 ,MoSi2 )等を用いてもよい。蓄積電極415
とプレート電極(対向電極)となるn+ (100)基板
とによって、これらの電極間の容量絶縁膜416を介し
てDRAMの電荷蓄積容量部(キャパシタ部)が構成さ
れている。このキャパシタ部の蓄積電極415と、選択
トランジスタのn+ ソース領域216の上部のSiGe
領域412とが、コンタクト金属418により接続され
ている。図32(b)に示した本発明の第16の実施の
形態に係るSOI・MOS・DRAMはn+ ソース/ド
レイン領域216,226の内部にSix Ge1-x 領域
411,412が形成されているので、チャンネル領域
203に蓄積された正孔がn+ ソース領域216に速や
かに、かつ高効率で引き抜かれるために、基板浮遊効果
に起因する破壊電圧(ドレイン耐圧)が向上する。しか
も図32(b)に示すようにSix Ge1-x は、pn接
合からゲートのサイドウオールの分(10〜50nm程
度)離れており、またイオン注入に起因する結晶欠陥の
発生も防ぐことが可能となり、良好なデータ保持特性を
発揮する。
【0209】本発明の第16の実施の形態に係るSOI
・MOS・DRAMは以下のような製造工程で製造でき
る。
【0210】(a)まず支持基板401としてリン
(P)を1019cm-3ドープしたCZ・n+ (100)
基板(ρ=0.006Ωcm)を用いSDB法によりS
OI基板を作製する。この際、活性層側のSOI膜20
3はボロンをドープしたCZ・p(100)基板203
(ρ=4Ωcm)を用いる。活性層側のSOI膜203
に500nmの熱酸化膜202を形成し、鏡面研磨した
後、支持基板401と接着(いわゆる貼り合わせ)後1
100℃で熱処理し、その後、活性層(SOI膜)20
3の厚さを250nmに加工しSDB−SOI基板とす
る。あるいはSIMOX法によりSOI基板を形成して
もよい。この場合はn+ (100)基板の表面から2×
1018cm-2のドーズ量で0+ イオンを400kVでイ
オン打ち込みし、1325℃で、5時間程度熱処理し、
その後埋め込み酸化膜202の上にSOI膜にイオン注
入等を行ない、所望の不純物密度のSOI膜203とす
ればよい。SOI膜203の厚み調整は、SOI膜20
3の表面の熱酸化、およびこの熱酸化膜のウェットエッ
チングを行なえばよい。この後さらにSOI膜203の
表面に厚さ300nmの厚みの熱酸化膜を形成すれば、
SOI膜203のSi層の厚みは100nmとなる。な
お、この300nmの熱酸化膜形成の前に、LOCOS
法やBOX法等により埋め込み酸化膜202に達するよ
うに素子分離酸化膜4を形成する。
【0211】(b)次に、フォトリソグラフィーを用
い、トレンチ(U溝)形成予定部分以外にフォトレジス
トを形成し、たとえばCF4 ,CF4 /H2 あるいはC
3 8等を用いたECRあるいはRIEエッチングでS
OI膜203の表面の酸化膜をエッチングし、さらに、
この酸化膜をマスクとして、CF4 ,SF6 ,CBrF
3 ,SiCl4 、あるいはCCl4 等によるRIE又は
ECRイオンエッチングによりキャパシタ部形成用のト
レンチを形成する。トレンチエッチング時に基板を−1
10℃〜−130℃に冷却することも有効である。
【0212】(c)次にトレンチ内壁に、熱酸化を行な
うことにより厚さ10〜20nmの容量絶縁膜(キャパ
シタ酸化膜)416を形成し、さらにトレンチを埋め込
むように蓄積電極415となるDOPOS膜を減圧CV
Dで行なう。キャパシタ酸化膜416も減圧CVDを用
い、トレンチの内壁にプレート電極用のDOPOSのC
VDをまず行ない、続けてキャパシタ酸化膜416、D
OPOS膜415を連続CVDで形成してもよい。次
に、DOPOSのエッチバック、あるいは必要ならばC
MP法等を用いてSOI膜203の表面を平坦化する。
【0213】(d)この後の工程は通常のMOSプロセ
スで選択トランジスタを形成する工程であり、チャンネ
ルドープイオン注入等の詳細は省略するが、たとえば、
厚さ10nmのゲート酸化膜204を熱酸化により形成
し、次にポリシリコンゲート電極205を形成し、As
又はPのイオン注入によるセルフアライメント工程によ
りn+ ソース領域216、n+ ドレイン領域226を形
成する。具体的には、PをVac=30kV、ドーズ量Φ
=3×1015cm-2でイオン注入し、850℃、30分
熱処理し、n+ ソース/ドレイン領域216,226を
形成する。次に窒化膜を10〜50nmCVD法により
堆積し、さらにRIE法等の指向性の良いエッチングに
より、ポリシリコンゲート電極205の両側のみに側壁
窒化膜を形成する。そしてポリシリコンゲート電極20
5と側壁窒化膜をマスクとしてGeをVac=50kV、
ドーズ量Φ=1〜2×1016cm-2でイオン注入し、8
00℃、30分のアニールを行ない、Six Ge1-x
域411,412をn+ ソース/ドレイン領域216,
226の内部に形成する。
【0214】(e)この後、CVD法等により、例えば
0.5μmの厚さで層間絶縁膜用の酸化膜を全面に形成
する。次に、レジスト膜を堆積し、フォトリソグラフィ
ー法によりn+ ソース領域216の上部にコンタクトホ
ールを開口し、又、図32(a)に示すように蓄積電極
415とn+ ドレイン領域216との境界部付近にもコ
ンタクト電極形成用の窓を開口する。そしてこのコンタ
クトホールおよび、コンタクト電極形成用の窓の内部に
Wの選択CVD、又はWのスパッタリング/逆スパッタ
リングにより、コンタクト電極408,418となるW
を埋め込む。コンタクト電極408,418をWではな
く、SiGeとする場合は、コンタクト電極形成用の窓
の内部にポリシリコンをCVD法にて埋め、Geをイオ
ン注入するか、SiGeの選択CVDをすればよい。そ
の後、Al,Al−Si,Al−Cu−Si等の金属を
EB蒸着やスパッタリングで堆積し、フォトリソグラフ
ィーおよびRIEを用いて図32(a),図32(b)
に示すようなビット線409を形成すれば、本発明の第
16の実施の形態に係るDRAMが完成する。
【0215】なお、上記製造工程において、Geをポリ
シリコン等の蓄積電極415の上にもイオン注入し、蓄
積電極415の上部にもSix Ge1-x 領域412を形
成してもよい(図32(b)においては、蓄積電極41
5上のSix Ge1-x 領域の図示は省略している)。ま
た層間絶縁膜に形成されたコンタクトホール、およびコ
ンタクト電極形成用の窓(以後コンタクトホール等とい
う)を介してGeをイオン注入してもよい。コンタクト
ホール等を介してイオン注入すれば、Six Ge1-x
域411,412は選択トランジスタのチャンネルに形
成されるpn接合界面より遠くなり、結晶欠陥に起因す
るリーク電流を抑制できる。また、この方法は、マスク
を用いることなく、周辺回路部とメモリセル部のイオン
注入の注入量を換えることが可能となり、それぞれに最
適な注入量を選択できるようになる。また、これらのコ
ンタクトホール等にSiH4 とGeH4 との気相反応を
用いたCVDでSix Ge1-x 層をコンタクト電極40
8,418のかわりにCVDしてもよい。あるいは、側
壁窒化膜等をマスクとしてイオン注入するかわりに、S
x Ge1-x 層を選択CVDしてもよい。
【0216】また本発明の第16の実施の形態におい
て、図33に示すようにデータ線409と接続されるn
+ ドレイン領域226側のコンタクトホールのみに、G
eをイオン注入してもよい。蓄積電極415側は、プレ
ート電極(対向電極)となるn+ 基板401と容量結合
しているのみで、積極的に正孔を引き抜くコンタクトは
存在しない。そのためn+ ドープドポリシリコン(DO
POS)を蓄積電極415として用いた場合、Six
1-x 領域により低下された障壁により、チャンネル側
の正孔濃度が低下する程度で、大きな効果は期待できな
い。そのため、n+ ドレイン領域226のコンタクトホ
ール側のみに、Geを注入しても効果としては同様と考
えられ、さらにn+ ソース領域216側のpn接合近傍
に欠陥の発生する懸念が全くなくなるので、欠陥起因の
リーク電流も低減できる。なお、本実施の形態ではデー
タ線(ビット線)409に接続されるn+ 領域をn+
レイン領域226と便宜上呼んでいるが、これは単なる
呼び方の問題であってデータ線(ビット線)409に接
続する側をn+ ソース領域と呼んでもかまわない。要
は、選択トランジスタとなるMOSFETの主電極領域
のどちらかであればよいのである。
【0217】なお、本発明の第16の実施の形態におい
て、図32(a),(b)に示した蓄積電極415およ
びコンタクト電極418をSix Ge1-x 層にて形成し
てもよい。すなわち図32、および図33に示した構造
では、トレンチ内にDOPOS415を埋め込むように
しているが、DOPOS415の替わりに、n+ 型のS
x Ge1-x 層をSiH4 とGeH4 にN型不純物(例
えばAsH3 )を混入した雰囲気中で堆積し、エッチバ
ックすることにより図34(a)および図34(b)に
示すような構造に形成してもよい。
【0218】図34(a)および図34(b)の構造は
図33にて説明したn+ ソース領域216側の正孔の引
き抜き効果を改善したものである。蓄積電極415がn
+ DOPOSであると、正孔はSix Ge1-x 層412
とn+ DOPOS界面にできた障壁のためにn+ DOP
OS側には容易に引き抜かれず、チャンネル内の正孔濃
度を有効に低下させるに至らない。そこで、図34
(b)に示すように蓄積電極425自体をn+ 型のSi
x Ge1-x 層にすることで障壁を無くし、蓄積電極42
5内により多くの正孔を引き抜くことができる。さら
に、蓄積電極425の一部をWなどの金属材料にすれ
ば、この効果をより大きくできる。
【0219】なお、本発明の第16の実施の形態の変形
として、図35に示すように、トレンチの内壁に鞘型の
トレンチ内壁酸化膜413をまず形成し、その上に鞘型
プレート電極414を形成し、この鞘型プレート電極4
14とn+ 基板401とのコンタクトをトレンチの底部
で取るようにしてもよい。DRAMのキャパシタ部は鞘
型プレート電極414と、容量絶縁膜416と蓄積電極
415とで構成されることになる。図35のキャパシタ
部の構造は、より大きな容量をリーク電流が少なく安定
なものとして得ることができる。
【0220】本発明の第16の実施の形態の選択トラン
ジスタとしては、前述の第1〜第15の実施の形態のS
OI・MOSFETのいずれも用いることができる。
【0221】なお、以上の説明ではn+ 型支持基板40
1を用い、選択トランジスタをnチャンネルMOSFE
Tとした場合で説明したが、導電型を全部逆にして、p
+ 型支持基板を用いて、選択トランジスタをpチャンネ
ルMOSFETとしてもよい。
【0222】さらに、n+ 支持基板401を用い、p型
SOI膜203の内部にnウェルを形成してCMOS構
成のDRAMとしても良い。
【0223】図36(a)および36(b)は本発明の
第17の実施の形態に係るSOI・MOS・DRAMの
平面および断面構造を示す。図36(a)は平面図で、
図36(b)は図36(a)の断面図である。図36
(b)においてp型(100)シリコン基板201の上
部に埋め込み酸化膜202を介してp型SOI膜203
が形成されている。そしてSOI膜203は、LOCO
S法等により形成された、素子分離用の酸化膜4等によ
り周辺を囲まれ、その内部を活性領域(デバイス領域)
1としている。図36(b)はその活性領域1の近傍の
断面を示す図である。この活性領域1に、DRAMのユ
ニットセルの選択トランジスタを構成するn+ ソース領
域216およびn+ ドレイン領域226が、その底部を
埋め込み酸化膜202に接するように深く形成されてい
る。また各ユニットセルの選択トランジスタのn+ ソー
ス領域216およびn+ ドレイン領域226の間のチャ
ンネル領域203の上部にはゲート酸化膜204を介し
て、ポリシリコン等のゲート電極205が形成されてい
る。図36(a)に示すようにこのポリシリコン等のゲ
ート電極205はワード線を兼ねている。n+ ソース領
域216、およびn+ドレイン領域226の内部には、
Six Ge1-x 領域412,411がそれぞれ形成され
ている。ワード線の上部には酸化膜等の層間絶縁膜8が
形成され、この層間絶縁膜8に形成されたコンタクトホ
ール中に、n+ ドレイン領域226の上部のSix Ge
1-x 領域411に接続するようにWやWSi2 ,TiS
2 ,MoSi2 等のコンタクト電極408が形成され
ている。コンタクト電極は上記金属又は金属シリサイド
の代わりにSiGeで形成してもよい。このコンタクト
電極はW,Al,Al−Si,Al−Cu−Si等の金
属により形成されたデータ線(ビット線)409に接続
されている。
【0224】本発明の第17の実施の形態はn+ ソース
領域216および選択トランジスタのゲート電極205
の上部にキャパシタ部を形成したスタック型のDRAM
であり、n+ ソース領域216の上部にSix Ge1-x
領域412の上部にはW,Ti,あるいはWSi2 ,M
oSi2 等によるコンタクト電極418が形成されてい
る。コンタクト電極418をSix Ge1-x で形成して
もよい。そしてコンタクト電極418の上部にRu,
W,Ti,Ptなどの金属、これらの金属のシリサイド
あるいは導電性金属酸化物からなる蓄積電極425が形
成されている。導電性金属酸化物としてはRuO2 ,S
rLaTiO3 ,CaYTiO3 ,CaNdTiO3
LaNiO3 ,NdNiO3 等を用いればよい。蓄積電
極425はドープドポリシリコン(DOPOS)膜とそ
の上に形成したTi/TiN膜等の多層膜でもよい。そ
してこの上に容量絶縁膜426を介して対向電極(プレ
ート電極)427が形成されDRAMのキャパシタ部を
なしている。容量絶縁膜426はシリコン酸化膜(Si
2 )、タンタル酸化膜(Ta2 5 )、チタン酸スト
ロンチウム(SrTiO3 )、チタン酸バリウム(Ba
TiO3 )、酸化アルミニウム(Al2 3 )、窒化シ
リコン膜(Si3 4 膜)等を用いればよい。あるいは
容量絶縁膜はSrTiO3 (STO)とBaTiO
3 (BTO)との固溶体であるBSTO膜でもよく、あ
るいは、窒化シリコン(Si3 4 )膜、シリコン酸化
(SiO2 )膜との複合膜でもよい。対向電極(プレー
ト電極)427としてはチタン窒化膜(TiN膜)、W
膜、Ru膜、RuO2 膜あるいはWSi2 ,MoS
2 ,TiSi2 等のシリサイド膜を用いればよい。さ
らにRuO2 /RuやRuO2 /Ru/TiN/W等の
複合膜を対向電極427に用いてもよい。
【0225】図36(b)に示した本発明の第17の実
施の形態に係るSOI・MOS・DRAMはn+ ソース
/ドレイン領域216,226の内部にSix Ge1-x
領域411,412が形成されているので、チャンネル
領域203に蓄積された正孔がn+ ソース領域216に
速やかに、かつ高効率で引き抜かれるために基板浮遊効
果に起因するドレイン破壊電圧(ドレイン耐圧)が向上
する。しかも図36(b)に示すようにSix Ge1-x
層は、pn接合からゲートのサイドウオールの分(10
〜50nm程度)離れており、またイオン注入に起因す
る結晶欠陥の発生も防ぐことが可能となり、良好なデー
タ保持特性を発揮する。
【0226】本発明の第17の実施の形態のSOI・M
OS・DRAMは以下のような製造工程で製造できる。
以下においてはキャパシタ部の容量絶縁膜をBSTO膜
とした場合について説明するが、他の材料(絶縁物)で
もよいことはもちろんである。
【0227】(a)SIMOX法又はSDB法を用いて
前述の各実施の形態と同様にp型(100)基板に埋め
込み酸化膜202を介してSOI膜203を形成する。
【0228】(b)次に、LOCOS法やBOX法等に
より、素子分離用の酸化膜4を形成し、隣接する素子間
を電気的に分離する。その後、ゲート酸化膜204を1
0nmの厚さで形成し、その表面に、リンドープのポリ
シリコン205を0.3μmの厚さでLPCVD法等に
より形成し、リソグラフィーおよびRIE工程によるパ
ターニング技術により、ゲート長0.5μmのポリシリ
コンゲート電極205をゲート酸化膜204の上に形成
する。
【0229】(c)次に、PをVac=30kV、ドーズ
量Φ=3×1015cm-2でイオン注入し、850℃、3
0分熱処理し、n+ ソース/ドレイン領域216,22
6を形成する。次に窒化膜を10〜50nmCVD法に
より堆積し、さらにRIE法等の指向性の良いエッチン
グにより、ポリシリコンゲート電極205の両側のみに
側壁窒化膜を形成する。そしてポリシリコンゲート電極
205と側壁窒化膜をマスクとしてGeをVac=50k
V、ドーズ量Φ=1〜2×1016cm-2でイオン注入
し、800℃、30分のアニールを行ない、Six Ge
1-x 領域411,412をn+ ソース/ドレイン領域2
16,226の内部に形成する。
【0230】(d)この後SIO2 /PSG膜をCVD
法により、たとえば、厚さ200〜300nm堆積し、
層間絶縁膜8を形成する。なお、必要に応じてp+ チャ
ンネルストップ領域形成、チャンネルドープイオン注入
等を行なうことは、標準的MOS・DRAMのプロセス
と同様であり、ここでは説明を省略する。
【0231】(e)次にSiO2 /PSG膜8にコンタ
クトホールを開口し、そのコンタクトホールの内部に厚
さ200nm〜400nmのAsをドープしたn+ ドー
プドポリシリコン層又はW膜をCVD法により堆積し、
コンタクト電極408,418を形成する。その後さら
にその上に導電性金属酸化膜n+ ドープドポリシリコン
膜又はW膜のいずれかをCVDし、さらにその上にTi
/TiNバリアメタル層をRFスパッタリングにより堆
積する。そしてフォトリソグラフィを用いて、キャパシ
タ部の蓄積電極部形成予定部に対応するTi/TiNバ
リアメタルの上にフォトレジストのパターンを形成す
る。
【0232】(f)このフォトレジストをマスクとして
BCl3 ,CF4 ,SF6 、あるいはCCl4 等を用い
たRIEによりバリアメタル層をエッチングし、さらに
その下の導電性金属酸化膜,ドープドポリシリコン膜又
はW膜のいずれかの膜もエッチングし、図36(b)に
示すような蓄積電極425の形状にパターニングする。
次いでこのフォトレジストを除去、洗浄後、厚さ50n
mのPt膜、厚さ30nmのBSTO膜426、厚さ1
50nmのW膜427を連続的に蓄積電極425の上部
および側壁部を覆うようにRFスパッタリング法により
形成する。RFスパッタリングのかわりにCVD法等を
用いてもよい。
【0233】(g)次に全面にフォトレジストを塗布
し、フォトリソグラフィー法を用いこのフォトレジスト
膜をマスクとしてCF4 を用いたRIE法によりW膜4
27を図36(b)に示すような形状にエッチングす
る。
【0234】(h)次いで、対向電極(プレート電極)
427となるW膜をマスク層として、過酸化水素、アン
モニア水およびEDTAの混合水溶液等の所定のエッチ
ング液により、BSTO層426をエッチングし、パタ
ーニングを行なう。
【0235】(i)次に、この工程で形成されたBST
O層426をマスクとして、CF4を用いたRIE法、
又はヨウ素/ヨウ化セチルピリジニウム(CPI)/ベ
ンゼンを用いたエッチング液を60℃に加熱して、BS
TO膜426の下地に形成した白金層のパターニングを
行なう。このように処理した後、p型Si基板201を
アルコール中に浸しエッチング液を洗浄する。ついで水
酸化アルカリとしてコリンを用い、エッチング液を完全
に洗浄する。コリンとしては商品名シカクリーン(関東
化学)として知られているような洗浄液を用いればよ
い。このように処理することにより、低コストで簡便に
+ ソース領域216上にW/Ti/TiN/Pt蓄積
電極425、高誘電体膜426およびW対向電極427
を使用した図36(b)に示すような、キャパシタセル
を形状することができる。なお、エッチング液の洗浄に
はコリン以外の水酸化アルカリ、MABTあるいは種々
のアルコールを用いてもよい。このとき、蒸気状で行な
うか、超音波及び圧力をかけて行なうことが好ましい。
洗浄液を蒸気状すなわち気体として用い、減圧下で加熱
すればドライ洗浄が可能となる。
【0236】(j)次に、SiO2 ,PSGあるいはB
PSG膜等の層間絶縁膜をCVD法により堆積し、n+
ドレイン領域226の上のコンタクト電極408の上部
にコンタクトホールを開口し、DOPOS膜あるいはW
Si2 膜等を選択CVD法で形成し、層間絶縁膜中のコ
ンタクトホールを埋め込む。選択CVDでなくても、前
面にCVDして、その後エッチバックして平坦化してコ
ンタクトホール内に埋め込んでもよい。その後さらにそ
の上部にAl,Al−Si、あるいはAl−Cu−Si
等を用いてビット線409を形成すれば、図36(a)
および36(b)に示すようなSOI・DRAMが完成
する。
【0237】図36(a)および図36(b)に示した
のはスタック型DRAMの一例であり、キャパシタ部の
構造は図37(a)および図37(b)に示すような構
造でもよい。図37(b)はいわゆるフィン型と称され
るキャパシタでより大きな容量が得られるものである。
また図36,図37はデータ線(ビット線)409の下
にキャパシタ部が形成されているが、図38に示すよう
にビット線409の上部に蓄積電極435、容量絶縁膜
436、対向電極(プレート電極)437からなるキャ
パシタ部を構成してもよい。蓄積電極435は層間絶縁
物中に形成されたビアホール中のコンタクト電極452
を介して、n+ ソース領域216の上部に形成されたS
x Ge1-x 領域412の上部のコンタクト電極438
に接続されている。
【0238】なお、本発明の第17の実施の形態におい
て、GeのかわりにSnをイオン注入してSix Sn
1-x 領域を形成してもよい。
【0239】また層間絶縁膜に形成されたコンタクトホ
ール等を介してGeやSnをイオン注入してもよい。コ
ンタクトホール等を介してイオン注入すれば、Six
1- x 領域411,412やSix Sn1-x は選択トラ
ンジスタのチャンネルに形成されるpn接合界面より遠
くなり、結晶欠陥に起因するリーク電流を抑制できる。
また、この方法は、マスクを用いることなく、周辺回路
部とメモリセル部のイオン注入の注入量を換えることが
可能となり、それぞれに最適な注入量を選択できるよう
になる。また、これらのコンタクトホール等にSiH4
とGeH4 との気相反応を用いたCVDでSix Ge
1-x 層をコンタクト電極411,412のかわりにCV
Dしてもよい。あるいは、側壁窒化膜等をマスクとして
イオン注入するかわりに、Six Ge1-x 層を選択CV
Dしてもよい。さらに厚くSix Ge1-x 層をCVDし
てコンタクトホールを埋め込むようにすれば、コンタク
ト電極408,418もSix Ge1-x で形成すること
となる。同様にSix Sn1- x 層、あるいはPbS,P
bTe,SnTe,ZnSb等の狭バンドギャップ物質
をSix Ge1-x 層のかわりにCVDしてもよい。
【0240】本発明の第17の実施の形態の選択トラン
ジスタとしては、前述の第1〜第15の実施の形態のS
OI・MOSFETのいずれも用いることができる。た
とえば図9(c)に示したようなLDD・MOSFET
を用いてもよい。さらに、以上の説明ではp型Si基板
201を用い、選択トランジスタをnチャンネルMOS
FETとした場合で説明したが、導電型を全部逆にし
て、n型シリコン基板を用いて、選択トランジスタをp
チャンネルMOSFETとしてもよい。
【0241】さらに、p型シリコン基板201を用い、
p型SOI膜203の内部にnウェルを形成してCMO
S構成のDRAMとしても良い。
【0242】図39(a)および図39(b)は本発明
の第18の実施の形態に係るMOS・DRAMの平面図
および断面図である。本発明の第18の実施の形態はサ
ラウンディング・ゲート・トランジスタ(SGT)と称
せられる縦型トランジスタを選択トランジスタ(スイッ
チングトランジスタ)とし、SGTの形成されているシ
リコン柱の下部にキャパシタ部を形成している。図39
(b)においてp型シリコン基板301の上部にn+
ース領域302、SGTのチャンネル部となるp型領域
303、n+ ドレイン領域304、Six Ge1-x 領域
311が、下からこの順に形成され、この多層構造から
なる四角形のシリコン柱の周辺にワード線となるSGT
のゲート電極308および対向電極(プレート電極)3
06が形成されている。n+ ソース領域302と対向電
極306との間でキャパシタ部が形成されている。また
+ ドレイン領域304の上部のSix Ge1-x 領域3
11にはビット線409が接続されている。
【0243】今まで説明してきた各実施の形態の薄膜S
OIトランジスタに限らず、図39(a)および(b)
に示すようなシリコン柱に縦型トランジスタを形成した
SGTでは、シリコン柱の径が200nm程度のサイズ
になると、シリコン柱の底のn+ ソース領域302の横
方向の伸びによりシリコン柱の内部のチャンネル領域3
03がフローティングとなり、SOI・MOSFETと
同様な基板浮遊効果によるドレイン耐圧の低下が生じ
る。そのため、本発明の第18の実施の形態のように縦
型トランジスタのソースまたはドレイン領域にもSix
Ge1-x 層を形成することが望ましいのである。
【0244】図39(a)および39(b)に示した本
発明の第18の実施の形態に係る縦型・MOS・DRA
Mは、n+ ドレイン領域304の上部にSix Ge1-x
領域311が形成されているので、チャンネル領域30
3に蓄積された正孔がn+ ドレイン領域304に速やか
に、かつ高効率で引き抜かれるために基板浮遊効果に起
因するドレイン破壊電圧(ドレイン耐圧)が向上する。
しかも図39(b)に示すようにSix Ge1-x 領域3
11は、pn接合から離れており、格子定数の異なるS
x Ge1-x 領域がSi上に形成されたことに起因する
結晶欠陥の発生も防ぐことが可能となり、良好なデータ
保持特性を発揮する。
【0245】なお、Six Ge1-x 領域311のかわり
にSix Sn1-x ,PbS,PbTe,SnTe,In
Sb,ZnSb等の狭バンドギャップ物質を用いてもよ
い。本発明の第18の実施の形態に係る縦型・MOS・
DRAMは図40(a)〜図40(e)に示すような方
法で製造できる。
【0246】(a)まずp基板301の上に図40
(a)に示すようにSiH2 Cl2 とH2 とを用いた減
圧エピタキシーにより厚さ2.5μmのn+ ソース領域
302、厚さ0.3μmのp領域303、厚さ0.3μ
mのn+ ドレイン領域304を連続的に形成する。ドー
パントガスとしてたとえばAsH3 ,B2 6 を用い
る。なお、上記厚さは一例であり、メソスコピックスケ
ール(≒10nm)の縦型トランジスタを作る場合は、
超高真空(UHV)中での気相エピや、MBE、あるい
はMLE(Molecular Layer Epitaxy)を用いればよい。
SiをMLEで堆積する場合はたとえば基板温度を81
5℃に設定し、SiH2 Cl2 を導入圧力3×10-2
aで15秒導入し、真空排気し、次にH2 を4×10-3
Paで10秒導入し、真空排気するというガス導入/排
気の1サイクルでSiの一分子層が成長するので、所望
の分子層数分だけ、このガス導入/排気のサイクルを繰
り返せば分子層単位の厚み制御が可能となる。
【0247】(b)次にCVD、又は熱酸化でn+ ドレ
イン領域304の上部に酸化膜315を形成し、この酸
化膜をフォトリソグラフィーを用いて、パターニング
し、その後酸化膜のエッチングに用いたフォトレジスト
を除去する。次にこの酸化膜をマスクとしてSF6 ,C
Cl4 ,SiCl4 等を用いたRIE、あるいはECR
イオンエッチにより図40(b)に示すような深さ3.
2μmのU溝を形成する。
【0248】そして、このU溝の表面を全面酸化し、ゲ
ート酸化膜305を厚さ10nmで形成する。次にU溝
を埋め込むようにプレート電極306となるDOPOS
をCVDし、U溝の表面より約0.7μmエッチバック
することにより図40(b)に示すようにU溝の底部近
傍にプレート電極306を形成する。次にCVD法によ
り窒化膜307を全面に形成する。
【0249】(c)次にRIE等の指向性エッチングに
よりU溝側壁にのみ窒化膜を残すようにしてエッチング
し、プレート電極306の上部の窒化膜を除去する。そ
してこの側壁に残った窒化膜307を用いて選択酸化を
行ない、図40(c)に示すようにポリシリコンプレー
ト電極306の上部のみに厚さ0.1μmの酸化膜を形
成する。
【0250】(d)次に選択酸化に用いた側壁の窒化膜
307を除去し、さらにその下地の酸化膜も除去し、ゲ
ート酸化膜305を再び形成しなおす。そしてこのゲー
ト酸化膜305の表面にポリシリコン、W,WSi2
をCVDし、図40(d)に示すようなワード線となる
ゲート電極308を形成する。このゲート電極308の
U溝への埋め込みは選択CVDでもよいし、U溝よりも
厚くCVDしてその後エッチバックして平坦化してもよ
い。そしてこの後Geを加速電圧Vac=100kV、ド
ーズ量Φ=2×1016cm-2でイオン注入する。
【0251】(e)イオン注入後950℃、30分のア
ニールを行ない、図40(e)に示すようにSix Ge
1-x 領域311を形成する。次にSiO2 /PSG等の
層間絶縁膜8をCVD後、コンタクトホールを開口し、
Al,Al−Si,Al−Cu−Si等を蒸着し、フォ
トリソグラフィーを用いて図40(e)を示すようなビ
ット線409をパターニングすれば、本発明の第18の
実施の形態に係る縦型MOS・DRAMが完成する。
【0252】なお、図40(a)に示す連続エピタキシ
ーの際、n+ ドレイン領域304の上にSiH4 とGe
4 による気相成長、あるいはSiH2 Cl2 とGeH
4 、又はGeH2 Cl2 による気相成長によりSix
1-x 領域をエピタキシャル成長してもよい。SiH2
Cl2 とGeH2 Cl2 との交互導入でMLE成長して
もよい。あるいは[Pb(OBut 2 2 ,PbO
(OBut 6 とH2 Sとを3×10-2Pa程度の圧力
で交互導入することによりPbSをMLE成長させても
よい。エピタキシャル成長により狭バンドギャップ領域
を形成すれば、イオン注入のダメージの問題もなくな
り、結晶欠陥の発生も少なくなるので、リーク電流が減
少し、DRAMの保持特性も向上する。また図40
(c)において、LOCOS法と同様な選択酸化により
酸化膜317をプレート電極306の上に形成したが、
MBE法等により酸化膜等の絶縁物を指向性よく、たと
えば0.1μmの厚さでプレート電極306の上部のみ
に堆積してもよい。ビームをコリメートした指向性蒸着
によりシリコン柱の側壁には絶縁物は堆積しないように
できる。この場合はプレート電極306はDOPOS以
外のW,WSi2 ,MoSi2 等を用いることも可能で
ある。
【0253】図41(a)および図41(b)は本発明
の第18の実施の形態の変形に係り、選択トランジスタ
としてはSGTを用い、キャパシタ部に蓄積電極32
5、容量絶縁膜326、対向電極(プレート電極)32
7からなるスタック型キャパシタを有したDRAMの平
面図および断面図である。図41(a),(b)に示す
DRAMはp型シリコン基板301上にストライプ上に
形成されたn+ 埋め込み層322をビット線とし、SG
Tのゲート電極308をワード線としている。SGTは
+ 埋め込み層322をn+ ドレイン領域とし、このn
+ ドレイン領域の上部の凸部322と、その上のp型チ
ャンネル領域303と、さらにその上のn+ ソース領域
323とでシリコンの四角柱を形成している。そしてこ
のシリコンの四角柱の側壁に形成されたゲート絶縁膜を
介しゲート電極308に印加する電圧によりチャンネル
領域303を流れる電流を制御する。n+ ドレイン領域
322にはSix Ge1-x 領域312が、n+ ソース領
域323にはSix Ge1-x領域313が形成され、S
x Ge1-x 領域313に蓄積電極325が接続されて
いる。Six Ge1-x 領域312はビット線322とな
るn+ 埋め込み層の上部で、SGTを構成するシリコン
柱の無い部分に図41(b)に示すように形成されてい
る。蓄積電極325の上の容量絶縁膜は、本発明の第1
7の実施の形態と同様にTa2 5 ,STO,BTO,
BSTO等を用いればよい。図41(a),(b)の構
造は、図39(a),(b)の構造に比してトレンチが
浅くてよく、しかもトレンチ側壁での対向電極(プレー
ト電極)306とワード線308との分離工程のための
LOCOSや指向性蒸着等が不要で製造が容易である利
点を有する。Six Ge1-x 領域312,313のかわ
りにSix Sn1-x やPbS等の狭バンドギャップ物質
を用いてもよいことはもちろんである。
【0254】図41(b)の構造はSix Sn1-x 領域
312は、ビット線322となるn+ 埋め込み層の上部
のシリコン柱の無い場所のみに形成されていたが、必ず
しも図41(b)の構造に限らず、図42(a)および
図42(b)に示すようにシリコン柱の直下部分にSi
x Sn1-x 領域312を形成してもよい。図42
(a),(b)の構造によれば、正孔の引き抜き効果は
より大きくなり、ドレイン耐圧が向上する。したがって
SGTの短チャンネル化が可能となる。
【0255】図42(a),(b)の構造はn+ 埋め込
み層322形成のための、p基板301中にストライプ
形状にn+ 拡散層を形成した後Geをイオン注入して形
成し、その後p領域303、n+ ソース領域323を連
続エピタキシャル成長すればよい。あるいはn+ 埋め込
み層322のためのp基板301中へのn+ 拡散層形成
後、p基板301の表面に酸化膜を形成し、この酸化膜
をマスクとしてn+ 拡散層322の表面の一部をエッチ
ングしU溝を形成し、U溝の内部にSix Ge1-x 領域
312およびn+ 領域322を連続的に選択エピタキシ
ャル成長し、U溝を埋め込み、その後表面を平坦化し、
選択エピタキシャル成長のマスクに用いた酸化膜を除去
し、その上にp領域303、n+ ソース領域323を連
続エピタキシャル成長してもよい。
【0256】さらに図42(a),42(b)の構造
は、図43(a)〜43(f)に示すようにSDB法を
用いて製造できる。この製造方法は、図43(a)に示
すようにp型シリコン基板303にU溝を形成し、この
U溝に四方を囲まれたシリコン柱を形成する。そしてU
溝の内部を酸化し、さらにU溝を埋め込むようにゲート
電極308の配線加工を施した後、表面に層間絶縁膜8
1を堆積し、シリコン柱の頂上にコンタクト穴を開口
し、AsをVac=100kV、ドーズ量Φ=2×1016
cm-2でイオン注入し、750℃、30分アニールし、
次にGeをVac=50kV、ドーズ量Φ=1×1016
-2でイオン注入し、図43(b)に示すようにn+
レイン領域322およびSix Ge1-x 領域312を形
成する。さらにn+ 型のSix Ge1-x 層をCVD法に
より形成し、シリサイドまたは金属(例えばW)332
を被着し、データ線(ビット線)322の配線加工を行
なう。ビット線は紙面に平行方向に配線され、紙面の奥
に向って複数本配線されるが、このビット線とビット線
との間(図示を省略)に層間絶縁膜を堆積後その表面を
研磨し、平坦化して、図43(c)に示すようにSDB
法により、p型シリコン基板301を貼り付ける。その
後、p型シリコン基板303をゲート配線308が露出
するまで裏面から研磨してシリコン柱のみ残す。その
後、p型シリコン基板の表・裏を図43(a)〜43
(c)と逆にして図43(d)に示すようにその表面に
層間絶縁膜82を堆積し、コンタクト穴を開口し、As
又はPのイオン注入によりn+ ソース領域323を形成
する。次に、図43(e)に示すようにSix Ge1-x
領域313を堆積し、層間絶縁膜82中に埋め込まれる
ように表面を平坦化する。
【0257】次に別の層間絶縁膜83を層間絶縁膜82
とSix Ge1-x 領域313の上にさらに堆積し、コン
タクトホールを開口し、蓄積電極となるW/Ti/Ti
N/Pt等の金属を蒸着、スパッタ法により形成し、図
43(f)に示すようにパターニングする。この後は第
17の実施の形態と同様にTa2 5 やBSTO膜を用
いてキャパシタ部を形成すれば図42(a),42
(b)の構造は完成する。
【0258】図44(a)および図44(b)は本発明
の第19の実施の形態に係るMOS・DRAMの平面図
および断面図である。本発明の第19の実施の形態はn
+ 領域337をプレート電極(対向電極)とし、このn
+ 領域337中に形成されたU溝9の内部に容量絶縁膜
336とn+ 単結晶シリコン(又はn+ DOPOS)か
らなる蓄積電極335からなるキャパシタ部が設けられ
ている。そしてこのキャパシタ部(容量素子)の上部に
p型薄膜シリコン層303をチャンネル領域とする縦型
薄膜トランジスタをDRAMの選択トランジスタとして
設けている。この選択トランジスタはn+ 領域337を
ソース領域、薄膜シリコンの上部のn+領域304をド
レイン領域とし、前記U溝9の内部に薄膜シリコン部を
介してさらに形成された第2のU溝の内部に設けられた
ポリシリコン等をゲート電極308としている。ゲート
電極308はDRAMのワード線となる。薄膜シリコン
の最上層のn+ ドレイン領域304の上部にはSix
1-x 領域311が形成され、このSix Ge1-x 領域
311にコンタクト電極338を介してビット線409
が接続されている。
【0259】図44(a)および44(b)に示した本
発明の第19の実施の形態に係る縦型・MOS・DRA
Mはn+ ドレイン領域304の上部にSix Ge1-x
域311が形成されているので、チャンネル領域303
に蓄積された正孔がn+ ドレイン領域304に速やか
に、かつ高効率で引き抜かれるために基板浮遊効果に起
因するドレイン破壊電圧(ドレイン耐圧)が向上する。
しかも図44(b)に示すようにSix Ge1-x 領域3
11は、pn接合から離れており、格子定数の異なるS
x Ge1-x 領域がSi上に形成されたことに起因する
結晶欠陥の発生も防ぐことが可能となり、良好なデータ
保持特性を発揮する。
【0260】なお、Six Ge1-x 領域311のかわり
にSix Sn1-x ,PbS,PbTe,SnTe,In
Sb,ZnSb等の狭バンドギャップ物質を用いてもよ
い。
【0261】本発明の第19の実施の形態に係る縦型M
OS・DRAMは図45(a)〜図45(e)に示すよ
うな方法で製造できる。
【0262】(a)まずp基板303の上に図45
(a)に示すようにSiH2 Cl2 とH2 とを用いた減
圧エピタキシーによりn+ 領域377を成長する。次に
CVD、又は熱酸化でn+ 領域377の上部に酸化膜を
形成し、この酸化膜をフォトリソグラフィーを用いてパ
ターニングし、その後酸化膜のエッチングに用いたフォ
トレジストを除去する。次にこの酸化膜をマスクとして
SF6 ,CCl4 ,SiCl4 等を用いたRIE、ある
いはECRイオンエッチにより、図45(a)に示すよ
うなn+ エピタキシャル成長層377を貫通し、p基板
303まで達し、このp基板303をさらに堀り込む深
いトレンチ(U溝)を形成する。図45(a)で、見か
け上2つのトレンチが示されているが、実際には、この
2つのトレンチは平面パターンとしては連続しており、
四角柱のまわりを囲んだ形状にエッチングされている。
【0263】(b)次に、このトレンチに囲まれた四角
柱(シリコン柱)の頭の部分のみを0.3μmフォトレ
ジストをマスクとして選択的にエッチングし、フォトレ
ジストを除去後全面酸化する。次にトレンチ内を酸化膜
336で埋め込み、その後n+ 領域377が露出するま
で表面を鏡面研磨を行ない平坦化する。次に別のn+
板378を用意し、n+ 基板378の表面を鏡面に研磨
し、n+ 基板377とn+ 基板378の鏡面同士を貼り
合わせ1100℃で熱処理し、図45(b)に示すよう
なSDB基板を得る。
【0264】(c)このSDB処理により支持基板とな
るn+ 基板378とn+ エピタキシャル成長層377は
一体となりn+ プレート電極337となる。又U溝の内
部にn+ 領域335が埋め込まれることとなる。次に図
45(b)に示したSDB基板の表と裏とを反転し、そ
のp基板303の表面を研磨し、酸化膜336が埋め込
まれたトレンチを露出させる。この後、LOCOS法又
はBOX法を用い、素子形成領域以外に素子分離用の厚
い酸化膜4を形成する。この厚い酸化膜4をマスクにし
てAs等のイオン注入によりp基板303の表面にn+
ドレイン領域304を形成し、さらにその上に図45
(c)に示すように酸化膜84を形成する。
【0265】(d)次にn+ ドレイン領域304の上部
の酸化膜84をフォトリソグラフィーを用いて除去し、
SiH4 とGeH4 ,SiH2 Cl2 とGeH2 Cl2
等を用いたCVDによりSix Ge1-x 領域311を図
45(d)に示すように形成する。この際AsH3 やP
3 を同時に気相中に流し、n+ にドープしたSix
1-x 領域311とする。
【0266】(e)次にフォトリソグラフィー法を用い
てシリコン柱の上のn+ ドレイン領域の上のSix Ge
1-x 領域を除去し、さらにn+ ドレイン領域304、p
領域303を貫通してn+ 領域335に達する第2のU
溝を第1のU溝内のシリコン柱に形成する。次にこの第
2のU溝の表面にゲート酸化膜305を形成し、さらに
ゲート電極となるポリシリコン膜308を図45(e)
に示すようにCVDする。
【0267】(f)次に、フォトリソグラフィーおよび
RIEを用いて図44(a),(b)に示すような形状
にポリシリコン膜308をパターニングし、さらにCV
D法により層間絶縁膜を形成し、この層間絶縁膜中にコ
ンタクトホールを開口し、W等のコンタクト電極338
をこのコンタクトホールに埋め込み、さらにAl,Al
−Si,Al−Cu−Si等によりビット線409の配
線パターンを形成すれば本発明の第19の実施の形態に
係るMOS・DRAMが完成する。
【0268】なお、上記説明ではSDB法によりU溝9
の内部に薄膜トランジスタを形成する方法を示したが、
+ 基板にU溝9を形成し、このU溝の表面に酸化膜を
形成後、U溝中にポリシリコンをCVDし、このU溝の
上部のポリシリコンをレーザアニールや、電子線アニー
ルにより単結晶化し、薄膜トランジスタのチャンネル領
域303等を形成してもよい。なお、Six Ge1-x
域311のかわりにSix Sn1-x やPbS等を用いて
もよいことは前述の各実施の形態と同様である。又Si
x Ge1-x 領域311の表面にCoSi2 ,TiS
2 ,WSi2 等のシリサイド膜を形成してもよい。
【0269】図46(a)は本発明の第20の実施の形
態に係るSOI・MOS・DRAMを説明するための図
である。前述の本発明の第16〜第19の実施の形態に
おいては、メモリのセルアレイ部の選択トランジスタに
Six Ge1-x 領域等の狭バンドギャップ半導体を用い
る場合について説明したが、本発明の第20の実施の形
態においては、n+ ソース/ドレイン領域へのGeのイ
オン注入は、図46(a)に示すメモリのセルアレイ部
531及びセンスアンプ部532を除いた部分のみにし
てもよい。
【0270】すなわち、図46(a)においてビット線
530、ワード線529からなるセルアレイ531に接
続される行デコーダ526、列デコーダ524、アドレ
スバッファ522,527、入力バッファ528、出力
バッファ521等の部分にGe又はSnのイオン注入を
する。このことによって、メモリセルのトランスファー
ゲートトランジスタにおける微小リーク電流の発生が抑
制され、セル保持特性の劣化が防止されて、ソフトエラ
ーフリーというSOI基板を用いることの利点を最大限
に生かしたダイナミックメモリが得られる。本発明の第
20の実施の形態はDRAM以外のあるゆる半導体集積
回路に対しても適用可能である。例えば、携帯機器に用
いられる図46(b)に示す、論理集積回路素子におい
ては、外部に接続した機器とのインターフェースをとる
関係から入出力回路542や制御回路545等において
はある程度以上の耐圧が要求される一方、内部論理回路
547は低消費電力を実現するという観点からチャンネ
ルリーク電流をできる限り抑制することが望ましい。よ
って、このような論理集積回路素子の入出力インターフ
ェース回路部分にのみGeやSnをイオン注入し、内部
論理回路547にはGeやSnをイオン注入せずにおく
ことで、微小リーク電流の発生が抑制され、かつ低消費
電力であるというSOI基板を用いることの利点を最大
限に生かした論理集積回路素子が作製される。
【0271】本発明の第20の実施の形態においてはS
x Ge1-x 領域やSix Sn1-x領域はシリコン層の
底面部にまで達することなくSOI集積回路が形成され
ればよく、そのようにイオン注入のドーズ量Φ、あるい
は加速エネルギーVacを制御すればよい。
【0272】また、Ge,Snをイオン注入した後の熱
処理は、700℃以上の温度で行なうことにより、Si
x Ge1-x 領域やSix Sn1-x 領域等を形成したこと
に伴う結晶欠陥は所望の位置および方向に制御できる。
【0273】また前述の各実施の形態と同様であるが、
PbS,PbTe,PbSe,SnTe,ZnSb,I
nSb,InAs等のSiよりもバンドギャップの狭い
半導体又はSiとこれらの狭バンドギャップ半導体との
混晶をSix Ge1-x 領域のかわりに用いてもよい。特
に、以上の実施の形態においてメモリの代表例としてD
RAMについて説明したが、EEPROMやSRAM等
他のLSIに用いることによりこれら他のLSIの特性
が改善されることは以上の説明から明らかであろう。特
にEEPROMは高いドレイン耐圧が要求されるので、
本発明の構造の採用により高速かつ高保持特性が得られ
ることになる。
【0274】また以上の実施の形態においてはSiのM
OSFETについて主に説明したが、GaAs等の化合
物半導体デバイスに適用できることはもちろんである。
又SOI構造に限られず、半絶縁性GaAs基板上に構
成されたAlGaAs−GaAsヘテロ接合によるHE
MTにおいてn+ ソース領域中にInSbやInAs等
のGaAsによりバンドギャップの狭い半導体を形成し
てもよい。又SiCを用いたMIS・FETのn+ ソー
ス領域中にSiの領域を形成してもよい。
【0275】
【発明の効果】以上のように本発明の第1の手段によれ
ばMOSFET等の絶縁ゲート型半導体装置の主電極領
域(ソース又はドレイン領域)にドープする不純物の共
有結合半径や、ドーピング後においてSi中での不純物
が結晶格子中へ導入されるサイト、すなわち格子間位置
(interstitial)か、置換位置(vacancy trapping)か
といった点が考慮されているので狭バンドギャップ半導
体とチャンネル部を構成している半導体とにより形成さ
れるヘテロ接合に起因した格子歪を補償することができ
る。すなわち共有結合半径等を考慮した不純物の種類、
その不純物の主電極領域中の深さ(拡散深さ)を選定す
ることにより、半導体装置の主電極領域近傍又は主電極
領域の内部に結晶欠陥が発生しないようにできる。した
がって、従来のヘテロ接合を主電極領域に有したMOS
FETが有していたリーク電流の発生を回避しつつ基板
浮遊効果を抑制することができる。つまり、従来はリー
ク電流の低下とドレイン耐圧の改善ΔVBDはトレードオ
フ関係にあったが本発明によりヘテロ接合を有しないF
ET(ホモ接合FET)よりもドレイン耐圧を1〜1.
5V以上向上させると共に、リーク電流の発生を抑制
し、ホモ接合FETと同程度のレベルとすることがで
き、個別デバイスの特性改善以外にもDRAM等のメモ
リに応用すれば、メモリの保持特性が改善されることと
なる。この結果SOI構造の絶縁ゲート型半導体装置の
本来有している浮遊容量の小さな特徴、高速動作特性、
あるいは良好な耐アルファ線特性が発揮でき、半導体装
置の高密度化、高集積化が可能となる。
【0276】本発明の第2の手段によれば狭バンドギャ
ップ領域の位置を絶縁ゲート型トランジスタの主動作状
態における空乏層のゲート酸化膜直下の最も薄い部分の
位置よりも深く形成されているので、たとえ結晶欠陥が
発生しても、その発生位置は空乏層から遠い位置にある
ため、それがMOSFET等のリーク電流となることを
抑制することがでいる。さらに狭バンドギャップの領域
が深い位置にあるため、正孔の吸い出し効率が高くな
り、基板浮遊効果の抑制が高効率で可能となる。つま
り、従来の絶縁ゲート型トランジスタはリーク電流の低
下とドレイン耐圧の改善ΔVBDはトレードオフ関係にあ
ったが本発明によりヘテロ接合を有しないFET(ホモ
接合FET)よりもドレイン耐圧を1〜1.5V以上向
上させると共に、リーク電流の発生を抑制し、ホモ接合
FETと同程度のレベルとすることができ、DRAMの
保持特性が改善される。この結果SOI・MOSFE
T,SOI・MOS・DRAM等のSOI構造の絶縁ゲ
ート型半導体装置の本来有している浮遊容量の小さな特
徴、高速動作特性、あるいは良好な耐アルファ線特性が
発揮でき、半導体装置の高密度化、高集積化が可能とな
る。
【0277】本発明の第3の手段によればMOSFET
等の絶縁ゲート型半導体装置のチャンネル領域と主電極
領域の界面のpn接合面を超えてSiGe領域等の狭バ
ンドギャップ半導体(第2の半導体)と、Si等のチャ
ンネル領域を形成する半導体(第2の半導体)とのヘテ
ロ接合界面が存在する又は狭バンドギャップ半導体領域
そのものが、存在するように構成されているので、図2
0に示すようなエネルギーバンドダイアグラムが実現で
きる。すなわち正孔からみたエネルギーバリアが最も低
くできるのは図13の太線で示した場合であり、チャン
ネル領域内で、正孔に対するポテンシャルの最も低いと
ころと狭バンドギャップ領域の価電子帯が、本発明によ
り、バリアを生じないように単調に接続するようなエネ
ルギーバンドが容易に実現できることとなる。その結果
基板浮遊効果が抑制され、ドレイン破壊電圧が極めて高
くなる。この結果SOI構造の絶縁ゲート型半導体装置
の本来有している各種のすぐれた特性が生かされること
となる。すなわち浮遊容量の小さな特徴、高速動作特
性、あるいは良好な耐アルファ線特性が発揮でき、半導
体装置の高密度化、高集積化が可能となる。また高いド
レイン耐圧が実現できるので、EEPROM等の高耐
圧、高電流駆動能力が要求される集積回路の特性がより
向上できることとなり、また、各種応用回路への汎用性
が高まる。
【0278】本発明の第4の手段によれば狭バンドギャ
ップ領域をゲート酸化膜直下のチャンネル領域にまで延
長して形成されている。狭バンドギャップ領域として代
表的なSiGe領域は電子の移動度がSiよりも高いの
で、本発明によれば、高い変換コンダクタンスgm が得
られ、電流駆動能力が高くなる。半導体装置の遮断周波
数は浮遊容量をCs とすればほぼgm /Cs に比例する
こととなるので、SOI半導体装置の低い浮遊容量特性
とあいまって、極めて高速動作が可能となる。つまり論
理集積回路等の高速スイッチングが要求される集積回路
やテラヘルツ帯通信用の個別デバイス、もしくはMMI
C(マイクロ波集積回路)への応用が可能となり、これ
らの集積回路の高速スイッチング化、個別デバイスの高
周波化が可能となる。しかも、チャンネル直下のSiG
e領域の存在により、正孔の吸い出し効果も高く、その
ため高耐圧化も可能となる。
【0279】本発明の第5の手段によればヘテロ接合に
起因する結晶欠陥の発生位置と発生方向を制御すること
が可能である。すなわち結晶欠陥Dを主電極領域の内部
に形成することにより、たとえ欠陥が発生しても、その
欠陥がチャンネル領域におけるジェネレーション・リコ
ンビネーション電流(G/R電流)等に寄与しないよう
にできるので、絶縁ゲート型トランジスタ等のリーク電
流となることはない。つまり、従来はチャンネル領域に
おけるリーク電流の低下とドレイン耐圧の改善ΔVBD
トレードオフ関係にあり共に改善することは困難であっ
たが、本発明によりヘテロ接合を有しないFET(ホモ
接合FET)よりもドレイン耐圧を1〜1.5V以上向
上させると共に、リーク電流の発生を抑制し、ホモ接合
FETと同程度のレベルとすることができ、DRAM等
のメモリに応用すれば、メモリの保持特性が改善される
こととなる。この結果SOI構造の絶縁ゲート型半導体
装置の本来有していた各種のすぐれた特性がより有効に
発揮できる。すなわち、浮遊容量の小さな特徴、高速動
作性、あるいは良好な耐アルファ線特性が発揮でき、半
導体装置の高密度化、高集積化が可能となる。
【0280】本発明の第6の手段によれば、絶縁ゲート
型半導体装置のチャンネル部を構成している第1の半導
体と、主電極領域の一部又は全部となる第2の半導体の
組成比率を最適化することが可能である。つまり、結晶
欠陥の数が増大せず、リーク電流が発生しないような組
成比率の条件と、基板浮遊効果を有効に抑制できる組成
比率の条件との調和点を見い出し、その組成比率が最適
化されている。したがって、上記条件はある範囲では二
律背反の関係にあるが、その二律背反の関係が最も小さ
くなる条件に組成比率を選ぶことにより、ドレイン耐圧
の向上と、リーク電流の抑制が同時に実現できる。この
ことは、必要以上にGeやSnのイオン注入をしなくて
もよいこととなり、製造工程上のウェハ・スループット
が向上し、生産性が高まることともなる。さらに、この
リーク電流の発生の回避が可能な基板浮遊効果の抑制手
段は、SOI・絶縁ゲート型半導体装置の本来有してい
るすぐれた特性をひき出すこととなる。つまりSOIデ
バイスに特有な浮遊容量の小さな特徴、高速動作特性、
あるいは良好な耐アルファ線特性が発揮でき、半導体装
置の高密度化、高集積化が容易になる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るSOI・MO
SFETの断面図である。
【図2】本発明の第1の実施の形態に係るSOI・MO
SFETの製造工程を説明するための断面図である。
【図3】図3(a)は本発明の第2の実施の形態に係る
SOI・MOSFETの断面図で、図3(b)はその変
形例の断面図である。
【図4】本発明の第2の実施の形態に係るSOI・MO
SFETの製造工程を説明するための断面図である。
【図5】本発明の第3の実施の形態に係るSOI・MO
SFETの製造工程を説明するための断面図である。
【図6】本発明の第4の実施の形態に係るSOI・MO
SFETの製造工程を説明するための断面図である。
【図7】本発明の第5の実施の形態に係るSOI・MO
SFETの断面図である。
【図8】本発明の第5の実施の形態に係るSOI・MO
SFETの製造工程を説明するための断面図である。
【図9】本発明の第6の実施の形態に係るLDD・SO
I・MOSFETの製造工程を示す断面図である。
【図10】本発明の第6の実施の形態の変形例に係る製
造工程を示す断面図である。
【図11】図11(a)は本発明の第7の実施の形態に
係るSOI・MOSFETの断面図で、図11(b)は
+ ソース領域近傍の拡大断面図である。
【図12】本発明の第7の実施の形態の変形に係り、ヘ
テロ接合界面の一部がpn接合界面を横切る構造を示す
断面図である。
【図13】本発明の第7の実施の形態のMOSFETの
ポテンシャルプロファイル(バンドダイアグラム)を示
す図である。
【図14】図14(a)は本発明の第8の実施の形態に
係るSOI・MOSFETの断面図で、図14(b)は
そのn+ ソース領域近傍の拡大断面図である。
【図15】本発明の第8の実施の形態の変形に係るMO
SFETの断面図である。
【図16】Six Ge1-x 領域がシリサイド領域と直
接、接している場合と、Si領域を介して接している場
合のポテンシャルプロファイル(バンドダイアグラム)
を比較する図である。
【図17】図17(a)および図17(b)は本発明の
第9の実施の形態に係るSOI・MOSFETのn+
ース領域近傍の断面図である。
【図18】本発明の第10の実施の形態に係るSOI・
MOSFETのn+ ソース領域近傍の断面図である。
【図19】本発明の第11の実施の形態に係るSOI・
MOSFETの製造工程を示す断面図である。
【図20】本発明の第11の実施の形態に係り、側壁窒
化膜を用いてイオン注入した場合の構造を示す図であ
る。
【図21】本発明の第12の実施の形態に係るSOI・
MOSFETの断面図である。
【図22】Six Ge1-x 領域のGeのピーク濃度とド
レイン耐圧の改善度との関係を示す図である。
【図23】Geのピーク濃度と発生する欠陥の数との関
係を示す図である。
【図24】イオン注入の加速エネルギーと結晶欠陥の発
生するGeのピーク濃度との関係を示す図である。
【図25】本発明の第13の実施の形態に係るSOI・
MOSFETの断面図である。
【図26】本発明の第13の実施の形態に係るSOI・
MOSFETの製造工程を示す断面図である。
【図27】図27(a)は本発明の第14の実施の形態
に係るSOI・MOSFETの断面図で、図27(b)
はその変形例の断面図である。
【図28】本発明の第14の実施の形態に係るSOI・
MOSFETの製造工程を示す断面図である。
【図29】本発明の第15の実施の形態に係るSOI・
MOSFETの断面図である。
【図30】本発明の第15の実施の形態に係るSOI・
MOSFETの製造工程を示す断面図である。
【図31】本発明の第15の実施の形態に係るSOI・
MOSFETの他の製造工程を示す断面図である。
【図32】図32(a)は本発明の第16の実施の形態
に係るSOI・MOS・DRAMの平面図で、図32
(b)はその断面図である。
【図33】本発明の第16の実施の形態の変形に係るD
RAMの断面図である。
【図34】本発明の第16の実施の形態のさらに他の変
形例を示す図である。
【図35】本発明の第16の実施の形態のさらに他の変
形例を示す図である。
【図36】図36(a)は本発明の第17の実施の形態
に係るSOI・MOS・DRAMの平面図で、図36
(b)はその断面図である。
【図37】本発明の第17の実施の形態の変形例を示す
図である。
【図38】図38(a)は本発明の第17の実施の形態
の他の変形例の平面図で、図38(b)はその断面図で
ある。
【図39】図39(a)は本発明の第18の実施の形態
に係るサラウンディング・ゲート・トランジスタ(SG
T)を選択トランジスタとして用いたMOS・DRAM
の平面図で、図39(b)はその断面図である。
【図40】本発明の第18の実施の形態に係るサラウン
ディング・ゲート・トランジスタ(SGT)を選択トラ
ンジスタとして用いたMOS・DRAMの製造方法を説
明する工程断面図である。
【図41】本発明の第18の実施の形態の変形に係るD
RAMの構造を示す図である。
【図42】本発明の第18の実施の形態の他の変形に係
るDRAMの構造を示す図である。
【図43】図42に示した本発明の第18の実施の形態
の他の変形に係るDRAMの製造方法を説明する工程断
面図である。
【図44】図44(a)は本発明の第19の実施の形態
に係る縦型MOS・DRAMの平面図で、図44(b)
はその断面図である。
【図45】本発明の第19の実施の形態に係る縦型MO
S・DRAMの製造方法を説明するための工程断面図で
ある。
【図46】図46(a)は本発明の第20の実施の形態
に係るDRAMの回路構成を示す図で、図46(b)は
本発明の第20の実施の形態の変形に係る論理集積回路
の構成図である。
【図47】従来のSOI・MOS・DRAMの構造の一
例である。
【図48】SOI・MOSFETとバルクMOSFET
のドレイン耐圧を比較するための図である。
【図49】SOI・MOSFETのスイッチング時の出
力電流のオーバーシュートを説明する図である。
【図50】図50(a)はSix Ge1-x 領域をn+
ース/ドレイン領域に有するSOI・MOSFETの断
面図で、図50(b)はそのポテンシャルプロファイル
(バンドダイアグラム)である。
【図51】図51(a)はSix Ge1-x 領域を有する
FETと、有しないFETとを比較する図であり、図5
1(b)は両者のリーク電流を比較する図である。
【図52】Geのイオン注入のドーズ量とドレイン耐圧
の改善の効果との関係を示す図である。
【図53】従来のSix Ge1-x 領域を有するヘテロ接
合MOSFETの結晶欠陥Dを示す図である。
【符号の説明】
1 素子形成領域(活性領域) 4 素子分離酸化膜 7 後酸化膜 8 層間絶縁膜 9 U溝 47,48 SiGe層(第1のSiGe層) 51 第2のSiGe層 71 側壁酸化膜 73 側壁窒化膜 74 シリサイド膜 82,83,84 酸化膜 85 n- ソース領域 95 n- ドレイン領域 112 高融点金属 201,301 p型(100)シリコン基板 202,282 埋め込み酸化膜 203,283 p型SOI膜 204,305 ゲート酸化膜 205,308 ゲートポリシリコン電極 206 n+ ソース/ドレイン領域 211,212,217,221,227,237,2
47,257,267,277,278,286,28
7,311,312,313,411,412SiGe
領域 214 空乏層 215 pn接合界面 216,302,323 n+ ソース領域 218 ソース金属電極 219 Pの高不純物密度領域 225 ヘテロ接合界面 226,304,322 n+ ドレイン領域 228 ドレイン金属電極 229 Pの高不純物密度領域 231 Geのイオン注入ピーク位置 232 Pのイオン注入ピーク位置 248,249,452 コンタクト金属 303 p領域 306,327,337,407,417,437 対
向電極(プレート電極) 307 窒化膜 325,335,405,415,425,435 蓄
積電極 326,336,406,416,426,436 容
量絶縁膜 332,409 ビット線 338,408,410,418,438 コンタクト
電極 401 n+ 基板 413 トレンチ内壁酸化膜 414 鞘型プレート電極
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平6−305214 (32)優先日 平6(1994)12月8日 (33)優先権主張国 日本(JP) (31)優先権主張番号 特願平6−305241 (32)優先日 平6(1994)12月8日 (33)優先権主張国 日本(JP) (72)発明者 執行 直之 神奈川県川崎市幸区小向東芝町1 株式会 社東芝研究開発センター内 (72)発明者 松澤 一也 神奈川県川崎市幸区小向東芝町1 株式会 社東芝研究開発センター内 (72)発明者 村越 篤 神奈川県川崎市幸区小向東芝町1 株式会 社東芝研究開発センター内 (72)発明者 松下 嘉明 神奈川県川崎市幸区堀川町72番地 株式会 社東芝堀川町工場内 (72)発明者 西山 彰 神奈川県川崎市幸区小向東芝町1 株式会 社東芝研究開発センター内 (72)発明者 有隅 修 神奈川県川崎市幸区小向東芝町1 株式会 社東芝研究開発センター内 (72)発明者 青木 正身 神奈川県川崎市幸区小向東芝町1 株式会 社東芝研究開発センター内 (72)発明者 川口谷 ひとみ 神奈川県川崎市幸区小向東芝町1 株式会 社東芝研究開発センター内 (72)発明者 尾崎 徹 神奈川県川崎市幸区小向東芝町1 株式会 社東芝研究開発センター内 (72)発明者 浜本 毅司 神奈川県川崎市幸区小向東芝町1 株式会 社東芝研究開発センター内 (72)発明者 石橋 裕 神奈川県川崎市幸区小向東芝町1 株式会 社東芝研究開発センター内

Claims (30)

    【特許請求の範囲】
  1. 【請求項1】 第1の絶縁膜上に形成された第1の半導
    体からなるチャンネル領域と、該チャンネル領域の上部
    に形成された第2の絶縁膜(以下、ゲート絶縁膜とい
    う)を介して該チャンネル領域を流れる電流を制御する
    ゲート電極とを少なく共具備するトランジスタであっ
    て、 該トランジスタのソースおよびドレイン領域には一導電
    型の第1の不純物元素が含まれ、該領域の少なく共一方
    の領域(以下、一方の主電極領域という)の少なくとも
    一部又は全部が前記第1の半導体よりも禁制帯幅の小さ
    い第2の半導体から成り、 該第2の半導体には、第2の不純物元素が少なくともド
    ープされ、この第2の不純物元素は、前記第1および第
    2の半導体間のヘテロ接合における格子不整合を補償す
    べく選定されていることを特徴とする半導体装置。
  2. 【請求項2】 第1の絶縁膜上に形成された第1の半導
    体からなるチャンネル領域と、該チャンネル領域の上部
    に形成された第2の絶縁膜を介して該チャンネル領域を
    流れる電流を制御するゲート電極とを少なく共具備する
    トランジスタであって、 該トランジスタのソースおよびドレイン領域の少なく共
    一方の領域(以下、一方の主電極領域という)が、前記
    第1の半導体よりも禁制帯幅の小さい第2の半導体から
    成り、一導電型の第1の不純物元素が含まれた第1の一
    方の主電極領域と、該第1の一方の主電極領域に接して
    形成され、前記第1の半導体から成り、かつ前記第1の
    不純物元素が含まれた第2の一方の主電極領域とを具備
    し、 前記第1の一方の主電極領域には第2の不純物元素がド
    ープされ、 前記第2の不純物元素は、前記第1および第2の半導体
    間のヘテロ接合における格子不整合を補償すべく選定さ
    れていることを特徴とする半導体装置。
  3. 【請求項3】 前記第2の不純物元素の前記第1の半導
    体中における共有結合半径は、前記第1の半導体を構成
    する元素の共有結合半径よりも小さいことを特徴とする
    請求項1又は2記載の半導体装置。
  4. 【請求項4】 前記第1の半導体はSi、前記第2の半
    導体はSix Ge1- x 又はSix Sn1-x のいずれかで
    あり、前記第1の不純物元素がAs又はSbの場合は、
    前記第2の不純物元素はB又はPであり、前記第1の不
    純物元素がPの場合は前記第2の不純物元素はBである
    ことを特徴とする請求項3記載の半導体装置。
  5. 【請求項5】 前記第1および第2の不純物元素は、互
    いに異なった位置にドープされていることを特徴とする
    請求項1又は2記載の半導体装置。
  6. 【請求項6】 第1の絶縁膜上に形成された第1の半導
    体からなるチャンネル領域と、該チャンネル領域の上部
    に形成された第2の絶縁膜を介して該チャンネル領域を
    流れる電流を制御するゲート電極とを少なく共具備する
    トランジスタであって、 該トランジスタのソースおよびドレイン領域の少なく共
    一方の領域(以下、一方の主電極領域という)が、前記
    第1の半導体よりも禁制帯幅の小さい第2の半導体から
    成る第1の一方の主電極領域と、該第1の一方の主電極
    領域に接して形成された、前記第1の半導体から成る第
    2の一方の主電極領域とを具備し、 前記第1の一方の主電極領域は、主動作状態における前
    記ゲート絶縁膜直下の空乏層の最も狭い部分の位置より
    も深い位置に形成されていることを特徴とする半導体装
    置。
  7. 【請求項7】 前記第2の一方の主電極領域は、前記第
    1の一方の主電極領域の上部に形成され、前記第2の一
    方の主電極領域を貫通する溝を介して、前記第1の一方
    の主電極領域上に金属電極が形成されていることを特徴
    とする請求項6記載の半導体装置。
  8. 【請求項8】 前記第1の一方の主電極領域の上部に、
    前記第1の一方の主電極領域に接して、前記第1の半導
    体よりも禁制帯幅の小さい第3の半導体からなる第3の
    一方の主電極領域がさらに形成され、該第3の一方の主
    電極領域を介して、前記第1の一方の主電極領域が、金
    属電極と接続されていることを特徴とする請求項6記載
    の半導体装置。
  9. 【請求項9】 前記第1の一方の主電極領域の上部に、
    前記第1の一方の主電極領域に接して、金属シリサイド
    膜がさらに形成され、前記第1の一方の主電極領域が、
    該金属シリサイド膜を介して金属電極と接続されている
    ことを特徴とする請求項2記載の半導体装置。
  10. 【請求項10】 第1の絶縁膜上に形成された第1導電
    型の第1の半導体からなる第1半導体領域と、該第1半
    導体領域の上部に形成された第2の絶縁膜を介して該第
    1半導体領域を流れる電流を制御するゲート電極とを少
    なく共具備するトランジスタであって、 該トランジスタのソースおよびドレイン領域の少なく共
    一方の領域(以下、一方の主電極領域という)が、前記
    第1の半導体よりも禁制帯幅の小さい第2導電型の第2
    の半導体から成る第1の一方の主電極領域と、該第1の
    一方の主電極領域に接して形成された、第2導電型の第
    1の半導体から成る第2の一方の主電極領域を具備し、
    前記第1半導体領域の電流が流れる領域と、前記第1の
    一方の主電極領域とを接続する第1導電型の第2の半導
    体から成る第2半導体領域を具備することを特徴とする
    半導体装置。
  11. 【請求項11】 前記第1の一方の主電極領域は、前記
    第2の一方の主電極領域よりも深い部分を有し、前記第
    1の絶縁膜と、前記第1の一方の主電極領域が接してい
    ることを特徴とする請求項10記載の半導体装置。
  12. 【請求項12】 前記第2の一方の主電極領域は前記第
    1半導体領域と該第1半導体領域の上層部もしくは下層
    部又はその両方で接していることを特徴とする請求項1
    0記載の半導体装置。
  13. 【請求項13】 前記第2の一方の主電極領域と、前記
    第1半導体領域とはお互いに接することなく前記第1の
    一方の主電極領域と前記第2半導体領域とを介して電気
    的に導通していることを特徴とする請求項10記載の半
    導体装置。
  14. 【請求項14】 第1の絶縁膜上に形成された第1導電
    型の第1の半導体からなる第1半導体領域と、該第1半
    導体領域の上部に形成された第2の絶縁膜を介して該第
    1半導体領域を流れる電流を制御するゲート電極とを少
    なく共具備するトランジスタであって、 前記第1の絶縁膜に接して形成され、第2導電型で前記
    第1の半導体よりも禁制帯幅の小さい第2の半導体から
    成る第1の一方の主電極領域と、該第1の一方の主電極
    領域に接して、該第1の一方の主電極領域よりも浅い位
    置に形成され、第2導電型で前記第1の半導体からなる
    第2の一方の主電極領域と、前記第1の絶縁膜に接し、
    前記第1半導体領域の下層部と前記第1の一方の主電極
    領域とを接続する第1導電型の第2の半導体からなる第
    2半導体領域を具備することを特徴とする半導体装置。
  15. 【請求項15】 第1の絶縁膜上に形成された第1導電
    型の第1の半導体からなる第1半導体領域と、該第1半
    導体領域の上部に形成された前記第1の半導体よりも禁
    制帯幅の小さい第1導電型の第2の半導体からなる第2
    半導体領域と、該第2半導体領域の上部に形成された第
    2の絶縁膜を介して該第2半導体領域を流れる電流を制
    御するゲート電極とを少なく共具備するトランジスタで
    あって、 該トランジスタのソースおよびドレイン領域の少なく共
    一方の領域(以下、一方の主電極領域という)が、第2
    導電型の第2の半導体から成る第1の一方の主電極領域
    と、該第1の一方の主電極領域に接して形成された、第
    2導電型の第1の半導体から成る第2の一方の主電極領
    域を具備し、前記第2半導体領域が前記第1の一方の主
    電極領域と接続されていることを特徴とする半導体装
    置。
  16. 【請求項16】 前記第1の一方の主電極領域の上部
    に、前記第1の一方の主電極領域に接して、金属シリサ
    イド膜が形成されていることを特徴とする請求項10,
    14および15のいずれか記載の半導体装置。
  17. 【請求項17】 第1の絶縁膜上に形成された第1の半
    導体からなるチャンネル領域と、該チャンネル領域の上
    部に形成された第2の絶縁膜を介して該チャンネル領域
    を流れる電流を制御するゲート電極とを少なく共具備す
    るトランジスタであって、 該トランジスタのソースおよびドレイン領域の少なく共
    一方の領域(以下、一方の主電極領域という)が、前記
    第1の半導体よりも禁制帯幅の小さい第2の半導体から
    成る第1の一方の主電極領域と、該第1の主電極領域に
    接して形成された、前記第1の半導体から成る第2の一
    方の主電極領域とを具備し、 該第2の一方の主電極領域は前記第1の一方の主電極領
    域の下部に接して形成され、該第1の一方の主電極領域
    は、その上部を除いて前記第2の一方の主電極領域で完
    全に囲まれ、 前記第1および第2の半導体からなるヘテロ接合におけ
    る格子不整合に起因する結晶欠陥が、前記第2の一方の
    主電極領域の内部に収められていることを特徴とする半
    導体装置。
  18. 【請求項18】 第1の絶縁膜上に形成された第1の半
    導体からなるチャンネル領域と、該チャンネル領域の上
    部に形成された第2の絶縁膜を介して該チャンネル領域
    を流れる電流を制御するゲート電極とを少なく共具備す
    るトランジスタであって、 該トランジスタのソースおよびドレイン領域の少なく共
    一方の領域の少なくとも一部又は全部が該第1の半導体
    よりも禁制帯幅の小さい第2の半導体から成り、 該第1の半導体はSi、 該第2の半導体はSix Ge1-x 又はSix Sn1-x
    あり、Siの組成xは0.70〜0.99であることを
    特徴とする半導体装置。
  19. 【請求項19】 第1導電型の第1の半導体からなる柱
    状形状のチャンネル領域と、該チャンネル領域の側壁の
    周辺を囲むように形成されたゲート絶縁膜と該ゲート絶
    縁膜を囲むように形成されたゲート電極とを少なくとも
    具備するトランジスタであって、 前記チャンネル領域の上端部又は下端部のいずれかに対
    向して、それぞれ配置された前記トランジスタのソース
    領域又はドレイン領域の少なく共一方の領域の少なく共
    一部又は全部が、前記第1の半導体より禁制帯幅の小さ
    い第2の半導体から成り、 該第2の半導体から成る領域が、前記チャンネル領域の
    いずれか一方の端部に直接、接しているか、又は、第2
    導電型の第1の半導体からなる領域を介して、該チャン
    ネル領域のいずれか一方の端部に接していることを特徴
    とする半導体装置。
  20. 【請求項20】 絶縁体からなる領域を少なくともその
    最上層に有する支持基板と、該支持基板の上部に形成さ
    れた第1の半導体からなる第1導電型のチャンネル領域
    と、 該チャンネル領域を挟んで、対向して形成された第1お
    よび第2の主電極領域と、該チャンネル領域の上部に形
    成されたゲート絶縁膜と、該ゲート絶縁膜の上部に形成
    されたワード線と、該第1の主電極領域に接続されたビ
    ット線と、該第2の主電極領域と導通する蓄積容量部と
    を少なくとも具備するダイナミック・ランダムアクセス
    ・メモリ(DRAM)であって、 前記第1および第2の主電極領域の少なく共一方が、前
    記第1の半導体より禁制帯幅の小さい第2の半導体から
    成る領域を有するか、もしくはその全部が第2の半導体
    から成り、 該第2の半導体から成る領域は該チャンネル領域と直
    接、接するか、もしくは、第2導電型の第1の半導体か
    ら成る領域を介して、該チャンネル領域と接しているこ
    とを特徴とする半導体装置。
  21. 【請求項21】 支持基板と、該支持基板の上部に形成
    された、蓄積電極領域と、該蓄積電極領域と導通し、そ
    の上部に形成された第2導電型の第1の主電極領域と、
    該第1の主電極領域の上部に、該第1の主電極領域と接
    して形成された、第1導電型の第1の半導体からなる柱
    状形状のチャンネル領域と、該チャンネル領域の上部に
    形成された、第2導電型の第2の主電極領域と、該第2
    の主電極領域に接続されたビット線と、前記蓄積電極領
    域の側壁部を囲んだ容量絶縁膜と、該容量絶縁膜を囲ん
    だプレート電極と、前記チャンネル領域の側壁部を囲ん
    だゲート絶縁膜と、該ゲート絶縁膜を囲んだゲート電極
    と、該ゲート電極に接続されたワード線とを少なくとも
    具備するDRAMであって、 少なくとも前記第1および第2の主電極領域のいずれか
    は、前記第1の半導体よりも禁制帯幅の小さい第2の半
    導体からなる領域をその一部又は全部に具備し、該第2
    の半導体からなる領域は前記チャンネル領域と直接、接
    しているか、もしくは第2導電型の第1の半導体から成
    る領域を介して、該チャンネル領域と接続されているこ
    とを特徴とする半導体装置。
  22. 【請求項22】 第1導電型の第1の半導体又は絶縁体
    からなる領域を少なくともその最上層に有する支持基板
    と、その上部に形成された、第2導電型の第1の半導体
    からなるビット線領域と、該ビット線領域と導通し、そ
    の上部に形成された第1の主電極領域と、該第1の主電
    極領域の上部に形成された、第1導電型の第1の半導体
    からなる柱状形状のチャンネル領域と、該チャンネル領
    域の上部に形成された第2の主電極領域と、該第2の主
    電極領域に接続された蓄積容量部と、前記チャンネル領
    域側壁部の周囲を囲んだゲート絶縁膜と、該ゲート絶縁
    膜を囲んだゲート電極と、該ゲート電極に接続されたワ
    ード線とを少なくとも具備するDRAMであって、 少なくとも前記第1および第2の主電極領域のいずれか
    は、前記第1の半導体よりも禁制帯幅の小さい第2の半
    導体からなる領域を、その一部又は全部に具備し、該第
    2の半導体からなる領域は、前記チャンネル領域と直接
    接しているか、もしくは第2導電型の第1の半導体から
    なる領域を介して、前記チャンネル領域と接続されてい
    ることを特徴とする半導体装置。
  23. 【請求項23】 第1のトランジスタとキャパシタから
    なるユニットセルをマトリクス状に配置したセルアレイ
    部と、該セルアレイ部に接続された第2のトランジスタ
    を有する周辺回路とから少なくとも構成される集積回路
    であって、 前記第2のトランジスタのみが、ソースおよびドレイン
    領域の少なく共一方に、該第2のトランジスタのチャン
    ネル領域よりも禁制帯幅の小さい半導体からなる領域を
    その一部又は全部に具備することを特徴とする半導体装
    置。
  24. 【請求項24】 複数の第1のトランジスタを具備する
    論理処理回路と該論理処理回路に接続された第2のトラ
    ンジスタを具備する入出力インターフェイス回路とから
    少なくとも構成される集積回路であって、 前記第2のトランジスタのみが、ソースおよびドレイン
    領域の少なくとも一方に、該第2のトランジスタのチャ
    ンネル領域よりも禁制帯幅の小さい半導体からなる領域
    をその一部又は全部に具備することを特徴とする半導体
    装置。
  25. 【請求項25】 絶縁体からなる領域を少なくともその
    最上層に有する基体と、該基体の上部に形成された第1
    導電型の単結晶シリコン膜とからなるSOI基板を形成
    する第1ステップと、 該SOI基板上の単結晶シリコン膜の表面にゲート絶縁
    膜およびゲート電極領域を形成する第2ステップと、 該ゲート電極領域をマスクとして、Ge又はSnの少な
    く共一方のイオン、および第2導電型不純物イオンをイ
    オン注入する第3ステップと、 該イオン注入後のアニールを700℃以上で行う第4ス
    テップとによりイオン注入に伴う結晶欠陥の位置および
    方向を制御することを特徴とする半導体装置の製造方
    法。
  26. 【請求項26】 絶縁体からなる領域を少なくともその
    最上層に有する基体と、該基体の上部に形成された第1
    導電型の単結晶シリコン膜とからなるSOI基板を形成
    する第1ステップと、 該SOI基板上の単結晶シリコン膜の表面にゲート絶縁
    膜およびゲート電極領域を形成する第2ステップと、 該ゲート電極領域をマスクとしてGe又はSnの少なく
    とも一方のイオンをイオン注入する第3ステップと、 該ゲート電極領域の両側に側壁絶縁膜を形成する第4ス
    テップと、 前記ゲート電極および側壁絶縁膜をマスクとして第2導
    電型不純物のイオンをイオン注入する第5ステップと、 該第5ステップ後の該SOI基板を所定の温度で熱処理
    し、該第2導電型不純物を、該Ge又はSnの少なく共
    一方の存在する領域を超えて拡散させる第6ステップと
    から少なくともなることを特徴とする半導体装置の製造
    方法。
  27. 【請求項27】 絶縁体からなる領域を少なくともその
    最上層に有する基体と、該基体の上部に形成された第1
    導電型の単結晶シリコン膜とからなるSOI基板を形成
    する第1ステップと、 該SOI基板上の単結晶シリコン膜の表面にゲート絶縁
    膜およびゲート電極領域を形成する第2ステップと、 該ゲート電極領域をマスクとして第2導電型不純物イオ
    ンをイオン注入する第3ステップと、 前記ゲート電極領域の両側に側壁絶縁膜を形成する第4
    ステップと、 該ゲート電極および側壁絶縁膜をマスクとしてGe又は
    Snの少なく共一方のイオンをイオン注入する第5ステ
    ップとから少なくとも成り、該第5ステップにおいて側
    壁絶縁膜の少なく共一部を透過して単結晶シリコン膜に
    イオンが注入されるべく加速電圧を調整することを特徴
    とする半導体装置の製造方法。
  28. 【請求項28】 前記第5ステップにおいてさらに、ゲ
    ート電極領域およびゲート絶縁膜を透過して前記単結晶
    シリコン膜にイオンが注入されるべく、加速電圧を調整
    してイオン注入を行うことを特徴とする請求項27記載
    の半導体装置の製造方法。
  29. 【請求項29】 絶縁体からなる領域を少なくともその
    最上層に有する基体と、該基体の上部に形成された第1
    導電型の単結晶シリコン膜とからなるSOI基板を形成
    する第1ステップと、 前記単結晶シリコン膜上にゲート絶縁膜およびゲート電
    極領域を形成する第2ステップと、 該ゲート電極領域をマスクとして、Ge又はSnの少な
    く共一方のイオン、および第2導電型不純物イオンをイ
    オン注入する第3ステップと、 該イオン注入後に所定の基板温度において熱処理を行な
    うことにより前記単結晶シリコン膜よりも禁制帯幅の小
    さい狭バンドギャップ領域を該ゲート電極の近傍に形成
    する第4ステップと、 該狭バンドギャップ領域の上部に該狭バンドギャップ領
    域に接して高融点金属を形成する第5ステップと、 第5ステップの後の熱処理により前記狭バンドギャップ
    領域の上部に高融点金属のシリサイド膜を形成する第6
    ステップとから少なくとも成ることを特徴とする半導体
    装置の製造方法。
  30. 【請求項30】 絶縁体からなる領域を少なくともその
    最上層に有する基体と、該基体の上部に形成された第1
    導電型の第1の単結晶シリコン膜とからなるSOI基板
    を形成する第1ステップと、 前記第1の単結晶シリコン膜の一部を選択的にエッチン
    グ除去し、該第1の単結晶シリコン膜の上部に選択的に
    シリコンよりも禁制帯幅の小さい半導体からなる層を形
    成する第2ステップと、 全面に第2の単結晶シリコン膜を形成し、その表面を平
    坦化する第3ステップと、 前記第2の単結晶シリコン膜の上にゲート絶縁膜および
    ゲート電極領域を形成する第4ステップと、 該ゲート電極領域をマスクに一導電型不純物イオンを前
    記第2の単結晶シリコン膜にイオン注入し、その後アニ
    ールする第5ステップとから少なくともなることを特徴
    とする半導体装置の製造方法。
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