JP2901205B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JP2901205B2 JP2901205B2 JP8698891A JP8698891A JP2901205B2 JP 2901205 B2 JP2901205 B2 JP 2901205B2 JP 8698891 A JP8698891 A JP 8698891A JP 8698891 A JP8698891 A JP 8698891A JP 2901205 B2 JP2901205 B2 JP 2901205B2
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- thin film
- film transistor
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Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置、イメージ
センサ等に用いることができる薄膜トランジスタに関す
る。
センサ等に用いることができる薄膜トランジスタに関す
る。
【０００２】
【従来の技術】近年、薄膜トランジスタはＯＡ機器のデ
ィスプレイ、ポケットサイズのテレビ受像器等の液晶表
示装置の駆動トランジスタとして実用化されている。ま
た、ポータブル機器・大型コンピュータ等の主記憶メモ
リに用いられる大容量ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎ
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の相補型ＭＯＳ
トランジスタとして開発が進められている。
ィスプレイ、ポケットサイズのテレビ受像器等の液晶表
示装置の駆動トランジスタとして実用化されている。ま
た、ポータブル機器・大型コンピュータ等の主記憶メモ
リに用いられる大容量ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎ
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の相補型ＭＯＳ
トランジスタとして開発が進められている。
【０００３】以下図３に従って従来の薄膜トランジスタ
の一例を示す。図３はｐ型薄膜トランジスタの内部構造
を示す断面図を示したものである。
の一例を示す。図３はｐ型薄膜トランジスタの内部構造
を示す断面図を示したものである。
【０００４】図３において、１２は絶縁基体、１３は能
動層となるポリシリコン薄膜、１４はゲート絶縁膜とな
る誘電体膜、１５はゲート電極となる導電性膜、１６は
ポリシリコン薄膜１３の一部でｐ型になっているソース
領域、１７はポリシリコン薄膜１３の一部でｐ型になっ
ているドレイン領域、１８はソース電極となる導電性
膜、１９はドレイン電極となる導電性膜である。
動層となるポリシリコン薄膜、１４はゲート絶縁膜とな
る誘電体膜、１５はゲート電極となる導電性膜、１６は
ポリシリコン薄膜１３の一部でｐ型になっているソース
領域、１７はポリシリコン薄膜１３の一部でｐ型になっ
ているドレイン領域、１８はソース電極となる導電性
膜、１９はドレイン電極となる導電性膜である。
【０００５】上記構成において、負のゲート電圧を印加
すると、能動層１３のゲートの下の領域にｐ型のチャネ
ルと呼ばれる導電層が形成され、この導電層によりソー
ス領域１６、ドレイン領域１７が電気的に接続される。
この状態で負のドレイン電圧を印加すると、キャリアで
あるホールがチャネルを通じてソース領域１６からドレ
イン領域１７へ流れることによりドレイン電流が生じ
る。チャネルの形成はゲート電圧により決定されるの
で、負のドレイン電圧をバイアスとして印加した状態
で、ゲート電圧を変えることによりドレイン電流を変調
することができる。
すると、能動層１３のゲートの下の領域にｐ型のチャネ
ルと呼ばれる導電層が形成され、この導電層によりソー
ス領域１６、ドレイン領域１７が電気的に接続される。
この状態で負のドレイン電圧を印加すると、キャリアで
あるホールがチャネルを通じてソース領域１６からドレ
イン領域１７へ流れることによりドレイン電流が生じ
る。チャネルの形成はゲート電圧により決定されるの
で、負のドレイン電圧をバイアスとして印加した状態
で、ゲート電圧を変えることによりドレイン電流を変調
することができる。
【０００６】
【発明が解決しようとする課題】このような従来の薄膜
トランジスタでは、ポリシリコン薄膜１３と誘電体膜１
４の界面でキャリアが散乱され、電界効果移動度が低く
なることによりトランジスタの電流駆動能力が低くなる
という課題があった。
トランジスタでは、ポリシリコン薄膜１３と誘電体膜１
４の界面でキャリアが散乱され、電界効果移動度が低く
なることによりトランジスタの電流駆動能力が低くなる
という課題があった。
【０００７】本発明は上記課題を解決するもので、電流
駆動能力の高い薄膜トランジスタを提供することを目的
とする。
駆動能力の高い薄膜トランジスタを提供することを目的
とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明の薄膜トランジスタは、絶縁基体上に形成され
た半導体層と、その半導体層上にゲート絶縁膜を介して
形成されたゲート電極と、そのゲート電極の両側の、前
記半導体層上に形成されたソース、ドレイン領域とを少
なくとも有する薄膜トランジスタにおいて、前記ゲート
絶縁膜下の半導体層が、下から順次ポリシリコン半導体
層、多結晶Ｓｉ 1-x Ｇｅ x 半導体層およびポリシリコンバ
ッファ層を積層した多層膜であって、前記多結晶Ｓｉ
1-x Ｇｅ x 半導体層に量子井戸からなる埋め込み型のチャ
ネルが形成されていることを特徴とするものである。
に本発明の薄膜トランジスタは、絶縁基体上に形成され
た半導体層と、その半導体層上にゲート絶縁膜を介して
形成されたゲート電極と、そのゲート電極の両側の、前
記半導体層上に形成されたソース、ドレイン領域とを少
なくとも有する薄膜トランジスタにおいて、前記ゲート
絶縁膜下の半導体層が、下から順次ポリシリコン半導体
層、多結晶Ｓｉ 1-x Ｇｅ x 半導体層およびポリシリコンバ
ッファ層を積層した多層膜であって、前記多結晶Ｓｉ
1-x Ｇｅ x 半導体層に量子井戸からなる埋め込み型のチャ
ネルが形成されていることを特徴とするものである。
【０００９】
【作用】本発明の薄膜トランジスタは上記した構成によ
り、ゲート絶縁膜との界面からポリシリコンバッファ層
を介して隔離された多結晶Ｓｉ1-xＧｅx半導体層内に埋
め込み型のチャネルが形成され、ゲート絶縁膜とポリシ
リコンバッファ層との界面におけるキャリアの表面散乱
の影響を減らすことができる。したがってキャリアの電
界効果移動度を大きくすることができ、トランジスタの
電流駆動能力を高くすることができる。
り、ゲート絶縁膜との界面からポリシリコンバッファ層
を介して隔離された多結晶Ｓｉ1-xＧｅx半導体層内に埋
め込み型のチャネルが形成され、ゲート絶縁膜とポリシ
リコンバッファ層との界面におけるキャリアの表面散乱
の影響を減らすことができる。したがってキャリアの電
界効果移動度を大きくすることができ、トランジスタの
電流駆動能力を高くすることができる。
【００１０】
【実施例】以下、本発明の一実施例を図１、図２を参照
しながら説明する。図１がｐ型薄膜トランジスタの内部
構成を示す断面図、図２が図１のＡ−Ａ′線に沿ったフ
ラットバンド状態でのエネルギーバンド図である。
しながら説明する。図１がｐ型薄膜トランジスタの内部
構成を示す断面図、図２が図１のＡ−Ａ′線に沿ったフ
ラットバンド状態でのエネルギーバンド図である。
【００１１】図１において、１は絶縁基体、２はポリシ
リコン半導体等で形成された島状の多層膜からなる能動
層、３はｎ型ポリシリコン半導体層、４はｎ型多結晶Ｓ
ｉ1- xＧｅx半導体層、５はｎ型ポリシリコンバッファ
層、６は誘電体膜からなるゲート絶縁膜、７はゲート電
極、８，９はゲート電極７の両側の、能動層２の一部で
不純物が多くドープされてｐ型になっているソース領域
およびドレイン領域、１０はソース電極、１１はドレイ
ン電極である。図２において、２０は伝導帯、２１はフ
ェルミ準位、２２は価電子帯である。
リコン半導体等で形成された島状の多層膜からなる能動
層、３はｎ型ポリシリコン半導体層、４はｎ型多結晶Ｓ
ｉ1- xＧｅx半導体層、５はｎ型ポリシリコンバッファ
層、６は誘電体膜からなるゲート絶縁膜、７はゲート電
極、８，９はゲート電極７の両側の、能動層２の一部で
不純物が多くドープされてｐ型になっているソース領域
およびドレイン領域、１０はソース電極、１１はドレイ
ン電極である。図２において、２０は伝導帯、２１はフ
ェルミ準位、２２は価電子帯である。
【００１２】上記構成において動作を説明すると、能動
層２のゲート絶縁膜６の下の領域では図２に示すように
価電子帯２２においてエネルギーバンドの不連続性が顕
著になり、多結晶Ｓｉ1-xＧｅx半導体層４にホールの量
子井戸が形成されてホールを閉じ込めることが可能とな
る。ゲート電極７に負の電圧を印加することにより上記
量子井戸内のホールの数を増やすことができ、量子井戸
内に導電層が形成される。その導電層が薄膜トランジス
タの埋め込み型のチャネルとして動作する。したがって
ゲート絶縁膜との界面におけるキャリアの表面散乱の影
響が減り、ホールの電界効果移動度が大きくなるので、
トランジスタの電流駆動能力が高くなる。
層２のゲート絶縁膜６の下の領域では図２に示すように
価電子帯２２においてエネルギーバンドの不連続性が顕
著になり、多結晶Ｓｉ1-xＧｅx半導体層４にホールの量
子井戸が形成されてホールを閉じ込めることが可能とな
る。ゲート電極７に負の電圧を印加することにより上記
量子井戸内のホールの数を増やすことができ、量子井戸
内に導電層が形成される。その導電層が薄膜トランジス
タの埋め込み型のチャネルとして動作する。したがって
ゲート絶縁膜との界面におけるキャリアの表面散乱の影
響が減り、ホールの電界効果移動度が大きくなるので、
トランジスタの電流駆動能力が高くなる。
【００１３】なお、図１の能動層２はソース領域８、ド
レイン領域９を含めて３層構造になっているが、３層構
造が意味をなすのはゲート電極７の下の部分であるの
で、その部分のみを図示した。したがって製法によって
は図１のような構造にしてもよいことは当然である。
レイン領域９を含めて３層構造になっているが、３層構
造が意味をなすのはゲート電極７の下の部分であるの
で、その部分のみを図示した。したがって製法によって
は図１のような構造にしてもよいことは当然である。
【００１４】
【発明の効果】以上の実施例から明らかなように本発明
によれば、ゲート絶縁膜下の半導体層が、下から順次ポ
リシリコン半導体層、多結晶Ｓｉ1-xＧｅx半導体層およ
びポリシリコンバッファ層を積層した多層膜であって、
前記前記多結晶Ｓｉ 1-x Ｇｅ x 半導体層に量子井戸からな
る埋め込み型のチャネルが形成されているので、キャリ
アの電界効果移動度が大きくすることができ、電流駆動
能力の高い薄膜トランジスタを提供できる。
によれば、ゲート絶縁膜下の半導体層が、下から順次ポ
リシリコン半導体層、多結晶Ｓｉ1-xＧｅx半導体層およ
びポリシリコンバッファ層を積層した多層膜であって、
前記前記多結晶Ｓｉ 1-x Ｇｅ x 半導体層に量子井戸からな
る埋め込み型のチャネルが形成されているので、キャリ
アの電界効果移動度が大きくすることができ、電流駆動
能力の高い薄膜トランジスタを提供できる。
【図１】本発明の一実施例の薄膜トランジスタの断面図
【図２】図１のＡ−Ａ′線に沿ったフラットバンド状態
でのエネルギーバンド図
でのエネルギーバンド図
【図３】従来の薄膜トランジスタの断面図
１ 絶縁基体 ２ 能動層 ３ ｎ型ポリシリコン半導体層（ポリシリコン半導体
層） ４ ｎ型多結晶Ｓｉ1-xＧｅx半導体層（多結晶Ｓｉ
1-xＧｅx 半導体層） ５ ｎ型ポリシリコンバッファ層（ポリシリコンバッ
ファ層） ６ ゲート絶縁膜 ７ ゲート電極 ８ ソース領域 ９ ドレイン領域 １０ ソース電極 １１ ドレイン電極
層） ４ ｎ型多結晶Ｓｉ1-xＧｅx半導体層（多結晶Ｓｉ
1-xＧｅx 半導体層） ５ ｎ型ポリシリコンバッファ層（ポリシリコンバッ
ファ層） ６ ゲート絶縁膜 ７ ゲート電極 ８ ソース領域 ９ ドレイン領域 １０ ソース電極 １１ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786
Claims (1)
- 【請求項１】 絶縁基体上に形成された半導体層と、そ
の半導体層上にゲート絶縁膜を介して形成されたゲート
電極と、そのゲート電極の両側の、前記半導体層に形成
されたソース、ドレイン領域とを少なくとも有する薄膜
トランジスタにおいて、前記ゲート絶縁膜下の半導体層
が、下から順次ポリシリコン半導体層、多結晶Ｓｉ1-x
Ｇｅx半導体層およびポリシリコンバッファ層を積層し
た多層膜であって、前記多結晶Ｓｉ 1-x Ｇｅ x 半導体層に
量子井戸からなる埋め込み型のチャネルが形成されてい
ることを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8698891A JP2901205B2 (ja) | 1991-04-18 | 1991-04-18 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8698891A JP2901205B2 (ja) | 1991-04-18 | 1991-04-18 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04320063A JPH04320063A (ja) | 1992-11-10 |
| JP2901205B2 true JP2901205B2 (ja) | 1999-06-07 |
Family
ID=13902249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8698891A Expired - Fee Related JP2901205B2 (ja) | 1991-04-18 | 1991-04-18 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901205B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3144032B2 (ja) * | 1992-03-30 | 2001-03-07 | ソニー株式会社 | 薄膜トランジスタ及びその製造方法 |
| JP3361922B2 (ja) * | 1994-09-13 | 2003-01-07 | 株式会社東芝 | 半導体装置 |
| US5985703A (en) | 1994-10-24 | 1999-11-16 | Banerjee; Sanjay | Method of making thin film transistors |
| JP4647889B2 (ja) * | 2003-04-25 | 2011-03-09 | 富士通セミコンダクター株式会社 | ショットキーソース・ドレイン構造を有する電界効果トランジスタの製造方法 |
-
1991
- 1991-04-18 JP JP8698891A patent/JP2901205B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04320063A (ja) | 1992-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |