JPS5814747B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、絶縁ゲート形の半導体装置とＰＮ接合を組み
合わせて得られる半導体記憶装置に関するものである。

従来から１トランジスタ１容量形の半導体記憶装置とし
て知られている素子の縦断面図を第１図に示す。

第１図において、たとえば、１０は低不純物濃度のＰ形
半導体基板であり、この表面にＰ形半導体領域２０と酸
化膜領域３０とをチャンネルストッパーとして形成し、
さらに、Ｎ形半導体領域６０．６１を形成する。

Ｎ形半導体領域６０．６１に一部重なるように半導体基
板１０上に酸化膜を成長させてゲート酸化膜７０，７１
とし、ゲート酸化膜７０．７１上にそれぞれゲート金属
８０．８１を形成する。

さらに、半導体表面を保護するためと多層配線を可能に
するために酸化膜９０を形成する。

１００はＮ形半導体領域６０から取り出した電極である
。

この記憶装置は、ゲート金属８０をワードライン、Ｎ形
半導体領域６０をビットライン、ゲート金属８１をスト
レイジラインとして用いる。

ゲート金属８１からなるストレイジラインは、Ｎ形半導
体領域６１をドレインとし、ゲート金属８１をゲートと
したＭＯＳ容量のゲート部に相当し、ストレイジライン
に、ゲート酸化膜７１に接した半導体基板表面のしきい
値電圧より高い電圧を印加することにより、ゲート酸化
膜７１の下のＰ形半導体基板１０の表面に反転層を形成
させることができる。

この反転層を一つの電極とするＭＯＳ容量を、記憶容量
とする。

また、Ｎ形半導体領域６１をソース、Ｎ形半導体領域６
０をドレインとし、ゲート金属８０をゲートとしたＭＯ
Ｓトランジスタをトランスファゲートとして用いる。

“ハイレベル“を書き込む場合、ビットラインを高電位
にし、ワードラインをゲート酸化膜７０と接した半導体
基板表面のしきい値電圧以上にする電圧を印加すること
によりゲート金属８０をゲートとしたＭＯＳトランジス
タは導通状態となり、Ｎ形半導体領域６１は、Ｎ形半導
体領域６０の電位から、ゲート酸化膜７０と接した半導
体基板表面のしきい値電圧を引いた電圧となって、上記
の反転層にも電子が注入される。

この状態からワードラインの電圧をゲート酸化膜７０と
接した半導体基板表面のしきい値電圧以下に下げれば、
トランスファゲートは非導通状態となりビットラインの
電圧の変化に関係せず、反転層内に注入された電子は固
定される。

ただし、ストレイジラインは、常にゲート酸化膜７１と
接した半導体基板表面のしきい値電圧以上に保持しなけ
ればならない。

また、“ロウレベル“を書き込む場合は、ビットライン
を低電位とした後、ワードラインにゲート酸化膜７０と
接した半導体基板表面のしきい値電圧以上の電圧を印加
することにより、反転層内に蓄積されていた電子は、ビ
ットラインに引き抜かれ、その後、ワードラインをゲー
ト酸化膜７０と接した半導体基板表面のしきい値電圧以
下にすれば、記憶容量部に“ロウレベル“が書き込まれ
たことになる。

読み出しは、ビットラインの電圧を一定のフローテイン
グレベルに固定した後、ワードラインの電圧をゲート酸
化膜７０と接した半導体基板表面のしきい値電圧以上に
して、ビットラインの電圧変位を検出することにより可
能となる。

この素子は、３トランジスタ、４トランジスタ、のダイ
ナミック型のＭＯＳ記憶素子に比べて、一素子の占有面
積を小さくすることができるが、大容量の記憶装置を指
向する点からは集積度を上げるのに十分でなく、マた、
ワードライン、ビットライン、ストレイジラインの３ラ
インを必要とし、ストレイジラインの配線とストレイジ
領域に多大な面積を費しやすいので集積度低下の欠点を
有すると共に、ストレイジ領域が半導体基板表面の反転
層を利用しているため、表面準位、トラップ等によるリ
ーク電流が増え、記憶情報のリフレッシュ間隔が短かく
なり、システム設計上の問題点となる可能性を有してい
る。

上記の１トランジスタ１容量型の記憶素子の１部の欠点
を補ぎなった記憶素子の構造を第２図に示す。

第２図において、たとえば、１０は低不純物濃度Ｐ形半
導体基板であり、この表面にＰ形半導体領域２０と酸化
膜領域３０とをチャンネルストッパーとして形成し、さ
らに、Ｎ形半導体領域６０ ．６１を形成する。

Ｎ形半導体領域６０．６１に一部重なるように半導体基
板上に酸化膜を成長させてゲート酸化膜７０とし、ゲー
ト酸化膜７０上にゲート金属８０を形成したものである
。

さらに、半導体表面を保護するためと、多層配線を可能
にするため酸化膜９０を形成する。

１００はＮ形半導体領域６０から取シ出した電極である
。

この記憶素子はＮ形半導体領域６０をビットライン、ゲ
ート金属８０をワードラインとして用いる２ライン方式
であり、記憶容量はＰ形半導体基板１０とＮ形半導体領
域６１との接合容量を用いる。

また、Ｎ形半導体領域６０をドレイン、Ｎ形半導体領域
６１をソースとし、ゲート金属８０をゲートとしたＭＯ
Ｓトランジスタをトランスファゲートとして用いる。

“ハイレベル“を書き込む場合、ビットラインを高電位
にし、ワードラインをゲート酸化膜７０と接した半導体
基板表面のしきい値電圧以上にすることにより、トラン
スファゲートを導通状態とし、Ｎ形半導体領域６１はＮ
形半導体領域６０の電位からゲート酸化膜７０と接した
半導体基板表面のしきい値電圧を引いた電位となり、Ｐ
形半導体基板１０とＮ形半導体領域６１との接合部と酸
化膜９０にはさまれたポテンシャル井戸に電子が注入さ
れる。

この状態からワードラインの電圧をゲート酸化膜７０と
接した半導体基板表面のしきい値電圧以下に下げれば、
トランスファゲートは非導通状態となり、ビットライン
の電圧の変化に関係せず、ポテンシャル井戸に注入され
た電子は固定される。

また、“ロウレベル“を．書き込む場合は、ビットライ
ンを零電位にした後、ワードラインをゲート酸化膜７０
と接する半導体基板表面のしきい値電圧より高電位にす
ることによ９、ポテンシャル井戸に注入されていた電子
をビットラインに引き抜き、その後、ワードラインをゲ
ート酸化膜７０と接した半導体基板表面のしきい値電圧
以下にすれば、“ロウレベル”が書き込まれたことにな
る。

読み出しは、ビットラインの電位を一定のフローテイン
グレベルに固定した後、ワードラインの電圧をゲート酸
化膜７０と接した半導体基板表面のしきい値電圧以上に
して、ビットラインの電圧変位を検出することにより可
能となる。

この素子は、低不純物濃度のＰ形半導体基板１０とＮ形
半導体領域６１との接合容量を記憶容量として用いるた
め、単位面積当りの容量が小さく、記憶容量部の面積を
広くしなければ、読み出し時のビットラインの電圧変位
が大きくならず、記憶装置の設計上特別な注意を必要と
すると共に、記憶素子の面積を大きくすることは大容量
・高集積化には適さない欠点を有する。

本発明は、上記の点に鑑みてなされたので、小面積で、
リーク電流が少なく、大きな記憶容量を持ち、なおかつ
、２ライン方式である半導体記憶装置を提供することを
目的としたものである。

第３図は、本発明の一実施例の縦断面図である。

１０は低不純物濃度のＰ形半導体基板であり、この表面
にＰ形半導体領域２０と酸化膜領域３０とをチャンネル
ストッパーとして形成し、酸化膜領域３０以外の半導体
基板表面部の適当な部分にＰ形半導体領域４０を形成し
、さらにＮ形半導体領域６０を形成する。

Ｐ形半導体領域４０と半導体基板表面との間にＰ形半導
体領域４０側から順次、Ｎ形半導体領域５０、Ｐ形半導
体領域４１を形成する。

この場合、Ｎ形半導体領域５０はＮ形半導体領域６０に
近い部分で半導体基板表面に露出し、Ｐ形半導体領域４
０とＰ形半導体領域４１とはＰＮ接合を介さずに電気的
に接続されているようにする。

以上のようにして、半導体基板内部に二重のＰＮ接合を
形成する。

Ｎ形半導体領域５０，６０に一部重なるように半導体基
板１０上に酸化膜を成長させ、ゲート酸化膜７０とし、
ゲート酸化膜７０上にゲート金属８０を形成する。

さらに半導体表面を保護するためと多層配線を可能にす
るために酸化膜９０を形成する。

１００はＮ形半導体領域６０から取り出した電極である
。

この記憶素子は、Ｎ形半導体領域６０をビットライン、
ゲート金属８０をワードラインとして用いる２ライン方
式であり、記憶容量は、Ｐ形半導体領域４０．４１とＮ
形半導体領域５０との接合容量を用いる。

また、Ｎ形半導体領域６０をドレイン、Ｎ形半導体領域
５０をソースとし、ゲート金属８０をゲートとしたＭＯ
Ｓトランジスタをトランスファゲートとして用いる。

記憶容量部に“ハイレベル“を書き込む場合は、Ｎ形半
導体領域６０を高電位にし、ワードラインをゲート酸化
膜７０と接した半導体基板表面のしきい値電圧より高い
電圧にすることにより、トランスファゲートを導通状態
にし、Ｎ形半導体領域５０に電子を注入する。

Ｎ形半導体領域５０は、Ｐ形半導体領域４０．４１とＰ
形半導体基板１０とで囲まれたポテンシャル井戸を形成
し、このポテンシャル井戸内に電子を注入し、固定させ
“ハイレベル“を記憶容量に書き込む。

また、“ロウレベル“を記憶容量に書き込む場合には、
ビットラインを低電位にした後、ゲート酸化膜７０に接
した半導体基板表面のしきい値電圧以上にワードライン
の電位を上げることにより、トランスファゲートを導通
状態にし、電子をビットラインへ引き抜き、その後、ワ
ードラインの電位を、ゲート酸化膜７０と接した半導体
基板表面のしきい値電圧以下にすることにより、トラン
スファゲートを非導通状態とれば、Ｎ形半導体領域５０
のポテンシャル井戸内に電子は注入されておらず“ロウ
レベル”が書き込まれる。

読み出しは、ビットラインを一定のフローテイングレベ
ルに固定した後、ワードラインにゲート酸化膜７０と接
した半導体基板表面のしきい値電圧以上の電位を与える
ことにより、Ｎ形半導体領域５０に蓄積されていた電子
がビットラインに引き抜かれるか、または、Ｎ形半導体
領域５０に注入されるかで、ビットラインの電位が変化
し、その変位を検出することにより可能となる。

この半導体記憶装置は、内部の接合容量を用いているた
め、ゲート酸化膜を利用した記憶装置より表面の結晶の
不均一性や表面準位のトラップなどが問題とならずリー
ク電流が少ないので、記憶保持時間の長い記憶素子が得
られること、また、比較的濃度の高い半導体領域の接合
が用いられており、接合が基板の垂直方向に対して２重
になっているので、ゲート酸化膜を利用した記憶容量と
比べ、単位面積当り２倍程度以上の容量値が容量に得ら
れるため、高集積化・高密度化に適した記憶素子が得ら
れること、２ライン方式のため、表面に自由度が得られ
ることの特徴を有する。

第４図は、他の実施例の縦断面図である。

記憶素子としての動作原理は、全く同じである。

第３図に示した実施例では、マスク合わせずれのため、
実効的な記憶容量面積の低減をまねくが、本実施例では
、このような欠点を除去するために、トランスファゲー
トとして動作するＭＯＳトランジスタのゲート酸化膜直
下までＰ形半導体領域４０を形成する。

しかし、この状態でも記億素子として動作するが、ゲー
ト酸化膜７０に接したＰ形半導体領域表面のしきい値電
圧が高くなるために、ゲート金属８０に極めて高電位を
与えなければ、トランスファゲートを導通状態にするこ
とができない。

この欠点を補うためには、Ｐ形半導体領域４０の半導体
基板表面に接する領域４２の不純物濃度を実効的に低下
させる必要があるが、これは通常よく知られているよう
に、Ｎ形不純物をＰ形半導体領域４２に適当量注入する
ことにより達成される。

Ｐ形半導体領域４０のゲート酸化膜７０と接する部分を
低不純物濃度のＰ形半導体領域４２とすることにより、
低電圧で動作する記憶素子が得られると共に、Ｐ形半導
体基板１０のゲート酸化膜７０に接する部分１１に上記
のＮ形不純物を導入することにより、トランスファゲー
トの実効チャンネル長を低減させることができ、高速動
作も可能にすることができる。

第５図は、本発明のさらに他の実施例の縦断面図である
。

この実施例では、Ｐ形半導体領域４０のＮ形半導体領域
５０と反対側にＮ形半導体領域５０と一部接するように
Ｎ形半導体領域５１を設けている。

従って、ＰＮ接合が３重になっており、この３重のＰＮ
接合の接合容量が記憶容量となる。

その他の動作は、第３図、第４図に示した実施例と同様
である。

さらに、ＰＮ接合を４重以上にしても同様の働きをする
。

本発明においては、半導体各部分の導電形を実施例と反
対の導電形にし、印加電圧の極性を逆にしても、同様の
記憶装置が得られることはいうまでもない。

また、各酸化膜も酸化膜に限られるわけでなく、窒化膜
その他の絶縁膜で置換可能である。

以上詳述したように、本発明による半導体記憶装置にお
いては、１トランジスタ１容量形の記憶素子のトランス
ファーゲートとなるＭＯＳトランジスタのソース領域部
に導電形が順次逆になる少くとも三つの半導体領域を設
け、これら少くとも三つの半導体領域により形成される
ＰＮ接合の接合容量を記憶容量として利用するので、リ
ーク電流が少なくて記憶保持時間が長く、記憶容量が大
きい記憶装置が得られる効果がある。

また、２ライン方式のため、表面の自由度が大きい効果
がある。

【図面の簡単な説明】

第１図は従来の半導体記憶装置の代表的部分の縦断面図
、第２図は従来の他の半導体記憶装置の代表的部分の縦
断面図、第３図は本発明の一実施例の半導体記憶装置の
代表的部分の縦断面図、第４図および第５図はそれぞれ
他の実施例の代表的部分の縦断面図である。 図において、１０はＰ形の半導体基板、４０，４１はＰ
形半導体領域、５０はソース領域であるＮ形半導体領域
、６０はドレイン領域であるＮ形半導体領域、７０はゲ
ート酸化膜である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。

Claims (1)

1. 【特許請求の範囲】 １ 第１の導電形の半導体基板の表面部に設けられた第
   １の第２導電形領域、この第１の第２導電形領域と所定
   間隔をおいて上記半導体基板の表面より内部へ向って設
   けられ導電形が順次反対になり同一の導電形の領域は一
   部において連続しており、表面より１番目の第２導電形
   領域（第２の第２導電形領域）は少くとも一部が上記第
   １の第２導電形領域側において上記半導体基板の表面に
   露出している少くとも三つの半導体領域、および上記第
   １および第２の第２導電形領域の間の上記半導体基板の
   表面を覆って設けられた絶縁膜を備え、上記第２の第２
   導電形領域をソース領域、上記第１の第２導電形領域を
   ドレイン領域、上記絶縁膜をゲート絶縁膜とするＭＯＳ
   トランジスタをトランスファーゲートとし、導電形が順
   次反対になる上記少くとも三つの半導体領域により形成
   されるＰＮ接合の接合容量を記憶容量とすることを特徴
   とする半導体記憶装置。 ２ 第２の第２導電形領域に半導体基板の内側において
   接する第１導電形領域がゲート絶縁膜に接する部分を有
   することを特徴とする特許請求の範囲第１項記載の半導
   体記憶装置。 ３ 第２の第２導電形領域に半導体基板の内側において
   接する第１導電形領域のゲート絶縁膜に接する部分の実
   効不純物濃度を低下させたことを特徴とする特許請乗の
   範囲第２項記載の半導体記憶装置。