JP2848272B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に高速性および高集積性を実現するメモリに関する。
特に高速性および高集積性を実現するメモリに関する。
【０００２】
【従来の技術】絶縁膜上の半導体層に形成するｎチャネ
ル電界効果型トランジスタ、すなわちＳＯＩ（Silicon
On Insulator）ＭＯＳＦＥＴにおいて、ドレイン端の衝
突電離により生じる正孔が半導体層（ＳＯＩ層）に蓄積
する結果生じる電位分布の変化に伴う電流値の変化を利
用したメモリ素子（Multistable Charge-Controlled Me
mory；図６参照）が、タック（Tack）等により、アイイ
ーイーイー、トランザクションズ オブ エレクトロンデ
バイス、３７巻１３７３ページ(Marnix R.Tack等、“Th
e Multistable Charge-Controlled Memory Effect in S
OI MOS Transistors at Low Temperatures”、IEEE Tra
ns. Electron Devices、 Vol.37、p1373、1990年）に報
告されている。図６において、１はシリコン基板、２は
埋め込み酸化膜（ＳｉＯ2）、５はｐ型シリコン半導体
層（ＳＯＩ層）、６はゲート酸化膜、７はゲート電極、
８、９はソース、ドレイン電極をそれぞれ示している。
ル電界効果型トランジスタ、すなわちＳＯＩ（Silicon
On Insulator）ＭＯＳＦＥＴにおいて、ドレイン端の衝
突電離により生じる正孔が半導体層（ＳＯＩ層）に蓄積
する結果生じる電位分布の変化に伴う電流値の変化を利
用したメモリ素子（Multistable Charge-Controlled Me
mory；図６参照）が、タック（Tack）等により、アイイ
ーイーイー、トランザクションズ オブ エレクトロンデ
バイス、３７巻１３７３ページ(Marnix R.Tack等、“Th
e Multistable Charge-Controlled Memory Effect in S
OI MOS Transistors at Low Temperatures”、IEEE Tra
ns. Electron Devices、 Vol.37、p1373、1990年）に報
告されている。図６において、１はシリコン基板、２は
埋め込み酸化膜（ＳｉＯ2）、５はｐ型シリコン半導体
層（ＳＯＩ層）、６はゲート酸化膜、７はゲート電極、
８、９はソース、ドレイン電極をそれぞれ示している。
【０００３】その原理を説明するために、図６に示す素
子のチャネル部による縦方向断面における電位分布を、
ＳＯＩ層中に正孔が蓄積している場合を図７から図９に
示す。
子のチャネル部による縦方向断面における電位分布を、
ＳＯＩ層中に正孔が蓄積している場合を図７から図９に
示す。
【０００４】ＳＯＩ層が完全空乏化している場合は（図
７参照）、基板電極に負の電圧（バックゲート電圧）を
印加すると、基板からの電界が直接チャネルに影響する
ため、チャネル表面の縦方向の電位勾配が大きく、トラ
ンジスタのしきい値電圧Ｖthが高くなる。
７参照）、基板電極に負の電圧（バックゲート電圧）を
印加すると、基板からの電界が直接チャネルに影響する
ため、チャネル表面の縦方向の電位勾配が大きく、トラ
ンジスタのしきい値電圧Ｖthが高くなる。
【０００５】完全空乏化したＳＯＩ層に正孔が流入し、
ＳＯＩ層が中性に戻った場合の縦方向の電位分布を図８
に示す。また、図８に示す状態よりも、正孔の蓄積がさ
らに顕著な場合を図９に示す。
ＳＯＩ層が中性に戻った場合の縦方向の電位分布を図８
に示す。また、図８に示す状態よりも、正孔の蓄積がさ
らに顕著な場合を図９に示す。
【０００６】これらの場合、基板からの電界が正孔によ
って終端されるため、基板電界がチャネル表面の電位分
布に与える影響が小さくなり、チャネル表面の電位勾配
が低下し、トランジスタのしきい値電圧Ｖthが低下す
る。
って終端されるため、基板電界がチャネル表面の電位分
布に与える影響が小さくなり、チャネル表面の電位勾配
が低下し、トランジスタのしきい値電圧Ｖthが低下す
る。
【０００７】ＳＯＩ層中の正孔の有無に依存するしきい
値の変化によりもたらされる電流の変化を、例えば図１
０の回路において電圧出力Voutとして読み出すことによ
り、メモリ素子として機能させることができる。
値の変化によりもたらされる電流の変化を、例えば図１
０の回路において電圧出力Voutとして読み出すことによ
り、メモリ素子として機能させることができる。
【０００８】これはＳＯＩＭＯＳＦＥＴにおいては基板
側からのキャリア流入がないために、ＳＯＩ層からキャ
リアを追い出し空乏化させると、ＳＯＩ層が中性に戻る
ためには熱励起によるキャリアの発生、もしくはソース
接合およびドレイン接合からの漏れ電流によるキャリア
の蓄積を待つ必要があり、その結果中性の平衡状態に戻
るまでにある一定の時間を要することを利用したもので
ある。
側からのキャリア流入がないために、ＳＯＩ層からキャ
リアを追い出し空乏化させると、ＳＯＩ層が中性に戻る
ためには熱励起によるキャリアの発生、もしくはソース
接合およびドレイン接合からの漏れ電流によるキャリア
の蓄積を待つ必要があり、その結果中性の平衡状態に戻
るまでにある一定の時間を要することを利用したもので
ある。
【０００９】ここで、正孔の蓄積は、ドレイン電圧を上
昇させることにより、衝突電離により発生した正孔がＳ
ＯＩ層の基板電極側の電位の低い部分に蓄積されること
により行い、正孔の除去は基板電極の電位を上昇させ、
キャリアを追い出した後、再び基板電極の電位を下げる
ことにより行う。
昇させることにより、衝突電離により発生した正孔がＳ
ＯＩ層の基板電極側の電位の低い部分に蓄積されること
により行い、正孔の除去は基板電極の電位を上昇させ、
キャリアを追い出した後、再び基板電極の電位を下げる
ことにより行う。
【００１０】このメモリ素子はＤＲＡＭと同じく単一の
トランジスタで形成されるため、高集積化に有利であ
る。また、ＳＲＡＭと同じくメモリを構成するトランジ
スタが電流駆動能力を持つため、高速なデータの読み出
しが可能である。
トランジスタで形成されるため、高集積化に有利であ
る。また、ＳＲＡＭと同じくメモリを構成するトランジ
スタが電流駆動能力を持つため、高速なデータの読み出
しが可能である。
【００１１】さらに、データの書き込み時にＥＰＲＯＭ
（電気的にプログラム可能な読み出し専用メモリ）のよ
うな酸化膜への電流注入を行わないため、ＥＰＲＯＭに
みられる、データの書き込み回数に依存した酸化膜の劣
化、及びそれに起因する素子特性の劣化がないという利
点を持つ。
（電気的にプログラム可能な読み出し専用メモリ）のよ
うな酸化膜への電流注入を行わないため、ＥＰＲＯＭに
みられる、データの書き込み回数に依存した酸化膜の劣
化、及びそれに起因する素子特性の劣化がないという利
点を持つ。
【００１２】
【発明が解決しようとする課題】上記従来例のＳＯＩメ
モリ素子において、ＳＯＩ層の基板電極側に正孔を蓄積
させるためには、ＳＯＩ層のゲート電極側と基板電極側
との間に、正孔の蓄積に有効なだけの電位差を形成する
ことが必要である。
モリ素子において、ＳＯＩ層の基板電極側に正孔を蓄積
させるためには、ＳＯＩ層のゲート電極側と基板電極側
との間に、正孔の蓄積に有効なだけの電位差を形成する
ことが必要である。
【００１３】ＳＯＩ層の両界面間の電位差を大きくとる
ためには、ＳＯＩ層を厚くするか、電位勾配を大きくす
る必要がある。
ためには、ＳＯＩ層を厚くするか、電位勾配を大きくす
る必要がある。
【００１４】しかし、ＳＯＩＭＯＳＦＥＴの短チャネル
効果抑制のためには、ＳＯＩ層を薄くする必要があり、
上の要請とは矛盾を生じる。
効果抑制のためには、ＳＯＩ層を薄くする必要があり、
上の要請とは矛盾を生じる。
【００１５】また、電位勾配を大きくすることは、基板
電極に絶対値の大きな負の電圧を加えることになるが、
これは基板電極−ドレイン電極間の電界強度を増加させ
るために、ドレイン接合付近でバンド間トンネルによる
漏れ電流を発生させ、その結果、ＳＯＩ層を完全に空乏
化させる記憶状態（図９においてしきい値電圧Ｖthが高
い状態）において、漏れ電流のために正孔が蓄積し、記
憶を保持できなくなるという問題を生ずる。
電極に絶対値の大きな負の電圧を加えることになるが、
これは基板電極−ドレイン電極間の電界強度を増加させ
るために、ドレイン接合付近でバンド間トンネルによる
漏れ電流を発生させ、その結果、ＳＯＩ層を完全に空乏
化させる記憶状態（図９においてしきい値電圧Ｖthが高
い状態）において、漏れ電流のために正孔が蓄積し、記
憶を保持できなくなるという問題を生ずる。
【００１６】従って、本発明は、前記問題点を解消し、
ＳＯＩＭＯＳＦＥＴの基板におけるキャリア蓄積の有無
を利用するメモリ素子において、バンド間トンネル電流
もしくは再結合電流に起因する漏れ電流を抑制し、記憶
保持時間を向上させる半導体記憶装置を提供することを
目的とする。
ＳＯＩＭＯＳＦＥＴの基板におけるキャリア蓄積の有無
を利用するメモリ素子において、バンド間トンネル電流
もしくは再結合電流に起因する漏れ電流を抑制し、記憶
保持時間を向上させる半導体記憶装置を提供することを
目的とする。
【００１７】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、絶縁膜上の半導体層上に電界効果型トラ
ンジスタを形成し、前記半導体層のゲート電極に対向す
る側とは反対に位置する端面側に絶縁膜を介して基板電
極を設け、該基板電極による電界が、前記半導体層中の
キャリアの蓄積の有無に依存して変化することを利用し
てメモリ動作を行わせる半導体記憶装置であって、前記
基板電極の少なくともドレイン電極側の端部をドレイン
接合からチャネル方向又は該チャネルと垂直な方向に所
定距離離間させてなる記憶素子を含むことを特徴とする
半導体記憶装置を提供する。
め、本発明は、絶縁膜上の半導体層上に電界効果型トラ
ンジスタを形成し、前記半導体層のゲート電極に対向す
る側とは反対に位置する端面側に絶縁膜を介して基板電
極を設け、該基板電極による電界が、前記半導体層中の
キャリアの蓄積の有無に依存して変化することを利用し
てメモリ動作を行わせる半導体記憶装置であって、前記
基板電極の少なくともドレイン電極側の端部をドレイン
接合からチャネル方向又は該チャネルと垂直な方向に所
定距離離間させてなる記憶素子を含むことを特徴とする
半導体記憶装置を提供する。
【００１８】また、本発明は、絶縁膜上の半導体層上に
電界効果型トランジスタを形成し、前記半導体層のゲー
ト電極に対向する側とは反対に位置する端面側に絶縁膜
を介して基板電極を設け、該基板電極による電界が、前
記半導体層中のキャリアの蓄積の有無に依存して変化す
ることを利用してメモリ動作を行わせる半導体記憶装置
であって、前記基板電極に面した前記半導体層をソー
ス、ドレイン電極の少なくとも一方よりも前記基板電極
側に突出させてなる記憶素子を含むことを特徴とする半
導体記憶装置を提供する。
電界効果型トランジスタを形成し、前記半導体層のゲー
ト電極に対向する側とは反対に位置する端面側に絶縁膜
を介して基板電極を設け、該基板電極による電界が、前
記半導体層中のキャリアの蓄積の有無に依存して変化す
ることを利用してメモリ動作を行わせる半導体記憶装置
であって、前記基板電極に面した前記半導体層をソー
ス、ドレイン電極の少なくとも一方よりも前記基板電極
側に突出させてなる記憶素子を含むことを特徴とする半
導体記憶装置を提供する。
【００１９】そして、本発明においては、前記記憶素子
を基板に対して上下に反転させて配置した構成としても
よい。さらに、本発明においては、前記記憶素子をソー
ス、ドレイン電極方向の軸又はソース−ドレイン電極方
向に垂直な軸の周りに回転させてなる構成としてもよ
い。
を基板に対して上下に反転させて配置した構成としても
よい。さらに、本発明においては、前記記憶素子をソー
ス、ドレイン電極方向の軸又はソース−ドレイン電極方
向に垂直な軸の周りに回転させてなる構成としてもよ
い。
【００２０】
【作用】本発明の作用、原理を本発明の好適な態様を示
す図面を参照して以下に説明する。
す図面を参照して以下に説明する。
【００２１】図１の構成においては、チャネル領域にお
いてのみＳＯＩ層が厚くされるため、正孔の蓄積に有効
なＳＯＩ層上下の電位差を確保できる上に、ドレイン電
極を厚くした場合に発生する、短チャネル効果による特
性劣化を抑止できる。
いてのみＳＯＩ層が厚くされるため、正孔の蓄積に有効
なＳＯＩ層上下の電位差を確保できる上に、ドレイン電
極を厚くした場合に発生する、短チャネル効果による特
性劣化を抑止できる。
【００２２】また、基板電極とドレイン電極が、ＳＯＩ
層の突起の分だけ離間しているために基板電極−ドレイ
ン電極間の電界が緩和され、基板電極−ドレイン電極間
の電界に起因するバンド間トンネルによる漏れ電流を減
少させ、データの保持能力を増加させることができる。
層の突起の分だけ離間しているために基板電極−ドレイ
ン電極間の電界が緩和され、基板電極−ドレイン電極間
の電界に起因するバンド間トンネルによる漏れ電流を減
少させ、データの保持能力を増加させることができる。
【００２３】そして、ソース接合を薄くできるために、
ソース接合における電子と正孔の再結合により、蓄積さ
れた正孔が失われる効果を抑制し、保持時間を向上でき
る。
ソース接合における電子と正孔の再結合により、蓄積さ
れた正孔が失われる効果を抑制し、保持時間を向上でき
る。
【００２４】図２の構成においては、基板電極とドレイ
ン電極が横方向にオフセットしているために、基板電極
−ドレイン間の電界が緩和され、バンド間トンネル電流
による記憶の喪失を緩和できる。
ン電極が横方向にオフセットしているために、基板電極
−ドレイン間の電界が緩和され、バンド間トンネル電流
による記憶の喪失を緩和できる。
【００２５】図３、図４、及び図５の構成は、図１に示
す構成と同じ効果を持つ上に、素子形成プロセスを容易
にする。
す構成と同じ効果を持つ上に、素子形成プロセスを容易
にする。
【００２６】すなわち、図３に示す構成はゲート電極が
下方、基板電極が上方にあるため、基板電極をエッチン
グした後に同一マスクによって酸化膜をエッチングし、
さらに続けてＳＯＩ層をエッチングすることにより、突
起部以外を薄膜化することによって、容易に基板電極と
突起部の位置合わせを行うことができる。
下方、基板電極が上方にあるため、基板電極をエッチン
グした後に同一マスクによって酸化膜をエッチングし、
さらに続けてＳＯＩ層をエッチングすることにより、突
起部以外を薄膜化することによって、容易に基板電極と
突起部の位置合わせを行うことができる。
【００２７】また、図４に示す構成は図１に示す構成を
ソース−ドレイン電極方向を軸に９０度回転させた構成
で、突起部が基板平面上にあるため、フォトレジストマ
スクにより突起形状を形成でき、製造工程が容易にな
る。
ソース−ドレイン電極方向を軸に９０度回転させた構成
で、突起部が基板平面上にあるため、フォトレジストマ
スクにより突起形状を形成でき、製造工程が容易にな
る。
【００２８】そして、図５に示す構成は図１に示す構成
をソース−ドレイン平面に垂直な軸の周りに９０度回転
させた配置であり、図１に示す構成において、ドレイン
電極を薄膜化し、短チャネル効果およびバンド間トンネ
ル電流を低減する効果、もしくはソース電極を薄膜化す
ることにより、再結合電流を抑制する効果の少なくとも
一方をもたせるものである。この構成においては、フォ
トレジストマスクを利用した上方からのエッチングによ
り、上方に位置するソースあるいはドレイン電極を形成
できるという製造工程上の利点が得られる。
をソース−ドレイン平面に垂直な軸の周りに９０度回転
させた配置であり、図１に示す構成において、ドレイン
電極を薄膜化し、短チャネル効果およびバンド間トンネ
ル電流を低減する効果、もしくはソース電極を薄膜化す
ることにより、再結合電流を抑制する効果の少なくとも
一方をもたせるものである。この構成においては、フォ
トレジストマスクを利用した上方からのエッチングによ
り、上方に位置するソースあるいはドレイン電極を形成
できるという製造工程上の利点が得られる。
【００２９】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００３０】
【実施例１】図１に、本発明の第１の実施例の構成を説
明する断面図を示す。図１を参照して、シリコン基板１
上の酸化膜２中に膜厚３００ｎｍ（＝3000Angstrom）の
ｐ＋ポリシリコンにより形成される基板電極３を形成
し、基板電極３の上部に膜厚１０ｎｍの第２の酸化膜４
を介してアクセプタ濃度２×１０-17ｃｍ-3のｐ−型シ
リコン層５を配置し、その上部に膜厚１０ｎｍのゲート
絶縁膜６を介して膜厚３００ｎｍのｎ＋ポリシリコンよ
りなるゲート電極７を設ける。
明する断面図を示す。図１を参照して、シリコン基板１
上の酸化膜２中に膜厚３００ｎｍ（＝3000Angstrom）の
ｐ＋ポリシリコンにより形成される基板電極３を形成
し、基板電極３の上部に膜厚１０ｎｍの第２の酸化膜４
を介してアクセプタ濃度２×１０-17ｃｍ-3のｐ−型シ
リコン層５を配置し、その上部に膜厚１０ｎｍのゲート
絶縁膜６を介して膜厚３００ｎｍのｎ＋ポリシリコンよ
りなるゲート電極７を設ける。
【００３１】そして、ｐ−型シリコン層５のゲート酸化
膜６側の界面に対して、その表面側の位置が揃うよう
に、膜厚３０ｎｍのｎ型高濃度半導体層よりなるソース
電極８とドレイン電極９を設ける。
膜６側の界面に対して、その表面側の位置が揃うよう
に、膜厚３０ｎｍのｎ型高濃度半導体層よりなるソース
電極８とドレイン電極９を設ける。
【００３２】正孔の蓄積は、ドレイン電極９に通常の読
み出しよりも高い電圧を加え、衝突電離により正孔を発
生させるか、あるいはゲート電極７に負の電圧を印加
し、ドレイン接合にバンド間トンネル電流を発生させる
ことにより行う。正孔の除去は基板電圧を上昇させるこ
とにより行う。
み出しよりも高い電圧を加え、衝突電離により正孔を発
生させるか、あるいはゲート電極７に負の電圧を印加
し、ドレイン接合にバンド間トンネル電流を発生させる
ことにより行う。正孔の除去は基板電圧を上昇させるこ
とにより行う。
【００３３】データの読み出しは、ゲート電極７とドレ
イン電極９に正の電圧を印加し、正孔の蓄積の有無に依
存する電流値の差を検出することにより行う。
イン電極９に正の電圧を印加し、正孔の蓄積の有無に依
存する電流値の差を検出することにより行う。
【００３４】
【実施例２】図２に本発明の第２の実施例の構成を説明
する断面図を示す。図２を参照して、本実施例において
は基板電位３がソース及びドレイン電極７、８の端部か
ら横方向にオフセットを有する構成とされている。本実
施例は図１の前記第１の実施例に示す構成においてｐ−
型シリコン層５、ｎ型高濃度半導体層からなるソース電
極８およびドレイン電極９はすべて膜厚１００ｎｍとす
る。そして基板電極３の端部をソース電極８およびドレ
イン電極９の端部から、横方向に５０ｎｍ離間させる。
する断面図を示す。図２を参照して、本実施例において
は基板電位３がソース及びドレイン電極７、８の端部か
ら横方向にオフセットを有する構成とされている。本実
施例は図１の前記第１の実施例に示す構成においてｐ−
型シリコン層５、ｎ型高濃度半導体層からなるソース電
極８およびドレイン電極９はすべて膜厚１００ｎｍとす
る。そして基板電極３の端部をソース電極８およびドレ
イン電極９の端部から、横方向に５０ｎｍ離間させる。
【００３５】
【実施例３】図３に本発明の第３の実施例を説明する断
面図を示す。図３を参照して、シリコン基板１上の酸化
膜２中に膜厚３００ｎｍのｎ＋ポリシリコンにより形成
されるゲート電極７を形成し、その上部に膜厚１０ｎｍ
のゲート酸化膜６を介してアクセプタ濃度２×１０-17
ｃｍ-3のｐ−型シリコン層５を配置し、その上部に膜厚
１０ｎｍの第２の酸化膜４を介して膜厚３００ｎｍのｐ
＋ポリシリコンよりなる基板電極３を設ける。
面図を示す。図３を参照して、シリコン基板１上の酸化
膜２中に膜厚３００ｎｍのｎ＋ポリシリコンにより形成
されるゲート電極７を形成し、その上部に膜厚１０ｎｍ
のゲート酸化膜６を介してアクセプタ濃度２×１０-17
ｃｍ-3のｐ−型シリコン層５を配置し、その上部に膜厚
１０ｎｍの第２の酸化膜４を介して膜厚３００ｎｍのｐ
＋ポリシリコンよりなる基板電極３を設ける。
【００３６】そして、ｐ−型シリコン層５のゲート酸化
膜６側の界面に対して、その表面側の位置が揃うよう
に、膜厚３０ｎｍのｎ型高濃度半導体層よりなるソース
電極８とドレイン電極９を設ける。
膜６側の界面に対して、その表面側の位置が揃うよう
に、膜厚３０ｎｍのｎ型高濃度半導体層よりなるソース
電極８とドレイン電極９を設ける。
【００３７】
【実施例４】図４に本発明の第４の実施例を説明する平
面図を表す。本実施例は、図１に示す前記第１の実施例
の構成をソース電極とドレイン電極を結ぶ軸の周りに９
０度回転させて得られる構成である。
面図を表す。本実施例は、図１に示す前記第１の実施例
の構成をソース電極とドレイン電極を結ぶ軸の周りに９
０度回転させて得られる構成である。
【００３８】シリコン基板１（図１参照）上の酸化膜２
中にｎ＋ポリシリコンにより形成されるゲート電極７を
形成し、その一辺に隣接して膜厚１０ｎｍのゲート酸化
膜６を介してアクセプタ濃度２×１０-17ｃｍ-3のｐ−
型シリコン層５を配置し、そのゲート酸化膜６に隣接す
る面とは反対側に位置する面に隣接して膜厚１０ｎｍの
第２の酸化膜４を介してｐ＋ポリシリコンよりなる基板
電極３を設ける。
中にｎ＋ポリシリコンにより形成されるゲート電極７を
形成し、その一辺に隣接して膜厚１０ｎｍのゲート酸化
膜６を介してアクセプタ濃度２×１０-17ｃｍ-3のｐ−
型シリコン層５を配置し、そのゲート酸化膜６に隣接す
る面とは反対側に位置する面に隣接して膜厚１０ｎｍの
第２の酸化膜４を介してｐ＋ポリシリコンよりなる基板
電極３を設ける。
【００３９】そして、ｐ−型シリコン層５のゲート酸化
膜６側の界面に対して、その一つの面の位置が揃うよう
に、膜厚３０ｎｍのｎ型高濃度半導体層よりなるソース
電極８とドレイン電極９を設ける。
膜６側の界面に対して、その一つの面の位置が揃うよう
に、膜厚３０ｎｍのｎ型高濃度半導体層よりなるソース
電極８とドレイン電極９を設ける。
【００４０】
【実施例５】図５に本発明の第５の実施例の構成を説明
する断面図を示す。正孔の蓄積は、前記第１の実施例と
同様に例えばドレイン接合にバンド間トンネル電流を発
生させることにより行う。正孔の除去は基板電圧３を上
昇させることにより行う。データの読み出しは、ゲート
電極７とドレイン電極９に正の電圧を印加し、正孔の蓄
積の有無に依存する電流値の差を検出することにより行
う。
する断面図を示す。正孔の蓄積は、前記第１の実施例と
同様に例えばドレイン接合にバンド間トンネル電流を発
生させることにより行う。正孔の除去は基板電圧３を上
昇させることにより行う。データの読み出しは、ゲート
電極７とドレイン電極９に正の電圧を印加し、正孔の蓄
積の有無に依存する電流値の差を検出することにより行
う。
【００４１】タック（Tack）等の前記文献によれば、Ｓ
ＯＩＭＯＳＦＥＴ（図６参照）は液体ヘリウム温度（４
Ｋ）あるいは液体窒素温度（７７Ｋ）等において双安定
（バイステーブル）なメモリ素子として良好に動作する
とされているが、上記各実施例によれば、タック等（Ta
ck）の前記文献に記載されたＳＯＩＭＯＳＦＥＴと比べ
てデータの保持時間を延ばすことが可能とされ、温度上
昇に伴う保持時間の低下に対する余裕度を増大させ、よ
り高い温度での動作に好適なメモリ素子といえる。以
上、本発明を上記実施例に即して説明したが、本発明は
上記態様にのみ限定されず、本発明の原理に準ずる各種
態様を含むことは勿論である。
ＯＩＭＯＳＦＥＴ（図６参照）は液体ヘリウム温度（４
Ｋ）あるいは液体窒素温度（７７Ｋ）等において双安定
（バイステーブル）なメモリ素子として良好に動作する
とされているが、上記各実施例によれば、タック等（Ta
ck）の前記文献に記載されたＳＯＩＭＯＳＦＥＴと比べ
てデータの保持時間を延ばすことが可能とされ、温度上
昇に伴う保持時間の低下に対する余裕度を増大させ、よ
り高い温度での動作に好適なメモリ素子といえる。以
上、本発明を上記実施例に即して説明したが、本発明は
上記態様にのみ限定されず、本発明の原理に準ずる各種
態様を含むことは勿論である。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
チャネル領域においてのみＳＯＩ層を厚くしたため、正
孔の蓄積に有効なＳＯＩ層上下の電位差を確保できる
他、ドレイン電極を厚くした場合に発生する短チャネル
効果による特性劣化を抑止できる。
チャネル領域においてのみＳＯＩ層を厚くしたため、正
孔の蓄積に有効なＳＯＩ層上下の電位差を確保できる
他、ドレイン電極を厚くした場合に発生する短チャネル
効果による特性劣化を抑止できる。
【００４３】また、本発明によれば、基板電極とドレイ
ン電極が、ＳＯＩ層の突起の分だけ離れるために、基板
電極−ドレイン電極間の電界が緩和され、基板電極−ド
レイン電極間の電界に起因するバンド間トンネルによる
漏れ電流を減少させ、データの保持能力を増加させるこ
とができる。
ン電極が、ＳＯＩ層の突起の分だけ離れるために、基板
電極−ドレイン電極間の電界が緩和され、基板電極−ド
レイン電極間の電界に起因するバンド間トンネルによる
漏れ電流を減少させ、データの保持能力を増加させるこ
とができる。
【００４４】さらに、本発明によれば、ソース接合を薄
くできるために、ソース接合における電子と正孔の再結
合により、蓄積された正孔が失われる効果を抑制し、保
持時間を向上できる。
くできるために、ソース接合における電子と正孔の再結
合により、蓄積された正孔が失われる効果を抑制し、保
持時間を向上できる。
【００４５】本発明によれば、基板電極とドレイン電極
が横方向にオフセットしているために、基板電極−ドレ
イン間の電界が緩和され、バンド間トンネル電流による
記憶の消失を緩和できる。
が横方向にオフセットしているために、基板電極−ドレ
イン間の電界が緩和され、バンド間トンネル電流による
記憶の消失を緩和できる。
【００４６】そして、本発明によれば、上記同じ効果に
加えて、素子形成プロセスを容易にする。特に、本発明
（請求項３）によれば、ゲート電極が下方、基板電極が
上方にあるため、基板電極をエッチングした後に、同一
マスクによって酸化膜をエッチングし、さらに続けてＳ
ＯＩ層をエッチングすることにより、突起部以外を薄膜
化することによって、容易に基板電極と突起部の位置合
わせを行うことができる。
加えて、素子形成プロセスを容易にする。特に、本発明
（請求項３）によれば、ゲート電極が下方、基板電極が
上方にあるため、基板電極をエッチングした後に、同一
マスクによって酸化膜をエッチングし、さらに続けてＳ
ＯＩ層をエッチングすることにより、突起部以外を薄膜
化することによって、容易に基板電極と突起部の位置合
わせを行うことができる。
【００４７】また、本発明（請求項４）によれば、ソー
ス−ドレイン電極方向を軸に９０度回転させた構成で、
突起部が基板平面上に配置されるため、フォトレジスト
マスクにより突起形状を形成でき、製造工程が容易にな
る。
ス−ドレイン電極方向を軸に９０度回転させた構成で、
突起部が基板平面上に配置されるため、フォトレジスト
マスクにより突起形状を形成でき、製造工程が容易にな
る。
【００４８】さらに、本発明（請求項５）によれば、ソ
ース−ドレイン平面に垂直な軸の周りに９０度回転させ
た配置で、ドレイン電極を薄膜化し、短チャネル効果お
よびバンド間トンネル電流を低減する効果、もしくはソ
ース電極を薄膜化することにより、再結合電流を抑制す
る効果の少なくとも一方をもたせるものである。この構
成においては、フォトレジストマスクを利用した上方か
らのエッチングにより、上方に位置するソースあるいは
ドレイン電極を形成できるという、製造工程上のメリッ
トが得られる。
ース−ドレイン平面に垂直な軸の周りに９０度回転させ
た配置で、ドレイン電極を薄膜化し、短チャネル効果お
よびバンド間トンネル電流を低減する効果、もしくはソ
ース電極を薄膜化することにより、再結合電流を抑制す
る効果の少なくとも一方をもたせるものである。この構
成においては、フォトレジストマスクを利用した上方か
らのエッチングにより、上方に位置するソースあるいは
ドレイン電極を形成できるという、製造工程上のメリッ
トが得られる。
【図１】本発明の第１の実施例を示す図である。
【図２】本発明の第２の実施例を示す図である。
【図３】本発明の第３の実施例を示す図である。
【図４】本発明の第４の実施例を示す図である。
【図５】本発明の第５の実施例を示す図である。
【図６】従来のＳＯＩＭＯＳＦＥＴの構成例を示す図で
ある。
ある。
【図７】従来例の原理を説明する図である。
【図８】従来例の原理を説明する図である。
【図９】従来例の原理を説明する図である。
【図１０】ＳＯＩＭＯＳＦＥＴを用いた記憶装置の構成
を示す図である。
を示す図である。
１ シリコン基板 ２ 酸化膜 ３ 基板電極 ４ 第２の酸化膜 ５ ｐ−型シリコン層 ６ ゲート酸化膜 ７ ゲート電極 ８ ソース電極 ９ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8242 H01L 27/108
Claims (6)
- 【請求項１】絶縁膜上の半導体層上に電界効果型トラン
ジスタを形成し、 前記半導体層のゲート電極に対向する側とは反対に位置
する端面側に絶縁膜を介して基板電極を設け、 該基板電極による電界が、前記半導体層中のキャリアの
蓄積の有無に依存して変化することを利用してメモリ動
作を行わせる半導体記憶装置であって、 前記基板電極の少なくともドレイン電極側の端部をドレ
イン接合からチャネル方向又は該チャネルと垂直な方向
に所定距離離間させてなる記憶素子を含むことを特徴と
する半導体記憶装置。 - 【請求項２】絶縁膜上の半導体層上に電界効果型トラン
ジスタを形成し、 前記半導体層のゲート電極に対向する側とは反対に位置
する端面側に絶縁膜を介して基板電極を設け、 該基板電極による電界が、前記半導体層中のキャリアの
蓄積の有無に依存して変化することを利用してメモリ動
作を行わせる半導体記憶装置であって、 前記基板電極に面した前記半導体層をソース、ドレイン
電極の少なくとも一方よりも前記基板電極側に突出させ
てなる記憶素子を含むことを特徴とする半導体記憶装
置。 - 【請求項３】請求項１又は２の記載の半導体記憶装置に
おいて、前記電界効果型トランジスタのソース、ドレイ
ンが形成される半導体層の下部に、ゲート絶縁膜を介し
てゲート電極を設け、前記半導体層の上部に絶縁膜を介
して基板電極を設ける、ことを特徴とする半導体記憶装
置。 - 【請求項４】請求項１又は２記載の半導体記憶装置にお
いて、前記電界効果型トランジスタのソース、ドレイン
が形成される半導体層、ゲート絶縁膜、ゲート電極、基
板電極が、基板表面と平行な単一の平面内に設けられ
る、ことを特徴とする半導体記憶装置。 - 【請求項５】請求項１又は２に記載の半導体記憶装置に
おいて、前記電界効果型トランジスタのソース、ドレイ
ンが形成される半導体層、ゲート絶縁膜、ゲート電極、
基板電極が、基板表面と垂直な単一の平面内に設けら
れ、 前記ソース及びドレインは、前記基板表面と垂直な単一
の軸上に、半導体領域を挟んで上下に配置される 、こと
を特徴とする半導体記憶装置。 - 【請求項６】請求項１又は２に記載の半導体記憶装置に
おいて、前記電界効果型トランジスタのソース、ドレイ
ンが形成される半導体層、ゲート絶縁膜、ゲート電極、
基板電極が、基板表面と垂直な単一の平面内に設けら
れ、前記ソース及びドレインは、前記基板表面と平行な
単一の軸上に、半導体領域を挟んで左右に配置されるこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7138610A JP2848272B2 (ja) | 1995-05-12 | 1995-05-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7138610A JP2848272B2 (ja) | 1995-05-12 | 1995-05-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316337A JPH08316337A (ja) | 1996-11-29 |
| JP2848272B2 true JP2848272B2 (ja) | 1999-01-20 |
Family
ID=15226112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7138610A Expired - Fee Related JP2848272B2 (ja) | 1995-05-12 | 1995-05-12 | 半導体記憶装置 |
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| JP (1) | JP2848272B2 (ja) |
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| JP4216483B2 (ja) * | 2001-02-15 | 2009-01-28 | 株式会社東芝 | 半導体メモリ装置 |
| JP3884266B2 (ja) | 2001-02-19 | 2007-02-21 | 株式会社東芝 | 半導体メモリ装置及びその製造方法 |
| US6548848B2 (en) * | 2001-03-15 | 2003-04-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| TWI230392B (en) | 2001-06-18 | 2005-04-01 | Innovative Silicon Sa | Semiconductor device |
| JP2003031693A (ja) | 2001-07-19 | 2003-01-31 | Toshiba Corp | 半導体メモリ装置 |
| US7541614B2 (en) * | 2003-03-11 | 2009-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Integrated circuit, semiconductor device comprising the same, electronic device having the same, and driving method of the same |
| JP2004297048A (ja) * | 2003-03-11 | 2004-10-21 | Semiconductor Energy Lab Co Ltd | 集積回路、該集積回路を有する半導体表示装置及び集積回路の駆動方法 |
| US20040228168A1 (en) | 2003-05-13 | 2004-11-18 | Richard Ferrant | Semiconductor memory device and method of operating same |
| US7335934B2 (en) | 2003-07-22 | 2008-02-26 | Innovative Silicon S.A. | Integrated circuit device, and method of fabricating same |
| US7606066B2 (en) | 2005-09-07 | 2009-10-20 | Innovative Silicon Isi Sa | Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same |
| KR100673016B1 (ko) | 2005-12-06 | 2007-01-24 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
| US7683430B2 (en) | 2005-12-19 | 2010-03-23 | Innovative Silicon Isi Sa | Electrically floating body memory cell and array, and method of operating or controlling same |
| US7492632B2 (en) | 2006-04-07 | 2009-02-17 | Innovative Silicon Isi Sa | Memory array having a programmable word length, and method of operating same |
| WO2007128738A1 (en) | 2006-05-02 | 2007-11-15 | Innovative Silicon Sa | Semiconductor memory cell and array using punch-through to program and read same |
| US8069377B2 (en) | 2006-06-26 | 2011-11-29 | Micron Technology, Inc. | Integrated circuit having memory array including ECC and column redundancy and method of operating the same |
| US7542340B2 (en) | 2006-07-11 | 2009-06-02 | Innovative Silicon Isi Sa | Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same |
| US8217435B2 (en) * | 2006-12-22 | 2012-07-10 | Intel Corporation | Floating body memory cell having gates favoring different conductivity type regions |
| KR101277402B1 (ko) | 2007-01-26 | 2013-06-20 | 마이크론 테크놀로지, 인코포레이티드 | 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터 |
| WO2009031052A2 (en) | 2007-03-29 | 2009-03-12 | Innovative Silicon S.A. | Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor |
| JP4745276B2 (ja) * | 2007-04-02 | 2011-08-10 | 株式会社東芝 | 半導体メモリ装置 |
| US8064274B2 (en) | 2007-05-30 | 2011-11-22 | Micron Technology, Inc. | Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same |
| US8085594B2 (en) | 2007-06-01 | 2011-12-27 | Micron Technology, Inc. | Reading technique for memory cell with electrically floating body transistor |
| US8194487B2 (en) | 2007-09-17 | 2012-06-05 | Micron Technology, Inc. | Refreshing data of memory cells with electrically floating body transistors |
| US8536628B2 (en) | 2007-11-29 | 2013-09-17 | Micron Technology, Inc. | Integrated circuit having memory cell array including barriers, and method of manufacturing same |
| US8349662B2 (en) | 2007-12-11 | 2013-01-08 | Micron Technology, Inc. | Integrated circuit having memory cell array, and method of manufacturing same |
| US8773933B2 (en) | 2012-03-16 | 2014-07-08 | Micron Technology, Inc. | Techniques for accessing memory cells |
| US8014195B2 (en) | 2008-02-06 | 2011-09-06 | Micron Technology, Inc. | Single transistor memory cell |
| US8189376B2 (en) | 2008-02-08 | 2012-05-29 | Micron Technology, Inc. | Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same |
| US7957206B2 (en) | 2008-04-04 | 2011-06-07 | Micron Technology, Inc. | Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same |
| US7947543B2 (en) | 2008-09-25 | 2011-05-24 | Micron Technology, Inc. | Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation |
| US7933140B2 (en) | 2008-10-02 | 2011-04-26 | Micron Technology, Inc. | Techniques for reducing a voltage swing |
| US7924630B2 (en) | 2008-10-15 | 2011-04-12 | Micron Technology, Inc. | Techniques for simultaneously driving a plurality of source lines |
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| US8319294B2 (en) | 2009-02-18 | 2012-11-27 | Micron Technology, Inc. | Techniques for providing a source line plane |
| WO2010102106A2 (en) | 2009-03-04 | 2010-09-10 | Innovative Silicon Isi Sa | Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device |
| WO2010114890A1 (en) | 2009-03-31 | 2010-10-07 | Innovative Silicon Isi Sa | Techniques for providing a semiconductor memory device |
| US8139418B2 (en) | 2009-04-27 | 2012-03-20 | Micron Technology, Inc. | Techniques for controlling a direct injection semiconductor memory device |
| US8508994B2 (en) | 2009-04-30 | 2013-08-13 | Micron Technology, Inc. | Semiconductor device with floating gate and electrically floating body |
| US8498157B2 (en) | 2009-05-22 | 2013-07-30 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
| US8537610B2 (en) | 2009-07-10 | 2013-09-17 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
| US9076543B2 (en) | 2009-07-27 | 2015-07-07 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
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| US9559216B2 (en) | 2011-06-06 | 2017-01-31 | Micron Technology, Inc. | Semiconductor memory device and method for biasing same |
-
1995
- 1995-05-12 JP JP7138610A patent/JP2848272B2/ja not_active Expired - Fee Related
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|---|
| ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，３７［５］（１９９０）ｐ．１３７３−１３８２ |
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