JP3109904B2 - 不揮発性電子メモリ装置 - Google Patents
不揮発性電子メモリ装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、電気的な書き込みと
電気的な消去とが可能な不揮発性電子メモリ装置（ＥＥ
ＰＲＯＭ）に関する。
電気的な消去とが可能な不揮発性電子メモリ装置（ＥＥ
ＰＲＯＭ）に関する。
【０００２】
【従来の技術】電子メモリ装置のうちＳＲＡＭやＤＲＡ
Ｍは電源を切ってしまうとメモリされた内容も消えてし
まうのであるが、電源を切ってもメモリされた内容が消
えないようにした不揮発性電子メモリ装置があり、その
中でも、電気的に書き込み／消去の可能なものがＥＥＰ
ＲＯＭ（ELectrically Erasable and Programable RO
M）である。
Ｍは電源を切ってしまうとメモリされた内容も消えてし
まうのであるが、電源を切ってもメモリされた内容が消
えないようにした不揮発性電子メモリ装置があり、その
中でも、電気的に書き込み／消去の可能なものがＥＥＰ
ＲＯＭ（ELectrically Erasable and Programable RO
M）である。
【０００３】従来のＥＥＰＲＯＭの典型的なものを図６
に示す。このＥＥＰＲＯＭ７１は、半導体基板７２に設
けられた浮遊ゲート型メモリ用ＭＯＳトランジスタ構造
を備えるとともに、ポリシリコン製の浮遊ゲート（フロ
ーティングゲート）７３の上方に絶縁膜７４を介してポ
リシリコン製の制御ゲート（コントロールゲート）７５
を備えており、浮遊ゲート７３に対する書込（ＷＲＩＴ
Ｅ）・消去（ＥＲＡＳＥ）がトンネル酸化膜７６を介す
る通電（トンネル電流を流すこと）に伴う電子の注入・
放出によりなされるようになっている。
に示す。このＥＥＰＲＯＭ７１は、半導体基板７２に設
けられた浮遊ゲート型メモリ用ＭＯＳトランジスタ構造
を備えるとともに、ポリシリコン製の浮遊ゲート（フロ
ーティングゲート）７３の上方に絶縁膜７４を介してポ
リシリコン製の制御ゲート（コントロールゲート）７５
を備えており、浮遊ゲート７３に対する書込（ＷＲＩＴ
Ｅ）・消去（ＥＲＡＳＥ）がトンネル酸化膜７６を介す
る通電（トンネル電流を流すこと）に伴う電子の注入・
放出によりなされるようになっている。
【０００４】トンネル酸化膜７６は半導体基板７１の表
面に形成された酸化膜のうちの極く厚みの薄い薄層域で
あってトンネル電流が流せる厚みなのである。なお、メ
モリ用ＭＯＳトランジスタ構造は、ソース領域７７とド
レイン領域７８の間にゲート絶縁膜７９を介して浮遊ゲ
ート７３が設けられることで構築されている。ＥＥＰＲ
ＯＭ７１でのＥＲＡＳＥ動作とＷＲＩＴＥ動作は以下の
通りである。すなわち、ＥＲＡＳＥ動作の場合、制御ゲ
ート７５の電圧ＶG ＝２０Ｖ，ドレイン領域７８にかけ
るドレイン電圧ＶD ＝０Ｖとすると、ドレイン領域７８
中の電子がトンネル酸化膜７６を通って浮遊ゲート７３
に注入される。一方、ＷＲＩＴＥ動作の場合、制御ゲー
ト７５の電圧ＶG ＝０Ｖ，ドレイン領域７８にかけるド
レイン電圧ＶD ＝２０Ｖとすると、浮遊ゲート７３中の
電子がドレイン領域７８中にトンネル酸化膜７６を通し
て放出され、浮遊ゲート７３が正に帯電する。
面に形成された酸化膜のうちの極く厚みの薄い薄層域で
あってトンネル電流が流せる厚みなのである。なお、メ
モリ用ＭＯＳトランジスタ構造は、ソース領域７７とド
レイン領域７８の間にゲート絶縁膜７９を介して浮遊ゲ
ート７３が設けられることで構築されている。ＥＥＰＲ
ＯＭ７１でのＥＲＡＳＥ動作とＷＲＩＴＥ動作は以下の
通りである。すなわち、ＥＲＡＳＥ動作の場合、制御ゲ
ート７５の電圧ＶG ＝２０Ｖ，ドレイン領域７８にかけ
るドレイン電圧ＶD ＝０Ｖとすると、ドレイン領域７８
中の電子がトンネル酸化膜７６を通って浮遊ゲート７３
に注入される。一方、ＷＲＩＴＥ動作の場合、制御ゲー
ト７５の電圧ＶG ＝０Ｖ，ドレイン領域７８にかけるド
レイン電圧ＶD ＝２０Ｖとすると、浮遊ゲート７３中の
電子がドレイン領域７８中にトンネル酸化膜７６を通し
て放出され、浮遊ゲート７３が正に帯電する。
【０００５】浮遊ゲート７３は回りを絶縁膜で囲まれて
いるため電気的に浮いた状態となっていて、電源を切っ
ても直前のＥＲＡＳＥ状態ないしＷＲＩＴＥ状態が保た
れており、情報は揮発することなく保持されるのであ
る。しかしながら、上記ＥＥＰＲＯＭ７１は、浮遊ゲー
ト７３と制御ゲート７５の間に品質の余りよくないポリ
シリコン熱酸化層からなる絶縁膜７４が介在しており、
絶縁性能が十分ではなくて浮遊ゲート７３に蓄積された
電子がホッピング電導で制御ゲート７５に流出するた
め、保持特性は良いとは言いがたい。
いるため電気的に浮いた状態となっていて、電源を切っ
ても直前のＥＲＡＳＥ状態ないしＷＲＩＴＥ状態が保た
れており、情報は揮発することなく保持されるのであ
る。しかしながら、上記ＥＥＰＲＯＭ７１は、浮遊ゲー
ト７３と制御ゲート７５の間に品質の余りよくないポリ
シリコン熱酸化層からなる絶縁膜７４が介在しており、
絶縁性能が十分ではなくて浮遊ゲート７３に蓄積された
電子がホッピング電導で制御ゲート７５に流出するた
め、保持特性は良いとは言いがたい。
【０００６】半導体基板７２におけるメモリ用ＭＯＳト
ランジスタ構造側方の位置に設けた不純物高濃度層を制
御ゲートにして、保持特性を上げるようにしたＥＥＰＲ
ＯＭも開発されているが、制御ゲートのある分がそのま
まセル面積の増加につながるため、高集積化は難しくメ
モリ容量を大きくすることが難しい。また、ＥＲＡＳＥ
動作ないしＷＲＩＴＥ動作の時にドレイン領域や選択用
トランジスタにかかる電圧が高い（上記では２０Ｖ）た
め、ｐｎ接合の耐圧が高くないといけない。普通、ドレ
イン領域に対しＬＤＤ構造を適用しｐｎ接合の耐圧を高
めているが、セル面積の増大を伴う。
ランジスタ構造側方の位置に設けた不純物高濃度層を制
御ゲートにして、保持特性を上げるようにしたＥＥＰＲ
ＯＭも開発されているが、制御ゲートのある分がそのま
まセル面積の増加につながるため、高集積化は難しくメ
モリ容量を大きくすることが難しい。また、ＥＲＡＳＥ
動作ないしＷＲＩＴＥ動作の時にドレイン領域や選択用
トランジスタにかかる電圧が高い（上記では２０Ｖ）た
め、ｐｎ接合の耐圧が高くないといけない。普通、ドレ
イン領域に対しＬＤＤ構造を適用しｐｎ接合の耐圧を高
めているが、セル面積の増大を伴う。
【０００７】
【発明が解決しようとする課題】この発明は、上記事情
に鑑み、高集積度化が図り易く、しかも、保持特性の良
いＥＥＰＲＯＭ（不揮発性電子メモリ装置）を提供する
ことを課題とする。
に鑑み、高集積度化が図り易く、しかも、保持特性の良
いＥＥＰＲＯＭ（不揮発性電子メモリ装置）を提供する
ことを課題とする。
【０００８】
【課題を解決するための手段】前記課題を解決するた
め、この発明にかかるＥＥＰＲＯＭ型の不揮発性電子メ
モリ装置は、半導体基板に設けられた浮遊ゲート型メモ
リ用ＭＯＳトランジスタ構造を備え、前記半導体基板に
は内面が熱酸化膜で覆われたＶ溝が形成されていて、こ
のＶ溝の部分に前記浮遊ゲート型メモリ用ＭＯＳトラン
ジスタ構造が浮遊ゲートが前記熱酸化膜の上にあって前
記Ｖ溝の底にかかるようにして設けられているととも
に、前記半導体基板の表面部分における前記ＭＯＳトラ
ンジスタ用の不純物高濃度層を制御ゲートとしており、
前記浮遊ゲートに対する書込・消去が前記熱酸化膜を介
する通電によりなされるようになっている。
め、この発明にかかるＥＥＰＲＯＭ型の不揮発性電子メ
モリ装置は、半導体基板に設けられた浮遊ゲート型メモ
リ用ＭＯＳトランジスタ構造を備え、前記半導体基板に
は内面が熱酸化膜で覆われたＶ溝が形成されていて、こ
のＶ溝の部分に前記浮遊ゲート型メモリ用ＭＯＳトラン
ジスタ構造が浮遊ゲートが前記熱酸化膜の上にあって前
記Ｖ溝の底にかかるようにして設けられているととも
に、前記半導体基板の表面部分における前記ＭＯＳトラ
ンジスタ用の不純物高濃度層を制御ゲートとしており、
前記浮遊ゲートに対する書込・消去が前記熱酸化膜を介
する通電によりなされるようになっている。
【０００９】この発明の装置において、半導体基板の第
１導電型領域に第２導電型層Ａ、第１導電型層Ｂおよび
第２導電型層Ｃをこの順に第２導電型層Ｃが表面部分を
構成するように有していて、Ｖ溝が第１導電型層Ｂと第
２導電型層Ｃを通り過ぎて第２導電型層Ａに達するよう
に形成されていて、前記Ｖ溝の内面では、Ｖ字の一辺側
を中心に浮遊ゲートが形成されているとともにＶ字の他
辺側に選択用ゲートが形成されており、前記Ｖ溝の部分
にはメモリ用ＭＯＳトランジスタ構造と選択用ＭＯＳト
ランジスタ構造とが第１導電型層Ｂの露出面をチャネル
域として設けられている形態をとることは非常に有用で
ある。
１導電型領域に第２導電型層Ａ、第１導電型層Ｂおよび
第２導電型層Ｃをこの順に第２導電型層Ｃが表面部分を
構成するように有していて、Ｖ溝が第１導電型層Ｂと第
２導電型層Ｃを通り過ぎて第２導電型層Ａに達するよう
に形成されていて、前記Ｖ溝の内面では、Ｖ字の一辺側
を中心に浮遊ゲートが形成されているとともにＶ字の他
辺側に選択用ゲートが形成されており、前記Ｖ溝の部分
にはメモリ用ＭＯＳトランジスタ構造と選択用ＭＯＳト
ランジスタ構造とが第１導電型層Ｂの露出面をチャネル
域として設けられている形態をとることは非常に有用で
ある。
【００１０】
【作用】この発明のＥＥＰＲＯＭは、浮遊ゲート型メモ
リ用ＭＯＳトランジスタ構造を半導体基板のＶ溝の部分
に設けており、メモリ用ＭＯＳトランジスタが素子面積
が少なくて済むと共にＬＤＤ構造を適用せずとも耐圧の
高い縦型トランジスタであるため、セル面積の縮小が図
れる。
リ用ＭＯＳトランジスタ構造を半導体基板のＶ溝の部分
に設けており、メモリ用ＭＯＳトランジスタが素子面積
が少なくて済むと共にＬＤＤ構造を適用せずとも耐圧の
高い縦型トランジスタであるため、セル面積の縮小が図
れる。
【００１１】また、この発明のＥＥＰＲＯＭの制御ゲー
トは、半導体基板に設けたＭＯＳトランジスタ用の不純
物高濃度層であり、浮遊ゲートとの間に絶縁性の高い熱
酸化膜が介在しているため、浮遊ゲートにおける保持特
性は非常に良好であって、しかも、ＭＯＳトランジスタ
用の不純物高濃度層を制御ゲートに兼用しているため、
セル面積が大きくなることもない。
トは、半導体基板に設けたＭＯＳトランジスタ用の不純
物高濃度層であり、浮遊ゲートとの間に絶縁性の高い熱
酸化膜が介在しているため、浮遊ゲートにおける保持特
性は非常に良好であって、しかも、ＭＯＳトランジスタ
用の不純物高濃度層を制御ゲートに兼用しているため、
セル面積が大きくなることもない。
【００１２】この発明のＥＥＰＲＯＭでは、Ｖ溝の底の
熱酸化膜に浮遊ゲートがかかっているが、熱酸化膜はＶ
溝の底の部分は平坦域の部分よりも厚みが薄くなってお
り、メモリ用ＭＯＳトランジスタの（例えば）ソース領
域用不純物高濃度層を制御ゲートとし、Ｖ溝の底の薄い
酸化膜部分（トンネル酸化膜）と浮遊ゲートとの間にト
ンネル電流を流すことで電子の注入・放出を行わせ浮遊
ゲートに対する書込・消去を行うようになっている。
熱酸化膜に浮遊ゲートがかかっているが、熱酸化膜はＶ
溝の底の部分は平坦域の部分よりも厚みが薄くなってお
り、メモリ用ＭＯＳトランジスタの（例えば）ソース領
域用不純物高濃度層を制御ゲートとし、Ｖ溝の底の薄い
酸化膜部分（トンネル酸化膜）と浮遊ゲートとの間にト
ンネル電流を流すことで電子の注入・放出を行わせ浮遊
ゲートに対する書込・消去を行うようになっている。
【００１３】この発明の場合、前記Ｖ溝の内面のＶ字の
一辺側を中心に浮遊ゲートを形成するとともにＶ字の他
辺側に選択用ゲートを形成し、前記Ｖ溝の部分にメモリ
用ＭＯＳトランジスタ構造と選択用ＭＯＳトランジスタ
構造とを併設する形態をとる場合、選択用ＭＯＳトラン
ジスタも、素子面積が少なくてすむとともにＬＤＤ構造
を適用せずとも耐圧の高い縦型トランジスタとなり、よ
りセル面積の縮小が図れるという利点がある。この選択
用ＭＯＳトランジスタをオン・オフすることによりＥＲ
ＡＳＥ動作・ＷＲＩＴＥ動作の際の電圧印加をコントロ
ール出来るのである。
一辺側を中心に浮遊ゲートを形成するとともにＶ字の他
辺側に選択用ゲートを形成し、前記Ｖ溝の部分にメモリ
用ＭＯＳトランジスタ構造と選択用ＭＯＳトランジスタ
構造とを併設する形態をとる場合、選択用ＭＯＳトラン
ジスタも、素子面積が少なくてすむとともにＬＤＤ構造
を適用せずとも耐圧の高い縦型トランジスタとなり、よ
りセル面積の縮小が図れるという利点がある。この選択
用ＭＯＳトランジスタをオン・オフすることによりＥＲ
ＡＳＥ動作・ＷＲＩＴＥ動作の際の電圧印加をコントロ
ール出来るのである。
【００１４】
【実施例】以下、この発明のＥＥＰＲＯＭの実施例を、
図面を参照しながら詳しく説明する。勿論、この発明
は、下記の実施例に限らないことは言うまでもない。図
１は、実施例にかかるＥＥＰＲＯＭの要部構成をあらわ
す。実施例のＥＥＰＲＯＭ１では、半導体基板２に設け
られた浮遊ゲート型メモリ用ＭＯＳトランジスタ構造と
選択用ＭＯＳトランジスタ構造を備えている。
図面を参照しながら詳しく説明する。勿論、この発明
は、下記の実施例に限らないことは言うまでもない。図
１は、実施例にかかるＥＥＰＲＯＭの要部構成をあらわ
す。実施例のＥＥＰＲＯＭ１では、半導体基板２に設け
られた浮遊ゲート型メモリ用ＭＯＳトランジスタ構造と
選択用ＭＯＳトランジスタ構造を備えている。
【００１５】半導体基板２のｐ型領域（第１導電型領
域）２１には、ｎ型不純物高濃度層（第２導電型層Ａ）
２２、ｐ型層（第１導電型層Ｂ）２３、ｎ型不純物高濃
度層（第２導電型層Ｃ）２４をこの順にｎ型不純物高濃
度層２４が表面部分を構成するように有していて、Ｖ溝
３がｎ型不純物高濃度層２４、ｐ型層２３を通り過ぎて
ｎ型不純物高濃度層２２に達するように異方性エッチン
グで形成されている。
域）２１には、ｎ型不純物高濃度層（第２導電型層Ａ）
２２、ｐ型層（第１導電型層Ｂ）２３、ｎ型不純物高濃
度層（第２導電型層Ｃ）２４をこの順にｎ型不純物高濃
度層２４が表面部分を構成するように有していて、Ｖ溝
３がｎ型不純物高濃度層２４、ｐ型層２３を通り過ぎて
ｎ型不純物高濃度層２２に達するように異方性エッチン
グで形成されている。
【００１６】Ｖ溝３の内面は熱酸化膜４で覆われてい
て、熱酸化膜４はＶ溝３の底の部分４ａが平坦域よりも
厚みが薄くなっている。一方、Ｖ溝３の内では、Ｖ字の
一辺側を中心にポリシリコン製の浮遊ゲート５がＶ溝３
の底にかかるように形成されているとともにＶ字の他辺
側に選択用ゲート６が形成されており、Ｖ溝３の部分に
はメモリ用ＭＯＳトランジスタ構造と選択用ＭＯＳトラ
ンジスタ構造とがｐ型層２３のＶ溝露出面をチャネル域
として構成されている。
て、熱酸化膜４はＶ溝３の底の部分４ａが平坦域よりも
厚みが薄くなっている。一方、Ｖ溝３の内では、Ｖ字の
一辺側を中心にポリシリコン製の浮遊ゲート５がＶ溝３
の底にかかるように形成されているとともにＶ字の他辺
側に選択用ゲート６が形成されており、Ｖ溝３の部分に
はメモリ用ＭＯＳトランジスタ構造と選択用ＭＯＳトラ
ンジスタ構造とがｐ型層２３のＶ溝露出面をチャネル域
として構成されている。
【００１７】メモリ用ＭＯＳトランジスタ構造では、ｎ
型不純物高濃度層２２をドレイン領域、ｎ型不純物高濃
度層２４ａをソース領域、その間のｐ型層２３ａのＶ溝
露出面をチャネル域として、熱酸化膜（絶縁膜）４を介
して浮遊ゲート５が設けられた構成となっている。選択
用ＭＯＳトランジスタ構造では、ｎ型不純物高濃度層２
２をドレイン領域、ｎ型不純物高濃度層２４ｂをソース
領域、その間のｐ型層２３ｂのＶ溝露出面をチャネル域
として、熱酸化膜（絶縁膜）４を介して選択用ゲート６
が設けられた構成となっている。
型不純物高濃度層２２をドレイン領域、ｎ型不純物高濃
度層２４ａをソース領域、その間のｐ型層２３ａのＶ溝
露出面をチャネル域として、熱酸化膜（絶縁膜）４を介
して浮遊ゲート５が設けられた構成となっている。選択
用ＭＯＳトランジスタ構造では、ｎ型不純物高濃度層２
２をドレイン領域、ｎ型不純物高濃度層２４ｂをソース
領域、その間のｐ型層２３ｂのＶ溝露出面をチャネル域
として、熱酸化膜（絶縁膜）４を介して選択用ゲート６
が設けられた構成となっている。
【００１８】また、ｎ型不純物高濃度層２２にはｎ型不
純物高濃度層２６を介してアルミニウム製の電極３２
が、ｎ型不純物高濃度層２４ａと２４ｂにはアルミニウ
ム製の電極３３，３４が、ｐ型領域２１にはｐ型不純物
高濃度層２７を介してアルミニウム製の電極３１が、ま
た、選択用ゲート６にはアルミニウム製の電極３５が、
それぞれ、絶縁膜を通してコンタクトしていて、必要な
電圧が印加されるようになっている。なお、ＥＥＰＲＯ
Ｍ１の制御ゲートは、ｎ型不純物高濃度層２４ａであ
り、制御ゲートと浮遊ゲートは絶縁性の高い熱酸化膜で
対面するため保持特性がよい。
純物高濃度層２６を介してアルミニウム製の電極３２
が、ｎ型不純物高濃度層２４ａと２４ｂにはアルミニウ
ム製の電極３３，３４が、ｐ型領域２１にはｐ型不純物
高濃度層２７を介してアルミニウム製の電極３１が、ま
た、選択用ゲート６にはアルミニウム製の電極３５が、
それぞれ、絶縁膜を通してコンタクトしていて、必要な
電圧が印加されるようになっている。なお、ＥＥＰＲＯ
Ｍ１の制御ゲートは、ｎ型不純物高濃度層２４ａであ
り、制御ゲートと浮遊ゲートは絶縁性の高い熱酸化膜で
対面するため保持特性がよい。
【００１９】ＥＥＰＲＯＭ１でのＥＲＡＳＥ動作とＷＲ
ＩＴＥ動作は以下の通りとなっている。すなわち、ＥＲ
ＡＳＥ動作の場合、制御ゲート用の電極３３の電圧ＶC
＝２０Ｖ，ドレイン領域の電極３２にかけるドレイン電
圧ＶD ＝０Ｖとすると、ドレイン領域中の電子がＶ溝３
の底の薄い熱酸化膜（トンネル酸化膜）４ａを通って浮
遊ゲート５に注入され蓄積される。
ＩＴＥ動作は以下の通りとなっている。すなわち、ＥＲ
ＡＳＥ動作の場合、制御ゲート用の電極３３の電圧ＶC
＝２０Ｖ，ドレイン領域の電極３２にかけるドレイン電
圧ＶD ＝０Ｖとすると、ドレイン領域中の電子がＶ溝３
の底の薄い熱酸化膜（トンネル酸化膜）４ａを通って浮
遊ゲート５に注入され蓄積される。
【００２０】一方、ＷＲＩＴＥ動作の場合、制御ゲート
用の電極３３の電圧ＶC ＝０Ｖ，ドレイン領域の電極３
２にかけるドレイン電圧ＶD ＝２０Ｖとすると、浮遊ゲ
ート５中の電子がドレイン領域中に熱酸化膜４ａを通っ
て放出され、浮遊ゲート５が正に帯電する。なお、電極
３５にはワードライン（線）の選択電圧ＶW が印加さ
れ、電極３４にはビットライン（線）の選択電圧ＶB が
印加される。また、電極３１は通常アースされてｐ型領
域２１にかかる電圧ＶS は０Ｖになっている。
用の電極３３の電圧ＶC ＝０Ｖ，ドレイン領域の電極３
２にかけるドレイン電圧ＶD ＝２０Ｖとすると、浮遊ゲ
ート５中の電子がドレイン領域中に熱酸化膜４ａを通っ
て放出され、浮遊ゲート５が正に帯電する。なお、電極
３５にはワードライン（線）の選択電圧ＶW が印加さ
れ、電極３４にはビットライン（線）の選択電圧ＶB が
印加される。また、電極３１は通常アースされてｐ型領
域２１にかかる電圧ＶS は０Ｖになっている。
【００２１】続いて、実施例のＥＥＰＲＯＭ１の製造に
ついて図２〜５を参照しながら説明する。まず、図２に
みるように、表面が（１００）面のｐ型シリコンウエハ
の表面にｎ型不純物を導入したあとｐ型層をエピタキシ
ャル成長させてから、ＬＯＣＯＳ法で素子分離用の熱い
フィールド酸化膜１１を形成する一方、浅いｎ型不純物
高濃度層２４と深いｎ型不純物高濃度層２６および電極
コンタクト用のｐ型不純物高濃度層２７を形成する。そ
の結果、ｐ型領域２１には、ｎ型不純物高濃度層２２、
ｐ型層２３、ｎ型不純物高濃度層２４が、図２に示す順
序で形成されることになる。
ついて図２〜５を参照しながら説明する。まず、図２に
みるように、表面が（１００）面のｐ型シリコンウエハ
の表面にｎ型不純物を導入したあとｐ型層をエピタキシ
ャル成長させてから、ＬＯＣＯＳ法で素子分離用の熱い
フィールド酸化膜１１を形成する一方、浅いｎ型不純物
高濃度層２４と深いｎ型不純物高濃度層２６および電極
コンタクト用のｐ型不純物高濃度層２７を形成する。そ
の結果、ｐ型領域２１には、ｎ型不純物高濃度層２２、
ｐ型層２３、ｎ型不純物高濃度層２４が、図２に示す順
序で形成されることになる。
【００２２】ついで、ｎ型不純物高濃度層２４の表面の
熱酸化膜１２にフォトレジストマスク（図示省略）を設
け、熱酸化膜１２のＶ溝形成域部分を除去して開口して
からフォトレジストマスクを除去した後、アルカリ溶液
を使う異方性エッチングを行い、図３にみるように、Ｖ
溝３を形成する。この時、Ｖ溝３の先端が、ｎ型不純物
高濃度層２２に達するように開口寸法を設定しておく。
熱酸化膜１２にフォトレジストマスク（図示省略）を設
け、熱酸化膜１２のＶ溝形成域部分を除去して開口して
からフォトレジストマスクを除去した後、アルカリ溶液
を使う異方性エッチングを行い、図３にみるように、Ｖ
溝３を形成する。この時、Ｖ溝３の先端が、ｎ型不純物
高濃度層２２に達するように開口寸法を設定しておく。
【００２３】ついで、Ｖ溝３の単結晶表面層を熱酸化で
酸化層に変えることにより内面を熱酸化膜４で覆ったあ
と、ポリシリコン（多結晶シリコン）膜をＣＶＤ法を用
いて堆積し、ポリシリコン膜に対してフォトリソグラフ
ィ技術とドライエッチングプロセスによるパターンニン
グを施し、図４にみるように、Ｖ溝３の内に浮遊ゲート
５と選択用ゲート６を設ける。
酸化層に変えることにより内面を熱酸化膜４で覆ったあ
と、ポリシリコン（多結晶シリコン）膜をＣＶＤ法を用
いて堆積し、ポリシリコン膜に対してフォトリソグラフ
ィ技術とドライエッチングプロセスによるパターンニン
グを施し、図４にみるように、Ｖ溝３の内に浮遊ゲート
５と選択用ゲート６を設ける。
【００２４】その後、図５にみるように、層間絶縁膜１
５をＣＶＤ法で堆積してから、フォトリソグラフィ技術
とドライエッチングプロセスでコンタクトホールを開
け、アルミニウムの堆積・パターンニングにより電極３
１〜３５を形成すれば、ＥＥＰＲＯＭ１が完成する。
５をＣＶＤ法で堆積してから、フォトリソグラフィ技術
とドライエッチングプロセスでコンタクトホールを開
け、アルミニウムの堆積・パターンニングにより電極３
１〜３５を形成すれば、ＥＥＰＲＯＭ１が完成する。
【００２５】
【発明の効果】この発明のＥＥＰＲＯＭは、浮遊ゲート
型メモリ用ＭＯＳトランジスタが素子面積が少なくて済
むと共にＬＤＤ構造を適用せずとも耐圧の高い縦型トラ
ンジスタであるため、セル面積の縮小が図れ、制御ゲー
トは、半導体基板に設けたＭＯＳトランジスタ用の不純
物高濃度層と浮遊ゲートの間に熱酸化膜が介在するため
に浮遊ゲートにおける保持特性は非常に良好であって、
しかも、制御ゲートはセル面積の拡大を伴わないため、
高集積化が図れて保持性能がよくて非常に有用である。
型メモリ用ＭＯＳトランジスタが素子面積が少なくて済
むと共にＬＤＤ構造を適用せずとも耐圧の高い縦型トラ
ンジスタであるため、セル面積の縮小が図れ、制御ゲー
トは、半導体基板に設けたＭＯＳトランジスタ用の不純
物高濃度層と浮遊ゲートの間に熱酸化膜が介在するため
に浮遊ゲートにおける保持特性は非常に良好であって、
しかも、制御ゲートはセル面積の拡大を伴わないため、
高集積化が図れて保持性能がよくて非常に有用である。
【００２６】また、Ｖ溝の部分にメモリ用ＭＯＳトラン
ジスタ構造と選択用ＭＯＳトランジスタ構造とを併設す
る形態の場合、よりセル面積の縮小が図れるという利点
がある。
ジスタ構造と選択用ＭＯＳトランジスタ構造とを併設す
る形態の場合、よりセル面積の縮小が図れるという利点
がある。
【図１】実施例のＥＥＰＲＯＭの要部構成をあらわす断
面図である。
面図である。
【図２】実施例のＥＥＰＲＯＭの製造過程での基板形成
工程をあらわす断面図である。
工程をあらわす断面図である。
【図３】実施例のＥＥＰＲＯＭの製造過程でのＶ溝形成
工程をあらわす断面図である。
工程をあらわす断面図である。
【図４】実施例のＥＥＰＲＯＭの製造過程でのポリシリ
コン製ゲート形成工程をあらわす断面図である。
コン製ゲート形成工程をあらわす断面図である。
【図５】実施例のＥＥＰＲＯＭの製造過程での中間絶縁
膜・電極形成工程をあらわす断面図である。
膜・電極形成工程をあらわす断面図である。
【図６】従来のＥＥＰＲＯＭの要部構成をあらわす断面
図である。
図である。
１ ＥＥＰＲＯＭ（不揮発性電子メモリ装置） ２ 半導体基板 ３ Ｖ溝 ４ 熱酸化膜 ５ 浮遊ゲート ６ 選択用ゲート ２４ａ ｎ型不純物高濃度層（制御ゲート）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/2847 G11C 16/04 H01L 29/788 H01L 29/792 H01L 27/115
Claims (2)
- 【請求項１】 半導体基板に設けられた浮遊ゲート型メ
モリ用ＭＯＳトランジスタ構造を備え、前記半導体基板
には内面が熱酸化膜で覆われたＶ溝が形成されていて、
このＶ溝の部分に前記浮遊ゲート型メモリ用ＭＯＳトラ
ンジスタ構造が浮遊ゲートが前記熱酸化膜の上にあって
前記Ｖ溝の底にかかるようにして設けられているととも
に、前記半導体基板の表面部分における前記ＭＯＳトラ
ンジスタ用の不純物高濃度層を制御ゲートとしており、
前記浮遊ゲートに対する書込・消去が前記熱酸化膜を介
する通電によりなされるようになっている不揮発性電子
メモリ装置。 - 【請求項２】 半導体基板の第１導電型領域に第２導電
型層Ａ、第１導電型層Ｂおよび第２導電型層Ｃをこの順
に第２導電型層Ｃが表面部分を構成するように有してい
て、Ｖ溝が第１導電型層Ｂと第２導電型層Ｃを通り過ぎ
て第２導電型層Ａに達するように形成されていて、前記
Ｖ溝の内面では、Ｖ字の一辺側を中心に浮遊ゲートが形
成されているとともにＶ字の他辺側に選択用ゲートが形
成されており、前記Ｖ溝の部分にはメモリ用ＭＯＳトラ
ンジスタ構造と選択用ＭＯＳトランジスタ構造とが第１
導電型層Ｂの露出面をチャネル域として設けられている
請求項１記載の不揮発性電子メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12395192A JP3109904B2 (ja) | 1992-05-15 | 1992-05-15 | 不揮発性電子メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12395192A JP3109904B2 (ja) | 1992-05-15 | 1992-05-15 | 不揮発性電子メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326973A JPH05326973A (ja) | 1993-12-10 |
| JP3109904B2 true JP3109904B2 (ja) | 2000-11-20 |
Family
ID=14873389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12395192A Expired - Fee Related JP3109904B2 (ja) | 1992-05-15 | 1992-05-15 | 不揮発性電子メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3109904B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100623334B1 (ko) * | 2005-03-08 | 2006-09-13 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 소자의 셀, 그 동작방법 및 그 제조 방법,그리고 이를 이용한 반도체 소자의 제조방법 |
-
1992
- 1992-05-15 JP JP12395192A patent/JP3109904B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05326973A (ja) | 1993-12-10 |
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Legal Events
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| LAPS | Cancellation because of no payment of annual fees |