JP2000114405A

JP2000114405A - 不揮発性半導体記憶装置およびその製造方法

Info

Publication number: JP2000114405A
Application number: JP11314599A
Authority: JP
Inventors: Junichi Kato; 淳一加藤; Atsushi Hori; 敦堀; Shinji Odanaka; 紳二小田中
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-12-09
Filing date: 1999-11-05
Publication date: 2000-04-21
Anticipated expiration: 2018-12-07
Also published as: JP3430086B2

Abstract

(57)【要約】【課題】高い書き込み効率を有する不揮発性半導体記
憶層を提供する。【解決手段】第１レベルにある第１表面領域１１、第
１レベルよりも低い第２レベルにある第２表面領域１
２、および、第１表面領域１１と第２表面領域１２とを
連結する段差側面領域１３を含む表面を有する半導体基
板１を用いる。浮遊ゲート４の一部分が第１絶縁膜３を
介して段差側面領域１３に対向し、浮遊ゲート４の他の
一部分が第１絶縁膜３を介して第２表面領域１２と対向
している。制御ゲート６の一部が第１表面領域１１から
絶縁されながら第１表面領域１１上に延びている。この
ため、段差側面領域１３と第２表面領域１２との間のコ
ーナー部分近傍に強い電界が形成されるとともに、浮遊
ゲート４と制御ゲート６との間の電位差によってチャネ
ル領域中に局所的に強い電界が形成される。その結果、
段差側面領域１３および第２表面領域１２から浮遊ゲー
ト４への電子注入効率が著しく向上し、データの書き込
み速度が格段に改善される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置およびその製造方法に関する。

【０００２】

【従来の技術】携帯電子情報機器やメモリーカードの分
野では、不揮発性半導体記憶装置が高速読み書き可能な
メモリ素子として広く用いられるようになってきてい
る。

【０００３】（第１の従来例）図１を参照しながら、不
揮発性半導体記憶装置の第１の従来例を説明する。図１
は、ＩＥＥＥ，ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃ
ｔｒｏｎＤｅｖｉｃｅＭｅｅｔｉｎｇ、Ｔｅｃｈｎ
ｉｃａｌＤｉｇｅｓｔ、ｐ６１６、（１９８５）に開
示された不揮発性半導体記憶装置の断面を示す。

【０００４】図１の装置は、半導体基板１と、半導体基
板１内に形成されたソース領域８およびドレイン領域９
と、ソース領域８およびドレイン領域９に挟まれたチャ
ネル領域上に形成されたトンネル絶縁膜３と、トンネル
絶縁膜３上に形成された浮遊ゲート４と、浮遊ゲート４
上に容量絶縁膜５を介して形成された制御ゲート６とを
備えている。

【０００５】この装置によれば、制御ゲート６がオン状
態となったとき、チャネル領域中の電子はドレイン領域
９の側に引き寄せられる。ドレイン領域９の側に引き寄
せられた電子は、ドレイン領域９の近傍の電界によって
急激に加速され、加速された電子のいくつかは、チャネ
ルホットエレクトロンとなる。チャネルホットエレクト
ロンの一部は、トンネル絶縁膜３のポテンシャル壁を通
り抜けて浮遊ゲート４に注入される。

【０００６】（第２の従来例）図２は、ＩＥＥＥ、Ｊｏ
ｕｒｎａｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃ
ｕｉｔｓ、ｖｏｌ．２２、ｐ６７６、（１９８７）に開
示された不揮発性半導体記憶装置の装置を示す。

【０００７】図２の装置では、制御ゲート６の一部が浮
遊ゲート４の上から半導体基板１の表面に延び、その延
長部分は容量絶縁膜５を介してチャネル領域の一部に対
向している。チャネル領域が導通状態のとき、チャネル
領域内を流れる電子は、制御ゲート６と浮遊ゲート４と
の境界領域で生じる急激な電界変化によって加速され
る。その結果、大きなエネルギーを持った電子はホット
エレクトロンとして一部は絶縁膜をトンネル効果で通過
し、浮遊ゲート４に注入される。

【０００８】この時、制御ゲート６の電圧をチャネルの
しきい値電圧をわずかに超える程度に設定し、かつ、ド
レイン領域９の電圧がしきい値より十分大きな値になる
ように浮遊ゲート４の電圧を設定することによって、浮
遊ゲート４と制御ゲート６との間の電位差を大きくとる
ことができる。

【０００９】（第３の従来例）図３を参照しながら、不
揮発性半導体記憶装置の第３の従来例を説明する。この
不揮発性半導体記憶装置は、特開平７―１１５１４２号
公報に記載されたものである。この装置は、図３に示さ
れるように、ソース領域８およびドレイン領域９ａおよ
び９ｂが形成された半導体基板１と、基板１上のトンネ
ル絶縁膜３と、トンネル絶縁膜３上の浮遊ゲート４と、
浮遊ゲート４上の容量絶縁膜５と、容量絶縁膜５上の制
御ゲート６とを備えている。この装置によれば、半導体
基板１の表面に段差２が形成されているため、チャンネ
ルホットエレクトロンの速度ベクトルの方向に浮遊ゲー
ト４が位置する。このため、浮遊ゲート４へのホットエ
レクトロンの注入効率が向上し、それによって書き込み
効率が向上する。

【００１０】なお、特開平７―１１５１４２号公報に記
載された装置と同様に、基板に段差を設けた不揮発性半
導体記憶装置が特開平７―１６９８６５号公報に記載さ
れているが、この不揮発性半導体記憶装置はデータの書
き込みにＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流を用いて
おり、上記３つの従来例とは動作原理が異なっている。

【００１１】

【発明が解決しようとする課題】上記３つの従来例に
は、以下のような問題がある。

【００１２】第１の従来例では、ホットエレクトロンを
発生させる電界集中領域がドレイン領域の近傍に位置す
る。チャネル領域における電界の方向は水平であり、ま
た、チャネルホットエレクトロンが通過するトンネル絶
縁膜中の電界は、ゲートバイアスによる電界とドレイン
バイアスによる電界が互いに打ち消し合う結果、非常に
弱くなる。

【００１３】第２の従来例では、電界集中点をチャネル
領域の中央付近にすることによって、前記した第１の従
来例の問題を解決できる。しかし、第２の従来例におい
ても、チャネル領域内の電界の方向は水平であるため、
チャネルホットエレクトロンの移動方向も統計的に水平
成分が多くなり、ドレイン領域に向かう。このため、発
生したチャネルホットエレクトロンの一部のみが浮遊ゲ
ート４に注入され、多くのチャネルホットエレクトロン
はドレイン領域９へと流れる。

【００１４】これに対して、第３の従来例では、チャネ
ルホットエレクトロンの移動方向の先に浮遊ゲート４が
存在するため、チャネルホットエレクトロンの浮遊ゲー
ト４への注入効率は飛躍的に向上する。しかし、第３の
従来例においても、電子が注入されるときにトンネル絶
縁膜中に形成される電界は、ドレインバイアスによる電
界によって弱められ、その結果、注入効率は低下する。

【００１５】さらに、第３の従来例は、浮遊ゲート４の
上面に制御ゲート６が位置するスタック型構造を有する
ため、制御ゲート６でチャネル領域の導電率を制御しよ
うとしても、介在する浮遊ゲートにおける電荷蓄積量の
ばらつきがメモリセルのしきい値に影響する。

【００１６】本発明は係る点に鑑みてなされたものであ
り、その目的とするところは、不揮発性半導体記憶装置
においてホットエレクトロンの注入効率を向上させる新
たな構造を提供することにある。具体的には、半導体基
板表面に段差つき浮遊ゲートを設け、段差におけるチャ
ネルの曲がりの効果で、ホットエレクトロンの発生確率
を上昇させることによって、高い書き込み効率を得るこ
とができる不揮発性半導体記憶装置およびその製造方法
を提供することにある。

【００１７】

【課題を解決するための手段】本発明による不揮発性半
導体記憶装置は、第１レベルにある第１表面領域、前記
第１レベルよりも低い第２レベルにある第２表面領域、
および、前記第１表面領域と前記第２表面領域とを連結
する段差側面領域を含む表面を有する基板と、前記第１
表面領域に形成されたソース領域と、前記第２表面領域
に形成されたドレイン領域と、前記基板の前記表面上に
形成された第１絶縁膜と、前記第１絶縁膜上に形成され
た浮遊ゲートと、前記浮遊ゲート上に形成された第２絶
縁膜と、前記第２絶縁膜を介して前記浮遊ゲートに容量
結合される制御ゲートとを備えた不揮発性半導体記憶装
置であって、前記第１絶縁膜は、前記段差側面領域およ
び前記第２表面領域に形成されており、前記浮遊ゲート
の一部分は、前記第１絶縁膜を介して前記段差側面領域
に対向し、前記浮遊ゲートの他の一部分は、前記第１絶
縁膜を介して前記第２表面領域と対向し、しかも、前記
浮遊ゲートの上端は前記第１レベルよりも上に突出して
おらず、前記制御ゲートの一部は、前記第２絶縁膜を介
して前記浮遊ゲートに対向し、かつ、前記制御ゲートの
他の一部は、前記第１表面領域から絶縁されながら前記
第１表面上に延びており、書き込み時において、前記第
１表面領域にチャネル領域が形成され、前記チャネルホ
ットエレクトロンが前記浮遊ゲートに注入される。

【００１８】ある好ましい実施形態では、前記浮遊ゲー
トの上端は、前記第１表面領域のレベルよりも低く、前
記制御ゲートが、前記浮遊ゲートの上方において、前記
段差側面領域に対向している。

【００１９】前記ドレイン領域は、前記段差側面領域と
前記第２表面領域との間のコーナー部分を覆っているこ
とが好ましい。

【００２０】前記第２表面領域は、前記半導体基板に形
成された凹部の底面であり、前記ドレイン領域は、前記
凹部の底面に形成され、前記浮遊ゲートは、リング形状
を有し、前記凹部の底面の周辺部分を覆っていてもよ
い。

【００２１】前記浮遊ゲートに蓄積されている電荷を前
記浮遊ゲートから引き抜くための消去ゲートを更に備え
ていてもよい。

【００２２】本発明による不揮発性半導体記憶装置の製
造方法は、第１レベルにある第１表面領域、前記第１レ
ベルよりも低い第２レベルにある第２表面領域、およ
び、前記第１表面領域と前記第２表面領域とを連結する
段差側面領域を含む表面を有する基板を用意する工程
と、前記基板上に第１絶縁膜を形成する工程と、前記第
１絶縁膜上に導電性材料薄膜を堆積する工程と、前記導
電性材料薄膜をエッチングすることによって、前記第１
絶縁膜を介して前記段差側面領域の少なくとも一部に対
向する部分を有する浮遊ゲートであって、その上端が前
記第１レベルよりも上に突出していない浮遊ゲートを形
成する工程と、前記浮遊ゲートの露出表面に第２絶縁膜
を形成する工程と、前記第２絶縁膜を介して前記浮遊ゲ
ートに容量結合される制御ゲートを形成する工程とを包
含し、前記制御ゲートの一部が前記第１表面領域上に位
置するように前記制御ゲートをパターニングする工程を
包含する。

【００２３】前記基板を用意する工程は、前記基板の表
面を部分的にマスクで覆う工程と、前記基板のうち前記
マスクで覆われていない部分を、酸素ガスおよびＣＦ₄
ガスを含む混合ガスを用いた異方性ケミカルドライエッ
チングによってエッチングし、それによって前記半導体
基板の表面に凹部を形成する工程を含んでもよい。

【００２４】前記浮遊ゲートを形成する工程は、異方性
エッチングによって前記導電性材料薄膜をエッチング
し、それによって前記浮遊ゲートを前記段差側面領域に
対して自己整合的に形成することが好ましい。

【００２５】前記浮遊ゲートを形成する工程は、前記段
差側面領域のうちチャネル領域が形成される領域の上に
マスクを形成する工程と、前記マスクに覆われていない
領域に位置する前記導電性材料薄膜をエッチングする工
程と、前記マスクを除去する工程と、異方性エッチング
で前記導電性材料薄膜をエッチングし、それによって、
前記段差側面領域のうちチャネル領域が形成される領域
に対して自己整合的に前記浮遊ゲートを形成するように
してもよい。

【００２６】

【発明の実施の形態】以下、図面を参照しながら本発明
による不揮発性半導体記憶装置及びその製造方法を説明
する。

【００２７】（第１の実施形態）図４は、本発明による
不揮発性半導体記憶装置の第１実施形態の断面を示す。
本実施形態の不揮発性半導体記憶装置は、図４に示され
るように、半導体基板（ｐ型シリコン基板）１の表面に
段差が形成されたフラッシュ型ＥＥＰＲＯＭである。段
差によって、基板１の表面は、相対的に高いレベルの表
面領域（第１表面領域）１１と、相対的に低いレベルの
表面領域（第２表面領域）１２に分かれている。第１表
面領域１１と第２表面領域１２との間のレベル差（段差
の高さ）は、例えば１００ｎｍ〜１５０ｎｍである。

【００２８】本願明細書では、簡略的に、第１表面領域
１１を段差上部と称し、第２表面領域１２を段差底部と
称する場合がある。また、第１表面領域１１と第２表面
領域１２との間の表面領域を段差側面領域１３と称す
る。

【００２９】この段差側面領域１３によって第１表面領
域１１と第２表面領域１２とが連結されている。図４の
断面図において、この段差側面領域１３は基板主面に対
して垂直な面として記載されているが、段差側面領域１
３は曲面によって構成されていても良いし、第２表面領
域１２に対して傾斜した面から構成されていても良い。
段差を形成するためのエッチング方法に応じて、段差側
面領域１３の断面形状は異なる。

【００３０】半導体基板１の表面において、段差表面領
域１３および第２表面領域１２には、厚さ８〜１２ｎｍ
のトンネル絶縁膜３が形成されており、トンネル絶縁膜
３の上には、サイドウォール状の浮遊ゲート４が設けら
れている。浮遊ゲート４は、トンネル絶縁膜３を介して
段差側面領域１３および第２表面領域１２に対向する面
（凸面）を有している。浮遊ゲート４の上端は、第１表
面領域のレベルよりも上には突出せず、浮遊ゲート４の
全体が段差側面領域１３の真横に位置している。

【００３１】浮遊ゲート４を完全に覆うように容量絶縁
膜（第２絶縁膜）５が形成され、容量絶縁膜５の一部
は、第１表面領域１１の一部および第２表面領域１２の
一部にも接触するように延びている。この容量絶縁膜５
の上に制御ゲート６が形成されて、制御ゲート６は浮遊
ゲート４を完全に覆っている。

【００３２】浮遊ゲート４は、容量絶縁膜５を介して制
御ゲート６に容量結合されるが、メモリセル毎に電気的
に分離されている。制御ゲート６は、ワード線に接続さ
れるか、あるいは、制御ゲート自体がワード線として機
能するようにパターニングされている。

【００３３】半導体基板１の表面のうち、第１表面領域
１１にはソース領域８が形成され、不図示のビット線に
接続される。第２表面領域１２には、ドレイン領域９が
形成されている。ドレイン領域９は、第２表面領域１２
に形成された低濃度不純物拡散層（低濃度ドレイン領
域）９ａおよび高濃度不純物拡散層（高濃度ドレイン領
域）９ｂから構成されている。高濃度ドレイン領域９ｂ
の不純物濃度は、ソース領域８の不純物濃度と同レベル
であるが、低濃度ドレイン領域９ａの不純物濃度（ｎ型
不純物濃度：１×１０¹⁷〜１×１０¹⁹ｃｍ^-3）よりも高
い。低濃度ドレイン領域９ａは、高濃度ドレイン領域９
ｂから第２表面領域１２と段差側面領域１３との間のコ
ーナー（段差底部のコーナー）部分にまで延びている。
チャネル領域は、低濃度ドレイン領域９ａとソース領域
８とに挟まれるようにして、第１表面領域１１および段
差側面領域１３に形成されている。なお、ソース領域７
およびドレイン領域９の構成は、図示されるものに限定
されない。例えば、ドレイン領域９は、ほぼ一定の濃度
を持つほぼ一様な厚さの不純物拡散層から形成されてい
ても良い。ただし、ドレイン電圧を供給するための配線
（不図示）は、ドレイン領域９のうち、不純物濃度が他
の部分よりも相対的に高い部分（例えば、図４の高濃度
ドレイン領域９ｂ）にコンタクトするように設計される
ことが好ましい。

【００３４】図４のドレイン領域９の端部は段差底部の
コーナーに到達しているが、段差側面領域１３上にはド
レイン領域９が形成されていない。しかし、ドレイン領
域９が段差側面領域１３の少なくとも一部に接するよう
に形成されていても良いし、また、段差側面領域１３に
沿って第１表面領域１１に達していても良い。図１９
は、段差底部コーナおよびその近傍をより詳細に示した
断面図である。図示されている段差はケミカルドライエ
ッチング（ＣＤＥ）法によって形成され、段差底部コー
ナは丸くカーブしている。この例では、ドレイン領域９
は、このコーナを通って段差側面の途中まで到達してい
るが、第１表面領域１１には達していない。

【００３５】図４の不揮発性半導体記憶装置について、
データの書き込み動作を説明する。

【００３６】不図示のビット線に０Ｖ、ドレイン領域９
に５Ｖ、ワード線に５Ｖの電圧を印可することにより、
第１表面領域１１にチャネルが形成され、ビット線から
ソース領域８を介して低濃度ドレイン領域９ａへ電子を
流す。第１表面領域１１の上に位置する制御ゲート６に
よってチャネルは制御される。書き込み時、半導体基板
１内において、段差底部コーナー付近では、鋭く強い電
界ピークが形成される。これは、ドレインバイアスによ
る電界の向きとゲートバイアスによる電界の向きが一致
するため、互いの相乗効果により、コーナー近傍に高い
電界が形成されるためである。図５は、本実施形態の装
置および第１の従来例について、コンピュータシミュレ
ーションによって得た電界強度のゲート電圧依存性を示
すグラフである。この図から、段差構造の存在によって
電界強度が強められることがわかる。このような効果に
よって、従来に比較してより高い電子注入効率が実現さ
れる。

【００３７】次に、データの消去動作を説明する。

【００３８】不図示のビット線およびドレイン領域９は
０Ｖとし、制御ゲート６に１０Ｖの電圧を印可する。浮
遊ゲート４と制御ゲート６と間の容量絶縁膜５は、例え
ば、５ｎｍから２０ｎｍ程度の厚さを持つため、制御ゲ
ート６の電位が１０Ｖ程度に上昇すると、その瞬間に容
量絶縁膜５内に強い電界が形成され、容量絶縁膜５内を
いわゆるＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流が流れ
る。その結果、浮遊ゲート４内に蓄積されていた電子は
制御ゲート６へ引き抜かれる。

【００３９】最後に、データの読み出しを説明する。

【００４０】例えば、ソース領域８に０Ｖ、ドレイン領
域９に１．５Ｖ、制御ゲート６に２Ｖの電圧を印加す
る。この時、浮遊ゲート４の電荷の有無によって、チャ
ネル領域の反転しきい値（Ｖ_t）が異なるため、ビット
線に流れる電流に差が生じる。この電流を公知のセンス
アンプで検知することによって記憶情報の内容を判断で
きる。

【００４１】このように、本実施形態によれば、データ
の書き込みおよび消去が電気的に可能である。また、注
入効率が高いため、データの書き込みに要する時間を著
しく短縮することができる。

【００４２】なお、動作時の浮遊ゲート４の電位は、浮
遊ゲート４と制御ゲート６との間の結合容量に依存して
変化する。この容量結合の程度が大きいほど、浮遊ゲー
ト４の電位の制御可能な幅が大きくなる。本実施形態で
は、図４に示すように、制御ゲート６が浮遊ゲート４を
完全に覆う構造を採用することによって、容量結合の程
度を大きくしている。このため、メモリセルごとのしき
い値電圧が大きくばらついても、書き込まれた情報を正
確に判断することができる。

【００４３】本実施形態では、浅いドレイン領域９とチ
ャネル領域との境界（ＰＮ接合部分）が段差底部のコー
ナー付近に位置しているため、その部分での電界強度を
更に強めることができ、電子の注入効率をいっそう向上
させることができる。

【００４４】（第２の実施形態）図６は、本発明による
不揮発性半導体記憶装置の第２の実施形態の断面を示
す。図６の装置は、容量絶縁膜５の種類以外について
は、図４の装置と同様の構成を有している。この容量絶
縁膜５は、第１酸化膜（厚さ：約８から２０ｎｍ）、
窒化膜（厚さ：約８から２０ｎｍ）および第２酸化膜
（厚さ：約８から２０ｎｍ）からなり、いわゆるＯＮ
Ｏ構造を有している。ＯＮＯ構造を採用することによ
り、電荷トラップによる容量前記膜５の膜質劣化を抑制
することができる。

【００４５】図６のドレイン領域９は、低濃度ドレイン
領域９ａおよび高濃度ドレイン領域９ｂを含み持つよう
には図示されていないが、第１の実施形態にかかる装置
のように、低濃度ドレイン領域９ａおよび高濃度ドレイ
ン領域９ｂによってドレイン領域９が構成されていても
よい。この点に関しては、図７から図１２に示すドレイ
ン領域９についても同様である。

【００４６】なお、本実施形態の場合、データ消去の動
作は、制御ゲート６の電圧を１２Ｖとし、ソース領域８
およびドレイン領域９の電圧を０Ｖにすることによっ
て、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流を生じさせ、
浮遊ゲート４中の電子をドレイン領域９へ引き抜くこと
により実行される。

【００４７】（第３の実施形態）図７は、本発明による
不揮発性半導体記憶装置の第３の実施形態を示す断面図
である。図７の装置も、容量絶縁膜５の種類以外では、
図４の装置と同様の構成を有している。この容量絶縁膜
５は、粒形のシリコンが多数含まれている酸化膜、いわ
ゆるシリコンリッチオキサイド膜（上層）と、通常のＳ
ｉＯ₂（下層）とから形成されている。シリコンリッチ
オキサイド膜は、低電界でＦｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍ電流を生じさせやすい。そのため、本実施形態によ
れば、浮遊ゲート４内の電子を制御ゲート６へ引き抜く
ことが容易になる。

【００４８】なお、図８の装置は、図７の装置の改良例
の断面を示す。図８の装置では、シリコンリッチオキサ
イド膜および通常のＳｉＯ₂膜からなる絶縁膜が、浮遊
ゲート４と制御ゲート６との間にのみ存在する。言い換
えると、制御ゲート６がシリコン基板１の表面に近接し
ている部分では、通常の酸化膜（トンネル絶縁膜３）が
制御ゲート６をシリコン基板１から分離している。この
ような構造を採用することにより、データの消去時にお
いて、制御ゲート６とチャネル領域との間の耐圧を大き
くすることができ、かつ、チャネル領域から制御ゲート
６へのリーク電流を抑制することができる。

【００４９】（第４の実施形態）図９は、本発明による
不揮発性半導体記憶装置の第４の実施形態を示す断面図
である。図９の装置は、シリコン基板１の段差側面領域
１３の高さに対して浮遊ゲート４の高さが相対的に低い
点を除けば、図４の装置と同様の構成を有している。図
９の装置の浮遊ゲート４の上端は、第１表面領域１１の
レベルよりも１０ｎｍから６０ｎｍ程度低い。また、制
御ゲート６の一部は、浮遊ゲート４の上方において、容
量絶縁膜５を介して段差側面領域１３に対向している。
このため、書き込み動作のとき、浮遊ゲート４と制御ゲ
ート６との間の電位差が、これらのゲート４、６の境界
付近（段差側面領域１３の中央付近）のチャネル領域内
に局所的に強い電界を形成し、その部分で電子を大きく
加速する。この効果によって、段差側面領域１３および
段差底部コーナー付近で多数の高エネルギー電子が生成
されることになり、電子注入効率がいっそう増大する。

【００５０】（第５の実施形態）図１０は、本発明によ
る不揮発性半導体記憶装置の第５の実施形態の斜視図で
ある。図１０の装置では、シリコン基板に形成された凹
部のすべての内側面上に浮遊ゲート４が形成されてい
る。その結果、浮遊ゲート４はリング形状を有してい
る。ドレイン領域９は凹部の底面に形成されているの
で、浮遊ゲート４はドレイン領域９の周辺領域をすべて
覆いながら、ドレイン領域９の中央部を取り囲んでい
る。本実施形態によれば、浮遊ゲート４がドレイン領域
９とオーバーラップする領域の面積を充分に大きくでき
るので、データの書き込み時にはドレイン領域９の電位
を高くすることができる。このため、基板内の電界強度
が増大し、書き込み効率が向上する。本実施形態では、
浮遊ゲート４が第１表面領域１１上にまでは延長してお
らず、凹部内に完全に収容されているので、浮遊ゲート
４が凹部の外側にまで広がっている場合に比較して、メ
モリセルのサイズを小さくすることができる。

【００５１】（第６の実施形態）図１１は、本発明によ
る不揮発性半導体記憶装置の第６の実施形態の斜視図で
ある。図１１の装置では、シリコン基板に形成された凹
部のすべての内側面のうち、制御ゲート６に覆われてい
る領域内にのみ浮遊ゲート４が形成されている。その結
果、浮遊ゲート４はライン形状を有し、ドレイン領域９
の全外周部の一辺上に位置している。本実施形態によれ
ば、浮遊ゲート４の体積が第５の実施形態における浮遊
ゲート４の体積よりも小さくなるため、比較的に少ない
電荷注入量でメモリセルのしきい値を大きく変化させる
ことができる。

【００５２】（第７の実施形態）図１２は、本発明によ
る不揮発性半導体記憶装置の第７の実施形態の斜視図で
ある。図１２の装置では、図１０の装置と同様に、浮遊
ゲート４がリング形状を有している。制御ゲート６が設
けられていない領域において、消去ゲート１０が浮遊ゲ
ート４の一部とオーバーラップするように形成されてい
る。

【００５３】消去時の動作について説明する。

【００５４】たとえば、ワード線を０Ｖ、ドレイン領域
９を３Ｖ、消去ゲート１０を１０Ｖにすることによっ
て、浮遊ゲート４と消去ゲート１０との間の容量絶縁膜
内に強い電界を形成する。そうすると、その容量絶縁膜
内をＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流が流れること
によって、浮遊ゲート４内の電子が消去ゲート１０へ引
き出され、消去動作が実行される。

【００５５】本実施形態によれば、消去ゲート１０と制
御ゲート６との間に直接的な容量結合が生じないため、
これら２つのゲート間の電位差を大きくすることができ
る。また、消去ゲート１０の電位をドレイン領域９の電
位よりも低く設定することにより、消去ゲート１０とド
レイン領域９との間の電位差を低く保ちながら、浮遊ゲ
ート４と消去ゲート１０の間の電位差を大きくすること
ができる。なお、制御ゲート６と浮遊ゲート４との間の
容量絶縁膜とは独立して、消去ゲート１０と浮遊ゲート
４との間の絶縁膜を形成すれば、各絶縁膜の膜厚および
材料を自由に選択することができるので、信頼性の向上
および動作電圧の最適化などがはかれるような構成を設
計しやすくなる。

【００５６】（第８の実施形態）次に、図１３（ａ）か
ら（ｆ）を参照しながら、本発明による不揮発性半導体
記憶装置の製造方法の実施形態を説明する。

【００５７】まず、図１３（ａ）に示すように、半導体
基板１上に段差を形成するためのレジストマスク２２を
通常のリソグラフィ法によって形成する。このレジスト
マスク２２は、半導体基板１に形成すべき凹部の形状お
よび位置を規定する開口部を有している。

【００５８】次に、ケミカルドライエッチング（ＣＤ
Ｅ）法によって基板１の露出表面をエッチングし、それ
によって、図１３（ｂ）に示すように、深さ１００ｎｍ
〜１５０ｎｍ程度の凹部を基板１に形成する。ケミカル
ドライエッチング法を用いる理由は、基板１の表面にプ
ラズマ損傷を与えないようにするためである。このエッ
チングによって、基板１の表面に凹部が形成される。そ
の結果、基板１の表面は、第１レベルにある第１表面領
域１１、第１レベルよりも低い第２レベルにある第２表
面領域１２、および、第１表面領域１１と第２表面領域
１２とを連結する段差側面領域１３に分かれる。このエ
ッチングは、例えば、酸素ガスおよびＣＦ ₄ガスを含む
混合ガスを用いた異方性ケミカルドライエッチングによ
って行うことができる。しかし、このようなケミカルド
ライエッチングに代えて、通常のプラズマを用いた異方
性エッチングおよび等方性エッチングを、この順序で行
っても良い。その場合、異方性エッチングによって基板
表面に形成された結晶欠陥または損傷層を等方性エッチ
ングによって除去できる。この場合、等方性エッチング
によって、段差側面領域よりもレジストマスクの端部が
オーバーハングすることになる。エッチングに使用する
混合ガス中の酸素ガスの割合を調整することによって、
ケミカルドライエッチング中のレジストマスク２２のエ
ッチングを意図的に進行させ、それによって、レジスト
マスク２２の端部が段差側面領域１３よりもオーバーハ
ングしないようにすることも可能である。

【００５９】次に、例えば、ドーズ量１×１０¹⁴ｃｍ^-2
の砒素イオンを、加速エネルギー４０ＫｅＶで凹部の底
面（第２表面領域１２）に注入し、それによって、図１
３（ｃ）に示すように第２表面領域１２に浅い低濃度ド
レイン領域（不純物濃度：１×１０¹⁷〜１×１０¹⁹ｃｍ
^-3）９ａを形成する。このイオン注入を斜めイオン注入
法を用いて行えば、低濃度ドレイン領域９ａを第２表面
領域１２のみならず、段差側面領域１３にも形成するこ
とができる。段差側面領域１３にドレイン領域９の一部
を形成することを望まない場合は、レジストマスク２２
の端部を段差側面領域１３よりもオーバーハングするよ
うにしてもよい。このイオン注入の後、レジストマスク
２２を除去する。

【００６０】次に、半導体基板１の段差側面領域１３を
含む表面領域に厚さ１０ｎｍの酸化膜３を熱酸化法によ
って形成し、その上に厚さ１５０ｎｍの多結晶シリコン
膜をＣＶＤ法によって堆積する。ケミカルドライエッチ
ング法を用いた場合、形成される酸化膜３の膜質もトン
ネル酸化膜として良質なものになる。その後、通常のリ
ソグラフィ技術およびドライエッチング技術によって多
結晶シリコン膜をパターニングし、図１３（ｄ）に示す
ような形状の浮遊ゲート４を形成する。本実施形態の浮
遊ゲート４は、形成すべき浮遊ゲート４の形状および位
置を規定する不図示のレジストマスクを上記多結晶シリ
コン膜上に形成した後、その多結晶シリコン膜のレジス
トマスクに覆われていない部分をエッチングすることに
よって形成される。こうして、形成された浮遊ゲート４
の上端は、第１表面領域１１のレベルよりも高くなって
いる。

【００６１】次に、図１３（ｅ）に示すように、浮遊ゲ
ート４の表面に容量絶縁膜５を形成する。この容量絶縁
膜５は、例えば、第１酸化膜（厚さ約８ｎｍ）、窒化シ
リコン（厚さ約１２ｎｍ）、および第２酸化膜（厚さ約
１２ｎｍ）をこの順序で堆積することによって得られる
ＯＮＯ膜から形成しても良い。特に、第１酸化膜は、多
結晶シリコンからなる浮遊ゲート４の表面を熱酸化する
ことによって形成することが好ましい。容量絶縁膜５と
しては、珪素粒を含む酸化珪素からなる層（シリコンリ
ッチオキサイド層）と酸化珪素（ＳｉＯ₂）層とを含む
二層膜を用いても良い。シリコンリッチオキサイド層
は、シランガスおよび窒化酸素ガスを用いた化学的気相
成長法によって堆積できる。これらの絶縁膜に代えて、
ＣＶＤ法によって堆積したＨＴＯ膜を容量絶縁膜５とし
て用いても良い。

【００６２】次に、図１３（ｆ）に示すように、通常の
ＣＶＤ法、リソグラフィ法およびドライエッチング法に
よって制御ゲート６を形成する。この時、制御ゲート６
は、浮遊ゲート４の側面および上面を完全に覆うように
形成する。その結果、制御ゲート６の一部は、容量絶縁
膜５を介して第１表面領域１１に対向する。

【００６３】この後、イオン注入によって高濃度ソース
領域（不純物濃度：１×１０¹⁹〜１×１０²²ｃｍ^-3）８
および高濃度ドレイン領域（不純物濃度：１×１０¹⁹〜
１×１０²²ｃｍ^-3）９ｂを形成する。高濃度のソース領
域８およびドレイン領域９ｂは、制御ゲート６に対して
自己整合的に形成される。第１表面領域１１のうち制御
ゲート６によって覆われている部分には不純物イオンが
注入されないため、その部分および段差側面領域１３は
チャネル領域として機能する。この後、配線形成工程お
よび層間絶縁膜形成工程等の公知の工程を行い、本発明
の不揮発性半導体記憶装置が製造される。なお、この装
置によれば、浮遊ゲート４と制御ゲート６との間の対向
面積が広いので、大きな容量結合が得られる。

【００６４】（第９の実施形態）次に、図１４（ａ）か
ら（ｃ）および図１５（ａ）から（ｃ）を参照しなが
ら、本発明による不揮発性半導体記憶装置の製造方法の
他の実施形態を説明する。

【００６５】まず、図１４（ａ）に示すように、半導体
基板１上に段差を形成するためのレジストマスク２２を
通常のリソグラフィ法によって形成する。このレジスト
マスク２２は、半導体基板１に形成すべき凹部の形状お
よび位置を規定する開口部を有している。この開口部の
平面形状は、典型的には、矩形である。

【００６６】次に、ケミカルドライエッチング法によっ
て基板１の露出表面をエッチングし、それによって、図
１４（ｂ）に示すように、深さ１００ｎｍ〜１５０ｎｍ
程度の凹部を基板１に形成する。このエッチングによっ
て、基板１の表面に凹部が形成され、基板１の表面は、
第１レベルにある第１表面領域１１、第１レベルよりも
低い第２レベルにある第２表面領域１２、および、第１
表面領域１１と第２表面領域１２とを連結する段差側面
領域１３に分かれる。

【００６７】この後、例えば、ドーズ量１×１０¹⁴ｃｍ
^-2の砒素イオンを、加速エネルギー４０ＫｅＶで凹部の
底面に注入し、それによって、凹部底面に浅い低濃度ド
レイン領域（不純物濃度：１×１０¹⁷〜１×１０¹⁹ｃｍ
^-3）９ａを形成する。この後、レジストマスク２２を除
去する。

【００６８】次に、図１４（ｃ）に示されるように、基
板表面を熱酸化することによって、厚さ１０ｎｍのトン
ネル絶縁膜３を形成した後、その上に厚さ１００ｎｍの
多結晶シリコン膜３０を通常のＣＶＤ法によって形成す
る。

【００６９】次に、図１５（ａ）に示されるように、通
常の反応性イオンエッチング（ＲＩＥ）法によって多結
晶シリコン膜３０を異方的にエッチングする。この異方
性エッチングによって、多結晶シリコン膜３０は段差側
面領域１３に沿って残存し、残存した部分が浮遊ゲート
４として機能するようになる。エッチング後の浮遊ゲー
ト４の高さは、エッチング時間などのエッチング条件を
調整することによって制御できる。また、エッチング後
の浮遊ゲート４の幅（段差側面領域に垂直な方向に測定
したサイズ）は、堆積する多結晶シリコン膜３０の厚さ
を調整することによって制御できる。なお、段差側面領
域１３は低濃度ドレイン領域９ａを取り囲むように形成
されるため、段差側面領域１３に対して自己整合的に形
成された浮遊ゲート４はリング形状を持つようにパター
ニングされる。

【００７０】次に、図１５（ｂ）に示されるように、容
量絶縁膜５を堆積する。この容量絶縁膜５の形成は第８
実施形態について説明して容量絶縁膜５の形成方法と同
様の方法で行うことで形成できる。つぎに、制御ゲート
６を形成するための多結晶シリコン膜を通常のＣＶＤ法
で形成した後、通常のリソグラフィ法、通常のドライエ
ッチングで、制御ゲート６の形に形成する。この時、チ
ャネル領域側の段差側面領域に位置する浮遊ゲート４は
制御ゲート６で完全に覆われるように制御ゲート６をパ
ターニングする。

【００７１】次に、図１５（ｃ）に示されるように、浮
遊ゲート４および制御ゲート６をマスクとして、高濃度
ソース領域８および高濃度ドレイン領域９ｂとして機能
する不純物拡散層をイオン注入によって形成する。

【００７２】この後の工程の詳細については省略する
が、通常の配線および層間膜を形成する工程を行うこと
によって、本発明による不揮発性半導体記憶装置を製造
できる。

【００７３】なお、浮遊ゲート４を形成するためのドラ
イエッチングにおいて、エッチング量が堆積した多結晶
シリコン膜の厚さよりも２０〜５０ｎｍ程度大きくなる
ようなオーバーエッチを行えば、浮遊ゲート４の高さが
段差側面領域１３の高さ（段差）よりも低くなり、浮遊
ゲート４と制御ゲート６と境界が段差側面領域１３上に
位置するこことなる。そうなれば、図９に示される不揮
発性半導体記憶装置を製造できる。

【００７４】（第１０の実施形態）図１６（ａ）から
（ｃ）を参照しながら、本発明による不揮発性半導体記
憶装置の製造方法の更に他の実施形態を説明する。

【００７５】まず、図１６（ａ）に示されるように、半
導体基板１に１００〜１５０ｎｍの段差を形成し、段差
底部に低濃度ドレイン領域９ａを形成する。その後、段
差側面領域１３に沿って浮遊ゲート４を形成する。半導
体基板１と浮遊ゲート４とは、１０ｎｍのトンネル絶縁
膜３によって隔てられている。この構造は、第９の実施
形態について説明した方法と同様の方法で形成される。

【００７６】次に、図１６（ｂ）に示されるように、浮
遊ゲート４のうち、チャネル領域側の部分のみ（図中左
方）をレジストマスク２５で覆う。その後、通常のドラ
イエッチング法でレジストマスク２５に覆われていない
浮遊ゲート４を除去する。この後、このレジストマスク
２５を除去する。

【００７７】次に、図１６（ｃ）に示されるように、容
量絶縁膜５を堆積する。この容量絶縁膜５は、第８実施
形態について説明した容量絶縁膜５の形成方法と同様の
方法で形成できる。この後、制御ゲート６に用いる多結
晶シリコン膜を通常のＣＶＤ法で形成し、その後、通常
のリソグラフィ法、通常のドライエッチングで、多結晶
シリコン膜をパターニングし、制御ゲート６を形成す
る。この時、チャネル領域側の段差側面領域１３に位置
する浮遊ゲート４を制御ゲート６で完全に覆う。

【００７８】この後の工程の詳細な説明は省略するが、
高濃度ソース領域およびドレイン領域として機能する不
純物拡散領域を形成し、通常の配線および層間膜を形成
する工程によって本発明による不揮発性半導体記憶装置
（図１１）が製造できる。

【００７９】なお、本実施形態では、図１６（ｂ）に示
されるように、浮遊ゲート４の形成を行った後に、浮遊
ゲート４の不要部分を除去しているが、そうする代わり
に、まず、浮遊ゲート４のための多結晶シリコン膜のう
ち不要部分をドライエッチングにより除去した後、多結
晶シリコン膜の異方性エッチングを行い、それによって
段差側面領域のうちチャネル領域が形成される領域に対
して自己整合的に浮遊ゲート４を形成するようにしても
よい。このようにするためには、浮遊ゲート４のための
多結晶シリコン膜を堆積した後、段差側面領域１３のう
ちチャネル領域が形成される領域をマスクで覆い、マス
クに覆われていない領域に位置する多結晶シリコン膜を
エッチングにより除去することが必要になる。

【００８０】（第１１の実施形態）図１７（ａ）から
（ｃ）を参照しながら、本発明による不揮発性半導体記
憶装置の製造方法の更に他の実施形態を説明する。

【００８１】まず、図１７（ａ）に示されるように、半
導体基板１に１００〜１５０ｎｍの段差を形成し、段差
底部に低濃度ドレイン領域９ａを形成する。その後、段
差側面領域１３に沿って浮遊ゲート４を形成する。半導
体基板１と浮遊ゲート４とは、１０ｎｍのトンネル絶縁
膜３によって隔てられている。この構造は、第９の実施
形態について説明した方法と同様の方法で形成される。

【００８２】次に、図１７（ｂ）に示されるように、容
量絶縁膜５を堆積した後、制御ゲートに用いる多結晶シ
リコン膜３５を通常のＣＶＤ法で形成する。

【００８３】図１７（ｃ）に示されるように、通常のリ
ソグラフィ法および通常のドライエッチングで多結晶シ
リコン膜３５から制御ゲート６と消去ゲート１０とを同
時に形成する。この時、制御ゲート６は、チャネル領域
側の段差側面領域１３に位置する浮遊ゲート４を完全に
覆うようにする。また、消去ゲート１０はチャネル領域
以外の領域、チャネル領域と平行になっている部分の浮
遊ゲート４を覆うよう形成する。

【００８４】この後の工程の詳細な説明は省略するが、
高濃度ソース領域およびドレイン領域として機能する不
純物拡散領域を形成し、通常の配線および層間膜を形成
する工程によって本発明による不揮発性半導体記憶装置
（図１２）が製造できる。（第１２の実施形態）図１８（ａ）から（ｄ）を参照し
ながら、本発明による不揮発性半導体記憶装置の製造方
法の更に他の実施形態を説明する。

【００８５】まず、図１８（ａ）に示されるように、半
導体基板１に１００〜１５０ｎｍの段差を形成し、段差
底部に高濃度ドレイン領域９ａを形成する。その後、段
差側面領域１３に沿って浮遊ゲート４を形成する。半導
体基板１と浮遊ゲート４とは、１０ｎｍのトンネル絶縁
膜３によって隔てられている。この構造は、第９の実施
形態について説明した方法と同様の方法で形成される。

【００８６】次に、図１８（ｂ）に示されるように、容
量絶縁膜５を堆積した後、制御ゲートに用いる多結晶シ
リコン膜３５を通常のＣＶＤ法で形成する。

【００８７】図１８（ｃ）に示されるように、通常のリ
ソグラフィ法、および通常のドライエッチングで、多結
晶シリコン膜３５から制御ゲート６を形成する。この
時、制御ゲート６は、チャネル領域側の段差側面領域１
３に位置する浮遊ゲート４を覆うようにする。

【００８８】図１８（ｄ）に示されるように、第２の容
量絶縁膜１００を堆積する。この容量絶縁膜１００とし
て、本実施形態では、シランガスおよび窒化酸素ガスを
用いた化学的気相成長法によってシリコンリッチオキサ
イド膜を２０ｎｍ堆積する。この後、消去ゲート１０の
ための多結晶シリコン膜を堆積し、通常のリソグラフィ
およびドライエッチングにより多結晶シリコン膜を消去
ゲート１０の形状に加工する。このとき、消去ゲート１
０はチャネル領域以外の部分で制御ゲート６と平行にな
っている部分の浮遊ゲート４を覆うよう形成する。

【００８９】この後の工程の詳細な説明は省略するが、
高濃度ソース領域およびドレイン領域となる不純物拡散
領域を形成し、通常の配線および層間膜を形成する工程
によって本発明の第７の実施形態における不揮発性半導
体記憶装置を製造できる。

【００９０】本製造方法によれば、第１の容量絶縁膜５
とは独立して、消去ゲート１０と浮遊ゲート４との間の
第２の容量絶縁膜１００を形成するので、各絶縁膜の膜
厚および材料を自由に選択することができる。このた
め、信頼性の向上および動作電圧の最適化などがはかれ
る。

【００９１】なお、上記製造方法の各実施形態におい
て、浮遊ゲート４を形成した後に、浮遊ゲート４をマス
クとして、ドーズ量が１×１０¹²ｃｍ^-2から１×１０¹³
ｃｍ^-2のホウ素イオンをエネルギー３０ＫｅＶで注入し
てもよい。このイオン注入によって、第１絶縁膜３を隔
てて制御ゲート６に接するチャネル領域のしきい値（Ｖ
_t）を選択的に制御することができる。

【００９２】また、各実施形態において、浮遊ゲート４
および制御ゲート６の材料として、多結晶シリコン膜を
用いたが、この多結晶シリコン膜には堆積時または堆積
後に不純物がドープされ、それによって高い導電性が与
えられる。これらの浮遊ゲート４および制御ゲート６の
材料は、上述の多結晶シリコン膜に限定されず、他の導
電性材料、例えばシリサイドや高融点金属材料を用いて
も良い。

【００９３】なお、本発明の不揮発性半導体記憶装置は
通常の単結晶シリコン基板を用いて形成したものに限定
されず、ＳＯＩ基板や、半導体層が表面に形成された絶
縁性基板等を用いても良い。

【００９４】

【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、第１レベルにある第１表面領域、第１レベルよりも
低い第２レベルにある第２表面領域、および、第１表面
領域と第２表面領域とを連結する段差側面領域を含む表
面を有する基板を用い、浮遊ゲートの一部分が第１絶縁
膜を介して段差側面領域に対向し、浮遊ゲートの他の一
部分が第１絶縁膜を介して第２表面領域と対向してお
り、また、制御ゲートの一部が第１表面領域から絶縁さ
れながら第１表面上に延びているため、段差側面領域と
第２表面領域との間のコーナー部分近傍に強い電界が形
成されるとともに、浮遊ゲートと制御ゲートとの間の電
位差によってチャネル領域中に局所的に強い電界が形成
される。このため、段差側面領域および第２表面領域か
ら浮遊ゲートへの電子注入効率が著しく向上し、データ
の書き込み速度が従来の不揮発性半導体記憶装置に比較
して格段に改善される。また、電子注入効率の向上によ
って、書き込み動作の電圧を低減することも可能にな
る。このため、不揮発性半導体記憶装置と他の論理演算
回路とを１つのチップ上に集積した場合においても、実
用的なデータ書き込み速度を維持しながら、不揮発性半
導体記憶装置と論理演算回路とを同一の電源電圧で動作
させることが可能になる。

【００９５】浮遊ゲートの上端が第１表面領域のレベル
よりも低く、制御ゲートが浮遊ゲートの上方において段
差側面領域に対向している場合、浮遊ゲートと制御ゲー
トとの間の境界部分が段差側面領域上に位置するため、
両ゲートの電位差によってチャネル領域内に形成される
強電界領域から浮遊ゲートへの電子注入が促進させる。
その結果、いっそう書き込み効率が向上する。

【００９６】ドレイン領域が記段差側面領域と第２表面
領域との間のコーナー部分を覆っている場合、当該コー
ナー部分の近傍にドレイン領域とチャネル領域との間の
接合が位置するため、コーナー部分の近傍に強電界が形
成される結果、その部分から浮遊ゲートへの電子注入効
率が上昇する。

【００９７】第２表面領域が基板に形成された凹部の底
面であり、ドレイン領域が凹部の底面に形成され、浮遊
ゲートがリング形状を有し、凹部の底面の周辺部分を覆
っている場合、比較的に低い電位をドレイン領域に与え
ても、データの書き込みに必要な強度を持った電界を形
成できる。

【００９８】浮遊ゲートに蓄積されている電荷を前記浮
遊ゲートから引き抜くための消去ゲートを更に備えてい
る場合、効率的なデータ消去が可能になる。

【００９９】消去ゲートと浮遊ゲートとの間に介在する
絶縁膜が、第２絶縁膜と同一の膜から形成されている場
合、その形成が簡単である。また、この絶縁膜が第２絶
縁膜とは異なる膜から形成されている場合、この絶縁膜
の材料や厚さを、第２絶縁膜に要求される条件とは異な
る条件下で、データ消去のために最適化できる利点があ
る。

【０１００】本発明の不揮発性半導体記憶装置の製造方
法によれば、電子注入効率が向上した不揮発性半導体記
憶装置を製造できる。半導体基板を用意する工程が、半
導体基板の表面を部分的にマスクで覆う工程と、半導体
基板のうちマスクで覆われていない部分をエッチングす
ることによって、半導体基板の表面に凹部を形成する工
程とを含み、マスクを除去する前に、不純物イオンを凹
部の底面に注入することによって、第２表面領域にドレ
イン領域を形成する工程を更に含む場合、段差側面領域
と第２表面領域との間のコーナーの近傍に端部が達する
ドレイン領域を簡単に形成できる。このため、コーナー
部分の近傍に強い電界を形成できる不揮発性半導体記憶
装置が提供される。

【０１０１】半導体基板を用意する工程が、半導体基板
の表面を部分的にマスクで覆う工程と、半導体基板のう
ちマスクで覆われていない部分を、酸素ガスおよびＣＦ
₄ガスを含む混合ガスを用いた異方性ケミカルドライエ
ッチングによってエッチングし、それによって半導体基
板の表面に凹部を形成する工程を含む場合、エッチング
による損傷の少ない表面が得られ、チャネル領域および
第１絶縁膜などの特性が良好となる。

【図面の簡単な説明】

【図１】不揮発性半導体記憶装置の第１の従来例の断面
図である。

【図２】不揮発性半導体記憶装置の第２の従来例の断面
図である。

【図３】不揮発性半導体記憶装置の第３の従来例の断面
図である。

【図４】本発明の第１の実施形態に係る不揮発性半導体
記憶装置を示す断面図である。

【図５】半導体基板の表面に段差が存在するときの電界
ピークのゲート電圧依存性を示す図である。

【図６】本発明の第２の実施形態に係る不揮発性半導体
記憶装置を示す断面図である。

【図７】本発明の第３の実施形態に係る不揮発性半導体
記憶装置を示す断面図である。

【図８】図７の装置の改良例を示す断面図である。

【図９】本発明の第４の実施形態に係る不揮発性半導体
記憶装置を示す断面図である。

【図１０】本発明の第５の実施形態に係る不揮発性半導
体記憶装置を示す斜視図である。

【図１１】本発明の第６の実施形態に係る不揮発性半導
体記憶装置を示す斜視図である。

【図１２】本発明の第７の実施形態に係る不揮発性半導
体記憶装置を示す斜視図である。

【図１３】（ａ）から（ｆ）は、本発明の第８の実施形
態に係る不揮発性半導体記憶装置の製造方法を示す工程
断面図である。

【図１４】（ａ）から（ｃ）は、本発明の第８の実施形
態に係る不揮発性半導体記憶装置の製造方法を示す工程
断面図である。

【図１５】（ａ）から（ｃ）は、第９の実施形態に係る
不揮発性半導体記憶装置の製造方法を示す工程断面図で
ある。

【図１６】（ａ）から（ｃ）は、第１０の実施形態に係
る不揮発性半導体記憶装置の製造方法を示す工程断面図
である。

【図１７】（ａ）から（ｃ）は、第１１の実施形態に係
る不揮発性半導体記憶装置の製造方法を示す工程断面図
である。

【図１８】（ａ）から（ｄ）は、第１２の実施形態に係
る不揮発性半導体記憶装置の製造方法を示す工程断面図
である。

【図１９】本発明の不揮発性半導体記憶装置の段差底部
コーナおよびその近傍の構成例を示す断面図である。

【符号の説明】

１半導体基板３トンネル絶縁膜（第１絶縁膜）４浮遊ゲート５容量絶縁膜（第２絶縁膜）６制御ゲート７浅いドレイン領域８ソース領域９ドレイン領域１０消去ゲート２２レジストマスク２５レジストマスク３０多結晶シリコン膜１００第２の容量絶縁膜（第３絶縁膜）

Claims

【特許請求の範囲】

【請求項１】第１レベルにある第１表面領域、前記第
１レベルよりも低い第２レベルにある第２表面領域、お
よび、前記第１表面領域と前記第２表面領域とを連結す
る段差側面領域を含む表面を有する基板と、前記第１表面領域に形成されたソース領域と、前記第２表面領域に形成されたドレイン領域と、前記基板の前記表面上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲート上に形成された第２絶縁膜と、前記第２絶縁膜を介して前記浮遊ゲートに容量結合され
る制御ゲートと、を備えた不揮発性半導体記憶装置であ
って、前記第１絶縁膜は、前記段差側面領域および前記第２表
面領域に形成されており、前記浮遊ゲートの一部分は、
前記第１絶縁膜を介して前記段差側面領域に対向し、前
記浮遊ゲートの他の一部分は、前記第１絶縁膜を介して
前記第２表面領域と対向し、しかも、前記浮遊ゲートの
上端は前記第１レベルよりも上に突出しておらず、前記制御ゲートの一部は、前記第２絶縁膜を介して前記
浮遊ゲートに対向し、かつ、前記制御ゲートの他の一部
は、前記第１表面領域から絶縁されながら前記第１表面
上に延びており、書き込み時において、前記第１表面領域にチャネル領域
が形成され、前記チャネルホットエレクトロンが前記浮
遊ゲートに注入される、不揮発性半導体記憶装置。
【請求項２】前記浮遊ゲートの上端は、前記第１表面
領域のレベルよりも低く、前記制御ゲートが、前記浮遊ゲートの上方において、前
記段差側面領域に対向していることを特徴とする請求項
１に記載の不揮発性半導体記憶装置。
【請求項３】前記ドレイン領域は、前記段差側面領域
と前記第２表面領域との間のコーナー部分を覆っている
ことを特徴とする請求項１に記載の不揮発性半導体記憶
装置。
【請求項４】前記第２表面領域は、前記半導体基板に
形成された凹部の底面であり、前記ドレイン領域は、前記凹部の底面に形成され、前記浮遊ゲートは、リング形状を有し、前記凹部の底面
の周辺部分を覆っていることを特徴とする請求項１に記
載の不揮発性半導体記憶装置。
【請求項５】前記浮遊ゲートに蓄積されている電荷を
前記浮遊ゲートから引き抜くための消去ゲートを更に備
えていることを特徴とする請求項１に記載の不揮発性半
導体記憶装置。
【請求項６】第１レベルにある第１表面領域、前記第
１レベルよりも低い第２レベルにある第２表面領域、お
よび、前記第１表面領域と前記第２表面領域とを連結す
る段差側面領域を含む表面を有する基板を用意する工程
と、前記基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に導電性材料薄膜を堆積する工程と、前記導電性材料薄膜をエッチングすることによって、前
記第１絶縁膜を介して前記段差側面領域の少なくとも一
部に対向する部分を有する浮遊ゲートであって、その上
端が前記第１レベルよりも上に突出していない浮遊ゲー
トを形成する工程と、前記浮遊ゲートの露出表面に第２絶縁膜を形成する工程
と、前記第２絶縁膜を介して前記浮遊ゲートに容量結合され
る制御ゲートを形成する工程と、を包含し、前記制御ゲートの一部が前記第１表面領域上に位置する
ように前記制御ゲートをパターニングする工程を包含す
ることを特徴とする不揮発性半導体記憶装置の製造方
法。
【請求項７】前記基板を用意する工程は、前記基板の表面を部分的にマスクで覆う工程と、前記基板のうち前記マスクで覆われていない部分を、酸
素ガスおよびＣＦ₄ガスを含む混合ガスを用いた異方性
ケミカルドライエッチングによってエッチングし、それ
によって前記半導体基板の表面に凹部を形成する工程を
含むことを特徴とする請求項６に記載の不揮発性半導体
記憶装置の製造方法。
【請求項８】前記浮遊ゲートを形成する工程は、異方
性エッチングによって前記導電性材料薄膜をエッチング
し、それによって前記浮遊ゲートを前記段差側面領域に
対して自己整合的に形成することを特徴とする請求項６
に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】前記浮遊ゲートを形成する工程は、前記段差側面領域のうちチャネル領域が形成される領域
の上にマスクを形成する工程と、前記マスクに覆われていない領域に位置する前記導電性
材料薄膜をエッチングする工程と、前記マスクを除去する工程と、異方性エッチングで前記導電性材料薄膜をエッチング
し、それによって、前記段差側面領域のうちチャネル領
域が形成される領域に対して自己整合的に前記浮遊ゲー
トを形成することを特徴とする請求項６に記載の不揮発
性半導体記憶装置の製造方法。