JPH04162477A - 薄膜トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁体上の半導体膜内にチャネル領域が設け
られている薄膜トランジスタに関するものである。

〔発明の概要〕

本発明は、上記の様な薄膜トランジスタにおいて、チャ
ネル領域用の半導体膜を複数層の多結晶半導体膜で構成
し、且つ互いに接している二層の多結晶半導体膜の結晶
粒径を互いに異ならせることによって、オフ時のチャネ
ルリーク電流を低くすることができる様にしたものであ
る。

〔従来の技術〕

近年、ＭＯ５’−３ＲＡＭのメモリセルを構成している
フリップフロップの負荷素子として、ＰＭＯ３多結晶Ｓ
ｉ薄膜トランジスタが用いられてきている。

これは、フリップフロップの駆動用トランジスタとして
半導体基板内に形成したＮＭＯＳバルクトランジスタ上
にＰＭＯ３多結晶５ｉｆｆ膜トランジスタを重ねて形成
することができ、メモリセルとして完全ＣＭＯＳ構造に
なるので、メモリセル面積を大きくすることなく、待機
時電流やデータ保持電流を低くすることができるからで
ある。

従って、ＭＯＳ−３ＲＡＭに用いられる薄膜トランジス
タの特性として、オフ時のソース・ドレイン間のチャネ
ルリーク電流が低いことが必須である。

この様な薄膜トランジスタとして、従来は、単−層の多
結晶Ｓｉ膜にチャネル領域とソース・ドレイン領域とを
形成したものが用いられていた。

〔発明が解決しようとする課題〕

ところで、第３図は、ドレイン電圧をパラメータにした
ＰＭＯ３多結晶Ｓ＋薄膜Ｉ・ランジスタのゲート電極−
ドレイン電流特性を示している。

一方、ＰＭＯ３多結晶Ｓｉ薄膜トランジスタの特性で重
要な点は、ＭＯＳ−３ＲＡＭのメモリセル内での実際の
バイアス条件下、即ち、ドレイン電圧が負電圧（例えば
−５Ｖ）でゲート電圧がオフ電圧（例えば０■）の場合
において、チャネルリーク電流が低いことである。

しかし、第３図から明らかな様に、ゲート電圧が０■の
ときはＩ、ＳＩ〉■ｄｒ、□、即ち、ドレイン電極にバ
イアスが印加されているときはバイアスが印加されてい
ないときよりもオフ時のチャネルリーク電流が高い。

これは、チャネル領域のうちでドレイン領域の近傍及び
ゲート電極とは反対の面側において、ドレイン領域の印
加電圧によって、キャリアに対する多結晶Ｓｉの障壁が
低くなるためであると推定される。

従って、この様な従来のＰＭＯ３多結晶Ｓｉｉ膜トラン
ジスタを用いてＭＯＩＳＲＡＭを構成しても、待機時電
流やデータ保持電流を十分には低くすることができなか
った。

〔課題を解決するための手段〕

本発明による薄膜トランジスタでは、チャネル領域１５
用の半導体膜１４が複数層の多結晶半導体膜１４ａ、１
４ｂから成っており、互いに接している二層の前記多結
晶半導体膜１４ａ、１４ｂの結晶粒径が互いに異なって
いる。

〔作用〕

本発明による薄膜トランジスタでは、互いに接している
二層の多結晶半導体膜１４ａ、１４ｂの結晶粒径が互い
に異なっているので、多結晶半導体膜１４ａ、１４ｂ同
士の界面に不純物が析出し易く、この界面での不純物濃
度が界面以外の部分に比べて高い。

従って、チャネル領域１５用の半導体膜１４のうちでゲ
ート電極１２とは反対の面側に界面を形成し、この界面
においてソース・ドレイン領域１６．１７とは反対導電
型の不純物の濃度を高くすることによって、この部分に
おいてソース・ドレイン領域１６．１７と同一導電型の
キャリアに対する障壁を高くすることができる。

〔実施例〕

以下、所謂トップゲート型のＰＭＯ３多結晶Ｓｉ薄膜ト
ランジスタに適用した本発明の一実施例を、第１図及び
第２図を参照しながら説明する。

本実施例では、第１図に示す様に、５ｉＯｚ膜等である
下部絶縁膜１１上で、不純物を添加した多結晶Ｓｉ膜で
あるゲート電極１２がパターニングされている。このゲ
ート電極１２と下部絶縁膜１１とは、ＳｉＯ□膜である
ゲート酸化膜１３に覆われている。

ゲート酸化膜１３上には多結晶Ｓｉ膜１４がパターニン
グされており、この多結晶Ｓｉ膜１４のうちでゲート電
極１２上の部分がチャネル領域１５になっており、チャ
ネル領域１５の両側にソース領域１６及びドレイン領域
１７が形成されている。

但し、本実施例では、多結晶Ｓｉ膜１４が単一層ではな
く二層の多結晶Ｓｉ膜１４ａ、１４ｂから成っており、
しかも多結晶Ｓｉ膜１４ａ、１４ｂの結晶粒径が互いに
異なっている。

結晶粒径の異なる二層の多結晶Ｓｉ膜１４ａ、１４ｂは
、例えばＳｉＨ２を用いた減圧ＣＶＤでは、５５０°Ｃ
の温度で多結晶Ｓ’ｉ膜１４ａを形成し、その■に６１
０°Ｃの温度で多結晶Ｓｉ膜１４ｂを形成するという様
に、成膜温度を変えることによって実現することができ
る。

この様に結晶粒径の異なる二層の多結晶Ｓｉ膜１４ａ、
１４ｂが互いに接していると、これらの多結晶Ｓｉ膜１
４ａ、１４ｂ同士の界面に多結晶Ｓｔ膜１４ａ、１４ｂ
中の不純物が析出する。

本実施例では、ソース領域１６とドレイン領域１７とが
Ｐ型であり、チャネル領域１５がＮ型であるので、第２
図に示す様に、多結晶Ｓｉ膜１４ａ、１４ｂ同士の界面
におけるＮ型不純物の濃度が、この界面以外の部分に比
べて高い。

この結果、チャネル領域１５のうちで多結晶Ｓｉ膜１４
の膜厚方向へゲート電極１２から離間した位置のＮ型不
純物の濃度が高く、Ｐ型キャリアに対する多結晶Ｓｉ膜
１４の障壁が高い。従って、ドレイン領域１７に負電圧
が印加されているときでも、オフ時のチャネルリーク電
流が低い。

なお、第２図に示したＮ型不純物の濃度は、Ｎ型不純物
のみの濃度ではなく、不純物補償をした場合は正味のＮ
型不純物の濃度を示している。

また、本実施例ではチャネル領域１５用の多結晶Ｓｉ膜
１４を二層の多結晶Ｓｉ膜１４ａ、１４ｂで構成したが
、多結晶Ｓｉ膜１４を三層以上の多結晶Ｓｉ膜で構成し
てもよい。

一方、上述の様にチャネル領域１５のうちで多結晶Ｓｉ
膜１４の膜厚方向へゲート電極１２から離間した位置の
Ｎ型不純物の濃度を高くすることは、多結晶Ｓｔ膜１４
が単一層でもこの多結晶Ｓｔ膜１４の膜厚が厚ければ、
イオンインプランテーション等の技術で実現することも
できる。

例えば、多結晶Ｓｔ膜１４の膜厚方向へゲート電極１２
から遠ざかるにつれてＮ型不純物の濃度を連続的に高く
したり、または階段状に高くしたりすることも、イオン
インプランテーション等の技術で実現することもできる
。

しかし、多結晶Ｓｔ膜１４の膜厚が薄くなると、単一層
の多結晶Ｓｉ膜１４中で不純物の濃度を膜厚方向へ変化
させることは、現実には困難である。

これに対して本実施例では、多結晶Ｓｉ膜１４ａ、１４
ｂ同士の界面で不純物濃度が自動的に高くなるので、上
述の様な困難さはない。

〔発明の効果〕

本発明による薄膜トランジスタでは、チャネル領域用の
半導体膜のうちでゲート電極とは反対の面倒において、
ソース・ドレイン領域と同一導電型のキャリアに対する
障壁を高くすることができるので、オフ時のチャネルリ
ーク電流を低くすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の側断面図、第２図は一実施
例のチャネル領域における不純物濃度の分布を示すグラ
フ、第３図はＰＭＯ３多結晶Ｓｔ薄膜トランジスタの一
般的なゲート電極−ドレイン電流特性を示すグラフであ
る。 なお図面に用いた符号において、 １４　、１４　ａ　、　１４　ｂ　−−−−−−−−−
−−−−−一多結晶Ｓｉ膜１５−−−−−−−−−−−
−−−−−−−−−−−−−−チャネル領域である。

Claims (1)

1. 【特許請求の範囲】 　チャネル領域用の半導体膜が複数層の多結晶半導体膜
   から成っており、 互いに接している二層の前記多結晶半導体膜の結晶粒径
   が互いに異なっている薄膜トランジスタ。