JPH04152535A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04152535A JPH04152535A JP2278823A JP27882390A JPH04152535A JP H04152535 A JPH04152535 A JP H04152535A JP 2278823 A JP2278823 A JP 2278823A JP 27882390 A JP27882390 A JP 27882390A JP H04152535 A JPH04152535 A JP H04152535A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にＭＯ５型電界効果トラ
ンジスタ（ＭＯＳ ＦＥＴ）に関する。
ンジスタ（ＭＯＳ ＦＥＴ）に関する。
ＭＯＳ ＰＥＴにおいてホットキャリアによるしきい値
電圧の変動等の特性の変動を防止する構造が種々提案さ
れている。その基本的な考え方はピンチオフ状態で生じ
るドレイン空乏層のピーク電界強度を緩和することにあ
る。通常のＭＯＳ ＰＥＴはドレインの不純物濃度が十
分高く、ドレイン近傍の空乏層は、基板側へ伸びる片側
アブラプト接合に近い状態である。そこでドレインの不
純物濃度を低くして空乏層をドレイン側にも伸ばし、基
板側で受は持つ電圧を小さくしてドレイン電界強度を弱
める低濃度ドレイン構造が提案された。この低濃度ドレ
イン構造としてＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造と呼ばれるものがある。
電圧の変動等の特性の変動を防止する構造が種々提案さ
れている。その基本的な考え方はピンチオフ状態で生じ
るドレイン空乏層のピーク電界強度を緩和することにあ
る。通常のＭＯＳ ＰＥＴはドレインの不純物濃度が十
分高く、ドレイン近傍の空乏層は、基板側へ伸びる片側
アブラプト接合に近い状態である。そこでドレインの不
純物濃度を低くして空乏層をドレイン側にも伸ばし、基
板側で受は持つ電圧を小さくしてドレイン電界強度を弱
める低濃度ドレイン構造が提案された。この低濃度ドレ
イン構造としてＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造と呼ばれるものがある。
第３図はＬＤＤトランジスタを示す断面構造図である。
図中１はＰ形のシリコン基板である。シリコン基板１の
上面の素子形成領域以外の領域には二酸化シリコン（Ｓ
ｉｎｇ）からなるフィールド絶縁膜２，２が形成されて
おり、素子形成？ｉｐ域には別工程でＳｉＯ□からなる
ゲート絶縁膜３が形成されている。ゲート絶縁膜３の中
央部の上側にはシリコン多結晶からなるゲート電極４が
形成されており、ゲート電極４の上には５ｉｎ２からな
る電極上部絶縁膜５が形成されている。そしてゲート電
極４及び電極上部絶縁膜５の側部にはＳｉＯ□からなり
、外縁が電極上部絶縁膜５上面からゲート絶縁膜３に至
る円弧であるスペーサ８，８が形成されている。
上面の素子形成領域以外の領域には二酸化シリコン（Ｓ
ｉｎｇ）からなるフィールド絶縁膜２，２が形成されて
おり、素子形成？ｉｐ域には別工程でＳｉＯ□からなる
ゲート絶縁膜３が形成されている。ゲート絶縁膜３の中
央部の上側にはシリコン多結晶からなるゲート電極４が
形成されており、ゲート電極４の上には５ｉｎ２からな
る電極上部絶縁膜５が形成されている。そしてゲート電
極４及び電極上部絶縁膜５の側部にはＳｉＯ□からなり
、外縁が電極上部絶縁膜５上面からゲート絶縁膜３に至
る円弧であるスペーサ８，８が形成されている。
ゲート絶縁膜３の下側には、ゲート電極４の夫々の側壁
より少し内側からスペーサ８．８の外縁までの範囲に亘
って、ヒ素（Ａ、）又はリン（Ｐ）を注入させたｎ−層
６．６が形成されている。そしてｎ−層６．６に隣接し
て、Ａ３又はＰを注入させたｎ″層９９が形成されてい
る。隣接したｎ−層６とｎ゛層９、一方がソース、他方
がドレインとして機能する。ところが上述のＬＤＤ ト
ランジスタではｎ−層６．６の不純物濃度が低い場合は
寄生ドレイン抵抗が発生し、駆動能力が低下するという
問題があった。従ってｎ−層６．６の不純物濃度の低減
については限度があった。そこでｎ−層６．６の不純物
濃度をあまり低くせずにドレイン電界強度を減少させる
方法としてスペーサ８．８を高誘電率の絶縁膜から構成
することが従業された（１９９０年春 応用物理学会予
稿集２８ｐＺＢ−５）。スペーサ８．８の誘電率が高く
なると、ゲートフリンジング電界強度が増大し、ｎ−層
６゜６のポテンシャルが変わってドレイン電界強度が減
少する。従って従来のＬＤＤ Ｉ−ランジスタより０層
６．６の不純物濃度を高くすることができ、トランジス
タの駆動能力を高くすることができる。
より少し内側からスペーサ８．８の外縁までの範囲に亘
って、ヒ素（Ａ、）又はリン（Ｐ）を注入させたｎ−層
６．６が形成されている。そしてｎ−層６．６に隣接し
て、Ａ３又はＰを注入させたｎ″層９９が形成されてい
る。隣接したｎ−層６とｎ゛層９、一方がソース、他方
がドレインとして機能する。ところが上述のＬＤＤ ト
ランジスタではｎ−層６．６の不純物濃度が低い場合は
寄生ドレイン抵抗が発生し、駆動能力が低下するという
問題があった。従ってｎ−層６．６の不純物濃度の低減
については限度があった。そこでｎ−層６．６の不純物
濃度をあまり低くせずにドレイン電界強度を減少させる
方法としてスペーサ８．８を高誘電率の絶縁膜から構成
することが従業された（１９９０年春 応用物理学会予
稿集２８ｐＺＢ−５）。スペーサ８．８の誘電率が高く
なると、ゲートフリンジング電界強度が増大し、ｎ−層
６゜６のポテンシャルが変わってドレイン電界強度が減
少する。従って従来のＬＤＤ Ｉ−ランジスタより０層
６．６の不純物濃度を高くすることができ、トランジス
タの駆動能力を高くすることができる。
上述した如＜ ＬＤＤのスペーサの誘電率を裔くすると
ドレイン電界強度を減少させることができるが、反面、
ゲートのフリンジング容量が大きくなってトランジスタ
の性能が悪くなる。例えばこのトランジスタをＤＲＡＭ
等に使用した場合、読み書き速度が遅くなるという問題
があった。
ドレイン電界強度を減少させることができるが、反面、
ゲートのフリンジング容量が大きくなってトランジスタ
の性能が悪くなる。例えばこのトランジスタをＤＲＡＭ
等に使用した場合、読み書き速度が遅くなるという問題
があった。
本発明は斯かる事情に鑑みなされたものであり、スペー
サを高誘電率の絶縁膜である内側層と低誘電率の絶縁膜
である外側層との二層から構成することにより、ドレイ
ンの電界強度を減少させ、ｎ層の不純物濃度を高くして
駆動能力を高めると共に、ゲートのフリンジング容量を
小さくして性能の優れた半導体装置を提供することを目
的とする。
サを高誘電率の絶縁膜である内側層と低誘電率の絶縁膜
である外側層との二層から構成することにより、ドレイ
ンの電界強度を減少させ、ｎ層の不純物濃度を高くして
駆動能力を高めると共に、ゲートのフリンジング容量を
小さくして性能の優れた半導体装置を提供することを目
的とする。
（課題を解決するための手段〕
本発明に係る半導体装置は、半導体基板上の素子形成領
域以外の領域にフィールド絶縁膜を、素子形成領域にゲ
ート絶縁膜を形成し、該ゲート絶縁膜上にゲート電極を
形成してその側部にスペーサを形成した半導体装置にお
いて、前記スペーサが高誘電率の絶縁膜である内側層と
低誘電率の絶縁膜である外側層との二層から構成されて
いることを特徴とする。
域以外の領域にフィールド絶縁膜を、素子形成領域にゲ
ート絶縁膜を形成し、該ゲート絶縁膜上にゲート電極を
形成してその側部にスペーサを形成した半導体装置にお
いて、前記スペーサが高誘電率の絶縁膜である内側層と
低誘電率の絶縁膜である外側層との二層から構成されて
いることを特徴とする。
（作用〕
ドレイン電界はゲート電極に近い部分程、ゲート電極の
影響を受ける０本発明においては、スペーサを高誘電率
の絶縁膜である内側層と低誘電率の絶縁膜である外側層
との二層から構成しているので、ゲート電極に近く、ゲ
ートフリンジング電界が強い内側層の影響を受けて、ド
レイン電界は弱くなる。その結果、ｎ−層の不純物濃度
を高くして駆動能力を高めることができる。そして外側
層はゲートフリンジング容量が小さいので半導体装置の
性能が向上する。
影響を受ける０本発明においては、スペーサを高誘電率
の絶縁膜である内側層と低誘電率の絶縁膜である外側層
との二層から構成しているので、ゲート電極に近く、ゲ
ートフリンジング電界が強い内側層の影響を受けて、ド
レイン電界は弱くなる。その結果、ｎ−層の不純物濃度
を高くして駆動能力を高めることができる。そして外側
層はゲートフリンジング容量が小さいので半導体装置の
性能が向上する。
以下、本発明をその実施例を示す図面に基づき具体的に
説明する。
説明する。
第１図は本発明に係るＬＤＤトランジスタを示す断面構
造図である。図中１はＰ形のシリコン基板である。シリ
コン基板１の上面の素子形成領域以外の領域には二酸化
シリコン（ＳｉＯｉ）からなるフィールド絶縁膜２．２
が形成されており、素子形成領域には別工程で５ｉＯｚ
からなるゲート絶縁膜３が形成されている。ゲート絶縁
膜３の中央部の上側にはシリコン多結晶からなるゲート
電極４が形成されており、ゲート電極４の上にはＳｉＯ
，からなる電極上部絶縁膜５が形成されている。、そし
てゲート電極４及び電極上部絶縁）Ｉ！５の側部には外
縁が電極上部絶縁膜５上面からゲート絶縁膜３に至る円
弧であるスペーサ８．８が形成されている。
造図である。図中１はＰ形のシリコン基板である。シリ
コン基板１の上面の素子形成領域以外の領域には二酸化
シリコン（ＳｉＯｉ）からなるフィールド絶縁膜２．２
が形成されており、素子形成領域には別工程で５ｉＯｚ
からなるゲート絶縁膜３が形成されている。ゲート絶縁
膜３の中央部の上側にはシリコン多結晶からなるゲート
電極４が形成されており、ゲート電極４の上にはＳｉＯ
，からなる電極上部絶縁膜５が形成されている。、そし
てゲート電極４及び電極上部絶縁）Ｉ！５の側部には外
縁が電極上部絶縁膜５上面からゲート絶縁膜３に至る円
弧であるスペーサ８．８が形成されている。
スペーサ８．８は高誘電率である例えば五酸化ニタンタ
ル（ＴａｚＯｓ）等からなる内スペーサ８ａ 、 ８ａ
と低誘電率である例えば５ｉＯ１等からなる外スペーサ
８ｂ、８ｂとの二層から構成されている。
ル（ＴａｚＯｓ）等からなる内スペーサ８ａ 、 ８ａ
と低誘電率である例えば５ｉＯ１等からなる外スペーサ
８ｂ、８ｂとの二層から構成されている。
ゲート絶縁ｙＪ３下側には、ゲート電極４の外縁より少
し内側からスペーサ８．８の外縁までの範囲に亘って、
ヒ素（Ａ、）又はリン（Ｐ）を注入させたｎ−層６，６
が形成されている。そしてｎ層６．６に隣接してＡ、又
はＰを注入させたｎ・層９，９が形成されている。隣接
したｎ−層６とｎ４層９は一方がソース、他方がドレイ
ンとして機能する。
し内側からスペーサ８．８の外縁までの範囲に亘って、
ヒ素（Ａ、）又はリン（Ｐ）を注入させたｎ−層６，６
が形成されている。そしてｎ層６．６に隣接してＡ、又
はＰを注入させたｎ・層９，９が形成されている。隣接
したｎ−層６とｎ４層９は一方がソース、他方がドレイ
ンとして機能する。
第２図は本発明に係るＬＤロトランジスタの製造過程を
示す断面構造図である。
示す断面構造図である。
まず、Ｐ形のシリコン基板ｌ上面の素子形成領域以外の
領域に選択的にＳｊＯ□からなるフィールド絶！！膜２
，２を形成し、素子形成領域に直接酸化によりＳｉｎ、
からなるゲート絶縁膜３を形成する（第２図（ａ））。
領域に選択的にＳｊＯ□からなるフィールド絶！！膜２
，２を形成し、素子形成領域に直接酸化によりＳｉｎ、
からなるゲート絶縁膜３を形成する（第２図（ａ））。
次に、ゲート絶縁膜３の中央部の上側に化学気相成長法
（ＣＶＤ法）によりシリコン多結晶を成長させ、ゲート
電極４を形成する。そしてゲート電極４の上にＳｉｎ、
を蒸着させて電極上部絶縁膜５を形成する。この電極上
部絶縁膜５及びケート電極４をマスクとしてゲート絶縁
膜３の下側にイオン注入法によりｎ形不純物であるＡｓ
又はＰを注入してｎ−層６，６を形成する（第２図（ｂ
））。
（ＣＶＤ法）によりシリコン多結晶を成長させ、ゲート
電極４を形成する。そしてゲート電極４の上にＳｉｎ、
を蒸着させて電極上部絶縁膜５を形成する。この電極上
部絶縁膜５及びケート電極４をマスクとしてゲート絶縁
膜３の下側にイオン注入法によりｎ形不純物であるＡｓ
又はＰを注入してｎ−層６，６を形成する（第２図（ｂ
））。
その後、ゲート電極４の側部にＣＶＤ法により例えばＴ
ａ２０ｇ等を堆積せしめ、外縁を電極上部絶縁膜５上面
の高さの略２分の１の位置からゲート絶縁膜３に至る円
弧状にして内スペーサ８ａ、８ａを形成し、所定位置以
外に堆積したＴａｘｅｓ膜をリアクティブイオンエツチ
ング法（ＲＩＥ法）により除去する（第２図（Ｃ））。
ａ２０ｇ等を堆積せしめ、外縁を電極上部絶縁膜５上面
の高さの略２分の１の位置からゲート絶縁膜３に至る円
弧状にして内スペーサ８ａ、８ａを形成し、所定位置以
外に堆積したＴａｘｅｓ膜をリアクティブイオンエツチ
ング法（ＲＩＥ法）により除去する（第２図（Ｃ））。
次に、内スペーサ８ａ、８ａの外側に、ＣＶＤ法により
例えばＳｉｎｇ等を堆積せしめ、外縁を電極上部絶縁１
ｌ１５上面からゲー）ｔＩＡ縁膜３に至る円弧状にして
外スペーサ８ｂ、８ｂを形成し、所定位置以外に堆積し
たＳｉＯ□膜をＲＩＢ法により除去する。そして外スペ
ーサ８ｂ、８ｂをマスクとしてゲート絶縁膜３の下側に
イオン注入法によりＡ、又はＰを注入してｎ゛層９９を
形成する（第２図（ｄ））。
例えばＳｉｎｇ等を堆積せしめ、外縁を電極上部絶縁１
ｌ１５上面からゲー）ｔＩＡ縁膜３に至る円弧状にして
外スペーサ８ｂ、８ｂを形成し、所定位置以外に堆積し
たＳｉＯ□膜をＲＩＢ法により除去する。そして外スペ
ーサ８ｂ、８ｂをマスクとしてゲート絶縁膜３の下側に
イオン注入法によりＡ、又はＰを注入してｎ゛層９９を
形成する（第２図（ｄ））。
以上の如くにして本発明に係るＬＤＤトランジスタを製
造することができる。そしてこのＬＤＤトランジスタを
ＤＲＡＭに使用した場合、読み書き速度が速く、信顛性
の高いＤＲＡＭを得ることができる。
造することができる。そしてこのＬＤＤトランジスタを
ＤＲＡＭに使用した場合、読み書き速度が速く、信顛性
の高いＤＲＡＭを得ることができる。
なお、本発明の実施例においては半導体装置としてＬＤ
Ｉ′ｌトランジスタを適用した場合につき説明している
が、何らこれに限定されるものではなく、他の半導体装
置に適用し得ることは言うまでもない。
Ｉ′ｌトランジスタを適用した場合につき説明している
が、何らこれに限定されるものではなく、他の半導体装
置に適用し得ることは言うまでもない。
以上の如く本発明においては、スペーサを高誘電率の絶
縁膜である内側層と低誘電率の絶縁膜である外側層との
二層から構成しているので、ドレイン電界強度が減少し
、ｎ−層の不純物濃度を高くして、寄生ドレイン抵抗の
発生を防止し、半導体装置の駆動能力を高めることがで
きる。また、ゲートのフリンジング容量が小さいので半
導体装置の性能が向上する等、本発明は優れた効果を奏
するものである。
縁膜である内側層と低誘電率の絶縁膜である外側層との
二層から構成しているので、ドレイン電界強度が減少し
、ｎ−層の不純物濃度を高くして、寄生ドレイン抵抗の
発生を防止し、半導体装置の駆動能力を高めることがで
きる。また、ゲートのフリンジング容量が小さいので半
導体装置の性能が向上する等、本発明は優れた効果を奏
するものである。
第１図は本発明に係るＬＤＤ Ｉ−ランジスタを示す断
面構造図、第２図は本発明に係るＬＤＤ ）ランジスタ
の製造過程を示す断面構造図、第３図は従来のＬＤＤ
）ランジスタを示す断面構造図である。 １・・・シリコン基板 ２・・・フィールド絶縁膜３・
・・ゲート絶縁膜 ４・・・ゲート電極 ５・・・電極
上部絶縁膜 ６・・・ｎ−層 ８ａ・・・内スペーサ
８ｂ・・・外スペーサ ９・・・０１層 特 許 出願人 三洋電機株式会社 代理人 弁理士 河 野 登 夫
面構造図、第２図は本発明に係るＬＤＤ ）ランジスタ
の製造過程を示す断面構造図、第３図は従来のＬＤＤ
）ランジスタを示す断面構造図である。 １・・・シリコン基板 ２・・・フィールド絶縁膜３・
・・ゲート絶縁膜 ４・・・ゲート電極 ５・・・電極
上部絶縁膜 ６・・・ｎ−層 ８ａ・・・内スペーサ
８ｂ・・・外スペーサ ９・・・０１層 特 許 出願人 三洋電機株式会社 代理人 弁理士 河 野 登 夫
Claims (1)
- 【特許請求の範囲】 １、半導体基板上の素子形成領域以外の領域にフィール
ド絶縁膜を、素子形成領域にゲート絶縁膜を形成し、該
ゲート絶縁膜上にゲート電極を形成してその側部にスペ
ーサを形成した半導体装置において、 前記スペーサが高誘電率の絶縁膜である内側層と低誘電
率の絶縁膜である外側層との二層から構成されているこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278823A JPH04152535A (ja) | 1990-10-16 | 1990-10-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278823A JPH04152535A (ja) | 1990-10-16 | 1990-10-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04152535A true JPH04152535A (ja) | 1992-05-26 |
Family
ID=17602652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2278823A Pending JPH04152535A (ja) | 1990-10-16 | 1990-10-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04152535A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2362029A (en) * | 1999-10-27 | 2001-11-07 | Lucent Technologies Inc | Multi-layer structure for MOSFET Spacers |
| EP1284015A4 (en) * | 2000-04-28 | 2005-07-20 | Tokyo Electron Ltd | SEMICONDUCTOR COMPONENT WITH A LOW DIELECTRICITY FILM AND METHOD OF MANUFACTURING THEREOF |
| US7064027B2 (en) | 2003-11-13 | 2006-06-20 | International Business Machines Corporation | Method and structure to use an etch resistant liner on transistor gate structure to achieve high device performance |
| JP2009049427A (ja) * | 2008-10-22 | 2009-03-05 | Renesas Technology Corp | Ｍｉｓ型半導体装置の製造方法 |
-
1990
- 1990-10-16 JP JP2278823A patent/JPH04152535A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2362029A (en) * | 1999-10-27 | 2001-11-07 | Lucent Technologies Inc | Multi-layer structure for MOSFET Spacers |
| EP1284015A4 (en) * | 2000-04-28 | 2005-07-20 | Tokyo Electron Ltd | SEMICONDUCTOR COMPONENT WITH A LOW DIELECTRICITY FILM AND METHOD OF MANUFACTURING THEREOF |
| US7064027B2 (en) | 2003-11-13 | 2006-06-20 | International Business Machines Corporation | Method and structure to use an etch resistant liner on transistor gate structure to achieve high device performance |
| US7307323B2 (en) | 2003-11-13 | 2007-12-11 | International Business Machines Corporation | Structure to use an etch resistant liner on transistor gate structure to achieve high device performance |
| JP2009049427A (ja) * | 2008-10-22 | 2009-03-05 | Renesas Technology Corp | Ｍｉｓ型半導体装置の製造方法 |
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