KR960011179B1 - 디램 셀의 구조 및 제조방법 - Google Patents

디램 셀의 구조 및 제조방법 Download PDF

Info

Publication number
KR960011179B1
KR960011179B1 KR1019920012902A KR920012902A KR960011179B1 KR 960011179 B1 KR960011179 B1 KR 960011179B1 KR 1019920012902 A KR1019920012902 A KR 1019920012902A KR 920012902 A KR920012902 A KR 920012902A KR 960011179 B1 KR960011179 B1 KR 960011179B1
Authority
KR
South Korea
Prior art keywords
impurity region
gate
insulating film
region
storage node
Prior art date
Application number
KR1019920012902A
Other languages
English (en)
Other versions
KR940003035A (ko
Inventor
이혁재
Original Assignee
엘지반도체 주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지반도체 주식회사, 문정환 filed Critical 엘지반도체 주식회사
Priority to KR1019920012902A priority Critical patent/KR960011179B1/ko
Publication of KR940003035A publication Critical patent/KR940003035A/ko
Application granted granted Critical
Publication of KR960011179B1 publication Critical patent/KR960011179B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

디램 셀의 구조 및 제조방법
제1도는 종래의 디램 셀 구조 단면도.
제2도는 본 발명의 디램 셀 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리큰기판 2 : 필드산화막
3 : 게이트산화막 4 : 게이트
5 : 제1불순물영역 5a : 제2불순물영역
6 : 제1절연막 7 : 제2절연막
8 : 비트라인 9 : 제3절연막
10 : 스토리지노드 11 : 유전체막
12 : 플레이트노드 13 : 제4절연막
14 : 제1금속라인 15 : 제5절연막
16 : 제2금속라인 17 : 마스크
본 발명은 디램 셀(DRAM Cell)에 관한 것으로 비트라인(Bit Line) 정션 커패시턴스(Junction Capacitance)를 감소시키고 스토리지노드 정션 커패시턴스(Storage node Junction Capacitance)를 증가시킨 디램 셀의 구조 및 제조 방법에 관한 것이다.
일반적으로 디램 셀은 1개의 커패시터와 1개의 MOS로 이루어짐으로 고집적화가 유리하다.
즉, 디램은 1비트당 코스트를 상당히 낮출 수 있고, 따라서 대용량 메모리에 적합한 셀 구조이므로 대형 컴퓨터의 주기억 메모리 뿐만 아니라 퍼스널 컴퓨터 등의 메모리로써 대량 사용되고 있다.
디램 셀 설계의 열쇠는 커패시터이고 기억정보를 확실하게 검지하기 위해서는 커패시터에 축적할 수 있는 전하량이 클수록 좋다.
따라서, 커패시터의 면적이 넓을수록 그리고 커패시터 유전체막이 얇을수록 좋고, 커패시터 스토리지의 정션 커패시턴스가 높고 비트라인 정션 커패시턴스가 낮을수록 좋다.
이와 같은 종래의 디램 셀을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도는 종래의 디램 셀 구조단면도로써, 실리콘기판(1)에 필드영역과 액티브영역을 한정하는 필드산화막(2)이 형성되고, 액티브영역에 게이트 산화막(3)이 성장되어 게이트 산화막(3) 위에 워드라인인 게이트(4)가 형성되고, 게이트(4) 양측 실리콘기판(1) 표면에 기판과 반대 도전형 이온주입으로 제1, 제2불순물 영역(5, 5a)이 형성되고, 게이트(4)는 제1절연막(6)과 제2절연막(7)으로 격리되고, 게이트(4) 일측의 제1불순물영역(5)에 콘택이 형성되어 데이타 신호인가를 위한 비트라인(8)이 형성되고, 비트라인(8)은 제3절연막(9)으로 격리되고 게이트(4)의 또 다른 일측 제2불순물영역(5a)에 콘택이 형성되어 커패시터의 스토리지노드(10)가 형성되고, 스토리지노드(10) 표면에 유전체막(11)을 사이로 하여 플레이트노드(12)가 형성되고, 전면은 제4절연막으로 격리된다.
이와 같은 구조의 종래 디램 셀 제조방법은 다음과 같다.
즉, 실리콘기판(1) 위에 필드산화막(2)을 성장하여 액티브영역과 필드영역을 한정하고 액티브영역 실리콘기판 표면에 게이트 산화막(3)을 성장한다.
그리고 전면에 폴리실리콘을 증착하고 포토에치하여 게이트(4)을 형성하고, 게이트(4)를 마스크로하여 실리콘기판(1) 표면에 실리콘기판(1)과 반대 도전형의 이온주입으로 제1, 제2불순물영역(5, 5a)을 형성한다.
전면에 게이트(4) 격리를 위한 제1절연막(6)과 평탄화용 제2절연막(7)을 차례로 증착한 뒤 포토에치 공정으로 제1불순물영역(5)에 콘택을 형성하고, 폴리실리콘을 증착, 패터닝하여 비트라인(8)을 형성한다.
전면에 비트라인(8) 격리용 제3절연막(9)을 증착한 뒤, 포토에치 공정으로 제2불순물영역(5a) 상측의 제1, 제2, 제3절연막(6, 7, 9)을 제거하여 콘택을 형성하고 폴리실리콘을 증착, 패터닝하여 스토리지노드(10)를 형성한다.
전면에 유전체막(11)을 증착하고 불필요한 부분을 제거한뒤 폴리실리콘을 증착, 패터닝하여 플레이트 노드(12)를 형성하여 디램 셀을 제조한다. 제1도에서 미설명부호는 제4, 제5절연막(13, 15)과 제1, 제2금속 라인(14, 16)이다.
그러나 상기와 같은 종래의 디램 셀에 있어서는 비트라인 정션인 제1불순물영역과 커패시터 스토리지노드 정션인 제2불순물영역 모두가 도핑농도 및 전기적 특성이 갖기 때문에 정션을 이용한 커패시턴스 증가 효과가 없으며, 스토리지노드에 연결된 정션의 농도와 벌크(Bulk)의 농도가 낮으므로 공핍층 폭이 넓어져서 소프트 에러 면역성(Soft error immunity)이 떨어지는 등의 문제점이 있다.
본 발명은 이와 같은 문제점을 개선하기 위해 안출한 것으로써, 스토리지노드에 연결된 부분의 정션 커패시턴스를 증가시켜 특성을 향상시킨 디램 셀을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 비대칭 구조로, 트랜지스터의 워드라인 양측의 불순물영역중 비트라인이 연결될 제1불순물영역은 저농도로 하고, 커패시터의 스토리지노드가 연결될 제2불순물영역은 고농도로 도핑하며, 문턱전압 조절 및 펀치-쓰루개선용 이온주입을 커패시터 스토리지노드가 연결될 제2불순물영역쪽에만 실시하는 디모스(DMOS)(Doulle Diffused transistor) 구조로 형성하는 디램 셀의 구조 및 제조방법이다.
이와 같은 본 발명을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다. 제2도는 본 발명의 디램 셀 공정단면도를 나타낸 것으로 구조는 제2도(h)와 같다.
즉, 본 발명의 디램 셀 구조는 제2도(h)와 같이 P형 실리콘기판(1)에 필드영역과 액티브 영역을 한정하는 필드산화막(2)이 형성되고 액티브 영역에 게이트 산화막(3)이 성장되어 게이트 산화막(3) 위에 워드라인인 게이트(4)가 형성되고, 게이트(4) 양측 기판에 n형 이온주입으로 소오스/드레인 영역인 제1, 제2불순물영역(5)(5a)이 형성되는데 양측 제1, 제2불순물영역(5)(5a)중 비트라인이 연결될 제1불순물영역(5)은 도핑 농도가 낮고, 커패시터 노드가 연결될 제2불순물영역(5a)은 도핑농도가 높으며, 문턱전압 조절 및 펀치-쓰루를 개선하기 위한 정션(18)이 상기 커패시터 노드가 연결될 제2불순물영역(5a)에만 형성된 DMOS 구조이다.
게이트(4)는 제1, 제2절연막(6)(7)에 의해 격리되어 게이트(4) 일측의 도핑농도가 낮은 제1불순물영역(5)에 비트라인(8)이 연결되며, 게이트(4)의 다른 일측 도핑농도가 높은 제2불순물영역(5a)에는 스토리지 노드(10)가 연결되며, 스토리지노드(10)와 비트라인(8) 사이에는 제3절연막이 형성된다.
그리고 스토리지노드(10)에 유전체막(11)을 사이에 두고 플레이트 노드(12)가 형성되어 커패시터를 이루고 제4절연막(13)으로 보호된다.
이와 같은 구조의 본 발명 디램 셀의 제조방법은 다음과 같다.
즉 제2도(a)와 같이 P형 실리콘기판(1)에 필드산화막(2)을 성장하여 액티브영역과 필드영역을 한정하고 액티브영역 실리콘기판(1) 표면에 저농도 n형 이온주입으로 비트라인이 연결될 도핑농도가 낮은 제1불순물영역(5)을 형성한다.
제2도(b)와 같이 액티브영역의 실리콘기판(1) 표면에 게이트 산화막(3)을 성장하고 워드라인을 만들기위해 폴리실리콘을 증착하여 포토에치 공정으로 게이트(4)을 형성한다. 계속해서 비트라인이 형성될 부분에 포토레지스트 마스크(17)을 형성하고 문턱전압조절 및 펀치-쓰루개선을 위한 P형 이온주입을 실리콘기판(1)에 상당부분 깊게 라지틸드 이온주입(Large tilt implant)을 실시하여 문턱전압조절 및 펀치-쓰루개선을 위한 제3불순물영역(18)을 형성한다.
제2도(c)와 같이 상기 문턱전압조절 및 펀치-쓰루 개선을 위한 제3불순물(18) 영역내에 도핑농도가 높게 n형 이온주입을 실시하여 커패시터 스토리지노드가 연결될 제2불순물영역(5a)을 형성하므로써 DMOS구조의 셀 트랜지스터를 완성한다.
제2도(d)와 같이 상기 마스크(17)를 제거하고 전면에 게이트 격리용 제1절연막(6)과 평탄화용 제2절연막(7)을 연속 증착한뒤 상기 제1불순물영역(5) 상측의 제1절연막(6)과 제2절연막(7)을 제거하여 비트라인 콘택을 형성하고, 폴리실리콘을 증착한 후 포토에치 공정으로 비트차인(8)을 형성한다.
제2도(e)와 같이 전면에 비트라인(8) 격리용 제3절연막(9)을 증착하고 상기 제2불순물영역(5a) 상측의 제1, 제2, 제3절연막(6, 7, 10)을 제거하여 스토리지노드 콘택을 형성한 후 폴리실리콘을 증착하고 불필요한 부분을 제거하여 스토리지노드(10)을 형성한다.
제2도(f)와 같이 스토리지노드(10)에 유전체막(11)을 형성하고 계속해서 폴리실리콘을 플레이트 노드(2)를 형성한다.
제2도(g)와 같이 전면에 BPSG 등의 제4절연막(13)을 증착하여 평탄화시키고 제4절연막(13) 위에 제1금속라인(14)을 형성한다.
제2도(h)와 같이 전면에 BPSG 등의 평탄화용 제5절연막(15)을 형성하고 그 위에 제2금속라인(16)을 형성하여 본 발명의 디램 셀을 완성한다.
이상에서 설명한 바와 같은 본 발명의 디램 셀에 있어서는 DMOS 구조로 셀 트랜지스터를 형성함으로 해서 비트라인 정션 커패시턴스는 줄이고 커패시터의 스토리지노드 정션 커패시턴스를 증가시킴으로 셀의 커패시턴스가 향상되고, 정션의 공핍영역의 폭이 감소하기 때문에 소프트 에러 면역성이 증가하게 되며, 전류구동능력(Current drive Capability) 향상으로 셀내의 데이타를 빨리 어세스(access)알 수 있는 등의 효과가 있다.

Claims (3)

  1. 제1도전형 기판(1)과, 제1도전형 기판 위에 절연막을 두고 형성되어 워드라인으로 사용되는 게이트(4)와, 게이트(4) 일측의 제1도전형 기판(1) 표면에 저농도 제2도전형 불순물영역이 형성되어 비트라인을 형성하기 위한 제1불순물영역(5)과, 게이트(4) 다른 일측의 제1도전형 기판(1) 표면에 고농도 제2도전형 불순물영역이 형성되어 커패시터 스토리지노드를 형성하기 위한 제2불순물영역(5a)과, 상기 제2불순물영역 주위에 형성되어 문턱전압 및 펀치-쓰루개선을 위한 제1도전형의 제3불순물영역(18)과, 상기 제1불순물영역(5)과 연결되어 데이타 신호를 인가하기 위한 비트라인(8)과, 상기 제2불순물영역(5a)에 연결되어 커패시터를 형성하기 위한 스토리지노드(10)를 포함하여 구성됨을 특징으로 하는 디램 셀의 구조.
  2. 제1항에 있어서, 제1불순물영역(5)과 제2불순물영역(5a) 사이의 채널부분이 제3불순물영역(18)으로 형성됨을 특징으로 하는 디램 셀의 구조.
  3. 제1도전형 기판(1)에 필드영역과 액티브영역을 한정하고, 액티브영역에 저농도 제2도선형 이온주입으로 제1불순물영역(5)을 형성하는 공정과, 액티브영역의 기판(1) 표면에 게이트 절연막을 성장하고 게이트 절연막 위에 게이트(4)을 형성하는 공정과, 게이트(4) 일측 비트라인이 형성될 영역에 마스크(17) 하고 기판(1)에 문턱전압 및 펀치-쓰루개선을 위한 제1도전형 이온주입으로 제3불순물영역(18)을 형성하는 공정과, 제3불순물영역(18) 내에 고농도 제2도전형 이온주입으로 제2불순물영역(5a)을 형성하는 공정과, 상기 마스크(17)를 제거하고 전면에 제1절연막, 제2절연막을 증착하는 공정과, 상기 제1불순물영역에 콘택을 형성하여 그 부위에 비트라인(8)을 형성하는 공정과 전면에 제3절연막을 증착하고 제2불순물영역(5a)에 콘택을 형성하여 스토리지노드(10)를 형성하는 공정과, 스토리지노드(10)에 유전체막(11)과 플레이트 노드를 형성하는 공정으로 이루어짐을 특징으로 하는 디램 셀의 제조방법.
KR1019920012902A 1992-07-20 1992-07-20 디램 셀의 구조 및 제조방법 KR960011179B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920012902A KR960011179B1 (ko) 1992-07-20 1992-07-20 디램 셀의 구조 및 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920012902A KR960011179B1 (ko) 1992-07-20 1992-07-20 디램 셀의 구조 및 제조방법

Publications (2)

Publication Number Publication Date
KR940003035A KR940003035A (ko) 1994-02-19
KR960011179B1 true KR960011179B1 (ko) 1996-08-21

Family

ID=19336623

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920012902A KR960011179B1 (ko) 1992-07-20 1992-07-20 디램 셀의 구조 및 제조방법

Country Status (1)

Country Link
KR (1) KR960011179B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100449254B1 (ko) * 2002-11-14 2004-09-18 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100587632B1 (ko) * 2004-06-30 2006-06-08 주식회사 하이닉스반도체 비대칭 소스/드레인을 갖는 메모리셀트랜지스터 및 그의제조방법

Also Published As

Publication number Publication date
KR940003035A (ko) 1994-02-19

Similar Documents

Publication Publication Date Title
US5811283A (en) Silicon on insulator (SOI) dram cell structure and process
US5547893A (en) method for fabricating an embedded vertical bipolar transistor and a memory cell
US6133116A (en) Methods of forming trench isolation regions having conductive shields therein
KR910010167B1 (ko) 스택 캐패시터 dram셀 및 그의 제조방법
US5504027A (en) Method for fabricating semiconductor memory devices
US5523542A (en) Method for making dynamic random access memory cell capacitor
JP3161333B2 (ja) 半導体装置およびその製造方法
US6977421B2 (en) Semiconductor constructions
US5536962A (en) Semiconductor device having a buried channel transistor
JPH04233272A (ja) ダブルトレンチ半導体メモリ及びその製造方法
Nakajima et al. An isolation-merged vertical capacitor cell for large capacity DRAM
US5198383A (en) Method of fabricating a composed pillar transistor DRAM Cell
US6271064B2 (en) Thin film transistor and method of manufacturing the same
EP0028654B1 (en) Semiconductive memory device and fabricating method therefor
KR0140044B1 (ko) 메모리 셀중에 절연 구조를 가지는 반도체 메모리 소자
KR100228631B1 (ko) 축적 전극과 대향 전극 사이에 전류 누설이 없는 반도체 동적 랜덤 엑세스 메모리 셀
US5942778A (en) Switching transistor and capacitor for memory cell
KR100566411B1 (ko) 반도체기억장치및그제조방법
KR960011179B1 (ko) 디램 셀의 구조 및 제조방법
KR100262099B1 (ko) 반도체장치 및 반도체 기억장치
JP2751591B2 (ja) 半導体メモリ装置の製造方法
CA1228425A (en) Dynamic ram cell with mos trench capacitor in cmos
KR19980033367A (ko) 반도체 장치 및 그 제조 방법
JPH077823B2 (ja) 半導体集積回路装置
KR970000227B1 (ko) 반도체 메모리 장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050721

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee