KR20140051463A - 서라운딩 게이트를 구비한 나노선 트랜지스터 - Google Patents

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KR20140051463A
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레오나드 포베스
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Abstract

본 발명의 일 양태는 트랜지스터를 형성하기 위한 방법에 관한 것이다. 그 방법의 실시예에 따르면, 비정질 반도체 물질의 필러는 결정성 기판 상에 형성되고, 고상 에피택시 프로세스는 결정성 성장을 시드하기 위해 결정성 기판을 사용하여 비정질 반도체 물질을 결정화하도록 수행된다. 필러는 서브리소그래피 두께를 갖는다. 트랜지스터 바디는 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이의 결정화된 반도체 필러에 형성된다. 서라운딩 게이트 절연체는 반도체 필러 주위에 형성되고, 서라운딩 게이트 절연체에 의해 반도체 필러로부터 분리된 서라운딩 게이트가 반도체 필러 주위에 형성된다. 그외의 양태들이 본 명세서에 제공된다.

Description

서라운딩 게이트를 구비한 나노선 트랜지스터{NANOWIRE TRANSISTOR WITH SURROUNDING GATE}
본 출원은 2006년 4월 4일에 출원된, 미국 출원번호 11/397,430, "Grown Nanofin Transistors,"; 2006년 4월 4일에 출원된, 미국 출원번호 11/397,358, "Etched Nanofin Transistors,"; 2006년 4월 4일에 출원된, 미국 출원번호 11/397,413, "DRAM With Nanofin Transistors,"; 및 2006년 4월 4일에 출원된, 미국 출원번호 11/397,406, "Tunneling Transistor With Sublithographic Channel,"에 대해 우선권을 주장하며, 그 명세서들은 참조로 본원에 포함된다.
본 발명은 일반적으로 반도체 디바이스들에 관한 것이며, 더 구체적으로는 서라운딩 게이트(surrounding gate)를 갖는 나노선(nanowire) 트랜지스터들에 관한 것이다.
반도체 산업은, 트랜지스터와 같은, 디바이스들의 크기를 줄이고, 기판에 디바이스 집적도를 증가시키는 시장 지향(market driven) 요구를 갖는다. 일부의 제품의 목적은 저전력 소모, 더 높은 성능, 및 더 작은 크기를 포함한다. 도 1은 인자 k만큼의 스케일링(scaling)을 이용하여 다양한 디바이스 파라미터들에 대한 관계들 및 일반적인 트렌드(trend)들을 도시한다. 채널 길이가 0.1 마이크로미터(micron)(100nm 또는 1000Å)보다 작은 딥 서브마이크론(deep sub-micron) 영역으로의 MOSFET 기술의 연속적인 스케일링은 종래의 트랜지스터 구조물들에 상당한 문제들을 일으킨다. 예를 들어, 접합 깊이는 채널 길이보다 훨씬 더 작아야 한다. 따라서, 도 1에 도시된 트랜지스터(100)를 참조하면, 접합 깊이(101)는 약 1000Å의 길이인 채널 길이(102)에 대하여 수백 옹스트롬(Angstrom) 정도여야 한다. 그러한 얕은 접합들은 종래의 주입(implantation) 및 확산 기술들로 형성하기 어렵다. 매우 높은 레벨의 채널 도핑은 드레인 유도 배리어 저하(drain-induced barrier lowering), 임계 전압 롤 오프(threshold voltage roll off), 및 서브 임계 도전(sub-threshold conduction) 등의 단채널 효과(short channel effect)들을 억제하는데 필요하다. 서브 임계 도전은 캐패시터(capacitor) 셀들의 전하 저장 유지 시간을 감소시키기 때문에 DRAM 기술에서 특히 문제가 된다. 이러한 매우 높은 도핑 레벨은 누설(leakage)을 증가시키고 캐리어 이동도(carrier mobility)를 감소시킨다. 따라서, 단채널로 인해 기대되는 향상된 성능은 더 높은 도핑으로 인한 더 높은 누설과 더 낮은 캐리어 이동도에 의해 무효(negate)가 된다.
누설 전류는 저전압 및 저전력 배터리 동작 CMOS 회로들 및 시스템들, 및 특히 DRAM 회로들에서 중요한 이슈(issue)이다. 임계 전압 크기들은 상당한 오버드라이브(overdrive) 및 합리적인 스위칭 속도들을 달성하기 위해 작다. 그러나, 도 2에 도시된 바와 같이, 작은 임계 전압은 상대적으로 큰 서브 임계 누설 전류로 귀결된다.
이러한 문제를 다루는 일부의 제안된 설계들은 매우 얇은 바디(ultra-thin body)들을 갖는 트랜지스터들 또는 그외의 트랜지스터 치수들의 스케일이 감소함에 따라 표면 공간 전하 영역이 스케일링되는 트랜지스터들을 사용한다. 듀얼(dual) 게이트 또는 이중(double) 게이트 트랜지스터 구조들이 또한 트랜지스터들의 스케일을 감소시키도록 제안되어왔다. 산업에서 일반적으로 사용되는 바와 같이, "듀얼 게이트"는 별개의 독립적인 전압들로 구동될 수 있는 백(back) 게이트 및 프론트(front) 게이트를 구비한 트랜지스터를 지칭하고, "이중 게이트"는 동일한 전위인 경우 모든 게이트들이 구동되는 구조물들을 지칭한다. 이중 게이트 디바이스 구조물의 일례는 FinFET이다. "트라이 게이트(TriGate)" 구조물들 및 서라운딩 게이트 구조물들이 또한 제안되어 왔다. "트라이 게이트" 구조물에서, 게이트는 채널의 세개의 측면들 상에 존재한다. 서라운딩 게이트 구조물에서, 게이트는 트랜지스터 채널을 둘러싸거나 또는 둥글게 둘러싼다. 서라운딩 게이트 구조물은 트랜지스터 채널에 대하여 바람직한 제어를 제공하지만, 그 구조물은 실제로 구현하기 어렵다.
도 3은 드레인, 소스, 및 게이트 절연체들에 의해 반도체 바디로부터 분리된 프론트 게이트 및 백 게이트를 구비한 듀얼 게이트 MOSFET을 도시하고, 드레인에 의해 발생되는 전계를 또한 도시한다. 단일 게이트와 비교하여 2개의 게이트는 채널의 소스 단부(end)로부터 드레인 전극에 의해 발생되는 전계를 더 잘 스크린(screen)하기 때문에, 듀얼 게이트 및/또는 이중 게이트 MOSFET의 일부의 특성들은 종래의 벌크 실리콘 MOSFET들보다 더 좋다. 서라운딩 게이트는 소스로부터 드레인 전극에 의해 발생되는 전계를 추가로 스크린한다. 따라서, 듀얼 게이트 및/또는 이중 게이트 MOSFET이 턴 오프(turn off)되는 경우, 게이트 전압이 감소함에 따라 서브 임계 전류가 더 빨리 감소되기 때문에, 서브 임계 누설 전류 특성들은 향상된다. 도 4는 일반적으로 종래의 벌크 실리콘 MOSFET들의 서브 임계 특성들에 비교하여, 듀얼 게이트, 이중 게이트, 또는 서라운딩 게이트 MOSFET들의 향상된 서브 임계 특성들을 도시한다.
Ⅱ-Ⅴ 화합물 반도체 나노선들의 성장 및 Ⅲ-Ⅴ 화합물 반도체 나노선 트랜지스터들의 제조가 진보되어 왔다. Ⅱ-Ⅴ 화합물 반도체 트랜지스터들의 성장은 금 도트(gold dot)들 상의 수직의 나노선들의 VLS(vapor-liquid-solid) 에피택셜(epitaxial) 성장에 의해 달성된다. 실리콘 나노선 트랜지스터들은, 다결정(polycrystalline) 나노선 트랜지스터를 만들기 위해 폴리실리콘(polysilicon) DRAM 캐패시터 플레이트(capacitor plate) 위에 고상(solid phase) 에피택셜 성장 또는 홀(hole)을 통한 기상(vapor phase) 에피택셜 성장에 의해 이전에 기술되어 왔다.
본 발명의 실시예는 반도체 웨이퍼의 표면 상에 재결정화되는 비정질(amorphous) 반도체 나노로드(nanorod)들로부터 나노선 트랜지스터들을 제공한다. 실리콘 나노로드들은 측벽 스페이서(spacer) 기술에 의해 리소그래피 치수들보다 더 작은 치수들로 형성된다. 비정질 나노로드들의 재결정화는 고상 에피택셜 성장을 사용한다. 결과적인 나노선들은 트랜지스터의 바디의 두께 및 채널 길이 모두가 리소그래피 치수들보다 더 작은 치수들을 갖는 트랜지스터들의 바디 영역들로서 사용될 수 있다. 나노선 트랜지스터들은 랩어라운드(wraparound) 게이트를 갖는다. 다양한 나노선 트랜지스터 실시예들은 실리콘 나노선들을 사용한다.
본 발명의 일 양태는 트랜지스터를 형성하기 위한 방법에 관한 것이다. 그 방법의 실시예에 따르면, 비정질 반도체 물질의 필러(pillar)는 결정성(crystalline) 기판 상에 형성되고, 고상 에피택시 프로세스는 결정성 성장을 시드(seed)하는 결정성 기판을 사용하여 비정질 반도체 물질을 결정화하도록 수행된다. 필러는 서브리소그래피 두께를 갖는다. 트랜지스터 바디는 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이의 결정화된 반도체 필러에 형성된다. 서라운딩 게이트 절연체는 반도체 필러 주위에 형성되고, 서라운딩 게이트가 반도체 필러 주위에 형성되고 서라운딩 게이트 절연체에 의해 반도체 필러로부터 분리된다.
본 양태는 트랜지스터에 관한 것이다. 트랜지스터 실시예는 결정성 기판, 결정성 기판에 형성되는 제1 소스/드레인 영역, 및 제1 소스/드레인 영역과 접촉하여 기판 상에 형성되는 결정성 반도체 필러를 포함한다. 트랜지스터는 필러의 상부에 형성되는 제2 소스/드레인 영역, 필러의 주위에 형성되는 게이트 절연체, 및 필러의 주위에 형성되고 게이트 절연체에 의해 필러와 분리되는 서라운딩 게이트를 포함한다. 필러는 최소 피쳐(feature) 크기보다 작은 횡단면 치수들을 갖는다.
이들 및 그외의 양태들, 실시예들, 장점들, 및 특징들은 본 발명의 이하의 기술 및 참조된 도면들로부터 명확해질 것이다.
도 1은 인자 k만큼의 스케일링을 이용하여 다양한 디바이스 파라미터들에 대한 관계들 및 일반적인 트렌드들을 도시한다.
도 2는 종래의 실리콘 MOSFET에서 서브 임계 누설을 도시한다.
도 3은 드레인, 소스, 게이트 절연체들에 의해 반도체 바디로부터 분리된 프론트 게이트 및 백 게이트, 및 드레인에 의해 발생되는 전계를 구비한 듀얼 게이트 MOSFET을 도시한다.
도 4는 일반적으로 종래의 벌크 실리콘 MOSFET들의 서브 임계 특성들과 비교하여 듀얼 게이트, 이중 게이트, 또는 서라운딩 게이트 MOSFET들의 향상된 서브 임계 특성들을 도시한다.
도 5a 내지 도 5h는 서라운딩 게이트들을 구비한 결정성 나노로드들을 형성하는 프로세스의 실시예를 도시한다.
도 6a 내지 도 6c는 도 5a 내지 도 5h에 도시된 랩어라운드 게이트들을 구비한 나노로드들을 사용하여, 소스, 드레인 및 게이트 콘택트들을 구비한 분리된 트랜지스터들을 형성하는 프로세스의 실시예를 도시한다.
도 7a 내지 도 7c는 도 5a 내지 도 5h에 도시된 랩어라운드 게이트들을 구비한 나노로드들을 사용하여, 트랜지스터들의 어레이를 형성하는 프로세스의 실시예를 도시한다.
도 8은 본 발명의 다양한 실시예들에 따른, 서라운딩 게이트들을 구비한 나노선 트랜지스터를 형성하기 위한 흐름도를 도시한다.
도 9는 본 발명의 다양한 실시예들에 따른 메모리 디바이스의 다양한 실시예들의 고-레벨 구성의 간략화된 블록도이다.
도 10은 다양한 실시예들에 따른, 나노선 트랜지스터들을 갖는 전자 시스템을 위한 도면을 도시한다.
도 11은 제어기 및 메모리를 갖는 시스템의 실시예의 도면을 묘사한다.
이하의 상세한 설명은, 도시를 위해, 본 발명이 구현될 수 있는 실시예들 및 특정한 양태들을 도시하는 첨부 도면들을 참조한다. 이러한 실시예들은, 본 기술분야의 당업자들이 본 발명을 구현할 수 있을 정도로 충분히 상세하게 기술된다. 일 실시예의 양태들은 다른 실시예의 양태들과 결합될 수 있기 때문에 본 발명의 다양한 실시예들은 반드시 상호 배타적이지 않다. 그외의 실시예들이 사용될 수 있고 구조적, 논리적, 및 전기적 변화들이 본 발명의 범주를 벗어나지 않고 만들어질 수 있다. 이하의 기술에서, "웨이퍼" 및 "기판"이라는 용어들은 일반적으로 집적 회로들이 형성되는 임의의 구조물, 및 집적 회로 제조의 다양한 단계들 중의 그러한 구조물들을 또한 지칭하는데 상호교환가능하게 사용된다. 용어들 모두는 본 기술분야에 공지된 그외의 그러한 구조물들뿐만 아니라 도핑 및 비도핑된 반도체들, 지지(supporting) 반도체 또는 절연 물질 상의 반도체의 에피택셜 층들, 그러한 층들의 조합들을 포함한다. 본 명세서에 사용된 "수평의(horizontal)"라는 용어는, 웨이퍼 또는 기판의 배향에 관계없이, 종래의 평면 또는 웨이퍼 또는 기판의 표면에 평행한 평면으로서 정의된다. "수직의(vertical)"라는 용어는, 상기 정의된 수평에 수직인 방향을 지칭한다. "상(on)", "측면(side)", "더 높은(higher)", "더 낮은(lower)", "위(over)" 및 "아래(under)" 등의 전치사(preposition)들은 웨이퍼 또는 기판의 배향에 관계없이 웨이퍼 또는 기판의 상면 상에 존재하는 표면 또는 종래의 평면에 대하여 정의된다. 따라서, 이하의 상세한 기술은 제한적인 관점으로 취해지지 않고, 본 발명의 범주는 그 청구범위가 부여하는 등가물들의 전체 범주와 함께 첨부된 청구범위에 의해서만 정의된다.
이하의 논의는 실리콘 나노선 트랜지스터 실시예들에 관한 것이다. 본 기술 분야의 당업자들은, 본 개시를 읽고 이해함으로써, 그외의 반도체들을 사용하여 나노선 트랜지스터들을 형성하기 위해 본 명세서에 포함된 교시를 사용하는 방법을 이해할 것이다.
도 5a 내지 도 5h는 서라운딩 게이트들을 구비한 결정성 나노로드들을 형성하는 프로세스의 실시예를 도시한다. 도 5a는 기판(504) 상의 제1 층(503)을 도시하며, 홀들(505)은 제1 층에 형성된다. 제1 층은 그 층 내의 홀들을 정의하도록 에칭될 수 있다. 다양한 실시예들에 따르면, 홀들(505)은 홀들이 실리콘 질화물 층을 통해 실리콘 기판으로 연장해 가도록, 실리콘 기판(504) 상의 실리콘 질화물 층(503)에 형성된다. 도시된 실시예에서, 홀들은 최소 피쳐 크기에 대응하는 치수들로 형성된다. 각각의 홀의 중심은 나노선 트랜지스터의 원하는 위치에 대응한다. 나노선 트랜지스터들의 어레이는 2F의 컬럼(column)들 및 로우(row)들 사이의 중심 대 중심(center-to-center) 간격을 갖는다.
산화물의 층은 홀들이 에칭된 후에 제1 층을 커버하도록 제공된다. 다양한 실시예들은 실리콘 질화물 층 위에 실리콘 산화물을 형성한다. 일부의 실시예들은 CVD(chemical vapor deposition) 프로세스에 의해 실리콘 산화물을 성막한다.
도 5b는, 결과적인 홀의 치수들을 감소시키도록 기능하는, 홀의 측면들 상에 산화물 측벽들(506)을 남기도록 산화물이 방향적으로 에칭된 후의 구조물을 도시하고, 결과적인 구조물은 평탄화된다. 예를 들어, 100nm 기술에서, 산화물 측벽들은 홀의 치수들을 약 30nm로 감소시킨다. 이 예시에서, 트랜지스터를 위한 바디 영역의 두께는 피쳐 크기의 1/3의 정도일 것이다. 일부의 실시예들은 CMP(chemical mechanical polishing) 프로세스를 사용하여 구조물을 평탄화한다.
도 5c는 결과적인 구조물 위에 형성되는 비정질 반도체 물질(507)의 두꺼운 층을 도시한다. 비정질 물질은 측벽들(506)에 의해 정의된 홀을 채운다. 다양한 실시예들은 비정질 물질로서 비정질 실리콘을 성막한다. 도 5d는, CMP에 의해서와 같이, 홀들에 비정질 반도체 물질만을 남기도록 평탄화된 후의 결과적인 구조물을 도시한다.
도 5e는 측벽들(예를 들어, 실리콘 산화물 측벽들)이 제거된 후의 결과적인 구조물을 도시한다. 그 구조물은 SPE(solid phase epitaxy)로서 공지된 프로세스를 사용하여 비정질 반도체(507)(예를 들어, a-실리콘)를 결정성 나노로드들(507-C로서 나타내짐)로 결정화하도록 열처리 된다. 비정질 반도체 필러(507)는 반도체 웨이퍼(예를 들어, 실리콘 웨이퍼)와 접촉하고, 비정질 반도체 필러의 결정 성장은 웨이퍼의 결정들에 의해 시드된다. SPE 프로세스로부터의 결정 형성은 도 5e의 화살표들(508)에 의해 도시된다.
도 5f는, 기판 표면으로부터 확장되는 결정성 나노로드들(507-C)을 남기면서, 제1 층(예를 들어, 실리콘 질화물)이 제거되고, 게이트 절연체(509)가 결과적인 구조물 위에 형성된 후의 구조물을 도시한다. 실시예는 열 산화 프로세스에 의해 게이트 절연체를 형성한다. 따라서, 웨이퍼가 실리콘 웨이퍼이고 나노로드들이 결정성 실리콘 나노로드들인 실시예에 있어서, 게이트 절연체는 실리콘 산화물이다. 하이 K 절연체들과 같은, 그외의 게이트 절연체들이 사용될 수 있다.
도 5g는 측면도를 도시하고, 도 5h는 게이트 물질(510)이 결정성 나노로드들(507-C)의 측벽들 상에 형성된 후의 구조물의 도 5g 도면의 5H-5H를 따른 횡단면도를 도시한다. 실시예는 게이트 물질을 성막하고, 나노로드들의 측벽들 상에 게이트 물질만을 남기도록 결과적인 구조물을 에칭한다. 다양한 실시예들에 따르면, 폴리실리콘이 게이트 물질로서 사용된다. 트랜지스터들의 채널 길이를 결정하는, 필러들의 높이는 최소 리소그래피 치수들보다 작을 수 있다. 다양한 실시예들은 약 100nm 정도로 채널 길이를 제공한다. 랩어라운드 게이트들을 구비한 이러한 나노로드들은 서라운딩 또는 랩어라운드 게이트들을 구비한 나노선 트랜지스터들을 형성하는데 사용될 수 있다. 프로세스는 독립형(standalone) 트랜지스터들의 일부의 실시예들에 대하여 도 6a 내지 도 6c에 계속되고, 트랜지스터 어레이들의 일부의 실시예들에 대하여 도 7a 내지 도 7c에 계속된다.
도 6a 내지 도 6c는, 도 5a 내지 도 5h에 도시된 랩어라운드 게이트들을 구비한 나노로드들을 사용하여, 소스, 드레인 및 게이트 콘택트들을 구비한 분리된 트랜지스터들을 형성하는 프로세스의 실시예를 도시한다. 도시된 구조물은 결정성 나노로드(607-C), 게이트 절연체(609), 및 서라운딩 게이트(601)를 포함한다. 랩어라운드 게이트들에 대한 게이트 콘택트들(611)이 패터닝된다. 다양한 실시예들은 랩어라운드 게이트들에 대한 게이트 콘택트들로서 기능하도록 폴리실리콘을 성막한다. 랩어라운드 게이트, 및 게이트 패드로도 지칭되는, 게이트 콘택트 모두는 나노선의 상부 아래로 리세스된다. 방향성 에칭 프로세스는 랩어라운드 게이트 및 게이트 패드를 리세스하는데 사용될 수 있다. 도 6b에 도시된 바와 같이, 결과적인 구조물은 절연체 충전재(fill)(예를 들어, 산화물)(612)로 채워지고 나노선들의 상부까지 평탄화된다. 나노선의 상부로부터 게이트 절연체를 제거함으로써 나노선들의 상부가 노출된다. 예를 들어, 나노선의 상부로부터 실리콘 산화물을 제거하는데 에칭이 사용될 수 있다. 나노선들의 상부는 도핑되고 콘택트 영역들이 정의된다. 나노선들의 도핑된 상부(613)는 드레인 영역으로서 기능할 수 있다. 기판은 결정성 나노로드 아래로 확산하도록 적절하게 도핑되고, 나노로드의 하부로 확장된다. 이 도핑된 영역은 소스 영역으로서 기능할 수 있다. 이 도핑된 영역(614)은 또한 콘택트 영역으로 확장된다. 도핑된 영역은, 제1 층이 성막되고 홀들이 그내부에 형성되기 전에 형성될 수 있다. 도펀트(dopant)는 또한 서라운딩 게이트가 형성되기 전에 주입되고 확산될 수 있다. NMOS 또는 PMOS 트랜지스터들을 제공하도록 적절한 도핑이 제공될 수 있다. 도 6c에 도시된 바와 같이, 콘택트(615)는 매립형(buried) 소스로 에칭될 수 있고, 콘택트(616)는 매립형 게이트 패드로 에칭될 수 있고, 콘택트(617)는 또한 드레인에 대하여 형성될 수 있다. 본 기술분야의 당업자들은, 본 개시를 읽고 이해함으로써, 그외의 독립형 트랜지스터 설계들이 사용될 수 있다는 것을 이해할 것이다.
도 7a 내지 도 7c는 도 5a 내지 도 5h에 도시된 랩어라운드 게이트들을 구비한 나노로드들을 사용하여 트랜지스터들의 어레이를 형성하는 프로세스의 실시예를 도시한다. 도 7a는 트랜지스터 어레이의 실시예의 로우에서 인접한 트랜지스터들의 평면도를 도시한다. 도시된 실시예에 따르면, 하나의 워드 라인(719)은, 로우의 각각의 트랜지스터(718)의 랩어라운드 게이트들(710)이 인접한 워드 라인과 접촉하도록, 트랜지스터들의 하나의 로우에 인접하여 형성된다. 도 7b는 트랜지스터 어레이의 다른 실시예의 로우에서 인접한 트랜지스터들의 평면도를 도시한다. 다양한 실시예들에 따르면, 게이트 배선을 위해 폴리실리콘 또는 게이트 물질이 사용될 수 있고, 매립형 도핑 영역은 소스 영역(720) 및 소스 배선(721)을 형성하고 드레인 배선(723)을 위해 금속 및 금속 콘택트들(722)이 사용된다. 일부의 실시예들에서, 다음으로 랩어라운드 게이트들만을 구비한 나노선 구조물이 산화물로 백필(backfill)되고 패터닝되고 에칭되어 필러들 사이에서 한방향으로 산화물(724)을 남기며 측면 상에 랩어라운드 게이트들을 노출시킨다. 폴리실리콘은 성막되고 방향성 에칭되어 산화물 블록들의 측벽들 상에만 남겨지고 게이트 측면들을 노출할 수 있다. 도 6c와 관련하여 기술된 바와 같이, 랩어라운드 게이트들은 나노선 트랜지스터들의 상부 아래로 리세스하도록 추가로 방향성 에칭될 수 있다. 이것은 게이트 콘택트들 및 배선을 형성할 것이다. 구조물은 평탄화되고 산화물로 백필되며 종래의 기술들을 사용하여 드레인 배선을 위해 나노선들의 상부가 도핑되고 접촉될 수 있다. 본 기술분야의 당업자들은, 본 개시를 읽고 이해함으로써, 그외의 트랜지스터 어레이 설계들이 사용될 수 있다는 것을 이해할 것이다.
도 8은 본 발명의 다양한 실시예들에 따라, 서라운딩 게이트들을 구비한 나노선 트랜지스터를 형성하기 위한 흐름도를 도시한다. 825에서, 홀들은 기판에 형성된다. 예를 들어, 기판은, 실리콘 웨이퍼 상의 실리콘 질화물 층과 같은, 웨이퍼 상의 제1 층을 포함할 수 있고, 웨이퍼를 노출하기 위해 홀들이 제1 층에 형성된다. 홀들은 제1 층에 의해 형성되는 벽들에 의해 정의된다. 826에서, 스페이서 측벽들은 홀들의 치수들을 효과적으로 감소시키도록 제1 층에 의해 형성되는 벽들에 대하여 홀들 내에 형성된다. 스페이서 측벽의 예시는 실리콘 산화물이다. 827에서, 홀들은 비정질 반도체(예를 들어, a-실리콘)에 의해 채워진다. 스페이서 측벽들은, 웨이퍼로부터 확장되는 비정질 반도체의 필러들을 남기면서, 828에서 제거된다. 결과적인 구조물은, 결정성 성장을 시드하는 웨이퍼를 사용하여, 비정질 반도체를 재결정화하도록 829에서 어닐링(anneal) 되거나 또는 열처리 된다. 재결정화 프로세스는 고상 에피택시(SPE)로서 지칭된다. 결과적인 구조물은 웨이퍼로부터 확장되는 결정성 나노선들을 포함한다. 830에서, 서라운딩 게이트 절연체 및 서라운딩 게이트는 결정성 나노선들 주위에 형성된다. 소스/드레인 영역들은 831에 형성된다. 나노선의 하부는 제1 소스/드레인 영역을 형성하도록 도핑되고, 나노선의 상부는 제2 소스/드레인 영역을 형성하도록 도핑된다. 제1 소스/드레인 영역은, 제1 층을 성막하고 패터닝하고 홀들을 에칭하기 전에 기판을 도핑함으로써 형성된다. 제1 소스/드레인은 게이트가 형성되기 전에 나노로드에 인접하여 도펀트들을 주입함으로써 또한 형성될 수 있다. 나노로드들이 매우 얇기 때문에 이들 주입된 도펀트들은 나노로드 아래로 완전히 확산될 수 있다. 이러한 도핑은 제1 층이 기판에서 제거된 후에 수행될 수 있다.
도 9는 본 발명의 다양한 실시예들에 따른 메모리 디바이스의 다양한 실시예들의 고레벨 구성의 간략화된 블록도이다. 도시된 메모리 디바이스(932)는 통신 라인(들) 또는 채널(들)(935)을 통해 메모리 어레이의 동작들을 수행하도록 메모리 어레이(933) 및 판독/기입 제어 회로(934)를 포함한다. 도시된 메모리 디바이스(932)는 메모리 카드, 또는 SIMM(single inline memory module) 및 DIMM(dual inline memory module) 등의 메모리 모듈일 수 있다. 본 기술분야의 당업자들은, 본 개시를 읽고 이해함으로써, 메모리 어레이의 반도체 컴포넌트들 및/또는 제어 회로가, 전술된 바와 같이, 서라운딩 게이트들을 구비한 나노선 트랜지스터들을 사용하여 제조될 수 있다는 것을 이해할 것이다. 이들 디바이스들에 대한 제조 방법들 및 구조물은 전술되었다.
메모리 어레이(933)는 다수의 메모리 셀들(936)을 포함한다. 어레이의 메모리 셀들은 로우들 및 컬럼들로 배열된다. 다양한 실시예들에서, 워드 라인들(937)은 로우들에서 메모리 셀들과 접속하고, 비트 라인들(938)은 컬럼들에서 메모리 셀들과 접속한다. 판독/기입 제어 회로(934)는 원하는 로우를 선택하도록 기능하는 워드 라인 선택 회로(939), 원하는 컬럼을 선택하도록 기능하는 비트 라인 선택 회로(940), 및 메모리 어레이(933)에서 선택된 메모리 셀에 대한 메모리 상태를 검출하도록 기능하는 판독 회로(941)를 포함한다.
도 10은, 다양한 실시예들에 따른, 서라운딩 게이트들을 구비한 하나 이상의 나노선 트랜지스터들을 갖는 전자 시스템(1042)에 대한 도면을 도시한다. 전자 시스템은 제어기(1043), 버스(1044), 및 전자 디바이스(1045)를 포함하고, 버스는 제어기와 전자 디바이스 사이에 통신 채널들을 제공한다. 다양한 실시예들에서, 제어기 및/또는 전자 디바이스는, 본 명세서에 이전에 기술된 나노선 트랜지스터들을 포함한다. 도시된 전자 시스템은 정보 핸들링(handling) 디바이스들, 무선 시스템들, 통신 시스템들, 광섬유 시스템들, 전기 광학 시스템들, 및 컴퓨터들을 포함할 수 있지만 이에 한정되지 않는다.
도 11은 제어기(1147) 및 메모리(1148)를 갖는 시스템(1146)의 실시예의 도면을 묘사한다. 제어기 및/또는 메모리는 나노선 트랜지스터들을 포함할 수 있다. 도시된 시스템은 또한 제어기와 전자 장치 사이, 및 제어기와 메모리 사이에 통신 채널(들)을 제공하기 위해 전자 장치(1149) 및 버스(1150)를 포함한다. 버스는 어드레스, 데이터 버스, 및 제어 버스를 포함할 수 있거나 - 각각은 독립적으로 구성됨 - 또는 어드레스, 데이터, 및/또는 제어를 제공하도록 공통의 통신 채널들을 사용할 수 있다 - 각각의 사용은 제어기에 의해 조정됨 - . 실시예에서, 전자 장치(1149)는 메모리(1148)와 유사하게 구성되는 추가의 메모리일 수 있다. 실시예는 버스에 연결되는 디바이스들(1151) 또는 주변 디바이스를 포함할 수 있다. 주변 디바이스들은 디스플레이들, 추가의 저장 메모리, 또는 제어기 및/또는 메모리와 함께 동작할 수 있는 그외의 제어 디바이스들을 포함할 수 있다. 실시예에서, 제어기는 프로세서이다. 임의의 제어기, 메모리, 전자 장치, 및 주변 디바이스들은 나노선 트랜지스터들을 포함할 수 있다. 시스템은 정보 핸들링 디바이스들, 통신 시스템들, 및 컴퓨터들을 포함할 수 있지만 이에 한정되지 않는다. 본 개시에서 기술되는 나노선 트랜지스터들을 포함하는 애플리케이션들은 메모리 모듈들, 디바이스 드라이버들, 전원 모듈들, 통신 모뎀들, 프로세서 모듈들, 및 주문형(application-specific) 모듈들에서의 사용을 위한 전자 시스템들을 포함하고, 멀티층, 멀티칩 모듈들을 포함할 수 있다. 그러한 회로는 추가로, 시계, 텔레비전, 휴대폰, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 비행기 및 그외의 것들 등의 다양한 전자 시스템들의 서브컴포넌트일 수 있다.
메모리는 다양한 실시예들에 따른 나노선 트랜지스터들을 포함하는 메모리 디바이스로서 구현될 수 있다. 실시예들이 메모리 회로의 임의의 크기 및 유형에 동등하게 적용가능하고, 메모리 디바이스의 특정한 유형에 한정되도록 의도되지 않는다는 것이 이해될 것이다. 메모리 유형들은 DRAM, SRAM(Static Random Access Memory) 또는 플래시 메모리들을 포함한다. 추가로, DRAM은, 일반적으로 SGRAM(Synchronous Graphics Random Access memory)로서 지칭되는, 동기화 DRAM, SDRAM(Synchronous Dynamic Random Access memory), SDRAM Ⅱ, 및 DDR SDRAM(Double Data Rate SDRAM)일 수 있다. 다양한 새로운 메모리 기술들은 나노선 트랜지스터들을 사용할 수 있다.
본 개시는 몇몇 프로세스들, 회로도들, 및 구조물들을 포함한다. 본 발명은 특정한 프로세스 순서 또는 논리적 구성에 한정되지 않는다. 본 명세서에 특정한 실시예들이 도시되고 기술되었지만, 동일한 목적을 달성하도록 산출되는 임의의 구성이 도시된 특정한 실시예들을 대체할 수 있다는 것이 본 기술분야의 당업자들에 의해 이해될 것이다. 본원은 본 발명의 변형들 또는 개작물들을 커버하도록 의도된다. 상기 기술은 예시적으로 의도되고 제한적이지 않다는 것이 이해될 것이다. 상기 실시예들의 조합들, 및 그외의 실시예들은 상기 기술을 읽고 이해함으로써 본 기술 분야의 당업자들에게 명확하게 이해될 것이다. 본 발명의 범주는, 그 청구범위가 부여하는 등가물들의 전체 범주와 함께, 첨부된 청구범위를 참조하여 결정되어야 한다.

Claims (1)

  1. 트랜지스터를 형성하기 위한 방법으로서,
    결정성(crystalline) 기판 상에 비정질(amorphous) 반도체 물질의 필러(pillar)를 형성하는 단계를 포함하는 방법.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790863B1 (ko) * 2005-12-28 2008-01-03 삼성전자주식회사 나노 와이어 제조 방법
US8734583B2 (en) 2006-04-04 2014-05-27 Micron Technology, Inc. Grown nanofin transistors
US8354311B2 (en) 2006-04-04 2013-01-15 Micron Technology, Inc. Method for forming nanofin transistors
US7491995B2 (en) 2006-04-04 2009-02-17 Micron Technology, Inc. DRAM with nanofin transistors
US7425491B2 (en) 2006-04-04 2008-09-16 Micron Technology, Inc. Nanowire transistor with surrounding gate
US8643087B2 (en) * 2006-09-20 2014-02-04 Micron Technology, Inc. Reduced leakage memory cells
KR100945511B1 (ko) * 2008-04-10 2010-03-09 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US7897494B2 (en) * 2008-06-24 2011-03-01 Imec Formation of single crystal semiconductor nanowires
DE102009024311A1 (de) * 2009-06-05 2011-01-05 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiterbauelement und Verfahren zu seiner Herstellung
KR101857582B1 (ko) 2011-12-20 2018-05-14 인텔 코포레이션 반도체 구조물 및 제조 방법
KR20130131708A (ko) 2012-05-24 2013-12-04 에스케이하이닉스 주식회사 메모리 셀 어레이 및 이를 포함하는 가변 저항 메모리 장치
US9006810B2 (en) * 2012-06-07 2015-04-14 International Business Machines Corporation DRAM with a nanowire access transistor
EP2674978B1 (en) * 2012-06-15 2020-07-29 IMEC vzw Tunnel field effect transistor device and method for making the device
WO2014024266A1 (ja) * 2012-08-08 2014-02-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
KR20140040543A (ko) * 2012-09-26 2014-04-03 삼성전자주식회사 핀 구조의 전계효과 트랜지스터, 이를 포함하는 메모리 장치 및 그 반도체 장치
KR20140078326A (ko) * 2012-12-17 2014-06-25 경북대학교 산학협력단 터널링 전계효과 트랜지스터 및 터널링 전계효과 트랜지스터의 제조 방법
JP5886802B2 (ja) * 2013-08-29 2016-03-16 株式会社東芝 半導体装置
US9425296B2 (en) * 2013-09-09 2016-08-23 Qualcomm Incorporated Vertical tunnel field effect transistor
KR102168936B1 (ko) 2014-03-28 2020-10-22 인텔 코포레이션 수직 반도체 디바이스들을 위한 선택적으로 재성장된 상부 컨택트
US9941394B2 (en) 2014-04-30 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Tunnel field-effect transistor
US9673209B2 (en) 2014-05-16 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for fabricating the same
CN106463350B (zh) 2014-06-13 2019-12-20 英特尔公司 通过选择性削减规则网格的垂直沟道晶体管制造工艺
US9818877B2 (en) 2014-09-18 2017-11-14 International Business Machines Corporation Embedded source/drain structure for tall finFET and method of formation
US10559690B2 (en) 2014-09-18 2020-02-11 International Business Machines Corporation Embedded source/drain structure for tall FinFET and method of formation
US9634084B1 (en) 2016-02-10 2017-04-25 Globalfoundries Inc. Conformal buffer layer in source and drain regions of fin-type transistors
US10186510B2 (en) * 2017-05-01 2019-01-22 Advanced Micro Devices, Inc. Vertical gate all around library architecture
US10374041B2 (en) 2017-12-21 2019-08-06 International Business Machines Corporation Field effect transistor with controllable resistance
KR102593708B1 (ko) * 2018-08-14 2023-10-26 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4941026A (en) * 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
JPH07112067B2 (ja) * 1990-01-24 1995-11-29 株式会社東芝 半導体装置
US5013680A (en) * 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
JP3202223B2 (ja) 1990-11-27 2001-08-27 日本電気株式会社 トランジスタの製造方法
JP3219307B2 (ja) * 1991-08-28 2001-10-15 シャープ株式会社 半導体装置の構造および製造方法
JPH05160408A (ja) * 1991-12-04 1993-06-25 Toshiba Corp 電界効果トランジスタおよびこれを用いたダイナミック型半導体記憶装置
JP3321788B2 (ja) * 1994-05-06 2002-09-09 ソニー株式会社 Ｍｉｓ型半導体装置及びその製造方法
JP3246196B2 (ja) * 1994-07-13 2002-01-15 ソニー株式会社 量子細線デバイスの形成方法
JP4047098B2 (ja) * 1994-09-13 2008-02-13 株式会社東芝 半導体装置及びその製造方法
US5990509A (en) * 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
US6063688A (en) * 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
US6747313B1 (en) * 1997-12-17 2004-06-08 Hyundai Electronics Industries Co., Ltd. Thin film transistor
DE19943390A1 (de) * 1999-09-10 2001-05-03 Walter Hansch Halbleiterbauelement
US6967140B2 (en) * 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6664143B2 (en) * 2000-11-22 2003-12-16 North Carolina State University Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls
US6531727B2 (en) * 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
FR2823009B1 (fr) * 2001-04-02 2004-07-09 St Microelectronics Sa Procede de fabrication d'un transistor vertical a grille isolee a faible recouvrement de la grille sur la source et sur le drain, et circuit integre comportant un tel transistor
US20030008515A1 (en) * 2001-07-03 2003-01-09 Tai-Ju Chen Method of fabricating a vertical MOS transistor
US6815750B1 (en) * 2002-05-22 2004-11-09 Hewlett-Packard Development Company, L.P. Field effect transistor with channel extending through layers on a substrate
US6821834B2 (en) * 2002-12-04 2004-11-23 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
US6794718B2 (en) * 2002-12-19 2004-09-21 International Business Machines Corporation High mobility crystalline planes in double-gate CMOS technology
JP4108537B2 (ja) * 2003-05-28 2008-06-25 富士雄 舛岡 半導体装置
US6855582B1 (en) * 2003-06-12 2005-02-15 Advanced Micro Devices, Inc. FinFET gate formation using reverse trim and oxide polish
JP2005116969A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 半導体装置及びその製造方法
US7348243B2 (en) * 2003-12-27 2008-03-25 Dongbu Electronics Co., Ltd. Semiconductor device and method for fabricating the same
ATE546837T1 (de) * 2004-01-22 2012-03-15 Ibm Vertikal fin-fet-mos-vorrichtungen
US7122425B2 (en) * 2004-08-24 2006-10-17 Micron Technology, Inc. Methods of forming semiconductor constructions
US7242057B2 (en) * 2004-08-26 2007-07-10 Micron Technology, Inc. Vertical transistor structures having vertical-surrounding-gates with self-aligned features
US7241655B2 (en) * 2004-08-30 2007-07-10 Micron Technology, Inc. Method of fabricating a vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
JP3764161B2 (ja) * 2004-09-17 2006-04-05 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
DE102005045078B4 (de) * 2004-09-25 2009-01-22 Samsung Electronics Co., Ltd., Suwon Feldeffekttransistor mit einer verspannten Kanalschicht an Seitenwänden einer Struktur an einem Halbleitersubstrat

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