KR20200010263A - 메모리 비트 셀들을 위한 내부 노드 점퍼 - Google Patents

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스미타 스리다란
정 구오
에릭 에이. 칼
조지 슈파크
탈리 코시노프스키
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인텔 코포레이션
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Abstract

내부 노드 점퍼들을 갖는 메모리 비트 셀들이 설명된다. 일 예에서, 집적 회로 구조가 기판 상의 메모리 비트 셀을 포함한다. 상기 메모리 비트 셀은 상기 기판의 제2 방향을 따라 평행한 제1 및 제2 게이트 라인들을 포함한다. 상기 제1 및 제2 게이트 라인들은 상기 기판의 제1 방향을 따라 제1 피치를 갖고, 상기 제1 방향은 상기 제2 방향에 수직이다. 상기 제1 및 제2 게이트 라인들 위에 제1, 제2 및 제3 인터커넥트 라인들이 있다. 상기 제1, 제2 및 제3 인터커넥트 라인들은 상기 기판의 상기 제2 방향을 따라 평행하다. 상기 제1, 제2 및 제3 인터커넥트 라인들은 상기 제1 방향을 따라 제2 피치를 갖고, 상기 제2 피치는 상기 제1 피치보다 작다. 상기 제1, 제2 및 제3 인터커넥트 라인들 중 하나는 상기 메모리 비트 셀을 위한 내부 노드 점퍼이다.

Description

메모리 비트 셀들을 위한 내부 노드 점퍼
본 개시내용의 실시예들은 집적 회로 구조들의 분야에 관한 것으로, 특히 내부 노드 점퍼들을 갖는 메모리 비트 셀들에 관한 것이다.
지난 수십 년 동안, 집적 회로들에서의 피처들의 스케일링은 계속 성장하는 반도체 산업 배후의 추진력이 되어 왔다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적(real estate) 상에서의 기능 유닛들의 증가된 밀도를 가능하게 한다.
예를 들어, 트랜지스터 크기를 축소하는 것은 칩 상에 증가된 수의 메모리 또는 로직 디바이스들의 통합을 가능하게 하여, 증가된 용량을 갖는 제품들의 제조에 도움이 된다. 그러나, 점점 더 많은 용량에 대한 추진은 문제가 없지 않다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 더 중요해지고 있다. 집적 회로 디바이스들의 제조에서, 디바이스 치수들이 계속해서 축소됨에 따라 트라이-게이트 트랜지스터들과 같은 멀티-게이트 트랜지스터들이 더 보편화되고 있다. 종래의 프로세스들에서, 트라이-게이트 트랜지스터들은 일반적으로 벌크 실리콘 기판들 또는 SOI(silicon-on-insulator) 기판들 상에 제조된다. 일부 경우들에서, 벌크 실리콘 기판들은 더 낮은 비용 및 기존의 고-수율 벌크 실리콘 기판 인프라스트럭처와의 호환성으로 인해 선호된다. 그러나, 멀티-게이트 트랜지스터들을 스케일링하는 것에는 대가가 없지 않다. 마이크로전자 회로의 이러한 기본 빌딩 블록들의 치수들이 감소됨에 따라, 그리고 주어진 영역에 제조되는 기본 빌딩 블록들의 수가 증가함에 따라, 이러한 빌딩 블록들을 제조하기 위해 사용되는 반도체 프로세스들에 대한 제약들이 압도적이 되었다.
종래의 그리고 최신 제조 프로세스들에서의 가변성은, 이들을, 예를 들어, 10nm 또는 10nm 이하의 범위로 추가로 확장할 가능성을 제한할 수 있다. 결과적으로, 미래 기술 노드들에 필요한 기능 컴포넌트들의 제조는 현재 제조 프로세스들에서 또는 현재 제조 프로세스들 대신에 새로운 방법론들의 도입 또는 새로운 기술들의 통합을 요구할 수 있다. 그러한 미래의 기술 노드들을 수용하거나 가능하게 하기 위해 새로운 레이아웃들이 도입될 수 있다.
도 1은 메모리 셀에 대한 종래의 셀 레이아웃의 제1 뷰를 예시한다.
도 2는 본 개시내용의 일 실시예에 따른, 내부 노드 점퍼를 갖는 메모리 셀에 대한 셀 레이아웃의 제1 뷰를 예시한다.
도 3은 메모리 셀에 대한 종래의 셀 레이아웃의 제2 뷰를 예시한다.
도 4는 본 개시내용의 일 실시예에 따른, 내부 노드 점퍼를 갖는 메모리 셀에 대한 셀 레이아웃의 제2 뷰를 예시한다.
도 5는 메모리 셀에 대한 종래의 셀 레이아웃의 제3 뷰를 예시한다.
도 6은 본 개시내용의 일 실시예에 따른, 내부 노드 점퍼를 갖는 메모리 셀에 대한 셀 레이아웃의 제3 뷰를 예시한다.
도 7a 및 도 7b는 본 개시내용의 일 실시예에 따른, 6 트랜지스터(6T) 정적 랜덤 액세스 메모리(SRAM)에 대한 비트 셀 레이아웃 및 개략도를 각각 예시한다.
도 8a는 본 개시내용의 일 실시예에 따른, 비평면 반도체 디바이스의 단면도를 예시한다.
도 8b는 본 개시내용의 일 실시예에 따른, 도 8a의 반도체 디바이스의 a-a' 축을 따라 취해진 평면도를 예시한다.
도 9는 본 개시내용의 일 실시예의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.
도 10은 본 개시내용의 하나 이상의 실시예를 구현하는 인터포저이다.
내부 노드 점퍼들을 갖는 메모리 비트 셀들이 설명된다. 다음의 설명에서는, 본 개시내용의 실시예들의 철저한 이해를 제공하기 위해, 특정 레이아웃 및 재료 레짐들과 같은 다수의 특정 상세가 제시된다. 본 개시내용의 실시예들은 이러한 특정 상세들 없이 실시될 수 있다는 점이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 단일 또는 듀얼 다마신 프로세싱과 같은 잘 알려진 특징들은 본 개시내용의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지 않는다. 또한, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이고, 반드시 축척대로 그려진 것은 아니라는 점을 이해해야 한다. 일부 경우들에서, 다양한 동작들은 다수의 개별 동작으로서, 차례로, 본 개시내용을 이해하는데 가장 도움이 되는 방식으로 설명될 것이지만, 설명의 순서는 이러한 동작들이 반드시 순서 의존적인 것을 암시하는 것으로 해석되어서는 안 된다. 특히, 이러한 동작들은 제시 순서로 수행될 필요는 없다.
특정 용어는 또한 단지 참조의 목적을 위해 다음의 설명에서 사용될 수 있고, 따라서 제한하려는 의도는 아니다. 예를 들어, "상부(upper)", "하부(lower)", "위(above)", "아래(below)", "최하부(bottom)", 및 "최상부(top)"와 같은 용어들은 참조가 이루어지는 도면들에서의 방향들을 지칭한다. "앞(front)", "뒤(back)", "후방(rear)", 및 "측면(side)"과 같은 용어들은 일관되지만 임의의 기준 프레임 내에서 컴포넌트의 부분들의 배향 및/또는 위치를 기술하고, 기준 프레임은 논의 중인 컴포넌트를 설명하는 텍스트 및 관련 도면들을 참조하여 명확해진다. 그러한 용어는 위에서 구체적으로 언급된 단어들, 그 파생물들, 및 유사한 의미의 단어들을 포함할 수 있다.
본 명세서에 설명된 실시예들은 FEOL(front-end-of-line) 반도체 프로세싱 및 구조들에 관한 것일 수 있다. FEOL은 반도체 기판 또는 층에 개별 디바이스들(예를 들어, 트랜지스터들, 커패시터들, 저항기들 등)이 패터닝되는 집적 회로(IC) 제조의 제1 부분이다. FEOL은 일반적으로 금속 인터커넥트 층들의 퇴적(그러나 이를 포함하지는 않음)까지 모든 것을 커버한다. 최종 FEOL 동작 후에, 결과는 전형적으로 격리된 트랜지스터들을 갖는(예를 들어, 어떠한 와이어도 없는) 웨이퍼이다.
본 명세서에 설명된 실시예들은 BEOL(back end of line) 반도체 프로세싱 및 구조들에 관한 것일 수 있다. BEOL은 개별 디바이스들(예를 들어, 트랜지스터들, 커패시터들, 저항기들 등)이 웨이퍼 상의 배선, 예를 들어, 금속화 층 또는 층들과 상호접속되는 IC 제조의 제2 부분이다. BEOL은 콘택들, 절연층들(유전체들), 금속 레벨들, 및 칩-대-패키지 접속들을 위한 본딩 사이트들을 포함한다. 제조 스테이지 콘택들(패드들)의 BEOL 부분에서, 인터커넥트 와이어들, 비아들 및 유전체 구조들이 형성된다. 현대의 IC 프로세스들에서는, BEOL에서 10개 초과의 금속 층들이 추가될 수 있다.
아래에 설명되는 실시예들은 FEOL 프로세싱 및 구조들, BEOL 프로세싱 및 구조들, 또는 FEOL 및 BEOL 프로세싱 및 구조들 둘 다에 적용가능할 수 있다. 특히, 예시적인 프로세싱 스킴은 FEOL 프로세싱 시나리오를 이용하여 예시될 수 있지만, 그러한 접근법들은 BEOL 프로세싱에도 적용가능할 수 있다. 마찬가지로, 예시적인 프로세싱 스킴은 BEOL 프로세싱 시나리오를 이용하여 예시될 수 있지만, 그러한 접근법들은 FEOL 프로세싱에도 적용가능할 수 있다.
본 명세서에 설명된 하나 이상의 실시예는 내부 노드 점퍼를 갖는 메모리 비트 셀들에 관한 것이다. 특정 실시예들은 진보된 자기 정렬 프로세스 기술들에서 메모리 비트 셀을 구현하는 레이아웃 효율적인 기법을 포함할 수 있다. 실시예들은 10 나노미터 또는 더 작은 기술 노드들에 관한 것일 수 있다. 실시예들은 COAG(contact over active gate) 및/또는 공격적인 금속 1(M1) 피치 스케일링을 이용함으로써 동일한 풋프린트 내에서 개선된 성능을 갖는 메모리 비트 셀들을 개발하는 능력을 제공할 수 있다. 실시예들은 이전의 기술 노드에 비해 동일하거나 더 작은 풋프린트에서 더 높은 성능 비트 셀들을 가능하게 만드는 비트 셀 레이아웃들을 포함하거나 그에 관한 것일 수 있다.
본 개시내용의 일 실시예에 따르면, 전통적인 게이트-트렌치 콘택-게이트 콘택(poly-tcn-polycon) 접속의 사용이 아니라 내부 노드들을 접속하기 위해 더 높은 금속 층(예를 들어, 금속 1 또는 M1) 점퍼가 구현된다. 일 실시예에서, 내부 노드들을 접속하기 위해 금속 1 점퍼와 조합된 COAG(contact over active gate) 통합 스킴은 더 높은 성능 비트 셀에 대한 풋프린트를 성장시킬 필요성을 완화하거나 완전히 제거한다. 즉, 개선된 트랜지스터 비율이 달성될 수 있다. 일 실시예에서, 그러한 접근법은 공격적인 스케일링을 가능하게 하여, 예를 들어, 10 나노미터(10nm) 기술 노드에 대해 트랜지스터 당 개선된 비용을 제공한다. 매우 콤팩트한 레이아웃들을 생성하기 위해 10nm 기술에서 SRAM, RF 및 듀얼 포트 비트 셀들에서 내부 노드 M1 점퍼들이 구현될 수 있다.
비교 예로서, 도 1은 메모리 셀에 대한 종래의 셀 레이아웃의 제1 뷰를 예시한다.
도 1을 참조하면, 예시적인 14 나노미터(14nm) 레이아웃(100)이 비트 셀(102)을 포함한다. 비트 셀(102)은 게이트 또는 폴리 라인들(104) 및 금속 1(M1) 라인들(106)을 포함한다. 도시된 예에서, 폴리 라인들(104)은 1x 피치를 갖고, M1 라인들(106)은 1x 피치를 갖는다. 특정 실시예에서, 폴리 라인들(104)은 70nm 피치를 갖고, M1 라인들(106)은 70nm 피치를 갖는다.
도 1과 대조적으로, 도 2는 본 개시내용의 일 실시예에 따른, 내부 노드 점퍼를 갖는 메모리 셀에 대한 셀 레이아웃의 제1 뷰를 예시한다.
도 2를 참조하면, 예시적인 10 나노미터(10nm) 레이아웃(200)이 비트 셀(202)을 포함한다. 비트 셀(202)은 게이트 또는 폴리 라인들(204) 및 금속 1(M1) 라인들(206)을 포함한다. 도시된 예에서, 폴리 라인들(204)은 1x 피치를 갖고, M1 라인들(206)은 0.67x 피치를 갖는다. 그 결과는 폴리 라인 바로 위에 있는 M1 라인을 포함하는 중첩 라인(205)이다. 특정 실시예에서, 폴리 라인들(204)은 54nm 피치를 갖고, M1 라인들(206)은 36nm 피치를 갖는다.
레이아웃(100)과 비교하여, 레이아웃(200)에서, M1 피치는 게이트 피치보다 작고, 3개의 라인마다 하나씩 여분의 라인(205)을 자유롭게 한다(예를 들어, 2개의 폴리 라인마다, 3개의 M1 라인이 있다). "자유롭게 된" M1 라인은 본 명세서에서 내부 노드 점퍼라고 지칭된다. 내부 노드 점퍼는 게이트 대 게이트(폴리 대 폴리) 상호접속을 위해 또는 트렌치 콘택 대 트렌치 콘택 상호접속을 위해 사용될 수 있다. 일 실시예에서, COAG(contact over active gate) 배열을 통해 콘택 대 폴리(contact to poly)가 달성되어, 내부 노드 점퍼의 제조를 가능하게 한다.
도 2를 더 일반적으로 참조하면, 일 실시예에서, 집적 회로 구조는 기판 상에 메모리 비트 셀(202)을 포함한다. 메모리 비트 셀(202)은 기판의 제2 방향(2)을 따라 평행한 제1 및 제2 게이트 라인들(204)을 포함한다. 제1 및 제2 게이트 라인들(202)은 기판의 제1 방향(1)을 따라 제1 피치를 갖고, 제1 방향(1)은 제2 방향(2)에 수직이다. 제1 및 제2 게이트 라인들(204) 위에 제1, 제2 및 제3 인터커넥트 라인들(206)이 있다. 제1, 제2 및 제3 인터커넥트 라인들(206)은 기판의 제2 방향(2)을 따라 평행하다. 제1, 제2 및 제3 인터커넥트 라인들(206)은 제1 방향을 따라 제2 피치를 갖고, 제2 피치는 제1 피치보다 작다. 일 실시예에서, 제1, 제2 및 제3 인터커넥트 라인들(206) 중 하나는 메모리 비트 셀(202)을 위한 내부 노드 점퍼이다.
본 개시내용 전체에 걸쳐 적용가능한 바와 같이, 게이트 라인들(204)은 격자 구조를 형성하기 위해 트랙들 상에 있다고 언급될 수 있다. 인터커넥트 라인들(206)도 격자 구조를 형성하기 위해 트랙들 상에 있다고 언급될 수 있다. 일 실시예에서, 게이트 라인들 및 인터커넥트 라인들에 대한 용어 "격자"는 본 명세서에서 조밀 피치 격자 구조를 지칭하기 위해 사용된다. 하나의 그러한 실시예에서, 조밀 피치는 종래의 리소그래피를 통해 직접 달성가능하지 않다. 예를 들어, 종래의 리소그래피에 기초한 패턴이 먼저 형성될 수 있지만, 본 기술분야에 공지된 바와 같이, 피치는 스페이서 마스크 패터닝의 사용에 의해 이등분될 수 있다. 더욱이, 원래 피치는 스페이서 마스크 패터닝의 제2 라운드에 의해 사등분될 수 있다. 따라서, 본 명세서에 설명된 격자형 패턴들은 일정한 피치로 이격되고 일정한 폭을 갖는 게이트 라인들 또는 인터커넥트 라인들을 가질 수 있다. 패턴은 피치 이등분 또는 피치 사등분, 또는 다른 피치 분할 접근법에 의해 제조될 수 있다.
비교 예로서, 도 3은 메모리 셀에 대한 종래의 셀 레이아웃(300)의 제2 뷰를 예시한다.
도 3을 참조하면, 14nm 비트 셀(102)은 N-확산(302)(예를 들어, 기저의 기판의 붕소 도핑된 확산 영역들과 같은 P형 도핑된 액티브 영역들) 및 P-확산(304)(예를 들어, 기저의 기판의 인 및/또는 비소 도핑된 확산 영역들과 같은 N형 도핑된 액티브 영역들)을 갖는 것으로 도시되어 있고 명료함을 위해 M1 라인들은 제거되어 있다. 비트 셀(102)의 레이아웃(300)은 게이트 또는 폴리 라인들(104), 트렌치 콘택들(306), 게이트 콘택들(308)(14nm 노드에 대해 특정됨) 및 콘택 비아들(310)을 포함한다.
도 3과 대조적으로, 도 4는 본 개시내용의 일 실시예에 따른, 내부 노드 점퍼를 갖는 메모리 셀에 대한 셀 레이아웃(400)의 제2 뷰를 예시한다.
도 4를 참조하면, 10nm 비트 셀(202)은 N-확산(402)(예를 들어, 기저의 기판의 붕소 도핑된 확산 영역들과 같은 P형 도핑된 액티브 영역들) 및 P-확산(404)(예를 들어, 기저의 기판의 인 및/또는 비소 도핑된 확산 영역들과 같은 N형 도핑된 액티브 영역들)을 갖는 것으로 도시되어 있고 명료함을 위해 M1 라인들은 제거되어 있다. 비트 셀(202)의 레이아웃(400)은 게이트 또는 폴리 라인들(204), 트렌치 콘택들(406), 게이트 비아들(408)(10nm 노드에 대해 특정됨) 및 트렌치 콘택 비아들(310)을 포함한다.
레이아웃들(300 및 400)을 비교할 때, 본 개시내용의 일 실시예에 따르면, 14nm 레이아웃에서는 내부 노드들이 게이트 콘택(GCN)에 의해서만 접속된다. 폴리 대 GCN 공간 제약으로 인해 동일한 풋프린트에서 향상된 성능 레이아웃이 생성될 수 없다. 10nm 레이아웃에서, 설계는 폴리 콘택에 대한 필요성을 제거하기 위해 게이트 상에 콘택(VCG)을 랜딩하는 것을 가능하게 한다. 일 실시예에서, 배열은 M1을 이용하여 내부 노드의 접속을 가능하게 하여, 14nm 풋프린트 내에서 추가 액티브 영역 밀도(예를 들어, 핀(fin)의 수의 증가)를 가능하게 하였다. 10nm 레이아웃에서, COAG 아키텍처를 이용하면, 확산 영역들 사이의 간격은 트렌치 콘택 대 게이트 콘택 간격에 의해 제한되지 않기 때문에 더 작게 만들어질 수 있다. 일 실시예에서, 도 3의 레이아웃(300)은 112(1 핀 풀업, 1 핀 패스 게이트, 2 핀 풀 다운) 배열이라고 지칭된다. 대조적으로, 도 4의 레이아웃(400)은 122(1 핀 풀업, 2 핀 패스 게이트, 2 핀 풀 다운) 배열이라고 지칭되는데, 이는 특정 실시예에서, 도 3의 112 레이아웃과 동일한 풋프린트 내에 있다. 일 실시예에서, 122 배열은 112 배열과 비교하여 개선된 성능을 제공한다.
비교 예로서, 도 5는 메모리 셀에 대한 종래의 셀 레이아웃(500)의 제3 뷰를 예시한다.
도 5를 참조하면, 14nm 비트 셀(102)은 금속 0(M0) 라인들(502)을 갖는 것으로 도시되어 있고 명료함을 위해 폴리 라인들은 제거되어 있다. 또한 금속 1(M1) 라인들(106), 콘택 비아들(310), 비아 0 구조들(504)이 도시되어 있다.
도 5와 대조적으로, 도 6은 본 개시내용의 일 실시예에 따른, 내부 노드 점퍼를 갖는 메모리 셀에 대한 셀 레이아웃의 제3 뷰를 예시한다.
도 6을 참조하면, 10nm 비트 셀(202)은 명료함을 위해 폴리 라인들이 제거된 금속 0(M0) 라인들(602)을 갖는 것으로 도시되어 있다. 또한 금속 1(M1) 라인들(206), 게이트 비아들(408), 트렌치 콘택 비아들(410), 및 비아 0 구조들(604)이 도시되어 있다. 도 5 및 도 6을 비교할 때, 본 발명의 일 실시예에 따르면, 14nm 레이아웃에 대해서는 내부 노드들이 게이트 콘택(GCN)에 의해서만 접속되는 반면, 10nm 레이아웃에 대해서는 내부 노드들 중 하나가 M1 점퍼를 이용하여 접속된다.
도 2, 도 4 및 도 6을 집합적으로 참조하면, 본 개시내용의 일 실시예에 따르면, 집적 회로 구조는 기판 상에 메모리 비트 셀(202)을 포함한다. 메모리 비트 셀(202)은 기판의 제1 방향(1)을 따라 평행한 제1(최상부(402)), 제2(최상부(404)), 제3(최하부(404)) 및 제4(최하부(402)) 액티브 영역들을 포함한다. 제1, 제2, 제3 및 제4 액티브 영역들(402/404) 위에 제1(좌측(204)) 및 제2(우측(204)) 게이트 라인들이 있다. 제1 및 제2 게이트 라인들(204)은 기판의 제2 방향(2)을 따라 평행하고, 제2 방향(2)은 제1 방향(1)에 수직이다. 제1 및 제2 게이트 라인들(204) 위에 제1(먼 좌측(206)), 제2(가까운 좌측(206)) 및 제3(가까운 우측(206)) 인터커넥트 라인들이 있다. 제1, 제2 및 제3 인터커넥트 라인들(206)은 기판의 제2 방향(2)을 따라 평행하다.
일 실시예에서, 제1(먼 좌측(206)) 및 제2(가까운 좌측(206)) 인터커넥트 라인들은 제1, 제2, 제3 및 제4 액티브 영역들(402/404) 중 하나 이상 위의 제1 및 제2 게이트 라인들(204)의 위치에서(예를 들어, 소위 "액티브 게이트" 위치들에서) 제1 및 제2 게이트 라인들(204)에 전기적으로 접속된다. 일 실시예에서, 제1(먼 좌측(206)) 및 제2(가까운 좌측(206)) 인터커넥트 라인들은 제1 및 제2 인터커넥트 라인들(206)과 제1 및 제2 게이트 라인들(204) 사이에 수직으로 개재하는 복수의 인터커넥트 라인(604)에 의해 제1 및 제2 게이트 라인들(204)에 전기적으로 접속된다. 개재하는 복수의 인터커넥트 라인(604)은 기판의 제1 방향(1)을 따라 평행하다.
일 실시예에서, 제3 인터커넥트 라인(가까운 우측(206))은 메모리 비트 셀(202)의 한 쌍의 게이트 전극들을 함께 전기적으로 결합하고, 그 한 쌍의 게이트 전극들은 제1 및 제2 게이트 라인들(204)에 포함된다. 다른 실시예에서, 제3 인터커넥트 라인(가까운 우측(206))은 메모리 비트 셀(202)의 한 쌍의 트렌치 콘택들을 함께 전기적으로 결합하고, 그 한 쌍의 트렌치 콘택들은 복수의 트렌치 콘택 라인(406)에 포함된다. 일 실시예에서, 제3 인터커넥트 라인(가까운 우측(206))은 내부 노드 점퍼이다.
일 실시예에서, 제1 액티브 영역(최상부(402))은 P형 도핑된 액티브 영역이고(예를 들어, NMOS 디바이스에 대한 N-확산을 제공하기 위해), 제2 액티브 영역(최상부(404))은 N형 도핑된 액티브 영역이고(예를 들어, PMOS 디바이스에 대한 P-확산을 제공하기 위해), 제3 액티브 영역(최하부(404))은 N형 도핑된 액티브 영역이고(예를 들어, PMOS 디바이스에 대한 P-확산을 제공하기 위해), 제4 액티브 영역(최하부(402))은 N형 도핑된 액티브 영역이다(예를 들어, NMOS 디바이스에 대한 N-확산을 제공하기 위해). 일 실시예에서, 제1, 제2, 제3 및 제4 액티브 영역들(402/404)은 실리콘 핀들 내에 있다. 일 실시예에서, 메모리 비트 셀(202)은 단일 실리콘 핀에 기초한 풀업 트랜지스터, 2개의 실리콘 핀에 기초한 패스-게이트 트랜지스터, 및 2개의 실리콘 핀에 기초한 풀다운 트랜지스터를 포함한다.
일 실시예에서, 제1 및 제2 게이트 라인들(204)은 기판의 제2 방향(2)을 따라 평행한 복수의 트렌치 콘택 라인(406) 중 개개의 것들과 번갈아 있다. 복수의 트렌치 콘택 라인(406)은 메모리 비트 셀(202)의 트렌치 콘택들을 포함한다. 제1 및 제2 게이트 라인들(204)은 메모리 비트 셀(202)의 게이트 전극을 포함한다.
일 실시예에서, 제1 및 제2 게이트 라인들(204)은 제1 방향(1)을 따라 제1 피치를 갖는다. 제1, 제2 및 제3 인터커넥트 라인들(206)은 제1 방향(2)을 따라 제2 피치를 갖는다. 하나의 그러한 실시예에서, 제2 피치는 제1 피치보다 작다. 특정한 그러한 실시예에서, 제1 피치는 50 나노미터 내지 60 나노미터의 범위에 있고, 제2 피치는 30 나노미터 내지 40 나노미터의 범위에 있다. 특정한 그러한 실시예에서, 제1 피치는 54 나노미터이고, 제2 피치는 36 나노미터이다.
본 명세서에 설명된 실시예들은 이전의 기술 노드에 비해 비교적 동일한 비트 셀 풋프린트 내에서 증가된 수의 핀들을 제공하도록 구현되어, 이전의 세대의 성능에 비해 더 작은 기술 노드 메모리 비트 셀의 성능을 향상시킬 수 있다. 예로서, 도 7a 및 도 7b는 본 개시내용의 일 실시예에 따른, 6 트랜지스터(6T) 정적 랜덤 액세스 메모리(SRAM)에 대한 비트 셀 레이아웃 및 개략도를 각각 예시한다.
도 7a 및 도 7b를 참조하면, 비트 셀 레이아웃(702)은 방향(2)을 따라 평행한 게이트 라인들(704)(폴리 라인들이라고도 지칭될 수 있음)을 그 내부에 포함한다. 트렌치 콘택 라인들(706)이 게이트 라인들(704)과 번갈아 있다. 게이트 라인들(704) 및 트렌치 콘택 라인들(706)은, 방향(1)을 따라 평행한 NMOS 확산 영역들(708)(예를 들어, 기저의 기판의 붕소 도핑된 확산 영역들과 같은 P형 도핑된 액티브 영역들) 및 PMOS 확산 영역들(710)(예를 들어, 기저의 기판의 인 및/또는 비소 도핑된 확산 영역들과 같은 N형 도핑된 액티브 영역들) 위에 있다. 일 실시예에서, NMOS 확산 영역들(708) 둘 다는 각각 2개의 실리콘 핀을 포함한다. PMOS 확산 영역들(710) 둘 다는 각각 하나의 실리콘 핀을 포함한다.
다시 도 7a 및 도 7b를 참조하면, 게이트 라인들(704) 및 NMOS 확산 영역들(708) 및 PMOS 확산 영역들(710)로부터 NMOS 패스 게이트 트랜지스터들(712), NMOS 풀다운 트랜지스터들(714), 및 PMOS 풀업 트랜지스터들(716)이 형성된다. 워드라인(WL)(718), 내부 노드들(720 및 726), 비트 라인(BL)(722), 비트 라인 바(BLB)(724), SRAM VCC(728), 및 VSS(730)도 묘사되어 있다.
일 실시예에서, 비트 셀 레이아웃(702)의 제1 및 제2 게이트 라인들(704)에 대한 콘택이 제1 및 제2 게이트 라인들(704)의 액티브 게이트 위치들에 만들어진다. 일 실시예에서, 6T SRAM 비트 셀(704)은 위에 설명된 것과 같은 내부 노드 점퍼를 포함한다.
일 실시예에서, 본 명세서에 설명된 레이아웃들은 균일한 핀 트림 마스크(fin trim mask)를 포함하는 균일한 플러그 및 마스크 패턴들과 호환가능하다. 레이아웃들은 비-EUV 프로세스들과 호환가능할 수 있다. 또한, 레이아웃들은 중간-핀 트림 마스크의 사용만을 요구할 수 있다. 본 명세서에 설명된 실시예들은 종래의 레이아웃들에 비하여 면적의 측면에서 증가된 밀도를 가능하게 할 수 있다. 실시예들은 진보된 자기 정렬 프로세스 기술들에서 레이아웃 효율적인 메모리 구현을 제공하도록 구현될 수 있다. 다이 면적 및/또는 메모리 성능의 측면에서 이점들이 실현될 수 있다. 회로 기법들은 그러한 레이아웃 접근법들에 의해 고유하게 인에이블될 수 있다.
본 명세서에 설명된 하나 이상의 실시예는 금속 산화물 반도체(MOS) 디바이스 통합과 같은 반도체 디바이스들의 통합에 관한 것이다. 예로서, 도 8a는 본 개시내용의 일 실시예에 따른, 비평면 반도체 디바이스의 단면도를 예시한다. 도 8b는 본 개시내용의 일 실시예에 따른, 도 8a의 반도체 디바이스의 a-a' 축을 따라 취해진 평면도를 예시한다.
도 8a를 참조하면, 반도체 구조 또는 디바이스(800)는 기판(802)으로부터 그리고 격리 영역(806) 내에 형성된 비평면 액티브 영역(예를 들어, 돌출 핀 부분(804) 및 서브-핀 영역(805)을 포함하는 핀 구조)을 포함한다. 비평면 액티브 영역의 돌출 부분들(804) 위뿐만 아니라 격리 영역(806)의 일부 위에 게이트 라인(808)이 배치된다. 도시된 바와 같이, 게이트 라인(808)은 게이트 전극(850/899) 및 게이트 유전체 층(852)을 포함한다. 일 실시예에서, 게이트 라인(808)은 유전체 캡 층(854)을 또한 포함할 수 있다. 이 관점으로부터, 위에 가로놓인 금속 인터커넥트(860)와 함께, 게이트 콘택(814), 및 위에 가로놓인 게이트 콘택 비아(816)가 또한 보이고, 이들 모두는 층간 유전체 스택들 또는 층들(870)에 배치된다.
또한 도 8a의 관점으로부터, 게이트 콘택(814)은, 일 실시예에서, 격리 영역(806) 위에 배치되지만, 비평면 액티브 영역들 위에는 배치되지 않은 것이 보인다. 그러나, 반도체 구조체 또는 디바이스(800)의 배열은 게이트 콘택을 격리 영역들 위에 배치한다. 그러한 배열은 특정 기술 노드들에 대해 특정 응용들에서 레이아웃 공간의 비효율적인 사용으로서 간주될 수 있거나 셀 설계를 위해 제한적인 것일 수 있다. 다른 실시예에서, 반도체 디바이스는 COAG(contact over active gate) 아키텍처를 제공하기 위해 액티브 영역 위에 형성된 게이트 전극의 부분들과 접촉하는 콘택 구조를 갖는다.
예시의 편의를 위해, 게이트 라인(808)은 3개의 돌출 핀 부분(804) 위에 도시되어 있지만, 그러한 것으로서 제한되지는 않는다는 것을 알아야 한다. 예를 들어, 게이트 라인은 대신 1개, 2개, 4개 또는 심지어 더 많은 돌출 핀 부분들 위에 형성될 수 있다. 본 개시내용 전체에 걸쳐 적용가능한 바와 같이, 돌출 핀 부분들(804)은 격자 구조를 형성한다고 언급될 수 있다. 일 실시예에서, 돌출 핀 부분들(804)에 대한 용어 "격자"는 본 명세서에서 조밀 피치 격자 구조를 지칭하기 위해 사용된다. 하나의 그러한 실시예에서, 조밀 피치는 종래의 리소그래피를 통해 직접 달성가능하지 않다. 예를 들어, 종래의 리소그래피에 기초한 패턴이 먼저 형성될 수 있지만, 본 기술분야에 공지된 바와 같이, 피치는 스페이서 마스크 패터닝의 사용에 의해 이등분될 수 있다. 더욱이, 원래 피치는 스페이서 마스크 패터닝의 제2 라운드에 의해 사등분될 수 있다. 따라서, 본 명세서에 설명된 격자형 패턴들은 일정한 피치로 이격되고 일정한 폭을 갖는 돌출 핀 부분들(804)을 가질 수 있다. 패턴은 피치 이등분 또는 피치 사등분, 또는 다른 피치 분할 접근법에 의해 제조될 수 있다.
도 8b를 참조하면, 게이트 라인(808)은 돌출 핀 부분들(804) 위에 배치된 것으로서 도시되어 있다. 이 관점으로부터 돌출 핀 부분들(804)의 소스 및 드레인 영역들(804A 및 804B)이 보일 수 있다. 일 실시예에서, 소스 및 드레인 영역들(804A 및 804B)은 돌출 핀 부분들(804)의 원래 재료의 도핑된 부분들이다. 다른 실시예에서, 돌출 핀 부분들(804)의 재료는 제거되고, 예를 들어, 에피택셜 퇴적에 의해 다른 반도체 재료로 대체된다. 어느 경우든, 소스 및 드레인 영역들(804A 및 804B)은 유전체 층(806)의 높이 아래로, 즉, 서브-핀 영역(805) 내로 연장될 수 있다.
일 실시예에서, 반도체 구조 또는 디바이스(800)는, 이에 제한되는 것은 아니지만, fin-FET 또는 트라이-게이트 디바이스와 같은 비평면 디바이스이다. 그러한 실시예에서, 대응하는 반도체 채널 영역이 3차원 바디로 구성되거나 형성된다. 하나의 그러한 실시예에서, 게이트 라인들(808)의 게이트 전극 및 게이트 전극 재료들은 3차원 바디의 적어도 최상부 표면 및 한 쌍의 측벽들을 둘러싼다.
기판(802)은 제조 프로세스를 견딜 수 있고 전하가 이동할 수 있는 반도체 재료로 구성될 수 있다. 일 실시예에서, 기판(802)은 액티브 영역(804)을 형성하기 위해, 이에 제한되는 것은 아니지만, 인, 비소, 안티몬, 붕소, 갈륨 또는 이들의 조합과 같은 전하 캐리어가 도핑된 결정 실리콘, 실리콘/게르마늄 또는 게르마늄 층으로 구성된 벌크 기판이다. 일 실시예에서, 벌크 기판(802) 내의 실리콘 원자들의 농도는 97%보다 크다. 다른 실시예에서, 벌크 기판(802)은 별개의 결정 기판 위에 성장된 에피택셜 층, 예를 들어, 붕소-도핑된 벌크 실리콘 단결정 기판 위에 성장된 실리콘 에피택셜 층으로 구성된다. 벌크 기판(802)은 대안적으로 III-Ⅴ 족 재료로 구성될 수 있다. 일 실시예에서, 벌크 기판(802)은, 이에 제한되는 것은 아니지만, 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 인듐 안티몬화물, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물, 또는 이들의 조합과 같은 III-V 족 재료로 구성된다. 일 실시예에서, 벌크 기판(802)은 III-V 재료로 구성되고 전하-캐리어 도펀트 불순물 원자들은, 이에 제한되는 것은 아니지만, 마그네슘, 베릴륨, 아연, 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루륨과 같은 것들이다.
격리 영역(806)은 기저의 벌크 기판으로부터 영구 게이트 구조의 부분들을 궁극적으로 전기적으로 격리하거나 그의 격리에 기여하거나 또는 핀 액티브 영역들을 격리하는 것과 같이 기저의 벌크 기판 내에 형성된 액티브 영역들을 격리하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 격리 영역(806)은, 이에 제한되는 것은 아니지만, 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소-도핑된 실리콘 질화물과 같은 유전체 재료로 구성된다.
일 실시예에서, 게이트 유전체 층(852)은 하이-K 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층(852)은, 이에 제한되는 것은 아니지만, 하프늄 산화물, 하프늄 산질화물, 하프늄 실리케이트, 란타늄 산화물, 지르코늄 산화물, 지르코늄 실리케이트, 탄탈룸 산화물, 바륨 스트론튬 티타네이트, 바륨 티타네이트, 스트론튬 티타네이트, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈룸 산화물, 납 아연 니오브산염, 또는 이들의 조합과 같은 재료로 구성된다. 또한, 게이트 유전체 층의 일부는 기판(802)의 최상부 몇 개의 층으로 형성된 자연 산화물의 층을 포함할 수 있다. 일 실시예에서, 게이트 유전체 층은 최상부 하이-k 부분 및 반도체 재료의 산화물로 구성된 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층(852)은 하프늄 산화물의 최상부 부분 및 실리콘 이산화물 또는 실리콘 산질화물의 최하부 부분으로 구성된다.
일 실시예에서, 게이트 전극(850/899)의 층(850)은 일함수-설정 층(899) 위에 형성된 비-일함수-설정 도전성 충전 재료로 구성된다. 특정 실시예에서, 트랜지스터(800)는 N형(NMOS) 트랜지스터이고, 일함수-설정 층(899)은 N형 일함수이다. 다른 특정 실시예에서, 트랜지스터(800)는 P형(PMOS) 트랜지스터이고, 일함수-설정 층(899)은 P형 일함수를 갖는다.
하나의 그러한 실시예에서, 도전성 충전 재료(850)는, 이에 제한되는 것은 아니지만, 텅스텐(W), 알루미늄(Al), 또는 구리(Cu)와 같은 재료를 포함한다. 일 실시예에서, 게이트 전극의 층들(850 및 899) 사이에 하나 이상의 도전성 장벽 층(예컨대 티타늄 질화물 또는 탄탈룸 질화물)이 있다. 일부 구현들에서, 게이트 전극은, 기판의 표면에 실질적으로 평행한 최하부 부분 및 기판의 최상부 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U" 형상 구조로 구성될 수 있다. 다른 구현에서, 게이트 전극을 형성하는 금속 층들 중 적어도 하나는 단순히 기판의 최상부 표면에 실질적으로 평행한 평면 층일 수 있고 기판의 최상부 표면에 실질적으로 수직인 측벽 부분들은 포함하지 않는다. 본 개시내용의 추가 구현들에서, 게이트 전극은 U 형상 구조들과 평면의 U 형상이 아닌 구조들의 조합으로 구성될 수 있다. 예를 들어, 게이트 전극은 하나 이상의 평면의 U 형상이 아닌 층 위에 형성된 하나 이상의 U 형상 금속 층으로 구성될 수 있다.
일 실시예에서, 게이트 전극 스택들과 연관된 유전체 캡 층(854) 및/또는 유전체 스페이서들은 자기 정렬된 콘택들과 같은 인접한 또는 위에 가로놓인 도전성 콘택들로부터 영구 게이트 구조를 궁극적으로 전기적으로 격리하거나 그의 격리에 기여하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 유전체 캡 층(854) 및/또는 유전체 스페이서들은, 이에 제한되는 것은 아니지만, 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소-도핑된 실리콘 질화물과 같은 유전체 재료로 구성된다.
게이트 콘택(814), 위에 가로놓인 게이트 콘택 비아(816), 및/또는 위에 가로놓인 금속 인터커넥트(860)는 도전성 재료로 구성될 수 있다. 일 실시예에서, 콘택들, 인터커넥트들 또는 비아들 중 하나 이상은 금속 종들로 구성된다. 금속 종들은 텅스텐, 니켈, 또는 코발트와 같은 순수 금속일 수 있거나, 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 실리사이드 재료와 같은)과 같은 합금일 수 있다. 특정 실시예에서, 게이트 콘택(814), 위에 가로놓인 게이트 콘택 비아(816), 또는 위에 가로놓인 금속 인터커넥트(860) 중 하나 이상은 장벽 층 및 도전성 충전 재료를 포함한다. 하나의 그러한 실시예에서, 장벽 층은 티타늄 및/또는 티타늄 질화물 또는 탄탈룸 및/또는 탄탈룸 질화물로 구성된다. 일 실시예에서, 도전성 충전 재료는, 이에 제한되는 것은 아니지만, Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au 또는 이들의 합금들과 같은 도전성 재료로 구성된다. 일반적으로, 본 개시내용 전체에 걸쳐 사용되는 바와 같이, 인터커넥트 라인들은 또한 때때로 본 기술분야에서 트레이스, 와이어, 라인, 금속 라인, 또는 단순히 인터커넥트라고 지칭된다.
일 실시예에서, 층간 유전체 스택들 또는 층들(870)은 유전체 또는 절연 재료의 층으로 구성되거나 이를 포함한다. 적합한 유전체 재료들의 예들은, 이에 제한되는 것은 아니지만, 실리콘의 산화물들(예를 들어, 실리콘 이산화물(SiO2)), 도핑된 실리콘의 산화물들, 실리콘의 플루오르화 산화물들, 탄소 도핑된 실리콘의 산화물들, 본 기술분야에 공지된 다양한 로우-k 유전체 재료들, 및 이들의 조합들을 포함한다. 층간 유전체 재료는, 예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD)과 같은 종래의 기법들에 의해, 또는 다른 퇴적 방법들에 의해 형성될 수 있다.
일 실시예에서(도시되지 않았지만), 구조(800)를 제공하는 것은, 대단히 엄격한 레지스트레이션 예산(registration budget)을 갖는 리소그래피 단계의 사용을 제거하면서 기존의 게이트 패턴과 본질적으로 완벽하게 정렬되는 콘택 패턴의 형성을 수반한다. 하나의 그러한 실시예에서, 이러한 접근법은 콘택 개구들을 생성하기 위해 본질적으로 고도로 선택적인 습식 에칭(예를 들어, 관례적으로 구현된 건식 또는 플라즈마 에칭 대비)의 사용을 가능하게 한다. 일 실시예에서, 콘택 플러그 리소그래피 작업과 조합하여 기존의 게이트 패턴을 이용함으로써 콘택 패턴이 형성된다. 하나의 그러한 실시예에서, 이 접근법은, 종래의 접근법들에서 사용되는 바와 같이, 콘택 패턴을 생성하기 위해 달리 임계적인 리소그래피 작업에 대한 필요성의 제거를 가능하게 한다. 일 실시예에서, 트렌치 콘택 그리드가 별도로 패터닝되지 않고, 오히려 폴리(게이트) 라인들 사이에 형성된다. 예를 들어, 하나의 그러한 실시예에서, 트렌치 콘택 그리드는 게이트 격자 패터닝 이후에 그러나 게이트 격자 컷들 이전에 형성된다.
또한, 게이트 스택 구조(808)는 대체 게이트 프로세스에 의해 제조될 수 있다. 그러한 스킴에서, 폴리실리콘 또는 실리콘 질화물 필러 재료와 같은 더미 게이트 재료가 제거되고 영구 게이트 전극 재료로 대체될 수 있다. 하나의 그러한 실시예에서, 영구 게이트 유전체 층이 또한, 이전의 프로세싱으로부터 지속되는 것과는 대조적으로, 이 프로세스에서 형성된다. 일 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 프로세스에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 구성되고, SF6의 사용을 포함하는 건식 에칭 프로세스를 이용하여 제거된다. 다른 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 구성되고, 수성 NH4OH 또는 테트라메틸암모늄 수산화물의 사용을 포함하는 습식 에칭 프로세스를 이용하여 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 구성되고, 수성 인산을 포함하는 습식 에칭을 이용하여 제거된다.
일 실시예에서, 본 명세서에 설명된 하나 이상의 접근법은 구조(800)에 도달하기 위해 본질적으로 더미 및 대체 게이트 프로세스를 더미 및 대체 콘택 프로세스와 조합하여 고려한다. 하나의 그러한 실시예에서, 대체 콘택 프로세스는 영구 게이트 스택의 적어도 일부의 고온 어닐링을 가능하게 하기 위해 대체 게이트 프로세스 후에 수행된다. 예를 들어, 특정한 그러한 실시예에서, 예를 들어, 게이트 유전체 층이 형성된 후에, 영구 게이트 구조들의 적어도 일부의 어닐링은 대략 섭씨 600도보다 높은 온도에서 수행된다. 어닐링은 영구 콘택들의 형성 이전에 수행된다.
일 실시예에서, 게이트의 액티브 부분 위에 그리고 트렌치 콘택 비아와 동일한 층 위에 게이트 콘택 구조(예컨대 비아)를 형성하는 것 이전에(예를 들어, 그에 더하여), 본 개시내용의 하나 이상의 실시예는 먼저 게이트 정렬된 트렌치 콘택 프로세스를 이용하는 것을 포함한다. 그러한 프로세스는 반도체 구조 제조를 위한, 예를 들어, 집적 회로 제조를 위한 트렌치 콘택 구조들을 형성하도록 구현될 수 있다. 일 실시예에서, 트렌치 콘택 패턴이 기존의 게이트 패턴에 정렬된 것으로서 형성된다. 대조적으로, 종래의 접근법들은 전형적으로 선택적 콘택 에칭들과 조합하여 기존의 게이트 패턴에 대한 리소그래피 콘택 패턴의 엄격한 레지스트레이션을 갖는 추가적인 리소그래피 프로세스를 수반한다. 예를 들어, 종래의 프로세스는 콘택 피처들의 별개의 패터닝을 갖는 폴리(게이트) 그리드의 패터닝을 포함할 수 있다.
특정 실시예에서, 트렌치 콘택들 각각은 장벽 층 및 도전성 충전 재료를 포함한다. 하나의 그러한 실시예에서, 장벽 층은 티타늄 및/또는 티타늄 질화물 또는 탄탈룸 및/또는 탄탈룸 질화물로 구성된다. 일 실시예에서, 도전성 충전 재료는, 이에 제한되는 것은 아니지만, Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au 또는 이들의 합금들과 같은 도전성 재료로 구성된다.
위에 설명된 프로세스들의 모든 양태들이 본 개시내용의 실시예들의 사상 및 범위 내에 속하도록 실시될 필요가 있는 것은 아니라는 것을 알아야 한다. 예를 들어, 일 실시예에서, 더미 게이트들은 항상 게이트 스택들의 액티브 부분들 위에 게이트 콘택들을 제조하기 전에 형성될 필요는 없다. 위에 설명된 게이트 스택들은 실제로는 초기에 형성된 영구 게이트 스택들일 수 있다. 또한, 본 명세서에 설명된 프로세스들은 하나 또는 복수의 반도체 디바이스를 제조하기 위해 사용될 수 있다. 반도체 디바이스들은 트랜지스터들 또는 유사한 디바이스들일 수 있다. 예를 들어, 일 실시예에서, 반도체 디바이스들은 로직 또는 메모리를 위한 금속 산화물 반도체(MOS) 트랜지스터들이거나, 또는 바이폴라 트랜지스터들이다. 또한, 일 실시예에서, 반도체 디바이스들은 트라이게이트 디바이스, 독립적으로 액세스된 더블 게이트 디바이스, 또는 FIN-FET와 같은 3차원 아키텍처를 갖는다. 하나 이상의 실시예는 10 나노미터(10nm)이하의 기술 노드에서 반도체 디바이스들을 제조하는 데 특히 유용할 수 있다.
일 실시예에서, 본 설명 전체에 걸쳐 또한 사용되는 바와 같이, 리소그래피 작업들은 193nm 액침 리소그래피(immersion lithography)(i193), 극자외선(EUV) 및/또는 전자 빔 다이렉트 라이트(electron beam direct write, EBDW) 리소그래피 등을 이용하여 수행된다. 포지티브 톤 또는 네거티브 톤 레지스트가 사용될 수 있다. 일 실시예에서, 리소그래피 마스크는 토포그래피 마스킹 부분, 반사 방지 코팅(ARC) 층, 및 포토레지스트 층으로 구성된 삼중층 마스크이다. 특정한 그러한 실시예에서, 토포그래피 마스킹 부분은 탄소 하드마스크(CHM) 층이고, 반사 방지 코팅 층은 실리콘 ARC 층이다.
본 명세서에 개시된 실시예들은 매우 다양한 상이한 유형들의 집적 회로들 및/또는 마이크로전자 디바이스들을 제조하기 위해 사용될 수 있다. 그러한 집적 회로들의 예들은, 이에 제한되는 것은 아니지만, 프로세서들, 칩셋 컴포넌트들, 그래픽 프로세서들, 디지털 신호 프로세서들, 마이크로컨트롤러들 등을 포함한다. 다른 실시예들에서는, 반도체 메모리가 제조될 수 있다. 더욱이, 집적 회로들 또는 다른 마이크로전자 디바이스들은 본 기술분야에 공지된 매우 다양한 전자 디바이스들에서 사용될 수 있다. 예를 들어, 컴퓨터 시스템들(예를 들어, 데스크톱, 랩톱, 서버), 셀룰러 폰들, 개인용 전자기기 등에서. 집적 회로들은 시스템들 내의 버스 및 다른 컴포넌트들과 결합될 수 있다. 예를 들어, 프로세서는 하나 이상의 버스에 의해 메모리, 칩셋 등에 결합될 수 있다. 프로세서, 메모리, 및 칩셋 각각은 잠재적으로 본 명세서에 개시된 접근법들을 이용하여 제조될 수 있다.
도 9는 본 개시내용의 일 구현에 따른 컴퓨팅 디바이스(900)를 예시한다. 컴퓨팅 디바이스(900)는 보드(902)를 하우징한다. 보드(902)는 이에 제한되는 것은 아니지만 프로세서(904) 및 적어도 하나의 통신 칩(906)을 포함하는 다수의 컴포넌트를 포함할 수 있다. 프로세서(904)는 보드(902)에 물리적으로 그리고 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(906)도 보드(902)에 물리적으로 그리고 전기적으로 결합된다. 추가 구현들에서, 통신 칩(906)은 프로세서(904)의 일부이다.
그 응용들에 따라, 컴퓨팅 디바이스(900)는 보드(902)에 물리적으로 그리고 전기적으로 결합될 수 있는 또는 그렇지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 이에 제한되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대 하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)을 포함한다.
통신 칩(906)은 컴퓨팅 디바이스(900)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선(wireless)"이라는 용어 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 그 용어는 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지 않지만, 일부 실시예들에서는 연관된 디바이스들이 어떠한 와이어도 포함하지 않을 수도 있다. 통신 칩(906)은, 이에 제한되는 것은 아니지만, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로 지정된 임의의 다른 무선 프로토콜들을 포함하는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(900)는 복수의 통신 칩(906)을 포함할 수 있다. 예를 들어, 제1 통신 칩(906)은 Wi-Fi 및 블루투스와 같은 더 짧은 거리의 무선 통신에 전용될 수 있고, 제2 통신 칩(906)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 더 먼 거리의 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(900)의 프로세서(904)는 프로세서(904) 내에 패키징된 집적 회로 다이를 포함한다. 본 개시내용의 일부 구현들에서, 프로세서의 집적 회로 다이는, 본 개시내용의 실시예들의 구현들에 따라, 예를 들어, 기저의 게이트 라인 패턴보다 더 조밀한 피치를 갖는 금속 라인 패턴에 의해 제공되는 바와 같은, 내부 노드 점퍼를 갖는 메모리 비트 셀 레이아웃을 포함한다. "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
통신 칩(906)은 또한 통신 칩(906) 내에 패키징된 집적 회로 다이를 포함한다. 본 개시내용의 실시예들의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는, 본 개시내용의 실시예들의 구현들에 따라, 예를 들어, 기저의 게이트 라인 패턴보다 더 조밀한 피치를 갖는 금속 라인 패턴에 의해 제공되는 바와 같은, 내부 노드 점퍼를 갖는 메모리 비트 셀 레이아웃을 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(900) 내에 하우징된 다른 컴포넌트는 본 개시내용의 실시예들의 구현들에 따라, 예를 들어, 기저의 게이트 라인 패턴보다 더 조밀한 피치를 갖는 금속 라인 패턴에 의해 제공되는 바와 같은, 내부 노드 점퍼를 갖는 메모리 비트 셀 레이아웃을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(900)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 정보 단말(PDA), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 포터블 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(900)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
도 10은 본 개시내용의 하나 이상의 실시예를 포함하는 인터포저(1000)를 예시한다. 인터포저(1000)는 제1 기판(1002)을 제2 기판(1004)에 브리지하기 위해 사용되는 개재 기판이다. 제1 기판(1002)은, 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(1004)은 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(1000)의 목적은 접속을 더 넓은 피치로 확장하거나 또는 접속을 상이한 접속으로 재라우팅하는 것이다. 예를 들어, 인터포저(1000)는 집적 회로 다이를 볼 그리드 어레이(BGA)(1006)에 결합할 수 있고, 후자는 그 후 제2 기판(1004)에 결합될 수 있다. 일부 실시예들에서, 제1 및 제2 기판들(1002/1004)은 인터포저(1000)의 반대 측면들에 부착된다. 다른 실시예들에서, 제1 및 제2 기판들(1002/1004)은 인터포저(1000)의 동일한 측면에 부착된다. 그리고 추가 실시예들에서, 3개 이상의 기판이 인터포저(1000)를 통해 상호접속된다.
인터포저(1000)는 에폭시 수지, 섬유유리 강화 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 추가 구현들에서, 인터포저는 실리콘, 게르마늄, 및 다른 III-V 족 및 IV 족 재료들과 같은, 반도체 기판에서 사용하기 위해 위에 설명된 것과 동일한 재료들을 포함할 수 있는 대안적인 강성 또는 연성 재료들로 형성될 수 있다.
인터포저는 금속 인터커넥트들(1008) 및 이에 제한되는 것은 아니지만 TSV들(through-silicon vias)(1012)을 포함하는 비아들(1010)을 포함할 수 있다. 인터포저(1000)는 수동 및 능동 디바이스들 둘 다를 포함하는 임베디드 디바이스들(1014)을 추가로 포함할 수 있다. 그러한 디바이스들은, 이에 제한되는 것은 아니지만, 커패시터들, 디커플링 커패시터들, 저항기들, 인덕터들, 퓨즈들, 다이오드들, 변압기들, 센서들, 및 정전기 방전(ESD) 디바이스들을 포함한다. 무선 주파수(RF) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS 디바이스들과 같은 더 복잡한 디바이스들이 또한 인터포저(1000) 상에 형성될 수 있다. 본 개시내용의 실시예들에 따르면, 본 명세서에 개시된 장치들 또는 프로세스들이 인터포저(1000)의 제조에 사용될 수 있다. 하나의 그러한 실시예에서, 인터포저(1000)의 컴포넌트들 중 하나 이상은, 예를 들어, 기저의 게이트 라인 패턴보다 더 조밀한 피치를 갖는 금속 라인 패턴에 의해 제공되는 바와 같은, 내부 노드 점퍼를 갖는 메모리 비트 셀 레이아웃을 포함한다.
따라서, 본 명세서에 설명된 실시예들은 내부 노드 점퍼들을 갖는 메모리 비트 셀들을 포함한다.
요약서에 설명된 것을 포함하여, 본 개시내용의 실시예들의 예시된 구현들에 대한 위의 설명은 철저하거나 개시된 정확한 형태들로 본 개시내용을 제한하려고 의도된 것이 아니다. 본 개시내용의 특정 구현들 및 본 개시내용에 대한 예들이 예시의 목적으로 본 명세서에 설명되어 있지만, 본 개시내용의 범위 내에서 다양한 등가의 수정들이 가능하고, 이는 관련 기술분야의 통상의 기술자들라면 인식할 것이다.
이러한 수정들은 위의 상세한 설명에 비추어 본 개시내용에 대해 이루어질 수 있다. 이하의 청구항들에서 사용되는 용어들은 본 개시내용을 명세서 및 청구항들에 개시된 특정 구현들로 제한하는 것으로 해석되어서는 안 된다. 오히려, 본 개시내용의 범위는 전적으로 다음의 청구항들에 의해 결정되어야 하고, 청구항들은 청구항 해석의 확립된 원칙들에 따라 해석되어야 한다.
예시적 실시예 1: 집적 회로 구조가 기판 상의 메모리 비트 셀을 포함한다. 상기 메모리 비트 셀은 상기 기판의 제1 방향을 따라 평행한 제1, 제2, 제3 및 제4 액티브 영역들을 포함한다. 제1, 제2, 제3 및 제4 액티브 영역들 위에 제1 및 제2 게이트 라인들이 있고, 상기 제1 및 제2 게이트 라인들은 상기 기판의 제2 방향을 따라 평행하고, 상기 제2 방향은 상기 제1 방향에 수직이다. 상기 제1 및 제2 게이트 라인들 위에 제1, 제2 및 제3 인터커넥트 라인들이 있고, 상기 제1, 제2 및 제3 인터커넥트 라인들은 상기 기판의 제2 방향을 따라 평행하다. 상기 제1 및 제2 인터커넥트 라인들은 상기 제1, 제2, 제3 및 제4 액티브 영역들 중 하나 이상 위의 상기 제1 및 제2 게이트 라인들의 위치들에서 상기 제1 및 제2 게이트 라인들에 전기적으로 접속된다. 상기 제3 인터커넥트 라인은 상기 메모리 비트 셀의 한 쌍의 게이트 전극들을 함께 전기적으로 결합하거나 상기 메모리 비트 셀의 한 쌍의 트렌치 콘택들을 함께 전기적으로 결합한다.
예시적 실시예 2: 예시적 실시예 1의 집적 회로 구조로서, 상기 제3 인터커넥트 라인은 상기 메모리 비트 셀의 상기 한 쌍의 게이트 전극들을 함께 전기적으로 결합한다.
예시적 실시예 3: 예시적 실시예 1의 집적 회로 구조로서, 상기 제3 인터커넥트 라인은 상기 메모리 비트 셀의 상기 한 쌍의 트렌치 콘택들을 함께 전기적으로 결합한다.
예시적 실시예 4: 예시적 실시예 1, 2 또는 3의 집적 회로 구조로서, 상기 제1 액티브 영역은 P형 도핑된 액티브 영역이고, 상기 제2 액티브 영역은 N형 도핑된 액티브 영역이고, 상기 제3 액티브 영역은 N형 도핑된 액티브 영역이고, 상기 제4 액티브 영역은 N형 도핑된 액티브 영역이다.
예시적 실시예 5: 예시적 실시예 1, 2, 3 또는 4의 집적 회로 구조로서, 상기 제1, 제2, 제3 및 제4 액티브 영역들은 실리콘 핀들 내에 있다.
예시적 실시예 6: 예시적 실시예 1, 2, 3, 4 또는 5의 집적 회로 구조로서, 상기 메모리 비트 셀은 단일 실리콘 핀에 기초한 풀업 트랜지스터, 2개의 실리콘 핀에 기초한 패스-게이트 트랜지스터, 및 2개의 실리콘 핀에 기초한 풀다운 트랜지스터를 포함한다.
예시적 실시예 7: 예시적 실시예 1, 2, 3, 4, 5 또는 6의 집적 회로 구조로서, 상기 제1 및 제2 게이트 라인들은 상기 기판의 상기 제2 방향을 따라 평행한 복수의 트렌치 콘택 라인 중 개개의 것들과 번갈아 있고, 상기 복수의 트렌치 콘택 라인은 상기 메모리 비트 셀의 상기 한 쌍의 트렌치 콘택들을 포함한다.
예시적 실시예 8: 예시적 실시예 1, 2, 3, 4, 5, 6 또는 7의 집적 회로 구조로서, 상기 제1 및 제2 게이트 라인들은 상기 제1 방향을 따라 제1 피치를 갖고, 상기 제1, 제2 및 제3 인터커넥트 라인들은 상기 제1 방향을 따라 제2 피치를 갖고, 상기 제2 피치는 상기 제1 피치보다 작다.
예시적 실시예 9: 예시적 실시예 1, 2, 3, 4, 5, 6, 7 또는 8의 집적 회로 구조로서, 상기 제1 피치는 50 나노미터 내지 60 나노미터의 범위에 있고, 상기 제2 피치는 30 나노미터 내지 40 나노미터의 범위에 있다.
예시적 실시예 10: 예시적 실시예 1, 2, 3, 4, 5, 6, 7, 8 또는 9의 집적 회로 구조로서, 상기 제1 및 제2 인터커넥트 라인들은 상기 제1 및 제2 인터커넥트 라인들과 상기 제1 및 제2 게이트 라인들 사이의 개재하는 복수의 인터커넥트 라인에 의해 상기 제1 및 제2 게이트 라인들에 전기적으로 접속되고, 상기 개재하는 복수의 인터커넥트 라인은 상기 기판의 상기 제1 방향을 따라 평행하다.
예시적 실시예 11: 집적 회로 구조가 기판 상의 메모리 비트 셀을 포함한다. 상기 메모리 비트 셀은 상기 기판의 제2 방향을 따라 평행한 제1 및 제2 게이트 라인들을 포함한다. 상기 제1 및 제2 게이트 라인들은 상기 기판의 제1 방향을 따라 제1 피치를 갖고, 상기 제1 방향은 상기 제2 방향에 수직이다. 상기 제1 및 제2 게이트 라인들 위에 제1, 제2 및 제3 인터커넥트 라인들이 있다. 상기 제1, 제2 및 제3 인터커넥트 라인들은 상기 기판의 상기 제2 방향을 따라 평행하다. 상기 제1, 제2 및 제3 인터커넥트 라인들은 상기 제1 방향을 따라 제2 피치를 갖고, 상기 제2 피치는 상기 제1 피치보다 작다. 상기 제1, 제2 및 제3 인터커넥트 라인들 중 하나는 상기 메모리 비트 셀을 위한 내부 노드 점퍼이다.
예시적 실시예 12: 예시적 실시예 11의 집적 회로 구조로서, 상기 내부 노드 점퍼는 상기 메모리 비트 셀의 한 쌍의 게이트 전극들을 함께 전기적으로 결합한다.
예시적 실시예 13: 예시적 실시예 11의 집적 회로 구조로서, 상기 내부 노드 점퍼는 상기 메모리 비트 셀의 상기 한 쌍의 트렌치 콘택들을 함께 전기적으로 결합한다.
예시적 실시예 14: 예시적 실시예 11, 12 또는 13의 집적 회로 구조로서, 상기 제1 및 제2 게이트 라인들은 상기 기판의 상기 제2 방향을 따라 평행한 복수의 트렌치 콘택 라인 중 개개의 것들과 번갈아 있다.
예시적 실시예 15: 예시적 실시예 11, 12, 13, 또는 14의 집적 회로 구조로서, 상기 제1 피치는 50 나노미터 내지 60 나노미터의 범위에 있고, 상기 제2 피치는 30 나노미터 내지 40 나노미터의 범위에 있다.
예시적 실시예 16: 집적 회로 구조가 기판을 포함한다. 상기 기판 상에 6 트랜지스터(6T) 정적 랜덤 액세스 메모리(SRAM) 비트 셀이 있다. 상기 6T SRAM 비트 셀은 상기 기판의 제1 방향을 따라 평행한 제1, 제2, 제3 및 제4 액티브 영역들을 포함한다. 상기 제1 액티브 영역은 2개의 실리콘 핀을 포함하고, 상기 제2 액티브 영역은 하나의 실리콘 핀을 포함하고, 상기 제3 액티브 영역은 하나의 실리콘 핀을 포함하고, 상기 제4 액티브 영역은 2개의 실리콘 핀을 포함한다. 상기 제1 및 제2 액티브 영역들 위에 제1 및 제2 게이트 라인들이 있다. 상기 제1 및 제2 게이트 라인들은 상기 기판의 제2 방향을 따라 평행하고, 상기 제2 방향은 상기 제1 방향에 수직이다.
예시적 실시예 17: 예시적 실시예 16의 집적 회로 구조로서, 상기 제1 및 제4 액티브 영역들은 P형 도핑된 액티브 영역들이고, 상기 제2 및 제3 액티브 영역들은 N형 도핑된 액티브 영역들이다.
예시적 실시예 18: 예시적 실시예 16 또는 17의 집적 회로 구조로서, 상기 제1 및 제2 게이트 라인들 중 개개의 것들은 상기 기판의 상기 제2 방향을 따라 평행한 트렌치 콘택 라인들에 의해 서로로부터 이격되어 있다.
예시적 실시예 19: 예시적 실시예 16, 17 또는 18의 집적 회로 구조로서, 제1 및 제2 게이트 라인들에 대한 콘택이 상기 제1 및 제2 게이트 라인들의 액티브 게이트 위치들에 만들어진다.
예시적 실시예 20: 예시적 실시예 16, 17, 18 또는 19의 집적 회로 구조로서, 6T SRAM 비트 셀이 내부 노드 점퍼를 포함한다.

Claims (20)

  1. 집적 회로 구조로서,
    기판 상의 메모리 비트 셀을 포함하고, 상기 메모리 비트 셀은:
    상기 기판의 제1 방향을 따라 평행한 제1, 제2, 제3 및 제4 액티브 영역들;
    상기 제1, 제2, 제3 및 제4 액티브 영역들 위의 제1 및 제2 게이트 라인들 - 상기 제1 및 제2 게이트 라인들은 상기 기판의 제2 방향을 따라 평행하고, 상기 제2 방향은 상기 제1 방향에 수직임 -; 및
    상기 제1 및 제2 게이트 라인들 위의 제1, 제2 및 제3 인터커넥트 라인들을 포함하고, 상기 제1, 제2 및 제3 인터커넥트 라인들은 상기 기판의 상기 제2 방향을 따라 평행하고, 상기 제1 및 제2 인터커넥트 라인들은 상기 제1, 제2, 제3 및 제4 액티브 영역들 중 하나 이상 위의 상기 제1 및 제2 게이트 라인들의 위치들에서 상기 제1 및 제2 게이트 라인들에 전기적으로 접속되고, 상기 제3 인터커넥트 라인은 상기 메모리 비트 셀의 한 쌍의 게이트 전극들을 함께 전기적으로 결합하거나 또는 상기 메모리 비트 셀의 한 쌍의 트렌치 콘택들을 함께 전기적으로 결합하는, 집적 회로 구조.
  2. 제1항에 있어서, 상기 제3 인터커넥트 라인은 상기 메모리 비트 셀의 상기 한 쌍의 게이트 전극들을 함께 전기적으로 결합하는, 집적 회로 구조.
  3. 제1항에 있어서, 상기 제3 인터커넥트 라인은 상기 메모리 비트 셀의 상기 한 쌍의 트렌치 콘택들을 함께 전기적으로 결합하는, 집적 회로 구조.
  4. 제1항에 있어서, 상기 제1 액티브 영역은 P형 도핑된 액티브 영역이고, 상기 제2 액티브 영역은 N형 도핑된 액티브 영역이고, 상기 제3 액티브 영역은 N형 도핑된 액티브 영역이고, 상기 제4 액티브 영역은 N형 도핑된 액티브 영역인, 집적 회로 구조.
  5. 제1항에 있어서, 상기 제1, 제2, 제3 및 제4 액티브 영역들은 실리콘 핀들 내에 있는, 집적 회로 구조.
  6. 제1항에 있어서, 상기 메모리 비트 셀은 단일 실리콘 핀에 기초한 풀업 트랜지스터, 2개의 실리콘 핀에 기초한 패스-게이트 트랜지스터, 및 2개의 실리콘 핀에 기초한 풀다운 트랜지스터를 포함하는, 집적 회로 구조.
  7. 제1항에 있어서, 상기 제1 및 제2 게이트 라인들은 상기 기판의 상기 제2 방향을 따라 평행한 복수의 트렌치 콘택 라인 중 개개의 것들과 번갈아 있고, 상기 복수의 트렌치 콘택 라인은 상기 메모리 비트 셀의 상기 한 쌍의 트렌치 콘택들을 포함하는, 집적 회로 구조.
  8. 제1항에 있어서, 상기 제1 및 제2 게이트 라인들은 상기 제1 방향을 따라 제1 피치를 갖고, 상기 제1, 제2 및 제3 인터커넥트 라인들은 상기 제1 방향을 따라 제2 피치를 갖고, 상기 제2 피치는 상기 제1 피치보다 작은, 집적 회로 구조.
  9. 제1항에 있어서, 상기 제1 피치는 50 나노미터 내지 60 나노미터의 범위에 있고, 상기 제2 피치는 30 나노미터 내지 40 나노미터의 범위에 있는, 집적 회로 구조.
  10. 제1항에 있어서, 상기 제1 및 제2 인터커넥트 라인들은 상기 제1 및 제2 인터커넥트 라인들과 상기 제1 및 제2 게이트 라인들 사이의 개재하는 복수의 인터커넥트 라인에 의해 상기 제1 및 제2 게이트 라인들에 전기적으로 접속되고, 상기 개재하는 복수의 인터커넥트 라인은 상기 기판의 상기 제1 방향을 따라 평행한, 집적 회로 구조.
  11. 집적 회로 구조로서,
    기판 상의 메모리 비트 셀을 포함하고, 상기 메모리 비트 셀은:
    상기 기판의 제2 방향을 따라 평행한 제1 및 제2 게이트 라인들 - 상기 제1 및 제2 게이트 라인들은 상기 기판의 제1 방향을 따라 제1 피치를 갖고, 상기 제1 방향은 상기 제2 방향에 수직임 -; 및
    상기 제1 및 제2 게이트 라인들 위의 제1, 제2 및 제3 인터커넥트 라인들을 포함하고, 상기 제1, 제2 및 제3 인터커넥트 라인들은 상기 기판의 상기 제2 방향을 따라 평행하고, 상기 제1, 제2 및 제3 인터커넥트 라인들은 상기 제1 방향을 따라 제2 피치를 갖고, 상기 제2 피치는 상기 제1 피치보다 작고, 상기 제1, 제2 및 제3 인터커넥트 라인들 중 하나는 상기 메모리 비트 셀을 위한 내부 노드 점퍼인, 집적 회로 구조.
  12. 제11항에 있어서, 상기 내부 노드 점퍼는 상기 메모리 비트 셀의 한 쌍의 게이트 전극들을 함께 전기적으로 결합하는, 집적 회로 구조.
  13. 제11항에 있어서, 상기 내부 노드 점퍼는 상기 메모리 비트 셀의 한 쌍의 트렌치 콘택들을 함께 전기적으로 결합하는, 집적 회로 구조.
  14. 제11항에 있어서, 상기 제1 및 제2 게이트 라인들은 상기 기판의 상기 제2 방향을 따라 평행한 복수의 트렌치 콘택 라인 중 개개의 것들과 번갈아 있는, 집적 회로 구조.
  15. 제11항에 있어서, 상기 제1 피치는 50 나노미터 내지 60 나노미터의 범위에 있고, 상기 제2 피치는 30 나노미터 내지 40 나노미터의 범위에 있는, 집적 회로 구조.
  16. 집적 회로 구조로서,
    기판;
    상기 기판 상의 6 트랜지스터(6T) 정적 랜덤 액세스 메모리(SRAM) 비트 셀을 포함하고, 상기 6T SRAM 비트 셀은:
    상기 기판의 제1 방향을 따라 평행한 제1, 제2, 제3 및 제4 액티브 영역들 - 상기 제1 액티브 영역은 2개의 실리콘 핀을 포함하고, 상기 제2 액티브 영역은 하나의 실리콘 핀을 포함하고, 상기 제3 액티브 영역은 하나의 실리콘 핀을 포함하고, 상기 제4 액티브 영역은 2개의 실리콘 핀을 포함함 -; 및
    상기 제1 및 제2 액티브 영역들 위의 제1 및 제2 게이트 라인들을 포함하고, 상기 제1 및 제2 게이트 라인들은 상기 기판의 제2 방향을 따라 평행하고, 상기 제2 방향은 상기 제1 방향에 수직인, 집적 회로 구조.
  17. 제16항에 있어서, 상기 제1 및 제4 액티브 영역들은 P형 도핑된 액티브 영역들이고, 상기 제2 및 제3 액티브 영역들은 N형 도핑된 액티브 영역들인, 집적 회로 구조.
  18. 제16항에 있어서, 상기 제1 및 제2 게이트 라인들 중 개개의 것들은 상기 기판의 상기 제2 방향을 따라 평행한 트렌치 콘택 라인들에 의해 서로로부터 이격되어 있는, 집적 회로 구조.
  19. 제16항에 있어서, 상기 제1 및 제2 게이트 라인들에 대한 콘택이 상기 제1 및 제2 게이트 라인들의 액티브 게이트 위치들에 만들어지는, 집적 회로 구조.
  20. 제16항에 있어서, 6T SRAM 비트 셀이 내부 노드 점퍼를 포함하는, 집적 회로 구조.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230132607A (ko) * 2017-06-20 2023-09-15 인텔 코포레이션 메모리 비트 셀들을 위한 내부 노드 점퍼
US11676917B2 (en) * 2020-11-24 2023-06-13 Micron Technology, Inc. Active protection circuits for semiconductor devices

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140684A (en) * 1997-06-24 2000-10-31 Stmicroelectronic, Inc. SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers
KR100267013B1 (ko) * 1998-05-27 2000-09-15 윤종용 반도체 장치 및 그의 제조 방법
JP4578329B2 (ja) * 2005-06-03 2010-11-10 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7236396B2 (en) 2005-06-30 2007-06-26 Texas Instruments Incorporated Area efficient implementation of small blocks in an SRAM array
US20080251878A1 (en) * 2007-04-13 2008-10-16 International Business Machines Corporation Structure incorporating semiconductor device structures for use in sram devices
KR101749351B1 (ko) * 2008-07-16 2017-06-20 텔라 이노베이션스, 인코포레이티드 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현
JP2010109232A (ja) * 2008-10-31 2010-05-13 Renesas Technology Corp 半導体集積回路装置
US8159265B1 (en) * 2010-11-16 2012-04-17 Raminda Udaya Madurawe Memory for metal configurable integrated circuits
US8693235B2 (en) 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US9331016B2 (en) 2013-07-25 2016-05-03 Qualcomm Incorporated SOC design with critical technology pitch alignment
WO2016117288A1 (ja) * 2015-01-19 2016-07-28 株式会社ソシオネクスト 半導体集積回路装置
US9576644B2 (en) * 2015-04-27 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit chip having two types of memory cells
CN104778900B (zh) 2015-05-05 2017-05-10 曾仲林 一种三维仿真场景图像展示方法
US9698047B2 (en) * 2015-06-17 2017-07-04 United Microelectronics Corp. Dummy gate technology to avoid shorting circuit
US9437588B1 (en) * 2015-06-18 2016-09-06 Globalfoundries Inc. Middle of-line architecture for dense library layout using M0 hand-shake
US9704564B2 (en) 2015-11-30 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structure with reduced capacitance and resistance
US9659635B1 (en) * 2016-01-29 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array with bit-lines connected to different sub-arrays through jumper structures
US9892781B2 (en) * 2016-06-30 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Cell structure for dual-port static random access memory
TWI699781B (zh) * 2016-12-28 2020-07-21 聯華電子股份有限公司 靜態隨機存取記憶元件
KR20230132607A (ko) * 2017-06-20 2023-09-15 인텔 코포레이션 메모리 비트 셀들을 위한 내부 노드 점퍼

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