CN101064333A - 存储器件以及半导体器件 - Google Patents

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Abstract

本发明的目的在于提供一种存储器件，该存储器件包括使用了有机材料的存储元件，在制造时以外也可以写入数据。本发明的存储器件的特征在于：在存储单元中，在提供有n型杂质区域和p型杂质区域的半导体膜上层叠有第三导电膜、有机化合物、第四导电膜，并且pn结二极管和存储元件串联连接。控制存储单元的逻辑电路由薄膜晶体管构成。将存储单元和逻辑电路同时形成在同一衬底上。与形成薄膜晶体管的杂质区域同时制造存储单元的n型杂质区域和p型杂质区域。

Description

存储器件以及半导体器件
技术领域
本发明涉及使用存储元件的存储器件以及具备存储器件的半导体器件。本发明特别涉及将有机材料使用于存储元件的器件等。
背景技术
近年来，正在对使用有机材料如有机晶体管、有机存储器等的电子元件进行积极的研究开发。使用有机材料的电子元件是具有柔性的元件并且其作为廉价的元件被看好。例如，在专利文件1中记载了利用有机二极管的掩模ROM。专利文件1的存储元件在制造时以外不能写入(可纪录)数据，所以在使用上不方便。
此外，通过提供天线以能够非接触地发送/接收数据的小型的半导体器件已经实用化了，该半导体器件被称为IC(集成电路)芯片。这种半导体器件除了IC芯片以外还被称为无线芯片、ID标签、IC标签、RF(射频)标签、无线标签、无线IC标签、电子标签、RFID(射频识别技术)标签。
可以通过在IC芯片中提供将大量数据存储的存储器件，实现高功能化、高附加价值化。为了使IC芯片的利用范围扩大，有必要实现IC芯片的廉价化。于是，期待通过将有机存储器使用于存储器件，以实现IC芯片的廉价化。然而，在专利文件1中并没有阐述到将有机存储器与用于控制存储元件的写入以及读出等的电路合并，以有效地利用有机存储器的优点。
[专利文件1]专利公开2001-516964号公报
发明内容
鉴于上述问题，本发明的目的之一为如下：提供一种使用有机材料的存储器件，其在制造时以外也可以写入数据。此外，本发明的目的之一是谋求实现存储器件的大容量化。
本发明的目的之一为如下：通过采用简单方便的方法来将使用有机材料的元件安装到使用以硅为典型的半导体材料的电路，以提供高功能、高附加价值的存储器件及半导体器件。
本发明的存储器件包括具有多个存储单元的存储单元阵列。再者，本发明的存储器件还包括用于将数据写入到存储单元阵列的电路，以及从存储单元阵列读出数据的电路。存储单元包括：包括接合了的n型杂质区域和p型杂质区域的半导体膜；形成在半导体膜上方并连接到n型杂质区域及p型杂质区域的任何一方的第一导电膜；第一导电膜上方的第二导电膜；以及夹在第一导电膜和第二导电膜之间的有机化合物层。就是说，存储单元具有在pn结二极管上层叠有使用有机化合物层的有机存储器的结构。
此外，本发明的存储器件包括：用于数据的读出/写入的逻辑电路；n沟道型薄膜晶体管；以及p沟道型薄膜晶体管。在本发明中，存储单元的半导体膜和薄膜晶体管的半导体膜形成在同一绝缘表面上。
在本发明中，在同一半导体膜中的同一绝缘表面上排列地形成p型杂质区域和n型杂质区域，而不采用层叠p型半导体膜和n型半导体膜的双层结构，以便在存储单元的半导体膜中形成pn结。存储单元的pn结合面形成为与绝缘表面正交，而不是相互平行。就是说，pn结合面形成为与薄膜晶体管的沟道形成区域和杂质区域的接合面平行。因此，可以在在薄膜晶体管的半导体膜中形成杂质区域的一系列工序中，在存储单元的半导体膜中形成pn结。
在存储单元的半导体膜中，构成pn结的杂质区域的至少一方以与形成在薄膜晶体管的半导体膜中的杂质区域相同的浓度来包含n型或p型的杂质。此外，构成pn结的杂质区域的至少一方在与形成在薄膜晶体管的半导体膜中的杂质区域相同的杂质添加工序中被添加杂质。因此，存储单元和薄膜晶体管有可能具有薄层电阻值相同的杂质区域。
注意，根据制造装置的精度，在采用相同工序来形成的两个杂质区域中不可避免地产出浓度、浓度分布、电阻值的偏差。因此，在本发明中所指的在两个杂质区域中的浓度相同的情况包括如下：除了浓度完全相同的情况以外，还包括因制造装置而产生的误差的范围。此外，可以根据浓度分布(浓度轮廓)的峰值浓度来决定半导体膜的杂质的浓度。
本发明的存储器件适合于通过天线能够非接触地输出/输入数据的半导体器件的存储部。在这种半导体器件中，为了非接触地进行通讯，谐振电路连接到天线。谐振电路包括电容器。可以通过使该电容器为MIS结构，来同时形成存储单元的二极管、薄膜晶体管及电容器。因此，可以在相同的杂质添加工序中制造存储单元的杂质区域和电容器的任何一个杂质区域。
通过在存储单元中提供有pn结，可以在制造时以外也将数据写入到使用有机材料的存储单元。因此，通过使用本发明的存储器件，可以实现高附加价值的半导体器件如无线芯片的廉价化。
此外，本发明的存储单元的pn结不仅可以与控制存储单元的逻辑电路的薄膜晶体管同时形成，而且可以在薄膜晶体管的制造工序中不用追加特殊工序地进行制造。因此，可以直接使用用于制造薄膜晶体管的现有资产，这在工业上是非常有利的。
附图说明
图1A是表示存储器件的一部分的截面结构的图并是在图1B中的x-x’的截面图，图1B是存储单元MC的俯视图，图1C是图1B的存储单元的等效电路图(实施方式1)；
图2A是表示用于说明存储器件的制造方法的存储器件的一部分的截面结构的图，图2B是表示用作说明存储器件的制造方法的存储单元的俯视结构的图(实施方式1)，
图3A是表示用于说明存储器件的制造方法的存储器件的一部分的截面结构的图，图3B是表示用于说明存储器件的制造方法的存储单元的俯视结构的图(实施方式1)；
图4A是表示用于说明存储器件的制造方法的存储器件的一部分的截面结构的图，图4B是表示用于说明存储器件的制造方法的存储单元的俯视结构的图(实施方式1)；
图5A是表示用于说明存储器件的制造方法的存储器件的一部分的截面结构的图，图5B是表示用于说明存储器件的制造方法的存储单元的俯视结构的图(实施方式1)；
图6A是表示用于说明存储器件的制造方法的存储器件的一部分的截面结构的图，图6B是表示用于说明存储器件的制造方法的存储单元的俯视结构的图(实施方式1)；
图7A是表示用于说明存储器件的制造方法的存储器件的一部分的截面结构的图，图7B是表示用于说明存储器件的制造方法的存储单元的俯视结构的图(实施方式1)；
图8A是表示用于说明存储器件的制造方法的存储器件的一部分的截面结构的图，图8B是表示用于说明存储器件的制造方法的存储单元的俯视结构的图(实施方式1)；
图9A是表示用于说明存储器件的制造方法的存储器件的一部分的截面结构的图，图9B是表示用于说明存储器件的制造方法的存储单元的俯视结构的图(实施方式1)；
图10A是表示用于说明存储器件的制造方法的存储器件的一部分的截面结构的图，图10B是表示用于说明存储器件的制造方法的存储单元的俯视结构的图(实施方式1)；
图11是表示存储器件的结构的方块图(实施方式1)；
图12是存储单元阵列的等效电路图(实施方式1)；
图13是表示存储元件的截面结构的图(实施方式1)；
图14A是表示存储器件的一部分的截面结构的图并是在图14B中的x-x’的截面图，图14B是存储单元MC的俯视图，图14C是图14B的存储单元的等效电路图(实施方式2)；
图15A是表示用于说明存储器件的制造方法的存储器件的一部分的截面结构的图，图15B是表示用于说明存储器件的制造方法的存储单元的截面结构的图(实施方式2)；
图16A是表示用于说明存储器件的制造方法的存储器件的一部分的截面结构的图，图16B是表示用于说明存储器件的制造方法的存储单元的截面结构的图(实施方式2)；
图17A是表示用于说明存储器件的制造方法的存储器件的一部分的截面结构的图，图17B是表示用于说明存储器件的制造方法的存储单元的截面结构的图(实施方式2)；
图18A是表示用于说明存储器件的制造方法的存储器件的一部分的截面结构的图，图18B是表示用于说明存储器件的制造方法的存储单元的截面结构的图(实施方式2)；
图19A是表示用于说明存储器件的制造方法的存储器件的一部分的截面结构的图，图19B是表示用于说明存储器件的制造方法的存储单元的截面结构的图(实施方式2)；
图20A是表示用于说明存储器件的制造方法的存储器件的一部分的截面结构的图，图20B是表示用于说明存储器件的制造方法的存储单元的截面结构的图(实施方式2)；
图21A是表示用于说明存储器件的制造方法的存储器件的一部分的截面结构的图，图21B是表示用于说明存储器件的制造方法的存储单元的截面结构的图(实施方式2)；
图22A至22C是表示本发明的存储单元的设计实例的图(实施方式4)；
图23是表示本发明的存储单元的设计实例的图(实施方式4)；
图24A是表示比较实例的存储单元的尺寸的设计实例的图，图24B是使图23为与图24A相同的缩尺的俯视图(实施方式4)；
图25是表示半导体器件的结构实例的方块图(实施例1)；
图26A是用于说明半导体器件的俯视结构的图，图26B是用于说明截面结构的图(实施例1)；
图27是半导体器件的元件形成层的截面图(实施例1)；
图28A至28E是用于说明半导体器件的元件形成层的制造工序的截面图(实施例1)；
图29A至29D是用于说明半导体器件的元件形成层的制造工序的截面图(实施例1)；
图30A至30D是用于说明半导体器件的元件形成层的制造工序的截面图(实施例1)；
图31A至31D是用于说明半导体器件的元件形成层的制造工序的截面图(实施例1)；
图32A至32C是用于说明半导体器件的元件形成层的制造工序的截面图(实施例1)；
图33A至33F是用于说明半导体器件的使用方法的图，图33A是证书类的实例，图33B是记录媒体的实例，图33C是包装用的容器类的实例，图33D是交通工具的实例，图33E是个人用品的实例，图33F是包裹运输的标签的实例(实施例2)。
具体实施方式
下面，对于本发明的实施方式参照附图给予说明。此外，相同要素使用相同的符号，并省略其重复说明。此外，本发明可以通过多种不同的方式来实施，所属领域的普通人员很容易地了解一个事实就是其方式和详细内容可以被变换为各种各样的形式，而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅限定在本实施方式所记载的内容中。
实施方式1
在本实施方式中，作为包括本发明的存储元件的半导体器件，对于存储器件进行说明。
图11示出存储器件的结构实例。存储器件在衬底10上包括：将存储单元配置为矩阵状态的存储单元阵列11；包括译码器等的字线驱动电路12；以及包括译码器、选择器、读出电路及写入电路等的位线驱动电路13。存储单元阵列11配置有n行×m列的存储单元。字线驱动电路12通过n条字线Wh(h＝1，2，...，n)连接到存储单元阵列11，而位线驱动电路13通过m条位线Bk(k＝1，2，...，m)连接到存储单元11。注意，图11所示的存储器件的结构只是一个实例，存储器件还可以在衬底10上包括读出放大器、输出电路、缓冲器等的其他电路。通过控制字线驱动电路12及位线驱动电路13，将数据写入到存储单元阵列11中的任意的存储元件ME，或者读出写入了的数据。
图12示出配置在存储单元阵列11的存储单元MC的等效电路图的一个实例。图12记载有3行×3列的存储单元MC。每个存储单元MC包括存储元件ME和串联连接到存储元件ME的二极管DI。存储元件ME连接到位线Bk，而二极管DI连接到字线Wh。注意，在图12中，二极管DI在从存储元件ME向字线Wh的方向上连接，但是本实施方式不局限于此，也可以将二极管DI在从字线Wh向存储元件ME的方向上连接。此外，位线B和字线W的关系可以互相调换。
图13示出存储元件ME的截面图。存储元件ME在一对导电膜21和导电膜22之间包括有机化合物层23。在存储单元MC中，导电膜21、22的一方连接到位线B，而另一方连接到二极管DI。
使用于有机化合物层23的有机化合物是通过施加电压使结晶状态、导电性、形状变化的有机化合物。有机化合物层23既可以为单层，又可以为多层，所述多层由层叠不同的有机化合物形成的层而形成。有机化合物层23除了有机化合物以外还可以包含无机材料。在一对导电膜21、22之间，除了有机化合物层23以外还可以提供半导体膜、绝缘层等。
有机化合物层23可以由具有空穴传输性或电子传输性的有机化合物形成。作为具有空穴传输性的有机化合物，可以举出如下：如2，7-二(N-咔唑基)-螺环-9，9′-二芴(缩写：SFDCz)、4，4′-双[N-(1-萘基)-N-苯基氨基]联苯(缩写：NPB)、4，4′-双[N-(3-甲基苯基)-N-苯基-氨基]-联苯(缩写：TPD)、4，4′，4″-三(N，N-二苯基-氨基)-三苯胺(缩写：TDATA)、4，4′，4″-三[N-(3-三甲基苯基)-N-苯基-氨基]-三苯胺(缩写：MTDATA)、4，4′-二(N-(4-(N，N-二-m-甲苯基氨基)苯基)-N-苯基氨基)联苯(缩写：DNTPD)等的芳香胺类(即，具有苯环-氮气键)的化合物以及如酞菁(缩写：H2PC)、酞菁铜(缩写：CuPC)、钒氧酞菁(缩写：VOPC)的酞菁化合物等。
如上所述，例示为具有空穴传输性的有机化合物的物质主要是具有10-6cm2/Vs或更高至10-2cm2/Vs或更低的空穴迁移率的物质。
作为具有电子传输性的有机化合物，可以使用由三(8-喹啉醇合)铝(缩写：Alq)、三(4-甲基-8-喹啉醇合)铝(缩写：Almq3)、双(10-羟基苯并[h]-喹啉)铍(缩写：BeBq2)、双(2-甲基-8-喹啉醇合)-4-苯基苯酚-铝(缩写：BAlq)等具有喹啉骨架或苯并喹啉骨架的金属配合物等构成的材料。此外，除了上述材料以外还可以使用双[2-(2-羟基苯基)苯并恶唑]锌(缩写：ZN(BOX)2)、双[2-(2-羟基苯基)苯并噻唑]锌(缩写：ZN(BTZ)2)等的具有恶唑类、噻唑类配位体的金属配合物等的材料。
再者，除了金属配合物以外，作为具有电子传输性的有机化合物，可以举出如下：2-(4-联苯基)-5-(4-tert-丁基苯基)-1，3，4-恶二唑(缩写：PBD)、1，3-双[5-(p-tert-丁基苯基)-1，3，4-恶二唑-2-某基]苯(缩写：OXD-7)、3-(4-tert-丁基苯基)-4-苯基-5-(4-联苯基)-1，2，4-三唑(缩写：TAZ)、3-(4-tert-丁基苯基)-4-(4-乙基苯基)-5-(4-联苯)-1，2，4-三唑(缩写：p-EtTAZ)、红菲绕啉(缩写：BPhen)、浴铜灵(缩写：BCP)等。例示为具有电子传输性的有机化合物的物质主要是具有10-6cm2/Vs或更高至10-2cm2/Vs或更低的电子迁移率的物质。
本实施方式的存储器件在衬底10上使用薄膜晶体管(下面，缩写为“TFT”)作为构成字线驱动电路12及位线驱动电路13的晶体管。在制造TFT的同时，在衬底10上还制造存储单元MC的二极管DI。
图1A示出本实施方式的存储器件的示意性的截面结构。图1A的左边示出一个存储单元MC的截面图作为存储单元11的一部分的截面图。此外，图1A的右边示出存储单元11以外的电路(字线驱动电路12及位线驱动电路13，以下，将这些电路记为“逻辑电路”。)的截面图的一部分。因为将多个n沟道型TFT、p沟道型TFT使用于逻辑电路，使用n沟道型TFT和p沟道型TFT的截面图来示出逻辑电路的截面的一部分。
图1B示出存储单元MC的俯视图。图1A的截面图对应于图1B的虚线x-x’截面。图1C示出存储单元MC的等效电路图。
覆盖衬底10的表面地形成有基底膜31。可以使用玻璃衬底、石英衬底、硅衬底、金属衬底、不锈钢衬底作为衬底10。衬底10可以为与当制造存储器件时使用的衬底不同的衬底，除了柔性衬底以外还可以使用由纤维材料构成的纸等。柔性衬底是指能够卷绕、折弯的衬底，例如，可以举出由聚碳酸酯、聚芳酯、聚醚砜等构成的塑料衬底等。此外，还可以使用薄膜(由聚丙烯、聚酯、乙烯基、聚氟化乙烯、氯乙烯等构成)。
可以根据使用的衬底来形成基底膜31。在使用玻璃衬底、柔性衬底、由纤维材料构成的衬底的情况下，优选提供基底膜31，以便防止来自衬底的污染。然而当使用石英衬底时可以不形成基底膜31，这是因为没有来自衬底的污染的问题的缘故。此外，当使用硅衬底、金属衬底、不锈钢衬底时，基底膜31起到使TFT成为SOI结构的绝缘层的作用。使用由选自氧化硅、氮化硅、氮氧化硅(SiOxNy)、类金刚石碳、氮化铝(AlN)等中的材料构成的单层膜或多层膜来形成基底膜31。可以采用CVD法及溅射法形成这些膜。
在基底膜31上形成有半导体膜32、33、34。半导体膜32是存储单元MC的二极管的半导体膜，其中形成有导电型不同的两个杂质区域32p、32n。在本实施方式中，杂质区域32p为p型杂质区域，而杂质区域32n为n型杂质区域。因为p型杂质区域32p和n型杂质区域32n在半导体膜32中形成pn结，所以半导体膜32起到pn结型二极管的作用。
半导体膜33、34分别是p沟道型TFT、n沟道型TFT的半导体膜。在半导体膜33中形成有两个p型高浓度杂质区域33a、33b、以及沟道形成区域33c。在半导体膜34中形成有两个n型高浓度杂质区域34a、34b、以及沟道形成区域34c。p型高浓度杂质区域33a、33b、n型高浓度杂质区域34a、34b分别是用作晶体管的源极或漏极的区域。
如下所述那样，二极管的p型杂质区域32p和p沟道型TFT的p型高浓度杂质区域33a、33b的添加赋予p型的导电型的杂质(以下，称为“p型杂质”)的工序相同。因此，p型杂质区域32p的p型杂质的浓度与p型高浓度杂质区域33a、33b的p型杂质的浓度相同。另外，关于n型杂质的浓度，p型杂质区域32p的n型杂质的浓度高于p型高浓度区域33a、33b的n型杂质的浓度，而与n型杂质区域32n相同。这是因为在将n型杂质添加到n型杂质区域32n的工序中，p型杂质区域32p也添加有n型杂质的缘故。
覆盖半导体膜32至34地形成有绝缘膜35。绝缘膜35起到TFT的栅绝缘膜的作用。因此，绝缘膜35可以不形成在存储单元部分。在逻辑电路中，在半导体膜33、34上中间夹绝缘膜35提供有第一导电膜37、38。第一导电膜37、38起到TFT的栅电极或栅布线的作用。
覆盖半导体膜32至34、第一导电膜37、38地形成有第一层间绝缘膜39。在第一层间绝缘膜39上形成有第二导电膜46至51。第二导电膜46是字线W，该字线W在形成在绝缘膜35及第一层间绝缘膜39中的接触孔40中连接到p型杂质区域32p。第二导电膜47是用于将二极管DI连接到存储元件的电极，并且在形成在绝缘膜35以及第一层间绝缘膜39中的接触孔41中连接到半导体膜32的n型杂质区域32n。第二导电膜48至51在形成在绝缘膜35及第一层间绝缘膜39中的接触孔中分别紧连到TFT的高浓度杂质区域33a、33b、34a、34b。第二导电膜48至51是在逻辑电路中成为布线、电极的导电膜。
在第二导电膜46至51上形成有第二层间绝缘膜53。在存储单元MC中，第二层间绝缘膜53上形成有第三导电膜55。第三导电膜55构成存储元件的一方的导电膜(电极)且在每个存储单元MC中分别形成。第三导电膜55在形成在第二层间绝缘膜53的接触孔54中紧连到第二导电膜47。半导体膜32(二极管DI)由第二导电膜47串联连接到存储元件ME。
在第三导电膜55上形成有第三层间绝缘膜56。在逻辑电路中也形成有第三层间绝缘膜56。在存储单元MC中，第三层间绝缘膜56中形成有开口部57，以便形成存储元件ME。
在存储单元MC中，在第三层间绝缘膜56上形成有有机化合物层58。将有机化合物层58整体地形成，而不是在每个存储单元MC中分别形成，即在存储单元阵列中连续地形成且构成一个层。
在存储单元MC中，在有机化合物层58上形成有第四导电膜59。第四导电膜59相当于位线B。第四导电膜59在每个列(位线方向)中整体地，即连续地形成且以存储单元阵列为单元形成为条形、线形。通过在第三层间绝缘膜56的开口部57上层叠第三导电膜55、有机化合物层58、第四导电膜59，形成存储元件ME。此外，在逻辑电路中也可以形成由第四导电膜59构成的电极及布线。
存储单元MC的二极管与构成逻辑电路的TFT在相同的绝缘表面上(在本实施方式中为基底膜31上)同时被制造。以下，参照图2A至图10B说明图1A和1B所示的存储器件的制造方法。注意，与图1A和1B相同，在图2A至图10B中的A示出存储器件的截面图，而B示出存储单元MC的俯视图。
如图2A所示，覆盖衬底10的表面地形成基底膜31。在基底膜31上形成结晶半导体膜，在结晶半导体膜上形成抗蚀剂，并且通过蚀刻形成半导体膜32至34(图2B)。因为要在逻辑电路中形成电场效应迁移率高的TFT，所以在基底膜31上形成结晶半导体膜。
半导体膜32至34由硅、锗、硅和锗的化合物(硅锗)构成。为了形成结晶半导体膜，形成非晶半导体膜且对非晶半导体膜赋予光能及热能来使非晶半导体膜晶化。
为了形成非晶硅，可以使用以氢气对硅烷(SiH4)气体进行稀释的原料气体并采用CVD法形成非晶硅膜。此外，也可以使用由硅构成的靶子并采用溅射法来形成非晶硅。为了形成非晶锗，可以使用以氢气对锗烷(GeH4)气体进行稀释的原料气体并采用CVD法来形成非晶锗膜。此外，也可以使用由锗构成的靶子并采用溅射法来形成非晶锗膜。为了形成非晶硅锗，以预定的比率混合硅烷(SiH4)气体和锗烷(GeH4)气体，可以使用以氢气进行稀释的原料气体并采用CVD法形成非晶硅锗膜。此外，也可以使用硅和锗的两个靶子并采用溅射法形成非晶硅锗膜。在采用CVD法形成非晶半导体膜的情况下，可以使用SiH4、Si2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4等作为原料气体。此外，除了氢气气体以外，也可以将氦气气体、氟气气体、Ar、Kr、Ne等的稀有气体添加到原料气体。
此外，可以通过使用上述原料气体并采用等离子体CVD法，在基底膜31上直接形成结晶半导体膜。
作为使非晶半导体膜晶化的方法，可以举出如下方法：照射激光束的方法；照射红外线等的方法；使用电炉进行加热的方法；添加促进半导体的晶化的元素并进行加热来晶化的方法等。
作为用于晶化的激光器，可以使用连续振荡激光器(CW激光器)、脉冲振荡激光器(脉冲激光器)的任何一种。例如，作为优选用于晶化的激光器，可以举出气体激光器如Ar激光器、Kr激光器、受激准分子激光器等。此外，作为优选用于晶化的固体激光器，例如可以举出如下激光器：将以添加有Nd、Yb、Cr、Ti、Ho、Er、Tm、Ta中的一种或多种作为掺杂物的YAG、YVO、YAlO3、GdVO4的单晶或多晶(陶瓷)用作介质的激光器；玻璃激光器；红宝石激光器；变石激光器；Ti：蓝宝石激光器等。此外，还可以使用铜蒸汽激光器及金蒸汽激光器。除了从这种激光器振荡的激光束的基波以外，还可以照射基波的第二至第四高次谐波的激光束。例如，可以使用Nd:YVO4激光束(基波1064nm)的第二高次谐波(532nm)或第三高次谐波(355nm)。激光束的能密度需要为0.01MW/cm2至100MW/cm2左右，优选需要为0.1MW/cm2至10MW/cm2左右。激光束的扫描速度为10cm/sec至2000cm/sec左右。
将上述结晶用作介质的固体激光器、Ar离子体激光器、以及Ti：蓝宝石激光器可以连续地振荡。这种激光器可以通过进行Q开关工作及模式同步等，以10MHz或更高的振荡频率来进行脉冲振荡。当以10MHz或更高的振荡频率使激光束振荡时，在半导体膜从被激光束熔化到固化的期间内，下一个脉冲照射到半导体膜上。与使用低振荡频率的脉冲激光器的情况不同，因为通过扫描激光束可以使由照射激光束来产生出的固液界面连续地移动，所以能够获得沿着扫描方向成长得长的晶粒。
此外，可以通过照射红外光、可见光或紫外光，使非晶半导体膜晶化。在此情况下，可以使用红外光、可见光或紫外光的任何一种或这些光的组合。典型地使用从卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯射出的光。使灯光源点灯1秒至60秒，优选点灯30秒至60秒，并且反复该点灯一次至十次，优选反复两次至六次。虽然灯光源的发光强度是任意的，但是要将灯光源的发光强度设定为能使半导体膜瞬间地被加热到600℃至1000℃左右。
当使非晶硅膜晶化时，使用促进非晶半导体膜的晶化的元素进行晶化的方法是优选的。可以通过对非晶硅膜引入促进晶化的元素并进行激光束的照射或500℃至600℃的加热处理，以做出在晶界中的晶粒的连续性高的结晶硅。作为促进硅的晶化的元素，可以使用如下元素：选自铁(Fe)、镍(Ni)、钴(Co)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、铂(Pt)、铜(Cu)、金(Au)中的一种或多种的元素。
将这种元素引入到非晶硅的方法只要是使元素在非晶硅的表面上或其内部存在的方法，就并没有特别的限定。例如，可以采用溅射法、CVD法、等离子体处理法(包括等离子体CVD法)、吸附法、涂敷金属盐溶液的方法。在上述方法中，使用溶液的方法简单方便，并且容易调节引入到非晶硅的元素的浓度。当涂敷溶液时，优选改善非晶硅表面的可湿性，以便将溶液扩展到非晶硅的整个表面上。当改善可湿性时，优选通过在氧气气氛中的UV光照射、热氧化法、使用包含羟基的臭氧水或过氧化氢的处理等，在非晶硅表面上形成10nm或更薄的非常薄的氧化膜。
因为用于晶化的元素使晶体管及二极管的特性退化，所以在晶化了之后优选从硅膜除去引入了的元素。以下说明其方法。
首先，通过使用含臭氧水溶液(典型的是臭氧水)对结晶硅膜的表面进行处理，在结晶半导体膜的表面上形成由氧化膜(被称为化学氧化物)构成的阻挡层，该阻挡层的厚度为1nm至10nm。在后面的选择性地只除去吸杂层的工序中，阻挡层起到蚀刻停止层的作用。
接着，在阻挡层上形成包含稀有气体元素的吸杂层作为吸杂位置。在此，通过CVD法或溅射法，形成包含稀有气体元素的半导体膜作为吸杂层。当形成吸杂层时，适当地调节溅射条件，以使稀有元素被添加到吸杂层。作为稀有气体元素，可以使用选自氦(He)、氖(Ne)、氩(Ar)、氪(Kr)、氙(Xe)中的一种或多种元素。注意，在使用包含作为杂质元素的磷的原料气体的情况或使用包含磷的靶子来形成吸杂层的情况下，除了使用稀有气体元素来吸杂以外，还可以利用磷的库仑力进行吸杂。此外，当进行吸杂时，因为金属元素(例如镍)具有移动到氧气浓度高的区域中的倾向，所以包含在吸杂层的氧气浓度优选例如为5×1018atoms/cm3或更高。
接着，对结晶硅膜、阻挡层及吸杂层进行热处理(例如加热处理或照射强光的处理)以进行对引入了的元素(例如镍)的吸杂，从而从结晶硅膜除去元素以使其浓度降低。
在形成结晶半导体膜之后，将结晶半导体膜加工为预定的形状来形成二极管的半导体膜32、TFT的半导体膜33、34。接下来，如图2A所示那样，在衬底10的表面上形成绝缘膜35。绝缘膜35是构成TFT的栅绝缘膜的膜。绝缘膜35由氧化硅、氮氧化硅(SiOxNy)的单层膜、多层膜构成，其厚度为10nm或更厚至60nm或更薄。可以采用CVD法或溅射法来形成这种绝缘膜。
在绝缘膜35上形成导电膜。通过光刻法在形成了的导电膜上形成由抗蚀剂构成的掩模。通过使用掩模来对导电膜进行蚀刻，形成用作TFT的栅电极、栅布线的第一导电膜37、38(参照图3A)。注意，根据需要，在形成第一导电膜37、38之前，为了控制TFT的阈值电压而进行如下工序，即将在n型的杂质、p型的杂质中的一方或双方添加到半导体膜33、34。
第一导电膜37、38可以是单层的导电膜或多层的导电膜。作为构成第一导电膜37、38的导电膜，可以使用如下膜，即由选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)中的金属、以选自这些元素中的元素为主要成分的合金(例如，Al和Ti的合金)、这些元素的氮化物构成的膜。例如，可以使用第一层是钽的氮化物(TaN)、而第二层是钨(W)的多层膜来形成第一导电膜37、38。可以采用溅射法、气相沉积法、CVD法等来形成这些导电膜。
接着，如图3A所示那样，形成覆盖TFT的半导体膜33、34的抗蚀剂R1，以便将n型杂质只添加到二极管的半导体膜32。将赋予n型导电性的杂质(下面，称为“n型杂质”)添加到半导体膜32的整体中，以便形成二极管的n型杂质区域。可以使用磷(P)、砷(As)作为n型杂质。可以采用离子掺杂法、离子注入法等作为添加方法。通过上述工序，半导体膜32整体成为n型杂质区域61(参照图3A及图3B)。由上述工序决定在半导体膜32中最后形成的n型杂质区域32n的n型杂质的浓度。n型杂质区域61的n型杂质的浓度可以为1×1018atoms/cm3或更高，其最高限度可以为5×1021atoms/cm3左右。注意，也可以在形成第一导电膜37、38之前形成n型杂质区域61。
接着，在半导体膜32、33中形成p型的杂质区域。如图4A和4B所示，通过光刻法形成部分地覆盖半导体膜32的抗蚀剂R2、覆盖半导体膜34整体的抗蚀剂R3。抗蚀剂R2覆盖成为n型杂质区域32n的部分。将p型杂质添加到半导体膜32、33。使用硼(B)作为p型杂质。与n型杂质同样，可以采用离子掺杂法、离子注入法等作为p型杂质的添加方法。
通过添加p型杂质，在p沟道型TFT的半导体膜33中，第一导电膜37起到掩模的作用，而p型高浓度杂质区域33a、33b自动调准(self-aligning)地形成。同时，没有添加有p型杂质的区域自动调准地确定作为沟道形成区域33c。在存储单元MC的半导体膜32中，由抗蚀剂R2规定的区域中选择性地添加有p型杂质，以形成p型杂质区域32p。由抗蚀剂R2覆盖了的部分成为n型杂质区域32(参照图4A和4B)。
p型杂质区域32p的p型杂质的浓度可以为1×1018atoms/cm3或更高，可以为1×1018atoms/cm3或更高至5×1021atoms/cm3或更低。注意，因为预先使半导体膜32成为n型杂质区域61，所以添加比预先添加了的n型杂质多的p型杂质，以使p型杂质区域32p显示p型的导电性。因此，p型杂质区域32p的p型杂质的浓度为n型杂质区域61(n型杂质区域32n)的n型杂质的浓度的1.3倍或更高，更优选地为2倍或更高。
在本实施方式中，因为在存储单元MC和逻辑电路中，在相同的杂质添加工序中形成p型杂质区域，所以在存储单元和逻辑电路的p型杂质区域中p型杂质区域的浓度或浓度梯度相同。而另一方的n型杂质的浓度不同，存储单元MC的p型杂质区域32p的n型杂质浓度高于逻辑电路的p型高浓度杂质区域33a、33b的n型杂质浓度。
如本实施方式那样，通过添加杂质以使二极管的半导体膜32整体预先显示出一方的导电型，然后选择性地添加赋予相反的导电型的杂质，而在半导体膜32中更确实地形成pn结。
在除去抗蚀剂R2、R3之后，如图5A和5B所示那样，通过光刻法重新形成覆盖半导体膜32、33整体的抗蚀剂R4、R5。而且，将n型杂质添加到半导体膜34中。第一导电膜38成为掩模，而在半导体膜34中n型高浓度杂质区域34a、34b自动调准地形成。同时，没有添加有n型杂质的区域自动调准地形成沟道形成区域34c。n型高浓度杂质区域34a、34b是用作TFT的源区域或漏区域的区域。
在除去抗蚀剂R4、R5之后，通过对半导体膜32至34进行加热处理或激光照射，使添加到半导体膜32至34的n型杂质及p型杂质激活。
本发明的特征在于如下：为了当进行在逻辑电路的半导体膜中形成杂质区域的一系列工序时在存储单元的半导体膜中形成pn结，在一个半导体膜中形成p型杂质区域32p和n型杂质区域32n并将p型杂质区域32p和n型杂质区域32n在相同的绝缘表面上彼此排列，而不采用层叠p型半导体膜和n型半导体膜的双层结构。结果，存储单元MC(半导体膜32)的pn结合面与薄膜晶体管的沟道形成区域和杂质区域的结合面平行地形成。
在衬底10的整个表面上形成第一层间绝缘膜39(参照图6A和6B)。可以使用无机绝缘膜如氧化硅、氮化硅或氧氮化硅(SiOxNy)等作为第一层间绝缘膜39。此外，还可以使用有机树脂膜如聚酰亚胺树脂、丙烯树脂等、包含硅氧烷的膜。有机树脂既可以具有感光性，又可以具有非感光性。注意，硅氧烷是由硅(Si)和氧气(O)的键构成其骨架结构的材料，使用有机基(例如烷基、芳基)作为取代基。此外，取代基可以包含氟基团。第一层间绝缘膜39可以采用由这些绝缘材料构成的单层结构或多层结构。例如，第一层可以为由氮化硅构成的无机绝缘材料，而第二层可以为聚酰亚胺等的有机树脂膜。
采用光刻法形成抗蚀剂并使用抗蚀剂对第一层间绝缘膜39和绝缘膜35进行蚀刻，以如图6A所示那样形成达到各个杂质区域32p、32n、33a、33b、34a、34b的接触孔40至45。
在第一层间绝缘膜39上形成导电膜。将该导电膜通过光刻法和蚀刻法加工为预定的形状，以如图7A和7B所示那样，形成第二导电膜46至51。第二导电膜46至51可以使用与第一导电膜37、38相同的材料来形成。在存储单元MC中，第二导电膜46成为字线W。一个第二导电膜46在同一行的多个存储单元MC中整体形成，以构成一条字线W。另一方，第二导电膜47在每个存储单元MC中分别形成。
如图8A和8B所示那样，在衬底10的整个表面上形成第二层间绝缘膜53。此外，在第二层间绝缘膜53中，在每个存储单元中分别形成达到第二导电膜47的接触孔54。可以使用与第一导电膜39相同的绝缘膜的单层膜、多层膜作为第二导电膜53。当将感光树脂用于第一层间绝缘膜39时，可以通过涂敷未固化树脂，使用预定的掩模来感光，显影并焙烧，以形成具有接触孔54的树脂膜。在采用非感光树脂，并以CVD法、溅射法等的形成膜的方法来形成绝缘膜的情况下，在形成绝缘膜之后，可以通过光刻法及蚀刻法来形成接触孔54。
接着，通过溅射法、气相沉积法来在第二层间绝缘膜53上形成导电膜，并且通过光刻法、蚀刻法来将该导电膜加工为预定的形状，以如图9A和9B所示那样形成第三导电膜55。第三导电膜55在每个存储单元中分别形成。可以采用与第一、第二导电膜相同的材料和方法来形成第三导电膜55。此外，在逻辑电路中也可以由第三导电膜形成电极、布线等。
如图10A所示那样，在衬底10的整个表面上形成第三绝缘膜56。如图10A和10B所示那样，在第三层间绝缘膜56的每个存储单元MC中形成有达到第三导电膜55的开口部57。第三层间绝缘膜56及开口部57的形成方法与第二层间绝缘膜53及接触孔54相同。可以通过提供第三层间绝缘膜56，防止相邻的存储单元MC之间产生的电场的影响。此外，通过覆盖成为存储元件的一方的电极的第三导电膜55和第二导电膜47的连接部分(接触孔54)形成的台阶地提供第三层间绝缘膜56，可以防止后面形成的有机化合物层58的台阶状。形成有开口部57的第三层间绝缘膜56的侧面相对于第三导电膜55的表面优选具有10°或更大至60°或更小的倾斜角度，优选具有25 °或更大至45°或更小的倾斜角度，更优选其侧面弯曲，以便使有机化合物层58的台阶覆盖性良好。
如图1A所示那样，在存储单元MC中的第三层间绝缘膜56和导电膜55的露出了的部分上形成有机化合物层58。因为在有机化合物层58中的用作存储元件ME的部分被开口部57规定，所以不需要在每个单元中分别形成有机化合物层58。在本实施方式中，有机化合物层58在存储单元阵列中整体形成，并且作为一个膜而形成。注意，也可以在每个列、每个行中分别形成有机化合物层58。
可以采用液滴喷出法、旋转涂敷法、气相沉积法等形成有机化合物层58。根据使用的有机材料等的条件采用如下方法形成有机化合物层58：当形成有机化合物层时，将有机化合物层形成为所希望的形状；在形成有机化合物层之后，将有机化合物层加工为所希望的形状。在使用的有机化合物层不耐热、化学作用的情况下，优选当形成有机化合物层时将有机化合物层形成为所希望的形状。作为上述方法的实例，举出如下方法：使用金属掩模，当形成有机化合物层时，将有机化合物层形成为所希望的形状；不使用金属掩模，通过液滴喷出法，当形成有机化合物层时将有机化合物层描画为所希望的形状。
金属掩模是指以所希望的形状来开孔的金属板，可以通过当气相沉积有机化合物时在材料和衬底之间配置该金属板，以制造具有该金属掩模形状的膜。液滴喷出法是指如喷墨法、分配器法等喷出液滴来形成图案的方式的总称。液滴喷出法具有不浪费材料的优点。
当有机化合物较耐热、化学作用时，可以在形成有机化合物的膜之后将有机化合物的膜加工为预定的形状。例如举出如下方法：在采用气相沉积法、旋转涂敷法等形成有机化合物的膜之后，通过光刻法将机化合物的膜加工为所希望的形状。通过旋转涂敷法可以非常容易形成膜，此是其优点。
如图1A和1B所示那样，在形成有机化合物层58之后，形成成为位线B的第四导电膜59。可以使用与第一导电膜、第二导电膜相同的材料形成构成第四导电膜59的导电膜。作为第四导电膜59的形成方法，优选采用不损坏下层的有机化合物层58的方法，尤其优选采用气相沉积法。通过使用金属掩模，采用气相沉积法来将被加工为预定的形状的第四导电膜59直接形成在有机化合物层58上。第四导电膜59构成一条的位线B，在每个存储单元阵列的列中整体形成。就是说，第四导电膜59的形状为条形或线形。
通过上述工序，可以制造使用有机化合物的存储器件。通过在存储单元MC中提供二极管作为开关元件，在制造时以外也可以将数据写入到存储单元阵列。
此外，通过在与TFT的半导体膜(激活层)同一的层中同时形成存储单元MC的二极管的半导体膜，可以在同一衬底上同时制造存储单元阵列和控制存储单元阵列的电路(逻辑电路)。此外，当制造二极管时不需要在TFT制造工序中进行特殊改变及追加，因此不需要特殊原料和工序。所以，可以使用现有的薄膜晶体管的制造设备、制造材料来制造本发明的存储器件，而不需要另外的设备投资。
在本实施方式中，虽然将半导体膜32的p型杂质区域32p连接到字线，但是可以将n型杂质区域32n连接到字线。此外，虽然先将n型杂质添加到半导体膜32中，但是也可以先添加p型杂质。在此情况下，当将n型杂质添加到半导体膜34时(图4A所示的工序)，可以将n型杂质添加到半导体膜32。
此外，在本实施方式中示出了如下实例，即在不同的杂质添加工序中制造n型杂质区域32n和n沟道型TFT的n型高浓度杂质区域34a、34b。但是，也可以与p型杂质区域32p相同地，在与n沟道型TFT的n型高浓度杂质区域34a、34b相同的添加工序中制造n型杂质区域32n和n沟道型TFT的n型高浓度杂质区域34a、34b。
在此情况下，省略图3A所示的n型杂质区域61的形成工序。而且，在图5A所示的工序中，将n型杂质添加到半导体膜32、34，使半导体膜32整体成为n型杂质区域，并且在半导体膜34中形成n型高浓度杂质区域33a、33b，而不形成抗蚀剂R4。再者，如图4A所示那样，形成抗蚀剂R2、R3，将p型杂质添加到半导体膜32、33，并且形成p型杂质区域32p、p型高浓度杂质区域33a、33b。
实施方式2
图14A至14C示出本实施方式的存储器件的一部分。图14的示出方法与图1相同。图14A示出存储器件的截面图的一部分，图14B示出存储单元MC的俯视图，而14C示出存储单元的等效电路图。在本实施方式中，将实施方式1的第二导电膜46、47改变为第一导电膜76、第二导电膜77。其他与实施方式1相同。
如图14A至图14C所示那样，在本实施方式中将字线W改变为形成在与第一导电膜37、38相同的层上的第一导电膜76。此外，字线W(第一导电膜76)连接到n型杂质区域32n，而第二导电膜77连接到p型杂质区域32p。
下面，参照图14A至21B说明本实施方式的存储器件的制造方法。与实施方式1相同，在衬底10上同时制造存储单元阵列和逻辑电路。注意，与图14A及14B相同，在图15A至图21B中的图A分别示出存储器件的截面的一部分，而图B分别示出存储单元MC的俯视图。
首先，通过进行与实施方式1相同的工序，如图2A所示那样在衬底10上形成基底膜31。在基底膜31上，形成二极管的半导体膜32、p沟道型TFT的半导体膜33、n沟道型TFT的半导体膜34。
如图15A及15B所示那样，在形成第一导电膜之前，使半导体膜32整体成为n型杂质。如图15所示那样，形成覆盖半导体膜33、34的抗蚀剂R11，将n型杂质添加到半导体膜32，以形成n型杂质区域71。
除去抗蚀剂R11，如图16A及16B所示那样，在绝缘膜35上形成第一导电膜76、37、38。将第一导电膜76形成为覆盖成为n型杂质区域32n的部分的形状，以便使第一导电膜76在下述p型杂质添加工序中起到掩模的作用。此外，第一导电膜76构成一条字线并在存储单元阵列的每个列中分别形成一条字线。
接着，形成覆盖半导体膜34的抗蚀剂R12，将p型杂质添加到半导体膜32、33。在半导体膜32中，当第一导电膜用作掩模来自动调准地形成p型杂质区域32p的同时，确定n型杂质区域32n。此外，第一导电膜37用作掩模来也在半导体膜33中自动调准地形成p型高浓度杂质区域33a、33b、沟道形成区域33c。
除去抗蚀剂R12。如图17A及17B所示那样，形成覆盖半导体膜32的抗蚀剂R13、覆盖半导体膜33的抗蚀剂R14。在半导体膜34中添加n型杂质。在半导体膜34中，使用第一导电膜38作为掩模来自动调准地形成n型高浓度杂质区域34a、34b、沟道形成区域34c。
如图18A及图18B所示那样，形成第一层间绝缘膜39。当在第一层间绝缘膜39中形成接触孔之后，形成第二导电膜77、48至51。在每个存储单元中分别形成一个第二导电膜77。
如图19A及19B所示那样，形成具有达到第一导电膜77的接触孔54的第二层间绝缘膜53。如图20A及20B所示那样，形成第三导电膜55。在每个存储单元中分别形成一个第三导电膜55。如图21A及21B所示那样，形成具有开口部57的第三层间绝缘膜56。如图14A及14B所示那样，形成有机化合物层58、成为位线的第四导电膜59。通过上述工序，在衬底10上同时制造存储单元阵列和逻辑电路。
实施方式3
在本实施方式中，对实施方式1、2所示的存储器件的数据写入及数据读出的方法进行说明。
参照图11和图12说明当进行数据写入时的工作。通过对存储元件ME的有机化合物层给予电作用，进行数据写入。在本实施方式中说明如下实例：通过利用如下情况，即对有机化合物层施加电压以使电阻值变低，以进行数据写入。将存储单元的起始状态(有机化合物层的电阻值高的状态)设为数据“0”，并将有机化合物层的电阻值变低的状态设为“1”。
假设将数据“1”写入到配置在(Wh、Bk)的存储单元MC。由字线驱动电路12及位线驱动电路13选择存储单元MC。由字线驱动电路12将预定的电压V2施加到连接到存储单元MC的字线Wh。此外，在位线驱动电路13中，选择连接到存储单元MC的位线Bk并将选择了的位线Bk连接到写入电路。而且，从写入电路将写入电压V1输出到选择了的位线Bk中。像这样，在构成存储元件ME的一对导电膜之间施加写入电压Vw＝V1-V2。通过适当地选择电压Vw，提供在一对导电膜之间的有机化合物层发生物理或电气变化，以减少其电阻值。因此进行数据“1”的写入。
使处于数据“1”状态的第一导电膜和第二导电膜之间的电阻大幅度地小于起始状态(数据“0”的状态)地决定各个电压V1、V2、Vw。例如可以设为V1＝0V、5V≤V2≤15V。此外，在二极管的方向与图12相反的情况下，可以设为3V≤V1≤5V、-12V≤V2≤-2V。此外，根据二极管的方向，电压Vw可以被设为5V≤Vw≤15V或-5V≤Vw≤-15V。
可以通过将预定的电压(例如(V1+V2)/2)施加到非选择的字线及非选择的位线，以控制得不将数据“1”写入到非选择的存储单元MC。就是说，在制造时以外也可以将数据写入到存储单元MC中。此外，由于二极管串联连接到存储元件ME，因此写入数据的存储元件ME的选择性优良。
在将数据“0”写入到存储单元MC时，对存储单元MC不给予电作用即可。作为电路的工作，例如与写入“1”的情况相同由字线驱动电路12及位线驱动电路13进行预定的字线Wh、位线Bk的选择。在位线驱动电路13中，将从写入电路输出到位线Bk的电位设定为与被选择了的字线Wh的电位或非选择字线的电位相同的程度，并且将不使存储元件ME的电阻值改变的程度的电压(例如，-5V或更高至5V或更低)施加到构成存储元件ME的第一导电膜和第二导电膜之间。在读出存储单元MC的数据的情况下，由字线驱动电路12选择行。另外，在位线驱动电路13中，由选择器选择列，被选择了的列的位线连接到读出电路。由于二极管串联连接到存储元件ME，从而可以选择任意的存储元件ME并从该存储元件ME读出数据。而且，可以通过从在被选择了的列的位线中流过的电流值检测在存储单元MC中流过的电流值，来判断写入到存储单元MC中的数据是“0”或“1”。
实施方式4
可以通过如实施方式1及2所示那样在存储单元MC中提供二极管，实现高集成化。在本实施方式中说明如下情况，即通过对提供有TFT的存储单元的尺寸与提供有本发明的二极管的存储单元的尺寸进行比较，说明根据本发明可以实现存储器件的高集成化。
参照图22A至图23说明存储单元的设计实例。图22A至图23所示的值是考虑到制造装置的余地来设计的值。将用于对准衬底位置的余地(对准余地)设定为1μm，而将曝光装置的余地设定为3μm。假设曝光装置为一般用于生产液晶显示器件的镜面掩模对准仪(缩写MPA)。
图22A对应于图6B。如图22A所示那样，半导体膜32为3μm×8μm的矩形。接触孔40、41的尺寸(在底面上的尺寸)为1μm×1μm，而接触孔40和接触孔41之间的间隔为4μm。从半导体膜32的端部到接触孔40、41的距离为1μm。
图22B对应于图8B。如图22B所示那样，构成字线的第二导电膜46的宽度为3μm。因为根据第三导电膜55的尺寸决定最后的存储单元的尺寸，所以第二导电膜46的宽度不影响到存储单元的尺寸。因此，考虑到电阻值，可以使第二导电膜46的宽度为比3μm宽。从第二导电膜46的端部到接触孔40的距离为1μm。
第二导电膜47为9μm×9μm。接触孔54为3μm×3μm，从第二导电膜47的端部到接触孔54的距离为3μm，而到接触孔41的距离为1μm。第二导电膜46和第二导电膜47的之间的间隔为2μm。
图22C对应于图9B的俯视图。如图22C所示那样，构成存储元件的一方电极的第三导电膜55的尺寸为16μm×22μm。从第三导电膜55的端部到接触孔54的距离为3μm。此外，假设从第三导电膜55的端部有1μm的余地，从而存储单元MC的尺寸为18μm×24μm。
图23对应于图1B的俯视图。决定存储元件的尺寸的开口部57为10μm×10μm。从第三导电膜55的端部到开口部57的距离为3μm。接触孔54和开口部57之间的间隔为3μm。
注意，在本实施方式中说明实施方式1的存储单元作为本发明的存储单元，但是实施方式2的存储单元的尺寸也为16μm×22μm。
图24A示出比较实例的存储单元的俯视图。在比较实例中，在存储单元中替代二极管地提供有TFT。TFT的截面结构与图1所示的TFT相同。与二极管的情况相同，将用于对准衬底位置的余地(对准余地)设定为1μm且将曝光装置的余地假设为3μm来设计。
TFT的沟道长度(栅极长度)L＝6μm，而沟道宽度W＝20μm。成为栅布线的第一导电膜81的宽度为3μm。成为字线的第二导电膜82的宽度也为3μm。第二导电膜83是用作连接存储元件和TFT的电极。第一导电膜81和第二导电膜82、83之间的间隔为1μm。为了将第二导电膜82、83连接到TFT，提供在第一层间绝缘膜39和绝缘膜35中的接触孔84至87的尺寸为3μm×3μm。
成为存储元件的一方电极的第三导电膜88的尺寸30μm×30μm。根据第三导电膜88的尺寸来决定存储单元的尺寸。形成在第二层间绝缘膜53中的接触孔89、90的尺寸为3μm，以便将第三导电膜88与第二导电膜93连接。接触孔84、85之间的间隔以及在接触孔86、87、89、90之间的间隔为4μm。
在图24B中以与图24A相同的缩尺来示出图23的俯视图。比较图24A和24B来可以知道一个情况，即虽然图24A和24B的存储元件的面积(开口部的面积)都为10μm×10μm，但是本发明的存储单元的面积为18μm×24μm＝432μm2。另外，比较实例的面积30μm×30μm＝900μm2，本发明的存储单元的尺寸为比较实例的存储单元的一半以下的48％。
因为需要使存储单元的开关元件的TFT的沟道长度及沟道宽度为较大，以便确实地将写入电压施加到存储元件。因此，栅极长度变宽并需要形成多个接触孔，这样就使TFT占有部分的面积变大。
另外，二极管没有栅电极，是两个端子的元件。因此，如图22A所示那样只要考虑如下余地，即能够形成将二极管连接到字线的接触孔40、41的余地，即可。结果，在存储单元中的二极管的占有面积变小，从而可以使存储单元的尺寸变小，而不改变存储元件的尺寸。像这样，可以通过在存储单元中提供二极管，实现大容量化。
实施例1
在本实施例中说明一个实例，其中将本发明的存储器件适用于能够非接触地进行数据的输出入的半导体器件。能够非接触地进行数据的输出入的半导体器件根据其利用方式也被称为RFID标签、ID标签、IC标签、IC芯片、RF标签、无线标签、电子标签或无线芯片。
图25是示出本实施例的半导体器件200的结构实例的方块图。半导体器件200包括用作非接触地发送/接收数据的天线210。再者，半导体器件200还包括谐振电路212、电源电路213、复位电路214、时钟发生电路215、数据解调电路216、数据调制电路217、控制其他电路的控制电路220、以及存储部230作为信号处理电路，该信号处理电路处理由天线接收了的信号并将要发送的信号供给给天线。
谐振电路212是这样一种电路，其中电容器和线圈并联连接，并且从天线210接收信号并从天线210输出由数据调制电路217接收的信号。电源电路213是由接收信号生成电源电位的电路。复位电路214是生成复位信号的电路。时钟发生电路215是根据从天线210输入的接收信号来生成各种时钟信号的电路。数据解调电路216是将接收信号解调并输出到控制电路220的电路。数据调制电路217是调制从控制电路220接收的信号的电路。
存储器230的结构与实施方式1、2同样。就是说，如图11所示那样，存储器230由存储单元阵列和逻辑电路构成。此外，如图12所示那样，存储单元由二极管和存储元件直接被连接的存储单元构成。
例如提供有代码抽出电路221、代码判定电路222、CRC判定电路223、以及输出单元电路224作为控制电路220。注意，代码抽出电路221是这样一种电路，其将发送到控制电路220的指令所包括的多个代码的分别抽出。代码判定电路222是这样一种电路，其将抽出了的代码和相当于参考值的代码比较来判定指令内容。CRC判定电路223是这样一种电路，其根据判定了的代码来检测有或没有发送错误等。
接着，对于半导体器件200的工作的一个实例进行说明。当由天线210接收无线信号时，无线信号经过谐振电路212发送到电源电路213且高电源电位(下面，记为VDD)被生成。VDD被供给给半导体器件200所包括的各个电路。此外，经过谐振电路212发送到数据解调电路216的信号被解调(下面，将被解调的信号称为解调信号)。再者，将经过谐振电路212经由复位电路214及时钟发生电路215的信号、以及解调信号发送到控制电路220。发送到控制电路220的信号由代码抽出电路221、代码判定电路222及CRC判定电路223等分析。而且，根据被分析了的信号，输出在存储部230中存储有的半导体器件的信息。输出了的半导体器件的信息经由输出单元电路224被编码。再者，被编码了的半导体器件200的信息经由数据调制电路217并由天线210作为无线信号被发送。注意，在构成半导体器件200的多个电路中，低电源电位(下面，记为VSS)是通用的，VSS可以为GND。此外，可以将上述实施方式所示的存储电路适用于存储部230。
像这样，可以通过从读取写入器将信号发送到半导体器件200并将从该半导体器件200发送的信号由读取写入器接收，来读取半导体器件的数据。
半导体器件200可以利用电磁波将电源电压供给给各个电路，而不安装电源(电池)。也可以采用如下结构，即安装电源(电池)，并且利用电磁波和电源(电池)来将电源电压供给给各个电路。
接着，参照附图说明上述半导体器件结构的一个实例。在图26A中示出半导体器件200的俯视结构的一个实例。此外，在图26B中示出截面结构的一个实例。
如图26A所示，半导体器件200提供有存储部230、集成电路部240、天线210。注意，集成电路部240相当于在图25中示出的天线210及存储部230以外的电路。
注意，可以重叠于存储部230地提供天线210，也可以在存储部230的周围提供天线210，而不重叠于存储部230。此外，当重叠于存储部230时，既可以整个表面重叠，又可以表面的一部分重叠。
作为半导体器件200的利用无线的信号的传送方式，采用电磁耦合方式、电磁感应方式或微波方式等。实施者可以考虑使用用途来适当地选择传送方式，并根据传送方式来提供最合适的天线。
在采用电磁耦合方式或电磁感应方式(例如13.56MHz带)的情况下，因为利用磁场密度变化所导致的电磁感应，所以将用作天线的导电膜形成为环状(例如，环形天线)、螺旋状(例如，螺旋天线)。
此外，在采用微波方式(例如，UHF带(860MHz至960MHz)、2.45GHz带等)的情况下，可以考虑用于信号的传送的电磁波的波长来适当地设定用作天线的导电膜的长度等的形状。例如，可以将用作天线的导电膜形成为线状(例如，偶极天线)、平整的形状(例如，贴片天线)、或者蝴蝶结的形状。用作天线的导电膜的形状不局限于线状，可以考虑电磁波的波长来将用作天线的导电层的形状提供为曲线状、曲折形状或这些形状的组合。
本实施例的半导体器件200是能够折弯、卷绕的具有柔性的器件。在半导体器件200中，在其他柔性衬底上固定有天线和电路，而不在当制造图25所示的电路时使用的衬底上固定天线和电路。如图26B所示那样，基底绝缘层249、形成在基底绝缘层249上的元件形成层250被柔性衬底251和柔性衬底252密封。元件形成层250相当于天线210、存储部230及集成电路部240。在元件形成层250的一个表面(相当于当制造时的衬底的上方一侧的表面)上提供有用作保护天线210的保护绝缘层253。
优选使用树脂材料作为保护绝缘层253。这是因为如下缘故：可以以低温形成；以及保护绝缘层253是为缓和天线210的凹凸而形成的层，可以通过涂敷法来涂敷组成物，进行干燥、焙烧以形成。作为保护绝缘层253，使用环氧树脂来形成。柔性衬底251使用粘合材料255固定到绝缘层249。柔性衬底252使用粘合材料256固定到保护绝缘层253。
像下述那样，在元件形成层250中形成存储部230、构成集成电路部240的二极管、TFT、电容器、电阻元件等。如下述那样，这些元件在同一衬底上形成。
在图27中示出元件形成层250的示意性的截面结构。截面结构的示出方法与图1A相同。图27的中间部分示出存储部230的存储单元的截面。在存储单元中，在二极管上层叠有存储元件。此外，在附图中的左边一侧示出p沟道型TFT(也记为“pch-TFT”)、n沟道型TFT(也记为“Nch-TFT”)的截面图作为存储部230的逻辑电路的截面的一部分。在附图的右边一侧与天线210的一部分的截面一起示出谐振电路212的电容器、电源电路213的高耐压型n沟道型TFT作为集成电路部240的截面的一部分。注意，不用说，在集成电路部240中，除了高耐压型TFT以外还形成与附图的左边一侧的逻辑电路相同的p沟道型TFT和n沟道型TFT。此外，不用说，存储部230及集成电路部240包括多个图27所示的TFT和电容器。
衬底260是当制造元件形成层250时使用的衬底。在本实施例中使用玻璃衬底。在衬底260上形成有用作从元件形成层250除去衬底260的剥离层261。在衬底260上形成剥离层261，然后形成基底绝缘层249并在基底绝缘层249上形成由TFT等构成的元件形成层250。下面，参照在图28A至图32C以及图27中所示的截面图说明元件形成层250的形成方法。
使用玻璃衬底作为衬底260。如图28A所示那样，在衬底260上形成由261a至261c的三层构成的剥离层261。作为第一层261a，通过采用平行平板型等离子体CVD装置并使用SiH4、N2O作为原料气体来形成100nm厚的氧氮化硅膜(SiOxNy、x＞y)。作为第二层261b，使用溅射装置来形成30nm厚的钨膜。作为第三层261c，使用溅射装置来形成200nm厚的氧化硅膜。
通过形成第三层261c(氧化硅)，使第二层261b(钨)的表面氧化并在界面上形成钨的氧化物。通过形成钨的氧化物，当后面将元件形成层250转置到其他衬底时，容易将衬底260分离。第一层261a是用作在制造元件形成层250期间维持第二层261b的紧密性的层。
作为第二层261b，除了钨(W)以外优选使用如下膜：钼(Mo)、Ti(钛)、钽(Ta)、铌(Nb)、镍(Ni)、钴(Co)、锆(Zr)、锌(Zn)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)等的金属膜或这些金属的化合物膜。此外，第二层261b的厚度可以为20nm或更厚至40nm或更薄。
如图28B所示那样，在剥离层261上形成双层结构的基底绝缘层249。作为第一层249a，通过采用等离子体CVD装置，使用SiH4、N2O、NH3、H2作为原料气体来形成50nm厚的氧氮化硅膜(SiOxNy、x＜y)。使第一层249a的氮的组成比率为40％或更高，以提高阻挡性。作为第二层249b，通过采用等离子体CVD装置，使用SiH4、N2O作为原料气体来形成100nm厚的氧氮化硅(SiOxNy、x＞y)。第二层249b的氮的组成比率为0.5％或更低。
如图28C所示那样，在基底绝缘层249上形成结晶硅膜271。采用如下方法来制造结晶硅膜271。通过采用等离子体CVD装置，使用SiH4、H2作为原料气体来形成66nm厚的非晶硅膜。通过对非晶硅膜照射激光来使其晶化，而使该非晶硅膜成为结晶硅膜271。以下将示出激光照射方法的一个实例。照射LD激发的YVO4激光器的第二高次谐波(波长为532nm)。虽然并不需要限定于第二高次谐波，但是在能源效率上，第二高次谐波比第三或更高的高次谐波优越。在照射表面上，通过光学系统，使激光束的形成为线状，其中长度为500μm、宽度为20μm左右，此外强度为10W至20W。此外，以10cm/sec至50cm/sec的速度对衬底相对地移动激光束。
如图28D所示那样，将p型杂质添加到结晶硅膜271中。在此，在离子体掺杂装置中，使用以氢进行稀释的乙硼烷(B2H6)作为掺杂气体而将硼添加到结晶硅膜271整体中。因为使非晶硅晶化了的结晶硅具有悬空键，所以显示出弱的n型导电性，而不是理想的本征硅。因此，通过添加微量的p型杂质，具有使结晶硅膜271成为本征硅的效果。可以根据需要进行图28D的工序。
如图28E所示那样，将结晶硅膜271以每个元件为单位地进行分割来形成半导体膜272至276。在半导体膜272中形成存储单元的二极管。半导体膜273至275分别形成TFT的沟道形成区域、源区域及漏区域。半导体膜276构成MIS型电容器的电极。以下将示出加工结晶硅膜271的方法的一个实例。通过如下步骤以形成预定的形状的半导体膜272至276：采用光刻工序在结晶硅膜271上形成抗蚀剂，使用抗蚀剂作为掩模并采用干蚀刻装置，使用SF6、O2作为蚀刻气体而对结晶半导体膜271进行蚀刻。
如图29A所示那样，通过采用光刻工序以形成抗蚀剂R31，并将微量的p型杂质添加到n沟道型TFT的半导体膜274及275。在此，使用以氢气进行稀释的乙硼烷(B2H6)作为掺杂气体，通过采用离子体掺杂装置将硼掺杂到半导体膜274、275。在掺杂结束之后，除去抗蚀剂R31。
图29A的工序的目的在于不使n沟道型TFT的阈值电压成为负电压。可以以5×1015atoms/cm3或更高至1×1017atoms/cm3或更低的浓度来将硼添加到n沟道型TFT的半导体膜274、275中。可以根据需要进行图29A的工序。此外，也可以将p型杂质添加到存储单元的半导体膜272。
如图29B所示那样，在衬底260整体上形成绝缘膜277。绝缘膜277成为TFT的栅绝缘膜、电容器的电介质。在此，通过采用等离子体CVD装置，使用原料气体SiH4、N2O形成20nm至40nm厚的氧氮化硅膜(SiOxNy、x＞y)。
如图29C所示那样，通过光刻工序形成抗蚀剂R32，将n型杂质添加到存储单元的半导体膜272及电容器的半导体膜276中。根据该工序来决定半导体膜272的n型杂质区域的n型杂质浓度以及起到电容器的一方电极的作用的n型杂质区域的n型杂质区域浓度。使用以氢气进行稀释的磷化氢(PH3)作为掺杂气体并采用离子体掺杂装置将磷掺杂到半导体膜272、276中。因此，半导体膜272整体成为n型杂质区域278，而半导体膜276整体成为n型杂质区域279。在掺杂工序结束之后，除去抗蚀剂R32。
如图29D所示那样，在绝缘膜277上形成281。导电膜281构成TFT的栅电极等。在此，导电膜281采用双层的多层结构。第一层为30nm厚的钽的氮化物(TaN)、第二层为370nm厚的钨(W)。采用溅射装置来分别形成钽的氮化物的膜、钨的膜。
通过光刻工序，在导电膜281上形成抗蚀剂，采用蚀刻装置对导电膜导电膜281进行蚀刻，以如图30A那样在半导体膜273至276上形成第一导电膜283至286。第一导电膜283至286成为TFT的栅电极或栅布线。在高耐压型的n型TFT中形成使栅极宽度(沟道长度)比其他TFT宽的导电膜285。第一导电膜286构成电容器的一方电极。
通过干蚀刻法，对导电膜281进行蚀刻。使用ICP(InductivelyCoupled Plasma：电感耦合型等离子体)蚀刻装置法作为蚀刻装置。作为蚀刻气体，首先使用Cl2、SF6、O2的混合气体对钨进行蚀刻，接着，将导入到处理室的蚀刻气体改变为只有Cl2气体，对钽的氮化物进行蚀刻。
如图30B所示那样，通过光刻工序形成抗蚀剂R33。将n型杂质添加到n沟道型TFT的半导体膜274、275中。第一导电膜284成为掩模以在半导体膜274中自动调准地形成n型低浓度杂质区域288、289，而第一导电膜285成为掩模以在半导体膜275中自动调准地形成n型低浓度杂质区域290、291。在本实施例中，使用以氢气进行稀释的磷化氢(PH3)作为掺杂气体并采用离子体掺杂装置将磷添加到半导体膜274、275中。图30B的工序是为将LDD区域形成在n沟道型TFT中而进行的工序。使n型低浓度杂质区域288、289所包含的n型杂质的浓度为在1×1016atoms/cm3或更高至5×1018atoms/cm3或更低的范围内。
如30C所示那样，通过光刻工序形成抗蚀剂R34。将p型杂质添加到存储单元的半导体膜272以及p沟道型TFT的半导体膜273中。因为在半导体膜272中作为n型杂质区域272n而留下的部分由抗蚀剂R34覆盖，所以露出的区域272p成为p型杂质区域。通过该杂质添加工序，在半导体膜272中形成构成pn结的n型杂质区域272n和p型杂质区域272p。因为使半导体膜272预先成为n型杂质区域278，所以以高于预先添加了的n型杂质的浓度添加p型杂质，以使区域272p显示p型导电性。
第一导电膜283成为掩模以在半导体膜273中自动调准地形成p型高浓度杂质区域273a、273b。此外，作为沟道形成区域，由第一导电膜283覆盖的区域273c自动调准地形成。
使用以氢气进行稀释的乙硼烷(B2H6)作为掺杂气体并采用离子体掺杂装置来将硼掺杂到半导体膜274、275中，以进行p型杂质区域的添加。在掺杂结束之后，除去抗蚀剂R34。
如图30D所示那样，在第一导电膜283至286的周围形成绝缘层293至296。绝缘层293至296是被称为侧壁的层。首先，使用SiH4、N2O作为原料气体并采用等离子体CVD装置形成100nm厚的氧氮化硅膜(SiOxNy、x＞y)。再者，使用SiH4、N2O作为原料气体并采用LPCVD装置形成200nm厚的氧化硅膜。接着，通过对氧化硅膜和氧氮化硅膜进行干蚀刻(回蚀)，以形成绝缘层293至296。在该一系列工序中，由氧氮化硅构成的绝缘膜277被蚀刻，只有第一导电膜283至286以及绝缘层293至296之下面的绝缘膜277留下。
如图31A所示那样，通过光刻工序形成抗蚀剂R35。将n型杂质添加到n沟道型TFT的半导体膜274、275以及电容器的半导体膜276中，以形成n型高浓度杂质区域。在半导体膜274中，第一导电膜284、绝缘层294成为掩模来将n型杂质再添加到n型高浓度杂质区域288、289(参照图30B)，以自动调准地形成n型高浓度杂质区域274a、274b。由重叠于第一导电膜284的区域274c自动调准地确定沟道形成区域。此外，在n型低浓度杂质区域288、289中重叠于绝缘层294的区域依旧被确定为n型低浓度杂质区域274e、274d。
与半导体膜274相同，在半导体膜275中形成n型高浓度杂质区域275a、275b、沟道形成区域275c、n型低浓度杂质区域275e、275d。
此时，在半导体膜276整体中形成有n型杂质区域279(参照图29C)。第一导电膜286及绝缘层296成为掩模来将n型杂质再添加到n型杂质区域279中，以自动调准地形成n型高浓度杂质区域276a、276b。将重叠于半导体膜276的第一导电膜286及绝缘层296的区域确定为n型杂质区域276c。
如上所述那样，在n型杂质的添加工序中可以采用离子体掺杂装置并使用以氢气进行稀释的磷化氢(PH3)作为掺杂气体。使用磷对n沟道型TFT的n型高浓度杂质区域274a、274b、275a、275b进行掺杂，该磷的浓度为在1×1020atoms/cm3或更高至2×1021atoms/cm3或更低的范围内。
如上所述那样，在本实施例中，在对薄膜晶体管及电容器的半导体膜添加杂质的一系列工序中，形成存储单元的n型杂质区域272n、p型杂质区域272p。在本实施例中，n型杂质区域272n和电容器的n型高浓度杂质区域276a、276b具有相同浓度的n型杂质和p型杂质，从而显示出相同的薄层电阻。在p型杂质区域272p中，其p型杂质的浓度与p沟道型薄膜晶体管的p型高浓度杂质区域273a、273b相同，但是其n型杂质的浓度高于p沟道型薄膜晶体管的p型高浓度杂质区域273a、273b。此外，在p型杂质区域272p中，其n型杂质的浓度与电容器的n型杂质区域276c相同。
除去抗蚀剂R35，然后如图31B所示那样形成盖层绝缘膜(capinsulating film)298。作为盖层绝缘膜298，采用等离子体CVD装置来形成50nm厚的氧氮化硅膜(SiOxNy、x＞y)。使用SiH4、N2O作为氧氮化硅膜的原料气体。在形成盖层绝缘膜298之后，在氮气气氛中进行550℃的加热处理，以使添加到半导体膜272至276的n型杂质及p型杂质激活。
如图31C所示那样，形成第一层间绝缘膜299、300。作为第一层的第一层间绝缘膜299，采用等离子体CVD装置并使用SiH4、N2O作为原料气体，以形成100nm厚的氧氮化硅(SiOxNy、x＜y)。作为第二层的第一层间绝缘膜300，采用等离子体CVD装置并使用SiH4、N2O、NH3、H2作为原料气体，形成600nm厚的氧氮化硅(SiOxNy、x＞y)。
通过光刻工序和干蚀刻工序，除去第一层间绝缘膜299、300以及盖层绝缘膜298来形成接触孔。在第一层间绝缘膜300上形成导电膜。在此，导电膜采用四层结构。从下面按顺序层叠60nm的Ti、40nm的TiN、500nm的纯铝、100nm的Ti。采用溅射装置形成各个层。通过光刻工序和干蚀刻工序来将导电膜形成为预定的形状，以形成第二导电膜301至314。
注意，为了说明第二导电膜和第一导电膜是连接着的，在附图中示出第二导电膜和第一导电膜在半导体膜上为连接状。但是，实际上第二导电膜和第一导电膜的接触部分可以与半导体膜不重叠地形成。
存储单元的第二导电膜301形成字线。第二导电膜302是用作使二极管和存储元件连接的电极，并且在每个存储单元中分别形成。通过第二导电膜312，n型高浓度杂质区域276a和276b连接。因此，形成具有由n型杂质区域276c、绝缘膜277、第一导电膜286构成的叠层结构的MIS型电容器。第二导电膜314是集成电路部240的端子并与天线210连接。
如图31D所示那样形成第二层间绝缘膜316。在第二层间绝缘膜316中形成达到第二导电膜302、316的接触孔317、318。以下示出一个实例，其中使用感光聚酰亚胺来形成第二层间绝缘膜316。使用旋转器来以1.5μm的厚度涂敷聚酰亚胺。通过采用光刻工序来曝光聚酰亚胺并显影，形成形成有接触孔317、318的聚酰亚胺。在显影之后，对聚酰亚胺进行焙烧。
如图32A所示那样，在第二层间绝缘膜316上形成导电膜。通过光刻工序和蚀刻工序来将该导电膜加工为预定的形状，以形成第三导电膜319、320。作为构成第三导电膜319、320的导电膜，采用溅射装置形成100nm厚的Ti膜。第三导电膜319是存储元件ME的下部电极，其在每个存储单元中分别形成。第三导电膜320是天线的凸块，该凸块用作将天线210连接到集成电路部240的端子(第二导电膜314)。
如图32B所示那样形成形成有开口部322、323的第三层间绝缘膜321。在此，通过采用与第二层间绝缘膜316相同的形成方法，使用感光聚酰亚胺来形成第三层间绝缘膜321。根据开口部322来决定存储元件的位置、面积、形状。将开口部323形成在形成天线210的区域中。
如图32C所示那样，在开口部323中形成用作天线210的导电膜326。通过采用气相沉积装置，使用金属掩模来将铝气相沉积，以在开口部323中形成预定的形状的导电膜326。
如图27所示那样，在开口部322中形成有机化合物层327、第四导电膜328，以形成存储元件。通过采用气相沉积装置，对有机化合物层327、第四导电膜328都使用金属掩模来气相沉积。第四导电膜328构成存储单元的位线。通过在图28A至32C以及图27中所示的工序，在衬底260上形成元件形成层250。
注意，虽然在此将电容器的半导体膜276的杂质区域设定为n型，但是也可以将其设定为p型。在这种情况下，在图29C的工序中添加p型杂质。在图29C的工序中使存储单元的半导体膜272整体成为p型杂质区域。因此，在图30C的工序中，不将p型杂质添加到半导体膜272中。而且在图31A的工序中，将n型杂质添加到半导体膜272的预定的区域。
接着，对于如图26B所示那样在柔性衬底251和252之中密封元件形成层250的工序进行说明。
形成天线210、用作保护存储元件的保护绝缘层253。通过进行光刻工序和蚀刻工序或者照射激光束，除去与保护绝缘层253一起层叠在元件形成层250上的绝缘膜，以形成达到剥离层261的开口部。在衬底260上，除了一个半导体器件200的元件形成层250以外，还形成有多个相同的元件形成层250。形成开口部，以便分割每个元件形成层250。
接着，当将转置用的衬底暂时固定到保护绝缘层253上面之后，剥离衬底260。由于剥离层261的第二层261b和第三层261c的界面的接合变弱，因此通过施加物理力量从开口部的端部进行剥离，以可以将衬底260从元件形成层250剥离。使用粘合剂255来将柔性衬底251固定到衬底260被剥离了的基底绝缘层249上。而且，折卸转置用的衬底。使用粘合剂256来将另一方的柔性衬底252固定到保护绝缘层253上。而且，通过当从衬底251和衬底252的外侧施加压力的同时进行加热处理，使用柔性衬底251和柔性衬底252密封元件形成层250。
在本实施例中说明了与集成电路部240一起形成天线210的实例。但是，可以省略天线210的形成。在此情况下，可以在柔性衬底上形成天线，并且使该天线与元件形成层250的集成电路部240电连接地进行贴合。
此外，在本实施例中示出了将制造时使用的衬底260从元件形成层250剥离的实例。但是，可以将制造时使用的衬底留下。在此情况下，通过对衬底进行研磨或磨削来使衬底变薄，以使衬底可以弯曲。
本实施例的半导体器件200起到无线芯片的作用，其尺寸小、厚度薄、重量轻，而且具有柔性。因此，如果将半导体器件200安装到物品中，可以不影响到物品的外观、美观、品质。在实施例2中说明半导体器件200的使用方法。
实施例2
参照图33A至33F说明用作在实施例1中所说明的无线芯片的半导体器件200的使用方法。无线芯片可以被广泛地应用，例如可以通过提供在钞票、硬币、有价证券类、无记名债券类、证书类(驾驶执照、居民卡等，参照图33A)、包装用的容器类(包装纸、瓶子等，参照图33C)、记录媒体(DVD软件、录像磁带等，参照图33B)、交通工具类(自行车等，参照图33D)、个人用品(包、眼镜等)、食品类、植物类、动物类、人体、衣服类、生活用品类、电子器具等的商品或包裹运输的标签(参照图33E和33F)等的物品中来使用。所述电子器具是指液晶显示器件、EL显示器件、电视装置(也简单记为电视、电视机或者电视接收机)、手机等。
本发明的半导体器件200包括本发明的存储元件，并且以安装在印刷衬底上、附着到表面上、或者嵌入等的方式固定到物品上。例如，将半导体器件嵌入到书本的纸张里，或者嵌入到由有机树脂构成的包装的该有机树脂里以在每个物体中被固定。根据本发明的半导体器件200因为实现了尺寸小、厚度薄以及重量轻，所以即使在被固定到上述物品中以后也不会损坏所述物品本身的外观设计性。此外，通过在钞票、硬币、有价证券类、无记名债券类和证书类等中提供本发明的半导体器件200，可以提供认证功能，而且通过利用所述认证功能可以防止对其的伪造。此外，通过在包装用的容器类、记录媒体、个人用品、食品类、衣服类、生活用品类和电子器具等中提供本发明的半导体器件200，可以谋求提高检查系统等系统的效率。
本说明书根据2006年4月28日在日本专利局受理的日本专利申请编号2006-127087而制作，所述申请内容包括在本说明书中。

Claims (7)

1.一种存储器件，包括：
薄膜晶体管；以及
具有存储单元的存储单元阵列，
其中，所述存储单元包括：
具有彼此邻接的n型杂质区域和p型杂质区域的第一半导体膜；
形成在所述第一半导体膜上并连接到所述n型杂质区域及所述p型杂质区域中的任何一方的第一导电膜；
形成在所述第一导电膜上的第二导电膜；以及
夹在所述第一导电膜和所述第二导电膜之间的有机化合物层，
并且，所述存储单元的所述第一半导体膜与所述薄膜晶体管的第二半导体膜形成在相同的绝缘表面上。
2.一种存储器件，包括：
n沟道型薄膜晶体管；
p沟道型薄膜晶体管；以及
具有存储单元的存储单元阵列，
其中，所述存储单元包括：
具有彼此邻接的n型杂质区域和p型杂质区域的第一半导体膜；
形成在所述第一半导体膜上并连接到所述n型杂质区域及所述p型杂质区域中的任何一方的第一导电膜；
形成在所述第一导电膜上的第二导电膜；以及
夹在所述第一导电膜和所述第二导电膜之间的有机化合物层，
并且，所述存储单元的所述第一半导体膜与所述n沟道型薄膜晶体管的第二半导体膜及所述p沟道型薄膜晶体管的第三半导体膜形成在相同的绝缘表面上。
3.根据权利要求2所述的存储器件，其中在所述存储单元的所述第一半导体膜的n型杂质区域中的n型杂质的浓度等于形成在所述n沟道型薄膜晶体管的所述第二半导体膜的n型杂质区域中的n型杂质的浓度。
4.根据权利要求2所述的存储器件，其中在所述存储单元的所述第一半导体膜的p型杂质区域中的p型杂质的浓度等于形成在所述p沟道型薄膜晶体管的所述第三半导体膜的p型杂质区域中的p型杂质的浓度。
5.一种半导体器件，包括：
具有存储单元的存储单元阵列；
用于将数据写入到所述存储单元阵列及将数据从所述存储单元阵列读出的电路；
天线；以及
处理由所述天线接收的信号并将信号供给给所述天线的信号处理电路，
其中，所述存储单元包括：
具有彼此邻接的n型杂质区域和p型杂质区域的第一半导体膜；
形成在所述第一半导体膜上并连接到所述n型杂质区域及所述p型杂质区域中的任何一方的第一导电膜；
形成在所述第一导电膜的上方的第二导电膜；以及
夹在所述第一导电膜和所述第二导电膜之间的有机化合物层，
并且，所述信号处理电路包括n沟道型薄膜晶体管、p沟道型薄膜晶体管及电容器，
并且，所述存储单元的所述第一半导体膜与所述n沟道型薄膜晶体管的第二半导体膜、所述p沟道型晶体管的第三半导体膜及所述电容器的第四半导体膜形成在相同的绝缘表面上。
6.根据权利要求5所述的半导体器件，其中在所述存储单元的所述第一半导体膜的n型杂质区域中的n型杂质的浓度等于形成在所述n沟道型薄膜晶体管的所述第二半导体膜的n型杂质区域中的n型杂质的浓度。
7.根据权利要求5所述的半导体器件，其中在所述存储单元的所述第一半导体膜的p型杂质区域中的p型杂质的浓度等于形成在所述p沟道型薄膜晶体管的所述第三半导体膜的p型杂质区域中的p型杂质的浓度。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102257611A (zh) * 2008-12-18 2011-11-23 美光科技公司 用于集成无电容器存储器单元与逻辑的方法及结构
CN104393036A (zh) * 2014-10-17 2015-03-04 上海集成电路研发中心有限公司 一种三维碳纳米线晶体管结构及其制备方法
CN107646137A (zh) * 2015-06-23 2018-01-30 英特尔公司 可叠置薄膜存储器

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2008093531A1 (ja) * 2007-01-29 2010-05-20 日本電気株式会社 半導体装置及びその製造方法
WO2010026865A1 (en) * 2008-09-05 2010-03-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and semiconductor device
KR101644811B1 (ko) 2008-09-19 2016-08-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102150268B (zh) * 2008-09-30 2013-07-31 株式会社半导体能源研究所 半导体存储器件
JP2010153813A (ja) * 2008-11-18 2010-07-08 Semiconductor Energy Lab Co Ltd 発光装置及びその作製方法、並びに、携帯電話機
JP5455753B2 (ja) 2009-04-06 2014-03-26 株式会社半導体エネルギー研究所 Ｉｃカード
US20130092923A1 (en) * 2010-01-13 2013-04-18 Sharp Kabushiki Kaisha Active matrix substrate and method for manufacturing the same
FR2955702B1 (fr) * 2010-01-27 2012-01-27 Commissariat Energie Atomique Cellule photovoltaique comprenant un film mince de passivation en oxyde cristallin de silicium et procede de realisation
FR2955707B1 (fr) 2010-01-27 2012-03-23 Commissariat Energie Atomique Procede de realisation d'une cellule photovoltaique avec preparation de surface d'un substrat en silicium cristallin
US10580783B2 (en) 2018-03-01 2020-03-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing differential etch rate field oxides and method of making the same
US11804582B2 (en) * 2020-04-21 2023-10-31 Jade Bird Display (shanghai) Limited Light-emitting diode chip structures with reflective elements
AU2021259592A1 (en) 2020-04-21 2022-12-08 Jade Bird Display (shanghai) Limited Light-emitting diode chip structures with reflective elements
DE21818011T1 (de) 2020-06-03 2023-07-06 Jade Bird Display (shanghai) Limited Systeme und verfahren für eine mehrfarbige led-pixeleinheit mit horizontaler lichtemission

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3833894A (en) 1973-06-20 1974-09-03 Ibm Organic memory device
US4115872A (en) 1977-05-31 1978-09-19 Burroughs Corporation Amorphous semiconductor memory device for employment in an electrically alterable read-only memory
US4177475A (en) 1977-10-31 1979-12-04 Burroughs Corporation High temperature amorphous memory device for an electrically alterable read-only memory
US5108855A (en) * 1990-03-19 1992-04-28 Bridgestone Corporation Secondary battery
US5375250A (en) 1992-07-13 1994-12-20 Van Den Heuvel; Raymond C. Method of intelligent computing and neural-like processing of time and space functions
JPH06232271A (ja) 1993-01-29 1994-08-19 Nippon Telegr & Teleph Corp <Ntt> 結線材料及び入出力制御方法
TW287313B (zh) 1995-02-20 1996-10-01 Matsushita Electric Ind Co Ltd
US6340588B1 (en) 1995-04-25 2002-01-22 Discovery Partners International, Inc. Matrices with memories
EP0821826B1 (en) 1996-02-16 2003-07-23 Koninklijke Philips Electronics N.V. Write-once read-many electrical memory element of a conjugated polymer or oligomer
NO973993L (no) 1997-09-01 1999-03-02 Opticom As Leseminne og leseminneinnretninger
NO308149B1 (no) * 1998-06-02 2000-07-31 Thin Film Electronics Asa Skalerbar, integrert databehandlingsinnretning
US6541294B1 (en) * 1999-07-22 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6509217B1 (en) 1999-10-22 2003-01-21 Damoder Reddy Inexpensive, reliable, planar RFID tag structure and method for making same
JP2001189431A (ja) 1999-12-28 2001-07-10 Seiko Epson Corp メモリのセル構造及びメモリデバイス
JP2001345431A (ja) 2000-05-31 2001-12-14 Japan Science & Technology Corp 有機強誘電体薄膜及び半導体デバイス
US6950331B2 (en) 2000-10-31 2005-09-27 The Regents Of The University Of California Organic bistable device and organic memory cells
JP2003007982A (ja) 2001-06-22 2003-01-10 Nec Corp 磁気記憶装置及び磁気記憶装置の設計方法
WO2003007116A2 (en) * 2001-07-11 2003-01-23 Broadcom Corporation Method, system, and computer program product for suppression index reuse and packet classification for payload header suppression
US6858481B2 (en) * 2001-08-13 2005-02-22 Advanced Micro Devices, Inc. Memory device with active and passive layers
US6852997B2 (en) * 2001-10-30 2005-02-08 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP2003243631A (ja) 2002-02-18 2003-08-29 Mitsubishi Electric Corp 薄膜磁性体記憶装置ならびにそれを用いた無線チップ、流通管理システムおよび製造工程管理システム
US6683322B2 (en) 2002-03-01 2004-01-27 Hewlett-Packard Development Company, L.P. Flexible hybrid memory element
JP3940014B2 (ja) 2002-03-29 2007-07-04 富士通株式会社 半導体集積回路、無線タグ、および非接触型ｉｃカード
JP4539007B2 (ja) 2002-05-09 2010-09-08 日本電気株式会社 半導体記憶装置
US6847541B2 (en) 2002-06-07 2005-01-25 Mitsubishi Chemical Corporation Information storage device, and information storage method and information regeneration method employing the information storage device
US6828685B2 (en) 2002-06-14 2004-12-07 Hewlett-Packard Development Company, L.P. Memory device having a semiconducting polymer film
JP2004047791A (ja) 2002-07-12 2004-02-12 Pioneer Electronic Corp 有機薄膜スイッチングメモリ素子及びメモリ装置
JP2004128471A (ja) 2002-08-07 2004-04-22 Canon Inc 不揮発メモリ装置
US6847047B2 (en) 2002-11-04 2005-01-25 Advanced Micro Devices, Inc. Methods that facilitate control of memory arrays utilizing zener diode-like devices
JP2004185755A (ja) 2002-12-05 2004-07-02 Sharp Corp 不揮発性半導体記憶装置
US7220985B2 (en) 2002-12-09 2007-05-22 Spansion, Llc Self aligned memory element and wordline
US7973313B2 (en) 2003-02-24 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Thin film integrated circuit device, IC label, container comprising the thin film integrated circuit, manufacturing method of the thin film integrated circuit device, manufacturing method of the container, and management method of product having the container
US7075105B2 (en) * 2003-03-19 2006-07-11 Masataka Kano Organic bistable element, organic bistable memory device using the same, and method for driving said organic bistable element and organic bistable memory device
US6977389B2 (en) 2003-06-02 2005-12-20 Advanced Micro Devices, Inc. Planar polymer memory device
US7050326B2 (en) 2003-10-07 2006-05-23 Hewlett-Packard Development Company, L.P. Magnetic memory device with current carrying reference layer
JP2005116889A (ja) * 2003-10-09 2005-04-28 Mitsubishi Electric Corp ポリシリコン膜におけるｐｎ接合の形成方法、薄膜トランジスタ基板の製造方法、および画像表示装置
DE10355561A1 (de) 2003-11-28 2005-06-30 Infineon Technologies Ag Halbleiteranordnung mit nichtflüchtigen Speichern
JP2005183619A (ja) 2003-12-18 2005-07-07 Canon Inc 不揮発メモリ装置
US7652321B2 (en) * 2004-03-08 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US7630233B2 (en) 2004-04-02 2009-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of the same
US7499305B2 (en) 2004-10-18 2009-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of the same
WO2006043687A1 (en) 2004-10-22 2006-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101258672B1 (ko) 2004-10-22 2013-04-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
CN100576557C (zh) 2004-11-26 2009-12-30 株式会社半导体能源研究所 半导体器件及其制造方法
TWI475667B (zh) * 2005-03-28 2015-03-01 Semiconductor Energy Lab 記憶裝置和其製造方法
US8188461B2 (en) 2005-05-31 2012-05-29 Semiconductor Energy Laboratory Co., Ltd. Organic memory device
EP1886261B1 (en) * 2005-05-31 2011-11-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR100791477B1 (ko) * 2006-08-08 2008-01-03 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102257611A (zh) * 2008-12-18 2011-11-23 美光科技公司 用于集成无电容器存储器单元与逻辑的方法及结构
US9129848B2 (en) 2008-12-18 2015-09-08 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic
CN104393036A (zh) * 2014-10-17 2015-03-04 上海集成电路研发中心有限公司 一种三维碳纳米线晶体管结构及其制备方法
CN107646137A (zh) * 2015-06-23 2018-01-30 英特尔公司 可叠置薄膜存储器
CN107646137B (zh) * 2015-06-23 2022-03-08 英特尔公司 可叠置薄膜存储器

Also Published As

Publication number Publication date
US7858972B2 (en) 2010-12-28
US20080083830A1 (en) 2008-04-10
US8203142B2 (en) 2012-06-19
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US20110089475A1 (en) 2011-04-21
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CN101064333B (zh) 2011-08-03

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