JP2003243631A - 薄膜磁性体記憶装置ならびにそれを用いた無線チップ、流通管理システムおよび製造工程管理システム - Google Patents
薄膜磁性体記憶装置ならびにそれを用いた無線チップ、流通管理システムおよび製造工程管理システムInfo
- Publication number
- JP2003243631A JP2003243631A JP2002040093A JP2002040093A JP2003243631A JP 2003243631 A JP2003243631 A JP 2003243631A JP 2002040093 A JP2002040093 A JP 2002040093A JP 2002040093 A JP2002040093 A JP 2002040093A JP 2003243631 A JP2003243631 A JP 2003243631A
- Authority
- JP
- Japan
- Prior art keywords
- data
- thin film
- magnetic
- memory device
- magnetic memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/142—Contactless power supplies, e.g. RF, induction, or IR
Landscapes
- Engineering & Computer Science (AREA)
- Nanotechnology (AREA)
- Chemical & Material Sciences (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Mathematical Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 小型化および低消費電力化が図られ、かつ無
線通信機能を備えた薄膜磁性体記憶装置ならびにそれを
用いた無線チップ、流通管理システムおよび製造工程管
理システムを提供する。 【解決手段】 薄膜磁性体記憶装置は、外部との電波を
送受信するためのアンテナ部４を備える。アンテナ部４
を構成するインダクタンス配線５は、金属配線６と、そ
の下面部または、その下面部および側面部に対応して形
成された磁性体膜７とを有する。磁性体膜７は、専用の
製造工程を設けることなく、薄膜磁性体記憶装置の本来
の製造工程内にて作製される。
線通信機能を備えた薄膜磁性体記憶装置ならびにそれを
用いた無線チップ、流通管理システムおよび製造工程管
理システムを提供する。 【解決手段】 薄膜磁性体記憶装置は、外部との電波を
送受信するためのアンテナ部４を備える。アンテナ部４
を構成するインダクタンス配線５は、金属配線６と、そ
の下面部または、その下面部および側面部に対応して形
成された磁性体膜７とを有する。磁性体膜７は、専用の
製造工程を設けることなく、薄膜磁性体記憶装置の本来
の製造工程内にて作製される。
Description
【０００１】
【発明の属する技術分野】この発明は、磁性体膜および
通信機能を備えた薄膜磁性体記憶装置ならびにそれを用
いた無線チップ、流通管理システムおよび製造工程管理
システムに関する。
通信機能を備えた薄膜磁性体記憶装置ならびにそれを用
いた無線チップ、流通管理システムおよび製造工程管理
システムに関する。
【０００２】
【従来の技術】低消費電力で不揮発的なデータの記憶が
可能な記憶装置として、ＭＲＡＭ（Magnetic Random Me
mory）デバイスが注目されている。ＭＲＡＭデバイス
は、半導体集積回路に形成された複数の薄膜磁性体を用
いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々
に対してランダムアクセスが可能な記憶装置である。
可能な記憶装置として、ＭＲＡＭ（Magnetic Random Me
mory）デバイスが注目されている。ＭＲＡＭデバイス
は、半導体集積回路に形成された複数の薄膜磁性体を用
いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々
に対してランダムアクセスが可能な記憶装置である。
【０００３】特に、近年では磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunnel Junction）を利用した薄膜磁性体
をメモリセルとして用いることによって、ＭＲＡＭデバ
イスの性能が飛躍的に進歩することが発表されている。
磁気トンネル接合を有するメモリセルを備えたＭＲＡＭ
デバイスについては、“A 10ns Read and Write Non-Vo
latile Memory Array Using a Magnetic Tunnel Juncti
on and FET Switch in each Cell", ISSCC Digest of T
echnical Papers, TA7.2, Feb. 2000.および“Nonvolat
ile RAM based on Magnetic Tunnel Junction Element
s", ISSCC Digestof Technical Papers, TA7.3, Feb. 2
000.等の技術文献に開示されている。
Ｊ：Magnetic Tunnel Junction）を利用した薄膜磁性体
をメモリセルとして用いることによって、ＭＲＡＭデバ
イスの性能が飛躍的に進歩することが発表されている。
磁気トンネル接合を有するメモリセルを備えたＭＲＡＭ
デバイスについては、“A 10ns Read and Write Non-Vo
latile Memory Array Using a Magnetic Tunnel Juncti
on and FET Switch in each Cell", ISSCC Digest of T
echnical Papers, TA7.2, Feb. 2000.および“Nonvolat
ile RAM based on Magnetic Tunnel Junction Element
s", ISSCC Digestof Technical Papers, TA7.3, Feb. 2
000.等の技術文献に開示されている。
【０００４】図１７は、トンネル接合部を有するメモリ
セル（以下、単にＭＴＪメモリセルとも称する）の構成
を示す概略図である。
セル（以下、単にＭＴＪメモリセルとも称する）の構成
を示す概略図である。
【０００５】図１７を参照して、ＭＴＪメモリセルは、
磁気的に書込まれた記憶データのデータレベルに応じて
電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、ア
クセストランジスタＡＴＲとを含む。アクセストランジ
スタＡＴＲは、ビット線ＢＬおよびソース線ＳＬとの間
に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。
代表的には、アクセストランジスタＡＴＲとして、電界
効果トランジスタが適用される。
磁気的に書込まれた記憶データのデータレベルに応じて
電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、ア
クセストランジスタＡＴＲとを含む。アクセストランジ
スタＡＴＲは、ビット線ＢＬおよびソース線ＳＬとの間
に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。
代表的には、アクセストランジスタＡＴＲとして、電界
効果トランジスタが適用される。
【０００６】ＭＴＪメモリセルに対しては、データ書込
時およびデータ読出時においてデータ書込電流およびデ
ータ読出電流をそれぞれ流すためのビット線ＢＬと、デ
ータ書込時にデータ書込電流を流すためのライトディジ
ット線ＷＤＬと、データ読出を指示するためのワード線
ＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを
接地電圧ＧＮＤにプルダウンするためのソース線ＳＬと
が配置される。
時およびデータ読出時においてデータ書込電流およびデ
ータ読出電流をそれぞれ流すためのビット線ＢＬと、デ
ータ書込時にデータ書込電流を流すためのライトディジ
ット線ＷＤＬと、データ読出を指示するためのワード線
ＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを
接地電圧ＧＮＤにプルダウンするためのソース線ＳＬと
が配置される。
【０００７】データ読出時においては、アクセストラン
ジスタＡＴＲのターンオンに応答して、トンネル磁気抵
抗素子ＴＭＲは、ソース線ＳＬ（接地電圧ＧＮＤ）およ
びビット線ＢＬの間に電気的に結合される。
ジスタＡＴＲのターンオンに応答して、トンネル磁気抵
抗素子ＴＭＲは、ソース線ＳＬ（接地電圧ＧＮＤ）およ
びビット線ＢＬの間に電気的に結合される。
【０００８】図１８は、ＭＴＪメモリセルに対するデー
タ書込動作を説明する概念図である。
タ書込動作を説明する概念図である。
【０００９】図１８を参照して、トンネル磁気抵抗素子
ＴＭＲは、固定された磁化方向を有する磁性体層（以
下、単に固定磁化層とも称する）ＦＬと、データ書込電
流によって生じるデータ書込磁界に応じた方向に磁化さ
れる磁性体層（以下、単に自由磁化層とも称する）ＶＬ
とを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間
には、絶縁体膜で形成されるトンネルバリアＴＢが設け
られる。自由磁化層ＶＬは、書込まれる記憶データのレ
ベルに応じて、固定磁化層ＦＬと同一方向または反対方
向に磁化される。
ＴＭＲは、固定された磁化方向を有する磁性体層（以
下、単に固定磁化層とも称する）ＦＬと、データ書込電
流によって生じるデータ書込磁界に応じた方向に磁化さ
れる磁性体層（以下、単に自由磁化層とも称する）ＶＬ
とを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間
には、絶縁体膜で形成されるトンネルバリアＴＢが設け
られる。自由磁化層ＶＬは、書込まれる記憶データのレ
ベルに応じて、固定磁化層ＦＬと同一方向または反対方
向に磁化される。
【００１０】トンネル磁気抵抗素子ＴＭＲの電気抵抗
は、固定磁化層ＦＬおよび自由磁化層ＶＬの間の磁化方
向の相対関係によって変化する。具体的には、固定磁化
層ＦＬおよび自由磁化層ＶＬの間で磁化方向が揃ってい
る場合には、両者の磁化方向が反対である場合に比べ
て、電気抵抗は小さくなる。
は、固定磁化層ＦＬおよび自由磁化層ＶＬの間の磁化方
向の相対関係によって変化する。具体的には、固定磁化
層ＦＬおよび自由磁化層ＶＬの間で磁化方向が揃ってい
る場合には、両者の磁化方向が反対である場合に比べ
て、電気抵抗は小さくなる。
【００１１】データ書込時においては、ワード線ＷＬが
非活性化されて、アクセストランジスタＡＴＲはターン
オフされる。この状態で、自由磁化層ＶＬを磁化するた
めのデータ書込電流は、ビット線ＢＬおよびライトディ
ジット線ＷＤＬのそれぞれにおいて、書込データのレベ
ルに応じた方向に流される。すなわち、自由磁化層ＶＬ
の磁化方向は、ビット線ＢＬおよびライトディジット線
ＷＤＬをそれぞれ流れるデータ書込電流の向きによって
決定される。
非活性化されて、アクセストランジスタＡＴＲはターン
オフされる。この状態で、自由磁化層ＶＬを磁化するた
めのデータ書込電流は、ビット線ＢＬおよびライトディ
ジット線ＷＤＬのそれぞれにおいて、書込データのレベ
ルに応じた方向に流される。すなわち、自由磁化層ＶＬ
の磁化方向は、ビット線ＢＬおよびライトディジット線
ＷＤＬをそれぞれ流れるデータ書込電流の向きによって
決定される。
【００１２】図１９は、データ書込電流とＭＴＪメモリ
セルの磁化状態との関係を示す概念図である。
セルの磁化状態との関係を示す概念図である。
【００１３】図１９を参照して、横軸に示される磁界Ｈ
ｘは、ライトディジット線ＷＤＬを流れるデータ書込電
流によって生じる磁界Ｈ（ＷＤＬ）の方向を示す。一
方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れる
データ書込電流によって生じる磁界Ｈ（ＢＬ）を示す。
ｘは、ライトディジット線ＷＤＬを流れるデータ書込電
流によって生じる磁界Ｈ（ＷＤＬ）の方向を示す。一
方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れる
データ書込電流によって生じる磁界Ｈ（ＢＬ）を示す。
【００１４】自由磁化層ＶＬの磁化方向は、磁界Ｈ（Ｗ
ＤＬ）とＨ（ＢＬ）との和が、図中に示されるアステロ
イド特性線の外側の領域に達する場合においてのみ更新
される。すなわち、データ書込を実行するためには、ラ
イトディジット線ＷＤＬおよびビット線ＢＬの両方に、
所定強度を超える磁界を生じさせるに十分なデータ書込
電流を流す必要がある。
ＤＬ）とＨ（ＢＬ）との和が、図中に示されるアステロ
イド特性線の外側の領域に達する場合においてのみ更新
される。すなわち、データ書込を実行するためには、ラ
イトディジット線ＷＤＬおよびビット線ＢＬの両方に、
所定強度を超える磁界を生じさせるに十分なデータ書込
電流を流す必要がある。
【００１５】一方、アステロイド特性線の内側の領域に
相当する磁界が印加された場合においては、自由磁化層
ＶＬの磁化方向は変化しない。すなわち、ライトディジ
ット線ＷＤＬおよびビット線ＢＬの一方のみに所定のデ
ータ書込電流を流す場合には、データ書込は実行されな
い。ＭＴＪメモリセルに一旦書込まれた磁化方向、すな
わち記憶データレベルは、新たなデータ書込が実行され
るまでの間不揮発的に保持される。アステロイド特性線
に示されるように、自由磁化層ＶＬに対して磁化困難軸
方向の磁界を印加することによって、磁化容易軸に沿っ
た磁化方向を変化させるのに必要な磁化しきい値が下げ
ることができる。
相当する磁界が印加された場合においては、自由磁化層
ＶＬの磁化方向は変化しない。すなわち、ライトディジ
ット線ＷＤＬおよびビット線ＢＬの一方のみに所定のデ
ータ書込電流を流す場合には、データ書込は実行されな
い。ＭＴＪメモリセルに一旦書込まれた磁化方向、すな
わち記憶データレベルは、新たなデータ書込が実行され
るまでの間不揮発的に保持される。アステロイド特性線
に示されるように、自由磁化層ＶＬに対して磁化困難軸
方向の磁界を印加することによって、磁化容易軸に沿っ
た磁化方向を変化させるのに必要な磁化しきい値が下げ
ることができる。
【００１６】図２０は、ＭＴＪメモリセルからのデータ
読出動作を説明する概念図である。図２０を参照して、
データ読出時においては、アクセストランジスタＡＴＲ
は、ワード線ＷＬの活性化に応答してターンオンする。
これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧
ＧＮＤでプルダウンされた状態でビット線ＢＬと電気的
に結合される。この状態で、ビット線ＢＬおよびトンネ
ル磁気抵抗素子ＴＭＲを含む電流経路にデータ読出電流
Ｉｓを流すことにより、トンネル磁気抵抗素子ＴＭＲの
電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶デ
ータのレベルに応じた電圧変化を、ビット線ＢＬに生じ
させることができる。たとえば、ビット線ＢＬを所定電
圧にプリチャージした後にデータ読出電流Ｉｓの供給を
開始すれば、ビット線ＢＬの電圧を検知することによっ
て、ＭＴＪメモリセルの記憶データを読出すことができ
る。
読出動作を説明する概念図である。図２０を参照して、
データ読出時においては、アクセストランジスタＡＴＲ
は、ワード線ＷＬの活性化に応答してターンオンする。
これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧
ＧＮＤでプルダウンされた状態でビット線ＢＬと電気的
に結合される。この状態で、ビット線ＢＬおよびトンネ
ル磁気抵抗素子ＴＭＲを含む電流経路にデータ読出電流
Ｉｓを流すことにより、トンネル磁気抵抗素子ＴＭＲの
電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶デ
ータのレベルに応じた電圧変化を、ビット線ＢＬに生じ
させることができる。たとえば、ビット線ＢＬを所定電
圧にプリチャージした後にデータ読出電流Ｉｓの供給を
開始すれば、ビット線ＢＬの電圧を検知することによっ
て、ＭＴＪメモリセルの記憶データを読出すことができ
る。
【００１７】図２１は、半導体基板上に作製されたＭＴ
Ｊメモリセルの構造図である。図２１を参照して、半導
体基板ＳＵＢ上に形成されたアクセストランジスタＡＴ
Ｒは、ｎ型領域であるソース／ドレイン領域３１０およ
び３２０と、ゲート３３０とを有する。ソース／ドレイ
ン領域３１０は、コンタクトホール３４１に形成される
金属膜を介して、ソース線ＳＬと電気的に結合される。
Ｊメモリセルの構造図である。図２１を参照して、半導
体基板ＳＵＢ上に形成されたアクセストランジスタＡＴ
Ｒは、ｎ型領域であるソース／ドレイン領域３１０およ
び３２０と、ゲート３３０とを有する。ソース／ドレイ
ン領域３１０は、コンタクトホール３４１に形成される
金属膜を介して、ソース線ＳＬと電気的に結合される。
【００１８】ライトディジット線ＷＤＬは、ソース線Ｓ
Ｌの上層に設けられた金属配線層に形成される。トンネ
ル磁気抵抗素子ＴＭＲは、ライトディジット線ＷＤＬの
上層側に配置される。トンネル磁気抵抗素子ＴＭＲは、
ストラップ３４５およびコンタクトホール３４０に形成
された金属膜を介して、アクセストランジスタＡＴＲの
ソース／ドレイン領域３２０と電気的に結合される。ス
トラップ３４５は、トンネル磁気抵抗素子ＴＭＲをアク
セストランジスタＡＴＲと電気的に結合するために設け
られ、導電性の物質で形成される。
Ｌの上層に設けられた金属配線層に形成される。トンネ
ル磁気抵抗素子ＴＭＲは、ライトディジット線ＷＤＬの
上層側に配置される。トンネル磁気抵抗素子ＴＭＲは、
ストラップ３４５およびコンタクトホール３４０に形成
された金属膜を介して、アクセストランジスタＡＴＲの
ソース／ドレイン領域３２０と電気的に結合される。ス
トラップ３４５は、トンネル磁気抵抗素子ＴＭＲをアク
セストランジスタＡＴＲと電気的に結合するために設け
られ、導電性の物質で形成される。
【００１９】ビット線ＢＬは、トンネル磁気抵抗素子Ｔ
ＭＲと電気的に結合されて、トンネル磁気抵抗素子ＴＭ
Ｒの上層側に設けられる。既に説明したように、データ
書込時においては、ビット線ＢＬおよびライトディジッ
ト線ＷＤＬの両方にデータ書込電流を流す必要がある。
一方、データ読出時においては、ワード線ＷＬをたとえ
ば高電圧状態に活性化することによって、アクセストラ
ンジスタＡＴＲがターンオンする。これにより、アクセ
ストランジスタＡＴＲを介して接地電圧ＧＮＤにプルダ
ウンされたトンネル磁気抵抗素子が、ビット線ＢＬと電
気的に結合される。
ＭＲと電気的に結合されて、トンネル磁気抵抗素子ＴＭ
Ｒの上層側に設けられる。既に説明したように、データ
書込時においては、ビット線ＢＬおよびライトディジッ
ト線ＷＤＬの両方にデータ書込電流を流す必要がある。
一方、データ読出時においては、ワード線ＷＬをたとえ
ば高電圧状態に活性化することによって、アクセストラ
ンジスタＡＴＲがターンオンする。これにより、アクセ
ストランジスタＡＴＲを介して接地電圧ＧＮＤにプルダ
ウンされたトンネル磁気抵抗素子が、ビット線ＢＬと電
気的に結合される。
【００２０】データ書込電流およびデータ読出電流が流
されるビット線ＢＬおよびデータ書込電流が流されるラ
イトディジット線ＷＤＬは、金属配線層を用いて形成さ
れる。一方、ワード線ＷＬは、アクセストランジスタＡ
ＴＲのゲート電圧を制御するために設けられるので、電
流を積極的に流す必要はない。したがって、集積度を高
める観点から、ワード線ＷＬは、独立した金属配線層を
新たに設けることなく、ゲート３３０と同一の配線層
に、ポリシリコン層やポリサイド層などを用いて形成さ
れるのが一般的である。
されるビット線ＢＬおよびデータ書込電流が流されるラ
イトディジット線ＷＤＬは、金属配線層を用いて形成さ
れる。一方、ワード線ＷＬは、アクセストランジスタＡ
ＴＲのゲート電圧を制御するために設けられるので、電
流を積極的に流す必要はない。したがって、集積度を高
める観点から、ワード線ＷＬは、独立した金属配線層を
新たに設けることなく、ゲート３３０と同一の配線層
に、ポリシリコン層やポリサイド層などを用いて形成さ
れるのが一般的である。
【００２１】図２２は、図２１に示した構造を有するＭ
ＴＪメモリセルの上面図である。図２２を参照して、Ｍ
ＴＪメモリセルは、メッシュ状に配されたワード線ＷＬ
およびビット線ＢＬの交点に対応して配置される。各Ｍ
ＴＪメモリセル中のトンネル磁気抵抗素子ＴＭＲは、図
２１に示したように、コンタクトホール３４２を介して
対応するビット線ＢＬと接続されている。
ＴＪメモリセルの上面図である。図２２を参照して、Ｍ
ＴＪメモリセルは、メッシュ状に配されたワード線ＷＬ
およびビット線ＢＬの交点に対応して配置される。各Ｍ
ＴＪメモリセル中のトンネル磁気抵抗素子ＴＭＲは、図
２１に示したように、コンタクトホール３４２を介して
対応するビット線ＢＬと接続されている。
【００２２】
【発明が解決しようとする課題】一方、小型化され、非
接触なデータ読出および書込が可能な記憶装置として、
ループアンテナ等による外部との無線通信機能と、不揮
発性記憶装置によるデータ記憶機能とを搭載した、いわ
ゆる無線チップが開発されている。
接触なデータ読出および書込が可能な記憶装置として、
ループアンテナ等による外部との無線通信機能と、不揮
発性記憶装置によるデータ記憶機能とを搭載した、いわ
ゆる無線チップが開発されている。
【００２３】特開平８−３１５２４７号公報には、この
ような無線チップをデータキャリアとして用いた商品管
理方法が開示されている。このような商品管理方法にお
いて、無線チップは、商品の製造、販売、保守等に関す
る管理データを書込まれて、当該商品等に内蔵される。
すなわち、商品の流通過程において、データキャリアと
して用いられる無線チップに対して、記憶データの読出
あるいは追加書込、訂正を行なうことによって、流通販
売、検査、査察等を効率的に行なうことが可能である。
ような無線チップをデータキャリアとして用いた商品管
理方法が開示されている。このような商品管理方法にお
いて、無線チップは、商品の製造、販売、保守等に関す
る管理データを書込まれて、当該商品等に内蔵される。
すなわち、商品の流通過程において、データキャリアと
して用いられる無線チップに対して、記憶データの読出
あるいは追加書込、訂正を行なうことによって、流通販
売、検査、査察等を効率的に行なうことが可能である。
【００２４】また、特開２０００−５７２８２公報や特
開２０００−５９２６０公報に開示されるように、この
ような無線チップは、いわゆる非接触型ＩＣカードとし
ても用いることができる。
開２０００−５９２６０公報に開示されるように、この
ような無線チップは、いわゆる非接触型ＩＣカードとし
ても用いることができる。
【００２５】一般的に、このような無線チップにおいて
は、内部に搭載される不揮発性記憶装置として、ＥＥＰ
ＲＯＭ（electrically erasable programmable read on
ly memory）や、フラッシュＥＥＰＲＯＭが用いられて
いる。しかしながら、これらのメモリは、データ書換動
作やデータ消去動作に比較的高電圧を必要とするため、
内部での発生電力が制限される無線チップへの搭載は、
望ましいとはいえない。すなわち、より低消費電力化さ
れた無線チップの開発が望まれている。
は、内部に搭載される不揮発性記憶装置として、ＥＥＰ
ＲＯＭ（electrically erasable programmable read on
ly memory）や、フラッシュＥＥＰＲＯＭが用いられて
いる。しかしながら、これらのメモリは、データ書換動
作やデータ消去動作に比較的高電圧を必要とするため、
内部での発生電力が制限される無線チップへの搭載は、
望ましいとはいえない。すなわち、より低消費電力化さ
れた無線チップの開発が望まれている。
【００２６】また、無線チップにおいて通信能力を向
上、すなわち通信可能な距離を伸ばすためには、アンテ
ナ部分のインダクタンス値を確保する必要がある。この
ため、従来の無線チップにおいては、通信能力とチップ
サイズとがトレードオフの関係にあり、その小型化が困
難であった。この結果、特に、紙質製品等の薄膜形状の
対象物に対して、無線チップを適用することが困難であ
った。
上、すなわち通信可能な距離を伸ばすためには、アンテ
ナ部分のインダクタンス値を確保する必要がある。この
ため、従来の無線チップにおいては、通信能力とチップ
サイズとがトレードオフの関係にあり、その小型化が困
難であった。この結果、特に、紙質製品等の薄膜形状の
対象物に対して、無線チップを適用することが困難であ
った。
【００２７】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、小型
化および低消費電力化が図られた、外部との間で非接触
なデータ通信が可能な薄膜磁性体記憶装置ならびにそれ
を用いた無線チップ、流通管理システムおよび製造工程
管理システムを提供することである。
ためになされたものであって、この発明の目的は、小型
化および低消費電力化が図られた、外部との間で非接触
なデータ通信が可能な薄膜磁性体記憶装置ならびにそれ
を用いた無線チップ、流通管理システムおよび製造工程
管理システムを提供することである。
【００２８】
【課題を解決するための手段】この発明の局面に従え
ば、基板上に形成された薄膜磁性体記憶装置であって、
基板上に形成された導電性配線と、基板上において、導
電性配線の下層側において、導電性配線の少なくとも直
下部に対応して選択的に形成された第１の磁性体膜とを
備える。
ば、基板上に形成された薄膜磁性体記憶装置であって、
基板上に形成された導電性配線と、基板上において、導
電性配線の下層側において、導電性配線の少なくとも直
下部に対応して選択的に形成された第１の磁性体膜とを
備える。
【００２９】好ましくは、第１の磁性体膜は、導電性配
線の側面部に対応してさらに形成される。
線の側面部に対応してさらに形成される。
【００３０】また、好ましくは、導電性配線はループ形
状に形成される。好ましくは、薄膜磁性体記憶装置は、
各々が、磁気的に記憶データを保持するための第２の磁
性体膜を有する複数の磁性体メモリセルをさらに備え
る。第２の磁性体膜は、複数の磁性体メモリセルの作成
工程において、導電性配線の上層側にも形成される。
状に形成される。好ましくは、薄膜磁性体記憶装置は、
各々が、磁気的に記憶データを保持するための第２の磁
性体膜を有する複数の磁性体メモリセルをさらに備え
る。第２の磁性体膜は、複数の磁性体メモリセルの作成
工程において、導電性配線の上層側にも形成される。
【００３１】また好ましくは、薄膜磁性体記憶装置は、
各々が、磁気的に記憶データを保持するための第２の磁
性体膜を有する複数の磁性体メモリセルが配置されたメ
モリアレイ部と、メモリアレイに対して記憶データを読
出しおよび書込むためのアレイ周辺回路部と、ループ形
状に形成された導電性配線によって構成されるアンテナ
部と、アンテナ部によって受信される電波に基づいて、
アレイ周辺回路部への動作指示を生成するための周辺回
路部とをさらに備える。
各々が、磁気的に記憶データを保持するための第２の磁
性体膜を有する複数の磁性体メモリセルが配置されたメ
モリアレイ部と、メモリアレイに対して記憶データを読
出しおよび書込むためのアレイ周辺回路部と、ループ形
状に形成された導電性配線によって構成されるアンテナ
部と、アンテナ部によって受信される電波に基づいて、
アレイ周辺回路部への動作指示を生成するための周辺回
路部とをさらに備える。
【００３２】さらに好ましくは、周辺回路部は、アンテ
ナ部とアレイ周辺回路部との間に設けられ、アンテナ部
によって送受信される電波を用いて、メモリアレイから
読出された記憶データおよびメモリアレイへ書込まれる
記憶データを外部との間で授受するための送受信部を含
む。
ナ部とアレイ周辺回路部との間に設けられ、アンテナ部
によって送受信される電波を用いて、メモリアレイから
読出された記憶データおよびメモリアレイへ書込まれる
記憶データを外部との間で授受するための送受信部を含
む。
【００３３】また、さらに好ましくは、周辺回路部は、
電波によって導電性配線に生じる誘導電流を源に、薄膜
磁性体記憶装置の動作電源電圧を生成する電源制御部を
含む。
電波によって導電性配線に生じる誘導電流を源に、薄膜
磁性体記憶装置の動作電源電圧を生成する電源制御部を
含む。
【００３４】あるいは、さらに好ましくは、複数の磁性
体磁性体メモリセルの作製工程において、第２の磁性体
膜は、アンテナ部に対応する領域に対しても同一層に平
面状に形成される。
体磁性体メモリセルの作製工程において、第２の磁性体
膜は、アンテナ部に対応する領域に対しても同一層に平
面状に形成される。
【００３５】また、さらに好ましくは、複数の磁性体磁
性体メモリセルの作製工程において、第２の磁性体膜
は、アンテナ部に対応する領域、アレイ周辺回路部に対
応する領域、および周辺回路に対応する領域においても
同一層に平面状に形成される。
性体メモリセルの作製工程において、第２の磁性体膜
は、アンテナ部に対応する領域、アレイ周辺回路部に対
応する領域、および周辺回路に対応する領域においても
同一層に平面状に形成される。
【００３６】あるいは、さらに好ましくは、薄膜磁性体
記憶装置は、複数の磁性体メモリセルへ記憶データを書
込むための書込信号配線をさらに備え、書込信号配線お
よび導電性配線は、第１の磁性体膜の上層に同一工程で
形成される。第１の磁性体膜は、導電性配線および書込
信号配線のそれぞれに対して同様に、少なくとも直下部
に対応して形成される。
記憶装置は、複数の磁性体メモリセルへ記憶データを書
込むための書込信号配線をさらに備え、書込信号配線お
よび導電性配線は、第１の磁性体膜の上層に同一工程で
形成される。第１の磁性体膜は、導電性配線および書込
信号配線のそれぞれに対して同様に、少なくとも直下部
に対応して形成される。
【００３７】特にこのような構成においては、アレイ周
辺回路部および周辺回路に対応する領域において、書込
信号配線および導電性配線と同一層に形成される配線に
対して、第１の磁性体膜は非形成とされる。
辺回路部および周辺回路に対応する領域において、書込
信号配線および導電性配線と同一層に形成される配線に
対して、第１の磁性体膜は非形成とされる。
【００３８】また、特にこのような構成においては、ア
レイ周辺回路部および周辺回路に対応する領域におい
て、書込信号配線および導電性配線と同一層に形成され
る配線に対しても、第１の磁性体膜は、書込選択配線お
よび導電性配線と同様に形成される。
レイ周辺回路部および周辺回路に対応する領域におい
て、書込信号配線および導電性配線と同一層に形成され
る配線に対しても、第１の磁性体膜は、書込選択配線お
よび導電性配線と同様に形成される。
【００３９】この発明の他の局面に従えば、外部との間
で送受信される電波に応じて、記憶データを非接触に読
出および書込可能な無線チップであって、基板上に形成
された薄膜磁性体記憶装置を備える。薄膜磁性体記憶装
置は、磁気的に記憶データを保持するための複数の磁性
体メモリセルが配置されたメモリアレイ部と、メモリア
レイに対するデータ読出およびデータ書込を実行するた
めのアレイ周辺回路部と、導電性配線によって構成され
るアンテナ部と、アンテナ部によって送受信される電波
を用いて、メモリアレイから読出された記憶データおよ
びメモリアレイへ書込まれる記憶データを外部との間で
授受するための周辺回路部とを含む。
で送受信される電波に応じて、記憶データを非接触に読
出および書込可能な無線チップであって、基板上に形成
された薄膜磁性体記憶装置を備える。薄膜磁性体記憶装
置は、磁気的に記憶データを保持するための複数の磁性
体メモリセルが配置されたメモリアレイ部と、メモリア
レイに対するデータ読出およびデータ書込を実行するた
めのアレイ周辺回路部と、導電性配線によって構成され
るアンテナ部と、アンテナ部によって送受信される電波
を用いて、メモリアレイから読出された記憶データおよ
びメモリアレイへ書込まれる記憶データを外部との間で
授受するための周辺回路部とを含む。
【００４０】この発明のさらに他の一つの局面に従え
ば、流通管理システムであって、流通品に一体に埋め込
まれたタグチップと、流通品の管理データの照合および
登録を行なうためのデータベース部と、タグチップから
管理データを非接触に読出して、読出した管理データを
データベースに対して照合するための管理データ読出装
置と、管理データをタグチップへ非接触に書込むととも
に、書込まれた管理データをデータベースに登録するた
めの管理データ書込装置とを備える。タグチップは、磁
気的に管理データを保持するための複数の磁性体メモリ
セルが配置されたメモリアレイ部を有する薄膜磁性体記
憶装置を含む。薄膜磁性体記憶装置は、メモリアレイに
対するデータ読出およびデータ書込を実行するためのア
レイ周辺回路部と、少なくとも下面側が磁性体膜で覆わ
れた導電性配線によって構成されるアンテナ部と、アン
テナ部で受信された電波によって導電性配線に生じる誘
導電流を源にタグチップの動作電源電圧を生成する電源
制御部と、アンテナ部によって、管理データ読出装置お
よび管理データ書込装置との間で送受信される電波に基
づいて、メモリアレイ部に記憶された管理データの読出
および書込を、アレイ周辺回路部へ指示するための送受
信部とを含む。
ば、流通管理システムであって、流通品に一体に埋め込
まれたタグチップと、流通品の管理データの照合および
登録を行なうためのデータベース部と、タグチップから
管理データを非接触に読出して、読出した管理データを
データベースに対して照合するための管理データ読出装
置と、管理データをタグチップへ非接触に書込むととも
に、書込まれた管理データをデータベースに登録するた
めの管理データ書込装置とを備える。タグチップは、磁
気的に管理データを保持するための複数の磁性体メモリ
セルが配置されたメモリアレイ部を有する薄膜磁性体記
憶装置を含む。薄膜磁性体記憶装置は、メモリアレイに
対するデータ読出およびデータ書込を実行するためのア
レイ周辺回路部と、少なくとも下面側が磁性体膜で覆わ
れた導電性配線によって構成されるアンテナ部と、アン
テナ部で受信された電波によって導電性配線に生じる誘
導電流を源にタグチップの動作電源電圧を生成する電源
制御部と、アンテナ部によって、管理データ読出装置お
よび管理データ書込装置との間で送受信される電波に基
づいて、メモリアレイ部に記憶された管理データの読出
および書込を、アレイ周辺回路部へ指示するための送受
信部とを含む。
【００４１】この発明のさらに別の局面に従えば、製造
工程管理システムであって、所定の複数の製造工程を経
由する半製品に付加されたＩＤチップと、各製造工程に
おいて、ＩＤチップとの間で工程管理データを非接触に
授受するための工程管理装置とを備える。ＩＤチップ
は、磁気的に工程管理データを保持するための複数の磁
性体メモリセルが配置されたメモリアレイ部を有する薄
膜磁性体記憶装置を含む。薄膜磁性体記憶装置は、メモ
リアレイに対するデータ読出およびデータ書込を実行す
るためのアレイ周辺回路部と、少なくとも下面側が磁性
体膜で覆われた導電性配線によって構成されるアンテナ
部と、アンテナ部で受信された電波によって導電性配線
に生じる誘導電流を源に薄膜磁性体記憶装置の動作電源
電圧を生成する電源制御部と、アンテナ部によって工程
管理装置との間で送受信される電波に基づいて、メモリ
アレイ部に記憶された工程管理データの読出および書込
を、アレイ周辺回路部に対して指示するための送受信部
とを含む。
工程管理システムであって、所定の複数の製造工程を経
由する半製品に付加されたＩＤチップと、各製造工程に
おいて、ＩＤチップとの間で工程管理データを非接触に
授受するための工程管理装置とを備える。ＩＤチップ
は、磁気的に工程管理データを保持するための複数の磁
性体メモリセルが配置されたメモリアレイ部を有する薄
膜磁性体記憶装置を含む。薄膜磁性体記憶装置は、メモ
リアレイに対するデータ読出およびデータ書込を実行す
るためのアレイ周辺回路部と、少なくとも下面側が磁性
体膜で覆われた導電性配線によって構成されるアンテナ
部と、アンテナ部で受信された電波によって導電性配線
に生じる誘導電流を源に薄膜磁性体記憶装置の動作電源
電圧を生成する電源制御部と、アンテナ部によって工程
管理装置との間で送受信される電波に基づいて、メモリ
アレイ部に記憶された工程管理データの読出および書込
を、アレイ周辺回路部に対して指示するための送受信部
とを含む。
【００４２】好ましくは、半製品が所定の複数の製造工
程の全てを経由した場合に、ＩＤチップは除去される。
程の全てを経由した場合に、ＩＤチップは除去される。
【００４３】また好ましくは、除去されたＩＤチップ
は、工程管理データを再登録された後に、他の半製品へ
付加される。
は、工程管理データを再登録された後に、他の半製品へ
付加される。
【００４４】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示すものとする。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示すものとする。
【００４５】［実施の形態１］図１は、本発明の実施の
形態１に従う薄膜磁性体記憶装置１Ａの構成を示す概略
ブロック図である。
形態１に従う薄膜磁性体記憶装置１Ａの構成を示す概略
ブロック図である。
【００４６】図１を参照して、実施の形態１に従う薄膜
磁性体記憶装置１Ａは、不揮発的なデータ記憶を実行す
るためのＭＲＡＭ部２と、ＭＲＡＭ部２と外部との間に
おけるデータ授受を制御するための周辺回路部３と、外
部との間で電波を送受信するためのアンテナ部４とを備
える。アンテナ部４は、チップ外周部にループ状に形成
されたインダクタンス配線５によって形成される。周辺
回路部３は、アンテナ部４によって外部との間で送受信
される電波に基づいて、ＭＲＡＭ部２の動作を制御す
る。
磁性体記憶装置１Ａは、不揮発的なデータ記憶を実行す
るためのＭＲＡＭ部２と、ＭＲＡＭ部２と外部との間に
おけるデータ授受を制御するための周辺回路部３と、外
部との間で電波を送受信するためのアンテナ部４とを備
える。アンテナ部４は、チップ外周部にループ状に形成
されたインダクタンス配線５によって形成される。周辺
回路部３は、アンテナ部４によって外部との間で送受信
される電波に基づいて、ＭＲＡＭ部２の動作を制御す
る。
【００４７】図２は、図１に示されたインダクタンス配
線の配置および構造を示す概念図である。
線の配置および構造を示す概念図である。
【００４８】図２を参照して、アンテナ部４を構成する
インダクタンス配線５は、ループ状に形成される。図２
中の（ａ），（ｂ）には、インダクタンス配線の構造例
を示すためのＰ−Ｑ断面図が示される。
インダクタンス配線５は、ループ状に形成される。図２
中の（ａ），（ｂ）には、インダクタンス配線の構造例
を示すためのＰ−Ｑ断面図が示される。
【００４９】図２（ａ）を参照して、インダクタンス配
線５は、導電性材料として形成された金属配線６と、金
属配線６の下部に形成された磁性体膜７とを有する。あ
るいは、図２（ｂ）を参照して、インダクタンス配線５
は、金属配線６と金属配線６の側面部および下面部に対
応して形成された磁性体膜７とを有する。このように、
インダクタンス配線５は、その下面部もしくは下面部お
よび側面部を磁性体膜７で覆われているので、金属配線
６を流れる電流によって生じる磁束を磁性体膜７のシー
ルドによって閉じ込めることができる。この結果、イン
ダクタンス配線５のインダクタンス値を増大させること
ができる。
線５は、導電性材料として形成された金属配線６と、金
属配線６の下部に形成された磁性体膜７とを有する。あ
るいは、図２（ｂ）を参照して、インダクタンス配線５
は、金属配線６と金属配線６の側面部および下面部に対
応して形成された磁性体膜７とを有する。このように、
インダクタンス配線５は、その下面部もしくは下面部お
よび側面部を磁性体膜７で覆われているので、金属配線
６を流れる電流によって生じる磁束を磁性体膜７のシー
ルドによって閉じ込めることができる。この結果、イン
ダクタンス配線５のインダクタンス値を増大させること
ができる。
【００５０】このように、インダクタンス値が増大した
配線を用いてアンテナ部を形成することにより、配線
長、すなわち配線ループ数を少なくしても、通信能力を
確保したアンテナを形成することができる。このため、
同一の通信能力を有するアンテナ部を、より小型に形成
することが可能になる。このため、通信機能を有する薄
膜磁性体記憶装置の小型化を図ることができる。なお、
後ほど詳細に説明するように、薄膜磁性体記憶装置の製
造においては、メモリアレイ部１０において、磁性体膜
の製造工程が必然的に含まれるため、この製造工程を利
用すれば、特別の専用工程を新たに設けることなく、ア
ンテナとして用いるためのインダクタンス値の大きいイ
ンダクタンス配線を作製することができる。
配線を用いてアンテナ部を形成することにより、配線
長、すなわち配線ループ数を少なくしても、通信能力を
確保したアンテナを形成することができる。このため、
同一の通信能力を有するアンテナ部を、より小型に形成
することが可能になる。このため、通信機能を有する薄
膜磁性体記憶装置の小型化を図ることができる。なお、
後ほど詳細に説明するように、薄膜磁性体記憶装置の製
造においては、メモリアレイ部１０において、磁性体膜
の製造工程が必然的に含まれるため、この製造工程を利
用すれば、特別の専用工程を新たに設けることなく、ア
ンテナとして用いるためのインダクタンス値の大きいイ
ンダクタンス配線を作製することができる。
【００５１】再び図１を参照して、ＭＲＡＭ部２は、図
１７に示したのと同様の構成を有するＭＴＪメモリセル
が行列状に配されたメモリアレイ部１０と、メモリアレ
イ部１０に対するデータ読出およびデータ書込動作を実
行するためのメモリ周辺回路部１１とを含む。
１７に示したのと同様の構成を有するＭＴＪメモリセル
が行列状に配されたメモリアレイ部１０と、メモリアレ
イ部１０に対するデータ読出およびデータ書込動作を実
行するためのメモリ周辺回路部１１とを含む。
【００５２】周辺回路部３は、変復調／セキュリティ部
１２と、送受信部１３と、電源制御部１４とを含む。電
源制御部１４は、アンテナ部４に受信された電波によっ
てインダクタンス配線５に生じた誘導電流を源として、
薄膜磁性体記憶装置１Ａの動作電源電圧を発生させると
ともに、その電圧レベルを制御する。送受信部１３は、
アンテナ部４を介して、ＭＲＡＭ部２への動作指示およ
びＭＲＡＭ部２に対する入出力データを、外部との間で
送受信する。
１２と、送受信部１３と、電源制御部１４とを含む。電
源制御部１４は、アンテナ部４に受信された電波によっ
てインダクタンス配線５に生じた誘導電流を源として、
薄膜磁性体記憶装置１Ａの動作電源電圧を発生させると
ともに、その電圧レベルを制御する。送受信部１３は、
アンテナ部４を介して、ＭＲＡＭ部２への動作指示およ
びＭＲＡＭ部２に対する入出力データを、外部との間で
送受信する。
【００５３】変復調／セキュリティ部１２は、送受信部
１３によって受信された信号の復調、および送受信部１
３から送信される信号の変調を行なう。さらに、変復調
／セキュリティ部１２は、送受信部１３によって送受信
される信号に対して、セキュリティ確保のためのデータ
処理を実行して、ＭＲＡＭ部２に対する動作指示を生成
する。動作指示には、ＭＲＡＭ部２で実行されるべきコ
マンドを示す指示や、アドレス信号に相当するアドレス
選択指示が含まれる。すなわち、ＭＲＡＭ部２への動作
指示は、変復調／セキュリティ部１２によって復調され
た信号に含まれる、外部からの指示に基づいて実行され
る。
１３によって受信された信号の復調、および送受信部１
３から送信される信号の変調を行なう。さらに、変復調
／セキュリティ部１２は、送受信部１３によって送受信
される信号に対して、セキュリティ確保のためのデータ
処理を実行して、ＭＲＡＭ部２に対する動作指示を生成
する。動作指示には、ＭＲＡＭ部２で実行されるべきコ
マンドを示す指示や、アドレス信号に相当するアドレス
選択指示が含まれる。すなわち、ＭＲＡＭ部２への動作
指示は、変復調／セキュリティ部１２によって復調され
た信号に含まれる、外部からの指示に基づいて実行され
る。
【００５４】図３は、図１に示された周辺回路部３の構
成を詳細に説明するためのブロック図である。
成を詳細に説明するためのブロック図である。
【００５５】図３を参照して、電源制御部１４は、電源
配線１５と、整流器１６と、リファレンス生成回路１７
と、シャントレギュレータ１８と、電源検出回路１９と
を含む。電源配線１５は、薄膜磁性体記憶装置１Ａの内
部回路群へ、動作電源電圧である内部電源電圧Ｖｃｃを
伝達する。整流器１６は、アンテナ部４を構成するイン
ダクタンス配線５に生じた誘導電流を直流変換する。リ
ファレンス生成回路１７は、半導体のバイポーラアクシ
ョンを利用して、バンドギャップに基づいて基準電圧Ｖ
ｐｒを高精度に生成する。たとえば、基準電圧Ｖｐｒ
は、約１．３Ｖ程度に設定される。シャントレギュレー
タ１８は、整流器１６によって直流電流に変換された誘
導電流を源に、基準電圧Ｖｐｒに基づいた内部電源電圧
Ｖｃｃを電源配線１５に生成する。
配線１５と、整流器１６と、リファレンス生成回路１７
と、シャントレギュレータ１８と、電源検出回路１９と
を含む。電源配線１５は、薄膜磁性体記憶装置１Ａの内
部回路群へ、動作電源電圧である内部電源電圧Ｖｃｃを
伝達する。整流器１６は、アンテナ部４を構成するイン
ダクタンス配線５に生じた誘導電流を直流変換する。リ
ファレンス生成回路１７は、半導体のバイポーラアクシ
ョンを利用して、バンドギャップに基づいて基準電圧Ｖ
ｐｒを高精度に生成する。たとえば、基準電圧Ｖｐｒ
は、約１．３Ｖ程度に設定される。シャントレギュレー
タ１８は、整流器１６によって直流電流に変換された誘
導電流を源に、基準電圧Ｖｐｒに基づいた内部電源電圧
Ｖｃｃを電源配線１５に生成する。
【００５６】電源検出回路１９は、電源配線１５の電圧
レベルが所定レベルに達しているかどうかを検出する。
すなわち、内部電源電圧Ｖｃｃが所定レベル以上である
場合には、薄膜磁性体記憶装置１Ａは回路動作が保証さ
れるので、電源検出回路１９は、通常の内部回路動作を
許可する信号を生成する。一方、外部からの電波が途絶
えて、誘導電流を源とする内部電源電圧Ｖｃｃが所定レ
ベルを下回ると、電源検出回路１９は、通常の内部回路
動作を中止して、ＭＲＡＭ部２内でのデータ保護を指示
するための信号を生成する。
レベルが所定レベルに達しているかどうかを検出する。
すなわち、内部電源電圧Ｖｃｃが所定レベル以上である
場合には、薄膜磁性体記憶装置１Ａは回路動作が保証さ
れるので、電源検出回路１９は、通常の内部回路動作を
許可する信号を生成する。一方、外部からの電波が途絶
えて、誘導電流を源とする内部電源電圧Ｖｃｃが所定レ
ベルを下回ると、電源検出回路１９は、通常の内部回路
動作を中止して、ＭＲＡＭ部２内でのデータ保護を指示
するための信号を生成する。
【００５７】送受信部１３は、通信コントロール回路２
０と、キャリア抽出回路２１と、送信回路２２とを有す
る。通信コントロール回路２０は、アンテナ部４を介し
た外部との間での電波の送受信を制御する。具体的に
は、通信コントロール回路２０は、電波の送受信タイミ
ングの制御を主に行なう。たとえば、通信コントロール
回路２０は、外部からの電波受信期間には、アンテナ部
４からの電波の送信の停止させる。また、通信コントロ
ール回路２０は、外部への電波送信時には、外部からデ
ータ受信体制が整ったことの通知を受けてから、送信を
開始させる。キャリア抽出回路２１は、アンテナ部４に
受信された電波からキャリア信号Ｓｃ（周波数ｆｃ）を
抽出する。送信回路２２は、外部に送信される電波を、
アンテナ部４に対して送出する。
０と、キャリア抽出回路２１と、送信回路２２とを有す
る。通信コントロール回路２０は、アンテナ部４を介し
た外部との間での電波の送受信を制御する。具体的に
は、通信コントロール回路２０は、電波の送受信タイミ
ングの制御を主に行なう。たとえば、通信コントロール
回路２０は、外部からの電波受信期間には、アンテナ部
４からの電波の送信の停止させる。また、通信コントロ
ール回路２０は、外部への電波送信時には、外部からデ
ータ受信体制が整ったことの通知を受けてから、送信を
開始させる。キャリア抽出回路２１は、アンテナ部４に
受信された電波からキャリア信号Ｓｃ（周波数ｆｃ）を
抽出する。送信回路２２は、外部に送信される電波を、
アンテナ部４に対して送出する。
【００５８】変復調／セキュリティ部１２は、発振器２
３と、同期調整回路２４と、データ処理回路２５と、復
調回路２６と、変調回路２７とを有する。
３と、同期調整回路２４と、データ処理回路２５と、復
調回路２６と、変調回路２７とを有する。
【００５９】発振器２３は、基準周波数ｆｏの基準クロ
ックを発生する。同期調整回路２４は、たとえばフェー
ズロックドループ（ＰＬＬ）で形成され、発振器２３に
よって生成された基準クロックをもとに、キャリア信号
Ｓｃと同期したクロック信号ＣＫｃを生成する。同期調
整されたクロック信号ＣＫｃは、復調回路２６および変
調回路２７に伝達される。
ックを発生する。同期調整回路２４は、たとえばフェー
ズロックドループ（ＰＬＬ）で形成され、発振器２３に
よって生成された基準クロックをもとに、キャリア信号
Ｓｃと同期したクロック信号ＣＫｃを生成する。同期調
整されたクロック信号ＣＫｃは、復調回路２６および変
調回路２７に伝達される。
【００６０】復調回路２６は、クロック信号ＣＫｃを用
いて、キャリア信号Ｓｃに乗って送信されてくる、書込
データあるいは動作指示の列を含む送信信号をキャリア
信号Ｓｃから抽出する。セキュリティ確保のために、外
部からの送信信号は、暗号化された状態でキャリア信号
に乗せられている。データ処理回路２５は、暗号化され
た送信信号を復号して、外部からの書込データあるいは
動作指示を得るための処理を行なう。
いて、キャリア信号Ｓｃに乗って送信されてくる、書込
データあるいは動作指示の列を含む送信信号をキャリア
信号Ｓｃから抽出する。セキュリティ確保のために、外
部からの送信信号は、暗号化された状態でキャリア信号
に乗せられている。データ処理回路２５は、暗号化され
た送信信号を復号して、外部からの書込データあるいは
動作指示を得るための処理を行なう。
【００６１】データ処理回路２５は、ＭＲＡＭ部２から
の読出データを外部へ送信する場合には、送信される読
出データを暗号化して、変調回路２７へ送出する。変調
回路２７は、データ処理回路２５からの暗号化された読
出データを、外部へ送信するキャリア信号に乗せるため
の処理を行なう。
の読出データを外部へ送信する場合には、送信される読
出データを暗号化して、変調回路２７へ送出する。変調
回路２７は、データ処理回路２５からの暗号化された読
出データを、外部へ送信するキャリア信号に乗せるため
の処理を行なう。
【００６２】ＭＲＡＭ部２は、データ処理回路２５で復
号された外部からの動作指示に従って、データＤＡＴの
入出力を実行する。なお、データＤＡＴは、上記の読出
データおよび書込データを総括的に表記したものであ
る。次に、ＭＲＡＭ部２の構成について説明する。
号された外部からの動作指示に従って、データＤＡＴの
入出力を実行する。なお、データＤＡＴは、上記の読出
データおよび書込データを総括的に表記したものであ
る。次に、ＭＲＡＭ部２の構成について説明する。
【００６３】図４は、ＭＲＡＭ部２の構成を説明する回
路図である。図４においては、メモリアレイ部１０と、
メモリ周辺回路部１１のうちのデータ読出およびデータ
書込動作に用いられる主な回路部分の構成が代表的に示
される。
路図である。図４においては、メモリアレイ部１０と、
メモリ周辺回路部１１のうちのデータ読出およびデータ
書込動作に用いられる主な回路部分の構成が代表的に示
される。
【００６４】図４を参照して、メモリアレイ部１０に
は、ＭＴＪメモリセルＭＣが行列状に配置される。メモ
リセル行にそれぞれ対応してワード線ＷＬおよびライト
ディジット線ＷＤＬが配置され、メモリセル列にそれぞ
れ対応して、ビット線ＢＬおよびソース線ＳＬが配置さ
れる。ＭＴＪメモリセルＭＣの各々は、図１７で説明し
たのと同様の構成を有し、対応するビット線ＢＬおよび
ソース線ＳＬの間に接続される、トンネル磁気抵抗素子
ＴＭＲおよびアクセストランジスタＡＴＲを含む。
は、ＭＴＪメモリセルＭＣが行列状に配置される。メモ
リセル行にそれぞれ対応してワード線ＷＬおよびライト
ディジット線ＷＤＬが配置され、メモリセル列にそれぞ
れ対応して、ビット線ＢＬおよびソース線ＳＬが配置さ
れる。ＭＴＪメモリセルＭＣの各々は、図１７で説明し
たのと同様の構成を有し、対応するビット線ＢＬおよび
ソース線ＳＬの間に接続される、トンネル磁気抵抗素子
ＴＭＲおよびアクセストランジスタＡＴＲを含む。
【００６５】トンネル磁気抵抗素子ＴＭＲは、既に説明
したように、磁化方向に応じた電気抵抗を有する。すな
わち、データ読出前においては、各ＭＴＪメモリセルに
おいて、トンネル磁気抵抗素子ＴＭＲは、Ｈレベル
（“１”）およびＬレベル（“０”）のいずれかのデー
タを記憶するために、所定の方向に沿って磁化されて、
その電気抵抗はＲｍａｘおよびＲｍｉｎのいずれかに設
定される。
したように、磁化方向に応じた電気抵抗を有する。すな
わち、データ読出前においては、各ＭＴＪメモリセルに
おいて、トンネル磁気抵抗素子ＴＭＲは、Ｈレベル
（“１”）およびＬレベル（“０”）のいずれかのデー
タを記憶するために、所定の方向に沿って磁化されて、
その電気抵抗はＲｍａｘおよびＲｍｉｎのいずれかに設
定される。
【００６６】各ソース線ＳＬは、接地電圧ＧＮＤと結合
される。これにより、各アクセストランジスタＡＴＲの
ソース電圧は、接地電圧ＧＮＤに固定される。これによ
り、対応するワード線ＷＬがＨレベルに活性化される選
択行において、トンネル磁気抵抗素子ＴＭＲは、接地電
圧ＧＮＤにプルダウンされた状態で、ビット線ＢＬと接
続される。
される。これにより、各アクセストランジスタＡＴＲの
ソース電圧は、接地電圧ＧＮＤに固定される。これによ
り、対応するワード線ＷＬがＨレベルに活性化される選
択行において、トンネル磁気抵抗素子ＴＭＲは、接地電
圧ＧＮＤにプルダウンされた状態で、ビット線ＢＬと接
続される。
【００６７】次に、メモリアレイ部１０における行選択
を実行するための行選択回路４０および４１の回路構成
について説明する。図１に示したメモリ周辺回路部１１
に含まれる行選択回路４０および４１は、メモリセル行
ごとに配置された行ドライバ８０を有する。行ドライバ
８０は、対応するメモリセル行のデコード結果を示すデ
コード信号Ｒｄに基づいて、対応するワード線ＷＬおよ
びライトディジット線ＷＤＬの活性化を制御する。
を実行するための行選択回路４０および４１の回路構成
について説明する。図１に示したメモリ周辺回路部１１
に含まれる行選択回路４０および４１は、メモリセル行
ごとに配置された行ドライバ８０を有する。行ドライバ
８０は、対応するメモリセル行のデコード結果を示すデ
コード信号Ｒｄに基づいて、対応するワード線ＷＬおよ
びライトディジット線ＷＤＬの活性化を制御する。
【００６８】デコード信号Ｒｄは、図示しないデコード
回路によって得られ、対応するメモリセル行が選択され
た場合に、Ｈレベル（たとえば、内部電源電圧Ｖｃｃ）
に設定される。すなわち、選択行に対応するノードＮｄ
はＨレベルに設定され、それ以外では、ノードＮｄはＬ
レベル（たとえば、接地電圧ＧＮＤ）に設定される。少
なくとも、１回のデータ読出動作および１回のデータ書
込動作内において、各メモリセル行のデコード信号Ｒｄ
は、図示しないラッチ回路によってノードＮｄに保持さ
れる。
回路によって得られ、対応するメモリセル行が選択され
た場合に、Ｈレベル（たとえば、内部電源電圧Ｖｃｃ）
に設定される。すなわち、選択行に対応するノードＮｄ
はＨレベルに設定され、それ以外では、ノードＮｄはＬ
レベル（たとえば、接地電圧ＧＮＤ）に設定される。少
なくとも、１回のデータ読出動作および１回のデータ書
込動作内において、各メモリセル行のデコード信号Ｒｄ
は、図示しないラッチ回路によってノードＮｄに保持さ
れる。
【００６９】行ドライバ８０は、ノードＮｄおよびライ
トディジット線ＷＤＬの一端側の間に設けられるトラン
ジスタスイッチ８２と、ノードＮｄおよびワード線ＷＬ
の一端側の間に設けられたトランジスタスイッチ８４と
を有する。トランジスタスイッチ８２のゲートには、Ｍ
ＴＪメモリセルへのデータ書込時にＨレベルに活性化さ
れる制御信号ＷＥが与えられる。トランジスタスイッチ
８４のゲートには、ＭＴＪメモリセルからのデータ読出
時にＨレベルに活性化される制御信号ＲＥが入力され
る。
トディジット線ＷＤＬの一端側の間に設けられるトラン
ジスタスイッチ８２と、ノードＮｄおよびワード線ＷＬ
の一端側の間に設けられたトランジスタスイッチ８４と
を有する。トランジスタスイッチ８２のゲートには、Ｍ
ＴＪメモリセルへのデータ書込時にＨレベルに活性化さ
れる制御信号ＷＥが与えられる。トランジスタスイッチ
８４のゲートには、ＭＴＪメモリセルからのデータ読出
時にＨレベルに活性化される制御信号ＲＥが入力され
る。
【００７０】したがって、各行ドライバ８０において、
データ書込時には、トランジスタスイッチ８２がターン
オンするとともにトランジスタスイッチ８４がターンオ
ンし、データ読出時にはトランジスタスイッチ８４がタ
ーンオンするとともにトランジスタスイッチ８２がター
ンオンする。
データ書込時には、トランジスタスイッチ８２がターン
オンするとともにトランジスタスイッチ８４がターンオ
ンし、データ読出時にはトランジスタスイッチ８４がタ
ーンオンするとともにトランジスタスイッチ８２がター
ンオンする。
【００７１】さらに、各メモリセル行に対応して、デー
タ書込時を含むデータ読出時以外において、ワード線Ｗ
Ｌの他端側を接地電圧ＧＮＤと結合するためのトランジ
スタスイッチ９０と、ライトディジット線ＷＤＬの他端
側を、接地電圧ＧＮＤと接続するためのトランジスタス
イッチ９２とが配置される。トランジスタスイッチ９０
および９２は、各メモリセル行において、行ドライバ８
０とメモリアレイ部１０を挟んで反対側に配置される。
タ書込時を含むデータ読出時以外において、ワード線Ｗ
Ｌの他端側を接地電圧ＧＮＤと結合するためのトランジ
スタスイッチ９０と、ライトディジット線ＷＤＬの他端
側を、接地電圧ＧＮＤと接続するためのトランジスタス
イッチ９２とが配置される。トランジスタスイッチ９０
および９２は、各メモリセル行において、行ドライバ８
０とメモリアレイ部１０を挟んで反対側に配置される。
【００７２】トランジスタスイッチ９０は、制御信号Ｒ
Ｅの反転信号／ＲＥをゲートに受けて、ワード線ＷＬと
接地電圧ＧＮＤとの間に電気的に結合される。トランジ
スタスイッチ９０は、内部電源電圧Ｖｃｃと結合された
ゲートを有し、ライトディジット線ＷＤＬと接地電圧Ｇ
ＮＤとの間に電気的に結合される。図２の構成例におい
ては、トランジスタスイッチ８２，８４，９０，９２の
各々は、ＮチャネルＭＯＳトランジスタで構成される。
Ｅの反転信号／ＲＥをゲートに受けて、ワード線ＷＬと
接地電圧ＧＮＤとの間に電気的に結合される。トランジ
スタスイッチ９０は、内部電源電圧Ｖｃｃと結合された
ゲートを有し、ライトディジット線ＷＤＬと接地電圧Ｇ
ＮＤとの間に電気的に結合される。図２の構成例におい
ては、トランジスタスイッチ８２，８４，９０，９２の
各々は、ＮチャネルＭＯＳトランジスタで構成される。
【００７３】データ書込時においては、トランジスタス
イッチ８２は、制御信号ＷＥに応答してターンオンし
て、ノードＮｄの電圧、すなわち対応するメモリセル行
のデコード信号Ｒｄに基づいて、対応するライトディジ
ット線ＷＤＬを活性化する。活性化されたライトディジ
ット線ＷＤＬは、Ｈレベルに設定されたノードＮｄと接
続されるので、行ドライバ８０からオン状態のトランジ
スタスイッチ９２へ向かう方向にデータ書込電流Ｉｐが
流される。
イッチ８２は、制御信号ＷＥに応答してターンオンし
て、ノードＮｄの電圧、すなわち対応するメモリセル行
のデコード信号Ｒｄに基づいて、対応するライトディジ
ット線ＷＤＬを活性化する。活性化されたライトディジ
ット線ＷＤＬは、Ｈレベルに設定されたノードＮｄと接
続されるので、行ドライバ８０からオン状態のトランジ
スタスイッチ９２へ向かう方向にデータ書込電流Ｉｐが
流される。
【００７４】データ読出時においては、トランジスタス
イッチ９０によって、各ワード線ＷＬは接地電圧ＧＮＤ
と切離される。さらに、トランジスタスイッチ８４は、
制御信号ＲＥに応答してターンオンして、ノードＮｄの
電圧、すなわち対応するメモリセル行のデコード信号Ｒ
ｄに応じて、対応するワード線ＷＬを活性化する。活性
化されたワード線ＷＬは、Ｈレベルに設定されたノード
Ｎｄと接続される。これに応答して、選択行に対応する
アクセストランジスタＡＴＲのノードがターンオンし
て、ビット線ＢＬおよびソース線ＳＬの間に、磁気トン
ネル接合部ＭＴＪが電気的に結合される。このようにし
て、メモリアレイ部１０における行選択動作が実行され
る。
イッチ９０によって、各ワード線ＷＬは接地電圧ＧＮＤ
と切離される。さらに、トランジスタスイッチ８４は、
制御信号ＲＥに応答してターンオンして、ノードＮｄの
電圧、すなわち対応するメモリセル行のデコード信号Ｒ
ｄに応じて、対応するワード線ＷＬを活性化する。活性
化されたワード線ＷＬは、Ｈレベルに設定されたノード
Ｎｄと接続される。これに応答して、選択行に対応する
アクセストランジスタＡＴＲのノードがターンオンし
て、ビット線ＢＬおよびソース線ＳＬの間に、磁気トン
ネル接合部ＭＴＪが電気的に結合される。このようにし
て、メモリアレイ部１０における行選択動作が実行され
る。
【００７５】同様の構成は、各メモリセル行のワード線
ＷＬおよびライトディジット線ＷＤＬに対応して同様に
設けられる。なお、図４に示されるように、行ドライバ
８０は、各メモリセル行ごとに、千鳥状に配置される。
すなわち、行ドライバ８０は、ワード線ＷＬおよびライ
トディジット線ＷＤＬの一端側、およびワード線ＷＬお
よびライトディジット線ＷＤＬの他端側に、１行ごとに
交互配置される。これにより、行ドライバ８０を小面積
で効率的に配置できる。
ＷＬおよびライトディジット線ＷＤＬに対応して同様に
設けられる。なお、図４に示されるように、行ドライバ
８０は、各メモリセル行ごとに、千鳥状に配置される。
すなわち、行ドライバ８０は、ワード線ＷＬおよびライ
トディジット線ＷＤＬの一端側、およびワード線ＷＬお
よびライトディジット線ＷＤＬの他端側に、１行ごとに
交互配置される。これにより、行ドライバ８０を小面積
で効率的に配置できる。
【００７６】メモリ周辺回路部１１は、さらに、ライト
ドライバ制御回路１５０と、メモリセル列ごとに配置さ
れたライトドライバＷＤＶａ，ＷＤＶｂと、入力バッフ
ァ１７５と、データ入力端子１８０ｂとを含む。
ドライバ制御回路１５０と、メモリセル列ごとに配置さ
れたライトドライバＷＤＶａ，ＷＤＶｂと、入力バッフ
ァ１７５と、データ入力端子１８０ｂとを含む。
【００７７】変復調／セキュリティ部１２から送出され
るＭＡＲＭ部２への書込データＤＩＮは、データ入力端
子１８０ｂで受けられ、入力バッファ１７５を介してノ
ードＮｗへ伝達される。ライトドライバ制御回路１５０
は、動作指示に応答して、ノードＮｗへ伝達された書込
データおよび列選択結果に応じて、メモリセル列ごとに
書込制御信号ＷＤＴａ，ＷＤＴｂを設定する。
るＭＡＲＭ部２への書込データＤＩＮは、データ入力端
子１８０ｂで受けられ、入力バッファ１７５を介してノ
ードＮｗへ伝達される。ライトドライバ制御回路１５０
は、動作指示に応答して、ノードＮｗへ伝達された書込
データおよび列選択結果に応じて、メモリセル列ごとに
書込制御信号ＷＤＴａ，ＷＤＴｂを設定する。
【００７８】各メモリセル列において、ライトドライバ
ＷＤＶａは、対応する書込制御信号ＷＤＴａに応じて、
対応するビット線ＢＬの一端側を、内部電源電圧Ｖｃｃ
および接地電圧ＧＮＤのいずれかで駆動する。同様に、
ライトドライバＷＤＶｂは、対応する書込制御信号ＷＤ
Ｔｂに応じて、対応するビット線ＢＬの他端側を、内部
電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれかで駆動
する。
ＷＤＶａは、対応する書込制御信号ＷＤＴａに応じて、
対応するビット線ＢＬの一端側を、内部電源電圧Ｖｃｃ
および接地電圧ＧＮＤのいずれかで駆動する。同様に、
ライトドライバＷＤＶｂは、対応する書込制御信号ＷＤ
Ｔｂに応じて、対応するビット線ＢＬの他端側を、内部
電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれかで駆動
する。
【００７９】データ書込時において、選択列に対応する
書込制御信号ＷＤＴａおよびＷＤＴｂは、書込データＤ
ＩＮのレベルに応じて、ＨレベルおよびＬレベルの一方
ずつに設定される。たとえば、Ｈレベル（“１”）のデ
ータを書込む場合には、ライトドライバＷＤＶａからＷ
ＤＶｂへ向かう方向にデータ書込電流＋Ｉｗを流すため
に、書込制御信号ＷＤＴａがＨレベルに設定され、ＷＤ
ＴｂがＬレベルに設定される。反対に、Ｌレベル
（“０”）のデータを書込む場合には、ライトドライバ
ＷＤＶｂからＷＤＶａへ向かう方向にデータ書込電流−
Ｉｗを流すために、書込制御信号ＷＤＴｂがＨレベルに
設定され、ＷＤＴａはＬレベルに設定される。以下にお
いては、異なる方向のデータ書込電流＋Ｉｗおよび−Ｉ
ｗを総称して、データ書込電流±Ｉｗとも表記する。一
方、非選択列においては、書込制御信号ＷＤＴａおよび
ＷＤＴｂの各々は、Ｌレベルに設定される。また、デー
タ書込動作時以外においても、書込制御信号ＷＤＴａお
よびＷＤＴｂは、Ｌレベルに設定される。
書込制御信号ＷＤＴａおよびＷＤＴｂは、書込データＤ
ＩＮのレベルに応じて、ＨレベルおよびＬレベルの一方
ずつに設定される。たとえば、Ｈレベル（“１”）のデ
ータを書込む場合には、ライトドライバＷＤＶａからＷ
ＤＶｂへ向かう方向にデータ書込電流＋Ｉｗを流すため
に、書込制御信号ＷＤＴａがＨレベルに設定され、ＷＤ
ＴｂがＬレベルに設定される。反対に、Ｌレベル
（“０”）のデータを書込む場合には、ライトドライバ
ＷＤＶｂからＷＤＶａへ向かう方向にデータ書込電流−
Ｉｗを流すために、書込制御信号ＷＤＴｂがＨレベルに
設定され、ＷＤＴａはＬレベルに設定される。以下にお
いては、異なる方向のデータ書込電流＋Ｉｗおよび−Ｉ
ｗを総称して、データ書込電流±Ｉｗとも表記する。一
方、非選択列においては、書込制御信号ＷＤＴａおよび
ＷＤＴｂの各々は、Ｌレベルに設定される。また、デー
タ書込動作時以外においても、書込制御信号ＷＤＴａお
よびＷＤＴｂは、Ｌレベルに設定される。
【００８０】対応するライトディジット線ＷＤＬおよび
ビット線ＢＬの両方にデータ書込電流Ｉｐおよび±Ｉｗ
がそれぞれ流されるトンネル磁気抵抗素子ＴＭＲにおい
て、データ書込電流±Ｉｗの方向に応じた書込データが
磁気的に書込まれる。同様の構成は、各メモリセル列の
ビット線ＢＬに対応して同様に設けられる。なお、図２
の構成において、ライトドライバＷＤＶａおよびＷＤＶ
ｂの駆動電圧を、接地電圧ＧＮＤおよび内部電源電圧Ｖ
ｃｃ以外の電圧とすることも可能である。
ビット線ＢＬの両方にデータ書込電流Ｉｐおよび±Ｉｗ
がそれぞれ流されるトンネル磁気抵抗素子ＴＭＲにおい
て、データ書込電流±Ｉｗの方向に応じた書込データが
磁気的に書込まれる。同様の構成は、各メモリセル列の
ビット線ＢＬに対応して同様に設けられる。なお、図２
の構成において、ライトドライバＷＤＶａおよびＷＤＶ
ｂの駆動電圧を、接地電圧ＧＮＤおよび内部電源電圧Ｖ
ｃｃ以外の電圧とすることも可能である。
【００８１】次に、メモリアレイ部１０からのデータ読
出動作について説明する。メモリ周辺回路部１１は、さ
らに、選択メモリセルの電気抵抗に応じた電圧を伝達す
るためのデータ線ＤＩＯと、データ線ＤＩＯおよび各ビ
ット線ＢＬの間に設けられた読出選択ゲートＲＳＧとを
含む。読出選択ゲートＲＳＧのゲートには、対応するメ
モリセル列の選択状態を示すリードコラム選択線ＲＣＳ
Ｌが結合される。各リードコラム選択線ＲＣＳＬは、対
応するメモリセル列が選択された場合にＨレベルに活性
化される。同様の構成は、各メモリセル列に対応して設
けられる。すなわち、データ線ＤＩＯはメモリアレイ部
１０上のビット線ＢＬによって共有される。このような
構成とすることにより、選択メモリセルは、データ読出
時において、選択列のビット線ＢＬおよび対応する読出
選択ゲートＲＳＧを介してデータ線ＤＩＯと電気的に結
合される。
出動作について説明する。メモリ周辺回路部１１は、さ
らに、選択メモリセルの電気抵抗に応じた電圧を伝達す
るためのデータ線ＤＩＯと、データ線ＤＩＯおよび各ビ
ット線ＢＬの間に設けられた読出選択ゲートＲＳＧとを
含む。読出選択ゲートＲＳＧのゲートには、対応するメ
モリセル列の選択状態を示すリードコラム選択線ＲＣＳ
Ｌが結合される。各リードコラム選択線ＲＣＳＬは、対
応するメモリセル列が選択された場合にＨレベルに活性
化される。同様の構成は、各メモリセル列に対応して設
けられる。すなわち、データ線ＤＩＯはメモリアレイ部
１０上のビット線ＢＬによって共有される。このような
構成とすることにより、選択メモリセルは、データ読出
時において、選択列のビット線ＢＬおよび対応する読出
選択ゲートＲＳＧを介してデータ線ＤＩＯと電気的に結
合される。
【００８２】メモリ周辺回路部１１は、さらに、データ
読出回路１００と、データ読出電流供給回路１０５と、
出力バッファ１７０と、データ出力端子１８０ｂとをさ
らに含む。データ読出電流供給回路１０５は、内部電源
電圧Ｖｃｃおよびデータ線ＤＩＯの間に電気的に結合さ
れた電流供給トランジスタ１０７を有する。電流供給ト
ランジスタ１０７は、制御信号／ＲＥ（データ読出時に
Ｌレベルに活性化）を受けるＰチャネルＭＯＳトランジ
スタで構成される。
読出回路１００と、データ読出電流供給回路１０５と、
出力バッファ１７０と、データ出力端子１８０ｂとをさ
らに含む。データ読出電流供給回路１０５は、内部電源
電圧Ｖｃｃおよびデータ線ＤＩＯの間に電気的に結合さ
れた電流供給トランジスタ１０７を有する。電流供給ト
ランジスタ１０７は、制御信号／ＲＥ（データ読出時に
Ｌレベルに活性化）を受けるＰチャネルＭＯＳトランジ
スタで構成される。
【００８３】電流供給トランジスタ１０７は、データ読
出時において、データ線ＤＩＯを内部電源電圧Ｖｃｃと
結合することによって、データ読出電流Ｉｓを生じさせ
る。データ読出電流Ｉｓは、データ線ＤＩＯ〜選択列の
読出選択ゲートＲＳＧ〜選択列のビット線ＢＬ〜選択メ
モリセルのトンネル磁気抵抗素子ＴＭＲ〜アクセストラ
ンジスタＡＴＲ〜ソース線ＳＬ（接地電圧ＧＮＤ）の経
路を通過する。これに応じて、データ線ＤＩＯには、選
択メモリセルの電気抵抗に応じた電圧が生じる。なお、
図２においては、最も単純な構成のデータ読出電流供給
回路の例を示したが、より精密にデータ読出電流Ｉｓを
供給するために、たとえばデータ読出電流供給回路１０
５をカレントミラー構成等を有する定電流供給回路で構
成することもできる。
出時において、データ線ＤＩＯを内部電源電圧Ｖｃｃと
結合することによって、データ読出電流Ｉｓを生じさせ
る。データ読出電流Ｉｓは、データ線ＤＩＯ〜選択列の
読出選択ゲートＲＳＧ〜選択列のビット線ＢＬ〜選択メ
モリセルのトンネル磁気抵抗素子ＴＭＲ〜アクセストラ
ンジスタＡＴＲ〜ソース線ＳＬ（接地電圧ＧＮＤ）の経
路を通過する。これに応じて、データ線ＤＩＯには、選
択メモリセルの電気抵抗に応じた電圧が生じる。なお、
図２においては、最も単純な構成のデータ読出電流供給
回路の例を示したが、より精密にデータ読出電流Ｉｓを
供給するために、たとえばデータ読出電流供給回路１０
５をカレントミラー構成等を有する定電流供給回路で構
成することもできる。
【００８４】データ読出回路１００は、データ線ＤＩＯ
とノードＮ１およびＮ２との間に設けられるスイッチ回
路１１０と、ノードＮ１およびＮ２にそれぞれ対応して
設けられる電圧保持キャパシタ１１１および１１２と、
センスアンプ１２０および１３０と、ラッチ回路１４０
とを有する。
とノードＮ１およびＮ２との間に設けられるスイッチ回
路１１０と、ノードＮ１およびＮ２にそれぞれ対応して
設けられる電圧保持キャパシタ１１１および１１２と、
センスアンプ１２０および１３０と、ラッチ回路１４０
とを有する。
【００８５】スイッチ回路１１０は、１回のデータ読出
動作において、ノードＮ１およびＮ２のうちの順番に選
択される１個ずつを、データ線ＤＩＯと接続する。電圧
保持キャパシタ１１１および１１２は、ノードＮ１およ
びＮ２のそれぞれの電圧を保持するために設けられる。
動作において、ノードＮ１およびＮ２のうちの順番に選
択される１個ずつを、データ線ＤＩＯと接続する。電圧
保持キャパシタ１１１および１１２は、ノードＮ１およ
びＮ２のそれぞれの電圧を保持するために設けられる。
【００８６】センスアンプ１２０は、ノードＮ１および
Ｎ２の電圧差を増幅する。２段目のセンスアンプ１３０
は、センスアンプ１２０の出力をさらに増幅してラッチ
回路１４０に伝達する。ラッチ回路１４０は、所定タイ
ミングにおけるセンスアンプ１３０の出力をフル振幅ま
で増幅するとともにラッチして、読出信号ＲＤをノード
Ｎｒへ出力する。
Ｎ２の電圧差を増幅する。２段目のセンスアンプ１３０
は、センスアンプ１２０の出力をさらに増幅してラッチ
回路１４０に伝達する。ラッチ回路１４０は、所定タイ
ミングにおけるセンスアンプ１３０の出力をフル振幅ま
で増幅するとともにラッチして、読出信号ＲＤをノード
Ｎｒへ出力する。
【００８７】１回のデータ読出動作は、ライトディジッ
ト線ＷＤＬにバイアス電流を流さない状態で実行される
第１の読出動作と、選択列のライトディジット線ＷＤＬ
にバイアス電流を流した状態で実行される第２の読出動
作とから構成される。特に、データ書込時にライトディ
ジット線ＷＤＬを流されるデータ書込電流Ｉｐを当該バ
イアス電流としても用いることができる。この場合に
は、データ読出時にバイアス電流を供給するための回路
を新たに配置する必要がないので、回路構成を簡略化で
きる。
ト線ＷＤＬにバイアス電流を流さない状態で実行される
第１の読出動作と、選択列のライトディジット線ＷＤＬ
にバイアス電流を流した状態で実行される第２の読出動
作とから構成される。特に、データ書込時にライトディ
ジット線ＷＤＬを流されるデータ書込電流Ｉｐを当該バ
イアス電流としても用いることができる。この場合に
は、データ読出時にバイアス電流を供給するための回路
を新たに配置する必要がないので、回路構成を簡略化で
きる。
【００８８】第１の読出動作においては、対応するライ
トディジット線ＷＤＬに電流が流されていない状態（Ｉ
（ＷＤＬ）＝０）で、選択メモリセルからのデータ読出
が実行される。スイッチ回路１１０は、データ線ＤＩＯ
とノードＮ１とを接続する。これにより、第１の読出動
作におけるデータ線電圧は、電圧保持キャパシタ１１１
によって、ノードＮ１に保持される。
トディジット線ＷＤＬに電流が流されていない状態（Ｉ
（ＷＤＬ）＝０）で、選択メモリセルからのデータ読出
が実行される。スイッチ回路１１０は、データ線ＤＩＯ
とノードＮ１とを接続する。これにより、第１の読出動
作におけるデータ線電圧は、電圧保持キャパシタ１１１
によって、ノードＮ１に保持される。
【００８９】次に、第２の読出動作においては、選択行
に対応するライトディジット線ＷＤＬにバイアス電流を
流した状態（Ｉ（ＷＤＬ）＝Ｉｐ）で、すなわち、選択
メモリセルに対して磁化困難軸方向に沿った所定のバイ
アス磁界が作用した状態で、選択メモリセルからのデー
タ読出が実行される。第２のデータ読出時において、ス
イッチ回路１１０は、データ線ＤＩＯをノードＮ２と接
続する。したがって、第２のデータ読出時におけるデー
タ線電圧は、ノードＮ２に伝達され、電圧保持キャパシ
タ１１２によって保持される。
に対応するライトディジット線ＷＤＬにバイアス電流を
流した状態（Ｉ（ＷＤＬ）＝Ｉｐ）で、すなわち、選択
メモリセルに対して磁化困難軸方向に沿った所定のバイ
アス磁界が作用した状態で、選択メモリセルからのデー
タ読出が実行される。第２のデータ読出時において、ス
イッチ回路１１０は、データ線ＤＩＯをノードＮ２と接
続する。したがって、第２のデータ読出時におけるデー
タ線電圧は、ノードＮ２に伝達され、電圧保持キャパシ
タ１１２によって保持される。
【００９０】このようなバイアス磁界を作用させること
によって、選択メモリセルのメモリセル抵抗Ｒｃｅｌｌ
は、第１の読出動作時、すなわちデータ読出動作前か
ら、記憶データレベルに応じた極性で変化する。これに
より、第２の読出動作時におけるデータ線ＤＩＯの電圧
は、第１の読出動作時よりも上昇あるいは下降する。
によって、選択メモリセルのメモリセル抵抗Ｒｃｅｌｌ
は、第１の読出動作時、すなわちデータ読出動作前か
ら、記憶データレベルに応じた極性で変化する。これに
より、第２の読出動作時におけるデータ線ＤＩＯの電圧
は、第１の読出動作時よりも上昇あるいは下降する。
【００９１】具体的には、選択メモリセルに電気抵抗Ｒ
ｍａｘに対応する記憶データ（たとえば“１”）が記憶
されている場合には、第１の読出動作時よりも第２の読
出動作時の方が、データ線電圧は高くなる。これは、デ
ィジット線電流Ｉ（ＷＤＬ）によるバイアス磁界の作用
によってメモリセル抵抗Ｒｃｅｌｌが小さくなるのに応
じて、トンネル磁気抵抗素子ＴＭＲを流れる電流が増加
するためである。これに対して、選択メモリセルに電気
抵抗Ｒｍｉｎに対応する記憶データ（たとえば“０”）
が記憶されている場合には、第１の読出動作時よりも第
２の読出動作時の方が、データ線電圧は低くなる。これ
は、ディジット線電流Ｉ（ＷＤＬ）によるバイアス磁界
の作用によってメモリセル抵抗Ｒｃｅｌｌが大きくなる
のに応じて、トンネル磁気抵抗素子ＴＭＲを流れる電流
が減少するためである。
ｍａｘに対応する記憶データ（たとえば“１”）が記憶
されている場合には、第１の読出動作時よりも第２の読
出動作時の方が、データ線電圧は高くなる。これは、デ
ィジット線電流Ｉ（ＷＤＬ）によるバイアス磁界の作用
によってメモリセル抵抗Ｒｃｅｌｌが小さくなるのに応
じて、トンネル磁気抵抗素子ＴＭＲを流れる電流が増加
するためである。これに対して、選択メモリセルに電気
抵抗Ｒｍｉｎに対応する記憶データ（たとえば“０”）
が記憶されている場合には、第１の読出動作時よりも第
２の読出動作時の方が、データ線電圧は低くなる。これ
は、ディジット線電流Ｉ（ＷＤＬ）によるバイアス磁界
の作用によってメモリセル抵抗Ｒｃｅｌｌが大きくなる
のに応じて、トンネル磁気抵抗素子ＴＭＲを流れる電流
が減少するためである。
【００９２】センスアンプ１２０は、ノードＮ１および
Ｎ２にそれぞれ保持された電圧、すなわち第１および第
２の読出動作のそれぞれにおけるデータ線電圧を比較す
る。第２の読出動作の実行後に、センスアンプ１２０の
出力をさらに増幅するセンスアンプ１３０の出力をラッ
チ回路１４０によって増幅およびラッチして読出信号Ｒ
Ｄを生成することにより、読出信号ＲＤは、選択メモリ
セルの記憶データに応じたレベルを有することになる。
出力バッファ１７０は、読出信号ＲＤに応じた読出デー
タＤＯＵＴをデータ出力端子１８０ｂへ出力する。ＭＡ
ＲＭ部２からの読出データＤＯＵＴは、データ出力端子
１８０ｂから変復調／セキュリティ部１２へ伝達され
る。
Ｎ２にそれぞれ保持された電圧、すなわち第１および第
２の読出動作のそれぞれにおけるデータ線電圧を比較す
る。第２の読出動作の実行後に、センスアンプ１２０の
出力をさらに増幅するセンスアンプ１３０の出力をラッ
チ回路１４０によって増幅およびラッチして読出信号Ｒ
Ｄを生成することにより、読出信号ＲＤは、選択メモリ
セルの記憶データに応じたレベルを有することになる。
出力バッファ１７０は、読出信号ＲＤに応じた読出デー
タＤＯＵＴをデータ出力端子１８０ｂへ出力する。ＭＡ
ＲＭ部２からの読出データＤＯＵＴは、データ出力端子
１８０ｂから変復調／セキュリティ部１２へ伝達され
る。
【００９３】このように、図４に示した構成によれば、
データ読出動作において、リファレンスセルを用いるこ
となく、選択メモリセルに対するアクセスのみでデータ
読出を実行できる。すなわち、同一のメモリセル、同一
のビット線、同一のデータ線および同一のセンスアンプ
等が含まれる同一のデータ読出経路によって実行される
電圧比較に基づいて読出データが生成される。したがっ
て、データ読出経路を構成する各回路における製造ばら
つきに起因するオフセット等の影響を回避して、データ
読出動作を高精度化できる。
データ読出動作において、リファレンスセルを用いるこ
となく、選択メモリセルに対するアクセスのみでデータ
読出を実行できる。すなわち、同一のメモリセル、同一
のビット線、同一のデータ線および同一のセンスアンプ
等が含まれる同一のデータ読出経路によって実行される
電圧比較に基づいて読出データが生成される。したがっ
て、データ読出経路を構成する各回路における製造ばら
つきに起因するオフセット等の影響を回避して、データ
読出動作を高精度化できる。
【００９４】あるいは、ＭＴＪメモリセルの電気抵抗Ｒ
ｍａｘおよびＲｍｉｎの中間的な電気抵抗を有するリフ
ァレンスセル（図示せず）を配置して、リファレンスセ
ルに基づいて生成された基準電圧をノードＮ１およびＮ
２の一方に入力する構成とすることも可能である。この
構成においては、読出信号ＲＤは、選択メモリセルと接
続されたデータ線ＤＩＯの電圧と、リファレンスセルに
基づく基準電圧との比較によって生成される。この場合
には、選択メモリセル対する１回のアクセスのみでデー
タ読出を実行できるので、データ読出動作を高速化でき
る。
ｍａｘおよびＲｍｉｎの中間的な電気抵抗を有するリフ
ァレンスセル（図示せず）を配置して、リファレンスセ
ルに基づいて生成された基準電圧をノードＮ１およびＮ
２の一方に入力する構成とすることも可能である。この
構成においては、読出信号ＲＤは、選択メモリセルと接
続されたデータ線ＤＩＯの電圧と、リファレンスセルに
基づく基準電圧との比較によって生成される。この場合
には、選択メモリセル対する１回のアクセスのみでデー
タ読出を実行できるので、データ読出動作を高速化でき
る。
【００９５】次に、薄膜磁性体記憶装置１Ａにおけるイ
ンダクタンス配線５の配置およびその製造工程について
詳細に説明する。
ンダクタンス配線５の配置およびその製造工程について
詳細に説明する。
【００９６】図５は、インダクタンス配線の配置を説明
するための薄膜磁性体記憶装置１Ａの断面図である。
するための薄膜磁性体記憶装置１Ａの断面図である。
【００９７】図５を参照して、薄膜磁性体記憶装置１Ａ
は、メモリアレイ部１０と、周辺回路部９と、アンテナ
部４とに大別される。ここで、周辺回路部９は、図１に
示したメモリ周辺回路部１１および周辺回路部３を総括
的に表記したものである。
は、メモリアレイ部１０と、周辺回路部９と、アンテナ
部４とに大別される。ここで、周辺回路部９は、図１に
示したメモリ周辺回路部１１および周辺回路部３を総括
的に表記したものである。
【００９８】薄膜磁性体記憶装置１Ａは、半導体基板Ｓ
ＵＢ上に形成される。メモリアレイ部１０においては、
図２１に示した構造図と同様に、金属配線層ＭＬ１、Ｍ
Ｌ２およびＭＬ３を用いて、ソース線ＳＬ、ライトディ
ジット線ＷＤＬおよびビット線ＢＬが、ＭＴＪメモリセ
ルに対するデータ読出およびデータ書込を実行するため
の信号配線として設けられる。
ＵＢ上に形成される。メモリアレイ部１０においては、
図２１に示した構造図と同様に、金属配線層ＭＬ１、Ｍ
Ｌ２およびＭＬ３を用いて、ソース線ＳＬ、ライトディ
ジット線ＷＤＬおよびビット線ＢＬが、ＭＴＪメモリセ
ルに対するデータ読出およびデータ書込を実行するため
の信号配線として設けられる。
【００９９】金属配線層ＭＬ２に配置されるライトディ
ジット線ＷＤＬは、図２（ｂ）に示されたインダクタン
ス配線５の断面構造と同様に、その下面部および側面部
を磁性体膜７によって覆われている。これにより、ライ
トディジット線ＷＤＬのインダクタンス値を増大させる
ことができるので、必要なデータ書込磁界を発生するの
に必要な電流量を抑制して、低消費電力化を図ることが
できる。さらに、ライトディジット線ＷＤＬによって生
じる磁束の向きを直上側に集中させることができるの
で、非選択の隣接メモリセルに対するデータ書込磁界の
影響を低減させることができる。これにより、データ誤
書込の発生を防止して、動作の信頼性を向上できる。ま
た、トンネル磁気抵抗素子ＴＭＲは、磁性体膜８で形成
される。メモリアレイ部１０のその他の部分の構造は、
図２１に示した構造図と同様であるので、詳細な説明は
繰返さない。
ジット線ＷＤＬは、図２（ｂ）に示されたインダクタン
ス配線５の断面構造と同様に、その下面部および側面部
を磁性体膜７によって覆われている。これにより、ライ
トディジット線ＷＤＬのインダクタンス値を増大させる
ことができるので、必要なデータ書込磁界を発生するの
に必要な電流量を抑制して、低消費電力化を図ることが
できる。さらに、ライトディジット線ＷＤＬによって生
じる磁束の向きを直上側に集中させることができるの
で、非選択の隣接メモリセルに対するデータ書込磁界の
影響を低減させることができる。これにより、データ誤
書込の発生を防止して、動作の信頼性を向上できる。ま
た、トンネル磁気抵抗素子ＴＭＲは、磁性体膜８で形成
される。メモリアレイ部１０のその他の部分の構造は、
図２１に示した構造図と同様であるので、詳細な説明は
繰返さない。
【０１００】図６は、磁性体膜８の構成例を示す概念図
である。図６を参照して、磁性体膜８は、自由磁化層Ｖ
Ｌを形成する薄膜であるＮｉＦｅ膜と、磁気トンネル接
合を実現するための絶縁膜であるトンネルバリアＴＢと
して設けられるＡｌ−Ａｌ2Ｏ3膜とを含む。たとえば、
このＡｌ−Ａｌ2Ｏ3膜の厚みは、０．９〜２．１［ｎｍ
（１０-9ｍ）］程度に設定される。
である。図６を参照して、磁性体膜８は、自由磁化層Ｖ
Ｌを形成する薄膜であるＮｉＦｅ膜と、磁気トンネル接
合を実現するための絶縁膜であるトンネルバリアＴＢと
して設けられるＡｌ−Ａｌ2Ｏ3膜とを含む。たとえば、
このＡｌ−Ａｌ2Ｏ3膜の厚みは、０．９〜２．１［ｎｍ
（１０-9ｍ）］程度に設定される。
【０１０１】磁性体膜８は、さらに、固定磁化層ＦＬと
して用いられるＮｉＦｅ膜と、固定磁化層ＦＬおよび自
由磁化層ＶＬとトンネルバリアＴＢとの間にそれぞれ形
成されるＣｏ膜と、固定磁化層ＦＬの磁化方向を固定す
るための反強磁性体膜ＰＬとして設けられるＦｅＭｎ膜
とを含む。既に説明したように、このように形成された
磁性体膜８によって、各メモリセルが磁気的にデータ記
憶を実行するためのトンネル磁気抵抗素子ＴＭＲが構成
される。すなわち、このような磁性体膜８は薄膜磁性体
記憶装置において必然的に形成する必要がある。
して用いられるＮｉＦｅ膜と、固定磁化層ＦＬおよび自
由磁化層ＶＬとトンネルバリアＴＢとの間にそれぞれ形
成されるＣｏ膜と、固定磁化層ＦＬの磁化方向を固定す
るための反強磁性体膜ＰＬとして設けられるＦｅＭｎ膜
とを含む。既に説明したように、このように形成された
磁性体膜８によって、各メモリセルが磁気的にデータ記
憶を実行するためのトンネル磁気抵抗素子ＴＭＲが構成
される。すなわち、このような磁性体膜８は薄膜磁性体
記憶装置において必然的に形成する必要がある。
【０１０２】再び図５を参照して、アンテナ部４におい
て、インダクタンス配線５は、ライトディジット線ＷＤ
Ｌと同一の金属配線層ＭＬ２に形成される。インダクタ
ンス配線５は、図２（ｂ）に示された断面構造を有し、
ライトディジット線ＷＤＬと同様に、金属配線６と、金
属配線６の下面部および側面部を覆うようにして形成さ
れた磁性体膜７とを有する。これにより、インダクタン
ス配線５のインダクタンス値が増大される。
て、インダクタンス配線５は、ライトディジット線ＷＤ
Ｌと同一の金属配線層ＭＬ２に形成される。インダクタ
ンス配線５は、図２（ｂ）に示された断面構造を有し、
ライトディジット線ＷＤＬと同様に、金属配線６と、金
属配線６の下面部および側面部を覆うようにして形成さ
れた磁性体膜７とを有する。これにより、インダクタン
ス配線５のインダクタンス値が増大される。
【０１０３】さらに、アンテナ部４において、インダク
タンス配線５の上層側に、メモリアレイ部１０と同様
に、磁性体膜８が形成される。メモリアレイ部１０に形
成された磁性体膜８が各メモリセルの形状に合わせて微
細加工されるのに対し、アンテナ部４に形成された磁性
体膜８は、インダクタンス配線５のインダクタンス値を
増大するために設けられているので、特に微細加工を施
す必要はない。このため、アンテナ部４においては、磁
性体膜８は、アンテナ部４の形状に応じて平面状に設け
ればよい。
タンス配線５の上層側に、メモリアレイ部１０と同様
に、磁性体膜８が形成される。メモリアレイ部１０に形
成された磁性体膜８が各メモリセルの形状に合わせて微
細加工されるのに対し、アンテナ部４に形成された磁性
体膜８は、インダクタンス配線５のインダクタンス値を
増大するために設けられているので、特に微細加工を施
す必要はない。このため、アンテナ部４においては、磁
性体膜８は、アンテナ部４の形状に応じて平面状に設け
ればよい。
【０１０４】これに対して、周辺回路部９においては、
信号配線における信号伝播遅延の発生を考慮して、ライ
トディジット線ＷＤＬおよびインダクタンス配線５と同
一の金属配線層ＭＬ２に配置される金属配線３６０に対
して、磁性体膜７は非形成とされる。さらに、磁性体膜
８についても周辺回路部９においては形成されない。こ
れにより、周辺回路部９に設けられる金属配線３６０の
インダクタンス値を抑制して、信号伝播遅延を低減する
ことができる。
信号配線における信号伝播遅延の発生を考慮して、ライ
トディジット線ＷＤＬおよびインダクタンス配線５と同
一の金属配線層ＭＬ２に配置される金属配線３６０に対
して、磁性体膜７は非形成とされる。さらに、磁性体膜
８についても周辺回路部９においては形成されない。こ
れにより、周辺回路部９に設けられる金属配線３６０の
インダクタンス値を抑制して、信号伝播遅延を低減する
ことができる。
【０１０５】次に、図５に示した構造の薄膜磁性体記憶
装置の製造工程について説明していく。
装置の製造工程について説明していく。
【０１０６】図７、８および図９は、図５に示した薄膜
磁性体記憶装置の製造工程を説明する第１、第２および
第３の断面図である。
磁性体記憶装置の製造工程を説明する第１、第２および
第３の断面図である。
【０１０７】図７を参照して、工程（０）は、ソース線
ＳＬが配置される金属配線層ＭＬ１の形成が完了した時
点に相当する。工程（１）においては、金属配線層ＭＬ
２を形成するための準備として、金属配線層ＭＬ１上
に、ＳｉＯ2等によって形成される層間絶縁膜３５０が
設けられる。
ＳＬが配置される金属配線層ＭＬ１の形成が完了した時
点に相当する。工程（１）においては、金属配線層ＭＬ
２を形成するための準備として、金属配線層ＭＬ１上
に、ＳｉＯ2等によって形成される層間絶縁膜３５０が
設けられる。
【０１０８】次に工程（２）において、ライトディジッ
ト線ＷＤＬが配置される領域３５１、トンネル磁気抵抗
素子ＴＭＲおよびアクセストランジスタＡＴＲの間のコ
ンタクトを確保するための領域３５２、信号配線３６０
を形成するための領域３５３、およびインダクタンス配
線５を形成するための領域３５４にデュアルダマシン加
工が施される。
ト線ＷＤＬが配置される領域３５１、トンネル磁気抵抗
素子ＴＭＲおよびアクセストランジスタＡＴＲの間のコ
ンタクトを確保するための領域３５２、信号配線３６０
を形成するための領域３５３、およびインダクタンス配
線５を形成するための領域３５４にデュアルダマシン加
工が施される。
【０１０９】さらに、工程（３）において、磁性体膜７
が成膜される。磁性体膜７は、磁性体およびＴｉＮ等か
らなる複数層の膜として形成されるのが一般的である。
磁性体膜は、スパッタリングもしくはＣＶＤ（Chemical
Vapor Deposition）によって形成される。なお、工程
（３）に先立って、周辺回路部９に対応してレジスト３
５５が形成される。これにより、レジスト３５５が形成
された領域は保護されて、磁性体膜７は形成されない。
工程（３）後に、レジスト３５５はアッシング等によっ
て除去される。
が成膜される。磁性体膜７は、磁性体およびＴｉＮ等か
らなる複数層の膜として形成されるのが一般的である。
磁性体膜は、スパッタリングもしくはＣＶＤ（Chemical
Vapor Deposition）によって形成される。なお、工程
（３）に先立って、周辺回路部９に対応してレジスト３
５５が形成される。これにより、レジスト３５５が形成
された領域は保護されて、磁性体膜７は形成されない。
工程（３）後に、レジスト３５５はアッシング等によっ
て除去される。
【０１１０】図８を参照して、工程（４）においては、
磁性体膜７の上層に、金属配線を形成するためのたとえ
ばＣｕ層３５６がさらに形成される。Ｃｕ層３５６は、
ダマシン加工された領域にメッキによって埋込まれて、
金属配線を形成する。次に、工程（５）において、たと
えばＣＭＰ（Chemical Mechanical Polishing）によっ
て、Ｃｕ層３５６および磁性体膜７が研磨されて、金属
配線層ＭＬ２に形成される配線群の平坦化および形状加
工等が行なわれる。これにより、金属配線層ＭＬ２に
は、メモリアレイ部１０においてライトディジット線Ｗ
ＤＬが形成され、周辺回路部９において信号配線３６０
が形成され、アンテナ部４においてインダクタンス配線
５が形成される。
磁性体膜７の上層に、金属配線を形成するためのたとえ
ばＣｕ層３５６がさらに形成される。Ｃｕ層３５６は、
ダマシン加工された領域にメッキによって埋込まれて、
金属配線を形成する。次に、工程（５）において、たと
えばＣＭＰ（Chemical Mechanical Polishing）によっ
て、Ｃｕ層３５６および磁性体膜７が研磨されて、金属
配線層ＭＬ２に形成される配線群の平坦化および形状加
工等が行なわれる。これにより、金属配線層ＭＬ２に
は、メモリアレイ部１０においてライトディジット線Ｗ
ＤＬが形成され、周辺回路部９において信号配線３６０
が形成され、アンテナ部４においてインダクタンス配線
５が形成される。
【０１１１】次に、工程（６）では、メモリアレイ部１
０において、トンネル磁気抵抗素子ＴＭＲとアクセスト
ランジスタＡＴＲとの間の電気的な結合を確保するため
のコンタクトホール３４０およびストラップ３４５が形
成される。一方、周辺回路部９およびアンテナ部４にお
いては、金属配線層ＭＬ２上に層間絶縁膜（ＳｉＯ
2等）３５７が形成される。
０において、トンネル磁気抵抗素子ＴＭＲとアクセスト
ランジスタＡＴＲとの間の電気的な結合を確保するため
のコンタクトホール３４０およびストラップ３４５が形
成される。一方、周辺回路部９およびアンテナ部４にお
いては、金属配線層ＭＬ２上に層間絶縁膜（ＳｉＯ
2等）３５７が形成される。
【０１１２】図９を参照して、次の工程（７）において
は、トンネル磁気抵抗素子ＴＭＲに相当する磁性体膜８
が形成され、ＲＩＥ（Reactive Ion Etching）等により
パターニングされる。これにより、メモリアレイ部１０
において磁性体膜８はメモリセル形状に合わせて微細加
工される。これに対し、アンテナ部４においては、磁性
体膜８は、平面状に形成される。次の工程（８）におい
て、磁性体膜８上に形成された層間絶縁膜３７０に対し
て、上層配線を設けるための領域３７１および３７２
と、上層配線とトンネル磁気抵抗素子ＴＭＲとの間のコ
ンタクトを確保するための領域３７３について、ダマシ
ン加工が実行される。
は、トンネル磁気抵抗素子ＴＭＲに相当する磁性体膜８
が形成され、ＲＩＥ（Reactive Ion Etching）等により
パターニングされる。これにより、メモリアレイ部１０
において磁性体膜８はメモリセル形状に合わせて微細加
工される。これに対し、アンテナ部４においては、磁性
体膜８は、平面状に形成される。次の工程（８）におい
て、磁性体膜８上に形成された層間絶縁膜３７０に対し
て、上層配線を設けるための領域３７１および３７２
と、上層配線とトンネル磁気抵抗素子ＴＭＲとの間のコ
ンタクトを確保するための領域３７３について、ダマシ
ン加工が実行される。
【０１１３】さらに、工程（９）において、ダマシン加
工された領域に、金属配線材料としてＣｕ層等をメッキ
によって形成し、さらにＣＭＰで加工することによっ
て、金属配線層ＭＬ３が形成される。この結果、金属配
線層ＭＬ３において、メモリアレイ部１０に対応してビ
ット線ＢＬが形成され、アンテナ部４および周辺回路部
９に対して、金属配線３８５が設けられる。
工された領域に、金属配線材料としてＣｕ層等をメッキ
によって形成し、さらにＣＭＰで加工することによっ
て、金属配線層ＭＬ３が形成される。この結果、金属配
線層ＭＬ３において、メモリアレイ部１０に対応してビ
ット線ＢＬが形成され、アンテナ部４および周辺回路部
９に対して、金属配線３８５が設けられる。
【０１１４】このような工程を経て、実施の形態１に従
う薄膜磁性体記憶装置を、インダクタンス配線５のイン
ダクタ値を増大させるための専用工程を特に設けること
なく、半導体基板上に形成することができる。すなわ
ち、インダクタンス値を増大させた配線によって形成さ
れたアンテナを搭載することによって、小型・薄形状で
通信能力が高い無線チップを、製造工程の複雑化を招く
ことなく作製することができる。また、薄膜磁性体記憶
装置は、ＥＥＰＲＯＭ等の様に高電圧を必要とせずに、
低消費電力で動作可能であるので、薄膜磁性体記憶装置
を用いた無線チップに対しては、外部からの電波によっ
て動作電源を十分に供給できる。このため、電池寿命を
考慮する必要がなく、半永久的に繰り返し使用すること
も可能である。
う薄膜磁性体記憶装置を、インダクタンス配線５のイン
ダクタ値を増大させるための専用工程を特に設けること
なく、半導体基板上に形成することができる。すなわ
ち、インダクタンス値を増大させた配線によって形成さ
れたアンテナを搭載することによって、小型・薄形状で
通信能力が高い無線チップを、製造工程の複雑化を招く
ことなく作製することができる。また、薄膜磁性体記憶
装置は、ＥＥＰＲＯＭ等の様に高電圧を必要とせずに、
低消費電力で動作可能であるので、薄膜磁性体記憶装置
を用いた無線チップに対しては、外部からの電波によっ
て動作電源を十分に供給できる。このため、電池寿命を
考慮する必要がなく、半永久的に繰り返し使用すること
も可能である。
【０１１５】［実施の形態１の変形例１］図１０は、実
施の形態１の変形例１に従う薄膜磁性体記憶装置の構造
を説明する断面図である。
施の形態１の変形例１に従う薄膜磁性体記憶装置の構造
を説明する断面図である。
【０１１６】図１０を参照して、実施の形態１の変形例
１に従う薄膜磁性体記憶装置においては、メモリセルを
構成するトンネル磁気抵抗素子ＴＭＲは、最上層の金属
配線層ＭＬｎと、その下層の金属配線層ＭＬ（ｎ−１）
との間に設けられる。すなわち、ライトディジット線Ｗ
ＤＬおよびインダクタンス配線５は、金属配線層ＭＬ
（ｎ−１）に設けられる。メモリアレイ部１０において
は、ビット線ＢＬが、最上層の金属配線層ＭＬｎに設け
られる。
１に従う薄膜磁性体記憶装置においては、メモリセルを
構成するトンネル磁気抵抗素子ＴＭＲは、最上層の金属
配線層ＭＬｎと、その下層の金属配線層ＭＬ（ｎ−１）
との間に設けられる。すなわち、ライトディジット線Ｗ
ＤＬおよびインダクタンス配線５は、金属配線層ＭＬ
（ｎ−１）に設けられる。メモリアレイ部１０において
は、ビット線ＢＬが、最上層の金属配線層ＭＬｎに設け
られる。
【０１１７】一般的に、周辺回路部９およびアンテナ部
４において、金属配線層ＭＬ（ｎ−１）およびＭＬｎ等
の最上層部分に設けられる金属配線は、信号伝播遅延が
問題とならない電源配線（代表的には、図３に示した電
源配線１５）として用いられる。したがって、実施の形
態１の変形例１に従う薄膜磁性体記憶装置においては、
ライトディジット線ＷＤＬおよびインダクタンス配線５
と同一の金属配線層ＭＬ（ｎ−１）に設けられる信号配
線３８６について、ライトディジット線ＷＤＬおよびイ
ンダクタンス配線５と同様に、その下面部または、下面
部および側面部を磁性体膜７で覆う構成とすることがで
きる。これにより、図７に示された工程（２）および工
程（３）の間に相当する、金属配線層ＭＬ（ｎ−１）を
形成する工程前において、周辺回路部９に対応する領域
にレジスト３５５を形成する必要がないので、製造工程
を簡略化することが可能である。
４において、金属配線層ＭＬ（ｎ−１）およびＭＬｎ等
の最上層部分に設けられる金属配線は、信号伝播遅延が
問題とならない電源配線（代表的には、図３に示した電
源配線１５）として用いられる。したがって、実施の形
態１の変形例１に従う薄膜磁性体記憶装置においては、
ライトディジット線ＷＤＬおよびインダクタンス配線５
と同一の金属配線層ＭＬ（ｎ−１）に設けられる信号配
線３８６について、ライトディジット線ＷＤＬおよびイ
ンダクタンス配線５と同様に、その下面部または、下面
部および側面部を磁性体膜７で覆う構成とすることがで
きる。これにより、図７に示された工程（２）および工
程（３）の間に相当する、金属配線層ＭＬ（ｎ−１）を
形成する工程前において、周辺回路部９に対応する領域
にレジスト３５５を形成する必要がないので、製造工程
を簡略化することが可能である。
【０１１８】［実施の形態１の変形例２］図１１は、本
発明の実施の形態１の変形例２に従う薄膜磁性体記憶装
置１Ｂの全体構成を示す概略ブロック図である。
発明の実施の形態１の変形例２に従う薄膜磁性体記憶装
置１Ｂの全体構成を示す概略ブロック図である。
【０１１９】図１１を参照して、実施の形態１の変形例
２に従う薄膜磁性体記憶装置１Ｂは、図１に示された薄
膜磁性体記憶装置１Ａと同様に、メモリアレイ部１０
と、メモリ周辺回路部１１と、変復調／セキュリティ部
１２と、送受信部１３と、電源制御部１４と、アンテナ
部４とを備える。図５で説明したように、実施の形態１
に従う薄膜磁性体記憶装置１Ａにおいては、トンネル磁
気抵抗素子ＴＭＲに相当する磁性体膜８を、アンテナ部
４に対応する領域には配置するものの、周辺回路部９に
対応する領域には配置しなかった。
２に従う薄膜磁性体記憶装置１Ｂは、図１に示された薄
膜磁性体記憶装置１Ａと同様に、メモリアレイ部１０
と、メモリ周辺回路部１１と、変復調／セキュリティ部
１２と、送受信部１３と、電源制御部１４と、アンテナ
部４とを備える。図５で説明したように、実施の形態１
に従う薄膜磁性体記憶装置１Ａにおいては、トンネル磁
気抵抗素子ＴＭＲに相当する磁性体膜８を、アンテナ部
４に対応する領域には配置するものの、周辺回路部９に
対応する領域には配置しなかった。
【０１２０】これに対して、実施の形態１の変形例２に
従う薄膜磁性体記憶装置１Ｂにおいては、メモリ周辺回
路部１１、変復調／セキュリティ部１２、送受信部１３
および電源制御部１４から構成される周辺回路部９全体
において、磁性体膜８が平面上に形成される。
従う薄膜磁性体記憶装置１Ｂにおいては、メモリ周辺回
路部１１、変復調／セキュリティ部１２、送受信部１３
および電源制御部１４から構成される周辺回路部９全体
において、磁性体膜８が平面上に形成される。
【０１２１】図１２は、図１１に示された薄膜磁性体記
憶装置１Ｂの断面図である。図１２と、図５に示された
実施の形態１に従う薄膜磁性体記憶装置の断面図との比
較から理解されるように、実施の形態１の変形例２に従
う構成においては、周辺回路部９においても磁性体膜８
が形成されている点が、実施の形態１に従う構成と異な
る。すなわち、実施の形態１の変形例２に従う薄膜磁性
体記憶装置の製造工程においては、図９に示された工程
（７）に対応する製造工程において、メモリアレイ部１
０においては、メモリセルの形状に合わせて磁性体膜を
微細加工してトンネル磁気抵抗素子ＴＭＲとして用い、
周辺回路部９およびアンテナ部４の両方において、磁性
体膜８を平面状に形成する。
憶装置１Ｂの断面図である。図１２と、図５に示された
実施の形態１に従う薄膜磁性体記憶装置の断面図との比
較から理解されるように、実施の形態１の変形例２に従
う構成においては、周辺回路部９においても磁性体膜８
が形成されている点が、実施の形態１に従う構成と異な
る。すなわち、実施の形態１の変形例２に従う薄膜磁性
体記憶装置の製造工程においては、図９に示された工程
（７）に対応する製造工程において、メモリアレイ部１
０においては、メモリセルの形状に合わせて磁性体膜を
微細加工してトンネル磁気抵抗素子ＴＭＲとして用い、
周辺回路部９およびアンテナ部４の両方において、磁性
体膜８を平面状に形成する。
【０１２２】このような構成とすることにより、アンテ
ナ部４を構成するループ状に形成されたインダクタンス
配線５のインダクタンス値をさらに向上することができ
る。これにより、アンテナ部４の通信能力を向上させる
ことができる。言い換えれば、同一の通信能力を得るた
めに必要なインダクタンス配線５の巻数を削減すること
ができるので、無線チップとして用いられる薄膜磁性体
記憶装置をさらに小型化できる。
ナ部４を構成するループ状に形成されたインダクタンス
配線５のインダクタンス値をさらに向上することができ
る。これにより、アンテナ部４の通信能力を向上させる
ことができる。言い換えれば、同一の通信能力を得るた
めに必要なインダクタンス配線５の巻数を削減すること
ができるので、無線チップとして用いられる薄膜磁性体
記憶装置をさらに小型化できる。
【０１２３】［実施の形態２］実施の形態２において
は、実施の形態１またはその変形例に従う薄膜磁性体記
憶装置を用いた、流通管理システムの構成について説明
する。
は、実施の形態１またはその変形例に従う薄膜磁性体記
憶装置を用いた、流通管理システムの構成について説明
する。
【０１２４】図１３は、実施の形態２に従う流通管理シ
ステムの構成を説明する概念図である。
ステムの構成を説明する概念図である。
【０１２５】図１３を参照して、実施の形態２に従う流
通管理システムは、実施の形態１またはその変形例に従
う薄膜磁性体記憶装置１Ａ（１Ｂ）が一体的に埋込まれ
た流通品６００と、データベース６１０と、データ読出
装置６２０と、データ書込装置６３０とを備える。
通管理システムは、実施の形態１またはその変形例に従
う薄膜磁性体記憶装置１Ａ（１Ｂ）が一体的に埋込まれ
た流通品６００と、データベース６１０と、データ読出
装置６２０と、データ書込装置６３０とを備える。
【０１２６】流通品６００には、無線チップとして用い
られる薄膜磁性体記憶装置１Ａまたは１Ｂを、非接触型
のタグチップとして設けられる。実施の形態２において
は、薄膜磁性体記憶装置１Ａまたは１Ｂを、単にタグチ
ップ１Ａ（１Ｂ）とも称する。タグチップ１Ａ（１Ｂ）
は、流通品６００の管理データを不揮発的に記憶する。
管理データには、当該流通品の製造、販売および保守等
に関するデータが含まれる。
られる薄膜磁性体記憶装置１Ａまたは１Ｂを、非接触型
のタグチップとして設けられる。実施の形態２において
は、薄膜磁性体記憶装置１Ａまたは１Ｂを、単にタグチ
ップ１Ａ（１Ｂ）とも称する。タグチップ１Ａ（１Ｂ）
は、流通品６００の管理データを不揮発的に記憶する。
管理データには、当該流通品の製造、販売および保守等
に関するデータが含まれる。
【０１２７】特に、実施の形態１またはその変形例に従
う、アンテナ部を小型化可能な薄膜磁性体記憶装置をタ
グチップとして用いることにより、流通品の適用範囲を
拡大できる。たとえば、有価証券等の紙質の流通品につ
いても、非接触型タグチップの埋込みが可能となる。あ
るいは、指輪のような流通品については、台座と石との
隙間にタグチップを装着することができ、ネックレスの
ような流通品については、石と石とを接続するチェーン
部にタグチップを装着することができる。
う、アンテナ部を小型化可能な薄膜磁性体記憶装置をタ
グチップとして用いることにより、流通品の適用範囲を
拡大できる。たとえば、有価証券等の紙質の流通品につ
いても、非接触型タグチップの埋込みが可能となる。あ
るいは、指輪のような流通品については、台座と石との
隙間にタグチップを装着することができ、ネックレスの
ような流通品については、石と石とを接続するチェーン
部にタグチップを装着することができる。
【０１２８】図１４は、紙質の流通品へのタグチップの
埋込み方式を説明する概念図である。
埋込み方式を説明する概念図である。
【０１２９】図１４を参照して、紙質の流通品６００
は、微小薄膜化が可能な、本発明の実施の形態１に従う
タグチップ１Ａ（１Ｂ）を表紙６０１および裏紙６０２
の間に貼り合わせるようにして埋込む。これにより、紙
質の流通品６００に対して、非接触型タグチップを一体
的に埋込むことが可能となる。
は、微小薄膜化が可能な、本発明の実施の形態１に従う
タグチップ１Ａ（１Ｂ）を表紙６０１および裏紙６０２
の間に貼り合わせるようにして埋込む。これにより、紙
質の流通品６００に対して、非接触型タグチップを一体
的に埋込むことが可能となる。
【０１３０】再び図１３を参照して、データベース６１
０は、管理データの登録および照合を行なう。データ読
出装置６２０は、タグチップ１Ａ（１Ｂ）上に形成され
たアンテナを介して送受信される電波によって、当該タ
グチップが埋め込まれた流通品６００に関する管理デー
タを非接触に読出す。データ読出装置６２０によって読
出された管理データは、データベース６１０によって照
合できる。
０は、管理データの登録および照合を行なう。データ読
出装置６２０は、タグチップ１Ａ（１Ｂ）上に形成され
たアンテナを介して送受信される電波によって、当該タ
グチップが埋め込まれた流通品６００に関する管理デー
タを非接触に読出す。データ読出装置６２０によって読
出された管理データは、データベース６１０によって照
合できる。
【０１３１】データ書込装置６３０は、タグチップ１Ａ
（１Ｂ）上に形成されたアンテナを介して送受信される
電波によって、流通品６００に関する管理データをタグ
チップ１Ａ（１Ｂ）へ非接触に書込む。データ書込装置
６３０によって書込まれる管理データは、データベース
６１０へ登録される。
（１Ｂ）上に形成されたアンテナを介して送受信される
電波によって、流通品６００に関する管理データをタグ
チップ１Ａ（１Ｂ）へ非接触に書込む。データ書込装置
６３０によって書込まれる管理データは、データベース
６１０へ登録される。
【０１３２】このような構成とすることにより、たとえ
ば流通前に流通品６００に対して、データベースに登録
される管理データをデータ書込装置６３０によって書込
んだ後に、流通経路に提供することができる。これによ
り、流通経路の任意の段階において、データ読出装置６
２０を用いて、管理データの照合を行なうことができ
る。必要に応じて、データ書込装置６３０を流通の途中
段階で用いれば、流通途中で生じた変更を反映して、管
理データを修正することも可能である。
ば流通前に流通品６００に対して、データベースに登録
される管理データをデータ書込装置６３０によって書込
んだ後に、流通経路に提供することができる。これによ
り、流通経路の任意の段階において、データ読出装置６
２０を用いて、管理データの照合を行なうことができ
る。必要に応じて、データ書込装置６３０を流通の途中
段階で用いれば、流通途中で生じた変更を反映して、管
理データを修正することも可能である。
【０１３３】さらに、流通品６００が繰返し流通される
場合には、データ書込装置６３０によって新たな管理デ
ータをタグチップ１Ａ（１Ｂ）に書込むとともに、デー
タベース６１０に登録した上で、再び流通経路に供すれ
ばよい。
場合には、データ書込装置６３０によって新たな管理デ
ータをタグチップ１Ａ（１Ｂ）に書込むとともに、デー
タベース６１０に登録した上で、再び流通経路に供すれ
ばよい。
【０１３４】このように、小型化されたアンテナを内蔵
する薄膜磁性体記憶装置をタグチップとして用いて流通
管理システムを構成することによって、非接触な管理デ
ータの授受によって流通管理を行なうことが可能な流通
品の範囲を拡大することができる。また、外部からの電
波によってタグチップの動作電源を十分に供給できるた
め、電池寿命を考慮する必要がなく、半永久的に繰り返
し使用することも可能である。
する薄膜磁性体記憶装置をタグチップとして用いて流通
管理システムを構成することによって、非接触な管理デ
ータの授受によって流通管理を行なうことが可能な流通
品の範囲を拡大することができる。また、外部からの電
波によってタグチップの動作電源を十分に供給できるた
め、電池寿命を考慮する必要がなく、半永久的に繰り返
し使用することも可能である。
【０１３５】［実施の形態３］実施の形態３において
は、実施の形態１およびその変形例で示した薄膜磁性体
記憶装置をＩＤチップとして用いる製造工程管理システ
ムの構成について説明する。
は、実施の形態１およびその変形例で示した薄膜磁性体
記憶装置をＩＤチップとして用いる製造工程管理システ
ムの構成について説明する。
【０１３６】図１５は、実施の形態３に従う製造工程管
理システムの構成を説明する概念図である。
理システムの構成を説明する概念図である。
【０１３７】図１５を参照して、実施の形態３に従う製
造工程管理システムは、実施の形態１またはその変形例
に従う薄膜磁性体記憶装置１Ａ（１Ｂ）が付加された半
製品６０５と、半製品６０５が経由する所定の複数の製
造工程７００〜７０６と、工程管理装置７１０とを備え
る。
造工程管理システムは、実施の形態１またはその変形例
に従う薄膜磁性体記憶装置１Ａ（１Ｂ）が付加された半
製品６０５と、半製品６０５が経由する所定の複数の製
造工程７００〜７０６と、工程管理装置７１０とを備え
る。
【０１３８】製造工程に投入された半製品６０５には、
無線チップとして用いられる薄膜磁性体記憶装置１Ａま
たは１Ｂが、当該半製品の工程管理データを記憶するた
めの非接触型のＩＤ（Identification）チップとして付
加される。実施の形態３においては、半製品６０５に付
加された薄膜磁性体記憶装置１Ａ（１Ｂ）を、単にＩＤ
チップ１Ａ（１Ｂ）とも称する。
無線チップとして用いられる薄膜磁性体記憶装置１Ａま
たは１Ｂが、当該半製品の工程管理データを記憶するた
めの非接触型のＩＤ（Identification）チップとして付
加される。実施の形態３においては、半製品６０５に付
加された薄膜磁性体記憶装置１Ａ（１Ｂ）を、単にＩＤ
チップ１Ａ（１Ｂ）とも称する。
【０１３９】工程管理装置７１０は、ＩＤチップ１Ａ
（１Ｂ）との間で、工程管理データを授受する。実施の
形態１およびその変形例で説明したように、工程管理装
置７１０とＩＤチップ１Ａ（１Ｂ）との間におけるデー
タ授受は、ＩＤチップ上に形成されたインダクタンス配
線によって構成されるアンテナ部を介して送受信される
電波に基づいて実行される。半製品６０５は、所定の順
序に従って、製造工程７００〜７０６のそれぞれを経由
する。すべての製造工程を経由した後に、半製品６０５
は、ＩＤチップ１Ａ（１Ｂ）が除去されて、最終製品６
０５Ｆとなり出荷される。
（１Ｂ）との間で、工程管理データを授受する。実施の
形態１およびその変形例で説明したように、工程管理装
置７１０とＩＤチップ１Ａ（１Ｂ）との間におけるデー
タ授受は、ＩＤチップ上に形成されたインダクタンス配
線によって構成されるアンテナ部を介して送受信される
電波に基づいて実行される。半製品６０５は、所定の順
序に従って、製造工程７００〜７０６のそれぞれを経由
する。すべての製造工程を経由した後に、半製品６０５
は、ＩＤチップ１Ａ（１Ｂ）が除去されて、最終製品６
０５Ｆとなり出荷される。
【０１４０】図１６は、実施の形態３に従う製造工程管
理方法を説明するフローチャートである。
理方法を説明するフローチャートである。
【０１４１】図１６を参照して、半製品が工程に投入さ
れるときに（ステップＳ１００）、工程管理データを不
揮発的に記憶するためのＩＤチップが付加される（ステ
ップＳ１１０）。ＩＤチップに記憶される工程管理デー
タには、ＩＤチップが組込まれた半製品が経由すべき製
造工程の順序や、各製造工程の経由実績等が記憶され
る。
れるときに（ステップＳ１００）、工程管理データを不
揮発的に記憶するためのＩＤチップが付加される（ステ
ップＳ１１０）。ＩＤチップに記憶される工程管理デー
タには、ＩＤチップが組込まれた半製品が経由すべき製
造工程の順序や、各製造工程の経由実績等が記憶され
る。
【０１４２】図１５に示した製造工程７００〜７０６の
うちの１つに半製品６０５が送られると、工程管理装置
７１０は、半製品６０５に付加されたＩＤチップ１Ａ
（１Ｂ）に対するデータ読出動作によって、工程管理デ
ータを読取る（ステップＳ１２０）。読取られた工程管
理データに基づいて、半製品が当該製造工程へ正しく送
られてきたかどうかを判断することができる。正しい製
造工程に送られてきた場合には、当該半製品に対して、
当該製造工程における処理ステージが実行される（ステ
ップＳ１３０）。
うちの１つに半製品６０５が送られると、工程管理装置
７１０は、半製品６０５に付加されたＩＤチップ１Ａ
（１Ｂ）に対するデータ読出動作によって、工程管理デ
ータを読取る（ステップＳ１２０）。読取られた工程管
理データに基づいて、半製品が当該製造工程へ正しく送
られてきたかどうかを判断することができる。正しい製
造工程に送られてきた場合には、当該半製品に対して、
当該製造工程における処理ステージが実行される（ステ
ップＳ１３０）。
【０１４３】当該処置ステージの完了後に、少なくとも
当該製造工程を通過したことを示す情報が、ＩＤチップ
１Ａ（１Ｂ）へ書込まれる。この際に、当該製造工程に
おける製造実績等を併せて書込むことも可能である。さ
らに、ＩＤチップ１Ａ（１Ｂ）から工程管理データを読
取ることによって、当該半製品が所定の製造工程をすべ
て完了したかどうかが判断される（ステップＳ１４
０）。さらに経由すべき製造工程が残っている場合、す
なわち工程未完了である場合には、残りの製造工程へ半
製品が送られて、ステップＳ１２０〜ステップＳ１４０
の処理が再び施される。これに対して、すべての製造工
程が完了している場合には、ＩＤチップは除去される
（ステップＳ１５０）。これにより、半製品が最終製品
となって、製造工程が完了する（ステップＳ２００）。
一方、半製品から除去されたＩＤチップ１Ａ（１Ｂ）
は、工程管理データを再登録することによって、再び他
の半製品に対して付加することができる（ステップＳ１
６０）。
当該製造工程を通過したことを示す情報が、ＩＤチップ
１Ａ（１Ｂ）へ書込まれる。この際に、当該製造工程に
おける製造実績等を併せて書込むことも可能である。さ
らに、ＩＤチップ１Ａ（１Ｂ）から工程管理データを読
取ることによって、当該半製品が所定の製造工程をすべ
て完了したかどうかが判断される（ステップＳ１４
０）。さらに経由すべき製造工程が残っている場合、す
なわち工程未完了である場合には、残りの製造工程へ半
製品が送られて、ステップＳ１２０〜ステップＳ１４０
の処理が再び施される。これに対して、すべての製造工
程が完了している場合には、ＩＤチップは除去される
（ステップＳ１５０）。これにより、半製品が最終製品
となって、製造工程が完了する（ステップＳ２００）。
一方、半製品から除去されたＩＤチップ１Ａ（１Ｂ）
は、工程管理データを再登録することによって、再び他
の半製品に対して付加することができる（ステップＳ１
６０）。
【０１４４】このような構成とすることにより、無線通
信機能を備えたデータ書換可能な不揮発型メモリである
薄膜磁性体記憶装置をＩＤチップとして用いることによ
り、小型化かつ低消費電力化された非接触型ＩＤチップ
を用いた工程管理システムを構成できる。特に、実施の
形態１およびその変形例に従う薄膜磁性体記憶装置を用
いたＩＤチップは、薄膜状に小型化できるため、微小ま
たは薄膜製品の製造工程管理システムへの適用できる。
また、外部からの電波によってＩＤチップの動作電源を
十分に供給できるため、電池寿命を考慮する必要がな
く、半永久的に繰り返し使用することも可能である。
信機能を備えたデータ書換可能な不揮発型メモリである
薄膜磁性体記憶装置をＩＤチップとして用いることによ
り、小型化かつ低消費電力化された非接触型ＩＤチップ
を用いた工程管理システムを構成できる。特に、実施の
形態１およびその変形例に従う薄膜磁性体記憶装置を用
いたＩＤチップは、薄膜状に小型化できるため、微小ま
たは薄膜製品の製造工程管理システムへの適用できる。
また、外部からの電波によってＩＤチップの動作電源を
十分に供給できるため、電池寿命を考慮する必要がな
く、半永久的に繰り返し使用することも可能である。
【０１４５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１４６】
【発明の効果】請求項１から４に記載の薄膜磁性体記憶
装置は、薄膜磁性体記憶装置の製造工程に必然的に含ま
れる磁性体膜の製造工程を利用して、導電性配線のイン
ダクタンス値の増大を図ることができる。
装置は、薄膜磁性体記憶装置の製造工程に必然的に含ま
れる磁性体膜の製造工程を利用して、導電性配線のイン
ダクタンス値の増大を図ることができる。
【０１４７】請求項５および６に記載の薄膜磁性体記憶
装置は、インダクタンス値が増大されたインダクタンス
配線を用いて、外部と通信するためのアンテナ部を構成
するので、小型・薄形状で形成されたアンテナ部によっ
て、通信能力を確保できる。
装置は、インダクタンス値が増大されたインダクタンス
配線を用いて、外部と通信するためのアンテナ部を構成
するので、小型・薄形状で形成されたアンテナ部によっ
て、通信能力を確保できる。
【０１４８】請求項７に記載の薄膜磁性体記憶装置は、
アンテナ部で受信された電波による誘導電流によって動
作電源電圧を確保できる。この結果、ＥＥＰＲＯＭ等の
様に高電圧を必要とせずに低消費電力で動作可能な薄膜
磁性体記憶装置を、電池寿命を考慮することなく、半永
久的に使用することができる。
アンテナ部で受信された電波による誘導電流によって動
作電源電圧を確保できる。この結果、ＥＥＰＲＯＭ等の
様に高電圧を必要とせずに低消費電力で動作可能な薄膜
磁性体記憶装置を、電池寿命を考慮することなく、半永
久的に使用することができる。
【０１４９】請求項８および９に記載の薄膜磁性体記憶
装置は、アンテナ部を構成する導電性配線のインダクタ
ンス値をさらに増大させることができる。したがって、
アンテナ部をさらに小型化して、薄膜磁性体記憶装置の
小型化を図ることができる。
装置は、アンテナ部を構成する導電性配線のインダクタ
ンス値をさらに増大させることができる。したがって、
アンテナ部をさらに小型化して、薄膜磁性体記憶装置の
小型化を図ることができる。
【０１５０】請求項１０および１２に記載の薄膜磁性体
記憶装置は、磁性体メモリセルへデータ書込磁界を印加
するための書込信号配線のインダクタンス値が増大する
ので、必要なデータ書込磁界を発生するのに必要な電流
量を抑制して、低消費電力化を図ることができる。ま
た、書込信号配線よって生じる磁束の向きを直上側に集
中させることができるので、隣接メモリセルに対するデ
ータ書込磁界の影響を低減させることができる。
記憶装置は、磁性体メモリセルへデータ書込磁界を印加
するための書込信号配線のインダクタンス値が増大する
ので、必要なデータ書込磁界を発生するのに必要な電流
量を抑制して、低消費電力化を図ることができる。ま
た、書込信号配線よって生じる磁束の向きを直上側に集
中させることができるので、隣接メモリセルに対するデ
ータ書込磁界の影響を低減させることができる。
【０１５１】請求項１１に記載の薄膜磁性体記憶装置
は、周辺回路に対応する領域に、アンテナ部を構成する
導電性配線および、書込信号線と同一層に形成された配
線における信号伝播遅延を低減できる。
は、周辺回路に対応する領域に、アンテナ部を構成する
導電性配線および、書込信号線と同一層に形成された配
線における信号伝播遅延を低減できる。
【０１５２】請求項１３に記載の無線チップは、アンテ
ナ部によって送受信される電波に基づいて、磁性体メモ
リセルに対するデータ入出力を実行できる。したがっ
て、ＥＥＰＲＯＭ等の様に高電圧を必要とせずに低消費
電力で動作可能な薄膜磁性体記憶装置を用いて、外部と
の通信機能を備えた無線チップを提供できる。
ナ部によって送受信される電波に基づいて、磁性体メモ
リセルに対するデータ入出力を実行できる。したがっ
て、ＥＥＰＲＯＭ等の様に高電圧を必要とせずに低消費
電力で動作可能な薄膜磁性体記憶装置を用いて、外部と
の通信機能を備えた無線チップを提供できる。
【０１５３】請求項１４に記載の流通管理システムは、
小型化されたアンテナを内蔵する薄膜磁性体記憶装置を
タグチップとして用いた、非接触な管理データの授受に
よって流通管理を行なうことができる。特に、アンテナ
を薄型状に小型化することによって、流通管理を行なう
ことが可能な流通品の範囲を拡大できる。さらに、薄膜
磁性体記憶装置を用いたタグチップでは、外部からの電
波によって動作電源を十分に供給できるため、電池寿命
を考慮する必要がない。
小型化されたアンテナを内蔵する薄膜磁性体記憶装置を
タグチップとして用いた、非接触な管理データの授受に
よって流通管理を行なうことができる。特に、アンテナ
を薄型状に小型化することによって、流通管理を行なう
ことが可能な流通品の範囲を拡大できる。さらに、薄膜
磁性体記憶装置を用いたタグチップでは、外部からの電
波によって動作電源を十分に供給できるため、電池寿命
を考慮する必要がない。
【０１５４】請求項１５および１６に記載の製造工程管
理システムは、小型化されたアンテナを内蔵する薄膜磁
性体記憶装置をＩＤチップとして用いた、非接触な工程
管理データの授受によって製造工程管理を行なうことが
できる。特に、特に、アンテナを薄型状に小型化するこ
とによって、微小または薄膜製品の製造工程へも適用す
ることができる。さらに、薄膜磁性体記憶装置を用いた
ＩＤチップでは、外部からの電波によって動作電源を十
分に供給できるため、電池寿命を考慮する必要がない。
理システムは、小型化されたアンテナを内蔵する薄膜磁
性体記憶装置をＩＤチップとして用いた、非接触な工程
管理データの授受によって製造工程管理を行なうことが
できる。特に、特に、アンテナを薄型状に小型化するこ
とによって、微小または薄膜製品の製造工程へも適用す
ることができる。さらに、薄膜磁性体記憶装置を用いた
ＩＤチップでは、外部からの電波によって動作電源を十
分に供給できるため、電池寿命を考慮する必要がない。
【０１５５】請求項１７に記載の製造工程管理システム
は、完成品から除去されたＩＤチップへ工程管理データ
を再登録して別の半製品に付加するので、請求項１６が
奏する効果に加えて、ＩＤチップを半永久的に繰り返し
使用することも可能である。
は、完成品から除去されたＩＤチップへ工程管理データ
を再登録して別の半製品に付加するので、請求項１６が
奏する効果に加えて、ＩＤチップを半永久的に繰り返し
使用することも可能である。
【図１】 本発明の実施の形態１に従う薄膜磁性体記憶
装置１Ａの構成を示す概略ブロック図である。
装置１Ａの構成を示す概略ブロック図である。
【図２】 図１に示されたインダクタンス配線の配置お
よび構造を示す概念図である。
よび構造を示す概念図である。
【図３】 図１に示された周辺回路部の構成を詳細に説
明するためのブロック図である。
明するためのブロック図である。
【図４】 図１に示されたＭＲＡＭ部の構成を説明する
回路図である。
回路図である。
【図５】 インダクタンス配線の配置を示すための薄膜
磁性体記憶装置の断面図である。
磁性体記憶装置の断面図である。
【図６】 図５に示された磁性体膜８の構成例を示す概
念図である。
念図である。
【図７】 図５に示した薄膜磁性体記憶装置の製造工程
を説明する第１の断面図である。
を説明する第１の断面図である。
【図８】 図５に示した薄膜磁性体記憶装置の製造工程
を説明する第２の断面図である。
を説明する第２の断面図である。
【図９】 図５に示した薄膜磁性体記憶装置の製造工程
を説明する第３の断面図である。
を説明する第３の断面図である。
【図１０】 実施の形態１の変形例１に従う薄膜磁性体
記憶装置の構造を説明する断面図である。
記憶装置の構造を説明する断面図である。
【図１１】 本発明の実施の形態１の変形例２に従う薄
膜磁性体記憶装置の全体構成を示す概略ブロック図であ
る。
膜磁性体記憶装置の全体構成を示す概略ブロック図であ
る。
【図１２】 実施の形態１の変形例２に従う薄膜磁性体
記憶装置の断面図である。
記憶装置の断面図である。
【図１３】 実施の形態２に従う流通管理システムの構
成を説明する概念図である。
成を説明する概念図である。
【図１４】 紙質の流通品へのタグチップの埋込み方式
を説明する概念図である。
を説明する概念図である。
【図１５】 実施の形態３に従う製造工程管理システム
の構成を説明する概念図である。
の構成を説明する概念図である。
【図１６】 実施の形態３に従う製造工程管理方法を説
明するフローチャートである。
明するフローチャートである。
【図１７】 ＭＴＪメモリセルの構成を示す概略図であ
る。
る。
【図１８】 ＭＴＪメモリセルに対するデータ書込動作
を説明する概念図である。
を説明する概念図である。
【図１９】 データ書込電流とＭＴＪメモリセルの磁化
状態との関係を示す概念図である。
状態との関係を示す概念図である。
【図２０】 ＭＴＪメモリセルからのデータ読出動作を
説明する概念図である。
説明する概念図である。
【図２１】 半導体基板上に作製されたＭＴＪメモリセ
ルの構造図である。
ルの構造図である。
【図２２】 図２１に示した構造を有するＭＴＪメモリ
セルの上面図である。
セルの上面図である。
１Ａ,１Ｂ 薄膜磁性体記憶装置（タグチップ，ＩＤチ
ップ）、２ ＭＲＡＭ部、３ 周辺回路部、４ アンテ
ナ部、５ インダクタンス配線、６ 金属配線、７，８
磁性体膜、９ 周辺回路部、１０ メモリアレイ部、
１１ メモリ周辺回路部、１２ セキュリティ部、１３
送受信部、１４ 電源制御部、１５電源配線、１６
整流器、１７ リファレンス生成回路、１８ シャント
レギュレータ、１９ 電源検出回路、２０ 通信コント
ロール回路、２１ キャリア抽出回路、２２ 送信回
路、２３ 発振器、２４ 同期調整回路、２５ データ
処理回路、２６ 復調回路、２７ 変調回路、３８５，
３８６ 金属配線、６００流通品、６０５ 半製品、６
０５Ｆ 最終製品、６１０ データベース、６２０ デ
ータ読出装置、６３０ データ書込装置、７００〜７０
６ 製造工程、７１０ 工程管理装置、ＡＴＲ アクセ
ストランジスタ、ＦＬ 固定磁化層、ＭＣメモリセル、
ＭＬ１，ＭＬ２，ＭＬ３，ＭＬ（ｎ−１），ＭＬｎ 金
属配線層、ＰＬ 反強磁性体膜、ＳＵＢ 半導体基板、
ＴＢ トンネルバリア、ＴＭＲトンネル磁気抵抗素子、
ＶＬ 自由磁化層、Ｖｃｃ 動作電源電圧、ＷＤＬ ラ
イトディジット線、ＷＬ ワード線。
ップ）、２ ＭＲＡＭ部、３ 周辺回路部、４ アンテ
ナ部、５ インダクタンス配線、６ 金属配線、７，８
磁性体膜、９ 周辺回路部、１０ メモリアレイ部、
１１ メモリ周辺回路部、１２ セキュリティ部、１３
送受信部、１４ 電源制御部、１５電源配線、１６
整流器、１７ リファレンス生成回路、１８ シャント
レギュレータ、１９ 電源検出回路、２０ 通信コント
ロール回路、２１ キャリア抽出回路、２２ 送信回
路、２３ 発振器、２４ 同期調整回路、２５ データ
処理回路、２６ 復調回路、２７ 変調回路、３８５，
３８６ 金属配線、６００流通品、６０５ 半製品、６
０５Ｆ 最終製品、６１０ データベース、６２０ デ
ータ読出装置、６３０ データ書込装置、７００〜７０
６ 製造工程、７１０ 工程管理装置、ＡＴＲ アクセ
ストランジスタ、ＦＬ 固定磁化層、ＭＣメモリセル、
ＭＬ１，ＭＬ２，ＭＬ３，ＭＬ（ｎ−１），ＭＬｎ 金
属配線層、ＰＬ 反強磁性体膜、ＳＵＢ 半導体基板、
ＴＢ トンネルバリア、ＴＭＲトンネル磁気抵抗素子、
ＶＬ 自由磁化層、Ｖｃｃ 動作電源電圧、ＷＤＬ ラ
イトディジット線、ＷＬ ワード線。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 11/15 Ｇ０６Ｋ 19/00 Ｈ
Ｈ０１Ｌ 43/08 Ｋ
Claims (17)
- 【請求項１】 基板上に形成された薄膜磁性体記憶装置
であって、 前記基板上に形成された導電性配線と、 前記基板上において、前記導電性配線の下層側におい
て、前記導電性配線の少なくとも直下部に対応して選択
的に形成された第１の磁性体膜とを備える、薄膜磁性体
記憶装置。 - 【請求項２】 前記第１の磁性体膜は、前記導電性配線
の側面部に対応してさらに形成される、請求項１に記載
の薄膜磁性体記憶装置。 - 【請求項３】 前記導電性配線はループ形状に形成され
る、請求項１に記載の薄膜磁性体記憶装置。 - 【請求項４】 各々が、磁気的に記憶データを保持する
ための第２の磁性体膜を有する複数の磁性体メモリセル
をさらに備え、 前記第２の磁性体膜は、前記複数の磁性体メモリセルの
作成工程において、前記導電性配線の上層側にも形成さ
れる、請求項１に記載の薄膜磁性体記憶装置。 - 【請求項５】 各々が、磁気的に記憶データを保持する
ための第２の磁性体膜を有する複数の磁性体メモリセル
が配置されたメモリアレイ部と、 前記メモリアレイに対して前記記憶データを読出しおよ
び書込むためのアレイ周辺回路部と、 ループ形状に形成された前記導電性配線によって構成さ
れるアンテナ部と、 前記アンテナ部によって受信される電波に基づいて、前
記アレイ周辺回路部への動作指示を生成するための周辺
回路部とをさらに備える、請求項１に記載の薄膜磁性体
記憶装置。 - 【請求項６】 前記周辺回路部は、前記アンテナ部と前
記アレイ周辺回路部との間に設けられ、前記アンテナ部
によって送受信される電波を用いて、前記メモリアレイ
から読出された記憶データおよび前記メモリアレイへ書
込まれる記憶データを外部との間で授受するための送受
信部を含む、請求項５に記載の薄膜磁性体記憶装置。 - 【請求項７】 前記周辺回路部は、前記電波によって前
記導電性配線に生じる誘導電流を源に、前記薄膜磁性体
記憶装置の動作電源電圧を生成する電源制御部を含む、
請求項５に記載の薄膜磁性体記憶装置。 - 【請求項８】 前記複数の磁性体磁性体メモリセルの作
製工程において、前記第２の磁性体膜は、前記アンテナ
部に対応する領域に対しても同一層に平面状に形成され
る、請求項５に記載の薄膜磁性体記憶装置。 - 【請求項９】 前記複数の磁性体磁性体メモリセルの作
製工程において、前記第２の磁性体膜は、前記アンテナ
部に対応する領域、前記アレイ周辺回路部に対応する領
域、および前記周辺回路に対応する領域においても同一
層に平面状に形成される、請求項５に記載の薄膜磁性体
記憶装置。 - 【請求項１０】 前記複数の磁性体メモリセルへ前記記
憶データを書込むための書込信号配線をさらに備え、 前記書込信号配線および前記導電性配線は、前記第１の
磁性体膜の上層に同一工程で形成され、 前記第１の磁性体膜は、前記導電性配線および前記書込
信号配線のそれぞれに対して同様に、少なくとも直下部
に対応して形成される、請求項５に記載の薄膜磁性体記
憶装置。 - 【請求項１１】 前記アレイ周辺回路部および前記周辺
回路に対応する領域において、前記書込信号配線および
前記導電性配線と同一層に形成される配線に対して、前
記第１の磁性体膜は非形成とされる、請求項１０に記載
の薄膜磁性体記憶装置。 - 【請求項１２】 前記アレイ周辺回路部および前記周辺
回路に対応する領域において、前記書込信号配線および
前記導電性配線と同一層に形成される配線に対しても、
前記第１の磁性体膜は、前記書込選択配線および前記導
電性配線と同様に形成される、請求項１０に記載の薄膜
磁性体記憶装置。 - 【請求項１３】 外部との間で送受信される電波に応じ
て、記憶データを非接触に読出および書込可能な無線チ
ップであって、 基板上に形成された薄膜磁性体記憶装置を備え、 前記薄膜磁性体記憶装置は、 磁気的に前記記憶データを保持するための複数の磁性体
メモリセルが配置されたメモリアレイ部と、 前記メモリアレイに対するデータ読出およびデータ書込
を実行するためのアレイ周辺回路部と、 導電性配線によって構成されるアンテナ部と、 前記アンテナ部によって送受信される電波を用いて、前
記メモリアレイから読出された記憶データおよび前記メ
モリアレイへ書込まれる記憶データを外部との間で授受
するための周辺回路部とを含む、無線チップ。 - 【請求項１４】 流通管理システムであって、 流通品に一体に埋め込まれたタグチップと、 前記流通品の管理データの照合および登録を行なうため
のデータベース部と、前記タグチップから前記管理デー
タを非接触に読出して、読出した管理データを前記デー
タベースに対して照合するための管理データ読出装置
と、 前記管理データを前記タグチップへ非接触に書込むとと
もに、書込まれた管理データを前記データベースに登録
するための管理データ書込装置とを備え、 前記タグチップは、磁気的に前記管理データを保持する
ための複数の磁性体メモリセルが配置されたメモリアレ
イ部を有する薄膜磁性体記憶装置を含み、 前記薄膜磁性体記憶装置は、 前記メモリアレイに対するデータ読出およびデータ書込
を実行するためのアレイ周辺回路部と、 少なくとも下面側が磁性体膜で覆われた導電性配線によ
って構成されるアンテナ部と、 前記アンテナ部で受信された電波によって前記導電性配
線に生じる誘導電流を源に前記タグチップの動作電源電
圧を生成する電源制御部と、 前記アンテナ部によって、前記管理データ読出装置およ
び前記管理データ書込装置との間で送受信される電波に
基づいて、前記メモリアレイ部に記憶された前記管理デ
ータの読出および書込を、前記アレイ周辺回路部へ指示
するための送受信部とを含む、流通管理システム。 - 【請求項１５】 製造工程管理システムであって、 所定の複数の製造工程を経由する半製品に付加されたＩ
Ｄチップと、 各前記製造工程において、前記ＩＤチップとの間で工程
管理データを非接触に授受するための工程管理装置とを
備え、 前記ＩＤチップは、磁気的に前記工程管理データを保持
するための複数の磁性体メモリセルが配置されたメモリ
アレイ部を有する薄膜磁性体記憶装置を含み、 前記薄膜磁性体記憶装置は、 前記メモリアレイに対するデータ読出およびデータ書込
を実行するためのアレイ周辺回路部と、 少なくとも下面側が磁性体膜で覆われた導電性配線によ
って構成されるアンテナ部と、 前記アンテナ部で受信された電波によって前記導電性配
線に生じる誘導電流を源に前記薄膜磁性体記憶装置の動
作電源電圧を生成する電源制御部と、 前記アンテナ部によって前記工程管理装置との間で送受
信される電波に基づいて、前記メモリアレイ部に記憶さ
れた前記工程管理データの読出および書込を、前記アレ
イ周辺回路部に対して指示するための送受信部とを含
む、製造工程管理システム。 - 【請求項１６】 前記半製品が前記所定の複数の製造工
程の全てを経由した場合に、前記ＩＤチップは除去され
る、請求項１５に記載の製造工程管理システム。 - 【請求項１７】 除去された前記ＩＤチップは、前記工
程管理データを再登録された後に、他の半製品へ付加さ
れる、請求項１６に記載の製造工程管理システム。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002040093A JP2003243631A (ja) | 2002-02-18 | 2002-02-18 | 薄膜磁性体記憶装置ならびにそれを用いた無線チップ、流通管理システムおよび製造工程管理システム |
| US10/219,270 US6795339B2 (en) | 2002-02-18 | 2002-08-16 | Thin film magnetic memory device having communication function, and distribution management system and manufacturing step management system each using thereof |
| TW091123474A TWI223261B (en) | 2002-02-18 | 2002-10-11 | Thin film magnetic device, and distribution management system and manufacturing step management system each using thereof |
| DE10248271A DE10248271A1 (de) | 2002-02-18 | 2002-10-16 | Dünnfilm-Magnetspeichervorrichtung mit Kommunikationsfunktion sowie Vertriebsmanagementsystem und Herstellungsschritt-Managementsystem unter Verwendung der Dünnfilm-Magnetspeichervorrichtung |
| KR1020020071602A KR20030069037A (ko) | 2002-02-18 | 2002-11-18 | 통신 기능을 구비한 박막 자성체 기억 장치와 이를 이용한유통 관리 시스템 및 제조 공정 관리 시스템 |
| CN02152203A CN1440036A (zh) | 2002-02-18 | 2002-11-19 | 薄膜磁性体记忆装置和采用其的流通及制造工序管理系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002040093A JP2003243631A (ja) | 2002-02-18 | 2002-02-18 | 薄膜磁性体記憶装置ならびにそれを用いた無線チップ、流通管理システムおよび製造工程管理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003243631A true JP2003243631A (ja) | 2003-08-29 |
Family
ID=27678286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002040093A Withdrawn JP2003243631A (ja) | 2002-02-18 | 2002-02-18 | 薄膜磁性体記憶装置ならびにそれを用いた無線チップ、流通管理システムおよび製造工程管理システム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6795339B2 (ja) |
| JP (1) | JP2003243631A (ja) |
| KR (1) | KR20030069037A (ja) |
| CN (1) | CN1440036A (ja) |
| DE (1) | DE10248271A1 (ja) |
| TW (1) | TWI223261B (ja) |
Cited By (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317955A (ja) * | 2004-04-02 | 2005-11-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2006032762A (ja) * | 2004-07-20 | 2006-02-02 | Renesas Technology Corp | 磁気記憶装置およびその製造方法 |
| WO2006043687A1 (en) * | 2004-10-22 | 2006-04-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2006043611A1 (en) * | 2004-10-22 | 2006-04-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2006051816A1 (ja) * | 2004-11-11 | 2006-05-18 | Nec Corporation | 半導体装置、及びその製造方法 |
| JP2006148088A (ja) * | 2004-10-22 | 2006-06-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2006148084A (ja) * | 2004-10-22 | 2006-06-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2006156969A (ja) * | 2004-10-29 | 2006-06-15 | Semiconductor Energy Lab Co Ltd | 半導体装置、ｉｃカード、ｉｃタグ、ｒｆｉｄタグ、トランスポンダ、紙幣、有価証券、パスポート、電子機器、バッグおよび衣類 |
| JP2006165535A (ja) * | 2004-11-11 | 2006-06-22 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2006080552A1 (en) * | 2005-01-31 | 2006-08-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and method for manufacturing thereof |
| JP2006229211A (ja) * | 2005-01-21 | 2006-08-31 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2006237581A (ja) * | 2005-01-28 | 2006-09-07 | Semiconductor Energy Lab Co Ltd | 半導体装置および当該半導体装置の作製方法 |
| JP2006236332A (ja) * | 2005-01-31 | 2006-09-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7141842B2 (en) | 2003-09-29 | 2006-11-28 | Kabushiki Kaisha Toshiba | Magnetic memory device and method of manufacturing the same |
| JP2007525022A (ja) * | 2003-12-08 | 2007-08-30 | フリースケール セミコンダクター インコーポレイテッド | 他の種類の回路と共に集積されたｍｒａｍ装置 |
| JP2007273511A (ja) * | 2006-03-30 | 2007-10-18 | Nec Corp | 半導体装置及びその製造方法 |
| JP2008041102A (ja) * | 2006-08-09 | 2008-02-21 | Millipore Corp | 調剤装置におけるガンマ硬化されたｒｆｉｄタグの使用 |
| JP2008543106A (ja) * | 2005-06-07 | 2008-11-27 | フリースケール セミコンダクター インコーポレイテッド | インダクタおよび変圧器デバイスをｍｒａｍ内に３次元的に埋め込んだ集積回路 |
| JP2011119752A (ja) * | 2004-11-30 | 2011-06-16 | Semiconductor Energy Lab Co Ltd | 通信システム及び通信方法 |
| US8045369B2 (en) | 2004-04-02 | 2011-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method of the same |
| JP2013524489A (ja) * | 2010-03-26 | 2013-06-17 | クアルコム，インコーポレイテッド | 集積磁気薄膜増強回路素子を有する磁気抵抗ランダムアクセスメモリ（ｍｒａｍ） |
| US8519846B2 (en) | 2004-03-16 | 2013-08-27 | Newage Industries, Inc. | Tracking system for gamma radiation sterilized bags and disposable items |
| US8749063B2 (en) | 2005-01-28 | 2014-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US8957778B2 (en) | 2007-08-02 | 2015-02-17 | Emd Millipore Corporation | Sampling system |
| US8994086B2 (en) | 2004-11-11 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Memory device made from stacked substrates bonded with a resin containing conductive particles |
| JP2016042594A (ja) * | 2005-03-28 | 2016-03-31 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2018098799A (ja) * | 2017-12-25 | 2018-06-21 | Tdk株式会社 | 整流器および送受信装置 |
| JP7511517B2 (ja) | 2021-04-06 | 2024-07-05 | エイブリック株式会社 | シャントレギュレータ |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI288443B (en) | 2002-05-17 | 2007-10-11 | Semiconductor Energy Lab | SiN film, semiconductor device, and the manufacturing method thereof |
| US7973313B2 (en) | 2003-02-24 | 2011-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Thin film integrated circuit device, IC label, container comprising the thin film integrated circuit, manufacturing method of the thin film integrated circuit device, manufacturing method of the container, and management method of product having the container |
| KR100548997B1 (ko) | 2003-08-12 | 2006-02-02 | 삼성전자주식회사 | 다층박막구조의 자유층을 갖는 자기터널 접합 구조체들 및이를 채택하는 자기 램 셀들 |
| TWI250651B (en) * | 2003-08-12 | 2006-03-01 | Samsung Electronics Co Ltd | Magnetic tunnel junction and memory device including the same |
| KR100527536B1 (ko) * | 2003-12-24 | 2005-11-09 | 주식회사 하이닉스반도체 | 마그네틱 램 |
| US8023302B2 (en) * | 2005-01-31 | 2011-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| WO2006085633A1 (en) * | 2005-02-10 | 2006-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Memory element and semiconductor device |
| US7358590B2 (en) * | 2005-03-31 | 2008-04-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US7700984B2 (en) | 2005-05-20 | 2010-04-20 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device including memory cell |
| CN1988251B (zh) * | 2005-12-20 | 2012-02-08 | 财团法人工业技术研究院 | 无线射频识别天线的制作方法及其天线结构 |
| KR100818994B1 (ko) * | 2006-01-24 | 2008-04-02 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| US7480172B2 (en) * | 2006-01-25 | 2009-01-20 | Magic Technologies, Inc. | Programming scheme for segmented word line MRAM array |
| TWI411964B (zh) | 2006-02-10 | 2013-10-11 | Semiconductor Energy Lab | 半導體裝置 |
| EP1850378A3 (en) * | 2006-04-28 | 2013-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semicondutor device |
| SG175569A1 (en) * | 2006-10-04 | 2011-11-28 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| KR101408716B1 (ko) | 2006-10-24 | 2014-06-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 저장 디바이스를 포함하는 반도체 디바이스와 이를 구동하기 위한 방법 |
| KR101416876B1 (ko) * | 2006-11-17 | 2014-07-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제조방법 |
| JP5263757B2 (ja) * | 2007-02-02 | 2013-08-14 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP5525694B2 (ja) | 2007-03-14 | 2014-06-18 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
| JP2010232475A (ja) * | 2009-03-27 | 2010-10-14 | Renesas Electronics Corp | 磁気記憶装置およびその製造方法 |
| CN116467899B (zh) * | 2022-05-19 | 2024-06-04 | 湖南工学院 | 基于力密度方法的索膜反射面可展开天线的结构优化方法和装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6361405A (ja) * | 1986-08-30 | 1988-03-17 | Nec Home Electronics Ltd | 薄膜積層型磁気ヘツドの製造方法 |
| JPS6455716A (en) * | 1987-08-26 | 1989-03-02 | Hitachi Ltd | Thin film magnetic head and its manufacture |
| JP3171638B2 (ja) * | 1991-03-06 | 2001-05-28 | 三菱電機株式会社 | 磁性薄膜メモリ素子、それを用いた磁性薄膜メモリおよび磁性薄膜メモリに記録する方法 |
| JPH07183458A (ja) * | 1993-12-24 | 1995-07-21 | Toshiba Corp | 半導体装置 |
| JPH07309032A (ja) * | 1994-05-17 | 1995-11-28 | Iwatsu Electric Co Ltd | 熱磁気スイッチヘッド |
| JPH08315247A (ja) | 1995-05-22 | 1996-11-29 | Tokimec Inc | 商品管理方法 |
| US5963134A (en) * | 1997-07-24 | 1999-10-05 | Checkpoint Systems, Inc. | Inventory system using articles with RFID tags |
| JPH11163128A (ja) * | 1997-11-26 | 1999-06-18 | Matsushita Electric Ind Co Ltd | 配線交差部、配線交差部の製造方法、抵抗体、抵抗体の抵抗値調整方法及び薄膜デバイス |
| JP4095200B2 (ja) * | 1998-05-19 | 2008-06-04 | キヤノン株式会社 | 巨大磁気抵抗効果を利用したメモリ素子 |
| JP2000057282A (ja) | 1998-08-04 | 2000-02-25 | Sony Corp | 記憶装置 |
| JP2000059260A (ja) | 1998-08-04 | 2000-02-25 | Sony Corp | 記憶装置 |
| US6242770B1 (en) * | 1998-08-31 | 2001-06-05 | Gary Bela Bronner | Diode connected to a magnetic tunnel junction and self aligned with a metallic conductor and method for forming the same |
| US5940319A (en) * | 1998-08-31 | 1999-08-17 | Motorola, Inc. | Magnetic random access memory and fabricating method thereof |
| KR100442959B1 (ko) * | 2001-05-22 | 2004-08-04 | 주식회사 하이닉스반도체 | 마그네틱 램 및 그 형성방법 |
-
2002
- 2002-02-18 JP JP2002040093A patent/JP2003243631A/ja not_active Withdrawn
- 2002-08-16 US US10/219,270 patent/US6795339B2/en not_active Expired - Fee Related
- 2002-10-11 TW TW091123474A patent/TWI223261B/zh not_active IP Right Cessation
- 2002-10-16 DE DE10248271A patent/DE10248271A1/de not_active Withdrawn
- 2002-11-18 KR KR1020020071602A patent/KR20030069037A/ko not_active Application Discontinuation
- 2002-11-19 CN CN02152203A patent/CN1440036A/zh active Pending
Cited By (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7141842B2 (en) | 2003-09-29 | 2006-11-28 | Kabushiki Kaisha Toshiba | Magnetic memory device and method of manufacturing the same |
| JP2007525022A (ja) * | 2003-12-08 | 2007-08-30 | フリースケール セミコンダクター インコーポレイテッド | 他の種類の回路と共に集積されたｍｒａｍ装置 |
| US8519846B2 (en) | 2004-03-16 | 2013-08-27 | Newage Industries, Inc. | Tracking system for gamma radiation sterilized bags and disposable items |
| JP2005317955A (ja) * | 2004-04-02 | 2005-11-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8045369B2 (en) | 2004-04-02 | 2011-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method of the same |
| JP2006032762A (ja) * | 2004-07-20 | 2006-02-02 | Renesas Technology Corp | 磁気記憶装置およびその製造方法 |
| JP2006148084A (ja) * | 2004-10-22 | 2006-06-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7781758B2 (en) | 2004-10-22 | 2010-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2006043687A1 (en) * | 2004-10-22 | 2006-04-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7935958B2 (en) | 2004-10-22 | 2011-05-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2006043611A1 (en) * | 2004-10-22 | 2006-04-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8227802B2 (en) | 2004-10-22 | 2012-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2006148088A (ja) * | 2004-10-22 | 2006-06-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2006156969A (ja) * | 2004-10-29 | 2006-06-15 | Semiconductor Energy Lab Co Ltd | 半導体装置、ｉｃカード、ｉｃタグ、ｒｆｉｄタグ、トランスポンダ、紙幣、有価証券、パスポート、電子機器、バッグおよび衣類 |
| US9362339B2 (en) | 2004-11-11 | 2016-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor elements stacked and bonded with an anisotropic conductive adhesive |
| WO2006051816A1 (ja) * | 2004-11-11 | 2006-05-18 | Nec Corporation | 半導体装置、及びその製造方法 |
| US8994086B2 (en) | 2004-11-11 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Memory device made from stacked substrates bonded with a resin containing conductive particles |
| JPWO2006051816A1 (ja) * | 2004-11-11 | 2008-05-29 | 日本電気株式会社 | 半導体装置、及びその製造方法 |
| US9997568B2 (en) | 2004-11-11 | 2018-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP5007932B2 (ja) * | 2004-11-11 | 2012-08-22 | 日本電気株式会社 | 半導体装置、及びその製造方法 |
| JP2006165535A (ja) * | 2004-11-11 | 2006-06-22 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2011119752A (ja) * | 2004-11-30 | 2011-06-16 | Semiconductor Energy Lab Co Ltd | 通信システム及び通信方法 |
| US8835907B2 (en) | 2005-01-21 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| JP2006229211A (ja) * | 2005-01-21 | 2006-08-31 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2006237581A (ja) * | 2005-01-28 | 2006-09-07 | Semiconductor Energy Lab Co Ltd | 半導体装置および当該半導体装置の作製方法 |
| US8749063B2 (en) | 2005-01-28 | 2014-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9728631B2 (en) | 2005-01-28 | 2017-08-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2006236332A (ja) * | 2005-01-31 | 2006-09-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8232555B2 (en) | 2005-01-31 | 2012-07-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and method for manufacturing thereof |
| WO2006080552A1 (en) * | 2005-01-31 | 2006-08-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and method for manufacturing thereof |
| US9786669B2 (en) | 2005-03-28 | 2017-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and manufacturing method the same |
| JP2016042594A (ja) * | 2005-03-28 | 2016-03-31 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2008543106A (ja) * | 2005-06-07 | 2008-11-27 | フリースケール セミコンダクター インコーポレイテッド | インダクタおよび変圧器デバイスをｍｒａｍ内に３次元的に埋め込んだ集積回路 |
| JP2007273511A (ja) * | 2006-03-30 | 2007-10-18 | Nec Corp | 半導体装置及びその製造方法 |
| US8497775B2 (en) | 2006-08-09 | 2013-07-30 | Emd Millipore Corporation | Use of gamma hardened RFID tags in pharmaceutical devices |
| JP2008041102A (ja) * | 2006-08-09 | 2008-02-21 | Millipore Corp | 調剤装置におけるガンマ硬化されたｒｆｉｄタグの使用 |
| JP2013127817A (ja) * | 2006-08-09 | 2013-06-27 | E M D Millipore Corp | 調剤装置におけるガンマ硬化されたｒｆｉｄタグの使用 |
| US8405508B2 (en) | 2006-08-09 | 2013-03-26 | Emd Millipore Corporation | Use of gamma hardened RFID tags in pharmaceutical devices |
| JP2015181053A (ja) * | 2006-08-09 | 2015-10-15 | イー・エム・デイー・ミリポア・コーポレイシヨン | 調剤装置におけるガンマ硬化されたｒｆｉｄタグの使用 |
| JP2011204262A (ja) * | 2006-08-09 | 2011-10-13 | Millipore Corp | 調剤装置におけるガンマ硬化されたｒｆｉｄタグの使用 |
| US8957778B2 (en) | 2007-08-02 | 2015-02-17 | Emd Millipore Corporation | Sampling system |
| US9429585B2 (en) | 2007-08-02 | 2016-08-30 | Emd Millipore Corporation | Sampling system |
| JP2014195115A (ja) * | 2010-03-26 | 2014-10-09 | Qualcomm Inc | 集積磁気薄膜増強回路素子を有する磁気抵抗ランダムアクセスメモリ（ｍｒａｍ） |
| JP2013524489A (ja) * | 2010-03-26 | 2013-06-17 | クアルコム，インコーポレイテッド | 集積磁気薄膜増強回路素子を有する磁気抵抗ランダムアクセスメモリ（ｍｒａｍ） |
| JP2018098799A (ja) * | 2017-12-25 | 2018-06-21 | Tdk株式会社 | 整流器および送受信装置 |
| JP7511517B2 (ja) | 2021-04-06 | 2024-07-05 | エイブリック株式会社 | シャントレギュレータ |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1440036A (zh) | 2003-09-03 |
| DE10248271A1 (de) | 2003-09-04 |
| TWI223261B (en) | 2004-11-01 |
| KR20030069037A (ko) | 2003-08-25 |
| US20030156449A1 (en) | 2003-08-21 |
| US6795339B2 (en) | 2004-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003243631A (ja) | 薄膜磁性体記憶装置ならびにそれを用いた無線チップ、流通管理システムおよび製造工程管理システム | |
| US7995402B2 (en) | Method for erasing a semiconductor magnetic memory integrating a magnetic tunneling junction above a floating-gate memory cell | |
| US6462980B2 (en) | MRAM memory with drive logic arrangement | |
| US7190611B2 (en) | Spin-transfer multilayer stack containing magnetic layers with resettable magnetization | |
| US6891748B2 (en) | MRAM having memory cell array in which cross-point memory cells are arranged by hierarchical bit line scheme and data read method thereof | |
| CN100565700C (zh) | 磁隧道结随机访问存储器系统 | |
| US6757191B2 (en) | Thin film magnetic memory device sharing an access element by a plurality of memory cells | |
| US8495437B2 (en) | Semiconductor memory device | |
| TW200404286A (en) | Thin film magnetic memory device and semiconductor integrated circuit device including the same as one of circuit blocks | |
| US8804410B2 (en) | Stacked MRAM device and memory system having the same | |
| CN104081463B (zh) | 带有具有两个堆叠的磁性隧道结(mtj)部件的元件的存储器 | |
| JP4637388B2 (ja) | 薄膜磁性体記憶装置 | |
| US6940749B2 (en) | MRAM array with segmented word and bit lines | |
| US20060039193A1 (en) | Thin film magnetic memory device suppressing internal magnetic noises | |
| US6594191B2 (en) | Segmented write line architecture | |
| JP2008310876A (ja) | 磁気ランダムアクセスメモリ | |
| US20080007991A1 (en) | Reversed Magnetic Tunneling Junction for Power Efficient Byte Writing of Mram | |
| JP2004022148A (ja) | 磁気ランダムアクセスメモリ | |
| US7471549B2 (en) | Semiconductor memory device | |
| JP4341355B2 (ja) | 磁気記憶装置、磁気記憶装置の書き込み方法および磁気記憶装置の製造方法 | |
| US20230082665A1 (en) | Magnetic memory device | |
| JP2006185961A (ja) | 磁気ランダムアクセスメモリ | |
| Daughton | Magnetoresistive memories-analogies with ferroelectrics | |
| JP2002319661A (ja) | 磁気メモリ装置及びその駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050510 |