JP4095200B2 - 巨大磁気抵抗効果を利用したメモリ素子 - Google Patents
巨大磁気抵抗効果を利用したメモリ素子 Download PDFInfo
- Publication number
- JP4095200B2 JP4095200B2 JP13708499A JP13708499A JP4095200B2 JP 4095200 B2 JP4095200 B2 JP 4095200B2 JP 13708499 A JP13708499 A JP 13708499A JP 13708499 A JP13708499 A JP 13708499A JP 4095200 B2 JP4095200 B2 JP 4095200B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- single crystal
- magnetic
- memory element
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、巨大磁気抵抗（ＧＭＲ）効果を用いたメモリ素子に関し、更に詳しくは、消費電力が小さく、メモリ特性に優れ、コンピュータ周辺機器に用いるのに適した安価なメモリ素子に関する。
【０００２】
【従来の技術】
コンピュータや電子機器に利用されるメモリ素子に関しては、激しい技術開発競争が繰り広げられ、日新月歩のスピードで技術が進展している。様々な新しいメモリ素子が提案されるなか、近年、非磁性層を強磁性層の間に挟み込んで成る磁気抵抗膜において、巨大磁気抵抗（ＧＭＲ）効果が発見され、この現象を利用した磁気センサー、メモリ素子などが注目を集めつつある。本発明は、この巨大磁気抵抗（ＧＭＲ）効果を用いたメモリ素子に関するものであり、以下、ＧＭＲメモリ素子と略称する。
【０００３】
ＧＭＲメモリ素子の基本構造は、室温において互いに異なる保磁力を有する２つの強磁性層と、これらの強磁性層の間に挟み込んだ非磁性層とから成る。情報は、外部から磁場を印加し、これらの強磁性層の磁化の向きを切換えることによって書き込まれる。すなわち、互いに反対方向に磁化が向いている状態をそれぞれ“０”、“１”に対応させて、情報が記憶される。
【０００４】
一方、記憶された情報を読み出す際には、書き込み時の磁場よりも弱い交流磁場を印加し、保磁力の小さい磁性層の磁化のみを反転させると共に、磁気抵抗膜に電流を流し、磁化の反転の前後の抵抗値の変化によって情報を読み出す。これは、２つの磁性層の磁化が同方向を向いている状態（平行状態）と、２つの磁性層の磁化が互いに反対の方向を向いている状態（反平行状態）とで、抵抗値が異なることを利用したものである。
【０００５】
上記のようなＧＭＲメモリ素子は、情報が磁気的に記憶されるため、放射線耐性に優れ、原理的に不揮発であり、書き換え可能で、且つ、書き換え回数の制限がないといった利点を有する。また、高速で情報の書き込み、読み出しを行うことができる。更に、既存の半導体技術を用いて素子サイズを小型化することにより、高密度の情報記憶が可能で、将来的にはダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の置き換えに用いられることが期待される。このようなＧＭＲメモリ素子に関しては、例えば特開平６−２４３６７３号公報に記載されている。
【０００６】
ＧＭＲメモリ素子の動作原理を、以下により詳細に説明する。図２２はＧＭＲメモリ素子の基本構成を示す概略断面図である。図２２において、101は第１磁性層、102は非磁性層、103は第２磁性層、104は絶縁層、105はワード線（書き込み線）示す。これらの層は、不図示の基板上に順次、積層されて形成される。
【０００７】
上記第１磁性層101は軟磁性材料から形成され、第２磁性層103は硬磁性材料から形成される。軟磁性材料、硬磁性材料は、保磁力の大きさによって区別され、保磁力の高い磁性材料を硬磁性材料、保磁力の低い磁性材料を軟磁性材料と呼ぶ。つまり、図２２のメモリ素子では、第２磁性層103は、第１磁性層101よりも室温において高い保磁力を有している。
【０００８】
機能的には、第２磁性層103は書き込まれた情報を保持し、第１磁性層101は読み出し時に磁化が反転して、抵抗値を変化させる役割を果たす。したがって、第１磁性層101を再生層、第２磁性層103をメモリ層と呼ぶこともできる。
【０００９】
図２２のＧＭＲメモリ素子への情報の書き込みは、ワード線105に電流を流すことによって発生する磁界で、メモリ層である第２磁性層103の磁化方向を変えることにより行われる。この様子を図２３（ａ）及び（ｂ）で説明する。これらの図において、図２２と同一の部材には同一の符号を付し、詳細な説明は省略する。
【００１０】
図２３（ａ）は、“０”を書き込む場合を示している。ワード線105に対し、紙面に垂直方向に奥側から手前側に向かって電流を流すと、矢印106-1の方向に磁界が発生する。書き込みの際には、大きな磁界を印加するので、再生層である第１磁性層101の磁化だけでなく、第２の磁性層103の磁化も右方向に向けられる。このような図２３（ａ）の状態が“０”を示す。
【００１１】
一方、図２３（ｂ）は、“１”を書き込む場合を示している。ワード線105に対し、紙面に垂直方向に手前側から奥側に向かって電流を流すと、矢印106-2の方向に磁界が発生する。そして、第１磁性層101及び第２の磁性層103の磁化が共に左方向に向けられる。このような図２３（ｂ）の状態が“１”を示す。
【００１２】
上記のように書き込まれた情報は、ワード線105に書き込み時よりも小さい電流を方向を切り換えて流すことによって読み出すことができる。つまり、ワード線105に正及び負の再生電流パルスを順番に流し、再生層である第１磁性層101の磁化を反転させると共に、第１磁性層101、非磁性層102及び第２磁性層103から成る磁気抵抗膜に電流を流し、この間の磁気抵抗膜の抵抗値の変化を検出することによって、書き込まれた情報が再生される。
【００１３】
上記のような情報再生の原理を、図２４（ａ）、（ｂ）及び図２５（ａ）、（ｂ）で説明する。これらの図において、図２２と同一の部材には同一の符号を付し、詳細な説明は省略する。
【００１４】
まず、図２３（ａ）のように“０”が記憶されている場合を説明する。図２４（ａ）のようにワード線105に対し、はじめ紙面に垂直方向に手前側から奥側に向かって電流を流し、次に図２５（ａ）のように紙面に垂直方向に奥側から手前側に向かって電流を流す。すると、はじめ紙面に垂直方向に手前側から奥側に向かって電流を流すと、矢印107に示す磁界が発生する。この磁界は、書き込み時よりも小さいため、第１磁性層101の磁化は図２４（ａ）に示すように左向きに反転するが、第２磁性層103の磁化は右向きのままである。
【００１５】
次に、紙面に垂直方向に奥側から手前側に向かって電流を流すと、矢印108に示す磁界が発生し、第１磁性層101の磁化は図２５（ａ）に示すように右向きとなる。
【００１６】
この間の２つの磁性層の磁化方向に注目すると、はじめに図２４（ａ）に示す状態では第１磁性層101と第２磁性層103の磁化方向は反平行であり、次に図２５（ａ）の状態になると、第１磁性層101と第２磁性層103の磁化方向は平行になる。磁気抵抗膜において、２つの磁性層の磁化方向が反平行の時は大きな抵抗値を示し、２つの磁性層の磁化方向が平行の時には小さな抵抗値を示す。したがって、上記のようにワード線105に正負の再生電流パルスを流した時に、抵抗値が高抵抗から低抵抗に変化したら、“０”が書き込まれていると読み取ることができる。
【００１７】
上記抵抗値の変化は、例えば磁気抵抗膜に一定の電圧を印加しておき、ワード線105に再生電流パルスを流した時の電流値の変化によって検出することができる。つまり、上記のようにワード線105に正負の再生電流パルスを流した時に、磁気抵抗膜に流れる電流が小さい状態から大きな状態に変化したら、書き込まれた情報は、“０”であると判断する。
【００１８】
次に、図２３（ｂ）のように“１”が記憶されている場合を説明する。図２４（ｂ）のようにワード線105に対し、はじめ紙面に垂直方向に手前側から奥側に向かって電流を流し、次に図２５（ｂ）のように紙面に垂直方向に奥側から手前側に向かって電流を流す。すると、はじめ紙面に垂直方向に手前側から奥側に向かって電流を流すと、矢印107に示す磁界が発生するが、第１磁性層101及び第２磁性層103の磁化方向は共に左向きのままである。
【００１９】
次に、紙面に垂直方向に奥側から手前側に向かって電流を流すと、矢印108に示す磁界が発生し、第１磁性層101の磁化は図２５（ｂ）に示すように右向きに反転する。
【００２０】
この間の２つの磁性層の磁化方向に注目すると、はじめに図２４（ｂ）に示す状態では第１磁性層101と第２磁性層103の磁化方向は平行であり、次に図２５（ｂ）の状態になると、第１磁性層101と第２磁性層103の磁化方向は反平行になる。したがって、上記のようにワード線105に正負の再生電流パルスを流した時に、抵抗値が低抵抗から高抵抗に変化したら、“１”が書き込まれていると読み取ることができる。つまり、磁気抵抗膜に一定の電圧を印加しておき、ワード線105に正負の再生電流パルスを流した時に、磁気抵抗膜に流れる電流が大きい状態から小さい状態に変化したら、書き込まれた情報は、“１”であると判断する。
【００２１】
以上説明したように、ＧＭＲメモリ素子は、ワード線に書き込む情報に応じて方向の異なる書き込み電流を流すことによって情報を記録することができる。また、ワード線に書き込み電流よりも小さい正負の再生電流パルスを流し、この時の抵抗値の変化から記録された情報が“０”か“１”か識別することができる。このような記録再生方法は、不揮発、非破壊で、高速駆動が可能であることから、理想的なメモリ特性が期待できる。
【００２２】
一方、記録及び再生の際に、ＧＭＲメモリ素子から電流がリークすることを防止するため、通常、ＧＭＲ素子は絶縁体上に形成される。このようなＧＭＲメモリ素子の一例として、特開平９−４５０７４号公報には、絶縁性表面を持つ基板上に、単結晶シリコン膜が形成された、所謂ＳＯＩ（Silicon On Insulator）基板を用いた例が記載されている。このようなＧＭＲメモリ素子の概略断面図を図２６に示す。
【００２３】
図２６において、206はシリコン基板、207は絶縁層、208はエピタキシャル成長された単結晶シリコン層、209はＣｕから成るバッファー層、201は第１磁性層、202は非磁性層、203は第１磁性層よりも室温において大きな保磁力を持つ第２磁性層、204は絶縁層、205はワード線（書き込み線）をそれぞれ示す。ここで、シリコン基板206、絶縁層207及び単結晶シリコン層208がＳＯＩ基板を構成している。図５に示すＧＭＲメモリ素子においても、情報の書き込み及び読み出しは、図２２〜図２５で説明した方法と同様の方法で行われる。
【００２４】
図２６に示すＧＭＲメモリ素子は、絶縁層204によってシリコン基板206への電流のリークを防止できる。また、図２６の素子では、ＳＯＩ基板上に、第１磁性層201、非磁性層202及び第２磁性層203をエピタキシャル成長させることにより、小さな磁場で大きな磁気抵抗値の変化を示し、書き込みが容易で信頼性の高いメモリ素子が得られる。
【００２５】
【発明が解決しようとする課題】
しかしながら、特開平９−４５０７４号公報に記載されたＧＭＲメモリ素子において、ＳＯＩ基板は単に磁気抵抗膜を形成するためのベース部材として用いられているだけで、ＳＯＩ基板の特徴を十分に活かしたものとはいえなかった。
【００２６】
本発明の目的は、上記従来技術の問題点を解決し、ＳＯＩ基板の特徴を十分に活かし、メモリ素子を動作させるためのスイッチング素子が磁気抵抗膜とモノリシックに形成された、集積度の高いＧＭＲメモリ素子を提供することにある。
【００２７】
【課題を解決するための手段】
本発明の上記目的は、絶縁性の表面を有する基板、前記基板の絶縁性表面上に形成された単結晶半導体層、前記単結晶半導体層の少なくとも一部に形成されたスイッチング素子、前記基板の絶縁性表面上に形成された、第１磁性層と、第１磁性層よりも高い保磁力を有し、第１磁性層に非磁性層を間に挟んで積層された第２磁性層とから成る磁気抵抗膜、及び、前記磁気抵抗膜の近傍に、間に絶縁層を挟んで設けられたワード線とから成り、前記スイッチング素子が、磁気抵抗膜及びワード線のいずれかに電気的に接続されていることを特徴とする巨大磁気抵抗効果を利用したメモリ素子によって達成される。
【００２８】
【発明の実施の形態】
図１は、本発明のＧＭＲメモリ素子の第１の実施態様を示す概略断面図である。この第１実施態様は、１ビットの情報を記憶する１つのメモリセルと、このメモリセルのスイッチングを行う１つのスイッチング素子とを有する、本発明の最もシンプルな構成を示すものである。
【００２９】
図１において、４１はシリコン基板、４２はシリコン基板４１上に形成されたＳｉＯ2から成る絶縁層、４３は絶縁層４２上に形成された単結晶シリコン層をそれぞれ示す。これらシリコン基板４１、絶縁層４２及び単結晶シリコン層４３が所謂ＳＯＩ基板を構成する。絶縁層４２の膜厚は作製しようとするメモリ素子の構成によって適宜選択されるが、十分な絶縁性を得るため、１００ｎｍ〜１μｍの厚さに形成することが望ましい。
【００３０】
このようなＳＯＩ基板は、例えば米国特許第５３７１０３７号に記載されているように、多孔質シリコン層上にエピタキシャル成長された単結晶シリコン層を、絶縁層を間に挟んで他の基板と貼り合せた後、多孔質シリコン層を除去する方法によって形成される。また、ＳＯＩ基板は、シリコン基板の表面から所定の深さに酸素イオンを注入し、この後、熱処理することによって表面の単結晶シリコン層の下に酸化シリコンから成る絶縁層を形成する方法、あるいは米国特許第５３７４５６４号に記載されているように、シリコン基板の表面から所定の深さに水素イオンを注入した後、熱処理することによって表面の単結晶シリコン層の下にマイクロバブル領域を形成し、単結晶シリコン層を他の基板に貼り合せた後、マイクロバブル領域で基板を分離する方法など、周知のいかなる方法で作製されたものでも用いることができる。
【００３１】
単結晶シリコン層４３の一部には、ソース領域４８、ゲート領域４９及びドレイン領域５０が形成されている。そして、ゲート領域４９の上には、ゲート絶縁層５２を挟んでゲート電極５３が設けられ、これらによって電界効果型トランジスタ（ＦＥＴ）５１が構成されている。この電界効果型トランジスタ５１は、周知の半導体プロセスを用いて作製される。例えば、ソース領域４８、ゲート領域４９及びドレイン領域５０は、単結晶シリコン層４３の一部に不純物を拡散させる等の方法で形成することができる。
【００３２】
単結晶シリコン層４３の上には、磁気抵抗膜４７が形成されている。この磁気抵抗膜４７は、単結晶シリコン層４３の上に、第１磁性層４４、非磁性層４５及び第２磁性層４６を順に積層することによって形成される。第２磁性層４６は、第１磁性層４４よりも室温において高い保磁力を有している。つまり、第２磁性層４６は、図１で説明したメモリ層（書き込み層）の機能を果たし、第１磁性層４４は再生層（読み出し層）の機能を果たす。第１磁性層４４及び第２磁性層４６は、共にＮｉ、Ｆｅ、Ｃｏやこれらの元素の少なくとも１種を含む合金から形成される。そして、これら元素の組合わせあるいは組成を互いに異ならせることによって、第２磁性層４６が第１磁性層４４よりも高い保磁力を有するように形成されている。これらの磁性層を形成する材料としては、例えばＣｏ、ＮｉＦｅ、ＮｉＦｅＣｏ、ＦｅＣｏ、ＣｏＦｅＢといった材料が用いられる。また、第１磁性層４４あるいは第２磁性層４６を２層以上の多層構成としても良い。例えば、第２磁性層４６として、厚さ５ｎｍのＣｏ層と厚さ３０ｎｍのＦｅＭｎ層を積層した２層構成のものを用いても良い。
【００３３】
第１の磁性層４４及び第２の磁性層４６は、逆の順に形成しても良い。即ち、単結晶シリコン層４３上に、第２磁性層４６、非磁性層４５及び第１磁性層４４の順に形成することもできる。また、第１の磁性層４４及び第２の磁性層４６の膜厚は好ましくは、それぞれ２〜１００ｎｍの範囲に形成される。
【００３４】
非磁性層４５の材料としては、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｍｇ等の金属が好適に用いられ、特に好ましくはＣｕが用いられる。非磁性層４５の膜厚は、１〜１０ｎｍの範囲に形成されることが望ましい。成膜方法にもよるが、１ｎｍ以下では膜が島状に成長することでピンホールが発生する恐れがある。このようなピンホールが発生すると、第１及び第２磁性層の相互作用により磁気抵抗が発現しない場合がある。一方、非磁性層４５が１０ｎｍより厚い場合には、第１及び第２磁性層間の間隔が電子の平均自由行程に対し広すぎて、スピン依存性散乱が減少するため、磁気抵抗が小さくなる。
【００３５】
前記電界効果型トランジスタ５１のドレイン領域５０は、この磁気抵抗膜４７の一端に電気的に接続されてる。そして、この電界効果型トランジスタ５１は、磁気的抵抗膜４７に電流を流す際のスイッチング素子の機能を果たす。この点から、一部に電界効果型トランジスタ５１が形成される単結晶シリコン層４３の膜厚は非常に重要である。単結晶シリコン層４３の膜厚は、５０〜５００ｎｍの範囲に形成されることが望ましい。
【００３６】
単結晶シリコン層４３の膜厚が５０ｎｍより薄いと、格子欠陥の発生によって結晶性が悪化し、この上に形成される磁気抵抗膜の均一性に悪影響を及ぼし、メモリ特性が低下したり、電界効果型トランジスタを作製するためにイオン注入を行った場合に、このイオン注入によるダメージが絶縁層４２にまでおよび、所望の半導体特性が得られず、電界効果型トランジスタの動作が不安定になる恐れが生じる。また、単結晶シリコン層４３の膜厚が５００ｎｍより厚いと、消費電力が大きくなり、スイッチング速度が低下したり、磁気抵抗膜以外に流れるリーク電流が増えて、磁気抵抗が低くなり、再生時に大きな信号強度が得られない恐れがある。更に、単結晶シリコン層４３の膜厚が５００ｎｍより厚いと、上記イオン注入によって注入されたイオンの濃度プロファイルが生じ、この単結晶シリコン層４３の一部に作製された電界効果型トランジスタ５１の動作特性にバラツキが生じる場合がある。単結晶シリコン層４３の膜厚は、より望ましくは５０〜２５０ｎｍの範囲、更に望ましくは６０〜１２０ｎｍに形成される。
【００３７】
上記磁気抵抗膜４７上には、絶縁層５４を介してワード線（書き込み線）５５が形成されている。ワード線５５は書き込み電流を流すために導電性の高い材料で形成され、Ａｌ，Ｃｕ，Ａｕ等の金属膜から形成されるのが望ましい。ワード線５５の膜厚は、流す電流の大きさや線幅によって決定されるが、通常、１０〜１０００ｎｍの範囲に形成されるのが望ましい。絶縁層５４は、ＳｉＯ2，ＳｉＮ，Ａｌ2Ｏ3等の無機材料や、ノボラック樹脂等の有機材料から形成される。この絶縁層５４の膜厚はワード線５５に加えられる電力に対して必要な絶縁耐圧に応じて決定されるが、通常５〜１０００ｎｍの範囲に形成される。
【００３８】
図１では用いられていないが、単結晶シリコン層４３と磁気抵抗膜４７の間に、これらの層間の表面自由エネルギーを調整し、より平坦性の高い界面構造を実現する目的で、バッファ層を設けても良い。バッファ層の材料としては、Ｔａ，Ｃｕ，Ｃｒ等の各種金属や、ＳｉＮ，ＳｉＯ2，Ａｌ2Ｏ3等の絶縁体が用いられる。より好ましくはＴａあるいはＳｉＮが用いられる。バッファ層の膜厚は２〜１０ｎｍの範囲に形成されることが望ましい。成膜方法にもよるが、２ｎｍよりも薄いと、島状に成長することにより膜質が不均一になる恐れがあり、１０ｎｍよりも厚いと生産性が低下する恐れがある。
【００３９】
図６の実施態様において、ワード線５５の下の部分の磁気抵抗膜４７が、１ビットの情報を記憶する最小単位であるメモリセルとなる。このメモリセルへの情報の書き込みは、図２３（ａ），（ｂ）で説明した方法と同様に、ワード線５５に流す電流の方向によって“０”あるいは“１”が選択的に書き込まれる。例えば、ワード線５５に紙面に垂直方向に奥側から手前側に電流を流した時には“０”が、紙面に垂直方向に紙面手前側から奥側に電流を流した時には“１”が書き込まれる。電流の流れる方向と“０”及び“１”との関係は反対の関係でも構わない。
【００４０】
電界効果型トランジスタ５１を情報書き込みの際のスイッチングに用いることができる。電界効果型トランジスタ５１のソース領域４８、ゲート電極５３及び磁気抵抗膜４７の電界効果型トランジスタ５１に接続された端部と反対側の端部には、それぞれ端子５６，５７及び５８が電気的に接続されている。端子５６と端子５８の間に電圧を印加し、端子５７に電圧を印加すると、電界効果型トランジスタ５１がオン状態となり、磁気抵抗膜４７に電流が流れる。このように磁気抵抗膜４７に電流が流れている状態の時に、ワード線５５に書き込み電流を流したときに、これらの電流による磁界が重畳されて初めて情報が記録されるように、それぞれの電流値を設定しても良い。この場合、電界効果型トランジスタ５１がオフ状態では、磁気抵抗膜４７には電流が流れず、ワード線５５に電流が流れていても、情報は書き込まれない。つまり、電界効果型トランジスタ５１をオン／オフすることにより、情報の書き込みを制御できる。
【００４１】
一方、図１に示すＧＭＲメモリ素子に書き込まれた情報は、図２４（ａ），（ｂ）及び図２５（ａ），（ｂ）で説明した方法と同様の方法で読み出すことができる。端子５６と端子５８の間に一定の電圧を印加し、電界効果型トランジスタ５１をオン状態にすると、磁気抵抗膜４７に読み出し電流が流れる。この状態で、ワード線５５に時間的に方向が切り換わる交流再生パルス電流を印加すると、磁気抵抗膜４７の抵抗値の変化により、端子５６及び５８間に流れる電流が変化する。この電流変化、即ち電流が大きい状態から小さい状態に変化するか、小さい状態から大きい状態に変化するかによって、書き込まれた情報が“０”が“１”かを判別することができる。
【００４２】
図１に示すＧＭＲメモリ素子は、フォトリソグラフィーに代表される周知の微細加工パターニング方法を用いて作製することができる。また、第１及び第２磁性層、非磁性層、絶縁層、ワード線等は、蒸着法、スパッタリング法、分子ビームエピタキシー（ＭＢＥ）法など周知の各種方法を用いて成膜することができる。
【００４３】
図２〜図４は、上記のようなメモリセルを、ＳＯＩ基板上に、Ｍ×Ｎ個（Ｍ及びＮはそれぞれ２以上の整数）のマトリックス状に形成した本発明のＧＭＲメモリ素子の第２実施態様を示す図である。図２はＧＭＲメモリ素子の平面図を示し、図３は図２におけるＡ−Ａに沿った概略断面図、図４は図２におけるＢ−Ｂに沿った概略断面図である。これらの図において、同一の部材には同一の符号を付している。
【００４４】
これらの図において、１１はシリコン基板を示し、このシリコン基板１１上には、絶縁層１２を介して単結晶シリコン層１３が形成されている。このシリコン基板１１、絶縁層１２及び単結晶シリコン層１３が、所謂ＳＯＩ基板を構成している。本実施態様に用いるＳＯＩ基板も、第１の実施態様で説明した周知の基板作製方法を用いて作製される。単結晶シリコン層１３は、Ｘ方向に延びるライン状にパターニングされ、Ｙ方向に単結晶シリコン層１３のラインがＮ本、互いに平行に形成されている。また、単結晶シリコン層１３は、Ｘ方向にＭ個並んで配置された電界効果型トランジスタ４−１〜４−Ｍを形成するためにも用いられている。上記Ｎ本のライン及び電界効果型トランジスタ４−１〜４−Ｍを形成した部分以外の単結晶シリコン層１３は、絶縁層１２に達するまでエッチングすることによって除去されている。
【００４５】
基板上に残された単結晶シリコン層１３のＮ本のラインの一方の端部にはそれぞれ電界効果型トランジスタ１−１〜１−Ｎが形成されている。おのおのの電界効果型トランジスタ１−１〜１−Ｎは、ソース領域２０、ゲート領域２１及びドレイン領域２２を有し、ゲート領域２１上には、膜厚の薄いゲート絶縁層２３を介してゲート電極３−１〜３−Ｎが形成されている。また、ソース領域２０上のゲート絶縁層２３には、コンタクトホール２４が形成され、ソース領域２０にソース電極２−１〜２−Ｎが電気的に接続されている。これらの電界効果型トランジスタ１−１〜１−Ｎは、第１の実施態様で説明したように、不純物拡散等の周知の半導体プロセスを用いて作製される。
【００４６】
一方、電界効果型トランジスタ４−１〜４−Ｍは、ソース領域２７、ゲート領域２６及びドレイン領域２５を有し、ゲート領域２６上には、膜厚の薄いゲート絶縁層２８を介してゲート電極６−１〜６−Ｍが形成されている。また、ソース領域２７上のゲート絶縁層２８には、コンタクトホール２９が形成され、ソース領域２７にソース電極５−１〜５−Ｍが電気的に接続されている。これらの電界効果型トランジスタ４−１〜４−Ｍも、電界効果型トランジスタ１−１〜１−Ｎと同様に、基板上に残された単結晶シリコン層１３を用いて、不純物拡散等の周知の半導体プロセスによって作製される。
【００４７】
上記Ｎ本のライン状の単結晶シリコン層１３上には、それぞれバッファ層１４を介して磁気抵抗膜８−１〜８−ＮがＸ方向に延びるＮ本のライン状に、Ｙ方向に互いに平行に形成されている。おのおのの磁気抵抗膜８−１〜８−Ｎは、それぞれ第１磁性層１５、非磁性層１６及び第２磁性層１７から構成されている。これらの層は、第１の実施態様で説明したような材料で、同様の膜厚に形成される。
【００４８】
磁気抵抗膜８−１〜８−Ｎの電界効果型トランジスタ１−１〜１−Ｎが設けられた側の端部には、それぞれセンス線（読み出し線）７−１〜７−Ｎが形成されている。これらのセンス線７−１〜７−Ｎは、電界効果型トランジスタ１−１〜１−Ｎのドレイン領域２２と磁気抵抗膜８−１〜８−Ｎとを良好に電気的に接続するためのもので、導電性の高い材料で形成され、Ａｌ，Ｃｕ，Ａｕ等の金属膜から形成されるのが望ましい。また、磁気抵抗膜８−１〜８−Ｎの他方の端部は、センス線１０によって互いに電気的に接続された上で、アースされている。このセンス線１０も、導電性の高いＡｌ，Ｃｕ，Ａｕ等の金属膜から形成されるのが望ましい。
【００４９】
上記磁気抵抗膜８−１〜８−Ｎ上には、絶縁層１９が形成されている。この絶縁層１９は磁気抵抗膜８−１〜８−Ｎ上を覆うだけでなく、これらの磁気抵抗膜の間の領域の絶縁層１２上にも形成され、これらの間を埋め込んで、上面が平坦になるように形成されている。この絶縁層１９上には、Ｙ方向に延びるライン上のワード線（書き込み線）１８−１〜１８−Ｍが、Ｘ方向に並んで互いに平行に形成されている。これらのワード線１８−１〜１８−Ｍの一方の端部は、図４に示すように、ゲート絶縁層２８に形成されたコンタクトホール３０を通して、電界効果型トランジスタ４−１〜４−Ｍのドレイン領域２５にそれぞれ電気的に接続されている。また、ワード線１８−１〜１８−Ｍの他方の端部は、互いに電気的に接続された上で、アースされている。絶縁層１９及びワード線１８−１〜１８−Ｍは、第１の実施態様で説明した材料によって、同様の膜厚で形成される。
【００５０】
これらのワード線１８−１〜１８−Ｍの下にある磁気抵抗膜８−１〜８−Ｎの部分が、それぞれ１ビットの情報を記憶するメモリセルと成る。即ち、図１で見ると、ワード線１８−１〜１８−Ｍと磁気抵抗膜８−１〜８−Ｎとの交点（オーバーラップした部分）にそれぞれメモリセル９−１−１，９−１−２，・・・，９−Ｎ−Ｍが形成され、Ｍ×Ｎ個のメモリセルがマトリックス状に配置される。本実施態様では、それぞれのメモリセルは区切られていないが、各磁性層には磁壁が形成されるため、ワード線の下の部分のみがメモリとして機能する。このため、本実施例によれば、ＧＭＲメモリ素子を作製する場合のパターニングが簡略化でき、作製コストを抑えることが可能である。
【００５１】
図５は、図２〜図４に示すＧＭＲメモリ素子を用いたメモリ装置を示す回路図である。図５において、図２〜図４と同一の部材には同一の符号を付し、詳細な説明は省略する。
【００５２】
アドレスバス３１は、書き込み及び読み出しを行うメモリセルを指定するためのもので、特定のメモリセルを示すアドレス信号がセンスデコーダ３３及びワードデコーダ３２に送られ、書き込み及び読み出しが実行される。センスデコーダ３３は、電界効果型トランジスタ１−１〜１−Ｎのオン／オフを切り換えて、磁気抵抗膜に流す電流をコントロールすると共に、磁気抵抗膜に流れる電流値を測定して、磁気抵抗膜の抵抗変化を検出する機能を有している。一方、ワードデコーダ３２は、電界効果型トランジスタ４−１〜４−Ｍのオン／オフを切り換えると共に、ワード線に流す電流を発生し、この電流値を制御する機能を有する。
【００５３】
メモリセルに対し情報を書き込む方法についてセル９−２−２を例に説明する。
【００５４】
まず、アドレスバス３１からセンスデコーダ３３、ワードデコーダ３２に対してセル９−２−２を選択するアドレス信号が命令される。命令を受けたセンスデコーダ３３は電界効果型トランジスタ１−２のゲートに対しＯＮ命令を出してセル９−２−２が形成された磁気抵抗膜８−２を選択し、センス電流をこの磁気抵抗膜に流す。
【００５５】
一方、命令を受けたワードデコーダ３２はワード線１８−２に接続された電界効果型トランジスタ４−２のゲートに対しＯＮ命令を出してワード線１８−２を選択し、ワード電流をワード線１８−２に流す。このときのワード電流は書き込み動作であるため読み出しに用いられるワード電流よりも大きい電流が印加される。
【００５６】
かくして磁気抵抗膜８−２のワード線４−２の直下に位置するセル９−２−２に対してそれぞれの線に印加された電流が発生する磁界が重畳された合成磁界が加えられる。
【００５７】
発生した合成磁界は読み出し層の磁化方向だけでなく情報を貯える書き込み層の磁化方向も反転するだけの大きさを持つ。
【００５８】
したがって、その際のワード線電流の向きにより“０”，“１”が記録される。同様な手順を全てのセルに対して行うことにより全メモリ領域に情報が高速非破壊に書き込まれる。
【００５９】
メモリセルに対し情報を読み出す方法についてセル９−２−２を例に説明する。
【００６０】
まず、アドレスバス３１からセンスデコーダ３３、ワードデコーダ３２に対してセル９−２−２を選択するようアドレス信号が命令される。命令を受けたセンスデコーダ３３は、磁気抵抗膜８−２に接続された電界効果型トランジスタ１−２のゲートに対しＯＮ命令を出して磁気抵抗膜８−２を選択し、センス電流を磁気抵抗膜８−２に流す。一方、命令を受けたワードデコーダ３２はワード線１８−２に接続された電界効果型トランジスタ４−２のゲートに対しＯＮ命令を出してワード線１８−２を選択し、ワード電流をワード線１８−２に印加する。
【００６１】
このときのワード電流は読み出し動作であるため書き込みに用いられるワード電流よりも小さい電流が印加される。
【００６２】
かくして磁気抵抗膜８−２のワード線４−２の直下に位置するセル９−２−２に対してそれぞれの線に印加された電流が発生する磁界が重畳された合成磁界が加えられる。
【００６３】
発生した合成磁界は情報を貯える書き込み層の磁化方向は固定したままだが、読み出し層の磁化は反転するだけの大きさを持つため、“０”，“１”いずれか記録されている情報によりセンスデコーダでセンス電流の向きを２方向に振ることにより抵抗変化を検出して情報を読み出すことができる。
【００６４】
同様な手順を全てのセルに対して行うことにより全メモリ領域の情報が高速非破壊に読み出される。
【００６５】
本実施態様においても、情報の書き込み及び読み出しの原理は、図２３〜図２５及び第１の実施態様で説明した原理と同様である。
【００６６】
図５において、一点鎖線で囲った部分が、図２〜図４に示すＧＭＲメモリ素子に相当する。本実施態様では、アドレスバス３１、センスデコーダ３３及びワードデコーダ３２は、ＧＭＲメモリ素子とは別に作製され、ＧＭＲメモリ素子に接続する例を示したが、これらの回路をＳＯＩ基板上の単結晶シリコン層を用いて形成し、これらの回路をＧＭＲメモリ素子と同一の基板上にもノリシックに形成することもできる。
【００６７】
以下により具体的な実施例を示す。
【００６８】
〔実施例１〕
図２〜図４に示す構成のＧＭＲメモリ素子を作製した。磁気抵抗膜およびワード線の数はそれぞれ８本とし、セルサイズが２μｍ角のメモリセルが８×８のマトリックス状に配置された６４ビットのＧＭＲメモリ素子とした。ＳＯＩ基板としては、先に引用した米国特許第５３７１０３７号に記載された方法で作製された８インチサイズの基板を用いた。
【００６９】
Ｓｉ層の厚さは３０ｎｍ、５０〜６００ｎｍまで５０ｎｍ刻みに、７００〜１０００ｎｍまで１００ｎｍ刻みに用意した。結晶方位は（１００）で、軽くドープしたｎ形Ｓｉとなっている。ＳｉＯ2の厚さは１μｍである。
【００７０】
この基板に対しフォトリソグラフィーによるパターニングを施して成膜やミリングをする領域をレジストマスクで定義した。また、不純物元素の混入を防ぐため、磁気抵抗膜以外の半導体プロセスを先に行い保護膜でカバーした。
【００７１】
磁気抵抗膜の成膜にスパッタ装置を用いて、到達圧力５×１０-5Ｐａ以下でバッファ層であるＳｉＮ、第１磁性層であるＮｉ80Ｆｅ20、非磁性層であるＣｕ、第２磁性層であるＣｏ、絶縁膜であるＳｉＮ、センス線であるＡｌ、ワード線であるＡｌを成膜した。
【００７２】
膜厚はそれぞれ、バッファ層であるＳｉＮが５ｎｍ、第１磁性層であるＮｉ80Ｆｅ20が１０ｎｍ、非磁性層であるＣｕが５ｎｍ、第２磁性層であるＣｏが１０ｎｍ、絶縁膜であるＳｉＮが３０ｎｍ、センス線であるＡｌが３０ｎｍ、ワード線であるＡｌが５０ｎｍである。ここで、第１磁性層は軟磁性材料であり読み出し（再生）層として、第２磁性層は硬磁性材料であり書き込み（メモリ）層として機能する。
【００７３】
成膜時には、基板表面方向に同じ磁気異方性を持つよう永久磁石を配置してある。永久磁石の発生する磁界強度は、測定中心で２０Ｏｅとした。素子の加工にはイオンミリングとリフトオフを併用して実際の素子パターンを形成した。
【００７４】
上記のプロセスを経て作製した６４ビットのメモリ素子に対しアクセス信号を出して素子特性を評価した。消費電力、アクセススピード、アクセス動作或いはメモリとしての安定性というパラメータを勘案し総合的に下した判断の結果を表１に示す。Ｓｉ層の厚さが５０〜５００ｎｍの範囲で良好な特性が得られた。
【００７５】
中でも５０〜２５０ｎｍの範囲で最良の結果が得られた。上記の結果を受け、より詳細に検討するためにＳｉ層が５０ｎｍから２５０ｎｍまで１０ｎｍ刻みのＳＯＩ基板を用意して同様な検討をしたところ、さらに望ましくは６０〜１２０ｎｍの範囲がよいことがわかった。３０ｎｍや５５０ｎｍより厚いものでは特性が悪く、消費電力が低下せずスイッチングが高速化しなかったり、スイッチングトランジスタの動作が不安定になった。
【００７６】
【表１】
【００７７】
図６及び図７は、ＳＯＩ基板上にメモリセルをＭ×Ｎ個のマトリックス状に形成した本発明のＧＭＲメモリ素子の第３の実施態様を示す図である。図６はＧＭＲメモリ素子の平面図を示し、図７は図６におけるＣ−Ｃに沿った概略断面図である。Ｙ方向に沿った概略断面図は、図４と同様であるため省略した。図６及び図７において、図２〜図４と同一の部材には同一の符号を付し、詳細な説明は省略する。
【００７８】
本実施態様は、メモリセルを構成するワード線の下の部分を除いて磁気抵抗膜を除去し、残った磁気抵抗膜をセンス線（読み出し線）４０−１−１，４０−２−１，・・・４０−Ｍ−Ｎで接続した点でのみ第２の実施態様と相違する。本実施態様によれば、これらのセンス線の導電率を調整することにより、電界効果型トランジスタのドレイン領域に繋がる合成抵抗の大きさを調整するものである。本実施態様も、第２の実施態様と同様の材料、同様の方法で作製することができ、書き込み及び読み出しも同様の方法で行われる。
【００７９】
〔実施例２〕
図６及び図７に示す構成のＧＭＲメモリ素子を作製した。磁気抵抗膜およびワード線の数はそれぞれ８本とし、セルサイズが２μｍ角のメモリセルが８×８のマトリックス状に配置された６４ビットのＧＭＲメモリ素子とした。ＳＯＩ基板としては、先に引用した米国特許５３７１０３７号に記載された方法で作製された８インチサイズの基板を用いた。
【００８０】
磁気抵抗膜等の構成は、実施例１と同様の材料を用い、同様の方法で作製した。センス線としては、Ａｌ膜を用いた。
【００８１】
このように作製した６４ビットのメモリ素子に対し、アクセス信号を入力して素子特性を評価した。消費電力、アクセススピード、アクセス動作及びメモリとしての安定性に関しては、実施例１と全く同様の結果が得られた。
【００８２】
単結晶シリコン層の厚さに関しては、５０〜５００ｎｍ範囲で良好な結果が得られた。中でも５０〜２５０ｎｍの範囲で最良の結果が得られた。３０ｎｍや５５０ｎｍより厚いものでは特性が悪く、消費電力を低く抑えることができず、スイッチング速度が低かったり、電界効果型トランジスタの動作が不安定になった。
【００８３】
図８及び図９は、ＳＯＩ基板上にメモリセルをＭ×Ｎ個のマトリックス状に形成した本発明のＧＭＲメモリ素子の第４の実施態様を示す図である。図８はＧＭＲメモリ素子の平面図を示し、図９は図８におけるＤ−Ｄに沿った概略断面図である。Ｙ方向に沿った概略断面図は、図４と同様であるため省略した。図８及び図９において、図６及び図７と同一の部材には同一の符号を付し、詳細な説明は省略する。
【００８４】
本実施態様は、ワード線によって発生する磁界をメモリセルの部分に集中させるための磁界集中層３５及び３６を、各メモリセルの両側にそれぞれ配置した点でのみ第３の実施態様と相違する。
【００８５】
ワード線に流す電流はセンス線と比べ大きいため、発生する磁界が大きく合成磁界の主成分となっている。ワード線によって発生する磁界は反磁界により拡散する。セルを高集積化した場合にはメモリセル同士の間隔が狭くなるため隣接セルのワード線によって発生する磁界による影響が無視できなくなる。こうした影響を抑えるためにはワード線での磁界をなるべく該当セルに集中する必要がある。
【００８６】
強磁性層／非磁性層／強磁性層という構成からなるメモリセルに対してそれを取り囲むように周囲に透磁率の高い材料による磁界集中層を設けることにより、磁界集中層の中を発生磁界と反磁界が通過するため該当セルへの集中化が達成される。
【００８７】
〔実施例３〕
図８及び図９に示す構成のＧＭＲメモリ素子を作製した。磁気抵抗膜およびワード線の数はそれぞれ８本とし、セルサイズが２μｍ角のメモリセルが８×８のマトリックス状に配置された６４ビットのＧＭＲメモリ素子とした。ＳＯＩ基板としては、先に引用した米国特許５３７１０３７号に記載された方法で作製された８インチサイズの基板を用いた。
【００８８】
磁気抵抗膜等の構成は、実施例１と同様の材料を用い、同様の方法で作製した。磁界集中層３５及び３６としては、面積が４μｍ2のメモリセルの両側に、２μｍ離して、幅１０ｎｍ，高さ５０ｎｍのＦｅＮ膜を形成した。
【００８９】
このように作製した６４ビットのメモリ素子に対し、アクセス信号を入力して素子特性を評価した。消費電力、アクセススピード、アクセス動作及びメモリとしての安定性を勘案し、総合的に判断した結果を表２に示す。
【００９０】
単結晶シリコン層の厚さに関しては、５０〜５００ｎｍ範囲で良好な結果が得られた。中でも、５０〜２５０ｎｍの範囲で最良の結果が得られた。３０ｎｍや５５０ｎｍより厚いものでは特性が悪く、消費電力を低く抑えることができず、スイッチング速度が低かったり、電界効果型トランジスタの動作が不安定になった。
【００９１】
【表２】
【００９２】
以上説明した実施態様はいずれも、磁気抵抗膜の上に絶縁層を介してワード線を設けるものであったが、本発明のＧＭＲメモリ素子では、磁気抵抗膜の下にワード線を設けることもできる。この例を以下に示す。
【００９３】
図１０及び図１１は、図２〜図４で説明した第２の実施態様に対して、ワード線を磁気抵抗膜の下部に設けた、本発明のＧＭＲメモリ素子の第５の実施態様を示す図である。ここで、図１０は図３に対応するＸ方向に沿った概略断面図であり、図１１は図４に対応するＹ方向に沿った概略断面図である。図１０及び図１１において、図２〜図４と同一の部材には、同一の符号を付し、詳細な説明は省略する。
【００９４】
本実施態様においては、図３のワード線１８−１〜１８−Ｍに代えて、磁気抵抗膜８−１の下部に、単結晶シリコン層１３に埋め込まれるように、ワード線５９−１〜５９−Ｍが設けられている。このため、本実施態様では、図３及び図４に示される絶縁層１９は設けられていない。ワード線５９−１の端部は、ゲート絶縁層２８に形成されたコンタクトホール３０を通して、電界効果型トランジスタ４−１のドレイン領域２５に電気的に接続されている。
【００９５】
本実施態様においても、ワード線５９−１〜５９−Ｍは、導電性の高いＡｌ，Ｃｕ，Ａｕ等の金属膜から形成されるのが望ましい。本実施態様においては、ワード線と磁気抵抗膜を絶縁するため、バッファ層１４は絶縁性の材料から形成される必要がある。図１０及び図１１では、ワード線５９−１〜５９−Ｍは単結晶シリコン層１３に埋め込まれるように形成されているが、単結晶シリコン層１３の表面に保護膜を形成し、この上にワード線を形成するようにしても良い。本実施態様も、これまで説明したいずれの実施態様とも同様の材料、同様の方法で作製することができ、書き込み及び読み出しも同様の方法で行われる。
【００９６】
以下、本実施態様の具体的な構成例を示す。
【００９７】
〔実施例４〕
磁気抵抗膜およびワード線の数はそれぞれ８本とし、セルサイズが２μｍ角のメモリセルが８×８のマトリックス状に配置された６４ビットのＧＭＲメモリ素子とした。ＳＯＩ基板としては、先に引用した米国特許第５３７１０３７号に記載された方法で作製された８インチサイズの基板を用いた。単結晶シリコン層の結晶方位は（１００）で、軽くドープしたｎ形シリコンとなっている。ＳｉＯ2から成る絶縁層の厚さは、１μｍである。
【００９８】
この基板に対しフォトリソグラフィーによるパターニングを施した成膜やミリングをする領域をレジストマスクで定義した。また、不純物元素の混入を防ぐため、磁気抵抗膜以外の半導体プロセスを先に行い保護膜でカバーした。さらに単結晶シリコン層の上にワード線を形成した。ワード線であるＡｌの膜厚は５０ｎｍである。
【００９９】
磁気抵抗膜の成膜にはスパッタ装置を用いて、到達圧力５×１０-5Ｐａ以下でバッファ層であるＳｉＮ、第１磁性層であるＮｉ80Ｆｅ20、非磁性層であるＣｕ、第２磁性層であるＣｏ、絶縁膜であるＳｉＮ、センス線であるＡｌを成膜した。膜厚はそれぞれ、バッファ層であるＳｉＮが５ｎｍ、第１磁性層であるＮｉ80Ｆｅ20が１０ｎｍ、非磁性層であるＣｕが５ｎｍ、第２磁性層であるＣｏが１０ｎｍ、絶縁膜であるＳｉＮが３０ｎｍである。ここで、第１磁性層は軟磁性材料であり読み出し（再生）層として、また第２磁性層は硬磁性材料であり書き込み（メモリ）層として機能する。成膜時には、基板表面方向に同じ磁気異方性を持つよう永久磁石を配置してある。永久磁石の発生する磁界強度は、測定中心で２００Ｏｅとした。
【０１００】
素子の加工にはイオンミリングとリフトオフを併用して実際の素子パターンを形成した。
【０１０１】
上記のプロセスを経て作製した６４ビットのメモリ素子に対しアクセス信号を出して素子特性を評価した。消費電力、アクセススピード、アクセス動作あるいはメモリとしての安定性というパラメータを勘案し総合的に評価したところ良好な特性を得ることができた。
【０１０２】
図１２は、図６及び図７で説明した第３の実施態様に対して、ワード線を磁気抵抗膜の下部に設けた、本発明のＧＭＲメモリ素子の第６の実施態様を示す図である。ここで、図１２は図７に対応するＸ方向に沿った概略断面図である。図１２において、図７と同一の部材には、同一の符号を付し、詳細な説明は省略する。
【０１０３】
本実施態様においては、図７のワード線１８−１〜１８−Ｍに代えて、磁気抵抗膜の下部に、単結晶シリコン層１３に埋め込まれるように、ワード線５９−１〜５９−Ｍが設けられている。このため、本実施態様では、図７に示される絶縁層１９は設けられていない。
【０１０４】
本実施態様においても、ワード線５９−１〜５９−Ｍは、導電性の高いＡｌ，Ｃｕ，Ａｕ等の金属膜から形成されるのが望ましい。本実施態様においては、ワード線と磁気抵抗膜を絶縁するため、バッファ層１４は絶縁性の材料から形成される必要がある。図１２では、ワード線５９−１〜５９−Ｍは単結晶シリコン層１３に埋め込まれるように形成されているが、単結晶シリコン層１３の表面に保護膜を形成し、この上にワード線を形成するようにしても良い。本実施態様も、これまで説明したいずれの実施態様とも同様の材料、同様の方法で作製することができ、書き込み及び読み出しも同様の方法で行われる。
【０１０５】
ここまで説明してきた実施態様においては、磁気抵抗膜の膜面に平行に電流を流す、所謂ＣＩＰ（Ｃｕｒｒｅｎｔ Ｉｎ Ｐｌａｎｅ）型のものであったが、ＧＭＲメモリ素子としては、膜面に垂直に電流を流す所謂ＣＰＰ（Ｃｕｒｒｅｎｔ Ｐｅｒｐｅｎｄｉｃｕｌａｒ ｔｏ ｔｈｅ Ｐｌａｎｅ）型のものも知られている。これを以下に説明する。
【０１０６】
ＧＭＲの構成を材料とメカニズムの観点から分類すると、金属非磁性層を用いたスピン散乱型、一方の強磁性層の磁化方向を反強磁性層で固定したスピンバルブ型、絶縁体非磁性層を用いたスピントンネル型、非磁性層中に磁性材料の微粒子を分散したグラニュラー型、ペロプスカイト酸化膜を用いたＣＭＲ（Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）型等がある。
【０１０７】
スピン散乱型では非磁性層をＣｕ等の金属として２つの磁性層間のスピン依存散乱によりＧＭＲが発現する。すなわち磁性層の磁化の向きが平行な場合には、磁化と反対方向のスピンを持つ電子は散乱されるが磁化と同じ向きのスピンを持つ電子は散乱されず、全体として抵抗が低くなる。
【０１０８】
逆に、磁性層の磁化の向きが反平行な場合には、磁化と同方向なスピンを持つ電子、反対方向のスピンを持つ電子のいずれも散乱されるため全体として抵抗が高くなる。ＭＲ比は、室温で５〜１０％程度得られ、電流と磁化の方向で決まる異方性磁気抵抗効果より大きいが、スピントンネル型よりは小さい。
【０１０９】
スピンバルブ型は、原理的にはスピン散乱と同じだが、一方の強磁性層に反強磁性層を組み合わせることで、磁化方向をピン止めしている点が異なる。
【０１１０】
もう一方の磁性層の磁化方向は自由に回転できる。磁化曲線を取ると磁化方向により非対称な形状となり、ゼロ磁界付近で低抵抗から高抵抗へと線形に変化するため、微小磁気をセンシングする磁気センサーに適した構造となっている。現在ではハードディスクの読み取りセンサとして実用化されている。
【０１１１】
スピントンネル型では、非磁性層を絶縁体として絶縁体を電子がトンネリングして２つの磁性層間を移動し、スピン電子の状態密度の差に依存する形でＧＭＲが発現する。すなわち磁性層の磁化の向きが平行な場合には、アップスピンを持つ電子はもう一方の強磁性層の空いたアップスピンの状態に、ダウンスピンを持つ電子はもう一方の強磁性層の空いたダウンスピンの状態にトンネルできるためスピン電子の状態密度の差が小さくなり抵抗が低くなる。
【０１１２】
逆に磁性層の磁化の向きが反平行な場合には、アップスピンを持つ電子、ダウンスピンを持つ電子のいずれもトンネルできないためスピン電子の状態密度の差が大きくなり抵抗が高くなる。ＭＲ比は室温で１０〜３０％程度が得られ、スピン散乱型より大きい。ただし、絶縁体を挟んだ構造のため素子抵抗はスピン散乱型より大きい。スピントンネル現象を利用しながら反強磁性膜を使いスピンバルブ型として磁気抵抗膜の研究が次世代のハードディスク読み取りセンサ用として盛んに研究されている。
【０１１３】
グラニュラー型には、非磁性層として金属を用いたスピン散乱タイプと、絶縁体を用いたスピントンネルタイプが存在する。先述したスピン散乱型やスピントンネル型では、各層ごとに役割分担を明確化しているのに対し、グラニュラー型では、マトリクス中に分散した個々の微細磁性粒子のスピンに依存する形でＧＭＲを発現する点が大きな相違である。Ｃｏ／ＡｌＯｘ系のスピントンネルタイプにおいても、８％程度のＭＲが室温で得られている。
【０１１４】
ＧＭＲ型ではペロブスカイト構造のＭｎ酸化物をスピン分極率のより高いペロブスカイトＭｎ酸化物で挟み込んだトンネル接合とするタイプやペロブスカイト註の層状構造をトンネル接合として利用するタイプが存在する。ＣＭＲ型のスピン分極率は非常に高いため極低温では４００％ものＭＲが得られる。
【０１１５】
ＧＭＲメモリ素子において、電流の流す方向には、前述のように、ＣＩＰ型とＣＰＰ型がある。先に説明した第１〜第５の実施態様は全てＣＩＰ型である。
【０１１６】
ＣＩＰではスピン散乱型の磁気抵抗膜を用いる。この場合１セルの抵抗はシート抵抗で１０Ω程度、センス線のシート抵抗は０．５Ωとなる。また、磁気抵抗変化率は５〜１０％程度とスピントンネル型と比較して小さい。
【０１１７】
ＣＩＰ構造で多数のセルをセンス線に直列接続して、その両端で信号検出する場合、繋っている多数セルの抵抗値を合算した合成抵抗に対して１つのセル分の抵抗変化を信号とするためＳＮが悪くなる。
【０１１８】
これに対し、ＣＰＰでは、スピントンネル型の磁気抵抗膜を用いるのがよく、この場合１セルの抵抗は数ｋΩから数十ｋΩ程度とセンス線に比べて抵抗値が大きい。また、磁気抵抗変化率も１０〜３０％程度とスピン散乱型と比較して大きい。
【０１１９】
すなわち磁気抵抗膜をセンス線に接続しても十分大きな抵抗変化が得られ、よって大きなＳＮが得られる。ＣＰＰ構造では、センス線の交差点にセルを配置するためセルを多数配置する場合、各々のセルは並列に接続される。
【０１２０】
このため特定のセルの抵抗を検出する場合、そのセルに交差するセンス線に電流を流せば他のセルの影響をあまり受けずに検出できるため、ＣＩＰと比べＳＮは悪化しない。
【０１２１】
したがって、ＣＰＰ構造の方が１列のセンス線に接続可能なセル数が多く大規模なマトリクスを容易に形成することができる。
【０１２２】
つまり、メモリ素子として多数のメモリセルを並べて駆動することを考えた場合にはＣＰＰ構造の方が有利である。
【０１２３】
以下に、磁気抵抗膜の膜面に垂直に電流を流すＣＰＰ型の実施態様を説明する。
【０１２４】
図１３は、本発明のＧＭＲメモリ素子の第７の実施態様を示す概略断面図である。この第７の実施態様は、１ビットの情報を記憶する１つのメモリセルと、このメモリセルのスイッチングを行う１つのスイッチング素子とを有する、最もシンプルな構成を示すものである。
【０１２５】
図１３において、６０はシリコン基板、６１はシリコン基板６０上に形成されたＳｉＯ2から成る絶縁層をそれぞれ示す。絶縁層６１上には単結晶シリコン層が形成されている。これらシリコン基板６０、絶縁層６１及び単結晶シリコン層が、所謂ＳＯＩ基板を構成する。絶縁層６１の膜厚は作製しようとするメモリ素子の構成によって適宜選択されるが、十分な絶縁性を得るため、１００ｎｍ〜１μｍの厚さに形成することが望ましい。
【０１２６】
このようなＳＯＩ基板は、先に説明した米国特許第５３７１０３７号に記載された方法、あるいは米国特許第５３７４５６４号に記載されている方法などによって作製される。
【０１２７】
単結晶シリコン層は、一部を除いて絶縁層６１上からエッチング法などによって除去される。残った単結晶シリコン層には、ソース領域７０、ゲート領域７１及びドレイン領域７２が形成されている。そして、ゲート領域７１の上には、ゲート絶縁層７４を挟んでゲート電極７５が設けられ、これらによって電界効果型トランジスタ（ＦＥＴ）７３が構成されている。この電界効果型トランジスタ７３は、周知の半導体プロセスを用いて作製される。例えば、ソース領域７０、ゲート領域７１及びドレイン領域７２は、単結晶シリコン層の一部に不純物を拡散させる等の方法で形成することができる。
【０１２８】
単結晶シリコン層が除去された絶縁層６１上には、下部センス（読み出し）線６２が形成されている。そして、この下部センス線６２上には、磁気抵抗膜６６が形成されている。この磁気抵抗膜６６は、下部センス線６２上に、第１磁性層６３、非磁性層６４及び第２磁性層６５を順に積層することによって形成される。第２磁性層６５は、第１磁性層６３よりも室温において高い保磁力を有している。つまり、第２磁性層６５は、図１で説明したメモリ層（書き込み層）の機能を果たし、第１磁性層６３は再生層（読み出し層）の機能を果たす。
【０１２９】
第１磁性層６３及び第２磁性層６５は、共にＮｉ、Ｆｅ、Ｃｏやこれらの元素の少なくとも１種を含む合金から形成される。そして、これら元素の組合わせあるいは組成を互いに異ならせることによって、第２磁性層６５が第１磁性層６３よりも高い保磁力を有するように形成されている。これらの磁性層を形成する材料としては、例えばＣｏ、ＮｉＦｅ、ＮｉＦｅＣｏ、ＦｅＣｏ、ＣｏＦｅＢといった材料が用いられる。また、第１磁性層６３あるいは第２磁性層６５を２層以上の多層構成としても良い。例えば、第２磁性層６５として、厚さ５ｎｍのＣｏ層と厚さ３０ｎｍのＦｅＭｎ層を積層した２層構成のものを用いても良い。
【０１３０】
非磁性層６４の材料としては、絶縁体が用いられる。非磁性層が絶縁体の場合には、絶縁体を電子がトンネリングして２つの磁性層間を移動し、スピン電子の状態密度の差に依存する形でＧＭＲが発現する。
【０１３１】
すなわち、磁性層の磁化の向きが平行な場合には、アップスピンを持つ電子は、もう一方の強磁性層の空いたアップスピンの状態に、ダウンスピンを持つ電子はもう一方の強磁性層の空いたダウンスピンの状態にトンネルできるためスピン電子の状態密度の差が小さくなり抵抗が低くなる。
【０１３２】
逆に、磁性層の磁化の向きが反平行な場合には、アップスピンを持つ電子、ダウンスピンを持つ電子のいずれもトンネルできないためスピン電子の状態密度の差が大きくなり抵抗が高くなる。
【０１３３】
絶縁体としては、Ａｌ，Ｓｉ，Ｃｕ，Ｍｇ等の酸化物や窒化物が用いられるが、フェルミ準位が他の磁性層に近いＡｌ酸化物がより好適に用いられる。非磁性層の膜厚は０．５〜５ｎｍである。
【０１３４】
０．５ｎｍ以下では、成膜方法にもよるが島状成長によるピンホール発生のおそれがあり、両磁性層の相互作用により磁性抵抗が発現しない場合がある。
【０１３５】
５ｎｍより厚い場合には、両磁性層間の間隙が電子の平均自由行程に対し広すぎてトンネリング確率が減るため磁気抵抗が小さくなる。
【０１３６】
第１磁性層６３／非磁性層６４／第２磁性層６５からなる磁気抵抗膜６６は、メモリセルとして機能するが、その接合面積の大きさは用いるプロセスや使用用途に応じて適宜決定される。磁気抵抗膜の面積で規格化した抵抗率は、１０-5Ωｃｍ2程度なので、メモリセルを駆動するトランジスタのオン抵抗の値（数ｋΩ）に対し適合する１μｍ2以下が好適である。
【０１３７】
前記電界効果型トランジスタ７３のドレイン領域７２は、前記下部センス線６２の一端に電気的に接続されている。下部センス線６２は、導電性の高い材料で形成され、Ａｌ，Ｃｕ，Ａｕ等の金属膜から形成されることが望ましい。ここで、下部センス線６２の膜厚は非常に重要である。この下部センス層６２の膜厚を１〜５０ｎｍの範囲とすることで信号のＳＮが大きく消費電力より小さいメモリ特性が得られる。
【０１３８】
１ｎｍよりも薄い場合には、電気抵抗が大きくなり回路全体でのＳＮが悪くなる。５０ｎｍより厚い場合には、ＭＲが低下してＳＮが悪くなる。下部センス層の膜厚を変えて実施を繰り返した結果、より好適な厚さは５〜２０ｎｍの範囲であることがわかった。
【０１３９】
より詳細に検討するために下部センス層６２が５〜２０ｎｍまでの１ｎｍ刻みのサンプルを用意して調査したところ、さらに望ましい範囲は６〜９ｎｍであることがわかった。これは、２ｎｍ程度の島状成長しなくなる膜厚限界において最良のメモリ特性が得られると予想していたのに対し意外な結果であった。
【０１４０】
上記磁気抵抗膜６６上には、紙面に垂直方向に延びる上部センス線６７が形成されている。更に、上部センス線６７上には、絶縁層６８を介してワード線（書き込み線）６９が形成されている。上部センス線６７及びワード線６９は読み出し／書き込み電流を流すために、それぞれ導電性の高い材料で形成され、Ａｌ，Ｃｕ，Ａｕ等の金属膜から形成されるのが望ましい。上部センス線６７及びワード線６９の膜厚は、流す電流の大きさや線幅によって決定されるが、通常、１００〜１０００ｎｍの範囲に形成されるのが望ましい。絶縁層６８は、ＳｉＯ2，ＳｉＮ，Ａｌ2Ｏ3等の無機材料や、ノボラック樹脂等の有機材料から形成される。この絶縁層６８の膜厚は上部センス線６７或はワード線６９に加えられる電力に対して必要な絶縁耐圧に応じて決定されるが、通常５〜１０００ｎｍの範囲に形成される。
【０１４１】
図１３では用いられていないが、下部センス線６２と磁気抵抗膜６６の間に、これらの層間の表面自由エネルギーを調整し、より平坦性の高い界面構造を実現する目的で、バッファ層を設けても良い。バッファ層の材料としては、Ｔａ，Ｃｕ，Ｃｒ等の各種金属や、ＳｉＮ，ＳｉＯ2，Ａｌ2Ｏ3等の絶縁体が用いられる。より好ましくはＴａあるいはＳｉＮが用いられる。バッファ層の膜厚は２〜１０ｎｍの範囲に形成されることが望ましい。成膜方法にもよるが、２ｎｍよりも薄いと、島状に成長することにより膜質が不均一になる恐れがあり、１０ｎｍよりも厚いと生産性が低下する恐れがある。
【０１４２】
図１３の実施態様において、上部センス線６７及びワード線６９の下の部分の磁気抵抗膜６６が、１ビットの情報を記憶する最小単位であるメモリセルとなる。このメモリセルへの情報の書き込みは、図２３（ａ），（ｂ）で説明した方法と同様に、ワード線６９に流す電流の方向によって“０”あるいは“１”が選択的に書き込まれる。例えば、ワード線６９に紙面に垂直方向に奥側から手前側に電流を流した時には“０”が、紙面に垂直方向に紙面手前側から奥側に電流を流した時には“１”が書き込まれる。電流の流れる方向と“０”及び“１”との関係は反対の関係でも構わない。
【０１４３】
電界効果型トランジスタ７３を情報書き込みの際のスイッチングに用いることができる。電界効果型トランジスタ７３のソース領域７０、ゲート電極７５及び上部センス線６７には、それぞれ端子７６，７７及び７８が電気的に接続されている。端子７６と端子７８の間に電圧を印加し、端子７７に電圧を印加すると、電界効果型トランジスタ７３がオン状態となり、磁気抵抗膜６６に電流が流れる。このように磁気抵抗膜６６に電流が流れている状態の時に、ワード線６９に書き込み電流を流したときに、これらの電流による磁界が重畳されて初めて情報が記録されるように、それぞれの電流値を設定しても良い。この場合、電界効果型トランジスタ７３がオフ状態では、磁気抵抗膜６６には電流が流れず、ワード線６９に電流が流れていても、情報は書き込まれない。つまり、電界効果型トランジスタ７３をオン／オフすることにより、情報の書き込みを制御できる。
【０１４４】
一方、図１３に示すＧＭＲメモリ素子に書き込まれた情報は、図２４及び図２５で説明した方法と同様の方法で読み出すことができる。端子７６と端子７８の間に一定の電圧を印加し、電界効果型トランジスタ７３をオン状態にすると、磁気抵抗膜６６に読み出し電流が流れる。この状態で、ワード線６９に時間的に方向が切り換わる交流再生パルス電流を印加すると、磁気抵抗膜６６の抵抗値の変化により、端子７６及び７８間に流れる電流が変化する。この電流変化、即ち電流が大きい状態から小さい状態に変化するか、小さい状態から大きい状態に変化するかによって、書き込まれた情報が“０”か“１”かを判別することができる。
【０１４５】
図１３に示すＧＭＲメモリ素子は、フォトリソグラフィーに代表される周知の微細加工パターニング方法を用いて作製することができる。また、下部センス線、第１及び第２磁性層、非磁性層、上部センス線、絶縁層、ワード線等は、蒸着法、スパッタリング法、分子ビームエピタキシー（ＭＢＥ）法など周知の各種方法を用いて成膜することができる。
【０１４６】
図１３においては、磁気抵抗膜６６の内、第１磁性層６３が下部センス線６２上の全領域にわたって形成されている例を示した。しかしながら、メモリセルとして機能するのは、下部センス線６２と上部センス線６７の交点（オーバーラップする部分）だけなので、この部分を残して、磁気抵抗膜を除去しても良い。この例を図１４及び図１５に示す。
【０１４７】
図１４及び図１５は、本発明のＧＭＲメモリ素子の第８の実施態様を示す図である。図１４は概略断面図であり、図１５は概略斜視図である。図１４及び図１５において、図１３と同一の部材には同一の符号を付し、詳細な説明は省略する。本実施態様においては、図１５のように、下部センス線６２と上部センス線６７との交点に磁気抵抗膜６６が設けられ、この磁気抵抗膜６６の膜面に垂直方向に電流が流れるように構成されている。
【０１４８】
図１３に示した構成においても、図２〜図４で説明した実施態様と同様に、メモリセルを、ＳＯＩ基板上に、Ｍ×Ｎ個（Ｍ及びＮはそれぞれ２以上の整数）のマトリックス状に形成することができる。この例を図１７に示す。図１７は、本発明のＧＭＲメモリ素子の第９の実施態様を示す図で、先の第２の実施態様における図３に対応するＸ方向に沿った概略断面図である。図１７において、図１３と同一の部材には同一の符号を付し、詳細な説明は省略する。
【０１４９】
図１７の実施態様は、下部センス線６２上に、メモリセルが３個並んで形成された例を示す。各メモリセルは、共通の第１磁性層６３上に形成された非磁性層６４−１，６４−２，６４−３及び第２磁性層６５−１，６５−２，６５−３から構成される。各々の磁気抵抗膜上には、上部センス線６７−１，６７−２，６７−３が形成されている。これらの上部センス線６７−１，６７−２，６７−３には、それぞれ端子７８−１，７８−２，７８−３が接続されている。更に、上部センス線６７−１，６７−２，６７−３上には、絶縁層６８−１，６８−２，６８−３を介してワード線６９−１，６９−２，６９−３が形成されている。
【０１５０】
図１６は、図１７に示すＧＭＲメモリ素子を用いたメモリ装置を示す回路図である。本図においては、動作説明に用いる領域に限定して図面を省略している。書き込み／読み出しを実行するセルを指定するアドレス信号がアドレスバス８１を通り、センスデコーダ８３およびワードデコーダ８２に送られる。センスデコーダ８３は、図面横方向に伸びる下部センス線８５の接続先を決定し、スイッチトランジスタ８４のゲートをコントロールするだけでなく、センス線における抵抗変化を検出する役割を担う。
【０１５１】
ワードデコーダ８２は、図面縦方向に伸びるワード線８６の接続先を決定し、スイッチトランジスタ９０のゲートをコントロールするだけでなく、ワード線８６に印加する電流発生と書き込み／読み出しに対応する電流値制御の役割を担う。
【０１５２】
また、上部センス線８８の接続先を決定し、スイッチトランジスタ９１のゲートをコントロールする。上下のセンス線８５，８８の交差する直下には磁性層／非磁性層／磁性層からなるメモリセル８７が存在する。図面上ではメモリセルを抵抗として表す。
【０１５３】
ワード線８６はセンス線が交差する直上に存在する。ワード線８６と上部センス線８８の間には絶縁膜が存在し電気的に接続していない。
【０１５４】
メモリセルに対し情報を書き込む方法について、セルＳ３を例に説明する。まず、アドレスバス８１からセンスデコーダ８３、ワードデコーダ８２に対して、セルＳ３を選択するようアドレス信号が命令される。命令を受けたセンスデコーダ８３は、下部センス線Ｄ３のスイッチトランジスタのゲートに対しＯＮ命令を出して下部センス線Ｄ３を選択し、センス電流を下部センス線Ｄ３に印加する。
【０１５５】
一方、命令を受けたワードデコーダ８２は、上部センス線Ｕ２のスイッチトランジスタのゲートに対しＯＮ命令を出して上部センス線Ｕ２を選択し、下部センス線Ｄ３に流したセンス電流が、第１磁性層／非磁性層／第２磁性層からなるメモリ素子部を通過して上部センス線Ｕ２に到達するようにする。
【０１５６】
命令を受けたワードデコーダ８２は、ワード線Ｗ２のスイッチトランジスタのゲートに対しＯＮ命令を出してワード線Ｗ２を選択し、ワード電流をワード線Ｗ２に印加する。
【０１５７】
このときのワード電流は、書き込み動作であるため読み出しに用いられるワード電流よりも大きい電流が印加される。かくして下部センス線Ｄ３と上部センス線Ｕ２の直下に位置するセルＳ３に対して、ワード線Ｗ２に印加された電流と上／下センス線に流れるセンス電流が発生する磁界が重畳された合成磁界が加えられる。発生した合成磁界は読み出し層の磁化方向だけでなく情報を蓄える書き込み層の磁化方向も反転するだけの大きさを持つ。
【０１５８】
したがって、その際のワード線電流の向きにより“０”，“１”が記録される。
【０１５９】
同様な手順を全てのセルに対して行うことで全メモリ領域に情報が高速非破壊に書き込まれる。
【０１６０】
メモリセルに対し情報を読み出す方法について、セルＳ３を例に説明する。
【０１６１】
まず、アドレスバス８１からセンスデコーダ８３、ワードデコーダ８２に対して、セルＳ３を選択するようアドレス信号が命令される。命令を受けたセンスデコーダ８３は、下部センス線Ｄ３のスイッチトランジスタのゲートに対しＯＮ命令を出して、下部センス線Ｄ３を選択し、センス電流を下部センス線Ｄ３に印加する。
【０１６２】
一方、命令を受けたワードデコーダ８２は、上部センス線Ｕ２のスイッチトランジスタのゲートに対しＯＮ命令を出して上部センス線Ｕ２を選択し、下部センス線Ｄ３に流したセンス電流が、第１磁性層／非磁性層／第２磁性層からなるメモリ素子部を通過して上部センス線Ｕ２に到達するようにする。
【０１６３】
命令を受けたワードデコーダ８２は、ワード線Ｗ２のスイッチトランジスタのゲートに対しＯＮ命令を出してワード線Ｗ２を選択し、ワード電流をワード線Ｗ２に印加する。このときのワード電流は、読み出し動作であるため書き込みに用いられるワード電流よりも小さい電流が印加される。
【０１６４】
かくして下部センス線Ｄ３と上部センス線Ｕ２の直下に位置するセルＳ３に対して、ワード線Ｗ２に印加された電流と上部下部センス線に流れるセンス電流が発生する磁界が重畳された合成磁界が加えられる。
【０１６５】
発生した合成磁界は、情報を蓄える書き込み層の磁化方向は固定したままだが、読み出し層の磁化は反転するだけの大きさを持つため、“０”，“１”いずれか記録されている情報によりセンスデコーダでセンス電流の向きを２方向に振ることで抵抗変化を検出して情報を読み出すことができる。同様な手順を全てのセルに対して行うことで全メモリ領域の情報が高速非破壊に読み出される。
【０１６６】
以下により具体的な実施例を示す。
【０１６７】
〔実施例５〕
図１７に示す構成のＧＭＲメモリ素子を作製した。磁気抵抗膜およびワード線の数はそれぞれ８本とし、セルサイズが２μｍ角のメモリセルが８×８のマトリックス状に配置された６４ビットのＧＭＲメモリ素子とした。ＳＯＩ基板としては、先に引用した米国特許第５３７１０３７号に記載された方法で作製された８インチサイズの基板を用いた。
【０１６８】
単結晶シリコン層の厚さは１００ｎｍのものを用意した。結晶方位は（１００）で、軽くドープしたｎ形Ｓｉとなっている。絶縁層であるＳｉＯ2の厚さは、１μｍである。
【０１６９】
この基板に対しフォトリソグラフィーによるパターニングを施して成膜やミリングをする領域をレジストマスクで定義した。
【０１７０】
また、不純物元素の混入を防ぐため、磁気抵抗膜以外の半導体プロセスを先に行い保護膜でカバーした。
【０１７１】
磁気抵抗膜の成膜には、スパッタ装置を用いて、到達圧力５×１０-5Ｐａ以下で下部センス層であるＡｌ、第１磁性層であるＮｉ80Ｆｅ20、非磁性層であるＡｌＯｘ、第２磁性層であるＣｏ、絶縁膜であるＳｉＮ、上部センス層であるＡｌ、ワード線であるＡｌを成膜した。
【０１７２】
下部センス層であるＡｌの膜厚を、０．５〜１００ｎｍの間で変化させてサンプルを作製した。それ以外の膜厚は固定で、それぞれ、第１磁性層であるＮｉ80Ｆｅ20が２５ｎｍ、非磁性層であるＡｌＯｘが１．２ｎｍ、、第２磁性層であるＣｏが２５ｎｍ、上部センス層であるＡｌが５０ｎｍ、絶縁膜であるＳｉＮが１１０ｎｍ、ワード線であるＡｌが５０ｎｍである。
【０１７３】
ここで、第１磁性層は、軟磁性材料であり読み出し（再生）層として、第２磁性層は、硬磁性材料であり書き込みメモリ層として機能する。非磁性層であるＡｌＯｘの作製には、はじめＡｌをスパッタした後、装置内に酸素を導入して１０００Ｐａで１２５分間放置してＡｌＯｘ酸化膜を形成した。酸化膜の形成後には到達圧力まで真空引きをして次の成膜を行った。成膜時には、基板表面方向に同じ磁気異方性を持つよう永久磁石を配置してある。永久磁石の発生する磁界強度は、測定中心で２０Ｏｅとした。
【０１７４】
素子の加工には、イオンミリングとリフトオフを併用して実際の素子パターンを形成した。
【０１７５】
上記のプロセスを経て作製した６４ビットのメモリ素子に対してアクセス信号を出して素子特性を評価した。ＳＮ、消費電力、アクセススピード、アクセス動作あるいはメモリとしての安定性というパラメータを勘案し総合的に下した判断の結果を表３に示す。下部センス層の厚さが１〜５０ｎｍの範囲で良好な特性が得られた。中でも５〜２０ｎｍの範囲で最良の結果が得られた。
【０１７６】
上記の結果を受け、より詳細に検討するために下部センス層が、５〜２０ｎｍまで１ｎｍ刻みのサンプルを用意して同様な検討をした結果を表４に示す。さらに望ましくは、６〜９ｎｍの範囲が良いことがわかった。５０ｎｍより厚いものではＭＲが低いためＳＮが悪い。
【０１７７】
逆に、０．５ｎｍより薄いものでは島状成長をするためか抵抗が大きくなりＳＮが悪くなる。これらのＳＮが悪化したサンプルでは、メモリ動作が不安定になり、高速駆動に適さないことが明らかになった。
【０１７８】
【表３】
【０１７９】
【表４】
【０１８０】
図１８は、本発明のＧＭＲメモリ素子の第１０の実施態様を示す図で、先の第２の実施態様における図３に対応するＸ方向に沿った概略断面図である。図１８において、図１７と同一の部材には同一の符号を付し、詳細な説明は省略する。
【０１８１】
図１８の実施態様は、下部センス線６２上に、メモリセルが３個並んで形成された例を示す。図１７の第９の実施態様との相違は、第１磁性層６３−１，６３−２，６３−３がＸ方向に延びるライン状に形成されたものではなく、各エッモリセルのそれぞれに分離して設けられている点、及び、ワード線によって発生する磁界をメモリセルの部分に集中させるための磁界集中層７９及び８０を、各メモリセルの両側にそれぞれ配置した点である。
【０１８２】
以下により具体的な実施例を示す。
【０１８３】
〔実施例６〕
図１８に示す構成のＧＭＲメモリ素子を作製した。磁気抵抗膜およびワード線の数はそれぞれ８本とし、セルサイズが２μｍ角のメモリセルが８×８のマトリックス状に配置された６４ビットのＧＭＲメモリ素子とした。ＳＯＩ基板としては、先に引用した米国特許第５３７１０３７号に記載された方法で作製された８インチサイズの基板を用いた。
【０１８４】
図２３のように、一つのメモリセルを囲む磁気集中層７９，８０を、３つのセルのそれぞれに対して設けた。本例の場合ではＦｅＮを用いてセル面積４μｍ2の外側に２μｍ隔てて厚さ１００ｎｍ、高さ５０ｎｍの磁気集中層を設けた。
【０１８５】
磁気集中層を設けたこと以外は実施例５と同じ構成としたＧＭＲメモリを作製し素子特性を測定した。
【０１８６】
ＳＮ、消費電力、アクセススピード、アクセス動作あるいはメモリとしての安定性というパラメータを勘案し総合的に下した判断の結果は、実施例５と同じで下部センス層の厚さが１〜５０ｎｍの範囲で良好な特性が得られた。中でも５〜２０ｎｍの範囲で最良の結果が得られた。５０ｎｍより厚いものではＭＲが低いためＳＮが悪い。
【０１８７】
逆に０．５ｎｍより薄いものでは島状成長をするためか抵抗が大きくなりＳＮが悪くなる。これらのＳＮが悪化したサンプルではメモリ動作が不安定になり、高速駆動に適さないことが明らかになった。
【０１８８】
先に説明した第７〜第１０実施態様においては、単結晶シリコン層を除去した領域に、金属膜等から成る下部センス層を形成したものであったが、単結晶シリコン層に不純物をドーピングすることによって、この単結晶シリコン層を下部センス線として用いることができる。この例を以下に示す。
【０１８９】
図１９は、本発明のＧＭＲメモリ素子の第１１の実施態様を示す図である。本実施例は、図１３に示す第７の実施態様の下部センス線６２に代えて、単結晶シリコン層に不純物をドーピングすることによって形成された下部センス線８９が用いられている点に特徴を有し、他の部分は第７の実施態様と全く同様に形成されている。図１９において、図１３と同一の部材には同一の符号を付し、詳細な説明は省略する。
【０１９０】
本実施態様においては、ＧＭＲメモリの下部センス層を成膜によって作成するのではなく、ＳＯＩ基板の単結晶シリコン層にドーピングを施してパターニングした単結晶シリコン層を下部センス層８９として使用することで、下部センス層８９の厚さに対する敏感性を完全に排除することが可能であり、信号のＳＮが大きく消費電力が小さいメモリ特性が得られる。
【０１９１】
単結晶シリコン層に対するドーピングは、イオン注入装置を用いて行う。注入するイオンは単結晶シリコン層の導電性を高める目的でドープされるため、ｐ型、ｎ型いずれの不純物元素でもよい。具体的には、Ｐ、Ｂ、Ｇｅ、Ａｓ、Ｓ、Ｃｌ、Ｃ等が用いられる。ただし、Ｂ等の軽量なｐ型元素ではイオン注入すると飛程が大きく、拡散領域が広がる傾向にある。浅い結合を得るため十分に注入エネルギを下げることは困難なため、ｎ型のＡｓ等の重い元素を用いることが望ましい。注入量は、シート抵抗を十分下げるため１０14ｃｍ-2以上が必要である。
【０１９２】
ドーピングによる単結晶シリコン層を下部センス層８９として用いるためには、不要部分の単結晶シリコン層を除去して必要なところのみに電流が供給されるようパターニングする必要がある。単結晶シリコン層のパターニングには、各種微細加工技術の応用で行うことが可能である。一例としては、単結晶シリコン層に対しマスキングをフォトリソグラフィによって行い、次にＣＦ4によるドライエッチングによって不要な単結晶シリコン層をエッチング除去する。エッチングの影響は、除去される部分のみ残り、他の主要部はマスクによって覆われているためダメージを受けない。
【０１９３】
しかも単結晶シリコン層の平坦性は高いため、その上に構成する磁性層・非磁性層間の界面の平坦性も保たれる。従って、界面での散乱が生じにくくスピンが保たれて磁性層間をトンネリングするため大きなＭＲが得られる。
【０１９４】
さらには、ドーピング量により単結晶シリコン層の導電率が容易にコントロール可能なため、回路に要求される特性に合わせて最適な配線抵抗を実現することが容易である。
【０１９５】
単結晶シリコン層の厚さは選択トランジスタの特性に必要な仕様と下部センス線として機能させる仕様に応じて５０ｎｍから１０００ｎｍの間で適宜選択される。
【０１９６】
図２０は、本発明のＧＭＲメモリ素子の第１２の実施態様を示す図である。本実施例は、図１４に示す第８の実施態様の下部センス線６２に代えて、単結晶シリコン層に不純物をドーピングすることによって形成された下部センス線８９が用いられている点に特徴を有し、他の部分は第７の実施態様と全く同様に形成されている。図２０において、図１４と同一の部材には同一の符号を付し、詳細な説明は省略する。
【０１９７】
図２１は、本発明のＧＭＲメモリ素子の第１３の実施態様を示す図である。本実施例は、図１７に示す第９の実施態様の下部センス線６２に代えて、単結晶シリコン層に不純物をドーピングすることによって形成された下部センス線８９が用いられている点に特徴を有し、他の部分は第８の実施態様と全く同様に形成されている。図２１において、図１７と同一の部材には同一の符号を付し、詳細な説明は省略する。
【０１９８】
以下により具体的な実施例を示す。
【０１９９】
〔実施例７〕
図２１に示す構成のＧＭＲメモリ素子を作製した。磁気抵抗膜およびワード線の数はそれぞれ８本とし、セルサイズが２μｍ角のメモリセルが８×８のマトリックス状に配置された６４ビットのＧＭＲメモリ素子とした。ＳＯＩ基板としては、先に引用した米国特許第５３７１０３７号に記載された方法で作製された８インチサイズの基板を用いた。単結晶シリコン層の厚さは１００ｎｍのものを用意した。結晶方位は（１００）で、軽くドープしたｎ形Ｓｉとなっている。絶縁層であるＳｉＯ2層の厚さは１μｍである。
【０２００】
この基板に対しフォトリソグラフィーによるパターニングを施して成膜やミリングをする領域をレジストマスクで定義した。また、不純物元素の混入を防ぐため、磁気抵抗膜以外の半導体プロセスを先に行い保護膜でカバーした。
【０２０１】
次に下部センス層８９を形成するため、フォトリソグラフィーによるパターン形成を行った後にイオン注入により単結晶シリコン層の改質をＮ型不純物である砒素の注入で行なう。このときの注入条件は、注入エネルギーが８０ＫｅＶ、ドーズ量は１×１０14／ｃｍ2とした。砒素の質量数が７５と大きいので飛程は小さくなり、１００ｎｍと薄い単結晶シリコン層においても十分な注入が行える。さらに９００℃の熱処理で活性化を図る事で、単結晶シリコン層は下部センス層として使うのに十分なシート抵抗を得ることができた。
【０２０２】
磁気抵抗膜の成膜にはスパッタ装置を用いて、到達圧力５×１０-5Ｐａ以下で第１磁性層６３であるＮｉ80Ｆｅ20、非磁性層６４−１，６４−２，６４−３であるＡｌＯｘ、第２磁性層６５−１，６５−２，６５−３であるＣｏ、上部センス層６７−１，６７−２，６７−３であるＡｌ、絶縁膜６８−１，６８−２，６８−３であるＳｉＮ、ワード線６９−１，６９−２，６９−３であるＡｌを成膜した。膜厚はそれぞれ、第１磁性層６３であるＮｉ80Ｆｅ20が２５ｎｍ、非磁性層６４−１，６４−２，６４−３であるＡｌＯｘが１．２ｎｍ、第２磁性層６５−１，６５−２，６５−３であるＣｏが２５ｎｍ、上部センス層６７−１，６７−２，６７−３であるＡｌが５０ｎｍ、絶縁膜６８−１，６８−２，６８−３であるＳｉＮが１１０ｎｍ、ワード線６９−１，６９−２，６９−３であるＡｌが５０ｎｍである。ここで、第１磁性層６３は軟磁性材料であり読み出し（再生）層として、第２磁性層６５−１，６５−２，６５−３は硬磁性材料であり書き込み（メモリ）層として機能する。非磁性層６４−１，６４−２，６４−３であるＡｌＯｘの作製には、はじめＡｌをスパッタした後、装置内に酸素を導入して１０００Ｐａで１２５分放置してＡｌＯｘ酸化膜を形成した。酸化膜の形成後には、到達圧力まで真空引きをして次の成膜を行った。成膜時には、基板表面方向に同じ磁気異方性を持つよう永久磁石を配置してある。永久磁石の発生する磁界強度は、測定中心で２０Ｏｅとした。
【０２０３】
素子の加工にはイオンミリングとリフトオフを併用して実際の素子パターンを形成した。
【０２０４】
上記のプロセスを経て作製した６４ビットのメモリ素子に対する比較サンプルとして下部センス層の作製方法以外は全て同一のプロセスによるメモリ素子を作製した。下部センス層の成膜には磁気抵抗膜の成膜と同様にスパッタ装置を用いて、到達圧力５×１０-5Ｐａ以下でＡｌを２５ｎｍ成膜した。両サンプルに対しアクセス信号を出して素子特性を評価した。
【０２０５】
上下センス線に対して１ｍＡ一定のセンス電流を流し、トンネル抵抗の変化を電圧変動としてオシロスコープで捉えた。リード線での残留抵抗やパッド・プローブ間の接触抵抗の影響を排除するため電圧検出に４端針測定法を用いている。ワード線には周期２０ｍｓｅｃ、幅１ｍｓｅｃの矩形波信号を入力し、ワード線信号に応じて発生する磁界と一定なセンス電流による発生磁界との合成磁界で情報の読み出し、書き込みを行った。ワード電流は、ＮｉＦｅ単独、あるいはＮｉＦｅ、Ｃｏいずれも磁化の向きが変わる磁界強度をあらかじめ外部磁界発生機構を持つＭＲ評価装置にて測定し、その磁化強度に対応するレベルのワード電流をシミュレーションの結果から求めて設定した。
【０２０６】
ＳＮ、消費電力、アクセススピード、アクセス動作あるいはメモリとしての安定性というパラメータを勘案した結果、ドーピングＳｉ層を下部センス層とするメモリ素子は、下部センス層をスパッタで成膜した比較サンプルと同等レベルの特性が得られた。磁気抵抗によって得られる信号レベルは今回作製したドーピングＳｉ層を下部センス層とするメモリ素子の方が大きかった。Ｓｉ層に不純物ドープを施して作製した下部センス層の平坦性は高いため、その上に構成する磁性層、非磁性層間の界面の平坦性も保たれる。従って、界面での散乱が生じにくくスピンが保たれて磁性層間をトンネリングするため大きなＭＲが得られたためと考えられる。
【０２０７】
以上説明した第１１〜１３の実施態様においても、素子の作製は第７〜１０の実施態様と同様、周知の半導体プロセスを用いて行われる。また、メモリセルへの情報の書き込み及び読み出しに関しても、図１６を用いて説明した先の実施態様と全く同様に行われる。
【０２０８】
本発明は、以上説明した実施態様の他にも種々の応用が可能である。例えば、絶縁層上に形成された単結晶シリコン層に代えて、ＧａＡｓ等の他の単結晶半導体から成る層を用いても良い。また、このような単結晶半導体層は、シリコン基板上の絶縁層上に形成されたものに限らず、ガラス基板等の基板全体が絶縁体から成るものの上に形成されたものでも構わない。つまり、単結晶半導体は、絶縁性の表面を有する基板上に形成されたものであれば良い。
【０２０９】
また、前述の実施態様において、磁気抵抗膜及びワード線にそれぞれ接続された電界効果型トランジスタに代えて、スイッチング素子としての機能を果たすものであれば、どのような素子を用いても良い。
【０２１０】
本発明は、特許請求の範囲を逸脱しない限りにおいて、このような応用例を全て包含するものである。
【０２１１】
【発明の効果】
以上説明したように、本発明は絶縁性の表面を有する基板上に単結晶半導体層を有し、この単結晶半導体層にスイッチング素子が形成され、メモリセルの磁気抵抗膜及びワード線のいずれかにスイッチング素子が電気的に接続したので、メモリ素子を動作させるためのスイッチング素子が磁気抵抗膜とモノリシックに形成された、集積度の高いＧＭＲメモリ素子が得られる。
【図面の簡単な説明】
【図１】本発明のＧＭＲメモリ素子の第１の実施態様を示す概略断面図である。
【図２】本発明のＧＭＲメモリ素子の第２の実施態様を示す概略平面図である。
【図３】図２におけるＡ−Ａに沿った概略断面図である。
【図４】図２におけるＢ−Ｂに沿った概略断面図である。
【図５】第２の実施態様のＧＭＲメモリ素子を用いたメモリ装置の回路図である。
【図６】本発明のＧＭＲメモリ素子の第３の実施態様を示す概略平面図である。
【図７】図６におけるＣ−Ｃに沿った概略断面図である。
【図８】本発明のＧＭＲメモリ素子の第４の実施態様を示す概略平面図である。
【図９】図８におけるＤ−Ｄに沿った概略断面図である。
【図１０】本発明のＧＭＲメモリ素子の第５の実施態様を示す概略断面図である。
【図１１】本発明のＧＭＲメモリ素子の第５の実施態様を示す概略断面図である。
【図１２】本発明のＧＭＲメモリ素子の第６の実施態様を示す概略断面図である。
【図１３】本発明のＧＭＲメモリ素子の第７の実施態様を示す概略断面図である。
【図１４】本発明のＧＭＲメモリ素子の第８の実施態様を示す概略断面図である。
【図１５】本発明のＧＭＲメモリ素子の第８の実施態様を示す概略斜視図である。
【図１６】第８の実施態様のＧＭＲメモリ素子を用いたメモリ装置の回路図である。
【図１７】本発明のＧＭＲメモリ素子の第９の実施態様を示す概略断面図である。
【図１８】本発明のＧＭＲメモリ素子の第１０の実施態様を示す概略断面図である。
【図１９】本発明のＧＭＲメモリ素子の第１１の実施態様を示す概略断面図である。
【図２０】本発明のＧＭＲメモリ素子の第１２の実施態様を示す概略断面図である。
【図２１】本発明のＧＭＲメモリ素子の第１３の実施態様を示す概略断面図である。
【図２２】従来のＧＭＲメモリ素子の構成を示す概略断面図である。
【図２３】従来のＧＭＲメモリ素子における、情報の書き込み方法を説明するための概略図である。
【図２４】従来のＧＭＲメモリ素子における、情報の読み出し方法を説明するための概略図である。
【図２５】従来のＧＭＲメモリ素子における、情報の読み出し方法を説明するための概略図である。
【図２６】従来のＧＭＲメモリ素子の他の構成例を示す概略断面図である。
【符号の説明】
４１ シリコン基板
４２ 絶縁層
４３ 単結晶シリコン層
４４ 第１磁性層
４５ 非磁性層
４６ 第２磁性層
４７ 磁気抵抗膜
４８ ソース領域
４９ ゲート領域
５０ ドレイン領域
５１ 電界効果型トランジスタ
５２ 絶縁層
５３ ゲート電極
５４ 絶縁層
５５ ワード線
５６ 端子
５７ 端子
５８ 端子
【発明の属する技術分野】
本発明は、巨大磁気抵抗（ＧＭＲ）効果を用いたメモリ素子に関し、更に詳しくは、消費電力が小さく、メモリ特性に優れ、コンピュータ周辺機器に用いるのに適した安価なメモリ素子に関する。
【０００２】
【従来の技術】
コンピュータや電子機器に利用されるメモリ素子に関しては、激しい技術開発競争が繰り広げられ、日新月歩のスピードで技術が進展している。様々な新しいメモリ素子が提案されるなか、近年、非磁性層を強磁性層の間に挟み込んで成る磁気抵抗膜において、巨大磁気抵抗（ＧＭＲ）効果が発見され、この現象を利用した磁気センサー、メモリ素子などが注目を集めつつある。本発明は、この巨大磁気抵抗（ＧＭＲ）効果を用いたメモリ素子に関するものであり、以下、ＧＭＲメモリ素子と略称する。
【０００３】
ＧＭＲメモリ素子の基本構造は、室温において互いに異なる保磁力を有する２つの強磁性層と、これらの強磁性層の間に挟み込んだ非磁性層とから成る。情報は、外部から磁場を印加し、これらの強磁性層の磁化の向きを切換えることによって書き込まれる。すなわち、互いに反対方向に磁化が向いている状態をそれぞれ“０”、“１”に対応させて、情報が記憶される。
【０００４】
一方、記憶された情報を読み出す際には、書き込み時の磁場よりも弱い交流磁場を印加し、保磁力の小さい磁性層の磁化のみを反転させると共に、磁気抵抗膜に電流を流し、磁化の反転の前後の抵抗値の変化によって情報を読み出す。これは、２つの磁性層の磁化が同方向を向いている状態（平行状態）と、２つの磁性層の磁化が互いに反対の方向を向いている状態（反平行状態）とで、抵抗値が異なることを利用したものである。
【０００５】
上記のようなＧＭＲメモリ素子は、情報が磁気的に記憶されるため、放射線耐性に優れ、原理的に不揮発であり、書き換え可能で、且つ、書き換え回数の制限がないといった利点を有する。また、高速で情報の書き込み、読み出しを行うことができる。更に、既存の半導体技術を用いて素子サイズを小型化することにより、高密度の情報記憶が可能で、将来的にはダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の置き換えに用いられることが期待される。このようなＧＭＲメモリ素子に関しては、例えば特開平６−２４３６７３号公報に記載されている。
【０００６】
ＧＭＲメモリ素子の動作原理を、以下により詳細に説明する。図２２はＧＭＲメモリ素子の基本構成を示す概略断面図である。図２２において、101は第１磁性層、102は非磁性層、103は第２磁性層、104は絶縁層、105はワード線（書き込み線）示す。これらの層は、不図示の基板上に順次、積層されて形成される。
【０００７】
上記第１磁性層101は軟磁性材料から形成され、第２磁性層103は硬磁性材料から形成される。軟磁性材料、硬磁性材料は、保磁力の大きさによって区別され、保磁力の高い磁性材料を硬磁性材料、保磁力の低い磁性材料を軟磁性材料と呼ぶ。つまり、図２２のメモリ素子では、第２磁性層103は、第１磁性層101よりも室温において高い保磁力を有している。
【０００８】
機能的には、第２磁性層103は書き込まれた情報を保持し、第１磁性層101は読み出し時に磁化が反転して、抵抗値を変化させる役割を果たす。したがって、第１磁性層101を再生層、第２磁性層103をメモリ層と呼ぶこともできる。
【０００９】
図２２のＧＭＲメモリ素子への情報の書き込みは、ワード線105に電流を流すことによって発生する磁界で、メモリ層である第２磁性層103の磁化方向を変えることにより行われる。この様子を図２３（ａ）及び（ｂ）で説明する。これらの図において、図２２と同一の部材には同一の符号を付し、詳細な説明は省略する。
【００１０】
図２３（ａ）は、“０”を書き込む場合を示している。ワード線105に対し、紙面に垂直方向に奥側から手前側に向かって電流を流すと、矢印106-1の方向に磁界が発生する。書き込みの際には、大きな磁界を印加するので、再生層である第１磁性層101の磁化だけでなく、第２の磁性層103の磁化も右方向に向けられる。このような図２３（ａ）の状態が“０”を示す。
【００１１】
一方、図２３（ｂ）は、“１”を書き込む場合を示している。ワード線105に対し、紙面に垂直方向に手前側から奥側に向かって電流を流すと、矢印106-2の方向に磁界が発生する。そして、第１磁性層101及び第２の磁性層103の磁化が共に左方向に向けられる。このような図２３（ｂ）の状態が“１”を示す。
【００１２】
上記のように書き込まれた情報は、ワード線105に書き込み時よりも小さい電流を方向を切り換えて流すことによって読み出すことができる。つまり、ワード線105に正及び負の再生電流パルスを順番に流し、再生層である第１磁性層101の磁化を反転させると共に、第１磁性層101、非磁性層102及び第２磁性層103から成る磁気抵抗膜に電流を流し、この間の磁気抵抗膜の抵抗値の変化を検出することによって、書き込まれた情報が再生される。
【００１３】
上記のような情報再生の原理を、図２４（ａ）、（ｂ）及び図２５（ａ）、（ｂ）で説明する。これらの図において、図２２と同一の部材には同一の符号を付し、詳細な説明は省略する。
【００１４】
まず、図２３（ａ）のように“０”が記憶されている場合を説明する。図２４（ａ）のようにワード線105に対し、はじめ紙面に垂直方向に手前側から奥側に向かって電流を流し、次に図２５（ａ）のように紙面に垂直方向に奥側から手前側に向かって電流を流す。すると、はじめ紙面に垂直方向に手前側から奥側に向かって電流を流すと、矢印107に示す磁界が発生する。この磁界は、書き込み時よりも小さいため、第１磁性層101の磁化は図２４（ａ）に示すように左向きに反転するが、第２磁性層103の磁化は右向きのままである。
【００１５】
次に、紙面に垂直方向に奥側から手前側に向かって電流を流すと、矢印108に示す磁界が発生し、第１磁性層101の磁化は図２５（ａ）に示すように右向きとなる。
【００１６】
この間の２つの磁性層の磁化方向に注目すると、はじめに図２４（ａ）に示す状態では第１磁性層101と第２磁性層103の磁化方向は反平行であり、次に図２５（ａ）の状態になると、第１磁性層101と第２磁性層103の磁化方向は平行になる。磁気抵抗膜において、２つの磁性層の磁化方向が反平行の時は大きな抵抗値を示し、２つの磁性層の磁化方向が平行の時には小さな抵抗値を示す。したがって、上記のようにワード線105に正負の再生電流パルスを流した時に、抵抗値が高抵抗から低抵抗に変化したら、“０”が書き込まれていると読み取ることができる。
【００１７】
上記抵抗値の変化は、例えば磁気抵抗膜に一定の電圧を印加しておき、ワード線105に再生電流パルスを流した時の電流値の変化によって検出することができる。つまり、上記のようにワード線105に正負の再生電流パルスを流した時に、磁気抵抗膜に流れる電流が小さい状態から大きな状態に変化したら、書き込まれた情報は、“０”であると判断する。
【００１８】
次に、図２３（ｂ）のように“１”が記憶されている場合を説明する。図２４（ｂ）のようにワード線105に対し、はじめ紙面に垂直方向に手前側から奥側に向かって電流を流し、次に図２５（ｂ）のように紙面に垂直方向に奥側から手前側に向かって電流を流す。すると、はじめ紙面に垂直方向に手前側から奥側に向かって電流を流すと、矢印107に示す磁界が発生するが、第１磁性層101及び第２磁性層103の磁化方向は共に左向きのままである。
【００１９】
次に、紙面に垂直方向に奥側から手前側に向かって電流を流すと、矢印108に示す磁界が発生し、第１磁性層101の磁化は図２５（ｂ）に示すように右向きに反転する。
【００２０】
この間の２つの磁性層の磁化方向に注目すると、はじめに図２４（ｂ）に示す状態では第１磁性層101と第２磁性層103の磁化方向は平行であり、次に図２５（ｂ）の状態になると、第１磁性層101と第２磁性層103の磁化方向は反平行になる。したがって、上記のようにワード線105に正負の再生電流パルスを流した時に、抵抗値が低抵抗から高抵抗に変化したら、“１”が書き込まれていると読み取ることができる。つまり、磁気抵抗膜に一定の電圧を印加しておき、ワード線105に正負の再生電流パルスを流した時に、磁気抵抗膜に流れる電流が大きい状態から小さい状態に変化したら、書き込まれた情報は、“１”であると判断する。
【００２１】
以上説明したように、ＧＭＲメモリ素子は、ワード線に書き込む情報に応じて方向の異なる書き込み電流を流すことによって情報を記録することができる。また、ワード線に書き込み電流よりも小さい正負の再生電流パルスを流し、この時の抵抗値の変化から記録された情報が“０”か“１”か識別することができる。このような記録再生方法は、不揮発、非破壊で、高速駆動が可能であることから、理想的なメモリ特性が期待できる。
【００２２】
一方、記録及び再生の際に、ＧＭＲメモリ素子から電流がリークすることを防止するため、通常、ＧＭＲ素子は絶縁体上に形成される。このようなＧＭＲメモリ素子の一例として、特開平９−４５０７４号公報には、絶縁性表面を持つ基板上に、単結晶シリコン膜が形成された、所謂ＳＯＩ（Silicon On Insulator）基板を用いた例が記載されている。このようなＧＭＲメモリ素子の概略断面図を図２６に示す。
【００２３】
図２６において、206はシリコン基板、207は絶縁層、208はエピタキシャル成長された単結晶シリコン層、209はＣｕから成るバッファー層、201は第１磁性層、202は非磁性層、203は第１磁性層よりも室温において大きな保磁力を持つ第２磁性層、204は絶縁層、205はワード線（書き込み線）をそれぞれ示す。ここで、シリコン基板206、絶縁層207及び単結晶シリコン層208がＳＯＩ基板を構成している。図５に示すＧＭＲメモリ素子においても、情報の書き込み及び読み出しは、図２２〜図２５で説明した方法と同様の方法で行われる。
【００２４】
図２６に示すＧＭＲメモリ素子は、絶縁層204によってシリコン基板206への電流のリークを防止できる。また、図２６の素子では、ＳＯＩ基板上に、第１磁性層201、非磁性層202及び第２磁性層203をエピタキシャル成長させることにより、小さな磁場で大きな磁気抵抗値の変化を示し、書き込みが容易で信頼性の高いメモリ素子が得られる。
【００２５】
【発明が解決しようとする課題】
しかしながら、特開平９−４５０７４号公報に記載されたＧＭＲメモリ素子において、ＳＯＩ基板は単に磁気抵抗膜を形成するためのベース部材として用いられているだけで、ＳＯＩ基板の特徴を十分に活かしたものとはいえなかった。
【００２６】
本発明の目的は、上記従来技術の問題点を解決し、ＳＯＩ基板の特徴を十分に活かし、メモリ素子を動作させるためのスイッチング素子が磁気抵抗膜とモノリシックに形成された、集積度の高いＧＭＲメモリ素子を提供することにある。
【００２７】
【課題を解決するための手段】
本発明の上記目的は、絶縁性の表面を有する基板、前記基板の絶縁性表面上に形成された単結晶半導体層、前記単結晶半導体層の少なくとも一部に形成されたスイッチング素子、前記基板の絶縁性表面上に形成された、第１磁性層と、第１磁性層よりも高い保磁力を有し、第１磁性層に非磁性層を間に挟んで積層された第２磁性層とから成る磁気抵抗膜、及び、前記磁気抵抗膜の近傍に、間に絶縁層を挟んで設けられたワード線とから成り、前記スイッチング素子が、磁気抵抗膜及びワード線のいずれかに電気的に接続されていることを特徴とする巨大磁気抵抗効果を利用したメモリ素子によって達成される。
【００２８】
【発明の実施の形態】
図１は、本発明のＧＭＲメモリ素子の第１の実施態様を示す概略断面図である。この第１実施態様は、１ビットの情報を記憶する１つのメモリセルと、このメモリセルのスイッチングを行う１つのスイッチング素子とを有する、本発明の最もシンプルな構成を示すものである。
【００２９】
図１において、４１はシリコン基板、４２はシリコン基板４１上に形成されたＳｉＯ2から成る絶縁層、４３は絶縁層４２上に形成された単結晶シリコン層をそれぞれ示す。これらシリコン基板４１、絶縁層４２及び単結晶シリコン層４３が所謂ＳＯＩ基板を構成する。絶縁層４２の膜厚は作製しようとするメモリ素子の構成によって適宜選択されるが、十分な絶縁性を得るため、１００ｎｍ〜１μｍの厚さに形成することが望ましい。
【００３０】
このようなＳＯＩ基板は、例えば米国特許第５３７１０３７号に記載されているように、多孔質シリコン層上にエピタキシャル成長された単結晶シリコン層を、絶縁層を間に挟んで他の基板と貼り合せた後、多孔質シリコン層を除去する方法によって形成される。また、ＳＯＩ基板は、シリコン基板の表面から所定の深さに酸素イオンを注入し、この後、熱処理することによって表面の単結晶シリコン層の下に酸化シリコンから成る絶縁層を形成する方法、あるいは米国特許第５３７４５６４号に記載されているように、シリコン基板の表面から所定の深さに水素イオンを注入した後、熱処理することによって表面の単結晶シリコン層の下にマイクロバブル領域を形成し、単結晶シリコン層を他の基板に貼り合せた後、マイクロバブル領域で基板を分離する方法など、周知のいかなる方法で作製されたものでも用いることができる。
【００３１】
単結晶シリコン層４３の一部には、ソース領域４８、ゲート領域４９及びドレイン領域５０が形成されている。そして、ゲート領域４９の上には、ゲート絶縁層５２を挟んでゲート電極５３が設けられ、これらによって電界効果型トランジスタ（ＦＥＴ）５１が構成されている。この電界効果型トランジスタ５１は、周知の半導体プロセスを用いて作製される。例えば、ソース領域４８、ゲート領域４９及びドレイン領域５０は、単結晶シリコン層４３の一部に不純物を拡散させる等の方法で形成することができる。
【００３２】
単結晶シリコン層４３の上には、磁気抵抗膜４７が形成されている。この磁気抵抗膜４７は、単結晶シリコン層４３の上に、第１磁性層４４、非磁性層４５及び第２磁性層４６を順に積層することによって形成される。第２磁性層４６は、第１磁性層４４よりも室温において高い保磁力を有している。つまり、第２磁性層４６は、図１で説明したメモリ層（書き込み層）の機能を果たし、第１磁性層４４は再生層（読み出し層）の機能を果たす。第１磁性層４４及び第２磁性層４６は、共にＮｉ、Ｆｅ、Ｃｏやこれらの元素の少なくとも１種を含む合金から形成される。そして、これら元素の組合わせあるいは組成を互いに異ならせることによって、第２磁性層４６が第１磁性層４４よりも高い保磁力を有するように形成されている。これらの磁性層を形成する材料としては、例えばＣｏ、ＮｉＦｅ、ＮｉＦｅＣｏ、ＦｅＣｏ、ＣｏＦｅＢといった材料が用いられる。また、第１磁性層４４あるいは第２磁性層４６を２層以上の多層構成としても良い。例えば、第２磁性層４６として、厚さ５ｎｍのＣｏ層と厚さ３０ｎｍのＦｅＭｎ層を積層した２層構成のものを用いても良い。
【００３３】
第１の磁性層４４及び第２の磁性層４６は、逆の順に形成しても良い。即ち、単結晶シリコン層４３上に、第２磁性層４６、非磁性層４５及び第１磁性層４４の順に形成することもできる。また、第１の磁性層４４及び第２の磁性層４６の膜厚は好ましくは、それぞれ２〜１００ｎｍの範囲に形成される。
【００３４】
非磁性層４５の材料としては、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｍｇ等の金属が好適に用いられ、特に好ましくはＣｕが用いられる。非磁性層４５の膜厚は、１〜１０ｎｍの範囲に形成されることが望ましい。成膜方法にもよるが、１ｎｍ以下では膜が島状に成長することでピンホールが発生する恐れがある。このようなピンホールが発生すると、第１及び第２磁性層の相互作用により磁気抵抗が発現しない場合がある。一方、非磁性層４５が１０ｎｍより厚い場合には、第１及び第２磁性層間の間隔が電子の平均自由行程に対し広すぎて、スピン依存性散乱が減少するため、磁気抵抗が小さくなる。
【００３５】
前記電界効果型トランジスタ５１のドレイン領域５０は、この磁気抵抗膜４７の一端に電気的に接続されてる。そして、この電界効果型トランジスタ５１は、磁気的抵抗膜４７に電流を流す際のスイッチング素子の機能を果たす。この点から、一部に電界効果型トランジスタ５１が形成される単結晶シリコン層４３の膜厚は非常に重要である。単結晶シリコン層４３の膜厚は、５０〜５００ｎｍの範囲に形成されることが望ましい。
【００３６】
単結晶シリコン層４３の膜厚が５０ｎｍより薄いと、格子欠陥の発生によって結晶性が悪化し、この上に形成される磁気抵抗膜の均一性に悪影響を及ぼし、メモリ特性が低下したり、電界効果型トランジスタを作製するためにイオン注入を行った場合に、このイオン注入によるダメージが絶縁層４２にまでおよび、所望の半導体特性が得られず、電界効果型トランジスタの動作が不安定になる恐れが生じる。また、単結晶シリコン層４３の膜厚が５００ｎｍより厚いと、消費電力が大きくなり、スイッチング速度が低下したり、磁気抵抗膜以外に流れるリーク電流が増えて、磁気抵抗が低くなり、再生時に大きな信号強度が得られない恐れがある。更に、単結晶シリコン層４３の膜厚が５００ｎｍより厚いと、上記イオン注入によって注入されたイオンの濃度プロファイルが生じ、この単結晶シリコン層４３の一部に作製された電界効果型トランジスタ５１の動作特性にバラツキが生じる場合がある。単結晶シリコン層４３の膜厚は、より望ましくは５０〜２５０ｎｍの範囲、更に望ましくは６０〜１２０ｎｍに形成される。
【００３７】
上記磁気抵抗膜４７上には、絶縁層５４を介してワード線（書き込み線）５５が形成されている。ワード線５５は書き込み電流を流すために導電性の高い材料で形成され、Ａｌ，Ｃｕ，Ａｕ等の金属膜から形成されるのが望ましい。ワード線５５の膜厚は、流す電流の大きさや線幅によって決定されるが、通常、１０〜１０００ｎｍの範囲に形成されるのが望ましい。絶縁層５４は、ＳｉＯ2，ＳｉＮ，Ａｌ2Ｏ3等の無機材料や、ノボラック樹脂等の有機材料から形成される。この絶縁層５４の膜厚はワード線５５に加えられる電力に対して必要な絶縁耐圧に応じて決定されるが、通常５〜１０００ｎｍの範囲に形成される。
【００３８】
図１では用いられていないが、単結晶シリコン層４３と磁気抵抗膜４７の間に、これらの層間の表面自由エネルギーを調整し、より平坦性の高い界面構造を実現する目的で、バッファ層を設けても良い。バッファ層の材料としては、Ｔａ，Ｃｕ，Ｃｒ等の各種金属や、ＳｉＮ，ＳｉＯ2，Ａｌ2Ｏ3等の絶縁体が用いられる。より好ましくはＴａあるいはＳｉＮが用いられる。バッファ層の膜厚は２〜１０ｎｍの範囲に形成されることが望ましい。成膜方法にもよるが、２ｎｍよりも薄いと、島状に成長することにより膜質が不均一になる恐れがあり、１０ｎｍよりも厚いと生産性が低下する恐れがある。
【００３９】
図６の実施態様において、ワード線５５の下の部分の磁気抵抗膜４７が、１ビットの情報を記憶する最小単位であるメモリセルとなる。このメモリセルへの情報の書き込みは、図２３（ａ），（ｂ）で説明した方法と同様に、ワード線５５に流す電流の方向によって“０”あるいは“１”が選択的に書き込まれる。例えば、ワード線５５に紙面に垂直方向に奥側から手前側に電流を流した時には“０”が、紙面に垂直方向に紙面手前側から奥側に電流を流した時には“１”が書き込まれる。電流の流れる方向と“０”及び“１”との関係は反対の関係でも構わない。
【００４０】
電界効果型トランジスタ５１を情報書き込みの際のスイッチングに用いることができる。電界効果型トランジスタ５１のソース領域４８、ゲート電極５３及び磁気抵抗膜４７の電界効果型トランジスタ５１に接続された端部と反対側の端部には、それぞれ端子５６，５７及び５８が電気的に接続されている。端子５６と端子５８の間に電圧を印加し、端子５７に電圧を印加すると、電界効果型トランジスタ５１がオン状態となり、磁気抵抗膜４７に電流が流れる。このように磁気抵抗膜４７に電流が流れている状態の時に、ワード線５５に書き込み電流を流したときに、これらの電流による磁界が重畳されて初めて情報が記録されるように、それぞれの電流値を設定しても良い。この場合、電界効果型トランジスタ５１がオフ状態では、磁気抵抗膜４７には電流が流れず、ワード線５５に電流が流れていても、情報は書き込まれない。つまり、電界効果型トランジスタ５１をオン／オフすることにより、情報の書き込みを制御できる。
【００４１】
一方、図１に示すＧＭＲメモリ素子に書き込まれた情報は、図２４（ａ），（ｂ）及び図２５（ａ），（ｂ）で説明した方法と同様の方法で読み出すことができる。端子５６と端子５８の間に一定の電圧を印加し、電界効果型トランジスタ５１をオン状態にすると、磁気抵抗膜４７に読み出し電流が流れる。この状態で、ワード線５５に時間的に方向が切り換わる交流再生パルス電流を印加すると、磁気抵抗膜４７の抵抗値の変化により、端子５６及び５８間に流れる電流が変化する。この電流変化、即ち電流が大きい状態から小さい状態に変化するか、小さい状態から大きい状態に変化するかによって、書き込まれた情報が“０”が“１”かを判別することができる。
【００４２】
図１に示すＧＭＲメモリ素子は、フォトリソグラフィーに代表される周知の微細加工パターニング方法を用いて作製することができる。また、第１及び第２磁性層、非磁性層、絶縁層、ワード線等は、蒸着法、スパッタリング法、分子ビームエピタキシー（ＭＢＥ）法など周知の各種方法を用いて成膜することができる。
【００４３】
図２〜図４は、上記のようなメモリセルを、ＳＯＩ基板上に、Ｍ×Ｎ個（Ｍ及びＮはそれぞれ２以上の整数）のマトリックス状に形成した本発明のＧＭＲメモリ素子の第２実施態様を示す図である。図２はＧＭＲメモリ素子の平面図を示し、図３は図２におけるＡ−Ａに沿った概略断面図、図４は図２におけるＢ−Ｂに沿った概略断面図である。これらの図において、同一の部材には同一の符号を付している。
【００４４】
これらの図において、１１はシリコン基板を示し、このシリコン基板１１上には、絶縁層１２を介して単結晶シリコン層１３が形成されている。このシリコン基板１１、絶縁層１２及び単結晶シリコン層１３が、所謂ＳＯＩ基板を構成している。本実施態様に用いるＳＯＩ基板も、第１の実施態様で説明した周知の基板作製方法を用いて作製される。単結晶シリコン層１３は、Ｘ方向に延びるライン状にパターニングされ、Ｙ方向に単結晶シリコン層１３のラインがＮ本、互いに平行に形成されている。また、単結晶シリコン層１３は、Ｘ方向にＭ個並んで配置された電界効果型トランジスタ４−１〜４−Ｍを形成するためにも用いられている。上記Ｎ本のライン及び電界効果型トランジスタ４−１〜４−Ｍを形成した部分以外の単結晶シリコン層１３は、絶縁層１２に達するまでエッチングすることによって除去されている。
【００４５】
基板上に残された単結晶シリコン層１３のＮ本のラインの一方の端部にはそれぞれ電界効果型トランジスタ１−１〜１−Ｎが形成されている。おのおのの電界効果型トランジスタ１−１〜１−Ｎは、ソース領域２０、ゲート領域２１及びドレイン領域２２を有し、ゲート領域２１上には、膜厚の薄いゲート絶縁層２３を介してゲート電極３−１〜３−Ｎが形成されている。また、ソース領域２０上のゲート絶縁層２３には、コンタクトホール２４が形成され、ソース領域２０にソース電極２−１〜２−Ｎが電気的に接続されている。これらの電界効果型トランジスタ１−１〜１−Ｎは、第１の実施態様で説明したように、不純物拡散等の周知の半導体プロセスを用いて作製される。
【００４６】
一方、電界効果型トランジスタ４−１〜４−Ｍは、ソース領域２７、ゲート領域２６及びドレイン領域２５を有し、ゲート領域２６上には、膜厚の薄いゲート絶縁層２８を介してゲート電極６−１〜６−Ｍが形成されている。また、ソース領域２７上のゲート絶縁層２８には、コンタクトホール２９が形成され、ソース領域２７にソース電極５−１〜５−Ｍが電気的に接続されている。これらの電界効果型トランジスタ４−１〜４−Ｍも、電界効果型トランジスタ１−１〜１−Ｎと同様に、基板上に残された単結晶シリコン層１３を用いて、不純物拡散等の周知の半導体プロセスによって作製される。
【００４７】
上記Ｎ本のライン状の単結晶シリコン層１３上には、それぞれバッファ層１４を介して磁気抵抗膜８−１〜８−ＮがＸ方向に延びるＮ本のライン状に、Ｙ方向に互いに平行に形成されている。おのおのの磁気抵抗膜８−１〜８−Ｎは、それぞれ第１磁性層１５、非磁性層１６及び第２磁性層１７から構成されている。これらの層は、第１の実施態様で説明したような材料で、同様の膜厚に形成される。
【００４８】
磁気抵抗膜８−１〜８−Ｎの電界効果型トランジスタ１−１〜１−Ｎが設けられた側の端部には、それぞれセンス線（読み出し線）７−１〜７−Ｎが形成されている。これらのセンス線７−１〜７−Ｎは、電界効果型トランジスタ１−１〜１−Ｎのドレイン領域２２と磁気抵抗膜８−１〜８−Ｎとを良好に電気的に接続するためのもので、導電性の高い材料で形成され、Ａｌ，Ｃｕ，Ａｕ等の金属膜から形成されるのが望ましい。また、磁気抵抗膜８−１〜８−Ｎの他方の端部は、センス線１０によって互いに電気的に接続された上で、アースされている。このセンス線１０も、導電性の高いＡｌ，Ｃｕ，Ａｕ等の金属膜から形成されるのが望ましい。
【００４９】
上記磁気抵抗膜８−１〜８−Ｎ上には、絶縁層１９が形成されている。この絶縁層１９は磁気抵抗膜８−１〜８−Ｎ上を覆うだけでなく、これらの磁気抵抗膜の間の領域の絶縁層１２上にも形成され、これらの間を埋め込んで、上面が平坦になるように形成されている。この絶縁層１９上には、Ｙ方向に延びるライン上のワード線（書き込み線）１８−１〜１８−Ｍが、Ｘ方向に並んで互いに平行に形成されている。これらのワード線１８−１〜１８−Ｍの一方の端部は、図４に示すように、ゲート絶縁層２８に形成されたコンタクトホール３０を通して、電界効果型トランジスタ４−１〜４−Ｍのドレイン領域２５にそれぞれ電気的に接続されている。また、ワード線１８−１〜１８−Ｍの他方の端部は、互いに電気的に接続された上で、アースされている。絶縁層１９及びワード線１８−１〜１８−Ｍは、第１の実施態様で説明した材料によって、同様の膜厚で形成される。
【００５０】
これらのワード線１８−１〜１８−Ｍの下にある磁気抵抗膜８−１〜８−Ｎの部分が、それぞれ１ビットの情報を記憶するメモリセルと成る。即ち、図１で見ると、ワード線１８−１〜１８−Ｍと磁気抵抗膜８−１〜８−Ｎとの交点（オーバーラップした部分）にそれぞれメモリセル９−１−１，９−１−２，・・・，９−Ｎ−Ｍが形成され、Ｍ×Ｎ個のメモリセルがマトリックス状に配置される。本実施態様では、それぞれのメモリセルは区切られていないが、各磁性層には磁壁が形成されるため、ワード線の下の部分のみがメモリとして機能する。このため、本実施例によれば、ＧＭＲメモリ素子を作製する場合のパターニングが簡略化でき、作製コストを抑えることが可能である。
【００５１】
図５は、図２〜図４に示すＧＭＲメモリ素子を用いたメモリ装置を示す回路図である。図５において、図２〜図４と同一の部材には同一の符号を付し、詳細な説明は省略する。
【００５２】
アドレスバス３１は、書き込み及び読み出しを行うメモリセルを指定するためのもので、特定のメモリセルを示すアドレス信号がセンスデコーダ３３及びワードデコーダ３２に送られ、書き込み及び読み出しが実行される。センスデコーダ３３は、電界効果型トランジスタ１−１〜１−Ｎのオン／オフを切り換えて、磁気抵抗膜に流す電流をコントロールすると共に、磁気抵抗膜に流れる電流値を測定して、磁気抵抗膜の抵抗変化を検出する機能を有している。一方、ワードデコーダ３２は、電界効果型トランジスタ４−１〜４−Ｍのオン／オフを切り換えると共に、ワード線に流す電流を発生し、この電流値を制御する機能を有する。
【００５３】
メモリセルに対し情報を書き込む方法についてセル９−２−２を例に説明する。
【００５４】
まず、アドレスバス３１からセンスデコーダ３３、ワードデコーダ３２に対してセル９−２−２を選択するアドレス信号が命令される。命令を受けたセンスデコーダ３３は電界効果型トランジスタ１−２のゲートに対しＯＮ命令を出してセル９−２−２が形成された磁気抵抗膜８−２を選択し、センス電流をこの磁気抵抗膜に流す。
【００５５】
一方、命令を受けたワードデコーダ３２はワード線１８−２に接続された電界効果型トランジスタ４−２のゲートに対しＯＮ命令を出してワード線１８−２を選択し、ワード電流をワード線１８−２に流す。このときのワード電流は書き込み動作であるため読み出しに用いられるワード電流よりも大きい電流が印加される。
【００５６】
かくして磁気抵抗膜８−２のワード線４−２の直下に位置するセル９−２−２に対してそれぞれの線に印加された電流が発生する磁界が重畳された合成磁界が加えられる。
【００５７】
発生した合成磁界は読み出し層の磁化方向だけでなく情報を貯える書き込み層の磁化方向も反転するだけの大きさを持つ。
【００５８】
したがって、その際のワード線電流の向きにより“０”，“１”が記録される。同様な手順を全てのセルに対して行うことにより全メモリ領域に情報が高速非破壊に書き込まれる。
【００５９】
メモリセルに対し情報を読み出す方法についてセル９−２−２を例に説明する。
【００６０】
まず、アドレスバス３１からセンスデコーダ３３、ワードデコーダ３２に対してセル９−２−２を選択するようアドレス信号が命令される。命令を受けたセンスデコーダ３３は、磁気抵抗膜８−２に接続された電界効果型トランジスタ１−２のゲートに対しＯＮ命令を出して磁気抵抗膜８−２を選択し、センス電流を磁気抵抗膜８−２に流す。一方、命令を受けたワードデコーダ３２はワード線１８−２に接続された電界効果型トランジスタ４−２のゲートに対しＯＮ命令を出してワード線１８−２を選択し、ワード電流をワード線１８−２に印加する。
【００６１】
このときのワード電流は読み出し動作であるため書き込みに用いられるワード電流よりも小さい電流が印加される。
【００６２】
かくして磁気抵抗膜８−２のワード線４−２の直下に位置するセル９−２−２に対してそれぞれの線に印加された電流が発生する磁界が重畳された合成磁界が加えられる。
【００６３】
発生した合成磁界は情報を貯える書き込み層の磁化方向は固定したままだが、読み出し層の磁化は反転するだけの大きさを持つため、“０”，“１”いずれか記録されている情報によりセンスデコーダでセンス電流の向きを２方向に振ることにより抵抗変化を検出して情報を読み出すことができる。
【００６４】
同様な手順を全てのセルに対して行うことにより全メモリ領域の情報が高速非破壊に読み出される。
【００６５】
本実施態様においても、情報の書き込み及び読み出しの原理は、図２３〜図２５及び第１の実施態様で説明した原理と同様である。
【００６６】
図５において、一点鎖線で囲った部分が、図２〜図４に示すＧＭＲメモリ素子に相当する。本実施態様では、アドレスバス３１、センスデコーダ３３及びワードデコーダ３２は、ＧＭＲメモリ素子とは別に作製され、ＧＭＲメモリ素子に接続する例を示したが、これらの回路をＳＯＩ基板上の単結晶シリコン層を用いて形成し、これらの回路をＧＭＲメモリ素子と同一の基板上にもノリシックに形成することもできる。
【００６７】
以下により具体的な実施例を示す。
【００６８】
〔実施例１〕
図２〜図４に示す構成のＧＭＲメモリ素子を作製した。磁気抵抗膜およびワード線の数はそれぞれ８本とし、セルサイズが２μｍ角のメモリセルが８×８のマトリックス状に配置された６４ビットのＧＭＲメモリ素子とした。ＳＯＩ基板としては、先に引用した米国特許第５３７１０３７号に記載された方法で作製された８インチサイズの基板を用いた。
【００６９】
Ｓｉ層の厚さは３０ｎｍ、５０〜６００ｎｍまで５０ｎｍ刻みに、７００〜１０００ｎｍまで１００ｎｍ刻みに用意した。結晶方位は（１００）で、軽くドープしたｎ形Ｓｉとなっている。ＳｉＯ2の厚さは１μｍである。
【００７０】
この基板に対しフォトリソグラフィーによるパターニングを施して成膜やミリングをする領域をレジストマスクで定義した。また、不純物元素の混入を防ぐため、磁気抵抗膜以外の半導体プロセスを先に行い保護膜でカバーした。
【００７１】
磁気抵抗膜の成膜にスパッタ装置を用いて、到達圧力５×１０-5Ｐａ以下でバッファ層であるＳｉＮ、第１磁性層であるＮｉ80Ｆｅ20、非磁性層であるＣｕ、第２磁性層であるＣｏ、絶縁膜であるＳｉＮ、センス線であるＡｌ、ワード線であるＡｌを成膜した。
【００７２】
膜厚はそれぞれ、バッファ層であるＳｉＮが５ｎｍ、第１磁性層であるＮｉ80Ｆｅ20が１０ｎｍ、非磁性層であるＣｕが５ｎｍ、第２磁性層であるＣｏが１０ｎｍ、絶縁膜であるＳｉＮが３０ｎｍ、センス線であるＡｌが３０ｎｍ、ワード線であるＡｌが５０ｎｍである。ここで、第１磁性層は軟磁性材料であり読み出し（再生）層として、第２磁性層は硬磁性材料であり書き込み（メモリ）層として機能する。
【００７３】
成膜時には、基板表面方向に同じ磁気異方性を持つよう永久磁石を配置してある。永久磁石の発生する磁界強度は、測定中心で２０Ｏｅとした。素子の加工にはイオンミリングとリフトオフを併用して実際の素子パターンを形成した。
【００７４】
上記のプロセスを経て作製した６４ビットのメモリ素子に対しアクセス信号を出して素子特性を評価した。消費電力、アクセススピード、アクセス動作或いはメモリとしての安定性というパラメータを勘案し総合的に下した判断の結果を表１に示す。Ｓｉ層の厚さが５０〜５００ｎｍの範囲で良好な特性が得られた。
【００７５】
中でも５０〜２５０ｎｍの範囲で最良の結果が得られた。上記の結果を受け、より詳細に検討するためにＳｉ層が５０ｎｍから２５０ｎｍまで１０ｎｍ刻みのＳＯＩ基板を用意して同様な検討をしたところ、さらに望ましくは６０〜１２０ｎｍの範囲がよいことがわかった。３０ｎｍや５５０ｎｍより厚いものでは特性が悪く、消費電力が低下せずスイッチングが高速化しなかったり、スイッチングトランジスタの動作が不安定になった。
【００７６】
【表１】
図６及び図７は、ＳＯＩ基板上にメモリセルをＭ×Ｎ個のマトリックス状に形成した本発明のＧＭＲメモリ素子の第３の実施態様を示す図である。図６はＧＭＲメモリ素子の平面図を示し、図７は図６におけるＣ−Ｃに沿った概略断面図である。Ｙ方向に沿った概略断面図は、図４と同様であるため省略した。図６及び図７において、図２〜図４と同一の部材には同一の符号を付し、詳細な説明は省略する。
【００７８】
本実施態様は、メモリセルを構成するワード線の下の部分を除いて磁気抵抗膜を除去し、残った磁気抵抗膜をセンス線（読み出し線）４０−１−１，４０−２−１，・・・４０−Ｍ−Ｎで接続した点でのみ第２の実施態様と相違する。本実施態様によれば、これらのセンス線の導電率を調整することにより、電界効果型トランジスタのドレイン領域に繋がる合成抵抗の大きさを調整するものである。本実施態様も、第２の実施態様と同様の材料、同様の方法で作製することができ、書き込み及び読み出しも同様の方法で行われる。
【００７９】
〔実施例２〕
図６及び図７に示す構成のＧＭＲメモリ素子を作製した。磁気抵抗膜およびワード線の数はそれぞれ８本とし、セルサイズが２μｍ角のメモリセルが８×８のマトリックス状に配置された６４ビットのＧＭＲメモリ素子とした。ＳＯＩ基板としては、先に引用した米国特許５３７１０３７号に記載された方法で作製された８インチサイズの基板を用いた。
【００８０】
磁気抵抗膜等の構成は、実施例１と同様の材料を用い、同様の方法で作製した。センス線としては、Ａｌ膜を用いた。
【００８１】
このように作製した６４ビットのメモリ素子に対し、アクセス信号を入力して素子特性を評価した。消費電力、アクセススピード、アクセス動作及びメモリとしての安定性に関しては、実施例１と全く同様の結果が得られた。
【００８２】
単結晶シリコン層の厚さに関しては、５０〜５００ｎｍ範囲で良好な結果が得られた。中でも５０〜２５０ｎｍの範囲で最良の結果が得られた。３０ｎｍや５５０ｎｍより厚いものでは特性が悪く、消費電力を低く抑えることができず、スイッチング速度が低かったり、電界効果型トランジスタの動作が不安定になった。
【００８３】
図８及び図９は、ＳＯＩ基板上にメモリセルをＭ×Ｎ個のマトリックス状に形成した本発明のＧＭＲメモリ素子の第４の実施態様を示す図である。図８はＧＭＲメモリ素子の平面図を示し、図９は図８におけるＤ−Ｄに沿った概略断面図である。Ｙ方向に沿った概略断面図は、図４と同様であるため省略した。図８及び図９において、図６及び図７と同一の部材には同一の符号を付し、詳細な説明は省略する。
【００８４】
本実施態様は、ワード線によって発生する磁界をメモリセルの部分に集中させるための磁界集中層３５及び３６を、各メモリセルの両側にそれぞれ配置した点でのみ第３の実施態様と相違する。
【００８５】
ワード線に流す電流はセンス線と比べ大きいため、発生する磁界が大きく合成磁界の主成分となっている。ワード線によって発生する磁界は反磁界により拡散する。セルを高集積化した場合にはメモリセル同士の間隔が狭くなるため隣接セルのワード線によって発生する磁界による影響が無視できなくなる。こうした影響を抑えるためにはワード線での磁界をなるべく該当セルに集中する必要がある。
【００８６】
強磁性層／非磁性層／強磁性層という構成からなるメモリセルに対してそれを取り囲むように周囲に透磁率の高い材料による磁界集中層を設けることにより、磁界集中層の中を発生磁界と反磁界が通過するため該当セルへの集中化が達成される。
【００８７】
〔実施例３〕
図８及び図９に示す構成のＧＭＲメモリ素子を作製した。磁気抵抗膜およびワード線の数はそれぞれ８本とし、セルサイズが２μｍ角のメモリセルが８×８のマトリックス状に配置された６４ビットのＧＭＲメモリ素子とした。ＳＯＩ基板としては、先に引用した米国特許５３７１０３７号に記載された方法で作製された８インチサイズの基板を用いた。
【００８８】
磁気抵抗膜等の構成は、実施例１と同様の材料を用い、同様の方法で作製した。磁界集中層３５及び３６としては、面積が４μｍ2のメモリセルの両側に、２μｍ離して、幅１０ｎｍ，高さ５０ｎｍのＦｅＮ膜を形成した。
【００８９】
このように作製した６４ビットのメモリ素子に対し、アクセス信号を入力して素子特性を評価した。消費電力、アクセススピード、アクセス動作及びメモリとしての安定性を勘案し、総合的に判断した結果を表２に示す。
【００９０】
単結晶シリコン層の厚さに関しては、５０〜５００ｎｍ範囲で良好な結果が得られた。中でも、５０〜２５０ｎｍの範囲で最良の結果が得られた。３０ｎｍや５５０ｎｍより厚いものでは特性が悪く、消費電力を低く抑えることができず、スイッチング速度が低かったり、電界効果型トランジスタの動作が不安定になった。
【００９１】
【表２】
以上説明した実施態様はいずれも、磁気抵抗膜の上に絶縁層を介してワード線を設けるものであったが、本発明のＧＭＲメモリ素子では、磁気抵抗膜の下にワード線を設けることもできる。この例を以下に示す。
【００９３】
図１０及び図１１は、図２〜図４で説明した第２の実施態様に対して、ワード線を磁気抵抗膜の下部に設けた、本発明のＧＭＲメモリ素子の第５の実施態様を示す図である。ここで、図１０は図３に対応するＸ方向に沿った概略断面図であり、図１１は図４に対応するＹ方向に沿った概略断面図である。図１０及び図１１において、図２〜図４と同一の部材には、同一の符号を付し、詳細な説明は省略する。
【００９４】
本実施態様においては、図３のワード線１８−１〜１８−Ｍに代えて、磁気抵抗膜８−１の下部に、単結晶シリコン層１３に埋め込まれるように、ワード線５９−１〜５９−Ｍが設けられている。このため、本実施態様では、図３及び図４に示される絶縁層１９は設けられていない。ワード線５９−１の端部は、ゲート絶縁層２８に形成されたコンタクトホール３０を通して、電界効果型トランジスタ４−１のドレイン領域２５に電気的に接続されている。
【００９５】
本実施態様においても、ワード線５９−１〜５９−Ｍは、導電性の高いＡｌ，Ｃｕ，Ａｕ等の金属膜から形成されるのが望ましい。本実施態様においては、ワード線と磁気抵抗膜を絶縁するため、バッファ層１４は絶縁性の材料から形成される必要がある。図１０及び図１１では、ワード線５９−１〜５９−Ｍは単結晶シリコン層１３に埋め込まれるように形成されているが、単結晶シリコン層１３の表面に保護膜を形成し、この上にワード線を形成するようにしても良い。本実施態様も、これまで説明したいずれの実施態様とも同様の材料、同様の方法で作製することができ、書き込み及び読み出しも同様の方法で行われる。
【００９６】
以下、本実施態様の具体的な構成例を示す。
【００９７】
〔実施例４〕
磁気抵抗膜およびワード線の数はそれぞれ８本とし、セルサイズが２μｍ角のメモリセルが８×８のマトリックス状に配置された６４ビットのＧＭＲメモリ素子とした。ＳＯＩ基板としては、先に引用した米国特許第５３７１０３７号に記載された方法で作製された８インチサイズの基板を用いた。単結晶シリコン層の結晶方位は（１００）で、軽くドープしたｎ形シリコンとなっている。ＳｉＯ2から成る絶縁層の厚さは、１μｍである。
【００９８】
この基板に対しフォトリソグラフィーによるパターニングを施した成膜やミリングをする領域をレジストマスクで定義した。また、不純物元素の混入を防ぐため、磁気抵抗膜以外の半導体プロセスを先に行い保護膜でカバーした。さらに単結晶シリコン層の上にワード線を形成した。ワード線であるＡｌの膜厚は５０ｎｍである。
【００９９】
磁気抵抗膜の成膜にはスパッタ装置を用いて、到達圧力５×１０-5Ｐａ以下でバッファ層であるＳｉＮ、第１磁性層であるＮｉ80Ｆｅ20、非磁性層であるＣｕ、第２磁性層であるＣｏ、絶縁膜であるＳｉＮ、センス線であるＡｌを成膜した。膜厚はそれぞれ、バッファ層であるＳｉＮが５ｎｍ、第１磁性層であるＮｉ80Ｆｅ20が１０ｎｍ、非磁性層であるＣｕが５ｎｍ、第２磁性層であるＣｏが１０ｎｍ、絶縁膜であるＳｉＮが３０ｎｍである。ここで、第１磁性層は軟磁性材料であり読み出し（再生）層として、また第２磁性層は硬磁性材料であり書き込み（メモリ）層として機能する。成膜時には、基板表面方向に同じ磁気異方性を持つよう永久磁石を配置してある。永久磁石の発生する磁界強度は、測定中心で２００Ｏｅとした。
【０１００】
素子の加工にはイオンミリングとリフトオフを併用して実際の素子パターンを形成した。
【０１０１】
上記のプロセスを経て作製した６４ビットのメモリ素子に対しアクセス信号を出して素子特性を評価した。消費電力、アクセススピード、アクセス動作あるいはメモリとしての安定性というパラメータを勘案し総合的に評価したところ良好な特性を得ることができた。
【０１０２】
図１２は、図６及び図７で説明した第３の実施態様に対して、ワード線を磁気抵抗膜の下部に設けた、本発明のＧＭＲメモリ素子の第６の実施態様を示す図である。ここで、図１２は図７に対応するＸ方向に沿った概略断面図である。図１２において、図７と同一の部材には、同一の符号を付し、詳細な説明は省略する。
【０１０３】
本実施態様においては、図７のワード線１８−１〜１８−Ｍに代えて、磁気抵抗膜の下部に、単結晶シリコン層１３に埋め込まれるように、ワード線５９−１〜５９−Ｍが設けられている。このため、本実施態様では、図７に示される絶縁層１９は設けられていない。
【０１０４】
本実施態様においても、ワード線５９−１〜５９−Ｍは、導電性の高いＡｌ，Ｃｕ，Ａｕ等の金属膜から形成されるのが望ましい。本実施態様においては、ワード線と磁気抵抗膜を絶縁するため、バッファ層１４は絶縁性の材料から形成される必要がある。図１２では、ワード線５９−１〜５９−Ｍは単結晶シリコン層１３に埋め込まれるように形成されているが、単結晶シリコン層１３の表面に保護膜を形成し、この上にワード線を形成するようにしても良い。本実施態様も、これまで説明したいずれの実施態様とも同様の材料、同様の方法で作製することができ、書き込み及び読み出しも同様の方法で行われる。
【０１０５】
ここまで説明してきた実施態様においては、磁気抵抗膜の膜面に平行に電流を流す、所謂ＣＩＰ（Ｃｕｒｒｅｎｔ Ｉｎ Ｐｌａｎｅ）型のものであったが、ＧＭＲメモリ素子としては、膜面に垂直に電流を流す所謂ＣＰＰ（Ｃｕｒｒｅｎｔ Ｐｅｒｐｅｎｄｉｃｕｌａｒ ｔｏ ｔｈｅ Ｐｌａｎｅ）型のものも知られている。これを以下に説明する。
【０１０６】
ＧＭＲの構成を材料とメカニズムの観点から分類すると、金属非磁性層を用いたスピン散乱型、一方の強磁性層の磁化方向を反強磁性層で固定したスピンバルブ型、絶縁体非磁性層を用いたスピントンネル型、非磁性層中に磁性材料の微粒子を分散したグラニュラー型、ペロプスカイト酸化膜を用いたＣＭＲ（Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）型等がある。
【０１０７】
スピン散乱型では非磁性層をＣｕ等の金属として２つの磁性層間のスピン依存散乱によりＧＭＲが発現する。すなわち磁性層の磁化の向きが平行な場合には、磁化と反対方向のスピンを持つ電子は散乱されるが磁化と同じ向きのスピンを持つ電子は散乱されず、全体として抵抗が低くなる。
【０１０８】
逆に、磁性層の磁化の向きが反平行な場合には、磁化と同方向なスピンを持つ電子、反対方向のスピンを持つ電子のいずれも散乱されるため全体として抵抗が高くなる。ＭＲ比は、室温で５〜１０％程度得られ、電流と磁化の方向で決まる異方性磁気抵抗効果より大きいが、スピントンネル型よりは小さい。
【０１０９】
スピンバルブ型は、原理的にはスピン散乱と同じだが、一方の強磁性層に反強磁性層を組み合わせることで、磁化方向をピン止めしている点が異なる。
【０１１０】
もう一方の磁性層の磁化方向は自由に回転できる。磁化曲線を取ると磁化方向により非対称な形状となり、ゼロ磁界付近で低抵抗から高抵抗へと線形に変化するため、微小磁気をセンシングする磁気センサーに適した構造となっている。現在ではハードディスクの読み取りセンサとして実用化されている。
【０１１１】
スピントンネル型では、非磁性層を絶縁体として絶縁体を電子がトンネリングして２つの磁性層間を移動し、スピン電子の状態密度の差に依存する形でＧＭＲが発現する。すなわち磁性層の磁化の向きが平行な場合には、アップスピンを持つ電子はもう一方の強磁性層の空いたアップスピンの状態に、ダウンスピンを持つ電子はもう一方の強磁性層の空いたダウンスピンの状態にトンネルできるためスピン電子の状態密度の差が小さくなり抵抗が低くなる。
【０１１２】
逆に磁性層の磁化の向きが反平行な場合には、アップスピンを持つ電子、ダウンスピンを持つ電子のいずれもトンネルできないためスピン電子の状態密度の差が大きくなり抵抗が高くなる。ＭＲ比は室温で１０〜３０％程度が得られ、スピン散乱型より大きい。ただし、絶縁体を挟んだ構造のため素子抵抗はスピン散乱型より大きい。スピントンネル現象を利用しながら反強磁性膜を使いスピンバルブ型として磁気抵抗膜の研究が次世代のハードディスク読み取りセンサ用として盛んに研究されている。
【０１１３】
グラニュラー型には、非磁性層として金属を用いたスピン散乱タイプと、絶縁体を用いたスピントンネルタイプが存在する。先述したスピン散乱型やスピントンネル型では、各層ごとに役割分担を明確化しているのに対し、グラニュラー型では、マトリクス中に分散した個々の微細磁性粒子のスピンに依存する形でＧＭＲを発現する点が大きな相違である。Ｃｏ／ＡｌＯｘ系のスピントンネルタイプにおいても、８％程度のＭＲが室温で得られている。
【０１１４】
ＧＭＲ型ではペロブスカイト構造のＭｎ酸化物をスピン分極率のより高いペロブスカイトＭｎ酸化物で挟み込んだトンネル接合とするタイプやペロブスカイト註の層状構造をトンネル接合として利用するタイプが存在する。ＣＭＲ型のスピン分極率は非常に高いため極低温では４００％ものＭＲが得られる。
【０１１５】
ＧＭＲメモリ素子において、電流の流す方向には、前述のように、ＣＩＰ型とＣＰＰ型がある。先に説明した第１〜第５の実施態様は全てＣＩＰ型である。
【０１１６】
ＣＩＰではスピン散乱型の磁気抵抗膜を用いる。この場合１セルの抵抗はシート抵抗で１０Ω程度、センス線のシート抵抗は０．５Ωとなる。また、磁気抵抗変化率は５〜１０％程度とスピントンネル型と比較して小さい。
【０１１７】
ＣＩＰ構造で多数のセルをセンス線に直列接続して、その両端で信号検出する場合、繋っている多数セルの抵抗値を合算した合成抵抗に対して１つのセル分の抵抗変化を信号とするためＳＮが悪くなる。
【０１１８】
これに対し、ＣＰＰでは、スピントンネル型の磁気抵抗膜を用いるのがよく、この場合１セルの抵抗は数ｋΩから数十ｋΩ程度とセンス線に比べて抵抗値が大きい。また、磁気抵抗変化率も１０〜３０％程度とスピン散乱型と比較して大きい。
【０１１９】
すなわち磁気抵抗膜をセンス線に接続しても十分大きな抵抗変化が得られ、よって大きなＳＮが得られる。ＣＰＰ構造では、センス線の交差点にセルを配置するためセルを多数配置する場合、各々のセルは並列に接続される。
【０１２０】
このため特定のセルの抵抗を検出する場合、そのセルに交差するセンス線に電流を流せば他のセルの影響をあまり受けずに検出できるため、ＣＩＰと比べＳＮは悪化しない。
【０１２１】
したがって、ＣＰＰ構造の方が１列のセンス線に接続可能なセル数が多く大規模なマトリクスを容易に形成することができる。
【０１２２】
つまり、メモリ素子として多数のメモリセルを並べて駆動することを考えた場合にはＣＰＰ構造の方が有利である。
【０１２３】
以下に、磁気抵抗膜の膜面に垂直に電流を流すＣＰＰ型の実施態様を説明する。
【０１２４】
図１３は、本発明のＧＭＲメモリ素子の第７の実施態様を示す概略断面図である。この第７の実施態様は、１ビットの情報を記憶する１つのメモリセルと、このメモリセルのスイッチングを行う１つのスイッチング素子とを有する、最もシンプルな構成を示すものである。
【０１２５】
図１３において、６０はシリコン基板、６１はシリコン基板６０上に形成されたＳｉＯ2から成る絶縁層をそれぞれ示す。絶縁層６１上には単結晶シリコン層が形成されている。これらシリコン基板６０、絶縁層６１及び単結晶シリコン層が、所謂ＳＯＩ基板を構成する。絶縁層６１の膜厚は作製しようとするメモリ素子の構成によって適宜選択されるが、十分な絶縁性を得るため、１００ｎｍ〜１μｍの厚さに形成することが望ましい。
【０１２６】
このようなＳＯＩ基板は、先に説明した米国特許第５３７１０３７号に記載された方法、あるいは米国特許第５３７４５６４号に記載されている方法などによって作製される。
【０１２７】
単結晶シリコン層は、一部を除いて絶縁層６１上からエッチング法などによって除去される。残った単結晶シリコン層には、ソース領域７０、ゲート領域７１及びドレイン領域７２が形成されている。そして、ゲート領域７１の上には、ゲート絶縁層７４を挟んでゲート電極７５が設けられ、これらによって電界効果型トランジスタ（ＦＥＴ）７３が構成されている。この電界効果型トランジスタ７３は、周知の半導体プロセスを用いて作製される。例えば、ソース領域７０、ゲート領域７１及びドレイン領域７２は、単結晶シリコン層の一部に不純物を拡散させる等の方法で形成することができる。
【０１２８】
単結晶シリコン層が除去された絶縁層６１上には、下部センス（読み出し）線６２が形成されている。そして、この下部センス線６２上には、磁気抵抗膜６６が形成されている。この磁気抵抗膜６６は、下部センス線６２上に、第１磁性層６３、非磁性層６４及び第２磁性層６５を順に積層することによって形成される。第２磁性層６５は、第１磁性層６３よりも室温において高い保磁力を有している。つまり、第２磁性層６５は、図１で説明したメモリ層（書き込み層）の機能を果たし、第１磁性層６３は再生層（読み出し層）の機能を果たす。
【０１２９】
第１磁性層６３及び第２磁性層６５は、共にＮｉ、Ｆｅ、Ｃｏやこれらの元素の少なくとも１種を含む合金から形成される。そして、これら元素の組合わせあるいは組成を互いに異ならせることによって、第２磁性層６５が第１磁性層６３よりも高い保磁力を有するように形成されている。これらの磁性層を形成する材料としては、例えばＣｏ、ＮｉＦｅ、ＮｉＦｅＣｏ、ＦｅＣｏ、ＣｏＦｅＢといった材料が用いられる。また、第１磁性層６３あるいは第２磁性層６５を２層以上の多層構成としても良い。例えば、第２磁性層６５として、厚さ５ｎｍのＣｏ層と厚さ３０ｎｍのＦｅＭｎ層を積層した２層構成のものを用いても良い。
【０１３０】
非磁性層６４の材料としては、絶縁体が用いられる。非磁性層が絶縁体の場合には、絶縁体を電子がトンネリングして２つの磁性層間を移動し、スピン電子の状態密度の差に依存する形でＧＭＲが発現する。
【０１３１】
すなわち、磁性層の磁化の向きが平行な場合には、アップスピンを持つ電子は、もう一方の強磁性層の空いたアップスピンの状態に、ダウンスピンを持つ電子はもう一方の強磁性層の空いたダウンスピンの状態にトンネルできるためスピン電子の状態密度の差が小さくなり抵抗が低くなる。
【０１３２】
逆に、磁性層の磁化の向きが反平行な場合には、アップスピンを持つ電子、ダウンスピンを持つ電子のいずれもトンネルできないためスピン電子の状態密度の差が大きくなり抵抗が高くなる。
【０１３３】
絶縁体としては、Ａｌ，Ｓｉ，Ｃｕ，Ｍｇ等の酸化物や窒化物が用いられるが、フェルミ準位が他の磁性層に近いＡｌ酸化物がより好適に用いられる。非磁性層の膜厚は０．５〜５ｎｍである。
【０１３４】
０．５ｎｍ以下では、成膜方法にもよるが島状成長によるピンホール発生のおそれがあり、両磁性層の相互作用により磁性抵抗が発現しない場合がある。
【０１３５】
５ｎｍより厚い場合には、両磁性層間の間隙が電子の平均自由行程に対し広すぎてトンネリング確率が減るため磁気抵抗が小さくなる。
【０１３６】
第１磁性層６３／非磁性層６４／第２磁性層６５からなる磁気抵抗膜６６は、メモリセルとして機能するが、その接合面積の大きさは用いるプロセスや使用用途に応じて適宜決定される。磁気抵抗膜の面積で規格化した抵抗率は、１０-5Ωｃｍ2程度なので、メモリセルを駆動するトランジスタのオン抵抗の値（数ｋΩ）に対し適合する１μｍ2以下が好適である。
【０１３７】
前記電界効果型トランジスタ７３のドレイン領域７２は、前記下部センス線６２の一端に電気的に接続されている。下部センス線６２は、導電性の高い材料で形成され、Ａｌ，Ｃｕ，Ａｕ等の金属膜から形成されることが望ましい。ここで、下部センス線６２の膜厚は非常に重要である。この下部センス層６２の膜厚を１〜５０ｎｍの範囲とすることで信号のＳＮが大きく消費電力より小さいメモリ特性が得られる。
【０１３８】
１ｎｍよりも薄い場合には、電気抵抗が大きくなり回路全体でのＳＮが悪くなる。５０ｎｍより厚い場合には、ＭＲが低下してＳＮが悪くなる。下部センス層の膜厚を変えて実施を繰り返した結果、より好適な厚さは５〜２０ｎｍの範囲であることがわかった。
【０１３９】
より詳細に検討するために下部センス層６２が５〜２０ｎｍまでの１ｎｍ刻みのサンプルを用意して調査したところ、さらに望ましい範囲は６〜９ｎｍであることがわかった。これは、２ｎｍ程度の島状成長しなくなる膜厚限界において最良のメモリ特性が得られると予想していたのに対し意外な結果であった。
【０１４０】
上記磁気抵抗膜６６上には、紙面に垂直方向に延びる上部センス線６７が形成されている。更に、上部センス線６７上には、絶縁層６８を介してワード線（書き込み線）６９が形成されている。上部センス線６７及びワード線６９は読み出し／書き込み電流を流すために、それぞれ導電性の高い材料で形成され、Ａｌ，Ｃｕ，Ａｕ等の金属膜から形成されるのが望ましい。上部センス線６７及びワード線６９の膜厚は、流す電流の大きさや線幅によって決定されるが、通常、１００〜１０００ｎｍの範囲に形成されるのが望ましい。絶縁層６８は、ＳｉＯ2，ＳｉＮ，Ａｌ2Ｏ3等の無機材料や、ノボラック樹脂等の有機材料から形成される。この絶縁層６８の膜厚は上部センス線６７或はワード線６９に加えられる電力に対して必要な絶縁耐圧に応じて決定されるが、通常５〜１０００ｎｍの範囲に形成される。
【０１４１】
図１３では用いられていないが、下部センス線６２と磁気抵抗膜６６の間に、これらの層間の表面自由エネルギーを調整し、より平坦性の高い界面構造を実現する目的で、バッファ層を設けても良い。バッファ層の材料としては、Ｔａ，Ｃｕ，Ｃｒ等の各種金属や、ＳｉＮ，ＳｉＯ2，Ａｌ2Ｏ3等の絶縁体が用いられる。より好ましくはＴａあるいはＳｉＮが用いられる。バッファ層の膜厚は２〜１０ｎｍの範囲に形成されることが望ましい。成膜方法にもよるが、２ｎｍよりも薄いと、島状に成長することにより膜質が不均一になる恐れがあり、１０ｎｍよりも厚いと生産性が低下する恐れがある。
【０１４２】
図１３の実施態様において、上部センス線６７及びワード線６９の下の部分の磁気抵抗膜６６が、１ビットの情報を記憶する最小単位であるメモリセルとなる。このメモリセルへの情報の書き込みは、図２３（ａ），（ｂ）で説明した方法と同様に、ワード線６９に流す電流の方向によって“０”あるいは“１”が選択的に書き込まれる。例えば、ワード線６９に紙面に垂直方向に奥側から手前側に電流を流した時には“０”が、紙面に垂直方向に紙面手前側から奥側に電流を流した時には“１”が書き込まれる。電流の流れる方向と“０”及び“１”との関係は反対の関係でも構わない。
【０１４３】
電界効果型トランジスタ７３を情報書き込みの際のスイッチングに用いることができる。電界効果型トランジスタ７３のソース領域７０、ゲート電極７５及び上部センス線６７には、それぞれ端子７６，７７及び７８が電気的に接続されている。端子７６と端子７８の間に電圧を印加し、端子７７に電圧を印加すると、電界効果型トランジスタ７３がオン状態となり、磁気抵抗膜６６に電流が流れる。このように磁気抵抗膜６６に電流が流れている状態の時に、ワード線６９に書き込み電流を流したときに、これらの電流による磁界が重畳されて初めて情報が記録されるように、それぞれの電流値を設定しても良い。この場合、電界効果型トランジスタ７３がオフ状態では、磁気抵抗膜６６には電流が流れず、ワード線６９に電流が流れていても、情報は書き込まれない。つまり、電界効果型トランジスタ７３をオン／オフすることにより、情報の書き込みを制御できる。
【０１４４】
一方、図１３に示すＧＭＲメモリ素子に書き込まれた情報は、図２４及び図２５で説明した方法と同様の方法で読み出すことができる。端子７６と端子７８の間に一定の電圧を印加し、電界効果型トランジスタ７３をオン状態にすると、磁気抵抗膜６６に読み出し電流が流れる。この状態で、ワード線６９に時間的に方向が切り換わる交流再生パルス電流を印加すると、磁気抵抗膜６６の抵抗値の変化により、端子７６及び７８間に流れる電流が変化する。この電流変化、即ち電流が大きい状態から小さい状態に変化するか、小さい状態から大きい状態に変化するかによって、書き込まれた情報が“０”か“１”かを判別することができる。
【０１４５】
図１３に示すＧＭＲメモリ素子は、フォトリソグラフィーに代表される周知の微細加工パターニング方法を用いて作製することができる。また、下部センス線、第１及び第２磁性層、非磁性層、上部センス線、絶縁層、ワード線等は、蒸着法、スパッタリング法、分子ビームエピタキシー（ＭＢＥ）法など周知の各種方法を用いて成膜することができる。
【０１４６】
図１３においては、磁気抵抗膜６６の内、第１磁性層６３が下部センス線６２上の全領域にわたって形成されている例を示した。しかしながら、メモリセルとして機能するのは、下部センス線６２と上部センス線６７の交点（オーバーラップする部分）だけなので、この部分を残して、磁気抵抗膜を除去しても良い。この例を図１４及び図１５に示す。
【０１４７】
図１４及び図１５は、本発明のＧＭＲメモリ素子の第８の実施態様を示す図である。図１４は概略断面図であり、図１５は概略斜視図である。図１４及び図１５において、図１３と同一の部材には同一の符号を付し、詳細な説明は省略する。本実施態様においては、図１５のように、下部センス線６２と上部センス線６７との交点に磁気抵抗膜６６が設けられ、この磁気抵抗膜６６の膜面に垂直方向に電流が流れるように構成されている。
【０１４８】
図１３に示した構成においても、図２〜図４で説明した実施態様と同様に、メモリセルを、ＳＯＩ基板上に、Ｍ×Ｎ個（Ｍ及びＮはそれぞれ２以上の整数）のマトリックス状に形成することができる。この例を図１７に示す。図１７は、本発明のＧＭＲメモリ素子の第９の実施態様を示す図で、先の第２の実施態様における図３に対応するＸ方向に沿った概略断面図である。図１７において、図１３と同一の部材には同一の符号を付し、詳細な説明は省略する。
【０１４９】
図１７の実施態様は、下部センス線６２上に、メモリセルが３個並んで形成された例を示す。各メモリセルは、共通の第１磁性層６３上に形成された非磁性層６４−１，６４−２，６４−３及び第２磁性層６５−１，６５−２，６５−３から構成される。各々の磁気抵抗膜上には、上部センス線６７−１，６７−２，６７−３が形成されている。これらの上部センス線６７−１，６７−２，６７−３には、それぞれ端子７８−１，７８−２，７８−３が接続されている。更に、上部センス線６７−１，６７−２，６７−３上には、絶縁層６８−１，６８−２，６８−３を介してワード線６９−１，６９−２，６９−３が形成されている。
【０１５０】
図１６は、図１７に示すＧＭＲメモリ素子を用いたメモリ装置を示す回路図である。本図においては、動作説明に用いる領域に限定して図面を省略している。書き込み／読み出しを実行するセルを指定するアドレス信号がアドレスバス８１を通り、センスデコーダ８３およびワードデコーダ８２に送られる。センスデコーダ８３は、図面横方向に伸びる下部センス線８５の接続先を決定し、スイッチトランジスタ８４のゲートをコントロールするだけでなく、センス線における抵抗変化を検出する役割を担う。
【０１５１】
ワードデコーダ８２は、図面縦方向に伸びるワード線８６の接続先を決定し、スイッチトランジスタ９０のゲートをコントロールするだけでなく、ワード線８６に印加する電流発生と書き込み／読み出しに対応する電流値制御の役割を担う。
【０１５２】
また、上部センス線８８の接続先を決定し、スイッチトランジスタ９１のゲートをコントロールする。上下のセンス線８５，８８の交差する直下には磁性層／非磁性層／磁性層からなるメモリセル８７が存在する。図面上ではメモリセルを抵抗として表す。
【０１５３】
ワード線８６はセンス線が交差する直上に存在する。ワード線８６と上部センス線８８の間には絶縁膜が存在し電気的に接続していない。
【０１５４】
メモリセルに対し情報を書き込む方法について、セルＳ３を例に説明する。まず、アドレスバス８１からセンスデコーダ８３、ワードデコーダ８２に対して、セルＳ３を選択するようアドレス信号が命令される。命令を受けたセンスデコーダ８３は、下部センス線Ｄ３のスイッチトランジスタのゲートに対しＯＮ命令を出して下部センス線Ｄ３を選択し、センス電流を下部センス線Ｄ３に印加する。
【０１５５】
一方、命令を受けたワードデコーダ８２は、上部センス線Ｕ２のスイッチトランジスタのゲートに対しＯＮ命令を出して上部センス線Ｕ２を選択し、下部センス線Ｄ３に流したセンス電流が、第１磁性層／非磁性層／第２磁性層からなるメモリ素子部を通過して上部センス線Ｕ２に到達するようにする。
【０１５６】
命令を受けたワードデコーダ８２は、ワード線Ｗ２のスイッチトランジスタのゲートに対しＯＮ命令を出してワード線Ｗ２を選択し、ワード電流をワード線Ｗ２に印加する。
【０１５７】
このときのワード電流は、書き込み動作であるため読み出しに用いられるワード電流よりも大きい電流が印加される。かくして下部センス線Ｄ３と上部センス線Ｕ２の直下に位置するセルＳ３に対して、ワード線Ｗ２に印加された電流と上／下センス線に流れるセンス電流が発生する磁界が重畳された合成磁界が加えられる。発生した合成磁界は読み出し層の磁化方向だけでなく情報を蓄える書き込み層の磁化方向も反転するだけの大きさを持つ。
【０１５８】
したがって、その際のワード線電流の向きにより“０”，“１”が記録される。
【０１５９】
同様な手順を全てのセルに対して行うことで全メモリ領域に情報が高速非破壊に書き込まれる。
【０１６０】
メモリセルに対し情報を読み出す方法について、セルＳ３を例に説明する。
【０１６１】
まず、アドレスバス８１からセンスデコーダ８３、ワードデコーダ８２に対して、セルＳ３を選択するようアドレス信号が命令される。命令を受けたセンスデコーダ８３は、下部センス線Ｄ３のスイッチトランジスタのゲートに対しＯＮ命令を出して、下部センス線Ｄ３を選択し、センス電流を下部センス線Ｄ３に印加する。
【０１６２】
一方、命令を受けたワードデコーダ８２は、上部センス線Ｕ２のスイッチトランジスタのゲートに対しＯＮ命令を出して上部センス線Ｕ２を選択し、下部センス線Ｄ３に流したセンス電流が、第１磁性層／非磁性層／第２磁性層からなるメモリ素子部を通過して上部センス線Ｕ２に到達するようにする。
【０１６３】
命令を受けたワードデコーダ８２は、ワード線Ｗ２のスイッチトランジスタのゲートに対しＯＮ命令を出してワード線Ｗ２を選択し、ワード電流をワード線Ｗ２に印加する。このときのワード電流は、読み出し動作であるため書き込みに用いられるワード電流よりも小さい電流が印加される。
【０１６４】
かくして下部センス線Ｄ３と上部センス線Ｕ２の直下に位置するセルＳ３に対して、ワード線Ｗ２に印加された電流と上部下部センス線に流れるセンス電流が発生する磁界が重畳された合成磁界が加えられる。
【０１６５】
発生した合成磁界は、情報を蓄える書き込み層の磁化方向は固定したままだが、読み出し層の磁化は反転するだけの大きさを持つため、“０”，“１”いずれか記録されている情報によりセンスデコーダでセンス電流の向きを２方向に振ることで抵抗変化を検出して情報を読み出すことができる。同様な手順を全てのセルに対して行うことで全メモリ領域の情報が高速非破壊に読み出される。
【０１６６】
以下により具体的な実施例を示す。
【０１６７】
〔実施例５〕
図１７に示す構成のＧＭＲメモリ素子を作製した。磁気抵抗膜およびワード線の数はそれぞれ８本とし、セルサイズが２μｍ角のメモリセルが８×８のマトリックス状に配置された６４ビットのＧＭＲメモリ素子とした。ＳＯＩ基板としては、先に引用した米国特許第５３７１０３７号に記載された方法で作製された８インチサイズの基板を用いた。
【０１６８】
単結晶シリコン層の厚さは１００ｎｍのものを用意した。結晶方位は（１００）で、軽くドープしたｎ形Ｓｉとなっている。絶縁層であるＳｉＯ2の厚さは、１μｍである。
【０１６９】
この基板に対しフォトリソグラフィーによるパターニングを施して成膜やミリングをする領域をレジストマスクで定義した。
【０１７０】
また、不純物元素の混入を防ぐため、磁気抵抗膜以外の半導体プロセスを先に行い保護膜でカバーした。
【０１７１】
磁気抵抗膜の成膜には、スパッタ装置を用いて、到達圧力５×１０-5Ｐａ以下で下部センス層であるＡｌ、第１磁性層であるＮｉ80Ｆｅ20、非磁性層であるＡｌＯｘ、第２磁性層であるＣｏ、絶縁膜であるＳｉＮ、上部センス層であるＡｌ、ワード線であるＡｌを成膜した。
【０１７２】
下部センス層であるＡｌの膜厚を、０．５〜１００ｎｍの間で変化させてサンプルを作製した。それ以外の膜厚は固定で、それぞれ、第１磁性層であるＮｉ80Ｆｅ20が２５ｎｍ、非磁性層であるＡｌＯｘが１．２ｎｍ、、第２磁性層であるＣｏが２５ｎｍ、上部センス層であるＡｌが５０ｎｍ、絶縁膜であるＳｉＮが１１０ｎｍ、ワード線であるＡｌが５０ｎｍである。
【０１７３】
ここで、第１磁性層は、軟磁性材料であり読み出し（再生）層として、第２磁性層は、硬磁性材料であり書き込みメモリ層として機能する。非磁性層であるＡｌＯｘの作製には、はじめＡｌをスパッタした後、装置内に酸素を導入して１０００Ｐａで１２５分間放置してＡｌＯｘ酸化膜を形成した。酸化膜の形成後には到達圧力まで真空引きをして次の成膜を行った。成膜時には、基板表面方向に同じ磁気異方性を持つよう永久磁石を配置してある。永久磁石の発生する磁界強度は、測定中心で２０Ｏｅとした。
【０１７４】
素子の加工には、イオンミリングとリフトオフを併用して実際の素子パターンを形成した。
【０１７５】
上記のプロセスを経て作製した６４ビットのメモリ素子に対してアクセス信号を出して素子特性を評価した。ＳＮ、消費電力、アクセススピード、アクセス動作あるいはメモリとしての安定性というパラメータを勘案し総合的に下した判断の結果を表３に示す。下部センス層の厚さが１〜５０ｎｍの範囲で良好な特性が得られた。中でも５〜２０ｎｍの範囲で最良の結果が得られた。
【０１７６】
上記の結果を受け、より詳細に検討するために下部センス層が、５〜２０ｎｍまで１ｎｍ刻みのサンプルを用意して同様な検討をした結果を表４に示す。さらに望ましくは、６〜９ｎｍの範囲が良いことがわかった。５０ｎｍより厚いものではＭＲが低いためＳＮが悪い。
【０１７７】
逆に、０．５ｎｍより薄いものでは島状成長をするためか抵抗が大きくなりＳＮが悪くなる。これらのＳＮが悪化したサンプルでは、メモリ動作が不安定になり、高速駆動に適さないことが明らかになった。
【０１７８】
【表３】
【表４】
図１８は、本発明のＧＭＲメモリ素子の第１０の実施態様を示す図で、先の第２の実施態様における図３に対応するＸ方向に沿った概略断面図である。図１８において、図１７と同一の部材には同一の符号を付し、詳細な説明は省略する。
【０１８１】
図１８の実施態様は、下部センス線６２上に、メモリセルが３個並んで形成された例を示す。図１７の第９の実施態様との相違は、第１磁性層６３−１，６３−２，６３−３がＸ方向に延びるライン状に形成されたものではなく、各エッモリセルのそれぞれに分離して設けられている点、及び、ワード線によって発生する磁界をメモリセルの部分に集中させるための磁界集中層７９及び８０を、各メモリセルの両側にそれぞれ配置した点である。
【０１８２】
以下により具体的な実施例を示す。
【０１８３】
〔実施例６〕
図１８に示す構成のＧＭＲメモリ素子を作製した。磁気抵抗膜およびワード線の数はそれぞれ８本とし、セルサイズが２μｍ角のメモリセルが８×８のマトリックス状に配置された６４ビットのＧＭＲメモリ素子とした。ＳＯＩ基板としては、先に引用した米国特許第５３７１０３７号に記載された方法で作製された８インチサイズの基板を用いた。
【０１８４】
図２３のように、一つのメモリセルを囲む磁気集中層７９，８０を、３つのセルのそれぞれに対して設けた。本例の場合ではＦｅＮを用いてセル面積４μｍ2の外側に２μｍ隔てて厚さ１００ｎｍ、高さ５０ｎｍの磁気集中層を設けた。
【０１８５】
磁気集中層を設けたこと以外は実施例５と同じ構成としたＧＭＲメモリを作製し素子特性を測定した。
【０１８６】
ＳＮ、消費電力、アクセススピード、アクセス動作あるいはメモリとしての安定性というパラメータを勘案し総合的に下した判断の結果は、実施例５と同じで下部センス層の厚さが１〜５０ｎｍの範囲で良好な特性が得られた。中でも５〜２０ｎｍの範囲で最良の結果が得られた。５０ｎｍより厚いものではＭＲが低いためＳＮが悪い。
【０１８７】
逆に０．５ｎｍより薄いものでは島状成長をするためか抵抗が大きくなりＳＮが悪くなる。これらのＳＮが悪化したサンプルではメモリ動作が不安定になり、高速駆動に適さないことが明らかになった。
【０１８８】
先に説明した第７〜第１０実施態様においては、単結晶シリコン層を除去した領域に、金属膜等から成る下部センス層を形成したものであったが、単結晶シリコン層に不純物をドーピングすることによって、この単結晶シリコン層を下部センス線として用いることができる。この例を以下に示す。
【０１８９】
図１９は、本発明のＧＭＲメモリ素子の第１１の実施態様を示す図である。本実施例は、図１３に示す第７の実施態様の下部センス線６２に代えて、単結晶シリコン層に不純物をドーピングすることによって形成された下部センス線８９が用いられている点に特徴を有し、他の部分は第７の実施態様と全く同様に形成されている。図１９において、図１３と同一の部材には同一の符号を付し、詳細な説明は省略する。
【０１９０】
本実施態様においては、ＧＭＲメモリの下部センス層を成膜によって作成するのではなく、ＳＯＩ基板の単結晶シリコン層にドーピングを施してパターニングした単結晶シリコン層を下部センス層８９として使用することで、下部センス層８９の厚さに対する敏感性を完全に排除することが可能であり、信号のＳＮが大きく消費電力が小さいメモリ特性が得られる。
【０１９１】
単結晶シリコン層に対するドーピングは、イオン注入装置を用いて行う。注入するイオンは単結晶シリコン層の導電性を高める目的でドープされるため、ｐ型、ｎ型いずれの不純物元素でもよい。具体的には、Ｐ、Ｂ、Ｇｅ、Ａｓ、Ｓ、Ｃｌ、Ｃ等が用いられる。ただし、Ｂ等の軽量なｐ型元素ではイオン注入すると飛程が大きく、拡散領域が広がる傾向にある。浅い結合を得るため十分に注入エネルギを下げることは困難なため、ｎ型のＡｓ等の重い元素を用いることが望ましい。注入量は、シート抵抗を十分下げるため１０14ｃｍ-2以上が必要である。
【０１９２】
ドーピングによる単結晶シリコン層を下部センス層８９として用いるためには、不要部分の単結晶シリコン層を除去して必要なところのみに電流が供給されるようパターニングする必要がある。単結晶シリコン層のパターニングには、各種微細加工技術の応用で行うことが可能である。一例としては、単結晶シリコン層に対しマスキングをフォトリソグラフィによって行い、次にＣＦ4によるドライエッチングによって不要な単結晶シリコン層をエッチング除去する。エッチングの影響は、除去される部分のみ残り、他の主要部はマスクによって覆われているためダメージを受けない。
【０１９３】
しかも単結晶シリコン層の平坦性は高いため、その上に構成する磁性層・非磁性層間の界面の平坦性も保たれる。従って、界面での散乱が生じにくくスピンが保たれて磁性層間をトンネリングするため大きなＭＲが得られる。
【０１９４】
さらには、ドーピング量により単結晶シリコン層の導電率が容易にコントロール可能なため、回路に要求される特性に合わせて最適な配線抵抗を実現することが容易である。
【０１９５】
単結晶シリコン層の厚さは選択トランジスタの特性に必要な仕様と下部センス線として機能させる仕様に応じて５０ｎｍから１０００ｎｍの間で適宜選択される。
【０１９６】
図２０は、本発明のＧＭＲメモリ素子の第１２の実施態様を示す図である。本実施例は、図１４に示す第８の実施態様の下部センス線６２に代えて、単結晶シリコン層に不純物をドーピングすることによって形成された下部センス線８９が用いられている点に特徴を有し、他の部分は第７の実施態様と全く同様に形成されている。図２０において、図１４と同一の部材には同一の符号を付し、詳細な説明は省略する。
【０１９７】
図２１は、本発明のＧＭＲメモリ素子の第１３の実施態様を示す図である。本実施例は、図１７に示す第９の実施態様の下部センス線６２に代えて、単結晶シリコン層に不純物をドーピングすることによって形成された下部センス線８９が用いられている点に特徴を有し、他の部分は第８の実施態様と全く同様に形成されている。図２１において、図１７と同一の部材には同一の符号を付し、詳細な説明は省略する。
【０１９８】
以下により具体的な実施例を示す。
【０１９９】
〔実施例７〕
図２１に示す構成のＧＭＲメモリ素子を作製した。磁気抵抗膜およびワード線の数はそれぞれ８本とし、セルサイズが２μｍ角のメモリセルが８×８のマトリックス状に配置された６４ビットのＧＭＲメモリ素子とした。ＳＯＩ基板としては、先に引用した米国特許第５３７１０３７号に記載された方法で作製された８インチサイズの基板を用いた。単結晶シリコン層の厚さは１００ｎｍのものを用意した。結晶方位は（１００）で、軽くドープしたｎ形Ｓｉとなっている。絶縁層であるＳｉＯ2層の厚さは１μｍである。
【０２００】
この基板に対しフォトリソグラフィーによるパターニングを施して成膜やミリングをする領域をレジストマスクで定義した。また、不純物元素の混入を防ぐため、磁気抵抗膜以外の半導体プロセスを先に行い保護膜でカバーした。
【０２０１】
次に下部センス層８９を形成するため、フォトリソグラフィーによるパターン形成を行った後にイオン注入により単結晶シリコン層の改質をＮ型不純物である砒素の注入で行なう。このときの注入条件は、注入エネルギーが８０ＫｅＶ、ドーズ量は１×１０14／ｃｍ2とした。砒素の質量数が７５と大きいので飛程は小さくなり、１００ｎｍと薄い単結晶シリコン層においても十分な注入が行える。さらに９００℃の熱処理で活性化を図る事で、単結晶シリコン層は下部センス層として使うのに十分なシート抵抗を得ることができた。
【０２０２】
磁気抵抗膜の成膜にはスパッタ装置を用いて、到達圧力５×１０-5Ｐａ以下で第１磁性層６３であるＮｉ80Ｆｅ20、非磁性層６４−１，６４−２，６４−３であるＡｌＯｘ、第２磁性層６５−１，６５−２，６５−３であるＣｏ、上部センス層６７−１，６７−２，６７−３であるＡｌ、絶縁膜６８−１，６８−２，６８−３であるＳｉＮ、ワード線６９−１，６９−２，６９−３であるＡｌを成膜した。膜厚はそれぞれ、第１磁性層６３であるＮｉ80Ｆｅ20が２５ｎｍ、非磁性層６４−１，６４−２，６４−３であるＡｌＯｘが１．２ｎｍ、第２磁性層６５−１，６５−２，６５−３であるＣｏが２５ｎｍ、上部センス層６７−１，６７−２，６７−３であるＡｌが５０ｎｍ、絶縁膜６８−１，６８−２，６８−３であるＳｉＮが１１０ｎｍ、ワード線６９−１，６９−２，６９−３であるＡｌが５０ｎｍである。ここで、第１磁性層６３は軟磁性材料であり読み出し（再生）層として、第２磁性層６５−１，６５−２，６５−３は硬磁性材料であり書き込み（メモリ）層として機能する。非磁性層６４−１，６４−２，６４−３であるＡｌＯｘの作製には、はじめＡｌをスパッタした後、装置内に酸素を導入して１０００Ｐａで１２５分放置してＡｌＯｘ酸化膜を形成した。酸化膜の形成後には、到達圧力まで真空引きをして次の成膜を行った。成膜時には、基板表面方向に同じ磁気異方性を持つよう永久磁石を配置してある。永久磁石の発生する磁界強度は、測定中心で２０Ｏｅとした。
【０２０３】
素子の加工にはイオンミリングとリフトオフを併用して実際の素子パターンを形成した。
【０２０４】
上記のプロセスを経て作製した６４ビットのメモリ素子に対する比較サンプルとして下部センス層の作製方法以外は全て同一のプロセスによるメモリ素子を作製した。下部センス層の成膜には磁気抵抗膜の成膜と同様にスパッタ装置を用いて、到達圧力５×１０-5Ｐａ以下でＡｌを２５ｎｍ成膜した。両サンプルに対しアクセス信号を出して素子特性を評価した。
【０２０５】
上下センス線に対して１ｍＡ一定のセンス電流を流し、トンネル抵抗の変化を電圧変動としてオシロスコープで捉えた。リード線での残留抵抗やパッド・プローブ間の接触抵抗の影響を排除するため電圧検出に４端針測定法を用いている。ワード線には周期２０ｍｓｅｃ、幅１ｍｓｅｃの矩形波信号を入力し、ワード線信号に応じて発生する磁界と一定なセンス電流による発生磁界との合成磁界で情報の読み出し、書き込みを行った。ワード電流は、ＮｉＦｅ単独、あるいはＮｉＦｅ、Ｃｏいずれも磁化の向きが変わる磁界強度をあらかじめ外部磁界発生機構を持つＭＲ評価装置にて測定し、その磁化強度に対応するレベルのワード電流をシミュレーションの結果から求めて設定した。
【０２０６】
ＳＮ、消費電力、アクセススピード、アクセス動作あるいはメモリとしての安定性というパラメータを勘案した結果、ドーピングＳｉ層を下部センス層とするメモリ素子は、下部センス層をスパッタで成膜した比較サンプルと同等レベルの特性が得られた。磁気抵抗によって得られる信号レベルは今回作製したドーピングＳｉ層を下部センス層とするメモリ素子の方が大きかった。Ｓｉ層に不純物ドープを施して作製した下部センス層の平坦性は高いため、その上に構成する磁性層、非磁性層間の界面の平坦性も保たれる。従って、界面での散乱が生じにくくスピンが保たれて磁性層間をトンネリングするため大きなＭＲが得られたためと考えられる。
【０２０７】
以上説明した第１１〜１３の実施態様においても、素子の作製は第７〜１０の実施態様と同様、周知の半導体プロセスを用いて行われる。また、メモリセルへの情報の書き込み及び読み出しに関しても、図１６を用いて説明した先の実施態様と全く同様に行われる。
【０２０８】
本発明は、以上説明した実施態様の他にも種々の応用が可能である。例えば、絶縁層上に形成された単結晶シリコン層に代えて、ＧａＡｓ等の他の単結晶半導体から成る層を用いても良い。また、このような単結晶半導体層は、シリコン基板上の絶縁層上に形成されたものに限らず、ガラス基板等の基板全体が絶縁体から成るものの上に形成されたものでも構わない。つまり、単結晶半導体は、絶縁性の表面を有する基板上に形成されたものであれば良い。
【０２０９】
また、前述の実施態様において、磁気抵抗膜及びワード線にそれぞれ接続された電界効果型トランジスタに代えて、スイッチング素子としての機能を果たすものであれば、どのような素子を用いても良い。
【０２１０】
本発明は、特許請求の範囲を逸脱しない限りにおいて、このような応用例を全て包含するものである。
【０２１１】
【発明の効果】
以上説明したように、本発明は絶縁性の表面を有する基板上に単結晶半導体層を有し、この単結晶半導体層にスイッチング素子が形成され、メモリセルの磁気抵抗膜及びワード線のいずれかにスイッチング素子が電気的に接続したので、メモリ素子を動作させるためのスイッチング素子が磁気抵抗膜とモノリシックに形成された、集積度の高いＧＭＲメモリ素子が得られる。
【図面の簡単な説明】
【図１】本発明のＧＭＲメモリ素子の第１の実施態様を示す概略断面図である。
【図２】本発明のＧＭＲメモリ素子の第２の実施態様を示す概略平面図である。
【図３】図２におけるＡ−Ａに沿った概略断面図である。
【図４】図２におけるＢ−Ｂに沿った概略断面図である。
【図５】第２の実施態様のＧＭＲメモリ素子を用いたメモリ装置の回路図である。
【図６】本発明のＧＭＲメモリ素子の第３の実施態様を示す概略平面図である。
【図７】図６におけるＣ−Ｃに沿った概略断面図である。
【図８】本発明のＧＭＲメモリ素子の第４の実施態様を示す概略平面図である。
【図９】図８におけるＤ−Ｄに沿った概略断面図である。
【図１０】本発明のＧＭＲメモリ素子の第５の実施態様を示す概略断面図である。
【図１１】本発明のＧＭＲメモリ素子の第５の実施態様を示す概略断面図である。
【図１２】本発明のＧＭＲメモリ素子の第６の実施態様を示す概略断面図である。
【図１３】本発明のＧＭＲメモリ素子の第７の実施態様を示す概略断面図である。
【図１４】本発明のＧＭＲメモリ素子の第８の実施態様を示す概略断面図である。
【図１５】本発明のＧＭＲメモリ素子の第８の実施態様を示す概略斜視図である。
【図１６】第８の実施態様のＧＭＲメモリ素子を用いたメモリ装置の回路図である。
【図１７】本発明のＧＭＲメモリ素子の第９の実施態様を示す概略断面図である。
【図１８】本発明のＧＭＲメモリ素子の第１０の実施態様を示す概略断面図である。
【図１９】本発明のＧＭＲメモリ素子の第１１の実施態様を示す概略断面図である。
【図２０】本発明のＧＭＲメモリ素子の第１２の実施態様を示す概略断面図である。
【図２１】本発明のＧＭＲメモリ素子の第１３の実施態様を示す概略断面図である。
【図２２】従来のＧＭＲメモリ素子の構成を示す概略断面図である。
【図２３】従来のＧＭＲメモリ素子における、情報の書き込み方法を説明するための概略図である。
【図２４】従来のＧＭＲメモリ素子における、情報の読み出し方法を説明するための概略図である。
【図２５】従来のＧＭＲメモリ素子における、情報の読み出し方法を説明するための概略図である。
【図２６】従来のＧＭＲメモリ素子の他の構成例を示す概略断面図である。
【符号の説明】
４１ シリコン基板
４２ 絶縁層
４３ 単結晶シリコン層
４４ 第１磁性層
４５ 非磁性層
４６ 第２磁性層
４７ 磁気抵抗膜
４８ ソース領域
４９ ゲート領域
５０ ドレイン領域
５１ 電界効果型トランジスタ
５２ 絶縁層
５３ ゲート電極
５４ 絶縁層
５５ ワード線
５６ 端子
５７ 端子
５８ 端子
Claims (20)
- 絶縁性の表面を有する基板と、
前記基板の絶縁性表面上に形成された単結晶半導体層と、
前記単結晶半導体層の少なくとも一部に配されたスイッチング素子と、
前記基板の絶縁性表面上に配された、第１磁性層と該第１磁性層よりも高い保磁力を有する第２の磁性層と前記第１、第２磁性層との間に配された非磁性層とを含む磁気抵抗膜と、
前記基板の絶縁性表面と前記磁気抵抗膜との間に設けられた下部センス線と、前記磁気抵抗膜上に設けられた上部センス線と、
前記磁気抵抗膜の近傍に、間に絶縁層を挟んで設けられたワード線と、を含んで構成され、
前記スイッチング素子が、前記磁気抵抗膜及び前記ワード線のいずれかに電気的に接続され
前記磁気抵抗膜の非磁性層が絶縁性材料から形成され、
前記下部センス線は、前記単結晶半導体層のスイッチング素子が形成された部分以外の部分に不純物をドーピングして成ることを特徴とする巨大磁気抵抗効果を利用したメモリ素子。 - 前記単結晶半導体層の膜厚は、５０〜５００ｎｍの範囲にある請求項１記載のメモリ素子。
- 前記単結晶半導体層の膜厚は、５０〜２５０ｎｍの範囲にある請求項２記載のメモリ素子。
- 前記単結晶半導体層の膜厚は、６０〜１２０ｎｍの範囲にある請求項３記載のメモリ素子。
- 更に、前記基板の絶縁性表面と磁気抵抗膜との間に設けられたバッファ層を有する請求項１記載のメモリ素子。
- 前記ワード線は、前記基板の絶縁性表面と磁気抵抗膜との間に設けられている請求項１記載のメモリ素子。
- 前記ワード線は、絶縁層を介して前記上部センス線上に設けられている請求項１記載のメモリ素子。
- 前記下部センス線の膜厚は、１〜５０ｎｍの範囲にある請求項１記載のメモリ素子。
- 前記下部センス線の膜厚は、５〜２０ｎｍの範囲にある請求項８記載のメモリ素子。
- 前記絶縁性の表面を有する基板は、シリコン基板の表面にＳｉＯ２層が形成され、前記単結晶半導体層は、前記ＳｉＯ ２ 層上に形成された単結晶シリコン層から成る請求項１記載のメモリ素子。
- 前記スイッチング素子は、ソース領域、ゲート領域、ドレイン領域を有する電界効果型トランジスタから成る請求項１記載のメモリ素子。
- 更に、前記磁気抵抗膜の近傍に設けられ、前記ワード線によって発生する磁界を前記磁気抵抗膜に集中させるための、高い透磁率を有する材料から成る磁界集中層を有する請求項１記載のメモリ素子。
- 絶縁性の表面を有する基板、前記基板の絶縁性表面上に形成された単結晶半導体層、前記基板の絶縁性表面上に、第１の方向に延びるライン状に、第１の方向と直交する第２の方向に互いに平行に並んで配置され、おのおのが第１磁性層と、第１磁性層よりも高い保磁力を有し、第１磁性層に非磁性層を間に挟んで積層された第２磁性層とから成るＮ本（Ｎは２以上の整数）の磁気抵抗膜、前記磁気抵抗膜の近傍に、間に絶縁層を挟んで設けられ、第２の方向に延びるライン状に、第１の方向に互いに平行に並んで配置されたＭ本（Ｍは２以上の整数）のワード線、前記単結晶半導体層の少なくとも一部に形成され、それぞれ前記Ｎ本の磁気抵抗膜に電気的に接続されたＮ個の第１のスイッチング素子、及び、前記単結晶半導体層の少なくとも一部に形成され、それぞれ前記Ｍ本のワード線に電気的に接続されたＭ個の第２のスイッチング素子から成る巨大磁気抵抗効果を利用したメモリ素子。
- 絶縁性の表面を有する基板と、
前記基板の絶縁性表面上に形成された単結晶半導体層と、
前記基板の絶縁性表面上に、マトリックス状にＮ×Ｍ個（Ｎ及びＭはそれぞれ２以上の整数）配置され、各々が第１磁性層と該第１磁性層よりも高い保磁力を有する第２磁性層と前記第１、第２磁性層の間に配された非磁性層とを有する磁気抵抗膜から成るメモリセルと、
第１の方向に延びるライン状に、第１の方向と直交する第２の方向に互いに平行に並んで配置され、それぞれ第１の方向に並んで配置されたＭ個のメモリセルに電気的に接続され、前記基板の絶縁性表面と磁気抵抗膜との間に設けられたＮ本の下部センス線と、
前記各メモリセル上に、第２の方向に延びるライン状に、第１の方向に互いに平行に並んで配置され、それぞれ第２の方向に並んで配置されたＮ個のメモリセルに電気的に接続されたＭ本の上部センス線と、
前記単結晶半導体層の少なくとも一部に形成され、それぞれ前記Ｎ本の下部センス線に電気的に接続されたＮ個の第１のスイッチング素子と、
前記単結晶半導体層の少なくとも一部に形成され、それぞれ前記Ｍ本の上部センス線に電気的に接続されたＭ個の第２のスイッチング素子と、を有し、
前記下部センス線は、前記単結晶半導体層の第１のスイッチング素子が形成された部分以外の部分に不純物をドーピングして成る巨大磁気抵抗効果を利用したメモリ素子。 - 更に、前記Ｍ本の上部センス線上に、間に絶縁層を挟んで設けられ、第２の方向に延びるライン状に、第１の方向に平行に並んで配置されたＭ本のワード線を有し、前記磁気抵抗膜の非磁性層が絶縁材料から形成されており、前記単結晶半導体層の少なくとも一部に形成され、それぞれ前記Ｍ本のワード線に電気的に接続されたＭ個の第３のスイッチング素子を有する請求項１４記載のメモリ素子。
- 前記下部センス線の膜厚は、１〜５０ｎｍの範囲にある請求項１４記載のメモリ素子。
- 前記下部センス線の膜厚は、５〜２０ｎｍの範囲にある請求項１６記載のメモリ素子。
- 前記絶縁性の表面を有する基板は、シリコン基板の表面にＳｉＯ２層が形成され、前記単結晶半導体層は、前記ＳｉＯ ２ 層上に形成された単結晶シリコン層から成る請求項１４乃至１７のいずれかに記載のメモリ素子。
- 前記第１及び第２のスイッチング素子は、それぞれソース領域、ゲート領域、ドレイン領域を有する電界効果型トランジスタから成る請求項１４乃至１８のいずれかに記載のメモリ素子。
- 更に、前記磁気抵抗膜の近傍に設けられ、前記ワード線によって発生する磁界を前記磁気抵抗膜に集中させるための、高い透磁率を有する材料から成る磁界集中層から成る請求項１４乃至１９のいずれかに記載のメモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13708499A JP4095200B2 (ja) | 1998-05-19 | 1999-05-18 | 巨大磁気抵抗効果を利用したメモリ素子 |
Applications Claiming Priority (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13687198 | 1998-05-19 | ||
| JP10-136871 | 1998-05-19 | ||
| JP791699 | 1999-01-14 | ||
| JP3861099 | 1999-02-17 | ||
| JP10957399 | 1999-04-16 | ||
| JP11-38610 | 1999-04-16 | ||
| JP11-7916 | 1999-04-16 | ||
| JP11-109573 | 1999-04-16 | ||
| JP13708499A JP4095200B2 (ja) | 1998-05-19 | 1999-05-18 | 巨大磁気抵抗効果を利用したメモリ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000357389A JP2000357389A (ja) | 2000-12-26 |
| JP4095200B2 true JP4095200B2 (ja) | 2008-06-04 |
Family
ID=27518870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13708499A Expired - Lifetime JP4095200B2 (ja) | 1998-05-19 | 1999-05-18 | 巨大磁気抵抗効果を利用したメモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4095200B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3892736B2 (ja) | 2001-03-29 | 2007-03-14 | 株式会社東芝 | 半導体記憶装置 |
| KR100403313B1 (ko) * | 2001-05-22 | 2003-10-30 | 주식회사 하이닉스반도체 | 바이폴라 접합 트랜지스터를 이용한 마그네틱 램 및 그형성방법 |
| KR100442959B1 (ko) * | 2001-05-22 | 2004-08-04 | 주식회사 하이닉스반도체 | 마그네틱 램 및 그 형성방법 |
| DE10125594A1 (de) * | 2001-05-25 | 2002-12-05 | Infineon Technologies Ag | Halbleiterspeichereinrichtung sowie Verfahren zu deren Herstellung |
| KR100802262B1 (ko) * | 2001-06-30 | 2008-02-11 | 주식회사 하이닉스반도체 | 자기저항램과 그의 셀 및 셀 어레이 |
| US6576969B2 (en) * | 2001-09-25 | 2003-06-10 | Hewlett-Packard Development Company, L.P. | Magneto-resistive device having soft reference layer |
| JP2003243631A (ja) * | 2002-02-18 | 2003-08-29 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置ならびにそれを用いた無線チップ、流通管理システムおよび製造工程管理システム |
| US6593608B1 (en) * | 2002-03-15 | 2003-07-15 | Hewlett-Packard Development Company, L.P. | Magneto resistive storage device having double tunnel junction |
| KR100492482B1 (ko) | 2002-09-04 | 2005-06-03 | 한국과학기술연구원 | Ｐｅｍｂｅ로 제조된 상온 자성반도체 및 그 소자 |
| US6864551B2 (en) * | 2003-02-05 | 2005-03-08 | Applied Spintronics Technology, Inc. | High density and high programming efficiency MRAM design |
| US7067330B2 (en) * | 2004-07-16 | 2006-06-27 | Headway Technologies, Inc. | Magnetic random access memory array with thin conduction electrical read and write lines |
| US11424404B2 (en) * | 2018-02-27 | 2022-08-23 | Tdk Corporation | Ferromagnetic laminated film, spin current magnetization rotating element, magnetoresistance effect element, and magnetic memory |
-
1999
- 1999-05-18 JP JP13708499A patent/JP4095200B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000357389A (ja) | 2000-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6055179A (en) | Memory device utilizing giant magnetoresistance effect | |
| US6480411B1 (en) | Magnetoresistance effect type memory, and method and device for reproducing information from the memory | |
| JP4732799B2 (ja) | 磁気トンネル接合素子およびその形成方法 | |
| US6069820A (en) | Spin dependent conduction device | |
| JP4371781B2 (ja) | 磁気セル及び磁気メモリ | |
| KR101974149B1 (ko) | 자기 메모리 소자 | |
| CN100533589C (zh) | 磁单元和磁存储器 | |
| JP3848622B2 (ja) | スピンスイッチおよびこれを用いた磁気記憶素子 | |
| KR100890323B1 (ko) | 자기 저항 효과 소자, 자기 헤드, 자기 기억 장치, 및 자기메모리 장치 | |
| JP5677347B2 (ja) | 磁気抵抗素子及び磁気メモリの書き込み方法 | |
| US20090097170A1 (en) | Ferromagnetic tunnel junction element, magnetic recording device and magnetic memory device | |
| US20130001720A1 (en) | Magnetic stack having reference layers with orthogonal magnetization orientation directions | |
| KR101360991B1 (ko) | 기억 소자 및 메모리 | |
| JP2000090658A (ja) | 磁気メモリ素子 | |
| JP2007266498A (ja) | 磁気記録素子及び磁気メモリ | |
| JP2000132961A (ja) | 磁気薄膜メモリ、磁気薄膜メモリの読出し方法、及び磁気薄膜メモリの書込み方法 | |
| JP4076197B2 (ja) | 磁性素子、記憶装置、磁気再生ヘッド、３端子素子、及び磁気ディスク装置 | |
| KR20000023047A (ko) | 자기 소자, 자기 메모리 디바이스, 자기저항 효과 헤드 및자기 저장 시스템 | |
| US20080198514A1 (en) | Magnetoresistive device, magnetic head, magnetic storage apparatus, and magnetic memory | |
| TW200306026A (en) | Solid-state magnetic element and solid-state magnetic element array | |
| JP4095200B2 (ja) | 巨大磁気抵抗効果を利用したメモリ素子 | |
| KR20100131967A (ko) | 강자성 터널 접합 소자 및 강자성 터널 접합 소자의 구동 방법 | |
| JP3977576B2 (ja) | 磁気メモリ装置 | |
| JP3868699B2 (ja) | 磁気メモリ装置 | |
| JP2008091551A (ja) | 磁気抵抗効果素子、磁気記憶装置、および磁気メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040615 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080131 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080226 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080307 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120314 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130314 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140314 Year of fee payment: 6 |
|
| EXPY | Cancellation because of completion of term |