KR20030069037A

KR20030069037A - 통신 기능을 구비한 박막 자성체 기억 장치와 이를 이용한유통 관리 시스템 및 제조 공정 관리 시스템

Info

Publication number: KR20030069037A
Application number: KR1020020071602A
Authority: KR
Inventors: 오오이시쯔까사
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2002-02-18
Filing date: 2002-11-18
Publication date: 2003-08-25
Also published as: US6795339B2; DE10248271A1; JP2003243631A; TWI223261B; CN1440036A; US20030156449A1

Abstract

박막 자성체 기억 장치는, 외부와의 전파를 송수신하기 위한 안테나부(4)를 구비한다. 안테나부(4)를 구성하는 인덕턴스 배선(5)은 금속 배선(6)과, 그 하면부 또는 그 하면부 및 측면부에 대응하여 형성된 자성체막(7)을 갖는다. 자성체막(7)은 전용 제조 공정을 설정하지 않고, 박막 자성체 기억 장치의 본래의 제조 공정으로 제작된다.

Description

통신 기능을 구비한 박막 자성체 기억 장치와 이를 이용한 유통 관리 시스템 및 제조 공정 관리 시스템{THIN FILM MAGNETIC MEMORY DEVICE HAVING COMMUNICATION FUNCTION, AND DISTRIBUTION MANAGEMENT SYSTEM AND MANUFACTURING STEP MANAGEMENT SYSTEM EACH USING THE SAME}

본 발명은 자성체막 및 통신 기능을 갖춘 박막 자성체 기억 장치와, 그것을 이용한 무선 칩, 유통 관리 시스템 및 제조 공정 관리 시스템에 관한 것이다.

저소비 전력으로 불휘발적인 데이터의 기억이 가능한 기억 장치로서, MRAM(Magnetic Random Memory) 디바이스가 주목받고 있다. MRAM 디바이스는 반도체 집적 회로에 형성된 복수의 박막 자성체를 이용하여 불휘발적인 데이터 기억을 행하고, 박막 자성체의 각각에 대하여 랜덤 액세스가 가능한 기억 장치이다.

특히, 최근에는 자기 터널 접합(MTJ : Magnetic Tunnel Junction)을 이용한 박막 자성체를 메모리 셀로서 이용함으로써, MRAM 디바이스의 성능이 비약적으로 진보한 것이 발표되어 있다. 자기 터널 접합을 갖는 메모리 셀을 구비한 MRAM 디바이스에 대해서는, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000. 및 "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000. 등의 기술 문헌에 개시되어 있다.

도 17은, 터널 접합부를 갖는 메모리 셀(이하, 단순히 MTJ 메모리 셀이라고도 칭함)의 구성을 도시한 개략도이다.

도 17을 참조하면, MTJ 메모리 셀은 자기적으로 기입된 기억 데이터의 데이터 레벨에 따라 전기 저항이 변화하는 터널 자기 저항 소자 TMR과, 액세스 트랜지스터 ATR를 포함한다. 액세스 트랜지스터 ATR은 비트선 BL 및 소스선 SL 사이에,터널 자기 저항 소자 TMR와 직렬로 접속된다. 대표적으로는, 액세스 트랜지스터 ATR로서 전계 효과 트랜지스터가 적용된다.

MTJ 메모리 셀에 대해서는, 데이터 기입 시 및 데이터 판독 시에 있어서 데이터 기입 전류 및 데이터 판독 전류를 각각 흘리기 위한 비트선 BL과, 데이터 기입 시에 데이터 기입 전류를 흘리기 위한 라이트 디지트선 WDL과, 데이터 판독을 지시하기 위한 워드선 WL과, 데이터 판독 시에 터널 자기 저항 소자 TMR를 접지 전압 GND로 풀다운하기 위한 소스선 SL이 배치된다.

데이터 판독 시에는, 액세스 트랜지스터 ATR의 턴 온에 응답하여, 터널 자기 저항 소자 TMR은 소스선 SL(접지 전압 GND) 및 비트선 BL 사이에 전기적으로 결합된다.

도 18은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도이다.

도 18을 참조하면, 터널 자기 저항 소자 TMR은 고정된 자화 방향을 갖는 자성체층(이하, 단순히 고정 자화층이라고도 칭함) FL과, 데이터 기입 전류에 의해 생기는 데이터 기입 자계에 따른 방향으로 자화되는 자성체층(이하, 단순히 자유 자화층이라고도 칭함) VL을 갖는다. 고정 자화층 FL과 자유 자화층 VL 사이에는 절연체막으로 형성되는 터널 배리어 TB가 형성된다. 자유 자화층 VL은 기입되는 기억 데이터의 레벨에 따라 고정 자화층 FL과 동일 방향 또는 반대 방향으로 자화된다.

터널 자기 저항 소자 TMR의 전기 저항은, 고정 자화층 FL과 자유 자화층 VL 사이의 자화 방향의 상대 관계에 따라 변화한다. 구체적으로는, 고정 자화층 FL과자유 자화층 VL 사이에서 자화 방향이 맞추어진 경우에는, 이들의 자화 방향이 반대인 경우와 비교하여 전기 저항은 작아진다.

데이터 기입 시에는, 워드선 WL이 비활성화되어, 액세스 트랜지스터 ATR은 턴 오프 상태로 된다. 이 상태에서, 자유 자화층 VL을 자화하기 위한 데이터 기입 전류는, 비트선 BL 및 라이트 디지트선 WDL의 각각에서, 기입 데이터의 레벨에 따른 방향으로 흐른다. 즉, 자유 자화층 VL의 자화 방향은 비트선 BL 및 라이트 디지트선 WDL을 각각 흐르는 데이터 기입 전류의 방향에 의해 결정된다.

도 19는 데이터 기입 전류와 MTJ 메모리 셀의 자화 상태와의 관계를 도시한 개념도이다.

도 19를 참조하면, 횡축에 표시되는 자계 Hx는, 라이트 디지트선 WDL을 흐르는 데이터 기입 전류에 의해 생기는 자계 H(WDL)의 방향을 나타낸다. 한편, 종축에 표시되는 자계 Hy는 비트선 BL을 흐르는 데이터 기입 전류에 의해 생기는 자계 H(BL)를 나타낸다.

자유 자화층 VL의 자화 방향은, 자계 H(WDL)와 H(BL)와의 합이, 도면에 도시되는 아스테로이드 특성선 외측 영역에 도달하는 경우에만 갱신된다. 즉, 데이터 기입을 실행하기 위해서는, 라이트 디지트선 WDL 및 비트선 BL의 양방에, 소정 강도를 초과하는 자계를 발생시키는데 충분한 데이터 기입 전류를 흘릴 필요가 있다.

한편, 아스테로이드 특성선의 내측 영역에 상당하는 자계가 인가된 경우에 있어서는, 자유 자화층 VL의 자화 방향은 변화하지 않는다. 즉, 라이트 디지트선 WDL 및 비트선 BL의 한쪽에만 소정의 데이터 기입 전류를 흘리는 경우에는, 데이터기입은 실행되지 않는다. MTJ 메모리 셀에 일단 기입된 자화 방향, 즉 기억 데이터 레벨은 새로운 데이터 기입이 실행되기까지 불휘발적으로 유지된다. 아스테로이드 특성선으로 나타낸 바와 같이, 자유 자화층 VL에 대하여 자화 곤란축 방향의 자계를 인가함으로써, 자화 용이축을 따른 자화 방향을 변화시키는데 필요한 자화 임계값을 저하시킬 수 있다.

도 20은 MTJ 메모리 셀로부터의 데이터 판독 동작을 설명하는 개념도이다.

도 20을 참조하면, 데이터 판독 시에는 액세스 트랜지스터 ATR은 워드선 WL의 활성화에 응답하여 턴 온한다. 이에 따라, 터널 자기 저항 소자 TMR은 접지 전압 GND로 풀다운된 상태에서 비트선 BL과 전기적으로 결합된다. 이 상태에서, 비트선 BL 및 터널 자기 저항 소자 TMR을 포함하는 전류 경로에 데이터 판독 전류 Is를 흘림으로써, 터널 자기 저항 소자 TMR의 전기 저항에 따른, 즉 MTJ 메모리 셀의 기억 데이터의 레벨에 따른 전압 변화를, 비트선 BL에 발생시킬 수 있다. 예를 들면, 비트선 BL을 소정 전압으로 프리차지한 후에 데이터 판독 전류 Is의 공급을 개시하면, 비트선 BL의 전압을 검지함으로써, MTJ 메모리 셀의 기억 데이터를 판독할 수 있다.

도 21은 반도체 기판 위에 제작된 MTJ 메모리 셀의 구조도이다.

도 21을 참조하면, 반도체 기판 SUB 위에 형성된 액세스 트랜지스터 ATR은 n형 영역인 소스/드레인 영역(310 및 320)과, 게이트(330)를 갖는다. 소스/드레인 영역(310)은 컨택트홀(341)에 형성되는 금속막을 통해 소스선 SL과 전기적으로 결합된다.

라이트 디지트선 WDL은, 소스선 SL 상층에 형성된 금속 배선층에 형성된다. 터널 자기 저항 소자 TMR은 라이트 디지트선 WDL의 상층측에 배치된다. 터널 자기 저항 소자 TMR은 스트랩(345) 및 컨택트홀(340)에 형성된 금속막을 통해 액세스 트랜지스터 ATR의 소스/드레인 영역(320)과 전기적으로 결합된다. 스트랩(345)은 터널 자기 저항 소자 TMR을 액세스 트랜지스터 ATR과 전기적으로 결합하기 위해 형성되고, 도전성의 물질로 형성된다.

비트선 BL은 터널 자기 저항 소자 TMR과 전기적으로 결합되어, 터널 자기 저항 소자 TMR의 상층측에 형성된다. 이미 설명한 바와 같이, 데이터 기입 시에는 비트선 BL 및 라이트 디지트선 WDL의 양방에 데이터 기입 전류를 흘릴 필요가 있다. 한편, 데이터 판독 시에는 워드선 WL을 예로 들면 고전압 상태로 활성화함으로써, 액세스 트랜지스터 ATR이 턴 온한다. 이에 따라, 액세스 트랜지스터 ATR을 통해 접지 전압 GND로 풀다운된 터널 자기 저항 소자가 비트선 BL과 전기적으로 결합된다.

데이터 기입 전류 및 데이터 판독 전류가 흐르는 비트선 BL 및 데이터 기입 전류가 흐르는 라이트 디지트선 WDL은 금속 배선층을 이용하여 형성된다. 한편, 워드선 WL은 액세스 트랜지스터 ATR의 게이트 전압을 제어하기 위해 형성되므로, 전류를 적극적으로 흘릴 필요는 없다. 따라서, 집적도를 높이는 관점에서, 워드선 WL은 독립된 금속 배선층을 새롭게 형성하지 않고, 게이트(330)와 동일한 배선층에, 폴리실리콘층이나 폴리사이드층 등을 이용하여 형성되는 것이 일반적이다.

도 22는, 도 21에 도시한 구조를 갖는 MTJ 메모리 셀의 상면도이다.

도 22를 참조하면, MTJ 메모리 셀은 메쉬 형상으로 배치된 워드선 WL 및 비트선 BL의 교점에 대응하여 배치된다. 각 MTJ 메모리 셀 중 터널 자기 저항 소자 TMR은 도 21에 도시한 바와 같이 컨택트홀(342)을 통해 대응하는 비트선 BL과 접속되어 있다.

한편, 소형화되고, 비접촉 방식의 데이터 판독 및 기입이 가능한 기억 장치로서, 루프 안테나 등에 의한 외부와의 무선 통신 기능과, 불휘발성 기억 장치에 의한 데이터 기억 기능을 탑재한, 소위 무선 칩이 개발되어 있다.

일본 특개평8-315247호 공보에는, 이러한 무선 칩을 데이터 캐리어로서 이용한 상품 관리 방법이 개시되어 있다. 이러한 상품 관리 방법에 있어서, 무선 칩에는, 상품의 제조, 판매, 보수 등에 관한 관리 데이터가 기입되며, 해당 상품 등에 내장된다. 즉, 상품의 유통 과정에서, 데이터 캐리어로서 이용되는 무선 칩에 대하여, 기억 데이터의 판독 혹은 추가 기입, 정정을 행함으로써, 유통 판매, 검사, 사찰 등을 효율적으로 행하는 것이 가능하다.

또한, 일본 특개2000-57282 공보나 일본 특개2000-59260 공보에 개시된 바와 같이, 이러한 무선 칩은 소위 비접촉형 IC 카드로서도 이용할 수 있다.

일반적으로, 이러한 무선 칩에서는 내부에 탑재되는 불휘발성 기억 장치로서, EEPROM(electrically erasable programmable read only memory)이나, 플래시 EEPROM이 이용되고 있다. 그러나, 이들 메모리는 데이터 재기입 동작이나 데이터 소거 동작에 비교적 고전압을 필요로 하기 때문에, 내부에서의 발생 전력이 제한되는 무선 칩에의 탑재는 바람직하다고는 할 수 없다. 즉, 보다 저소비 전력화된 무선 칩의 개발이 요구되고 있다.

또한, 무선 칩에 있어서 통신 능력을 향상시키기 위해서는, 즉 통신 가능한 거리를 늘리기 위해서는, 안테나 부분의 인덕턴스 값을 확보할 필요가 있다. 이 때문에, 종래의 무선 칩에서는, 통신 능력과 칩 사이즈가 트레이드-오프의 관계에 있어, 그 소형화가 곤란하였다. 그 결과, 특히 지질 제품 등의 박막 형상의 대상물에 무선 칩을 적용하는 것이 곤란하였다.

도 1은 본 발명의 실시예1에 따른 박막 자성체 기억 장치(1A)의 구성을 도시한 개략 블록도.

도 2는 도 1에 도시한 인덕턴스 배선의 배치 및 구조를 도시한 개념도.

도 3은 도 1에 도시한 주변 회로부의 구성을 상세히 설명하기 위한 블록도.

도 4는 도 1에 도시한 MRAM 부의 구성을 설명하는 회로도.

도 5는 인덕턴스 배선의 배치를 설명하기 위한 박막 자성체 기억 장치의 단면도.

도 6은 도 5에 도시한 자성체막(8)의 구성예를 도시한 개념도.

도 7 내지 도 9는 도 5에 도시한 박막 자성체 기억 장치의 제조 공정을 설명하는 제1 내지 제3의 단면도.

도 10은 실시예1의 변형예1에 따른 박막 자성체 기억 장치의 구조를 설명하는 단면도.

도 11은 본 발명의 실시예1의 변형예2에 따른 박막 자성체 기억 장치의 전체구성을 도시한 개략 블록도.

도 12는 실시예1의 변형예2에 따른 박막 자성체 기억 장치의 단면도.

도 13은 실시예2에 따른 유통 관리 시스템의 구성을 설명하는 개념도.

도 14는 지질의 유통품에의 태그 칩의 매립 방식을 설명하는 개념도.

도 15는 실시예3에 따른 제조 공정 관리 시스템의 구성을 설명하는 개념도.

도 16은 실시예3에 따른 제조 공정 관리 방법을 설명하는 흐름도.

도 17은 MTJ 메모리 셀의 구성을 도시한 개략도.

도 18은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도.

도 19는 데이터 기입 전류와 MTJ 메모리 셀의 자화 상태와의 관계를 도시한 개념도.

도 20은 MTJ 메모리 셀로부터의 데이터 판독 동작을 설명하는 개념도.

도 21은 반도체 기판 위에 제작된 MTJ 메모리 셀의 구조도.

도 22는 도 21에 도시한 구조를 갖는 MTJ 메모리 셀의 상면도.

<도면의 주요 부분에 대한 부호의 설명>

1A, 1B : 박막 자성체 기억 장치(태그 칩, ID 칩)

2 : MRAM 부

3 : 주변 회로부

4 : 안테나부

본 발명은 소형화 및 저소비 전력화가 도모된, 외부와의 사이에서 비접촉 방식의 데이터 통신이 가능한 박막 자성체 기억 장치와 그것을 이용한 무선 칩, 유통 관리 시스템 및 제조 공정 관리 시스템을 제공하는 것이다.

본 발명은 요약하면, 기판 위에 형성된 박막 자성체 기억 장치로서, 기판 위에 형성된 도전성 배선과, 기판 위에서 도전성 배선 중 적어도 한 면에 있어서, 도전성 배선 중 적어도 바로 하부에 대응하여 선택적으로 형성된 제1 자성체막을 포함한다.

따라서, 본 발명의 주된 이점은, 박막 자성체 기억 장치의 제조 공정에 필연적으로 포함되는 자성체막의 제조 공정을 이용하여, 도전성 배선의 인덕턴스 값의 증대를 도모할 수 있는 이점이 있다.

바람직하게는, 박막 자성체 기억 장치는 각각이 자기적으로 기억 데이터를 보유하기 위한 제2 자성체막을 갖는 복수의 자성체 메모리 셀이 배치된 메모리 어레이부와, 메모리 어레이에 대하여 기억 데이터를 판독 및 기입하기 위한 어레이 주변 회로부와, 루프 형상으로 형성된 도전성 배선에 의해 구성되는 안테나부와, 안테나부에 의해 수신되는 전파에 기초하여, 어레이 주변 회로부에의 동작 지시를 생성하기 위한 주변 회로부를 더 포함한다.

이에 의해, 인덕턴스 값이 증대된 인덕턴스 배선을 이용하여, 외부와 통신하기 위한 안테나부를 구성하므로, 소형·박막 형상으로 형성된 안테나부에 의해 통신 능력을 확보할 수 있다.

더 바람직하게는, 주변 회로부는 전파에 의해 도전성 배선에 생기는 유도 전류를 근원으로, 박막 자성체 기억 장치의 동작 전원 전압을 생성하는 전원 제어부를 포함한다.

이에 의해, 안테나부에서 수신된 전파에 의한 유도 전류에 의해 동작 전원 전압을 확보할 수 있다. 그 결과, EEPROM 등과 같이 고전압을 필요로 하지 않고 저소비 전력으로 동작 가능한 박막 자성체 기억 장치를, 전지 수명을 고려하지 않고, 반영구적으로 사용할 수 있다.

본 발명의 다른 국면에 따르면, 외부와의 사이에서 송수신된 전파에 따라, 기억 데이터를 비접촉으로 판독 및 기입 가능한 무선 칩으로서, 기판 위에 형성된 박막 자성체 기억 장치를 포함한다. 박막 자성체 기억 장치는, 자기적으로 기억 데이터를 보유하기 위한 복수의 자성체 메모리 셀이 배치된 메모리 어레이부와, 메모리 어레이에 대한 데이터 판독 및 데이터 기입을 실행하기 위한 어레이 주변 회로부와, 도전성 배선에 의해 구성되는 안테나부와, 안테나부에 의해 송수신되는 전파를 이용하여, 메모리 어레이로부터 판독된 기억 데이터 및 메모리 어레이로 기입되는 기억 데이터를 외부와의 사이에서 수수하기 위한 주변 회로부를 포함한다.

이러한 무선 칩은, 안테나부에 의해 송수신되는 전파에 기초하여, 자성체 메모리 셀에 대한 데이터 입출력을 실행할 수 있다. 따라서, EEPROM 등과 같이 고전압을 필요로 하지 않고 저소비 전력으로 동작 가능한 박막 자성체 기억 장치를 이용하여, 외부와의 통신 기능을 갖춘 무선 칩을 제공할 수 있다.

본 발명의 또 다른 국면에 따르면, 유통 관리 시스템으로서, 유통품에 일체로 매립된 태그 칩과, 유통품의 관리 데이터의 대조 및 등록을 행하기 위한 데이터베이스부와, 태그 칩으로부터 관리 데이터를 비접촉으로 판독하고, 판독한 관리 데이터를 데이터베이스에 대하여 대조하기 위한 관리 데이터 판독 장치와, 관리 데이터를 태그 칩에 비접촉으로 기입함과 함께, 기입된 관리 데이터를 데이터베이스에 등록하기 위한 관리 데이터 기입 장치를 포함한다. 태그 칩은 자기적으로 관리 데이터를 보유하기 위한 복수의 자성체 메모리 셀이 배치된 메모리 어레이부를 갖는 박막 자성체 기억 장치를 포함한다. 박막 자성체 기억 장치는, 메모리 어레이에 대한 데이터 판독 및 데이터 기입을 실행하기 위한 어레이 주변 회로부와, 적어도 하면측이 자성체막으로 피복된 도전성 배선에 의해 구성되는 안테나부와, 안테나부에서 수신된 전파에 의해 도전성 배선에 생기는 유도 전류를 근원으로 태그 칩의 동작 전원 전압을 생성하는 전원 제어부와, 안테나부에 의해 관리 데이터 판독 장치와 관리 데이터 기입 장치 사이에서 송수신되는 전파에 기초하여, 메모리 어레이부에 기억된 관리 데이터의 판독 및 기입을, 어레이 주변 회로부에 지시하기 위한송수신부를 포함한다.

이와 같은 유통 관리 시스템은, 소형화된 안테나를 내장하는 박막 자성체 기억 장치를 ID 칩으로서 이용한, 비접촉 공정 관리 데이터의 수수에 의해 유통 관리를 행할 수 있다. 특히, 안테나를 박형으로 소형화함으로써, 유통 관리를 행할 수 있는 유통품의 범위를 확대할 수 있다. 또한, 박막 자성체 기억 장치를 이용한 태그 칩에서는, 외부로부터의 전파에 의해 동작 전원을 충분히 공급할 수 있기 때문에 전지 수명을 고려할 필요가 없다.

본 발명의 또 다른 국면에 따르면, 제조 공정 관리 시스템으로서, 소정의 복수의 제조 공정을 경유하는 반제품에 부가된 ID 칩과, 각 제조 공정에서 ID 칩과의 사이에서 공정 관리 데이터를 비접촉으로 수수하기 위한 공정 관리 장치를 포함한다. ID 칩은 자기적으로 공정 관리 데이터를 보유하기 위한 복수의 자성체 메모리 셀이 배치된 메모리 어레이부를 갖는 박막 자성체 기억 장치를 포함한다. 박막 자성체 기억 장치는 메모리 어레이에 대한 데이터 판독 및 데이터 기입을 실행하기 위한 어레이 주변 회로부와, 적어도 하면측이 자성체막으로 피복된 도전성 배선에 의해 구성되는 안테나부와, 안테나부에서 수신된 전파에 의해 도전성 배선에 생기는 유도 전류를 근원으로 박막 자성체 기억 장치의 동작 전원 전압을 생성하는 전원 제어부와, 안테나부에 의해 공정 관리 장치와의 사이에서 송수신되는 전파에 기초하여, 메모리 어레이부에 기억된 공정 관리 데이터의 판독 및 기입을, 어레이 주변 회로부에 대하여 지시하기 위한 송수신부를 포함한다.

이러한 제조 공정 관리 시스템은, 소형화된 안테나를 내장하는 박막 자성체기억 장치를 ID 칩으로서 이용한, 비접촉 공정 관리 데이터의 수수에 의해 제조 공정 관리를 행할 수 있다. 특히, 안테나를 박형으로 소형화함으로써, 미소 또는 박막 제품의 제조 공정에도 적용할 수 있다. 또한, 박막 자성체 기억 장치를 이용한 ID 칩에서는, 외부로부터의 전파에 의해 동작 전원을 충분히 공급할 수 있기 때문에 전지 수명을 고려할 필요가 없다.

바람직하게는, 반제품이 소정의 복수의 제조 공정을 모두 경유한 경우에, ID 칩은 제거되며, 제거된 ID 칩은, 공정 관리 데이터를 재등록한 후에, 다른 반제품에 부가된다.

이와 같이, 완성품으로부터 제거된 ID 칩에 공정 관리 데이터를 재등록하여 다른 반제품에 부가하므로, ID 칩을 반영구적으로 반복 사용할 수도 있다.

이하에서, 본 발명의 실시예에 대하여 도면을 참조하여 자세히 설명한다. 또, 도면 중 동일 부호는 동일하거나 그에 상당하는 부분을 나타내는 것으로 한다.

실시예1

도 1을 참조하면, 실시예1에 따른 박막 자성체 기억 장치(1A)는 불휘발적인 데이터 기억을 실행하기 위한 MRAM부(2)와, MRAM부(2)와 외부 사이에서의 데이터 수수를 제어하기 위한 주변 회로부(3)와, 외부와의 사이에서 전파를 송수신하기 위한 안테나부(4)를 구비한다. 안테나부(4)는, 칩 외주부에 루프 형상으로 형성된 인덕턴스 배선(5)에 의해 형성된다. 주변 회로부(3)는 안테나부(4)에 의해 외부와의 사이에서 송수신되는 전파에 기초하여, MRAM부(2)의 동작을 제어한다.

도 2를 참조하면, 안테나부(4)를 구성하는 인덕턴스 배선(5)은 루프 형상으로 형성된다. 도 2의 (a), 도 2의 (b)에는 인덕턴스 배선의 구조예를 도시하기 위한 P-Q 단면도가 도시된다.

도 2의 (a)를 참조하면, 인덕턴스 배선(5)은 도전성 재료로서 형성된 금속 배선(6)과, 금속 배선(6)의 면 중 적어도 하나(하부)에 형성된 자성체막(7)을 갖는다. 혹은, 도 2의 (b)를 참조하면, 인덕턴스 배선(5)은 금속 배선(6)과 그 금속 배선(6)의 측면부 및 하면부에 대응하여 형성된 자성체막(7)을 갖는다. 이와 같이, 인덕턴스 배선(5)은 그 하면부 혹은 하면부 및 측면부를 자성체막(7)으로 피복되어 있으므로, 금속 배선(6)을 흐르는 전류에 의해 생기는 자속을 자성체막(7)의 실드에 의해 폐쇄시킬 수 있다. 그 결과, 인덕턴스 배선(5)의 인덕턴스 값을 증대시킬 수 있다.

이와 같이, 인덕턴스 값이 증대한 배선을 이용하여 안테나부를 형성함으로써, 배선 길이, 즉 배선 루프 수를 적게 해도 통신 능력을 확보한 안테나를 형성할 수 있다. 이 때문에, 동일한 통신 능력을 갖는 안테나부를, 보다 소형으로 형성하는 것이 가능해진다. 이 때문에, 통신 기능을 갖는 박막 자성체 기억 장치의 소형화를 도모할 수 있다. 또, 후에 상세히 설명하는 바와 같이, 박막 자성체 기억 장치의 제조에서는, 메모리 어레이부(10)에서, 자성체막의 제조 공정이 필연적으로 포함되기 때문에, 이 제조 공정을 이용하면, 특별한 전용 공정을 새롭게 설명하지 않고, 안테나로서 이용하기 위한 인덕턴스 값이 큰 인덕턴스 배선을 제작할 수 있다.

또한 도 1을 참조하면, MRAM부(2)는 도 17에 도시한 것과 마찬가지의 구성을갖는 MTJ 메모리 셀이 행렬 형상으로 배치된 메모리 어레이부(10)와, 메모리 어레이부(10)에 대한 데이터 판독 및 데이터 기입 동작을 실행하기 위한 메모리 주변 회로부(11)를 포함한다.

주변 회로부(3)는 변복조/시큐러티부(12)와, 송수신부(13)와, 전원 제어부(14)를 포함한다. 전원 제어부(14)는 안테나부(4)에 수신된 전파에 의해 인덕턴스 배선(5)에 생긴 유도 전류를 근원으로 하여, 박막 자성체 기억 장치(1A)의 동작 전원 전압을 발생시킴과 함께, 그 전압 레벨을 제어한다. 송수신부(13)는 안테나부(4)를 통해 MRAM부(2)에의 동작 지시 및 MRAM부(2)에 대한 입출력 데이터를 외부와의 사이에서 송수신한다.

변복조/시큐러티부(12)는 송수신부(13)에 의해 수신된 신호의 복조, 및 송수신부(13)로부터 송신되는 신호의 변조를 행한다. 또한, 변복조/시큐러티부(12)는 송수신부(13)에 의해 송수신되는 신호에 대하여, 시큐러티 확보를 위한 데이터 처리를 실행하여, MRAM부(2)에 대한 동작 지시를 생성한다. 동작 지시에는 MRAM부(2)에서 실행되는 커맨드를 나타내는 지시나, 어드레스 신호에 상당하는 어드레스 선택 지시가 포함된다. 즉, MRAM부(2)에의 동작 지시는, 변복조/시큐러티부(12)에 의해 복조된 신호에 포함되는 외부로부터의 지시에 기초하여 실행된다.

도 3은, 도 1에 도시된 주변 회로부(3)의 구성을 상세히 설명하기 위한 블록도이다.

도 3을 참조하면, 전원 제어부(14)는 전원 배선(15)과, 정류기(16)와, 기준 전압 생성 회로(17)와, 션트 레귤레이터(18)와, 전원 검출 회로(19)를 포함한다.전원 배선(15)은 박막 자성체 기억 장치(1A)의 내부 회로군에, 동작 전원 전압인 내부 전원 전압 Vcc를 전달한다. 정류기(16)는 안테나부(4)를 구성하는 인덕턴스 배선(5)에 생긴 유도 전류를 직류 변환한다. 기준 전압 생성 회로(17)는 반도체의 바이폴라 액션을 이용하여, 대역 갭에 기초하여 기준 전압 Vpr을 고정밀도로 생성한다. 예를 들면, 기준 전압 Vpr은 약 1.3V 정도로 설정된다. 션트 레귤레이터(18)는 정류기(16)에 의해 직류 전류로 변환된 유도 전류를 근원으로, 기준 전압 Vpr에 기초를 둔 내부 전원 전압 Vcc를 전원 배선(15)에 생성한다.

전원 검출 회로(19)는 전원 배선(15)의 전압 레벨이 소정 레벨에 도달하는지의 여부를 검출한다. 즉, 내부 전원 전압 Vcc가 소정 레벨 이상인 경우에는, 박막 자성체 기억 장치(1A)는 회로 동작이 보증되므로, 전원 검출 회로(19)는 통상의 내부 회로 동작을 허가하는 신호를 생성한다. 한편, 외부로부터의 전파가 도중에 단절되어, 유도 전류를 근원으로 하는 내부 전원 전압 Vcc가 소정 레벨을 하회하면, 전원 검출 회로(1g)는 통상의 내부 회로 동작을 중지하고, MRAM부(2) 내에서의 데이터 보호를 지시하기 위한 신호를 생성한다.

송수신부(13)는 통신 컨트롤 회로(20)와, 캐리어 추출 회로(21)와, 송신 회로(22)를 갖는다. 통신 컨트롤 회로(20)는 안테나부(4)를 통한 외부와의 사이에서의 전파의 송수신을 제어한다. 구체적으로는, 통신 컨트롤 회로(20)는 전파의 송수신 타이밍의 제어를 주로 행한다. 예를 들면, 통신 컨트롤 회로(20)는 외부로부터의 전파 수신 기간에는 안테나부(4)로부터의 전파의 송신을 정지시킨다. 또한, 통신 컨트롤 회로(20)는 외부에의 전파 송신시에는, 외부로부터 데이터 수신 체제가 정비되었다는 통지를 받고나서, 송신을 개시시킨다. 캐리어 추출 회로(21)는 안테나부(4)에 수신된 전파로부터 캐리어 신호 Sc(주파수 fc)를 추출한다. 송신 회로(22)는 외부에 송신되는 전파를 안테나부(4)에 송출한다.

변복조/시큐러티부(12)는 발진기(23)와, 동기 조정 회로(24)와, 데이터 처리 회로(25)와, 복조 회로(26)와, 변조 회로(27)를 갖는다.

발진기(23)는, 기준 주파수 fo의 기준 클럭을 발생시킨다. 동기 조정 회로(24)는, 예를 들면 위상 동기 루프(PLL)로 형성되고, 발진기(23)에 의해 생성된 기준 클럭을 바탕으로, 캐리어 신호 Sc와 동기한 클럭 신호 CKc를 생성한다. 동기 조정된 클럭 신호 CKc는 복조 회로(26) 및 변조 회로(27)로 전달된다.

복조 회로(26)는 클럭 신호 CKc를 이용하여, 캐리어 신호 Sc에 실려 송신되어 오는, 기입 데이터 혹은 동작 지시 스트림을 포함하는 송신 신호를 캐리어 신호 Sc로부터 추출한다. 시큐러티 확보를 위해, 외부로부터의 송신 신호는, 암호화된 상태에서 캐리어 신호에 실려 있다. 데이터 처리 회로(25)는 암호화된 송신 신호를 복호하여, 외부로부터의 기입 데이터 혹은 동작 지시를 얻기 위한 처리를 행한다.

데이터 처리 회로(25)는, MRAM부(2)로부터의 판독 데이터를 외부로 송신하는 경우에는, 송신되는 판독 데이터를 암호화하여, 변조 회로(27)에 송출한다. 변조 회로(27)는 데이터 처리 회로(25)로부터의 암호화된 판독 데이터를 외부로 송신하는 캐리어 신호에 싣기 위한 처리를 행한다.

MRAM부(2)는 데이터 처리 회로(25)에서 복호된 외부로부터의 동작 지시에 따라, 데이터 DAT의 입출력을 실행한다. 또, 데이터 DAT는 상기한 판독 데이터 및 기입 데이터를 총괄적으로 표기한 것이다. 이어서, MRAM부(2)의 구성에 대하여 설명한다.

도 4는 MRAM부(2)의 구성을 설명하는 회로도이다.

도 4에서는, 메모리 어레이부(10)와, 메모리 주변 회로부(11) 내의 데이터 판독 및 데이터 기입 동작에 이용되는 주된 회로 부분의 구성이 대표적으로 도시된다.

도 4를 참조하면, 메모리 어레이부(10)에는 MTJ 메모리 셀 MC이 행렬 형상으로 배치된다. 메모리 셀 행에 각각 대응하여 워드선 WL 및 라이트 디지트선 WDL이 배치되며, 메모리 셀 열에 각각 대응하여 비트선 BL 및 소스선 SL이 배치된다. MTJ 메모리 셀 MC 각각은, 도 17에서 설명한 것과 마찬가지의 구성을 갖고, 대응하는 비트선 BL 및 소스선 SL 사이에 접속되는, 터널 자기 저항 소자 TMR 및 액세스 트랜지스터 ATR을 포함한다.

터널 자기 저항 소자 TMR은 이미 설명한 바와 같이, 자화 방향에 따른 전기 저항을 갖는다. 즉, 데이터 판독 전에는 각 MTJ 메모리 셀에서, 터널 자기 저항 소자 TMR은 H 레벨("1") 및 L 레벨("0") 중 어느 한 데이터를 기억하기 위해, 소정의 방향에 따라 자화되고, 그 전기 저항은 Rmax 및 Rmin 중 어느 하나로 설정된다.

각 소스선 SL은 접지 전압 GND와 결합된다. 이에 따라, 각 액세스 트랜지스터 ATR의 소스 전압은, 접지 전압 GND에 고정된다. 이에 따라, 대응하는 워드선 WL이 H 레벨로 활성화되는 선택 행에 있어서, 터널 자기 저항 소자 TMR은 접지 전압 GND으로 풀다운된 상태에서 비트선 BL과 접속된다.

이어서, 메모리 어레이부(10)에서의 행 선택을 실행하기 위한 행 선택 회로(40 및 41)의 회로 구성에 대하여 설명한다. 도 1에 도시한 메모리 주변 회로부(11)에 포함되는 행 선택 회로(40 및 41)는 메모리 셀 행마다 배치된 행 드라이버(80)를 갖는다. 행 드라이버(80)는 대응하는 메모리 셀 행의 디코드 결과를 나타내는 디코드 신호 Rd에 기초하여, 대응하는 워드선 WL 및 라이트 디지트선 WDL의 활성화를 제어한다.

디코드 신호 Rd는, 도시하지 않은 디코드 회로에 의해 얻어지며, 대응하는 메모리 셀 행이 선택된 경우에 H 레벨(예를 들면, 내부 전원 전압 Vcc)로 설정된다. 즉, 선택 행에 대응하는 노드 Nd는 H 레벨로 설정되고, 그 외에는 노드 Nd는 L 레벨(예를 들면, 접지 전압 GND)로 설정된다. 적어도, 1회의 데이터 판독 동작 및 1회의 데이터 기입 동작에서, 각 메모리 셀 행의 디코드 신호 Rd는 도시하지 않은 래치 회로에 의해 노드 Nd로 유지된다.

행 드라이버(80)는 노드 Nd 및 라이트 디지트선 WDL의 일단측 사이에 설치되는 트랜지스터 스위치(82)와, 노드 Nd 및 워드선 WL의 일단측 사이에 설치된 트랜지스터 스위치(84)를 갖는다. 트랜지스터 스위치(82)의 게이트에는 MTJ 메모리 셀에의 데이터 기입 시에 H 레벨로 활성화되는 제어 신호 WE가 인가된다. 트랜지스터 스위치(84)의 게이트에는 MTJ 메모리 셀로부터의 데이터 판독 시에 H 레벨로 활성화되는 제어 신호 RE가 입력된다.

따라서, 각 행 드라이버(80)에서, 데이터 기입 시에는 트랜지스터스위치(82)가 턴 온함과 함께, 트랜지스터 스위치(84)가 턴 오프하고, 데이터 판독 시에는 트랜지스터 스위치(84)가 턴 온함과 함께 트랜지스터 스위치(82)가 턴 오프한다.

또한, 각 메모리 셀 행에 대응하여, 데이터 기입 시를 포함하는 데이터 판독 시 외에, 워드선 WL의 타단측을 접지 전압 GND와 결합하기 위한 트랜지스터 스위치(90)와, 라이트 디지트선 WDL의 타단측을, 접지 전압 GND와 접속하기 위한 트랜지스터 스위치(92)가 배치된다. 트랜지스터 스위치(90 및 92)는 각 메모리 셀 행에서 행 드라이버(80)와 메모리 어레이부(10)를 사이에 두고 반대측에 배치된다.

트랜지스터 스위치(90)는 제어 신호 RE의 반전 신호/RE를 게이트에 받아, 워드선 WL과 접지 전압 GND 사이에 전기적으로 결합된다. 트랜지스터 스위치(90)는 내부 전원 전압 Vcc과 결합된 게이트를 갖고, 라이트 디지트선 WDL과 접지 전압 GND 사이에 전기적으로 결합된다. 도 2의 구성 예에서는, 트랜지스터 스위치(82, 84, 90, 92) 각각은 N 채널 MOS 트랜지스터로 구성된다.

데이터 기입 시에는 트랜지스터 스위치(82)는 제어 신호 WE에 응답하여 턴 온하고, 노드 Nd의 전압, 즉 대응하는 메모리 셀 행의 디코드 신호 Rd에 기초하여 대응하는 라이트 디지트선 WDL을 활성화한다. 활성화된 라이트 디지트선 WDL은 H 레벨로 설정된 노드 Nd와 접속되므로, 행 드라이버(80)로부터 온 상태의 트랜지스터 스위치(92)를 향하는 방향으로 데이터 기입 전류 Ip가 흐른다.

데이터 판독시에는, 트랜지스터 스위치(90)에 의해 각 워드선 WL은 접지 전압 GND와 분리된다. 또한, 트랜지스터 스위치(84)는 제어 신호 RE에 응답하여 턴온하고, 노드 Nd의 전압, 즉 대응하는 메모리 셀 행의 디코드 신호 Rd에 따라 대응하는 워드선 WL을 활성화한다. 활성화된 워드선 WL은 H 레벨로 설정된 노드 Nd와 접속된다. 이것에 응답하여, 선택 행에 대응하는 액세스 트랜지스터 ATR의 노드가 턴 온하여, 비트선 BL 및 소스선 SL 사이에 자기 터널 접합부 MTJ가 전기적으로 결합된다. 이와 같이 하여, 메모리 어레이부(10)에서의 행 선택 동작이 실행된다.

마찬가지의 구성이 각 메모리 셀 행의 워드선 WL 및 라이트 디지트선 WDL에 대응하여 형성된다. 또, 도 4에 도시한 바와 같이, 행 드라이버(80)는 각 메모리 셀 행마다 지그재그 형상으로 배치된다. 즉, 행 드라이버(80)는 워드선 WL 및 라이트 디지트선 WDL의 일단측, 및 워드선 WL 및 라이트 디지트선 WDL의 타단측에 1 행마다 교대로 배치된다. 이에 따라, 행 드라이버(80)를 소면적에서 효율적으로 배치할 수 있다.

메모리 주변 회로부(11)는, 또한 라이트 드라이버 제어 회로(150)와, 메모리 셀 열마다 배치된 라이트 드라이버 WDVa, WDVb와, 입력 버퍼(175)와 데이터 입력 단자(180b)를 포함한다.

변복조/시큐러티부(12)로부터 송출되는 MARM부(2)에의 기입 데이터 DIN은, 데이터 입력 단자(180b)로 수취되고, 입력 버퍼(175)를 통해 노드 Nw로 전달된다. 라이트 드라이버 제어 회로(150)는 동작 지시에 응답하여, 노드 Nw로 전달된 기입 데이터 및 열 선택 결과에 따라, 메모리 셀 열마다 기입 제어 신호 WDTa, WDTb를 설정한다.

각 메모리 셀 열에서, 라이트 드라이버 WDVa는 대응하는 기입 제어 신호WDTa에 따라, 대응하는 비트선 BL의 일단측을 내부 전원 전압 Vcc 및 접지 전압 GND 중 어느 하나로 구동한다. 마찬가지로, 라이트 드라이버 WDVb는 대응하는 기입 제어 신호 WDTb에 따라, 대응하는 비트선 BL의 타단측을 내부 전원 전압 Vcc 및 접지 전압 GND 중 어느 하나로 구동한다.

데이터 기입 시에 있어서, 선택 열에 대응하는 기입 제어 신호 WDTa 및 WDTb는 기입 데이터 DIN의 레벨에 따라, H 레벨 및 L 레벨로 하나씩 설정된다. 예를 들면, H 레벨("1")의 데이터를 기입하는 경우에는, 라이트 드라이버 WDVa로부터 WDVb로 향하는 방향으로 데이터 기입 전류 +Iw를 흘리기 위하여, 기입 제어 신호 WDTa가 H 레벨로 설정되고, WDTb가 L 레벨로 설정된다. 반대로, L 레벨("0")의 데이터를 기입하는 경우에는, 라이트 드라이버 WDVb로부터 WDVa로 향하는 방향으로 데이터 기입 전류 -Iw를 흘리기 위하여, 기입 제어 신호 WDTb가 H 레벨로 설정되고, WDTa는 L 레벨로 설정된다. 이하에서는, 서로 다른 방향의 데이터 기입 전류 +Iw 및 -Iw를 총칭하여, 데이터 기입 전류 ±Iw라고도 표기한다. 한편, 비선택 열에서는, 기입 제어 신호 WDTa 및 WDTb 각각은 L 레벨로 설정된다. 또한, 데이터 기입 동작시 외에도, 기입 제어 신호 WDTa 및 WDTb는 L 레벨로 설정된다.

대응하는 라이트 디지트선 WDL 및 비트선 BL의 양방에 데이터 기입 전류 Ip 및 ±Iw가 각각 흐르는 터널 자기 저항 소자 TMR에서, 데이터 기입 전류 ±Iw의 방향에 따른 기입 데이터가 자기적으로 기입된다. 마찬가지의 구성은, 각 메모리 셀 열의 비트선 BL에 대응하여 형성된다. 또, 도 2의 구성에서 라이트 드라이버 WDVa 및 WDVb의 구동 전압을 접지 전압 GND 및 내부 전원 전압 Vcc 이외의 전압으로 할수도 있다.

이어서, 메모리 어레이부(10)로부터의 데이터 판독 동작에 대하여 설명한다. 메모리 주변 회로부(11)는, 또한 선택 메모리 셀의 전기 저항에 따른 전압을 전달하기 위한 데이터선 DIO와, 데이터선 DIO 및 각 비트선 BL 사이에 형성된 판독 선택 게이트 RSG를 포함한다. 판독 선택 게이트 RSG의 게이트에는, 대응하는 메모리 셀 열의 선택 상태를 나타내는 리드 컬럼 선택선 RCSL이 결합된다. 각 리드 컬럼 선택선 RCSL은, 대응하는 메모리 셀 열이 선택된 경우에 H 레벨로 활성화된다. 마찬가지의 구성은, 각 메모리 셀 열에 대응하여 형성된다. 즉, 데이터선 DIO는 메모리 어레이부(10) 위의 비트선 BL에 의해 공유된다. 이러한 구성으로 함으로써, 선택 메모리 셀은, 데이터 판독 시에 선택 열의 비트선 BL 및 대응하는 판독 선택 게이트 RSG를 통해 데이터선 DIO와 전기적으로 결합된다.

메모리 주변 회로부(11)는 또한 데이터 판독 회로(100)와, 데이터 판독 전류 공급 회로(105)와, 출력 버퍼(170)와, 데이터 출력 단자(180b)를 더 포함한다. 데이터 판독 전류 공급 회로(105)는 내부 전원 전압 Vcc 및 데이터선 DIO 사이에 전기적으로 결합된 전류 공급 트랜지스터(107)를 갖는다. 전류 공급 트랜지스터(107)는 제어 신호/RE(데이터 판독 시에 L 레벨로 활성화)를 받는 P 채널 MOS 트랜지스터로 구성된다.

전류 공급 트랜지스터(107)는 데이터 판독 시에 있어서, 데이터선 DIO를 내부 전원 전압 Vcc과 결합함으로써, 데이터 판독 전류 Is를 발생시킨다. 데이터 판독 전류 Is는, 데이터선 DIO∼선택 열의 판독 선택 게이트 RSG∼ 선택 열의 비트선BL∼선택 메모리 셀의 터널 자기 저항 소자 TMR∼액세스 트랜지스터 ATR∼소스선 SL(접지 전압 GND)의 경로를 통과한다. 이에 따라, 데이터선 DIO에는 선택 메모리 셀의 전기 저항에 따른 전압이 생긴다. 또, 도 4에서는 가장 단순한 구성의 데이터 판독 전류 공급 회로의 예를 도시하였지만, 보다 정밀하게 데이터 판독 전류 Is를 공급하기 위해, 예를 들면 데이터 판독 전류 공급 회로(105)를 전류 미러 구성 등을 갖는 정전류 공급 회로로 구성할 수도 있다.

데이터 판독 회로(100)는 데이터선 DIO와 노드 N1 및 N2 사이에 형성되는 스위치 회로(110)와, 노드 N1 및 N2에 각각 대응하여 설치되는 전압 유지 캐패시터(111 및 112)와, 감지 증폭기(120 및 130)와, 래치 회로(140)를 갖는다.

스위치 회로(110)는, 1회의 데이터 판독 동작에 있어서, 노드 N1 및 N2 중 순서대로 선택되는 하나씩을, 데이터선 DIO와 접속한다. 전압 유지 캐패시터(111 및 112)는 노드 N1 및 N2 각각의 전압을 유지하기 위해 설치된다.

감지 증폭기(120)는 노드 N1 및 N2의 전압 차를 증폭시킨다. 2단째의 감지 증폭기(130)는 감지 증폭기(120)의 출력을 더 증폭시켜 래치 회로(140)에 전달한다. 래치 회로(140)는 소정 타이밍에서의 감지 증폭기(130)의 출력을 풀 진폭까지 증폭시킴과 함께 래치하여, 판독 신호 RD를 노드 Nr로 출력한다.

1회의 데이터 판독 동작은, 라이트 디지트선 WDL에 바이어스 전류를 흘리지 않은 상태에서 실행되는 제1 판독 동작과, 선택 열의 라이트 디지트선 WDL에 바이어스 전류를 흘린 상태에서 실행되는 제2 판독 동작으로 구성된다. 특히, 데이터 기입 시에 라이트 디지트선 WDL을 흐르는 데이터 기입 전류 Ip를 해당 바이어스 전류로서도 이용할 수 있다. 이 경우에는, 데이터 판독 시에 바이어스 전류를 공급하기 위한 회로를 새롭게 배치할 필요가 없으므로, 회로 구성을 간략화할 수 있다.

제1 판독 동작에서는, 대응하는 라이트 디지트선 WDL에 전류가 흐르지 않는 상태(I(WDL)=0)에서, 선택 메모리 셀로부터의 데이터 판독이 실행된다. 스위치 회로(110)는 데이터선 DIO와 노드 N1을 접속한다. 이에 따라, 제1 판독 동작에서의 데이터선 전압은 전압 유지 캐패시터(111)에 의해 노드 N1로 유지된다.

이어서, 제2 판독 동작에서는 선택 행에 대응하는 라이트 디지트선 WDL에 바이어스 전류를 흘린 상태(I(WDL)=Ip)에서, 즉 선택 메모리 셀에 대하여 자화 곤란축 방향을 따른 소정의 바이어스 자계가 작용한 상태에서, 선택 메모리 셀로부터의 데이터 판독이 실행된다. 제2 데이터 판독 시에 있어서, 스위치 회로(110)는 데이터선 DIO를 노드 N2와 접속한다. 따라서, 제2 데이터 판독 시의 데이터선 전압은, 노드 N2로 전달되고, 전압 유지 캐패시터(112)에 의해 유지된다.

이러한 바이어스 자계를 작용시킴으로써, 선택 메모리 셀의 메모리 셀 저항 Rcell은, 제1 판독 동작 시, 즉 데이터 판독 동작 전부터, 기억 데이터 레벨에 따른 극성으로 변화한다. 이에 따라, 제2 판독 동작 시의 데이터선 DIO의 전압은 제1 판독 동작 시보다도 상승하거나 혹은 하강한다.

구체적으로는, 선택 메모리 셀에 전기 저항 Rmax에 대응하는 기억 데이터(예를 들면 "1")가 기억되어 있는 경우에는, 제1 판독 동작 시보다도 제2 판독 동작 시가 데이터선 전압은 높아진다. 이것은, 디지트선 전류 I(WDL)에 의한 바이어스 자계의 작용에 의해 메모리 셀 저항 Rcell이 작아짐에 따라, 터널 자기 저항 소자TMR을 흐르는 전류가 증가하기 때문이다. 이것에 대하여, 선택 메모리 셀에 전기 저항 Rmin에 대응하는 기억 데이터(예를 들면 "0")가 기억되어 있는 경우에는, 제1 판독 동작 시보다도 제2 판독 동작 시가 데이터선 전압은 낮아진다. 이것은, 디지트선 전류 I(WDL)에 의한 바이어스 자계의 작용에 의해 메모리 셀 저항 Rcell이 커짐에 따라, 터널 자기 저항 소자 TMR을 흐르는 전류가 감소하기 때문이다.

감지 증폭기(120)는 노드 N1 및 N2에 각각 유지된 전압, 즉 제1 및 제2 판독 동작 각각에서의 데이터선 전압을 비교한다. 제2 판독 동작의 실행 후에, 감지 증폭기(120)의 출력을 더 증폭시키는 감지 증폭기(130)의 출력을 래치 회로(140)에 의해 증폭 및 래치하여 판독 신호 RD를 생성함으로써, 판독 신호 RD는 선택 메모리 셀의 기억 데이터에 따른 레벨을 갖게 된다. 출력 버퍼(170)는 판독 신호 RD에 따른 판독 데이터 DOUT를 데이터 출력 단자(180b)에 출력한다. MARM부(2)로부터의 판독 데이터 DOUT는 데이터 출력 단자(180b)로부터 변복조/시큐러티부(12)로 전달된다.

이와 같이, 도 4에 도시한 구성에 따르면, 데이터 판독 동작에 있어서, 기준 셀을 이용하지 않고, 선택 메모리 셀에 대한 액세스만으로 데이터 판독을 실행할 수 있다. 즉, 동일한 메모리 셀, 동일한 비트선, 동일한 데이터선 및 동일한 감지 증폭기 등이 포함되는 동일한 데이터 판독 경로에 의해 실행되는 전압 비교에 기초하여 판독 데이터가 생성된다. 따라서, 데이터 판독 경로를 구성하는 각 회로에서의 제조 변동에 기인하는 오프셋 등의 영향을 회피하여, 데이터 판독 동작을 고정밀화할 수 있다.

혹은, MTJ 메모리 셀의 전기 저항 Rmax 및 Rmin의 중간적인 전기 저항을 갖는 기준 셀(도시하지 않음)을 배치하고, 기준 셀에 기초하여 생성된 기준 전압을 노드 N1 및 N2의 한쪽에 입력하는 구성으로 할 수도 있다. 이 구성에서는, 판독 신호 RD는 선택 메모리 셀과 접속된 데이터선 DIO의 전압과, 기준 셀에 기초하는 기준 전압과의 비교에 의해 생성된다. 이 경우에는, 선택 메모리 셀에 대한 1회의 액세스만으로 데이터 판독을 실행할 수 있으므로, 데이터 판독 동작을 고속화할 수 있다.

이어서, 박막 자성체 기억 장치(1A)에서의 인덕턴스 배선(5)의 배치 및 그 제조 공정에 대하여 상세히 설명한다.

도 5를 참조하면, 박막 자성체 기억 장치(1A)는 메모리 어레이부(10)와, 주변 회로부(9)와, 안테나부(4)로 대별된다. 여기서, 주변 회로부(9)는 도 1에 도시한 메모리 주변 회로부(11) 및 주변 회로부(3)를 총괄적으로 표기한 것이다.

박막 자성체 기억 장치(1A)는 반도체 기판 SUB 위에 형성된다. 메모리 어레이부(10)에서는 도 21에 도시한 구조도와 마찬가지로, 금속 배선층 ML1, ML2 및 ML3을 이용하여, 소스선 SL, 라이트 디지트선 WDL 및 비트선 BL이 MTJ 메모리 셀에 대한 데이터 판독 및 데이터 기입을 실행하기 위한 신호 배선으로 하여 형성된다.

금속 배선층 ML2에 배치되는 라이트 디지트선 WDL은, 도 2의 (b)에 도시한 인덕턴스 배선(5)의 단면 구조와 마찬가지로, 그 하면부 및 측면부를 자성체막(7)에 의해 피복되어 있다. 이에 따라, 라이트 디지트선 WDL의 인덕턴스 값을 증대시킬 수 있으므로, 필요한 데이터 기입 자계를 발생시키는데 필요한 전류량을 억제하여, 저소비 전력화를 도모할 수 있다. 또한, 라이트 디지트선 WDL에 의해 생기는 자속의 방향을 바로 상측으로 집중시킬 수 있으므로, 비선택된 인접 메모리 셀에 대한 데이터 기입 자계의 영향을 저감시킬 수 있다. 이에 따라, 데이터 오기입의 발생을 방지하여, 동작의 신뢰성을 향상시킬 수 있다. 또한, 터널 자기 저항 소자 TMR은 자성체막(8)으로 형성된다. 메모리 어레이부(10)의 그 밖의 부분의 구조는, 도 21에 도시한 구조도와 마찬가지이므로, 상세한 설명은 반복하지 않는다.

도 6을 참조하면, 자성체막(8)은 자유 자화층 VL을 형성하는 박막인 NiFe 막과, 자기 터널 접합을 실현하기 위한 절연막인 터널 배리어 TB로서 형성되는 Al-Al₂O₃막을 포함한다. 예를 들면, 이 Al-Al₂O₃막의 두께는 0.9∼2.1[㎚(10^-9m)] 정도로 설정된다.

자성체막(8)은, 또한 고정 자화층 FL로서 이용되는 NiFe막과, 고정 자화층 FL 및 자유 자화층 VL과 터널 배리어 TB 사이에 각각 형성되는 Co 막과, 고정 자화층 FL의 자화 방향을 고정하기 위한 반강자성체막 PL로서 형성되는 FeMn 막을 포함한다. 이미 설명한 바와 같이, 이와 같이 형성된 자성체막(8)에 의해, 각 메모리 셀이 자기적으로 데이터 기억을 실행하기 위한 터널 자기 저항 소자 TMR이 구성된다. 즉, 이러한 자성체막(8)은 박막 자성체 기억 장치에서 필연적으로 형성할 필요가 있다.

다시 도 5를 참조하면, 안테나부(4)에서 인덕턴스 배선(5)은 라이트 디지트선 WDL과 동일한 금속 배선층 ML2에 형성된다. 인덕턴스 배선(5)은, 도 2의 (b)에도시된 단면 구조를 갖고, 라이트 디지트선 WDL과 마찬가지로, 금속 배선(6)과, 금속 배선(6)의 하면부 및 측면부를 피복하도록 하여 형성된 자성체막(7)을 갖는다. 이에 따라, 인덕턴스 배선(5)의 인덕턴스 값이 증대된다.

또한, 안테나부(4)에서 인덕턴스 배선(5)의 상층측에, 메모리 어레이부(10)와 마찬가지로 자성체막(8)이 형성된다. 메모리 어레이부(10)에 형성된 자성체막(8)이 각 메모리 셀의 형상에 맞추어 미세 가공되는데 대하여, 안테나부(4)에 형성된 자성체막(8)은 인덕턴스 배선(5)의 인덕턴스 값을 증대시키기 위해 형성되므로, 특별히 미세 가공을 실시할 필요는 없다. 이 때문에, 안테나부(4)에서는 자성체막(8)은 안테나부(4)의 형상에 따라 평면 형상으로 형성하면 된다.

이것에 대하여, 주변 회로부(9)에서는 신호 배선에서의 신호 전파 지연의 발생을 고려하여, 라이트 디지트선 WDL 및 인덕턴스 배선(5)과 동일한 금속 배선층 ML2에 배치되는 금속 배선(360)에 대하여, 자성체막(7)은 비형성이 된다. 또한, 자성체막(8)에 대해서도 주변 회로부(9)에서는 형성되지 않는다. 이에 따라, 주변 회로부(9)에 형성되는 금속 배선(360)의 인덕턴스 값을 억제하여, 신호 전파 지연을 저감시킬 수 있다.

이어서, 도 5에 도시한 구조의 박막 자성체 기억 장치의 제조 공정에 대하여 도 7 내지 도 9를 이용하여 설명한다.

도 7을 참조하면, 공정(0)은 소스선 SL이 배치되는 금속 배선층 ML1의 형성이 완료된 시점에 상당한다. 공정(1)에서는 금속 배선층 ML2를 형성하기 위한 준비로서, 금속 배선층 ML1 위에 SiO₂등에 의해 형성되는 층간 절연막(350)이 형성된다.

이어서 공정(2)에서, 라이트 디지트선 WDL이 배치되는 영역(351), 터널 자기 저항 소자 TMR 및 액세스 트랜지스터 ATR 사이의 컨택트를 확보하기 위한 영역(352), 신호 배선(360)을 형성하기 위한 영역(353), 및 인덕턴스 배선(5)을 형성하기 위한 영역(354)에 듀얼 다마신 가공이 실시된다.

또한, 공정(3)에서, 자성체막(7)이 성막된다. 자성체막(7)은 자성체 및 TiN 등으로 이루어지는 복수층의 막으로서 형성되는 것이 일반적이다. 자성체막은, 스퍼터링 혹은 CVD(Chemical Vapor Deposition)에 의해 형성된다. 또, 공정(3)에 앞서, 주변 회로부(9)에 대응하여 레지스트(355)가 형성된다. 이에 따라, 레지스트(355)가 형성된 영역은 보호되고, 자성체막(7)은 형성되지 않는다. 공정(3) 후에 레지스트(355)는 애싱 등에 의해 제거된다.

도 8을 참조하면, 공정(4)에서는 자성체막(7)의 상층에, 금속 배선을 형성하기 위한 예를 들면 Cu 층(356)이 더 형성된다. Cu 층(356)은, 다마신 가공된 영역에 도금에 의해 매립되어, 금속 배선을 형성한다. 이어서, 공정(5)에서 예를 들면 CMP(Chemical Mechanical Polishing)에 의해, Cu 층(356) 및 자성체막(7)이 연마되어, 금속 배선층 ML2에 형성되는 배선군의 평탄화 및 형상 가공 등이 행해진다. 이에 따라, 금속 배선층 ML2에는 메모리 어레이부(10)에서 라이트 디지트선 WDL이 형성되고, 주변 회로부(9)에서 신호 배선(360)이 형성되고, 안테나부(4)에서 인덕턴스 배선(5)이 형성된다.

이어서, 공정(6)에서는 메모리 어레이부(10)에서 터널 자기 저항 소자 TMR과 액세스 트랜지스터 ATR 사이의 전기적인 결합을 확보하기 위한 컨택트홀(340) 및 스트랩(345)이 형성된다. 한편, 주변 회로부(9) 및 안테나부(4)에서는, 금속 배선층 ML2 위에 층간 절연막(SiO₂등 : 357)이 형성된다.

도 9를 참조하면, 다음 공정(7)에서는 터널 자기 저항 소자 TMR에 상당하는 자성체막(8)이 형성되고, RIE(Reactive Ion Etching) 등에 의해 패터닝된다. 이에 따라, 메모리 어레이부(10)에서 자성체막(8)은 메모리 셀 형상에 맞추어 미세 가공된다. 이에 대하여, 안테나부(4)에서는 자성체막(8)은 평면 형상으로 형성된다. 다음 공정(8)에서, 자성체막(8) 위에 형성된 층간 절연막(370)에 대하여, 상층 배선을 형성하기 위한 영역(371 및 372)과, 상층 배선과 터널 자기 저항 소자 TMR 사이의 컨택트를 확보하기 위한 영역(373)에 대하여, 다마신 가공이 실행된다.

또한, 공정(9)에서, 다마신 가공된 영역에 금속 배선 재료로서 Cu 층 등을 도금에 의해 형성하고, 또한 CMP로 가공함으로써, 금속 배선층 ML3이 형성된다. 그 결과, 금속 배선층 ML3에서 메모리 어레이부(10)에 대응하여 비트선 BL이 형성되고, 안테나부(4) 및 주변 회로부(9)에 대하여 금속 배선(385)이 형성된다.

이러한 공정을 거쳐, 실시예1에 따른 박막 자성체 기억 장치를 인덕턴스 배선(5)의 인덕터값을 증대시키기 위한 전용 공정을 특별히 설정하지 않고, 반도체 기판 위에 형성할 수 있다. 즉, 인덕턴스 값을 증대시킨 배선에 의해 형성된 안테나를 탑재함으로써, 소형·박형이고 통신 능력이 높은 무선 칩을 제조 공정을 복잡하게 하지 않고 제작할 수 있다. 또한, 박막 자성체 기억 장치는, EEPROM 등과 같이 고전압을 필요로 하지 않고, 저소비 전력으로 동작 가능하므로, 박막 자성체 기억 장치를 이용한 무선 칩에 대해서는, 외부로부터의 전파에 의해 동작 전원을 충분히 공급할 수 있다. 이 때문에, 전지 수명을 고려할 필요가 없으며, 반영구적으로 반복하여 사용하는 것도 가능하다.

실시예1의 변형예1

도 10을 참조하면, 실시예1의 변형예1에 따른 박막 자성체 기억 장치에서는, 메모리 셀을 구성하는 터널 자기 저항 소자 TMR은 최상층의 금속 배선층 MLn과, 그 하층의 금속 배선층 ML(n-1) 사이에 형성된다. 즉, 라이트 디지트선 WDL 및 인덕턴스 배선(5)은 금속 배선층 ML(n-1)에 형성된다. 메모리 어레이부(10)에서는 비트선 BL이 최상층의 금속 배선층 MLn에 형성된다.

일반적으로, 주변 회로부(9) 및 안테나부(4)에서, 금속 배선층 ML(n-1) 및 MLn 등의 최상층 부분에 형성되는 금속 배선은, 신호 전파 지연이 문제가 되지 않는 전원 배선(대표적으로는, 도 3에 도시한 전원 배선(15))으로서 이용된다. 따라서, 실시예1의 변형예1에 따른 박막 자성체 기억 장치에서는, 라이트 디지트선 WDL 및 인덕턴스 배선(5)과 동일한 금속 배선층 ML(n-1)에 형성되는 신호 배선(386)에 대하여, 라이트 디지트선 WDL 및 인덕턴스 배선(5)과 마찬가지로, 그 하면부 또는 하면부 및 측면부를 자성체막(7)으로 피복하는 구성으로 할 수 있다. 이에 따라, 도 7에 도시한 공정(2) 및 공정(3) 사이에 상당하는, 금속 배선층 ML(n-l)을 형성하는 공정 전에 있어서, 주변 회로부(9)에 대응하는 영역에 레지스트(355)를 형성할 필요가 없으므로, 제조 공정을 간략화할 수 있다.

실시예1의 변형예2

도 11을 참조하면, 실시예1의 변형예2에 따른 박막 자성체 기억 장치(1B)는 도 1에 도시한 박막 자성체 기억 장치(1A)와 마찬가지로, 메모리 어레이부(10)와, 메모리 주변 회로부(11)와, 변복조/시큐러티부(12)와, 송수신부(13)와, 전원 제어부(14)와, 안테나부(4)를 구비한다. 도 5에서 설명한 바와 같이, 실시예1에 따른 박막 자성체 기억 장치(1A)에서는 터널 자기 저항 소자 TMR에 상당하는 자성체막(8)을 안테나부(4)에 대응하는 영역에는 배치하지만, 주변 회로부(9)에 대응하는 영역에는 배치하지 않았다.

이것에 대하여, 실시예1의 변형예2에 따른 박막 자성체 기억 장치(1B)에서는, 메모리 주변 회로부(11), 변복조/시큐러티부(12), 송수신부(13) 및 전원 제어부(14)로 구성되는 주변 회로부(9) 전체에 있어서, 자성체막(8)이 평면상에 형성된다.

도 12는 도 11에 도시한 박막 자성체 기억 장치(1B)의 단면도이다.

도 12 및 도 5에 도시된 실시예1에 따른 박막 자성체 기억 장치의 단면도와의 비교로부터 알 수 있듯이, 실시예1의 변형예2에 따른 구성에서는 주변 회로부(9)에서도 자성체막(8)이 형성되어 있는 점이, 실시예1에 따른 구성과 서로 다르다. 즉, 실시예1의 변형예2에 따른 박막 자성체 기억 장치의 제조 공정에서는, 도 9에 도시한 공정(7)에 대응하는 제조 공정에서, 메모리 어레이부(10)에서는메모리 셀의 형상에 맞추어 자성체막을 미세 가공하여 터널 자기 저항 소자 TMR로서 이용하여, 주변 회로부(9) 및 안테나부(4) 양방에서 자성체막(8)을 평면 형상으로 형성한다.

이러한 구성으로 함으로써, 안테나부(4)를 구성하는 루프 형상으로 형성된 인덕턴스 배선(5)의 인덕턴스 값을 더 향상시킬 수 있다. 이에 따라, 안테나부(4)의 통신 능력을 향상시킬 수 있다. 즉, 동일한 통신 능력을 얻기 위해 필요한 인덕턴스 배선(5)의 권수를 삭감할 수 있으므로, 무선 칩으로서 이용되는 박막 자성체 기억 장치를 더 소형화할 수 있다.

실시예2

실시예2에서는, 실시예1 또는 그 변형예에 따른 박막 자성체 기억 장치를 이용한, 유통 관리 시스템의 구성에 대하여 설명한다.

도 13을 참조하면, 실시예2에 따른 유통 관리 시스템은 실시예1 또는 그 변형예에 따른 박막 자성체 기억 장치(1A)(1B)가 일체적으로 매립된 유통품(600)과, 데이터베이스(610)와, 데이터 판독 장치(620)와, 데이터 기입 장치(630)를 구비한다.

유통품(600)에는, 무선 칩으로서 이용되는 박막 자성체 기억 장치(1A 또는 1B)를 비접촉형의 태그 칩으로서 설치된다. 실시예2에서는, 박막 자성체 기억 장치(1A 또는 1B)를 단순히 태그 칩(1A)(1B)이라고도 칭한다. 태그 칩(1A)(1B)은 유통품(600)의 관리 데이터를 불휘발적으로 기억한다. 관리 데이터에는 해당 유통품의 제조, 판매 및 보수 등에 관한 데이터가 포함된다.

특히, 실시예1 또는 그 변형예에 따른, 안테나부를 소형화 가능한 박막 자성체 기억 장치를 태그 칩으로서 이용함으로써, 유통품의 적용 범위를 확대할 수 있다. 예를 들면, 유가 증권 등의 지질의 유통품에 대해서도, 비접촉형 태그 칩의 매립이 가능해진다. 혹은, 반지와 같은 유통품에 대해서는, 다이 시트와 돌과의 간극에 태그 칩을 장착할 수 있으며, 목걸이와 같은 유통품에 대해서는, 돌과 돌을 접속하는 체인(회로)부에 태그 칩을 장착할 수 있다.

도 14는 지질의 유통품에의 태그 칩의 매립 방식을 설명하는 개념도이다.

도 14를 참조하면, 지질의 유통품(600)은 미소 박막화가 가능한, 본 발명의 실시예1에 따른 태그 칩(1A)(1B)를 표지(601) 및 이면지(602) 사이에 접합되도록 하여 매립한다. 이에 따라, 지질의 유통품(600)에 대하여, 비접촉형 태그 칩을 일체로 매립하는 것이 가능해진다.

다시 도 13을 참조하면, 데이터베이스(610)는 관리 데이터의 등록 및 대조를 행한다. 데이터 판독 장치(620)는 태그 칩(1A)(1B) 위에 형성된 안테나를 통해 송수신되는 전파에 의해, 해당 태그 칩이 매립된 유통품(600)에 관한 관리 데이터를 비접촉으로 판독한다. 데이터 판독 장치(620)에 의해 판독된 관리 데이터는 데이터베이스(610)에 의해 대조할 수 있다.

데이터 기입 장치(630)는, 태그 칩(1A)(1B) 위에 형성된 안테나를 통해 송수신되는 전파에 의해, 유통품(600)에 관한 관리 데이터를 태그 칩(1A)(1B)에 비접촉으로 기입한다. 데이터 기입 장치(630)에 의해 기입되는 관리 데이터는 데이터베이스(610)에 등록된다.

이러한 구성으로 함으로써, 예를 들면 유통 전에 유통품(600)에 대하여, 데이터베이스에 등록되는 관리 데이터를 데이터 기입 장치(630)에 의해 기입한 후에, 유통 경로에 공급할 수 있다. 이에 따라, 유통 경로의 임의의 단계에서 데이터 판독 장치(620)를 이용하여, 관리 데이터의 대조를 행할 수 있다. 필요에 따라, 데이터 기입 장치(630)를 유통의 도중 단계에서 이용하면, 유통 도중에서 생긴 변경을 반영하여, 관리 데이터를 수정하는 것도 가능하다.

또한, 유통품(600)이 반복 유통되는 경우에는, 데이터 기입 장치(630)에 의해 새로운 관리 데이터를 태그 칩(1A)(1B)에 기입함과 함께, 데이터베이스(610)에 등록한 후, 다시 유통 경로에 공급하면 된다.

이와 같이, 소형화된 안테나를 내장하는 박막 자성체 기억 장치를 태그 칩으로서 이용하여 유통 관리 시스템을 구성함으로써, 비접촉 관리 데이터의 수수에 의해 유통 관리를 행하는 것이 가능한 유통품의 범위를 확대할 수 있다. 또한, 외부로부터의 전파에 의해 태그 칩의 동작 전원을 충분히 공급할 수 있기 때문에, 전지 수명을 고려할 필요가 없어, 반영구적으로 반복 사용하는 것도 가능하다.

실시예3

실시예3에서는, 실시예1 및 그 변형예에서 도시한 박막 자성체 기억 장치를 ID 칩으로서 이용하는 제조 공정 관리 시스템의 구성에 대하여 설명한다.

도 15를 참조하면, 실시예3에 따른 제조 공정 관리 시스템은 실시예1 또는 그 변형예에 따른 박막 자성체 기억 장치(1A)(1B)가 부가된 반제품(605)과, 반제품(605)이 경유하는 소정의 복수의 제조 공정(700∼706)과, 공정 관리장치(710)를 구비한다.

제조 공정에 투입된 반제품(605)에는 무선 칩으로서 이용되는 박막 자성체 기억 장치(1A 또는 1B)가 해당 반제품의 공정 관리 데이터를 기억하기 위한 비접촉형의 ID(Identification) 칩으로서 부가된다. 실시예3에서는 반제품(605)에 부가된 박막 자성체 기억 장치(1A)(1B)를 단순히 ID칩(1A)(1B)이라고도 칭한다.

공정 관리 장치(710)는 ID 칩(1A)(1B)와의 사이에서, 공정 관리 데이터를 수수한다. 실시예1 및 그 변형예에서 설명한 바와 같이, 공정 관리 장치(710)와 ID 칩(1A)(1B) 사이에서의 데이터 수수는 ID 칩 위에 형성된 인덕턴스 배선에 의해 구성되는 안테나부를 통해 송수신되는 전파에 기초하여 실행된다. 반제품(605)은 소정의 순서에 따라 제조 공정(700∼706)의 각각을 경유한다. 모든 제조 공정을 경유한 후에, 반제품(605)은 ID 칩(1A)(1B)이 제거되고, 최종 제품(605F)으로 되어 출하된다.

도 16은 실시예3에 따른 제조 공정 관리 방법을 설명하는 흐름도이다.

도 16을 참조하면, 반제품이 공정에 투입될 때에(단계 S100), 공정 관리 데이터를 불휘발적으로 기억하기 위한 ID 칩이 부가된다(단계 S110). ID 칩에 기억되는 공정 관리 데이터에는 ID 칩이 조립된 반제품이 경유해야 할 제조 공정의 절차나, 각 제조 공정의 경유 실적 등이 기억된다.

도 15에 도시한 제조 공정(700∼706) 중 하나에 반제품(605)이 전송되면, 공정 관리 장치(710)는 반제품(605)에 부가된 ID 칩(1A)(1B)에 대한 데이터 판독 동작에 의해, 공정 관리 데이터를 판독한다(단계 S120). 판독된 공정 관리 데이터에기초하여, 반제품이 해당 제조 공정으로 올바르게 전송되어 왔는지 판단할 수 있다. 올바른 제조 공정으로 전송되어 온 경우에는, 해당 반제품에 대하여, 해당 제조 공정에서의 처리 스테이지가 실행된다(단계 S130).

해당 처리 스테이지의 완료 후에, 적어도 해당 제조 공정을 통과한 것을 나타내는 정보가 ID 칩(1A)(1B)에 기입된다. 이 때에, 해당 제조 공정에서의 제조 실적 등을 함께 기입할 수도 있다. 또한, ID 칩(1A)(1B)으로부터 공정 관리 데이터를 판독함에 따라, 해당 반제품이 소정의 제조 공정을 모두 완료했는지의 여부를 판단한다(단계 S140). 또한 경유해야 할 제조 공정이 남아 있는 경우, 즉 공정이 미완료된 경우에는 남은 제조 공정으로 반제품이 전송되며, 단계 S120∼단계 S140의 처리가 재차 실시된다. 이것에 대하여, 모든 제조 공정이 완료되어 있는 경우에는 ID 칩은 제거된다(단계 S150). 이에 따라, 반제품이 최종 제품으로 되고, 제조 공정이 완료된다(단계 S200). 한편, 반제품으로부터 제거된 ID 칩(1A)(1B)은 공정 관리 데이터를 재등록함으로써, 재차 다른 반제품에 부가할 수 있다(단계 S160).

이러한 구성으로 함으로써, 무선 통신 기능을 갖춘 데이터 재기록 가능한 불휘발형 메모리인 박막 자성체 기억 장치를 ID 칩으로서 이용함으로써, 소형화와 함께 저소비 전력화된 비접촉형 ID 칩을 이용한 공정 관리 시스템을 구성할 수 있다. 특히, 실시예1 및 그 변형예에 따른 박막 자성체 기억 장치를 이용한 ID 칩은 박막 형상으로 소형화할 수 있기 때문에, 미소 또는 박막 제품의 제조 공정 관리 시스템에 적용할 수 있다. 또한, 외부로부터의 전파에 의해 ID 칩의 동작 전원을 충분히 공급할 수 있기 때문에, 전지 수명을 고려할 필요가 없어, 반영구적으로 반복하여 사용할 수도 있다.

Claims

기판 위에 형성된 박막 자성체 기억 장치로서,

상기 기판 위에 형성된 도전성 배선과,

상기 기판 위에서, 상기 도전성 배선 중 적어도 한면에서, 상기 도전성 배선의 적어도 직하부에 대응하여 선택적으로 형성된 제1 자성체막

을 포함하는 박막 자성체 기억 장치.
유통품에 일체로 매립된 태그 칩과,

상기 유통품의 관리 데이터의 대조 및 등록을 행하기 위한 데이터베이스부와,

상기 태그 칩으로부터 상기 관리 데이터를 비접촉으로 판독하고, 판독한 관리 데이터를 상기 데이터베이스에 대하여 대조하기 위한 관리 데이터 판독 장치와,

상기 관리 데이터를 상기 태그 칩에 비접촉으로 기입함과 함께, 기입된 관리 데이터를 상기 데이터베이스에 등록하기 위한 관리 데이터 기입 장치를 포함하고,

상기 태그 칩은, 자기적으로 상기 관리 데이터를 보유하기 위한 복수의 자성체 메모리 셀이 배치된 메모리 어레이부를 갖는 박막 자성체 기억 장치를 구비하며,

상기 박막 자성체 기억 장치는,

상기 메모리 어레이에 대한 데이터 판독 및 데이터 기입을 실행하기 위한 어레이 주변 회로부와,

적어도 하면측이 자성체막으로 피복된 도전성 배선에 의해 구성되는 안테나부와,

상기 안테나부에서 수신된 전파에 의해 상기 도전성 배선에 생기는 유도 전류를 근원으로 상기 태그 칩의 동작 전원 전압을 생성하는 전원 제어부와,

상기 안테나부에 의해, 상기 관리 데이터 판독 장치 및 상기 관리 데이터 기입 장치 사이에서 송수신되는 전파에 기초하여, 상기 메모리 어레이부에 기억된 상기 관리 데이터의 판독 및 기입을, 상기 어레이 주변 회로부에 지시하기 위한 송수신부를 포함하는 유통 관리 시스템.
소정의 복수의 제조 공정을 경유하는 반제품에 부가된 ID 칩과,

각 상기 제조 공정에서, 상기 ID 칩과의 사이에서 공정 관리 데이터를 비접촉으로 수수하기 위한 공정 관리 장치를 포함하며,

상기 ID 칩은, 자기적으로 상기 공정 관리 데이터를 보유하기 위한 복수의 자성체 메모리 셀이 배치된 메모리 어레이부를 갖는 박막 자성체 기억 장치를 구비하고,

상기 박막 자성체 기억 장치는,

상기 메모리 어레이에 대한 데이터 판독 및 데이터 기입을 실행하기 위한 어레이 주변 회로부와,

적어도 하면측이 자성체막으로 피복된 도전성 배선에 의해 구성되는 안테나부와,

상기 안테나부에서 수신된 전파에 의해 상기 도전성 배선에 생기는 유도 전류를 근원으로 상기 박막 자성체 기억 장치의 동작 전원 전압을 생성하는 전원 제어부와,

상기 안테나부에 의해 상기 공정 관리 장치와의 사이에서 송수신되는 전파에 기초하여, 상기 메모리 어레이부에 기억된 상기 공정 관리 데이터의 판독 및 기입을, 상기 어레이 주변 회로부에 지시하기 위한 송수신부를 포함하는 제조 공정 관리 시스템.