CN110931064A - 存储器装置及其相关的操作存储器装置的方法 - Google Patents

Abstract

本发明实施例涉及具有分为多条位线线段的位线的存储器装置及其相关的操作存储器装置的方法。一种存储器装置包含多个电路层、多个第一导电贯穿通孔结构及多条位线。所述电路层彼此叠置，且各电路层包含一或多个存储器单元阵列。所述第一导电贯穿通孔结构穿透所述电路层。所述位线的各者包含分别放置于所述电路层上的多个位线线段。所述位线线段通过所述第一导电贯穿通孔结构的一者电连接。各位线线段耦合到其中放置所述位线线段的电路层的存储器单元阵列的多个存储器单元。

Description

存储器装置及其相关的操作存储器装置的方法

技术领域

本发明实施例涉及具有分为多条位线线段的位线的存储器装置，及其相关的操作存储器装置的方法。

背景技术

本揭露涉及存储器装置，且更具体而言涉及一种具有分为位线线段的位线的存储器装置及相关磁性随机存取存储器(MRAM)装置。

磁性随机存取存储器(MRAM)装置为新兴存储器装置，与静态随机存取存储器(SRAM)装置相比，其在按比例调整到较小单元面积方面具有更好潜力。MRAM装置使用磁性隧道结(MTJ)作为磁性存储器单元。MTJ包含由穿隧阻障层(其为绝缘体)分离的两个铁磁层。一个铁磁层为具有固定磁矩方向的固定层，且另一铁磁层为自由层，其磁矩方向可经更改以使MTJ的电阻状态在平行状态(两个铁磁层具有相同磁矩方向)与反平行状态(两个铁磁层在不同磁矩方向上)之间改变。在穿隧磁阻(TMR)的帮助下，可区分MTJ的电阻状态，因此将MTJ制成磁性存储器单元。

发明内容

根据本发明的一些实施例，一种存储器装置包括：多个电路层，其彼此叠置，各电路层包括一或多个存储器单元阵列；多个第一导电贯穿通孔结构，其穿透所述电路层；及多条位线，各位线包括分别放置于所述电路层上的多条位线线段，所述位线线段通过所述第一贯穿通孔结构的一者电连接，各位线线段耦合到其中放置所述位线线段的电路层的存储器单元阵列的多个存储器单元。

根据本发明的一些实施例，一种存储器装置包括：多个电路层，其彼此叠置，各电路层包括一或多个存储器单元阵列，所述电路层的第一电路层包括放大器电路；多个导电贯穿通孔结构，其穿透所述电路层，所述导电贯穿通孔结构包括第一导电贯穿通孔结构及第二导电贯穿通孔结构；数据位线，其具有分别放置于所述电路层上的多条数据位线线段，所述数据位线线段通过所述第一导电贯穿通孔结构电连接且共享所述放大器电路，所述第一导电贯穿通孔结构耦合到所述第一电路层的所述放大器电路的第一输入终端；及参考位线，其具有分别放置于所述电路层上的多条参考位线线段，所述参考位线线段通过所述第二导电贯穿通孔结构电连接且共享所述放大器电路，所述第二导电贯穿通孔结构耦合到所述第一电路层的所述放大器电路的第二输入终端。

根据本发明的一些实施例，一种用于操作存储器装置的方法包括：通过导电贯穿通孔结构将分别放置于彼此叠置的所述存储器装置的第一电路层及第二电路层上的选定位线的第一位线线段及第二位线线段电连接到放置于所述第二电路层上的偏压电路，所述导电贯穿通孔结构经形成在所述第一电路层与所述第二电路层之间；利用所述第二电路层上的所述偏压电路以通过所述导电贯穿通孔结构及所述第一位线线段将偏压信号发送到放置于所述第一电路层上的存储器单元，所述存储器单元的数据信号响应于所述偏压信号而产生；及通过比较所述数据信号与参考信号而确定存储于所述存储器单元中的数据。

附图说明

当结合附图阅读时，从以下实施方式更好理解本揭露的方面。应注意，根据行业中的标准实践，各种构件不按比例绘制。事实上，为清晰论述，各种构件的尺寸可任意增大或减小。

图1绘示根据一些实施例的存储器装置的示范性存储器阵列层的平面图。

图2A为绘示根据本揭露的一些实施例的示范性存储器装置的图。

图2B为根据本揭露的一些实施例的图2A中展示的存储器装置的一部分的3D透视图。

图3绘示根据本揭露的一些实施例的具有不同布局的电路层。

图4绘示根据本揭露的一些实施例的具有采用图3中展示的不同布局的多个电路层的存储器装置。

图5绘示根据本揭露的一些实施例的图4中展示的不同电路层之间的示范性位线线段连接。

图6为绘示根据本揭露的一些实施例的图4中展示的不同电路层之间的示范性位线线段连接的图。

图7绘示根据本揭露的一些实施例的具有不同布局的电路层。

图8绘示根据本揭露的一些实施例的具有采用图7中展示的不同布局的多个电路层的存储器装置。

图9绘示根据本揭露的一些实施例的与不同电路层相关联的示范性字线驱动方案。

图10绘示根据本揭露的一些实施例的与不同电路层相关联的示范性字线驱动方案。

图11为根据本揭露的一些实施例的用于操作存储器装置的示范性方法的流程图。

具体实施方式

以下揭露提供用于实施所提供主题的不同构件的许多不同实施例或实例。在下文描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且并不打算为限制性的。例如，在以下描述中，第一构件形成于第二构件上方或上可包含其中第一构件及第二构件经形成为直接接触的实施例，且还可包含其中额外构件可形成于第一构件与第二构件之间使得第一构件及第二构件可不直接接触的实施例。另外，本揭露可在各项实例中重复元件符号及/或字母。这种重复出于简化及清楚的目的且本身不规定所论述的各项实施例及/或配置之间的关系。

此外，为便于描述，例如“在…下面”、“在…下方”、“下”、“在…上方”、“上”及类似物的空间相对术语可在本文中用于描述一个元件或构件与图中绘示的另一(些)元件或构件的关系。除图中描绘的定向外，空间相对术语还打算涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或按其它定向)且因此可同样解释本文中使用的空间相对描述词。

图1绘示根据一些实施例的存储器装置的示范性存储器阵列层的平面图。存储器阵列层106可包含多个存储器单元阵列108.1到108.4，其也被称为存储器组。各存储器单元阵列包含各标记为SEC的多个存储器区段，且各存储器区段包含布置成行及列的多个磁性存储器单元(图1中未展示)。关于各存储器单元阵列，相同行中的磁性存储器单元经耦合到相同字线(图1中未展示)，且相同列中的磁性存储器单元经耦合到相同位线(图1中未展示)。请注意，图1中展示的存储器阵列层106可由其它类型的存储器装置(例如包含电容式存储器单元的基于电容的存储器装置或包含电阻式存储器单元的基于电阻的存储器装置)的存储器阵列层实施。这些修改也落入本揭露的范围内。

存储器阵列层106可进一步包含存储器外围电路，其包含(但不限于)预解码器电路块(PRED)、字线驱动电路块(WLDR)、下拉电路块(PD)、放大器电路块(SA)、列选择逻辑或列多路复用器电路块(YMUX)及写入驱动电路块(WD)。包含行预解码器及列预解码器的预解码器电路块经配置以解码行地址及列地址。耦合到放置于存储器阵列层106上的字线的字线驱动电路块(图1中未展示)经配置以启动字线。一或多条字线驱动电路块可进一步包含经配置以提供用于驱动字线的最终解码信号的(若干)最终解码器电路。

下拉电路块经配置以驱动放置于存储器阵列层106上的位线及源极线(图1中未展示)。耦合到位线的放大器电路块经配置以感测且放大位线上的信号。通过实例但非限制，各放大器电路块可包含一或多个放大器电路，例如感测放大器。在读取操作期间，下拉电路块可通过位线将电流驱动到磁性存储器单元且将耦合到磁性存储器单元的源极线耦合到预定电压(例如接地电压)。在电压感测方案中，对应感测放大器可经配置以通过比较在位线与源极线之间产生的电压与参考电压而输出读取数据。在电流感测方案中，对应感测放大器可经配置以通过比较流动通过磁性存储器单元的电流与参考电流而输出读取数据。

各列多路复用器电路块经配置以将存储器区段中的一条位线耦合到对应放大器电路块，从而容许各存储器区段每次输出一个数据位且因此增加存储器阵列层106的阵列效率，即，每单位面积增加数目个存储器单元。类似地，从写入驱动电路块输出的数据可通过对应列多路复用器电路块写入到对应存储器区段中。一或多个写入驱动电路块可包含经配置以将数据写入到存储器单元中的(若干)写入电路及(若干)写入驱动器。

请注意，为了获得更好的阵列效率，放大器电路块经耦合到长位线且因此由数个磁性存储器单元共享。然而，长位线长度导致位线寄生电阻增加。由于磁性存储器单元的MTJ的反平行状态与平行状态之间的电阻差异小，所以通过磁性存储器单元的电流路径中的任何寄生电阻将倾向于使感测能力降级。因此，所述长位线不仅增加位线寄生电阻而且限制阵列效率。

本揭露描述具有分为位线线段的多条位线的示范性存储器装置，所述位线线段经形成于彼此叠置的不同电路层上且通过穿透电路层的多个导电贯穿通孔结构电连接。因此，示范性存储器装置可容许每位线更多存储器单元，这不仅减少位线寄生电阻而且转变为面积节约，即，每单位面积较高数目个存储器单元。在一些实施例中，示范性存储器装置可包含基于电容的存储器装置、基于电阻的存储器装置或其它类型的存储器装置。在一些实施例中，可以不同方式将存储器外围电路的电路块划分为电路层以进一步增加阵列效率。本揭露进一步描述用于操作存储器装置的示范性方法。在一些实施例中，示范性存储器装置的不同电路层可包含存储器外围电路(例如放大器电路、偏压电路及写入驱动电路)的不同类型的电路元件。因此，可通过穿透不同电路层的导电贯穿通孔结构传输数据及信号以完成读取/写入操作。下文提供进一步描述。

图2A为绘示根据本揭露的一些实施例的示范性存储器装置的图。存储器装置200可由基于电容的存储器装置或基于电阻的存储器装置(例如MRAM装置)实施。本领域技术人员将认知，在不脱离本揭露的范围的情况下，存储器装置200可由其它类型的存储器装置实施。在本实施例中，存储器装置200可包含多个电路层202.1到202.N、多个第一导电贯穿通孔结构210.1到210.M及多条位线220.1到220.K。N、M及K的各者为大于1的整数。电路层202.1到202.N(例如集成电路(IC)层或存储器阵列层)彼此叠置，且各电路层可包含一或多个存储器单元阵列。为简单起见，图2A中仅绘示一个存储器单元阵列206。

导电贯穿通孔结构210.1到210.M可穿透电路层202.1到202.N以提供电路层202.1到202.N之间的电连接。导电贯穿通孔结构210.1到210.M的至少一者可为导电贯穿衬底通孔结构，例如贯穿硅通孔(TSV)结构。例如，导电贯穿通孔结构210.1可包含各在两个相邻电路层之间延伸的TSV。然而，相关领域技术人员将认知，在不脱离本揭露的精神及范围的情况下，导电贯穿通孔结构210.1到210.M可包含其它类型的导电贯穿通孔结构。

另外或替代地，存储器装置200可包含与电路层202.1到202.N交错的多个介电层(图2A中未展示)，且各介电层可放置于两个相邻电路层之间。导电贯穿通孔结构210.1到210.M可穿透电路层202.1到202.N及介电层。例如，在其中导电贯穿通孔结构210.1包含各在两个相邻电路层之间延伸的TSV的一些情境中，各TSV穿透对应介电层。

位线220.1到220.K的各者可包含分别放置于电路层202.1到202.N上的多条位线线段，且位线线段可通过导电贯穿通孔结构210.1到210.M的一者电连接。因此，可使用导电贯穿通孔结构将位线分为N条位线线段。例如，位线220.1可包含分别放置于电路层202.1到202.N上的多条位线线段BS_1,1到BS_1,N，位线220.2可包含分别放置于电路层202.1到202.N上的多条位线线段BS_2,1到BS_2,N，且位线220.K可包含分别放置于电路层202.1到202.N上的多条位线线段BS_1,1到BS_K,N。导电贯穿通孔结构210.1、210.2及210.K可经布置以分别电连接位线线段BS_1,1到BS_1,N、BS_2,1到BS_2,N及BS_K,1到BS_K,N。

在一些情境中，导电贯穿通孔结构210.1到210.M的至少一部分可经布置以电连接放置于不同电路层上的其它类型的导电/信号线，例如字线或源极线。在一些情境中，导电贯穿通孔结构210.1到210.M的至少一部分可经布置以仅穿透电路层202.1到202.N的一部分。本领域技术人员将认知，这些等效构造不脱离本揭露的精神及范围。

在图2A中展示的实施例中，位线220.1到220.K的各位线线段可耦合到其中放置位线线段的电路层的存储器单元阵列的多个存储器单元，且电路层进一步包含与位线线段相关联的多条字线。在导电贯穿通孔结构的帮助下，分别放置于电路层202.1到202.N上的位线线段经电连接以形成三维(3D)存储器装置(例如3D MRAM装置)的位线。

图2B为根据本揭露的一些实施例的图2A中展示的存储器装置200的一部分的3D透视图。为阐释性目的，仅展示位线220.1及相关联字线的一部分。本领域技术人员将理解，可以与图2B中展示的方式类似/相同的方式放置图2A中展示的其它位线及相关联字线。在本实施例中，放置于电路层202.1上的字线WL_1,11及WL_1,12与位线线段BS_1,1相关联，这是因为位线WL_1,11及WL_1,12的各者经耦合到与位线线段BS_1,1耦合的存储器单元MC。可响应于启动对应字线而存取耦合到位线线段BS_1,1的各存储器单元MC。

类似地，放置于电路层202.2上的字线WL_1,21与位线线段BS_1,2相关联，放置于电路层202.3上的字线WL_1,31与位线线段BS_1,3相关联，且放置于电路层202.N上的字线WL_1,N1与位线线段BS_1,N相关联。可响应于启动对应字线而存取耦合到位线线段的各存储器单元。由于位线线段BS_1,1到BS_1,N在导电贯穿通孔结构210.1的帮助下电连接以形成位线220.1，所以可响应于启动对应字线而存取耦合到位线220.1的各存储器单元。因此，位线220.1可充当3D存储器装置(即，存储器装置200)的位线。

通过透过导电贯穿通孔结构连接不同电路层中的存储器单元或存储器单元阵列，存储器装置200可将位线分为多条位线线段，从而容许每位线更多存储器单元，这种转变节约面积。因此，存储器装置200可具有每单位面积增加数目个存储器单元。另外，存储器装置200的不同电路层可包含存储器外围电路的不同电路块，因此进一步增加电路层的每单位面积的存储器单元数目。例如，可将存储器外围电路的不同类型的电路块(例如图1中展示的下拉电路块、放大器电路块及写入驱动电路块)划分为存储器装置200的不同电路层。此外，由于可将存储器装置200的位线分为以并联方式连接的位线线段，因此可大幅减少耦合到相同位线的两个相异存储器单元(例如，分别连接到位线线段BS_1,1及BS_1,N的两个存储器单元)之间的寄生电阻。与仅具有单个电路层及因此每位线有限数目个单元的二维(2D)存储器装置相比，存储器装置200可放宽对位线长度的限制且通过沿位线方向分割2D存储器阵列层而以3D方式构建高效存储器阵列。

为促进对本揭露的理解，下文中给出电路层的示范性平面图以进一步描述具有分段位线的3D存储器装置。本领域技术人员应理解，在不脱离本揭露的范围的情况下，电路层的其它平面图可用于形成采用图1中展示的结构的3D存储器装置。首先参考图3，根据本揭露的一些实施例绘示具有不同布局TP1到TP3的电路层。图3中展示的电路层的各者可表示图2A中展示的电路层202.1到202.N的至少一者的实施例。而且，图3中展示的电路层的各者可经实施以包含图1中展示的存储器阵列层106的一部分。

具有布局TP1的电路层可包含多个存储器单元阵列308.1到308.4、外围电路块316.1、列选择逻辑或多个列多路复用器电路块(YMUX)及多个放大器电路块(SA)326.1及326.2。存储器单元阵列308.11到308.14的各者(也称为存储器组)包含多个存储器区段(SEC)。各存储器区段包含布置成行及列的多个存储器单元(图3中未展示)。关于各存储器单元阵列，相同行中的存储器单元经耦合到相同字线(图3中未展示)，且相同列中的存储器单元经耦合到相同位线线段(图3中未展示)或相同位线。外围电路316.1可经实施以包含如图1中绘示的预解码器电路及字线驱动电路。

各列多路复用器电路块可包含一或多个列多路复用器电路。各列多路复用器电路经配置以将存储器区段中的位线线段的一者耦合到放大器电路块内的对应放大器电路，从而容许各存储器区段每次输出一个数据位且因此增加存储器阵列效率。放大器电路块326.1及326.2可经实施以包含图1中展示的放大器电路块。各放大器电路块可包含一或多个放大器电路，例如感测放大器。放大器电路块326.1及326.2中的实心点表示穿透具有布局TP1的电路层的导电贯穿通孔结构的一部分，其中导电贯穿通孔结构可由TSV实施且充当全域输入/输出(I/O)线。

在一些实施例中，具有布局TP1的电路层可采用开放位线架构，其中一对位线包含定位于共享感测放大器的任一侧上的两条位线。开放位线架构可实现高密度存储器单元阵列。例如，在开放位线架构中，耦合到放大器电路块326.1中的感测放大器的两条位线分别放置于存储器单元阵列308.1及308.2中。在一些其它实施例中，具有布局TP1的电路层可采用折叠位线架构，其中共享相同感测放大器的一对位线包含相邻两条位线。两条位线的一者在存取连接到两条位线的另一者的存储器单元时充当电压参考，借此帮助减少施加到两条位线的共同源极噪声。例如，在折叠位线架构中，耦合到放大器电路块326.1中的感测放大器的两条位线分别放置于存储器单元阵列308.1的存储器区段的两者中。

具有布局TP2的电路层的平面图类似/相同于具有布局TP1的电路层的平面图，但具有布局TP2的电路层包含多个写入驱动电路块(WD)336.1及336.2除外。写入驱动电路块336.1及336.2可经实施以包含图1中展示的写入驱动电路块。写入驱动电路块336.1及336.2中的实心点表示穿透具有布局TP2的电路层的导电贯穿通孔结构的一部分，其中导电贯穿通孔结构可由TSV实施且充当全域I/O线。

各写入驱动电路块可包含一或多个写入驱动电路。各写入驱动电路可通过列多路复用器电路块中的对应列多路复用器电路将数据写入到存储器区段中的存储器单元中。在一些实施例中，各写入驱动电路可包含经配置以将数据写入到存储器单元中的写入电路及写入驱动器。另外，外围电路316.2可经实施以包含如图1中绘示的预解码器电路及字线驱动电路。

具有布局TP3的电路层的平面图类似或相同于具有布局TP1的电路层的平面图，但具有布局TP3的电路层包含多个下拉电路块(PD)346.1及346.2除外。下拉电路块346.1及346.2可经实施以包含图1中展示的下拉电路块。下拉电路块346.1及346.2中的实心点表示穿透具有布局TP3的电路层的导电贯穿通孔结构的一部分，其中导电贯穿通孔结构可由TSV实施且充当全域I/O线。

图3中展示的电路层可堆叠于彼此顶部上或彼此叠置以形成3D存储器装置或3D存储器阵列。参考图4，根据本揭露的一些实施例绘示具有采用图3中展示的不同布局TP1到TP3的多个电路层的存储器装置400。存储器装置400可表示图2A中展示的存储器装置200的实施例。在本实施例中，存储器装置400可包含四个电路层402.1到402.4，其通过多个导电贯穿通孔结构{410}电连接。电路层402.1可采用图3中展示的布局TP1。电路层402.2可采用图3中展示的布局TP2。电路层402.3及402.4的各者可采用图3中展示的布局TP3。因此，存储器装置400的放大器电路块放置于电路层402.1上，存储器装置400的写入驱动电路块放置于电路层402.2上，且存储器装置400的下拉电路块放置于电路层402.3及402.4上。请注意，图4中展示的电路层的数目是出于阐释性目的。具有不同数目个电路层的存储器装置也落入本揭露的范围内。例如，采用图3中展示的布局TP1到TP3的至少一者的存储器装置可具有不同数目个电路层。而且，在不脱离本揭露的范围的情况下，图3中展示的布局TP1到TP3的至少一者可由不同于图4中展示的电路配置的电路配置实施。例如，电路层402.1到402.4的至少一者可采用不同于图4中展示的电路配置的电路配置。这些修改也落入本揭露的范围内。

存储器装置400可实施为MRAM装置，其包含各使用一个晶体管及一个MTJ(即，1T-1MTJ位单元)实施的多个磁性存储器单元。耦合到磁性存储器单元的信号线可分为放置于不同电路层上的信号线线段。当选择信号线时，信号线线段经选择且彼此电连接。应注意，在不脱离本揭露的范围的情况下，各磁性单元可使用一或多个晶体管及一或多个MTJ(例如2T-1MTJ、1T-2MTJ、2T-2MTJ或其它位单元设计)实施。而且，在不脱离本揭露的范围的情况下，存储器装置400可实施为其它类型的存储器装置。

例如，耦合到磁性存储器单元的位线可分为位线线段，其分别放置于电路层402.1到402.4上且通过对应导电贯穿通孔结构电连接。耦合到磁性存储器单元的源极线可分为源极线线段，其分别放置于电路层402.1到402.4上且通过对应导电贯穿通孔结构电连接。

在本实施例中，位线420.1可分为位线线段420.11到420.14。位线线段420.11到420.14分别放置于电路层402.1到402.4上，且通过导电贯穿通孔结构410.1电连接。源极线422.1可分为源极线线段422.11到422.14。源极线线段422.11到422.14分别放置于电路层402.1到402.4上，且通过导电贯穿通孔结构412.1电连接。包含放置于电路层402.1上的MTJM_1,1及存取晶体管T_1,1的存储器单元C_1,1经耦合到字线WL_1,1、位线线段420.11及源极线线段422.11。包含放置于电路层402.2上的MTJ M_2,1及存取晶体管T_2,1的存储器单元C_2,1经耦合到字线WL_2,1、位线线段420.12及源极线线段422.12。包含放置于电路层402.3上的MTJ M_3,1及存取晶体管T_3,1的存储器单元C_3,1经耦合到字线WL_3,1、位线线段420.13及源极线线段422.13。包含放置于电路层402.4上的MTJ M_4,1及存取晶体管T_4,1的存储器单元C_4,1经耦合到字线WL_4,1、位线线段420.14及源极线线段422.14。

类似地，位线420.2可分为位线线段420.21到420.24。位线线段420.21到420.24分别放置于电路层402.1到402.4上，且通过导电贯穿通孔结构410.2电连接。源极线422.2可分为源极线线段422.21到422.24。源极线线段422.21到422.24分别放置于电路层402.1到402.4上，且通过导电贯穿通孔结构412.2电连接。包含放置于电路层402.1上的MTJ M_1,2及存取晶体管T_1,2的存储器单元C_1,2经耦合到字线WL_1,2、位线线段420.21及源极线线段422.21。包含放置于电路层402.2上的MTJ M_2,2及存取晶体管T_2,2的存储器单元C_2,2经耦合到字线WL_2,2、位线线段420.22及源极线线段422.22。包含放置于电路层402.3上的MTJ M_3,1及存取晶体管T_3,1的存储器单元C_3,1经耦合到字线WL_3,2、位线线段420.23及源极线线段422.23。包含放置于电路层402.4上的MTJ M_4,1及存取晶体管T_4,1的存储器单元C_4,1经耦合到字线WL_4,1、位线线段420.24及源极线线段422.24。

为阐释性目的，仅展示存储器装置400的位线420.1及420.2、源极线422.1及422.2以及导电贯穿通孔结构410.1、410.2、412.1及412.2，但可类似地产生其它位线、源极线及相关导电贯穿通孔结构。

下文描述与位线420.1及420.2以及源极线422.1及422.2相关联的电路元件。请注意，为简单起见，图4中未展示与位线420.1及420.2以及源极线422.1及422.2相关联的电路元件的一部分。例如，为简单起见，图4中未展示放置于电路层402.1到402.4上的列多路复用器电路(其可为与图3中展示的布局TP1到TP3相关联的列多路复用器电路块的一部分的实施例)，但将在随后详细描述。另外，本领域技术人员将认知，下文描述可应用于与放置于电路层402.1到402.4上的其它位线及源极线相关联的电路元件。

在本实施例中，电路层402.1可包含感测放大器(标记为SAP)428，其可表示图3中展示的放大器电路块的一部分的实施例。当在读取操作期间选择位线420.1时，位线线段420.11可通过列多路复用器电路(图4中未展示)电连接到导电贯穿通孔结构410.1及感测放大器428。当在读取操作期间选择位线420.2时，位线线段420.12可通过列多路复用器电路(图4中未展示)电连接到导电贯穿通孔结构410.2及感测放大器428。

值得注意，当选择位线420.1时，分别放置于电路层402.2到402.4上的位线线段420.12到420.14也可耦合到导电贯穿通孔结构410.1。由于导电贯穿通孔结构410.1可提供位线420.1的位线线段420.11到420.14之间的电连接，所以在读取操作期间可由位线线段420.11到420.14共享感测放大器428的输入终端T₁。类似地，当选择位线420.2时，分别放置于电路层402.2到402.4上的位线线段420.22到420.24也可耦合到导电贯穿通孔结构410.2。因此，在读取操作期间由位线线段420.21到420.24共享感测放大器428的输入终端T₂。

在本实施例中，存储器装置400可采用开放位线架构来增加阵列密度。位线420.1的位线线段420.11及位线420.2的位线线段420.21可定位于共享感测放大器428的任一侧上。因此，分别耦合到位线线段420.11及420.21的存储器单元C_1,1及C_1,2可放置于不同存储器单元阵列(例如图3中展示的存储器单元阵列308.1及308.2)中。此外，为增加在读取操作中区分MTJ的反平行状态与平行状态中的各自电阻之间的差异的精确性，存储器装置400可同时处理数据存储器单元的数据信号及参考存储器单元的相关参考信号。通过实例但非限制，当将读取耦合到位线420.1的存储器单元时，位线420.1可充当包含数据位线线段的数据位线，且位线420.2可充当各包含参考位线线段的参考位线。耦合到数据位线的各磁性存储器单元被用作数据存储器单元，且耦合到参考位线的各磁性存储器单元被用作参考存储器单元。因此，耦合到位线420.1的存储器单元C_1,1、C_2,1、C_3,1及C_4,1可充当数据存储器单元。耦合到位线420.2的存储器单元C_1,2、C_2,2、C_3,2及C_4,2可充当参考存储器单元。

应注意，充当数据位线的位线在不同操作案例中可为参考位线，且充当参考位线的位线在不同操作案例中可为数据位线。例如，当将读取耦合到位线420.2的存储器单元时，位线420.2可充当数据位线，且位线420.1可充当参考位线。因此，存储器单元C_1,2、C_2,2、C_3,2及C_4,2被用作数据存储器单元，且存储器单元C_1,1、C_2,1、C_3,1及C_4,1被用作参考存储器单元。

关于电路层402.2，包含于其中的写入驱动电路(标记为WDC)438可表示图3中展示的写入驱动电路块的一部分的实施例。当在写入操作期间选择位线420.1时，位线420.1的位线线段420.11到420.14的各者可通过列多路复用器电路(图4中未展示)电连接到写入驱动电路438。当在写入操作期间选择位线420.2时，位线420.2的位线线段420.21到420.24的各者可通过列多路复用器电路(图4中未展示)电连接到写入驱动电路438。

电路层402.3可包含下拉电路(标记为PDC1)447，其可表示图3中展示的下拉电路块的一部分的实施例。在本实施例中，下拉电路447可包含一或多个偏压电路(图4中未展示)(例如电流源)以将偏压信号发送到一或多个存储器单元。偏压信号可为电压信号或电流信号。当选择位线420.1时，位线420.1的位线线段420.11到420.14的各者可通过列多路复用器电路(图4中未展示)电连接到下拉电路447。当选择位线420.2时，位线420.2的位线线段420.21到420.24的各者可通过列多路复用器电路(图4中未展示)电连接到下拉电路447。

电路层402.4可包含下拉电路(标记为PDC2)448，其可表示图3中展示的下拉电路块的一部分的实施例。在本实施例中，下拉电路448可包含各经配置以将一对应源极线段耦合到预定电压VDD或预定电压VSS的下拉晶体管(图4中未展示)。当选择源极线422.1时，导电贯穿通孔结构412.1可提供源极线422.1的源极线线段422.11到422.14之间的电连接，且源极线线段422.11到422.14的各者可通过列多路复用器电路(图4中未展示)电连接到下拉电路448。当选择源极线422.2时，导电贯穿通孔结构412.2可提供源极线422.2的源极线线段422.21到422.24之间的电连接，且源极线线段422.21到422.24的各者可通过列多路复用器电路(图4中未展示)电连接到下拉电路448。因此，放置于电路层402.4上的下拉电路448可与电路层402.1到402.3共享。

由于存储器装置400的放大器电路块、写入驱动电路块及下拉电路块放置于不同电路层402.1到402.4上，所以可通过导电贯穿通孔结构{410}传输数据及信号以完成读取/写入操作。

在一些实施例中，在将读取存储于电路层402.1上的存储器单元C_1,1中的数据的读取操作期间，选择分别充当数据位线及参考位线的位线线段420.11及420.21。还选择耦合到存储器单元C_1,1及C_1,2的源极线线段422.11及422.21。另外，启动字线WL_1,1以接通存取晶体管T_1,1，且启动字线WL_1,2以接通磁性存储器单元C_1,2的存取晶体管T_1,2。电路层402.3上的下拉电路447经配置以通过导电贯穿通孔结构410.1将偏压信号发送到磁性存储器单元C_1,1的MTJ M_1,1，且经配置以通过导电贯穿通孔结构410.2将偏压信号发送到磁性存储器单元C_1,2的MTJ M_1,2。电路层402.4上的下拉电路448经配置以分别通过导电贯穿通孔结构412.1及412.2将源极线线段422.11及422.12耦合到预定电压VSS(例如接地电压)。因此，电路层402.1上的感测放大器428可根据分别在存储器单元C_1,1及C_1,2处产生的电压信号VD₁及电压信号VR₁产生输出信号SO，借此确定MTJ M_1,1的电阻状态。电压信号VD₁充当响应于发送到存储器单元C_1,1的偏压信号而产生的数据信号，且电压信号VR₁充当响应于发送到存储器单元C_1,2的偏压信号而产生的参考信号。

值得注意，下拉电路447通过导电贯穿通孔结构410.1而非长位线电连接到磁性存储器单元C_1,1。相较于由于长位线而在远程存储器单元的电流路径中具有大寄生写入电阻的2D MRAM装置，从下拉电路447到存储器单元C_1,1的电流路径中的寄生写入电阻相对较小。类似地，从下拉电路447的偏压电路到存储器单元C_1,2的电流路径中的寄生写入电阻小。因此，可精确地区分MTJ M_1,1的反平行状态与平行状态中的各自电阻之间的差异。

在一些其它实施例中，在将读取存储于电路层402.3上的存储器单元C_3,1中的数据的读取操作期间，选择分别充当数据位线及参考位线的位线线段420.31及420.32。还选择耦合到存储器单元C_3,1及C_3,2的源极线线段422.31及422.32。启动字线WL_3,1以接通存取晶体管T_3,1，且启动字线WL_3,2以接通存储器单元C_3,2的存取晶体管T_3,2。另外，下拉电路447经配置以将电流驱动到磁性存储器单元C_3,1的MTJ M_3,1，且经配置以将电流驱动到磁性存储器单元C_3,2的MTJ M_3,2。电路层402.4上的下拉电路448经配置以分别通过导电贯穿通孔结构412.1及412.2将源极线线段422.31及422.32耦合到预定电压VSS。因此，电路层402.1上的感测放大器428可根据分别在存储器单元C_3,1及C_3,2处产生的电压信号VD₃及电压信号VR₃产生输出信号SO，借此确定MTJ M_3,1的电阻状态。

类似地，从磁性存储器单元C_3,1/C_3,2到感测放大器428的电流路径中的寄生写入电阻相对较小，这是因为感测放大器428通过导电贯穿通孔结构410.1/410.2而非长位线电连接到磁性存储器单元C_3,1/C_3,2。可精确地区分MTJ M_3,1的反平行状态与平行状态中的各自电阻之间的差异。因此，采用分段位线结构的存储器装置400可具有每位线较大数目个存储器单元，同时维持数据精确性。

在一些实施例中，存储器装置400可在写入模式中操作，其中电路层402.2上的写入驱动电路438经配置以将数据写入到存储器单元中。通过实例但非限制，在其中将低电阻状态(即，“0”)写入到电路层402.4上的存储器单元C_4,1中的写入操作期间，选择位线420.1，使得位线线段420.41通过导电贯穿通孔结构410.1耦合到写入驱动电路438。另外，启动字线WL_4,1以接通存取晶体管T_4,1。在使用导电贯穿通孔结构410.1的情况下，电路层402.2上的写入驱动电路438可将数据信号驱动到位线线段420.41，借此操纵电流从固定层流动到电路层302.4上的MTJ M_4,1的自由层。位线线段420.41或位线420.1可充电到预定电压VDD，例如供应电压。另外，下拉电路448经配置以将源极线线段422.41或源极线422.1耦合到预定电压VSS，例如接地电压。因此，MTJ M_4,1可经编程为平行配置。

作为另一实例，在其中将高电阻状态(即，“1”)写入到电路层402.4上的磁性存储器单元C_4,1中的写入操作期间，选择位线420.1，且启动字线WL_4,1以接通存取晶体管T_4,1。写入驱动电路438经配置以将数据信号驱动到位线线段420.41，借此操纵电流自自由层流动到MTJ M_4,1的固定层。位线420.1可放电到预定电压VSS。另外，下拉电路448经配置以将源极线422.1耦合到预定电压VDD。因此，MTJ M_4,1可经编程为反平行配置。

请注意，在不脱离本揭露的精神及范围的情况下，图4中展示的电路层402.1到402.4可以不同方式堆叠以形成3D存储器装置。

图5绘示根据本揭露的一些实施例的图4中展示的不同电路层之间的示范性位线线段连接。为阐释性目的，此处未展示电路层402.2及402.4。本领域技术人员将认知，下文描述可用于电连接放置于图4中展示的电路层402.1到402.4的任何两者上的分段位线。而且，下文描述可用于电连接放置于如上文图2A中描述的电路层202.1到202.N的任何两者上的分段位线。

在本实施例中，电路层402.1可包含多个感测放大器528.1到528.A、多条位线选择器516.1到516.A及多条位线选择器518.1到518.A，其中A为大于1的正整数。感测放大器528.1到528.A的一者可表示图4中展示的感测放大器428的实施例。位线选择器516.1到516.A的一者可表示耦合到图4中展示的感测放大器428的输入终端T₁的列多路复用器电路的实施例。位线选择器518.1到518.A的一者可表示耦合到图4中展示的感测放大器428的输入终端T₂的列多路复用器电路的实施例。位线线段511.1到511.B(B为大于1的正整数)的一者可表示图4中展示的位线线段420.11的实施例。位线线段513.1到513.B的一者可表示图4中展示的位线线段420.12的实施例。

电路层402.3可包含多条位线选择器536.1到536.A及多条位线选择器538.1到538.A。位线选择器536.1到536.A的一者可表示耦合到图4中展示的导电贯穿通孔结构410.1的列多路复用器电路的实施例。位线选择器538.1到538.A的一者可表示耦合到图4中展示的导电贯穿通孔结构410.2的列多路复用器电路的实施例。位线线段531.1到531.B的一者可表示图4中展示的位线线段420.21的实施例。位线线段533.1到533.B的一者可表示图4中展示的位线线段420.21的实施例。

电路层402.3通过导电贯穿通孔结构510.1到510.A及512.1到512.A电连接到电路层402.1。导电贯穿通孔结构510.1到510.A的一者可表示图4中展示的导电贯穿通孔结构410.1的实施例。导电贯穿通孔结构512.1到512.A的一者可表示图4中展示的导电贯穿通孔结构410.2的实施例。

在本实施例中，放置于电路层402.1上的位线线段在列多路复用之后电连接到放置于电路层402.3上的位线线段。位线选择器516.1到516.A的一者经配置以将放置于电路层402.1上的位线线段的一者耦合到对应导电贯穿通孔结构，且位线选择器536.1到536.A的一者经配置以将放置于电路层402.3上的位线线段的一者耦合到相同导电贯穿通孔结构。例如，位线线段511.1及位线线段531.1可从相同位线分段。当选择位线时，位线选择器516.1可经配置以将位线线段511.1耦合到导电贯穿通孔结构510.1，且位线选择器536.1可经配置以将位线线段531.1耦合到导电贯穿通孔结构510.1，使得位线线段511.1及位线线段531.1经电连接。电路层402.1上的位线线段513.1到513.B可以类似/相同方式电连接到电路层402.3上的位线线段533.1到533.B。

由于耦合到相同位线选择器的不同位线线段可共享相同导电贯穿通孔结构，所以可减少导电贯穿通孔结构的数目。通过实例但非限制，在其中位线选择器516.1到516.A的各者经配置以将八条位线线段的一者耦合到对应感测放大器的一些实施例中，耦合到位线选择器516.1到516.A的感测放大器的数目以及耦合到位线选择器516.1到516.A的导电贯穿通孔结构的数目将等于耦合到位线选择器516.1到516.A的位线线段的数目的八分之一(即，A＝B/8)。

另外，由于电路层402.1的感测放大器可通过导电贯穿通孔结构电连接到电路层402.3的位线选择器，所以电路层上402.1的感测放大器可接收从电路层402.3的存储器单元输出的数据。例如，电路层402.1的感测放大器528.1可通过导电贯穿通孔结构510.1电连接到电路层402.3的位线选择器536.1，使得感测放大器528.1可接收从电路层402.3输出的数据。

在一些实施例中，图5中展示的两个电路层之间的位线线段连接可用于将包含写入驱动电路的一个电路层(例如图4中展示的电路层402.2)电连接到另一电路层。例如，放置于图4中展示的电路层402.2上的位线线段420.21/420.22可在列多路复用之后电连接到放置于图4中展示的不同电路层上的位线线段。在这些实施例中，电路层402.2与不同电路层之间的位线线段连接类似/相同于图5中展示的位线线段连接，但图5中展示的感测放大器替换为写入驱动电路除外。

在一些实施例中，图5中展示的两个电路层之间的位线线段连接可用于将包含下拉电路的一个电路层(例如图4中展示的电路层402.3/403.4)电连接到另一电路层。例如，放置于图4中展示的电路层402.3上的位线线段420.31/420.32可在列多路复用之后电连接到放置于图4中展示的不同电路层上的位线线段。在这些实施例中，电路层402.3与不同电路层之间的位线线段连接类似/相同于图5中展示的位线线段连接，但图5中展示的感测放大器替换为下拉电路除外。

应注意，在不脱离本揭露的范围的情况下，图5中展示的两个电路层之间的位线线段连接可用于电连接放置于图4中展示的电路层402.1到402.4或如上文图2A中描述的电路层202.1到202.N的任何两者上的其它类型的分段信号线(例如分段源极线)。

在一些实施例中，位线分段可应用于不具有列多路复用的电路层。参考图6，根据本揭露的一些实施例绘示图4中展示的不同电路层之间的示范性位线线段连接。图6中展示的电路布置类似于图5中展示的电路布置，但图6中展示的分段位线在列多路复用之前电连接除外。类似于图5的电路布置，为绘示及简单起见，图6中未展示电路层402.2及402.4。应注意，下文描述可用于电连接放置于图4中展示的电路层402.1到402.4的任何两者上的分段位线。而且，下文描述可用于电连接放置于如上文图2A中描述的电路层202.1到202.N的任何两者上的分段位线。

在本实施例中，电路层402.3通过导电贯穿通孔结构610.1到610.C及612.1到612.C电连接到电路层402.1，其中C为大于1的正整数。导电贯穿通孔结构610.1到610.C的一者可表示图4中展示的导电贯穿通孔结构410.1的实施例。导电贯穿通孔结构612.1到612.C的一者可表示图4中展示的导电贯穿通孔结构410.2的实施例。

如图6中展示，在选择位线之前通过对应导电贯穿通孔结构连接相同位线的位线线段。各位线选择器包含多个输入终端及一输出终端。输入终端分别电连接到多个导电贯穿通孔结构，且位线选择器经配置以将输入终端的一者耦合到输出终端。例如，位线线段511.1及位线线段531.1可使用导电贯穿通孔结构610.1从相同位线分段。当选择位线时，位线选择器516.1可经配置以将输入终端NI耦合到输出终端NT，这是因为位线线段511.1、位线线段531.1及导电贯穿通孔结构610.1在输入终端NI处电连接。可以类似/相同方式选择与位线线段513.1到513.A及533.1到533.A相关联的位线。

由于电路层402.1的位线选择器的输入终端可通过导电贯穿通孔结构电连接到电路层402.3，所以可使用位线选择将耦合到位线选择器的输出终端的电路层402.1的感测放大器电连接到电路层402.3。例如，电路层402.1的感测放大器528.1可通过位线选择器536.1及对应导电贯穿通孔结构电连接到电路层402.3上的位线线段(例如位线线段531.1)。因此，感测放大器528.1可接收从电路层402.3输出的数据。

在一些实施例中，图6中展示的两个电路层之间的位线线段连接可用于将包含写入驱动电路的一个电路层(例如图4中展示的电路层402.2)电连接到另一电路层。例如，放置于图4中展示的电路层402.2上的位线线段420.21/420.22可在列多路复用之前电连接到放置于图4中展示的不同电路层上的位线线段。在这些实施例中，电路层402.2与不同电路层之间的位线线段连接类似/相同于图6中展示的位线线段连接，但图6中展示的感测放大器替换为写入驱动电路除外。

在一些实施例中，图6中展示的两个电路层之间的位线线段连接可用于将包含下拉电路的一个电路层(例如图4中展示的电路层402.3/403.4)电连接到另一电路层。例如，放置于图4中展示的电路层402.3上的位线线段420.31/420.32可在列多路复用之前电连接到放置于图4中展示的不同电路层上的位线线段。在这些实施例中，电路层402.3与不同电路层之间的位线线段连接类似/相同于图6中展示的位线线段连接，但图6中展示的感测放大器替换为下拉电路除外。

应注意，在不脱离本揭露的范围的情况下，图6中展示的两个电路层之间的位线线段连接可用于电连接放置于图4中展示的电路层402.1到402.4或如上文图2A中描述的电路层202.1到202.N的任何两者上的其它类型的分段信号线(例如分段源极线)。

在一些实施例中，放大器电路块、写入驱动电路块及下拉电路块可放置于3D存储器装置的相同电路层上。首先参考图7，根据本揭露的一些实施例绘示具有不同布局TP1'及TP2'的电路层。图7中展示的电路层的各者可表示图2A中展示的电路层202.1到202.N的至少一者的实施例。而且，图7中展示的电路层的各者可经实施以包含图1中展示的存储器阵列层106的一部分。

具有布局TP1'的电路层可包含多个存储器单元阵列708.1到708.4、外围电路块716.1、列选择逻辑或多个列多路复用器电路块(YMUX)、多个放大器电路块(SA)726.1及726.2、多个写入驱动电路块(WD)736.1及736.2以及多个下拉电路块(PD)746.1到746.4。布局TP1'的中心区域中的实心点表示穿透具有布局TP1'的电路层的导电贯穿通孔结构的一部分，其中导电贯穿通孔结构可由TSV实施且充当全域I/O线。

存储器单元阵列708.1到708.4的各者(也称为存储器组)包含多个存储器区段(SEC)。各存储器区段包含布置成行及列的多个存储器单元(图7中未展示)。关于各存储器单元阵列，相同行中的存储器单元经耦合到相同字线(图7中未展示)，且相同列中的存储器单元经耦合到相同位线线段(图7中未展示)或相同位线。外围电路716.1可经实施以包含如图1中绘示的预解码器电路及字线驱动电路。

各列多路复用器电路块可包含一或多个列多路复用器电路。各列多路复用器电路经配置以将存储器区段中的位线线段的一者耦合到放大器电路块内的对应放大器电路，从而容许各存储器区段每次输出一个数据位且因此增加存储器阵列效率。放大器电路块726.1及726.2可经实施以包含图1中展示的放大器电路块。各放大器电路块可包含一或多个放大器电路，例如感测放大器。在一些实施例中，具有布局TP1'的电路层可采用开放位线架构，其中一对位线包含定位于共享感测放大器的任一侧上的两条位线。在一些其它实施例中，具有布局TP1'的电路层可采用折叠位线架构，其中共享相同感测放大器的一对位线包含相邻两条位线。

写入驱动电路块736.1及736.2可经实施以包含图1中展示的写入驱动电路块。各写入驱动电路块可包含一或多个写入驱动电路。各写入驱动电路可通过列多路复用器电路块中的对应列多路复用器电路将数据写入到存储器区段中的存储器单元中。在一些实施例中，各写入驱动电路可包含经配置以将数据写入到存储器单元中的写入电路及写入驱动器。

下拉电路块746.1到746.4可经实施以包含图1中展示的下拉电路块。各下拉电路块可包含一或多个下拉电路，例如偏压电路及下拉晶体管。

具有布局TP2'的电路层的平面图类似/相同于具有布局TP1'的电路层的平面图，但可省略放大器电路块、写入驱动电路块及下拉电路块除外。布局TP2'的中心区域中的实心点表示穿透具有布局TP2'的电路层的导电贯穿通孔结构的一部分，其中导电贯穿通孔结构可由TSV实施且充当全域I/O线。另外，外围电路716.2可经实施以包含如图1中绘示的预解码器电路及字线驱动电路。

图7中展示的电路层可堆叠于彼此顶部上或彼此叠置以形成3D存储器装置或3D存储器阵列。参考图8，根据本揭露的一些实施例绘示具有采用图7中展示的不同布局TP1'到TP2'的多个电路层的存储器装置800。存储器装置800可表示图2A中展示的存储器装置200的实施例。在本实施例中，存储器装置800可包含四个电路层802.1到802.4，其通过多个导电贯穿通孔结构{410}电连接。电路层802.1可采用图7中展示的布局TP1'。电路层802.2到802.4的各者可采用图7中展示的布局TP2'。

存储器装置800的电路结构及存取操作可类似于存储器装置400的电路结构及存取操作，但存储器装置800的放大器电路块、写入驱动电路块及下拉电路块放置于相同电路层802.1上除外。通过实例但非限制，电路层802.1可包含图4中展示的感测放大器(标记为SAP)428、写入驱动电路(标记为WDC)438、下拉电路(标记为PDC1)447及下拉电路(标记为PDC2)448。在一些实施例中，可使用图5中展示的位线线段连接电连接电路层802.1到802.4的任何两者的位线线段。在一些其它实施例中，可使用图6中展示的位线线段连接电连接电路层802.1到802.4的任何两者的位线线段。请注意，当在电路层802.1到802.4中采用图6中展示的位线线段连接时，可去除电路层802.2到802.4的列多路复用器电路块。

另外或替代地，在一些实施例中，可将图4中展示的电路层402.1到402.4的至少一者及图8中展示的电路层802.1到802.4的至少一者彼此叠置以形成存储器装置。本领域技术人员应认知，这些等效构造不脱离本揭露的精神及范围。

在一些实施例中，3D存储器装置中的导电贯穿通孔结构可用于在不同电路层之间传输字线地址信号。图9及图10绘示根据本揭露的一些实施例的与不同电路层相关联的示范性字线驱动方案。下文描述可用于驱动放置于不同电路层(例如图2A中展示的电路层202.1到202.N、图4中展示的电路层402.1到402.4及图8中展示的电路层802.1到802.4)上的字线。

参考图9，根据本揭露的一些实施例绘示具有彼此叠置的多个电路层的存储器装置900。存储器装置900可表示图2A中展示的存储器装置200的实施例。在本实施例中，存储器装置900包含多个电路层902.1及902.2、穿透电路层902.1及902.2的多个导电贯穿通孔结构910.1到910.E(E为大于1的整数)、多条位线线段{911}及{912}以及多条字线915.1到915.E及916.1到916.E。电路层902.1及902.2的各者可表示如上文描述的任何电路层的实施例。导电贯穿通孔结构910.1到910.E可表示如图2A中绘示的导电贯穿通孔结构210.1到210.M的一部分的实施例。

位线线段{911}及字线915.1到915.E放置于电路层902.1上，且位线线段{912}及字线916.1到916.E放置于电路层902.2上。电路层902.1及902.2的各者可包含字线驱动电路，即，字线驱动电路905及906的一者。字线驱动电路可表示图1中展示的字线驱动电路块的一部分的实施例。字线驱动电路905经配置以驱动放置于电路层902.1上的字线915.1到915.E。字线驱动电路906经配置以驱动放置于电路层902.2上的字线916.1到916.E。在本实施例中，导电贯穿通孔结构910.1到910.E经连接在字线驱动电路905与906之间，使得字线驱动电路905及906可经配置以共享导电贯穿通孔结构910.1到910.E上的共同字线地址输入(例如，预解码或解码字线地址)。

在一些实施例中，可由另一电路层的字线驱动电路驱动放置于一个电路层上的字线。参考图10，根据本揭露的一些实施例绘示具有彼此叠置的多个电路层的存储器装置1000。存储器装置1000可表示如图2A中绘示的存储器装置200的实施例。在这个实施例中，存储器装置1000包含多个电路层1002.1及1002.2、穿透电路层1002.1及1002.2的多个导电贯穿通孔结构1010.1到1010.F、多条位线线段{1011}及{1012}以及多条字线1015.1到1015.G及1016.1到1016.F。F及G的各者为大于1的整数。电路层1002.1及1002.2的各者可表示如上文描述的任何电路层的实施例。导电贯穿通孔结构1010.1到1010.F可表示如图2A中绘示的导电贯穿通孔结构210.1到210.M的一部分的实施例。

位线线段{1011}及字线1015.1到1015.G放置于电路层1002.1上，且位线线段{1012}及字线1016.1到1016.F放置于电路层1002.2上。电路层1002.1可包含多条字线驱动电路1005及1006，其可表示图1中展示的字线驱动电路块的一部分的实施例。字线驱动电路1005经配置以驱动放置于电路层1002.1上的字线1015.1到1015.G。由于导电贯穿通孔结构1010.1到1010.F经电连接在放置于第二电路层1002.2上的字线驱动电路1006与字线1016.1到1016.F之间，所以字线驱动电路1006可经配置以根据导电贯穿通孔结构1010.1到1010.F上的字线地址输入驱动字线1016.1到1016.F。

在一些实施例中，可放置第一电路层(其由图9中展示的电路层902.1及902.2实施)及第二电路层(其由图10中展示的电路层1002.1及1002.2实施)以形成具有堆叠电路层的存储器装置。本领域技术人员应认知，这些等效构造不脱离本揭露的精神及范围。

在使用导电贯穿通孔结构的情况下，图1中展示的存储器外围电路的电路块可划分为不同电路层，借此形成具有增加阵列效率及减小寄生电阻的3D存储器装置。

图11为根据本揭露的示范性实施例的用于操作存储器装置的示范性方法的流程图。为阐释性目的，参考图4中展示的存储器装置400描述方法1100。本领域技术人员将认知，在不脱离本揭露的范围的情况下，可在具有分段信号线的其它类型的存储器装置(例如图2A中展示的存储器装置200及图8中展示的存储器装置800)中采用方法1100。另外，在一些实施例中，可执行方法1100中的其它操作且可以不同顺序执行及/或改变方法1100的操作。

在操作1102，通过导电贯穿通孔结构将分别放置于彼此叠置的存储器装置的第一电路层及第二电路层上的选定位线的第一位线线段及第二位线线段电连接到放置于第二电路层上的偏压电路。在第一电路层与第二电路层之间形成导电贯穿通孔结构。例如，在其中将读取存储于电路层402.1上的存储器单元C_1,1中的数据的读取操作期间，选择位线420.1，使得位线线段420.11到420.41通过导电贯穿通孔结构412.1电连接到电路层402.3上的下拉电路447。

在操作1104，利用第二电路层上的偏压电路以通过导电贯穿通孔结构及耦合到放置于第一电路层上的存储器单元的第一位线线段将偏压信号发送到存储器单元。响应于偏压信号而产生存储器单元的数据信号。例如，在其中将读取存储于电路层402.1上的存储器单元C_1,1中的数据的读取操作期间，电路层402.3上的下拉电路447经配置以通过导电贯穿通孔结构412.1及位线线段420.11将偏压信号(例如电流信号或电压信号)发送到存储器单元C_1,1。响应于偏压信号而产生存储器单元C_1,1的电压信号VD₁。

在操作1106，通过比较数据信号与参考信号而确定存储于存储器单元中的数据。例如，在其中将读取存储于电路层402.1上的存储器单元C_1,1中的数据的读取操作期间，可通过比较电压信号VD₁与电压信号VR₁而确定MTJ M_1,1的电阻状态。

在一些实施例中，可通过将第一位线线段及第二位线线段的各者耦合到导电贯穿通孔结构而将第一位线线段及第二位线线段电连接到偏压电路。例如，存储器装置400在存储器存取操作期间可采用图5中展示的位线线段连接。然而，在一些其它实施例中，分段位线可在列多路复用之前电连接。例如，存储器装置400在存储器存取操作期间可采用图6中展示的位线线段连接。

通过透过导电贯穿通孔结构连接不同电路层中的存储器单元，位线可分为分别放置于不同电路层上的多条位线线段，因此提供具有每位线更多存储器单元及减小寄生电阻的3D存储器装置。另外，可以不同方式将存储器外围电路的电路块划分为3D存储器装置的不同电路层，从而增加设计灵活性且减小电路层的电路面积。

本文中描述的一些实施例可包含一种存储器装置，其包含多个电路层、多个第一导电贯穿通孔结构及多条位线。所述电路层彼此叠置，且各电路层包含一或多个存储器单元阵列。所述第一导电贯穿通孔结构穿透所述电路层。各位线包含分别放置于所述电路层上的多条位线线段，所述位线线段通过所述第一贯穿通孔结构的一者电连接，且各位线线段经耦合到其中放置所述位线线段的电路层的存储器单元阵列的多个存储器单元。

本文中描述的一些实施例可包含一种存储器装置，其包含多个电路层、多个导电贯穿通孔结构、数据位线及参考位线。所述电路层彼此叠置，各电路层包含一或多个存储器单元阵列，且所述电路层的第一电路层包含放大器电路。所述导电贯穿通孔结构穿透所述电路层，且所述导电贯穿通孔结构包含第一导电贯穿通孔结构及第二导电贯穿通孔结构。所述数据位线具有分别放置于所述电路层上的多条数据位线线段，所述数据位线线段通过所述第一导电贯穿通孔结构电连接且共享所述放大器电路，且所述第一导电贯穿通孔结构经耦合到所述第一电路层的所述放大器电路的第一输入终端。所述参考位线具有分别放置于所述电路层上的多条参考位线线段，所述参考位线线段通过所述第二导电贯穿通孔结构电连接且共享所述放大器电路，且所述第二导电贯穿通孔结构经耦合到所述第一电路层的所述放大器电路的第二输入终端。

本文中描述的一些实施例可包含一种用于操作存储器装置的方法。所述方法包含：通过导电贯穿通孔结构将分别放置于彼此叠置的所述存储器装置的第一电路层及第二电路层上的选定位线的第一位线线段及第二位线线段电连接到放置于所述第二电路层上的偏压电路，所述导电贯穿通孔结构经形成在所述第一电路层与所述第二电路层之间；利用所述第二电路层上的所述偏压电路以通过所述导电贯穿通孔结构及耦合到放置于所述第一电路层上的存储器单元的所述第一位线线段将偏压信号发送到所述存储器单元，所述存储器单元的数据信号响应于所述偏压信号而产生；及通过比较所述数据信号与参考信号而确定存储于所述存储器单元中的数据。

前文概述若干实施例的特征，使得本领域技术人员可更好地理解本揭露的方面。本领域技术人员应了解，其可容易地使用本揭露作为设计或修改用于实行本文中介绍的实施例的相同目的及/或实现相同优点的其它程序及结构的基础。本领域技术人员还应认知，这些等效构造不脱离本揭露的精神及范围，且其可在不脱离本揭露的精神及范围的情况下在本文中进行各种改变、替换及更改。

符号说明

106 存储器阵列层

108.1～108.4 存储器单元阵列

200 存储器装置

202.1～202.N 电路层

206 存储器单元阵列

210.1～210.M 第一导电贯穿通孔结构

220.1～220.K 位线

308.1～308.4 存储器单元阵列

316.1～316.3 外围电路块

326.1 放大器电路块(SA)

326.2 放大器电路块(SA)

336.1 写入驱动电路块(WD)

336.2 写入驱动电路块(WD)

346.1 下拉电路块(PD)

346.2 下拉电路块(PD)

400 存储器装置

402.1～402.4 电路层

410 导电贯穿通孔结构

410.1 导电贯穿通孔结构

410.2 导电贯穿通孔结构

412.1 导电贯穿通孔结构

412.2 导电贯穿通孔结构

420.1 位线

420.11～420.14 位线线段

420.2 位线

420.21～420.24 位线线段

422.1 源极线

422.11～422.14 源极线线段

422.2 源极线

422.21～422.24 源极线线段

428 感测放大器(SAP)

438 写入驱动电路(WDC)

447 下拉电路(PDC1)

448 下拉电路(PDC2)

510.1～510.A 导电贯穿通孔结构

511.1～511.B 位线线段

512.1～512.A 导电贯穿通孔结构

513.1～513.B 位线线段

516.1～516.A 位线选择器

518.1～518.A 位线选择器

528.1～528.A 感测放大器

533.1～533.B 位线线段

536.1～536.A 位线选择器

538.1～538.A 位线选择器

610.1～610.C 导电贯穿通孔结构

612.1～612.C 导电贯穿通孔结构

708.1～708.4 存储器单元阵列

716.1 外围电路块

716.2 外围电路

726.1 放大器电路块(SA)

726.2 放大器电路块(SA)

736.1 写入驱动电路块(WD)

736.2 写入驱动电路块(WD)

746.1～746.4 下拉电路块(PD)

800 存储器装置

802.1～802.4 电路层

900 存储器装置

902.1 电路层

902.2 电路层

905 字线驱动电路

906 字线驱动电路

910.1～910.E 导电贯穿通孔结构

911 位线线段

912 位线线段

915.1～915.E 字线

916.1～916.E 字线

1000 存储器装置

1002.1 电路层

1002.2 电路层

1005 字线驱动电路

1006 字线驱动电路

1010.1～1010.F 导电贯穿通孔结构

1011 位线线段

1012 位线线段

1015.1～1015.G 字线

1016.1～1016.F 字线

1100 方法

1102 操作

1104 操作

1106 操作

BS_1,1～BS_K,N 位线线段

C_1,1～C_4,1 存储器单元

C_1,2～C_4,2 存储器单元

M_1,1～M_4,1 磁性隧道结(MTJ)

M_1,2～M_4,2 磁性隧道结(MTJ)

MC 存储器单元

NT 输出终端

NI 输入终端

PD 下拉电路块

PRED 预解码器电路块

SA 放大器电路块

SEC 存储器区段

SO 输出信号

T_1,1～T_4,1 存取晶体管

T_1,2～T_4,2 存取晶体管

TP1～TP3 布局

TP1' 布局

TP2' 布局

VD₁ 电压信号

VD₃ 电压信号

VDD 预定电压

VR₁ 电压信号

VR₃ 电压信号

VSS 预定电压

WD 写入驱动电路块

WL_1,1～WL_4,1 字线

WL_1,2～WL_4,2 字线

WL_1,11～WL_1,N1 字线

WLDR 字线驱动电路块

YMUX 列选择逻辑或列多路复用器电路块

Claims (1)

1.一种存储器装置，其包括：

多个电路层，其彼此叠置，各电路层包括一或多个存储器单元阵列；

多个第一导电贯穿通孔结构，其穿透所述电路层；及

多条位线，各位线包括分别放置于所述电路层上的多条位线线段，所述位线线段通过所述第一导电贯穿通孔结构的一者电连接，各位线线段耦合到其中放置所述位线线段的电路层的存储器单元阵列的多个存储器单元。

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