JP5318211B2 - 区分データ線を有するメモリシステム - Google Patents

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Description

本出願は、２００８年８月２５日に出願された、トーマス・ヤン、ルカ・ファソリによる米国仮出願第６１，０９１，７２０号、「Memory System With Sectional Data Lines」の利益を主張し、その出願は参照により援用される。
本発明は、データ記憶装置のための技術に関する。
半導体プロセス技術とメモリセル技術における近年の開発は、集積回路メモリアレイにおける高密度化を目指して行われている。例えば、ある種のメモリアレイは、特定のワード線相互接続層に対する最小形状空間と最小形状サイズ（Ｆ）に近づくワード線を有するように、また、特定のビット線相互接続層に対する最小形状空間と最小形状幅に近づくビット線を有するように作られる。さらには、メモリセルの２以上の面又はレベルを有する３次元メモリアレイが、各メモリ面にいわゆる４Ｆ２メモリセルを実装して作られている。典型的な３次元メモリアレイが、「Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication」と題する、ジョンソンによる米国特許第６，０３４，８８２号、及び、「Three-Dimensional Read-Only Memory Array」と題する、ジャンによる米国特許第５，８３５，３９６号に記載されている。
各ビット線とワード線上のメモリセルの数が多くなった場合に、３次元メモリアレイは最も効果を発揮する。このセルの数は、しばしば、ビット線或いはワード線のファンアウト（Ｎ）と呼ばれる。ファンアウトが大きいと、各メモリ層上のアレイ線とその下に位置する回路との間の垂直接続の数を減少させることができる。それらの垂直接続箇所は、各層の個々のメモリセルの下には配置させることができず、それゆえ、チップ面積を増大させるかもしれない。しかしながら、ファンアウトが大きいと、しばしば、使われているメモリセル技術に依存した電気的な短所を伴うことがある。例えば、アレイ線の電気容量とアレイ線の電気抵抗が増大し、セル当たりの漏れが電力散逸をもたらす虞がある。ビット線経路上の電気抵抗が高いと、電圧降下を引き起こす。ビット線経路上の電気容量は、センシング速度に影響する。
本明細書は、ビット線経路における電気容量と電気抵抗を低減する区分データ線スキームを開示する。
一実施形態は、複数のデータ記憶素子と、その複数のデータ記憶素子と通信が可能でありその複数のデータ記憶素子の範囲内に配置された複数の信号線と、複数のデータ記憶素子の外側に配置されている複数のローカルデータ線（ローカルデータ線の異なるサブセットは信号線を介して、データ記憶素子の異なるサブセットと選択的に通信することができる）と、ローカルデータ線の複数のサブセットと選択的に通信することができ、複数のデータ記憶素子の外側に配置されている複数のグローバルデータ線と、そのグローバルデータ線と接続されている制御回路と、を備える。
一実施形態は、複数のデータ記憶素子を備えるメモリアレイと、その記憶素子と通信可能でありメモリアレイ内に配置されている複数の信号線と、信号線と選択的に通信可能でありメモリセルの外側に配置されている複数のローカルデータ線と、メモリアレイの外側に配置されている複数のグローバルデータ線と、グローバルデータ線と接続されている制御回路と、を含む。ローカルデータ線の第１サブセットは、データ記憶素子の第１サブセットと選択的に通信するが、他のデータ記憶素子とは通信しない。ローカルデータ線の第２サブセットは、データ記憶素子の第２サブセットと選択的に通信するが、他のデータ記憶素子とは通信しない。グローバルデータ線は、ローカルデータ線の第１サブセットとローカルデータ線の第２サブセットと選択的に通信する。
一実施形態は、モノリシック３次元メモリアレイを構成する複数のデータ記憶素子と、と、データ記憶素子に接続されておりメモリアレイ内に配置されている複数のビット線と、データ記憶素子に接続されておりメモリアレイ内に配置されている複数のワード線と、メモリアレイの下方に位置している少なくとも一つの金属層内に配置されている複数のローカルデータ線と、メモリアレイの上方に位置している少なくとも一つの金属層内に配置されている複数のグローバルデータ線と、ビット線を選択的に電気的にローカルデータ線に接続する第１グループの選択回路と、ローカルデータ線を選択的に電気的にグローバルデータ線に接続する第２グループの選択回路と、ワード線と通信するワード線制御回路と、グローバルデータ線に接続されておりメモリアレイの下方に位置している複数のセンスアンプと、を含む。
一実施形態は、グループ分けされた複数の不揮発記憶素子と、不揮発性記憶素子と通信する制御線と、各グループが第１ローカルデータ線の自己セットを含む第１ローカルデータ線の複数セットと、グローバルデータ線の一セットと、各グループが、制御線のサブセットを夫々のグループに対する第１ローカル線に選択的に電気的に接続するための第１選択回路の異なるサブセットを含んでいる第１選択回路と、夫々のグループに対する第１ローカルデータ線のサブセットを選択的に電気的にグローバルデータ線に接続する第２選択回路と、グローバルデータ線と通信する制御回路と、を含む。
一実施形態は、データ記憶システムを動作させる方法であり以下のステップを含む。複数の格納部（ベイ）から第１格納部を選択するステップ（複数のベイはデータ記憶素子のアレイを備えており、各ベイは、データ記憶素子の複数のブロックを含んでいる）。第１格納部の中からブロックを選択するステップ。ここで、その選択されたブロックが、選択回路の複数列を含み、各選択回路は、その選択されたブロックに対する異なるビット線に接続されるように選択する。選択されたブロックの一つの列を選択すること、及び、選択された列の選択回路に接続されたビット線とローカルデータ線の間での通信ができるように、選択された列の選択回路を用いるステップ。グローバルデータ線の一つのセットと通信するローカルデータ線の一つのサブセットを選択するステップ。ローカルデータ線の選択されたサブセットと通信するデータ記憶素子上のメモリ動作を（グローバルデータ線を使って）実行するステップ。選択されたブロックに対するビット線は、データ記憶素子と通信する。グローバルデータ線のセットは、他のブロックのためのローカルデータ線にも接続している。
一実施形態は、制御線がローカルデータ線のそのセットと通信できるように、制御線の一つのセットをローカルデータ線の一つのセットに電気的に接続することを備えるデータ記憶システムを動作させる方法を含む。制御線は、複数のデータ記憶素子の第１サブセットとも通信する。ローカルデータ線のセットは、複数のデータ記憶素子の外側に配置されている。この方法はさらに、ローカルデータ線のサブセットがグローバルデータ線のセットと通信することができるように、ローカルデータ線のそのサブセットを選択し、グローバルデータ線のそのセットに電気的に接続することを含む。グローバルデータ線は、複数のデータ記憶素子の外側に配置されている。グローバルデータ線は、制御回路に接続されている。グローバルデータ線は、他のローカルデータ線にも接続されている。この方法はさらに、制御回路を使って、データ記憶素子の第１サブセットの少なくとも一部に対してメモリ動作を実行することを含む。
一実施形態のメモリシステムのブロック図である。 ３次元メモリアレイの一部分を簡略化した斜視図である。 一実施形態の３次元メモリの層のサブセットを示す。 一実施形態のメモリアレイの論理図を示す。 メモリアレイ内のベイの一実施形態の論理図を示す。 データ線を介してビット線を列制御回路に接続するための選択回路とデータ線の一実施形態の回路図である。 一実施形態の選択回路の回路図である。 データ線を介してビット線を列制御回路に接続するための選択回路とデータ線の一実施形態の回路図である。 データ線を介してビット線を列制御回路に接続するための選択回路とデータ線の一実施形態の回路図である。 ビット線を様々な電圧源に接続するための選択回路とメモリアレイの一部の実施形態の回路図である。 データ線を介してビット線を列制御回路に接続するための選択回路とデータ線の一実施形態の回路図である。 一実施形態のマルチプレクサの回路図である。 図１２Ａのマルチプレクサの動作を説明するテーブルである。 データ線と選択回路の動作のためのプロセスの一実施形態を説明するフローチャート図である。
メモリアレイに対する区分データ線の手法を開示する。各区分に対してローカルデータ線が備えられている。ここで、区分は、１個、２個、４個等のブロックを含むことができる。選択回路は、ローカルデータ線を適切なビット線に（又は他の実施形態ではワード線に、或いは他の種類の制御線に）電気的に接続するのに用いられる。センスアンプ（又は他の制御ロジック回路）の出力は、１個または全てのベイ（格納部）に亘ってグローバルデータ線に供給される。選択回路は、グローバルデータ線を適切なローカルデータ線に接続するのに用いられる。
一実施形態では、ローカルデータ線は、メモリアレイの下方に位置する１個またはそれ以上の下側金属層に実装される。それらの下側金属層は、比較的に高い電気抵抗と電気容量を有している。グローバルデータ線は、１個またはそれ以上の上側金属層（top metal layers）に実装されており、その上側金属層は、下側金属層の電気抵抗と電気容量よりも低い電気抵抗と電気容量を有している。下側金属層内のローカルデータ線を（グローバルデータ線よりも）短く、上側金属層内のグローバルデータ線を（ローカルデータ線よりも）長くすることによってのみ、ビット線経路の全体的な電気抵抗と電気容量を低減することができる。
図１は、以下で説明する区分データ線手法を実装することのできる一例のメモリシステム１００のブロック図を示している。メモリシステム１００は、メモリセル群が２次元的ないし３次元的に配置されたメモリアレイ１０２を含んでいる。一実施形態では、メモリアレイ１０２は、モノリシック３次元メモリアレイである。メモリアレイ３０２のアレイターミナル線は、行に系統化されたワード線の様々な層と列に系統化されたビット線の様々な層を含む。しかしながら、他の配置に実装することも可能である。
メモリシステム１００は、行制御回路１２０を含んでおり、その出力１０８は、メモリアレイ１０２の夫々のワード線に接続されている。
本明細書の目的に対しては、接続は、直接接続であっても非直接接続（例えば他の部分を介した接続）であってもよい。行制御回路１０８は、システム制御論理回路１３０から１つ又はそれ以上の様々な制御信号とＭ本の行アドレス信号で構成される一つグループの信号を受信し、典型的には、読み出しとプログラミング動作の両者（例えば、設定（ＳＥＴ）とリセット（ＲＥＳＥＴ））のためのブロック選択回路１２６と、アレイターミナルドライバ１２４と、行デコーダ１２２などの回路群を含んでいる。
メモリシステム１００は、また、列制御回路１１０を含んでおり、その入力／出力１０６は、メモリアレイ１０３の夫々のビット線に接続されている。列制御回路１０６は、システム制御論理回路１３０から１つまたはそれ以上の様々な制御信号とＮ本の列アドレス信号で構成される一つのグループの信号を受信し、典型的には、列デコーダ１１２、アレイターミナル受信器又はドライバ１１４、ブロック選択回路１１６、及び、センスアンプ１１８などの回路を含んでいる。一実施形態では、センスアンプ１１８は、ビット線に信号を供給し、また、ビット線上の信号をセンスする。ここでは、当該技術分野で知られている様々なセンスアンプを用いることができる。
システム制御論理回路１３０は、ホストからデータと命令を受信し、ホストに出力データを送信する。他の実施形態では、システム制御論理回路１３０は、分離された制御回路からデータと命令を受信し、その制御回路へ出力データを送信する。制御回路は、ホストと通信する。システム制御論理回路１３０は、メモリシステム１００の動作を制御するための１以上のステートマシン、レジスタ、及び、他の制御ロジック回路を含んでいてよい。
一実施形態では、図１に示した全てのコンポーネントは単一の集積回路上に配置される。例えば、システム制御論理回路１３０、列制御回路１１０、及び、行制御回路１２０は基板の表面に形成され、メモリアレイ１０２は、基板の上方（従って、システム制御論理回路１３０、列制御回路１１０、及び、行制御回路１２０の上方）に形成されるモノリシック３次元メモリアレイである。幾つかの形態では、制御回路の一部は、メモリアレイのいくつかと同じ層に形成される。図１のような構造の、好適な実装形態についてのさらなる情報は、次の米国特許出願に見出される。その全ての内容は、参照により本明細書に組み込まれる。米国特許第６，８７９，５０５号、米国特許第７，２８６，４３９号、米国特許第６，８５６，５７２号、及び、米国特許第７，３５９，２７９号。
図２は、モノリシック３次元アレイ１０２の一部分を簡単化して表した斜視図であり、その３次元アレイ１０２は、第２メモリレベル２２０の下側に位置する第１メモリレベル２１８を含んでいる。いくつかの実施形態では、メモリレベルは、”High- Density Three-Dimensional Memory Cell”と題した米国特許第６，９５２，０３０号に記載されたように形成されてもよく、その内容の全ては参照により本明細書に組み込まれる。例えば、図２に示されているように、第１メモリレベル２１８の上側導体は、第１メモリレベルの上方に位置している第２メモリレベル２２０の下側導体として用いられてもよい。
モノリシック３次元メモリアレイでは、複数のメモリ層が介在基板のないウエハのような単一基板の上に形成される。一つのメモリレベルを形成する層は、既存のレベルの層の上に直接に成長あるいは蒸着される。これに対して、積層型メモリは、別々の基板にメモリレベルが形成され、それらが相互に接着されることによって構成される。その技術は、”Three-dimensional Structure Memory”と題するLeedyによる米国特許第５，９１５，１６７号に開示されている。メモリレベルは最初は別々の基板上に形成されていながら、基板は、接着するのに先立ってメモリレベルから除去あるいは間引かれる。そのようなメモリは、真正のモノリシック３次元メモリアレイではない。
メモリアレイ１０２は、複数のメモリセル２００を含む。第１メモリレベル２０８に関しては、メモリセル２００は、ビット線２０６の一セットとワード線２０８の一セットの間に位置し、それらに接続されている。第２メモリレベル２２０に関しては、メモリセル２００は、ビット線２１０の一セットとワード線２０８の一セットの間に位置し、それらに接続されている。
一実施形態では、夫々のメモリセルは、電気抵抗素子やダイオード（又は他のステアリング素子）を含む。そのような実施形態では、隣接するメモリレベルの複数のダイオードは好ましくは相互に反対の方向を向いている。そのような技術は、"Large Array Of Upward Pointing P-I-N Diodes Having Large And Uniform Current,"と題する米国特許出願第１１／６９２，１５１（２００７年３月２７日出願）に記載されており、その全体は参照により本明細書に組み込まれる。例えば、第１メモリレベル２１８のダイオードは、矢印Ａ１が示しているように上方を向いており（即ち、ダイオードの下側がｐ型である）、第２メモリレベル２２０のダイオードは、矢印Ａ２が示しているように下側を向いている（即ち、ダイオードの下側がｎ型である）。なお、その逆であってもよい。
一実施形態では、メモリセル２００は、一回プログラムされ、多数回読み出されるものであってもよい。メモリセルの一例は、上側と下側の導体が交差する位置に形成された層の柱を含む。一実施形態では、その柱は、アンチヒューズ層のような状態変化素子と直列に接続されているダイオードのようなステアリング素子を含む。アンチヒューズ層が破断していない間は、セルは、電気的に開回路となっている。アンチヒューズ層が破断すると、セルは、破断したアンチヒューズ層の電気抵抗と直列の電気的なダイオードとなる。メモリセルの例は米国特許第６，０３４，８８２号、米国特許第６，５２５，９５３号、米国特許第６，９５２，０４３号、米国特許第６，４２０，２１５号、米国特許第６，９５１，７８０号、及び、米国特許第７，０８１，３７７号に開示されている。
他の実施形態では、メモリセルは再書込み可能である。例えば、その全体が参照により組み込まれる米国特許出願公開第２００６／０２５０８３６号は、リバーシブル抵抗性スイッチング素子と直列に連結されたダイオードを備える再書込み可能な不揮発性メモリセルを記述している。リバーシブル抵抗性スイッチング素子は、２つまたはそれ以上の状態の間で可逆的に変化する抵抗性を有するリバーシブル抵抗性スイッチング材料を含んでいる。例えば、製造時において当初は高い抵抗状態であったリバーシブル抵抗性スイッチング材料は、第１電圧及び／又は電流の印加によって低い抵抗状態に変化し得る。第２電圧及び／又は電流を印加すると、リバーシブル抵抗性スイッチング材料は高い抵抗性の状態に戻る。或いは、製造時において当初は低い抵抗状態であったリバーシブル抵抗性スイッチング素子は、適切な電圧及び／又は電流の印加によって高い抵抗状態に可逆的に変化し得る。メモリセル内で用いられる場合、一方の抵抗状態がバイナリの「０」を表し、他方の抵抗状態がバイナリの「１」を表す。しかしながら、２値よりも大きなデータ／抵抗状態が用いられることもある。様々なリバーシブル抵抗性スイッチング材料やリバーシブル抵抗性スイッチング材料を用いたメモリセルの動作について、たとえば、米国特許出願公開第２００６／０２５０８３６号に記載があり、その全体は参照により本明細書に組み込まれる。幾つかの実施形態では、リバーシブル抵抗性スイッチング材料２３０は、金属酸化物から作られる。様々な異なる金属酸化物が用いられる。一例では、ニッケル酸化物が用いられる。
一実施形態では、電気抵抗を高い抵抗状態から低い抵抗状態へ切り換えるプロセスは、リバーシブル抵抗性スイッチング素子を「設定する」と称される。電気抵抗を低い抵抗状態から高い抵抗状態へ切り換えるプロセスは、リバーシブル抵抗性スイッチング素子を「リセットする」と称される。高い抵抗状態はバイナリデータの「０」に対応付けられ、低い抵抗状態はバイナリデータの「１」に対応付けられる。他の実施形態では、「設定」と「リセット」及び／又はデータの符号化は、逆に定義され得る。幾つかの実施形態では、抵抗性スイッチング素子が最初に「設定」される場合は通常の電圧よりも高い電圧が要求され、このことは「形成」（FORMING）動作と称される。
本明細書が開示する区分データ線の手法は、特定タイプのメモリセルが要求されるものではない。多くの異なるタイプのメモリセルを用いることができる。
前述したように、図２は、モノリシック３次元メモリアレイの一部を示している。図から判るように、ビット線２０６と２１０は、第１方向に沿って伸びるように配置されており、ワード線２０８は、ビット線に直交する第２方向に沿って伸びるように配置されている。メモリセルの付加的な層を有するメモリアレイは、ビット線とワード線の付加的な層を有する場合がある。支援回路（例えば、列制御回路１１０、行制御回路１２０、及び、システム制御論理回路１３０）は、支援回路の上方に実装されたメモリアレイとともに、基板表面の上に配置されている。図３は、集積回路の様々な層を描いており、基板の上方に位置するメモリアレイを示している。メモリアレイは、ビット線層ＢＬ０、ＢＬ１、及び、ＢＬ２と、ワード線層ＷＬ０、ＷＬ１を含む。他の実施形態では、付加的なビット線とワード線の層が実装され得る。半導体メモリシステムを実装する集積回路は、複数の金属層も備えており、それらの金属層は、支援回路の異なる素子の間、及び、支援回路とビット線とワード線の間で信号を伝達するのに用いられる。それらの金属層は、支援回路の上方に配置される。その支援回路は、メモリアレイの下方であり基板表面上に実装される。図３は、信号伝達に使われる２個の金属層Ｒ１、Ｒ２を示しているが、他の実施形態は、２個以外の数の金属層を含み得る。一例においては、それらの金属層Ｒ１とＲ２は、タングステン（単位面積当たり約１．５オーム）で形成されており、比較的に高い電気抵抗と高い電気容量の両者を有する。
メモリシステムの異なるコンポーネント間で信号を伝達するのに用いられる１個あるいはそれ以上の金属層を、メモリアレイの上方に配置させることができる。図３は、メモリアレイの上方の一つの金属層を示しており、それには上側金属層（Top Metal layer）と付してある。一例では、上側金属層（the top metal layer）は、アルミニウムあるいは銅（単位面積当たり約０．０５オーム）で作られている。上側金属層は、Ｒ１層やＲ２層よりも小さい電気抵抗と電気容量を有している。金属層Ｒ１とＲ２は、上側金属層と同じ材料では作られていない。金属層Ｒ１とＲ２に用いられる金属は、金属層Ｒ１、Ｒ２の上にメモリアレイを作るプロセスに耐える必要があるからである。
隣接する金属層の間に連結部を作るのにｖｉａを付加することができる。隣接しない層の間に連結部を作るのにはｚｉａを付加することができる。ｚｉａは、複数層（マルチレイヤ）のｖｉａであり、３以上の層を接続することができる（この場合ｚｉａは階段のようである）。
メモリアレイ１０２のようにメモリアレイを組み込んでいる集積回路は、通常、アレイを複数のサブアレイあるいはブロックに再分割している。複数のブロックは、例えば、１６個、３２個、あるいは異なる数のブロックを含む複数のベイ（格納部）にグループ化され得る。図４は、複数のベイ（例として、ベイ０、ベイ１、・・・ベイＮ）に分割されたメモリアレイ１０２の論理図を示している。実装形態が異なっていればベイの数も異なっていてよい。幾つかの実施形態では、ベイを一つだけ用いる。図５は、複数のブロック（ブロック０〜ブロック１５）に分割された一つのベイ（例えばベイ０）を示している。一つの実施形態では、一つのベイには１６個のブロックが含まれる。しかしながら、他の実施形態では、異なる数のブロックが用いられる。
よく用いられるように、一つのサブアレイ或いはブロックは、メモリセルの隣接したグループであり、デコーダ、ドライバ、センスアンプや入出力回路によっては通常は分離不能な隣接したワード線やビット線を有する。幾つかの理由からそのような手法が採用されている。例えば、大規模なアレイでは、ワード線やビット線の電気抵抗と電気容量に起因する、ワード線やビット線を横断的に下流へ伝播する信号遅延（例えばＲＣ遅延）が非常に顕著である。大規模アレイをより小さなサブアレイのグループにさらに分割し、各ワード線及び／又は各ビット線の長さを短くすることによって、そのようなＲＣ遅延を低減することができる。別の例では、メモリセルのグループへのアクセスに伴う電力が、所定のメモリサイクルにおいて同時にアクセスできるメモリセル数の上限を決定する。それゆえ、大規模なメモリアレイは、しばしば、複数のより小さいサブアレイに再分割され、同時にアクセスできるメモリセルの数が減じられる。集積回路は、１個以上のメモリアレイを含んでいる。
図５は、ブロック０のビット線のサブセットを示している。図３を参照すると理解されるように、基板はメモリアレイよりも幅が大きく、それゆえ、列制御回路１１０の一部がメモリアレイの下から突出し、ｚｉａとｖｉａを使ってＲ１、Ｒ２、上側金属層、及び、ビット線への接続を可能ならしめている。列制御回路１１０（デコーダとセンスアンプを含む）は、２セットの回路に分割されている。各セットは、集積回路の対向する２つの側面（Ａ側とＢ側）に配置されており、列制御回路１１０の回路の一方のセットはメモリアレイの第１側（Ａ側）から突出しており、列制御回路１１０の他方のセットはメモリアレイの反対側（Ｂ側）から突出している。一つのブロックに対するビット線の半数は、Ａ側に位置する列制御回路１１０の回路の一方のセットに接続されており、ビット線の他の半数は、Ｂ側に位置する列制御回路１１０の回路の他方のセットに接続されている。ビット線の２つのセットは、交互に配置され、一つおきのビット線がＡ側の列制御回路１１０に接続しており、それらのビット線の間に挟まれたビット線がＢ側の列制御回路１１０に接続している。２本の隣接するビット線がＡ側に接続し、それに続く次の２本のビット線がＢ側に接続するような態様が取り得る。このことはプロセスに依存する。
一実施形態では、各ブロックの下方、例えば、基板の表面に、２個のセンスアンプが配置されている。２個のセンスアンプの一方はＡ側の列制御回路１１０に接続されたビット線のためのものであり、センスアンプの他方はＢ側の列制御回路１１０に接続されたビット線のためのものである。一つのベイに１６ブロックを含むこの実施例においては、各側（Ａ側とＢ側）の夫々に１６個ずつ、計３２個のセンスアンプが一つのベイに備えられる。一実施形態では、ベイの一つの特徴として、ベイ内の全てのブロックが同じ３２個のセンスアップを共有する。このことは、プログラミング或いは読み出しに際して一つのベイ内の３２個のメモリセルが同時に選択され得ることを意味する。従って、そのメモリシステムは、３２個のメモリセルを選択するための回路と、３２個の選択されたメモリセルとセンスアンプの間で信号を伝達するための線を備えている必要がある。
以前のシステムでは、３２個の選択されたメモリセルとセンスアンプとの間で信号を伝達するためのグローバル伝達線は、比較的に大きな電気抵抗と電気容量を有する金属層Ｒ１又はＲ２に実装されていた。全体的な電気抵抗と電気容量を抑制するため、幾つかの以前の設計では、３２個の選択されたメモリセルとセンスアンプとの間の信号を伝達するグローバル伝達線の半数をＲ１（またはＲ２）に実装し、３２個の選択されたメモリセルとセンスアンプとの第で信号を伝達するためのグローバル伝達線の残り半数を上側金属層に実装することが行われていた。この手法は電気抵抗と電気容量を低減するが、その低減は高速動作に対しては十分とは言い難い。以前の実装においては、各々のグローバル伝達線は、全てのデコード用トランジスタのドレインに接続しており、そのことがその線に関連するトータルの電気容量を増大させていた。
選択されたメモリセルとセンスアンプの間のデータ線の電気抵抗と電気容量をさらに低減するために、区分データ線という手法が有用である。各セクション（区分）に対してローカルデータ線が備えられる。ここで、一つのセクションは１個、２個、４個といった数のブロックを含むことができる。そのローカルデータ線を適切なビット線に接続するのに選択回路が使われる。センスアンプの出力が、全てのベイに亘ってグローバルデータ線に供給される。そのグローバルデータ線を適切なローカルデータ線に接続するのに選択回路が使われる。
図６は、区分データ線技術を実装する一実施例の列制御回路１１０についての選択回路と伝達信号線の一部を描いた回路図である。この実施例では一つのベイに１６ブロックが含まれる。図では、３個のブロック、即ち、ブロック０、ブロック１、及び、ブロック１５の一部が描かれている。各ブロックは、アレイの一方側（例えば図５のＡ側）のセンスアンプにビット線を電気的に接続するための６４列の選択回路３００と、アレイの他方側（例えば図５のＢ側）のセンスアンプにビット線を接続するための６４列の選択回路を備えている。図６は、Ｂ側で接続する６４列の選択回路３００のみを示している。各ブロックは、それゆえ、ブロック毎に６４列×３２ビット線×２（上側と下側）＝４０９６ビット線を備えている。一実施形態では、３次元メモリアレイは、一つの層当たりに１０２４本のビット線を備えた４つの層を含む。デコード回路、ビット線、及び、層の他の配置もまた用いることができる。
図６の実施例において、各ブロックは、ローカルデータ線の自己の（自前の）セットを備えている。例えば、ブロック０は、ＳＥＬＢ０＜３１：０＞を含んでおり、ブロック１はＳＥＬＢ１＜３１：０＞を含んでおり、・・・、ブロック１５はＳＥＬＢ１５＜３１：０＞を含んでいる。ローカルデータ線ＳＥＬＢ０＜３１：０＞、ＳＥＬＢ１＜３１：０＞、・・・、ＳＥＬＢ１５＜３１：０＞は、夫々のブロックの下方で金属層Ｒ１に実装されており、また、ローカルデータ線は、夫々のブロックの幅の内側にのみ配線されている。特定の列のための選択回路３００は、その同じ列に対応する３２ビット線を３２本のローカルデータ線（ＳＥＬＢ０＜３１：０＞、ＳＥＬＢ１＜３１：０＞、・・・、又は、ＳＥＬＢ１５＜３１：０＞）のそれぞれに選択的に接続するのに用いられる。図６から理解されるように、選択回路３００の夫々は、列デコーダ１１２から選択信号ＣＤを受信し、その列に対応付けられた３２ビット線の一本からビット線接続を受信する。列デコーダ１１２からの選択入力に基づき、選択回路３００はそのビット線をローカルデータ線（たとえば、ＳＥＬＢ０＜３１：０＞、ＳＥＬＢ１＜３１：０＞、・・・、ＳＥＬＢ１５＜３１：０＞のそれぞれ１本に接続又は切断する。
図７は、選択回路３００の詳細を示す回路図である。図６では、例示の目的で、符号３０２を付して選択回路３００の一つを個別に表す。選択回路３０２は端子Ａ、Ｂ、及び、Ｃを備える。図７の回路図にも端子Ａ、Ｂ、及び、Ｃが示してある。端子Ａは列デコーダ１１２に接続され、列デコーダ１１２が選択回路３０２を制御するための選択信号ＣＤを送信できるようになっている。端子Ｂは夫々のビット線に接続されている。端子Ｃは各ローカルデータ線（例えば、ＳＥＬＢ０＜３１：０＞、ＳＥＬＢ１＜３１：０＞、又はＳＥＬＢ１５＜３１：０＞の中の一つ）に接続されている。図７はまた、非選択のビット線に対するグローバル線に相当する端子Ｄを示している。理解を助けるために、図６では、選択回路３００の端子Ｄの全てに対する接続は図示を省略しているが、本技術分野の当業者であれば、端子Ｄの全ては共通の非選択ビット線信号値に接続されていることが理解できるであろう。選択回路はビット線をローカルデータ線に電気的に接続し、ビット線とローカルデータ線が電気的に通信できるようにしている。選択回路がビット線をローカルデータ線に電気的に接続しないように構成されている場合、ビット線とデータ線が物理的には選択回路に接続されているとしても、そのビット線はローカルデータ線と通信することはできない。
それぞれの選択回路は、接続された２個のトランジスタ５８４、５８６、及び、キャパシタ５８８を含む。キャパシタ５８８は、回路内の実際の物理的なキャパシタではない。そうではなく、キャパシタ５８８は、ソースとウエルの間の寄生キャパシタを表している。端子Ａは、列デコーダ１１２をトランジスタ５８４と５８６のゲートに接続する。端子Ａにおける信号に基づき、端子Ｂに接続したビット線が、端子Ｃに接続したそれぞれのローカルデータ線（即ち、ＳＥＬＢ０＜３１：０＞、ＳＥＬＢ１＜３１：０＞、・・・、又は、ＳＥＬＢ１５＜３１：０＞のうちの１本）、又は、端子Ｄに接続した非選択ビット線と通信状態となる。各選択回路３００は、次の接続を伴って基板の表面に実装されている。その接続とは、ｚｉａを用いたビット線との接続と、金属層Ｒ１及び／又はＲ２を用いた列デコーダ１１２、ローカルデータ線、及び、非選択ビット線信号との接続である。
図６に戻り、列デコーダ１１２は、一つの列を選択し、適切な選択信号ＣＤによって、その選択した列に、選択を示す情報を送信する。これによって、選択された列は、夫々の３２本のビット線をローカルデータ線（ＳＥＬＢ０＜３１：０＞、ＳＥＬＢ１＜３１：０＞、・・・、又は、ＳＥＬＢ１５＜３１：０＞）に接続する。各ブロックは、１６個で一セットの２：１マルチプレクサ（ＭＵＸ）を有しており、それらは、ブロックに対応付けられており、そのブロックの下であって基板の上に配置されている。３２本で一セットのローカルデータ線の各セット（ＳＥＬＢ０＜３１：０＞、ＳＥＬＢ１＜３１：０＞、・・・、又は、ＳＥＬＢ１５＜３１：０＞）は、各ブロックの１６個で一セットの２：１マルチプレクサ（ＭＵＸ）に接続している。例えば、ブロック０では、第１番目のマルチプレクサがＳＥＬＢ０＜０＞とＳＥＬＢ０＜１６＞を受信し、第２番目のマルチプレクサがＳＥＬＢ０＜１＞とＳＥＬＢ０＜１７＞を受信し、・・・、第１６番目のマルチプレクサがＳＥＬＢ０＜１５＞とＳＥＬＢ０＜３１＞を受信する。各マルチプレクサは、列デコーダ１１２から選択信号（例えば信号Ｓ）を受信し、３２本のローカルデータ線のうちの１６本が選択される。一実施形態では、同一の選択信号Ｓが、一つのブロック（又はベイ）の全てのマルチプレクサ（ＭＵＸ）に供給され、（例えば）ＳＥＬＢ０＜１５：０＞とＳＥＬＢ＜１６：３１＞のいずれかが選択される。
一実施形態では、マルチプレクサは、非選択のＳＥＬＢにバイアスを加える機能を含む。
１６本の選択されたローカルデータ線は、グローバルデータ線ＧＳＥＬＢ［１５：０］に接続される。例えば、ＳＥＬＢ０＜０＞がＧＳＥＬＢ［０］に接続され、ＳＥＬＢ０＜１＞がＧＳＥＬＢ［１］に接続される、などである。あるいは、ＳＥＬＢ０＜１６＞がＧＳＥＬＢ［０］に接続され、ＳＥＬＢ０＜１７＞がＧＳＥＬＢ［１］に接続される、などである。グローバルデータ線ＧＳＥＬＢ［１５：０］は、上側金属層に実装される。また、グローバルデータ線ＧＳＥＬＢ［１５：０］とマルチプレクサ（ＭＵＸ）との接続は、ｚｉａ（或いはｖｉａ）を用いて作られている。グローバルデータ線ＧＳＥＬＢ［１５：０］は、ベイ全体に亘って配線されており、各ベイはグローバルデータ線の自己の（自前の）セットを有している。複数のグローバルデータ線の間のカップリングを低減するために、上側金属層を絶縁する様々な手段が採用され得る。
グローバルデータ線ＧＳＥＬＢ［１５：０］の夫々は、センスアンプの一つと接続されている。例えば、ブロック０の下方に配置されているセンスアンプの出力Ｓｅｎｓｅ−Ａｍｐ０はＧＳＥＬＢ［０］に接続され、ブロック１の下方に配置されているセンスアンプの出力Ｓｅｎｓｅ−Ａｍｐ１はＧＳＥＬＢ［１］に接続され、・・・、ブロック１５の下方に配置されているセンスアンプの出力Ｓｅｎｓｅ−Ａｍｐ１５はＧＳＥＬＢ［１５］に接続される。それゆえ、特定のセンスアンプの出力は、１本のグローバルデータ線に接続され、次いで１個のマルチプレクサを経由して１本のローカルデータ線に接続され、そして、１個の選択回路を経由して１本のビット線に接続される。グローバルデータ線は上側金属層に実装されており、その上側金属層は金属層Ｒ１、Ｒ２よりも顕著に電気抵抗が小さいので、センスアンプからメモリセルまでの信号経路の電気抵抗が低くなる。デコードする線が接しているトランジスタであって「オフ」状態のトランジスタの数がほぼ１／１６に減じられているので（従来はベイ内の全てのトランジスタが接続されていたが、現在はブロック内で一つだけである）、電気容量もまた低減される。区分データ線を採用することによって、及び、各データ線（ＳＥＬＢ）に対するビット線を駆動するものの数を減じることによって、ビット線ドライバのトータル寄生キャパシタンス（ソース／ウエル寄生キャパシタンス）が低減される。
前述したように、図６は、ブロックの一方の側（例えばＢ側）のセンスアンプへの接続経路のみを示している。図６に示されているものに加えて、各ブロックについてのローカルデータ線の他方のセット、各ベイについてのグローバルデータ線の他のセット、及び、各ベイについてのセンスアンプの他のセットが存在する。従って、選択されたブロックは、６４本の選択されたビット線に対応付けられており、その６４本のビット線は、６４本のローカルデータ線に接続されており、その６４本のローカルデータ線に対して、３２個のマルチプレクサが３２本ローカルデータ線を選択して３２本のグローバルデータ線に接続する。３２本のグローバルデータ線は、その特定のベイに対応付けられた３２個のセンスアンプに接続される。
一つのベイの中の１６ブロックの選択、一つの列内の６４本のビット線、６４本のローカルデータ線を使うこと、及び、３２本のグローバルデータ線は、実施形態の中の一つのセットである。他の実施形態では、夫々の事項について異なる数のものを採用してもよい。加えて、ローカルデータ線の数は、（例えば、４８或いは９６といった）非バイナリのものであってもよい。
メモリシステムが、マルチプレクサと追加的な信号線のためのスペースが限られた集積回路に実装されている場合、複数のブロックがローカルデータ線のセットを共有するものであってもよい。図８は、ローカルデータ線の複数セットの夫々が２個のブロックで共有されている実施形態の例を示している。図９は、ローカルデータ線の複数セットの夫々が４個のブロックで共有されている他の実施形態の例を示している。他の実施形態では、ローカルデータ線の一つのセットを上記と異なる数のブロックで共有してもよい。
図８は、一つのベイを構成する１６個のブロックを示している。図６と同様に、図８は、一方の側（例えばＢ側）に接続する選択回路と伝達信号線のみを示している。図８の実施形態では、データ線の一つのセットは２個のブロックで共有されている。例えば、ＳＥＬＢＡ＜３１：０＞はブロック０とブロック１によって共有されており、ＳＥＬＢＢ＜３１：０＞（不図示）はブロック２とブロック３によって共有されており、・・・、及び、ＳＥＬＢＨ＜３１：０＞はブロック１４とブロック１５によって共有されている。ローカルデータ線の各セットは、対応するブロックの下方の空間にて金属層Ｒ１及び／又は金属層Ｒ２に実装されている。例えば、ＳＥＬＢＡ＜３１：０＞は、ブロック０とブロック１の下方に実装されている。図８は、各ブロックに対する６４個の列を示しており、各列は３２個の選択回路３００を含んでおり、その３２個の選択回路３００はローカルデータ線に接続すべき３２本のビット線を選択するものである。
ローカルデータ線は１６個のマルチプレクサ（ＭＵＸ）に接続されている。１６個のマルチプレクサのうちの８個は、２個のブロックの第１番目のブロックに対応付けられ、その下に配置されており、他の８個のマルチプレクサは２個のブロックの第２番目のブロックに対応付けられ、その下に配置されている。例えば、ＳＥＬＢＡ線の１６本はブロック０の下のマルチプレクサ（ＭＵＸ）に接続されており、ＳＥＬＢＡ線の別の１６本はブロック１の下のマルチプレクサ（ＭＵＸ）に接続されている。列デコーダ１１２からの選択信号に応答して、３２本のローカルデータ線のうちの１６本は、グローバルデータ線ＧＳＥＬＢ［１５：０］に接続される。
グローバルデータ線ＧＳＥＬＢ［１５：０］の夫々は、センスアンプ群の一つに接続されている。例えば、ブロック０の下方に配置されたセンスアンプの出力Ｓｅｎｓｅ−Ａｍｐ０は、ＧＳＥＬＢ［０］に接続され、ブロック１の下方に配置されたセンスアンプの出力Ｓｅｎｓｅ−Ａｍｐ１は、ＧＳＥＬＢ［１］に接続され、・・・、及び、ブロック１５の下方に配置されたセンスアンプの出力Ｓｅｎｓｅ−Ａｍｐ１５は、ＧＳＥＬＢ［１５］に接続されている。それゆえ、特定のセンスアンプの出力は、１本のグローバルデータ線に接続され、次いで１個のマルチプレクサを経由して１本のローカルデータ線に接続され、そして、１個の選択回路を経由して１本のビット線に接続される。
前述したように、図８は、ブロックの一方の側（例えばＢ側）のセンスアンプへの接続経路のみを示している。それゆえ、図８に示されているものに加えて、各一対のブロックに対するローカルデータ線の他のセット、各ベイに対するグローバルデータ線の他のセット、及び、各ベイに対するセンスアンプの他のセットが存在する。
２個のブロックがローカルデータ線の一つのセットを共有することによって、マルチプレクサの数と、マルチプレクサと通信する信号線の数を低減することができる。
図９は、４個のブロックがローカルデータ線の一つのセットを共有する実施形態を示している。それゆえ、各ベイ（夫々は１６ブロックを含む）はローカルデータ線を４セット備えており、それらはそのベイのグローバルデータ線の一つのセットに選択的に接続される。理解を助けるために、図９は、４個のブロック、即ち、ブロック０、ブロック１、ブロック２、及び、ブロック３のみを示しており、それら４個のブロックはローカルデータ線ＳＥＬＢ＜０：３２＞を共有する。ローカルデータ線ＳＥＬＢ＜０：３２＞は、ブロック０から３の下で金属層Ｒ１又は金属層Ｒ２に実装されている。
図６と同様に、図９は、一方の側（例えばＢ側）に接続する選択回路と伝達信号線のみを示している。図９は、各ブロックに対する６４個の列を示しており、各列は３２個の選択回路３００を含んでおり、その選択回路３００はローカルデータ線にＳＥＬＢに接続すべき３２本のビット線を選択するものである。
ローカルデータ線は１６個のマルチプレクサ（ＭＵＸ）に接続されている。１６個のマルチプレクサのうちの４個は、４個のブロックに対応付けられそれらブロックの下に配置されている。例えば、ＳＥＬＢの線の８本はブロック０の下のマルチプレクサ（ＭＵＸ）に接続されており、ＳＥＬＢの線の他の８本はブロック１の下のマルチプレクサ（ＭＵＸ）に接続されており、ＳＥＬＢの線のさらに他の８本はブロック２の下のマルチプレクサ（ＭＵＸ）に接続されており、ＳＥＬＢの線の残りの８本はブロック３の下のマルチプレクサ（ＭＵＸ）に接続されている。列デコーダ１１２からの選択信号に応答して、３２本のローカルデータ線ＳＥＬＢ＜３１：０＞のうちの１６本が、グローバルデータ線ＧＳＥＬＢ［１５：０］に接続される。
グローバルデータ線ＧＳＥＬＢ［１５：０］の各々は、センスアンプ群の一つに接続される。例えば、ブロック０の下方に配置されたセンスアンプの出力Ｓｅｎｓｅ−Ａｍｐ０は、ＧＳＥＬＢ［０］に接続され、ブロック１の下方に配置されたセンスアンプの出力Ｓｅｎｓｅ−Ａｍｐ１は、ＧＳＥＬＢ［１］に接続され、・・・、及び、ブロック１５の下方に配置されたセンスアンプの出力Ｓｅｎｓｅ−Ａｍｐ１５は、ＧＳＥＬＢ［１５］に接続される。それゆえ、特定のセンスアンプの出力は、１本のグローバルデータ線に接続され、次いで１個のマルチプレクサを経由して１本のローカルデータ線に接続され、そして、１個の選択回路を経由して１本のビット線に接続される。
前述したように、図９は、ブロックの一方の側（例えばＢ側）のセンスアンプへの接続経路のみを示している。それゆえ、図９に示されているものに加えて、ブロックの各グループに対するローカルデータ線の他のセット、各ベイに対するグローバルデータ線の他のセット、及び、各ベイに対するセンスアンプの他のセットが存在する。４個のブロックがローカルデータ線の一つのセットを共有することによって、マルチプレクサの数と、マルチプレクサと通信する信号線の数を低減することができる。他の実施形態では、８個、１６個、或いは他の数のブロックがローカルデータ線の一つのセットを共有する。
２個の端子を有する再書込み可能のメモリの幾つかの実施形態では、センスアンプは、読み出し動作中に、高い電圧（たとえば１．５Ｖ）となるように選択されたビット線にバイアスを加え、選択されたメモリセルをセンシングする。選択されたワード線は、より低い電圧（たとえば０Ｖ）となるようにバイアスが加えられる。選択されたビット線から多数の非選択ワード線へのセンシング漏れ電流を防止するため、非選択のワード線は、選択されたビット線と同じ電圧（例えば、１．５Ｖ）となるようにバイアスが加えられる。非選択ビット線から選択されたワード線への漏れ電流を防止するため、非選択のビット線は、選択されたビット線と同じ電圧（たとえば０Ｖ）となるようにバイアスが加えられる。
プログラム動作（設定／リセット／形成）においても、読み出し動作のときと同様に、メモリアレイにはバイアスが加えられる。主たる相違は電圧範囲である。選択されたビット線には、最も高い電圧：ＶＷＲ（例えば「形成」においては８Ｖ）となるようなバイアスが要求される。選択されたワード線にはＶＳＳとなるようにバイアスが加えられる。非選択の全てのビット線には、ＶＵＢ（例えば０．７Ｖ）となるようにバイアスが加えられる。非選択の全てのワード線には、ＶＵＸ（例えば「形成」においては７．５Ｖ）となるようにバイアスが加えられる。「設定」と「リセット」の動作については、電圧範囲は２−５ボルトである。データ記憶素子内にリバーシブル抵抗性スイッチング材料を用いた実施態様においては、「設定」動作ではリバーシブル抵抗性スイッチング材料を低抵抗状態とし、「リセット」動作ではリバーシブル抵抗性スイッチング材料を高抵抗状態とし、「形成」動作では最初の「設定」動作（最初の「設定」動作では、後続の「設定」動作における電圧よりも高い電圧が要求される）である。他の手法も採用し得る。
オンチップ電荷ポンプのために要求される最大電圧を低減するために、図７に示されているように（トランジスタ５８４を参照）、ビット線ドライバ回路は、選択されたビット線の電圧をＰＭＯＳトランジスタを通じてパスするように設計されている。読み出し動作中に印加される電圧はそれ以前の電圧よりも低くすることが提案される。このことは、選択されたビット線のドライバ（即ち、選択回路）のＰＭＯＳトランジスタ（即ち、図７のトランジスタ５８４）は、ＶＳＳ（０Ｖ）にバイアスされたゲートに対しては十分なＲＥＡＤ電流（例えば１ｕＡ）を与えることができない、という課題を生じる。ローカルデータ線を選択されたビット線に接続することの別の短所として、センスアンプの出力ノードにカップリングしたＮウエルのバイアスされた電圧（ＶＵＸ）のノイズがある。４Ｋを超える非選択ビット線ドライバがあり、それらは、読み出し動作の最中にセンシングエラーを起こすのに十分な（ＶＵＸからの）ノイズを生じる可能性がある。このカップリングは、ビット線ドライバの寄生キャパシタンスを通じて生じる。
上記した課題が存在する実施形態に対して、図１０に示す回路がその解決を与える。図１０は、３次元メモリアレイの（多数のメモリセルの中の）４個のメモリセルＨ、Ｆ、Ｓ、Ｕを示している。図１０の例は、メモリ動作（読み出し又はプログラム）においてメモリセルＳが選択されたところを示している。図１０は、２個のワード線ドライバ（ＷＬ−ドライバ）と２個のビット線ドライバ（ＢＬ−ドライバ）を示している。
図１０の実施例は、前述した選択回路３００の代わりにビット線ドライバ／選択回路３１０を備えている。選択回路３１０は、プログラム動作中（ＰＲＯＧ）には、ＰＭＯＳトランジスタ３２０を介して関連する選択（された）ビット線を第１ローカルデータ線ＳＥＬＢに接続し、読み出し動作中（ＲＥＡＤ）には、ＮＭＯＳトランジスタ３２２を介して関連する選択（された）ビット線を第２ローカルデータ線（ＳＥＬＢＮ）に接続する。
付加的なＮＭＯＳトランジスタ３２４が、ビット線と非選択のビット線電圧の間で選択回路３１０に付加されている。トランジスタ３２４のゲート信号ＸＣＳＥＬは、読み出し動作中にはＰＭＯＳトランジスタ３２０の反転論理に相当する。選択（された）ビット線に対する選択回路３１０においては、ＣＳＥＬ（トランジスタ３２０と３２２のゲート）はＨＩＧＨ電圧（例えば３．５Ｖ）であり、センスアンプの出力（ＳＥＬＢＮ）は、ＮＭＯＳトランジスタ３２２を介して選択（された）ビット線に接続される。非選択ビット線に対する選択回路３１０においては、ＣＳＥＬはＬＯＷ電圧（例えば０Ｖ）でありＸＣＥＬはＨＩＧＨ電圧である。それゆえ、ＮＭＯＳトランジスタ３２４を介して、非選択ビット線には非選択時の電圧（ＶＵＢ＝０Ｖ）が与えられる。
プログラム動作中は、最大電圧（例えば２〜８Ｖ）が選択ビット線に印加され得る状態でなくてはならない。センスアンプの出力は、ＰＭＯＳトランジスタ３２０のソース（「ＳＥＬＢ」が付されている）に接続される。選択回路３１０が選択された場合（ＣＳＥＬ＝ＶＳＳ）、センスアンプの出力電圧ＶＷＲ（例えば６Ｖ）が、ＰＭＯＳトランジスタ３２０を介して選択されたビット線に供給される。ビット線が非選択の場合（ＣＳＬ＝ＶＷＲ）、ＣＳＥＬが６ＶでＸＣＳＥＬが６ＶとなったＮＭＯＳトランジスタ３２２を通じて、ビット線は（約０．７Ｖに）引き下げられる。
図１１は、図１０で示した技術を活用するように適応させた一つのベイの一つのブロックについての選択回路と伝達信号群を示した図である。各ブロック（又は、一対のブロック、又は、ブロックの他のグループ）に１セットのローカルデータ線ＳＥＬＢを備えるのに代えて、各ブロック（又は一対のブロック、又は、ブロックの他のグループ）には、２セットのローカルデータ線ＳＥＬＢとＳＥＬＢＮが備えられている。例えば、図１１に示すブロック０は、ローカルデータ線ＳＥＬＢ＜３１：０＞とＳＥＬＢＮ＜３１：０＞を備えている。１セットのデータ線ＳＥＬＢ＜３１：０＞は、プログラム動作において選択されたビット線のために電圧を与えるのに用いられる。一セットのデータ線ＳＥＬＢＮ＜３１：０＞は、読み出し動作において選択されたビット線のために電圧を与えるのに用いられる。
基板上であって各ブロックの下には、１セット１４個の４：１マルチプレクサ３８０が配置されている。各マルチプレクサ３８０の２つの入力端にはローカルデータ線ＳＥＬＢの２本が接続され、各マルチプレクサ３８０の残りの２つの入力端にはローカルデータ線ＳＥＬＢＮの２本が接続される。例えば、図１１に示された第１番目のマルチプレクサ（左端のマルチプレクサ）は、ＳＥＬＢ＜０＞、ＳＥＬＢ＜１６＞、ＳＥＬＢＮ＜０＞、及び、ＳＥＬＢＮ＜１６＞に接続されている。各マルチプレクサ３２０は、列制御回路１１０から選択信号を受信し、それによって、４本のローカルデータ線のなかの１本を選択し、対応付けられたグローバルデータ線に接続する。複数のマルチプレクサ３８０に接続された６４本のローカルデータ線のうちの１６本が、複数のマルチプレクサ３８０によってＧＳＥＬＢ［１５：０］に接続される。一実施形態では、列制御回路１１０からの選択信号によって、一セット１６個のマルチプレクサが、ＳＥＬＢ＜１５：０＞、ＳＥＬＢ＜３１：１６＞、ＳＥＬＢＮ＜１５：０＞、又は、ＳＥＬＢＮ＜３１：１６＞のいずれかを選択する。
図１１は、ブロック０の一方の側（例えばＢ側）のセンスアンプへの接続経路のみを示している。それゆえ、図１１に示されているものに加えて、各ブロックに対するローカルデータ線の他のセット、各ベイに対するグローバルデータ線の他のセット、及び、各ベイに対するセンスアンプの他のセットが存在する。
図１２Ａは、マルチプレクサ３８０の回路の一例を示している。この回路図は、４個のＮＡＮＤゲート（４０２、４０４、４０６、及び、４０８）、１６個のトランジスタ（４２０、４２２、４２４、４２６、４２８、４３０、４３２、４３４、４３６、４３８、４４０、４４２、４４４、４４６、４４８、及び、４５０）、及び、４個のインバータ（４６０、４６２、４６４、及び、４６６）を示している。図１２Ｂは、図１２Ａの回路の動作を説明するテーブルである。ＭＡＤ［１：０］、ＲＥＡＤ、ＸＲＥＡＤ、及び、ＸＤＩＳの信号に基づき、４本のローカルデータ線（ＳＥＬＢ［ｉ］、ＳＥＬＢ［ｊ］、ＳＥＬＢＮ［ｉ］、及び、ＳＥＬＢＮ［ｊ］）のうちの１本が選択的にグローバルデータ線ＧＳＥＬＢ［ｉ］に接続される。
図１２Ａは、ＭＡＤ［０］、ＲＥＡＤ、及び、ＸＤＩＳの信号を受けて出力をトランジスタ４２０、４２２、及び、インバータ４６０へ供給するＮＡＮＤゲート４０２を示している。インバータ４６０の出力は、トランジスタ４２６へ供給される。トランジスタ４２０もまた、ＧＳＥＬＢ［ｉ］とＳＥＬＢＮ［ｉ］に接続されている。トランジスタ４２２もまた、ＳＥＬＢＮ［ｉ］とトランジスタ４２４に接続されている。トランジスタ４２４もまた、ＶＵＢとＸＤＩＳに接続されている。トランジスタ４２６もまた、ＳＥＬＢＮ［ｉ］とＧＳＥＬＢ［ｉ］に接続されている。
ＮＡＮＤゲート４０４は、ＭＡＤ［１］、ＲＥＡＤ、及び、ＸＤＩＳの信号を受けて出力をトランジスタ４２８、トランジスタ４３０、及び、インバータ４６２に供給する。インバータ４６２の出力はトランジスタ４３４に供給される。トランジスタ４２８もまた、ＧＳＥＬＢ［ｉ］とＳＥＬＢＮ［ｊ］に接続されている。トランジスタ４３０もまた、ＳＥＬＢＮ［ｊ］とトランジスタ４３２に接続されている。トランジスタ４３２もまた、ＶＵＢとＸＤＩＳに接続されている。トランジスタ４３４もまた、ＳＥＬＢＮ［ｊ］とＧＳＥＬＢ［ｉ］に接続されている。
ＮＡＮＤゲート４０６は、ＭＡＤ［０］、ＸＲＥＡＤ、及び、ＸＤＩＳの信号を受けて出力をトランジスタ４３６、トランジスタ４３８、及び、インバータ４６４へ供給する。インバータ４６４の出力はトランジスタ４２に供給される。トランジスタ４３６もまた、ＧＳＥＬＢ［ｉ］とＳＥＬＢ［ｉ］に接続されている。トランジスタ４３８もまた、ＳＥＬＢ［ｉ］とトランジスタ４４０に接続されている。トランジスタ４４０もまた、ＶＵＢとＸＤＩＳに接続されている。トランジスタ４４２もまた、ＳＥＬＢ［ｉ］とＧＳＥＬＢ［ｉ］に接続されている。
ＮＡＮＤゲート４０８は、ＭＡＤ［１］、ＸＲＥＡＤ、及び、ＸＤＩＳの信号を受けて出力をトランジスタ４４４、トランジスタ４４６、及び、インバータ４６６へ供給する。インバータ４６６の出力はトランジスタ４５０に供給される。トランジスタ４４４もまた、ＧＳＥＬＢ［ｉ］とＳＥＬＢ［ｊ］に接続されている。トランジスタ４４６もまた、ＳＥＬＢ［ｊ］とトランジスタ４４８に接続されている。トランジスタ４４８もまた、ＶＵＢとＸＤＩＳに接続されている。トランジスタ４５０もまた、ＳＥＬＢＮ［ｉ］とＧＳＥＬＢ［ｉ］に接続されている。
図１３は、本明細書で説明された選択回路とデコーディングの動作を説明するフローチャートである。ステップ６０２では、一つのベイが選択される。幾つかの実施形態では、同時動作に対して２以上のベイを選択することも可能である。ステップ６０４では、メモリ動作のために選択されたベイの中の一つのブロックが選択される。ステップ６０６では、適切なワード線（複数の場合あり）が選択される。ステップ６０８では、前述したマルチプレクサを使ってローカルデータ線のサブセットが選択され、そして、ローカルデータ線のサブセットがそのベイに対するグローバルデータ線に接続される。それらのグローバルデータ線は、適切なセンスアンプ又は他の関連する回路と通信する。ステップ６１０では、前述したように、選択されたブロックの中の列の一つが選択され、その列に対するビット線がローカルデータ線の適切なセットと接続される。ステップ６１２では、選択されたビット線、選択されたワード線、非選択のビット線、及び、非選択のワード線に適切な信号が与えられる。ステップ６１４では、目的の読み出し又はプログラム動作が実行される。その動作には、メモリシステムと通信しているホストデバイスへの結果（読み出したデータ、或いは、プログラミングの良否）の通知が含まれる。これらのステップは、別の順序で実行されてもよい。プログラミング又は読み出しの精確な手順は、用いているメモリセルのタイプに依存する。本明細書に記述された技術は、多様なタイプのメモリセルやメモリアーキテクチャに適用することが可能である。
以上、本発明の詳細を説明したが、それらは例示と説明のために提示したものであり、ここに開示した詳細な形式に発明を限定するものではなく、上記に教示した範囲で様々に変形し変更し得る。説明した実施例は、本発明の原理を説明するのに最も適したものが選ばれており、その具体的な適用に際しては、本技術分野の当業者によって、本発明を活用するのに特定の用途に適用するように様々な実施態様とそれらの変形がなされ得る。本発明の技術的範囲は、ここに付した特許請求の範囲によって定められる。

Claims (11)

  1. 複数のデータ記憶素子と、
    複数のデータ記憶素子の内側に配置されており、複数のデータ記憶素子と通信する複数の信号線と、
    複数のデータ記憶素子の外側に配置されている複数のローカルデータ線であり、前記ローカルデータ線の異なるサブセットが、前記信号線を介して、前記データ記憶素子の異なるサブセットと選択的に通信する複数のローカルデータ線と、
    複数のデータ記憶素子の外側に配置されており、ローカルデータ線の複数のサブセットと選択的に通信する複数のグローバルデータ線と、
    グローバルデータ線に接続されている制御回路と、
    を備えており、
    複数のデータ記憶素子は、基板の表面の上方であって制御回路の上方に位置しており、
    ローカルデータ線は、複数のデータ記憶素子と基板の表面との間に配置されており、
    グローバルデータ線は、複数のデータ記憶素子の上方に位置している、データ記憶システム。
  2. ローカルデータ線は、複数のデータ記憶素子の下方に位置する少なくとも一つの金属層内に配置されており、
    グローバルデータ線は、複数のデータ記憶素子の上方に位置する少なくとも一つの金属層内に配置されている、
    ことを特徴とする請求項１のデータ記憶システム。
  3. 信号線はビット線であり、
    複数のデータ記憶素子は、モノリシック３次元メモリアレイである、
    ことを特徴とする請求項１又は２に記載のデータ記憶システム。
  4. 信号線とローカルデータ線とに接続されており、信号線をローカルデータ線に選択的に電気的に接続する選択回路第１グループを、さらに備える請求項１から３のいずれか１項に記載のデータ記憶システム。
  5. ローカルデータ線の複数のサブセットとグローバルデータ線とに接続されており、ローカルデータ線の複数のサブセットをグローバルデータ線に選択的に電気的に接続する選択回路第２グループを、さらに備える請求項４のデータ記憶システム。
  6. 複数のデータ記憶素子は複数のベイに分けられて配置されており、
    各ベイは複数のブロックを含んでおり、
    各ブロックは複数のデータ記憶素子を含んでおり、
    各ブロックは、関連付けられた選択回路第１グループのサブセットと関連付けられた信号線のサブセットを介して、ローカルデータ線の異なるサブセットに接続されている、
    ことを特徴とする請求項４又は５に記載のデータ記憶システム。
  7. 複数のデータ記憶素子は複数のベイの中に配置されており、
    各ベイは複数のブロックを含んでおり、
    各ブロックは複数のデータ記憶素子を含んでおり、
    複数のブロックは、各グループが１個以上のブロックを含むようにグループ化されており、
    複数のブロックの各グループは、関連付けられた選択回路第１グループのサブセットと関連付けられた信号線のサブセットを介して、ローカルデータ線の異なるサブセットに接続されている、
    ことを特徴とする請求項４又は５に記載のデータ記憶システム。
  8. 複数のデータ記憶素子は複数のベイの中に配置されており、
    各ベイは複数のブロックを含んでおり、
    各ブロックは複数のデータ記憶素子を含んでおり、
    各ブロックは、関連付けられた選択回路第１グループのサブセットと関連付けられた信号線のサブセットを介して、ローカルデータ線の異なる第１サブセットに接続されており、
    各ブロックは、関連付けられた選択回路第１グループのサブセットと関連付けられた信号線のサブセットを介して、ローカルデータ線の異なる第２サブセットに接続されており、
    ローカルデータ線の第１サブセットはプログラミングに用いられ、ローカルデータ線の第２サブセットは読み出しに用いられるものである、
    ことを特徴とする請求項４又は５に記載のデータ記憶システム。
  9. データ記憶システムの動作方法であり、
    信号線がローカルデータ線の一セットと通信するように、信号線の一セットをローカルデータ線の一セットに電気的に接続するステップ；ここで、信号線は複数のデータ記憶素子の第１サブセットと通信し、ローカルデータ線の一セットは複数のデータ記憶素子の外側に配置されており、
    ローカルデータ線の前記サブセットは、グローバルデータ線の前記セットと通信するように、ローカルデータ線のサブセットを選択し、グローバルデータ線のセットと電気的に接続するステップ；ここで、グローバルデータ線は、複数のデータ記憶素子の外側に配置されており、制御回路に接続されており、他のローカルデータ線にも接続されており、
    制御回路を用いて、データ記憶素子の第１サブセットの少なくとも一部に対してメモリ動作を実行するステップ；
    を含んでおり、
    複数のデータ記憶素子は、基板の表面の上方であって制御回路の上方に位置しており、
    ローカルデータ線は、複数のデータ記憶素子と基板の表面との間に配置されており、
    グローバルデータ線は、複数のデータ記憶素子の上方に位置している、
    データ記憶システムの動作方法。
  10. 複数のデータ記憶素子は、モノリシック３次元メモリアレイであり、
    ローカルデータ線のセットは、モノリシック３次元メモリアレイの下方に位置する少なくとも一つの金属層内に配置されており、
    グローバルデータ線は、モノリシック３次元メモリアレイの上方に位置する少なくとも一つの金属層内に配置されている、
    ことを特徴とする請求項９に記載の方法。
  11. 信号線のセットをローカルデータ線のセットに電気的に接続する前記ステップは、ローカルデータ線のセットと信号線のセットに接続されている選択回路に選択信号を送信するステップを含み、
    ローカルデータ線のサブセットを選択してグローバルデータ線のセットに電気的に接続する前記ステップは、グローバルデータ線のセットとローカルデータ線のセットに接続されているマルチプレクサ回路に選択信号を送信するステップを含む、
    ことを特徴とする請求項９に記載の方法。
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