CN102132352B - 具有组装数据线的存储器系统 - Google Patents

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Abstract

一种存储系统包括三维存储器阵列，该三维存储器阵列具有被分组成块的多层非易失性存储元件。块被分组成隔区。该存储系统包括与存储元件通信的第一类型的阵列线、与存储元件通信的第二类型的阵列线、以及感测放大器。每个块位置上(geographically)与两个感测放大器相关联，并且具体隔区的所有块共享与该具体隔区的块相关联的一组感测放大器。该系统包括在三维存储器阵列以下一个或多个传送金属层中的局部数据线的多个集合、以及在该三维存储器阵列以上的一个或多个顶部金属层中的全局数据线的多个集合。一个或多个块的每个集合包括局部数据线的一个集合。每个隔区包括连接到与各个隔区的块相关联的该组感测放大器的全局数据线的一个集合。每个块包括第一选择电路的子集，用于选择性地将第一类型的阵列线的子集耦接到各个局部数据线。每块包括第二选择电路的子集，用于选择性地将各个局部数据线的子集耦接到与相应隔区相关联的全局数据线。

Description

具有组装数据线的存储器系统
相关申请的交叉引用
本申请要求在2008年8月25日提交的、Thomas Yan和Luca Fasoli的美国临时申请No.61091720“Memory System With Sectional Data Lines”的权益，其通过引用合并于此。
技术领域
本发明涉及数据存储的技术。
背景技术
半导体处理技术和存储器单元技术进来的发展继续增加在集成电路存储器阵列中实现的密度。例如，某些存储器阵列可能被制造为具有接近具体字线互连层的最小特征大小(F)和最小特征间隔的字线以及还具有接近具体位线互连层的最小特征宽度和最小特征间隔的位线。此外，具有多于一个平面或级别的存储器单元的三维存储器阵列已经被制造为在每个存储器平面上实现所谓的4F2存储器单元。在Johnson的题为“Vertically Stacked FieldProgrammable Nonvolatile Memory and Method of Fabrication”的美国专利No.6034882中和Zhang的题为“Three-Dimensional Read-Only Memory Array”的美国专利No.5835396中描述了示例三维存储器阵列。
当每条位线和字线上的存储器单元的数量大时，三维存储器阵列最有效。该单元的数量经常被称作位线或字线的扇出(N)。大的扇出降低每个存储器层和下面的电路上的阵列线之间的垂直连接的数量。这些垂直连接不能位于每个层的各个存储器单元之下，因此可能极大地增加芯片面积。但是大的扇出经常具有取决于使用的存储器单元技术的电学缺点。例如，阵列线的电容和阵列线的电阻可能增加，每单元的泄漏可能导致功率消耗增加。如果位线路径上的电阻太高，则可能经历电压降。位线路径上的电容将影响感测速度。
发明内容
公开了降低位线路径的电容和电阻的组装数据线方案。
一个实施例包括：多个数据存储元件；多条信号线，位于所述多个数据存储元件内，并与所述多个数据存储元件通信；多条局部数据线，在所述多个数据存储元件以外(所述局部数据线的不同子集经由所述信号线选择性地与所述数据存储元件的不同子集通信)；多条全局数据线，在所述多个数据存储元件以外，并选择性地与所述局部数据线的多个子集通信；以及控制电路，连接到所述全局数据线。
一个实施例包括：存储器阵列，包括多个数据存储元件；多条信号线，位于所述存储器阵列中，并与所述存储元件通信；多条局部数据线，在存储器中里以外并选择性地与所述信号线通信；多条全局数据线，在所述存储器阵列以外；以及控制电路，连接到所述全局数据线。局部数据线的第一子集选择性地与数据存储元件的第一子集通信，并且不与其它数据存储元件通信。局部数据线的第二子集选择性地与数据存储元件的第二子集通信，并且不与其它数据存储元件通信。全局数据线选择性地与局部数据线的第一子集以及局部数据线的第二子集通信。
一个实施例包括：多个数据存储元件，构成单片三维存储器阵列；多条位线，位于所述存储器阵列中并连接到数据存储元件；多条字线，位于存储器阵列中并连接到数据存储元件；多条局部数据线，在存储器阵列以下的至少一个金属层中；第一组选择电路，用于选择性地将位线连接到局部数据线；第二组选择电路，用于选择性地将局部数据线连接到全局数据线；子线控制电路，与字线通信；以及多个感测放大器，位于存储器阵列以下并连接到全局数据线。
一个实施例包括：按组布置的多个非易失性存储元件；控制线，与所述非易失性存储元件通信；第一局部数据线的多个集合，使得每组包括其自己的第一局部数据线的集合；全局数据线的集合；第一选择电路，使得每组包括所述第一选择电路的一个不同子集，用于选择性地将所述控制线的子集电连接到各个组的第一局部数据线；第二选择电路，所述第二选择电路选择性地将各组的所述第一局部数据线的子集电连接到所述全局数据线；以及控制电路，与所述全局数据线通信。
一个实施例包括用于操作数据存储系统的方法，包括：从多个隔区中选择第一隔区(其中多个隔区包括数据存储元件的阵列，并且每个隔区包括多块的数据存储元件)；在第一隔区内选择一块，使得所选的块包括多列的选择电路，并且每个选择电路连接到所选块的不同位线；选择一列所选块并使用所选列的谐振电路以提供在局部数据线和连接到所选列的选择电路的位线之间的通信；选择局部数据线的子集以与全局数据线的集合通信；对与局部数据线的所选子集通信的数据存储元件(使用全局数据线)进行存储器操作。所选块的位线与数据存储元件通信。全局数据线的集合还连接到其它块的局部数据线。
一个实施例包括一种用于操作数据存储系统的方法，包括：将控制线的集合电连接到局部数据线的集合，使得所述控制线与所述局部数据线的集合通信。所述控制线还与多个数据存储元件的第一子集通信。所述局部数据线的集合位于所述多个数据存储元件以外。该方法还包括：选择所述局部数据线的子集并将其电连接到全局数据线的集合，使得所述局部数据线的子集与所述全局数据线的集合通信。所述全局数据线位于所述多个数据存储元件以外。所述全局数据线连接到控制电路。所述全局数据线还连接到其它局部数据线。该方法还包括：使用所述控制电路对所述数据存储元件的第一子集的至少一部分进行存储器操作。
附图说明
图1是存储器系统的一个实施例的框图。
图2是三维存储器阵列的一部分的简化透视图。
图3绘出三维存储器的一个实施例的层的子集。
图4绘出存储器阵列的一个实施例的逻辑视图。
图5绘出存储器阵列中的隔区的一个实施例的逻辑视图。
图6是数据线和用于将位线经由数据线连接到列控制电路的选择电路的一个实施例的示意图。
图7是选择电路的一个是示例的示意图。
图8是数据线和用于将位线经由数据线连接到列控制电路的选择电路的一个实施例的示意图。
图9是数据线和用于将位线经由数据线连接到列控制电路的选择电路的一个实施例的示意图。
图10是存储器阵列的一部分的用于将位线连接到各个电压源的选择电路的一个实施例的示意图。
图11是数据线和用于将位线经由数据线连接到列控制电路的选择电路的一个实施例的示意图。
图12A是复用器的一个实施例的示意。
图12B是说明图12A的复用器的操作的表格。
图13是描述用于操作数据线和选择电路的处理的一个实施例的流程图。
具体实施方式
公开了用于存储器阵列的组装(sectional)数据线方案。为每个部分提供局部数据线，其中一个部分可以包括一个、两个、四个等等的块。选择电路用于将局部数据线电连接到适当的位线(或者在一些实施例中，电连接到字线或其它类型的控制线)。向穿过一个或多个隔区(bay)的全局数据线提供感测放大器(或者其它控制逻辑)输出。选择电路用于将全局数据线连接到适当的局部数据线。
在一个实施例中，在存储器阵列之下的一个或更多较低金属层中实现局部数据线。这些较低金属层具有相对较高的电阻和电容。在一个或多个顶部金属层中实现全局数据线，该顶部金属层具有比较低金属层相对较低的电阻和较低的电容。仅通过在一个或多个较低金属层中实现较短的局部数据线和在一个或多个顶部金属层中实现较长的全局数据线，降低了位线路径的整体电阻和电容。
图1是绘出可以实现在此所述的组装数据线方案的存储器系统100的一个例子的框图。存储器系统100包括可以作为存储器单元的二维或三维阵列的存储器阵列102。在一个实施例中，存储器阵列102是单片三维存储器阵列。存储器阵列102的阵列端子线包括被组织为行的各层字线和被组织为列的各层位线。但是，也可以实现其它取向。
存储器系统100包括行控制电路120，其输出108连接到存储器阵列102的各个字线。为了此文档的目的，连接可以是直接连接或间接连接(例如经由另一部件)。行控制电路108从系统控制逻辑电路130接收一组M个行地址信号以及一个或更多的各种控制信号，并通常可以包括如像用于读和编程(例如SET(设置)和RESET(复位))操作的行解码器122、阵列端子驱动器124和块选择电路126这样的电路。
存储器系统100还包括列控制电路110，其输入/输出106连接到存储器阵列102的各个位线。列控制电路110从系统控制逻辑130接收一组N个列地址信号和一个或更多的各种控制信号，并通常可以包括如像列解码器112、阵列端子接收器或驱动器114、块选择电路116和感测放大器118这样的电路。在一个实施例中，感测放大器118向位线提供信号，并感测位线上的信号。在此可以使用本领域中已知的各种感测放大器。
系统控制逻辑130从主机接收数据和命令，并将输出数据提供给主机。在其它实施例中，系统控制逻辑130从单独的控制器电路接收数据和命令，并将输出数据提供给该控制器电路。控制器电路与主机通信。系统控制逻辑130可以包括一个或更多状态机、寄存器和其它控制逻辑，用于控制存储器系统100的操作。
在一个实施例中，图1中所绘的所有组件被布置在单个集成电路上。例如，系统控制逻辑130、列控制电路110和行控制电路120形成在基板的表面上，并且存储器阵列102是在基板之上(并因此在系统控制逻辑130、列控制电路110和行控制电路120之上)形成的单片三维存储器阵列。在某些情况下，控制电路的一部分可以形成在与存储器阵列的一些相同的层上。可以在以下通过全部引用合并于此的美国专利中找到关于像图1那样的适当实施例的更多信息：美国专利6879505；美国专利7286439；美国专利6856572；以及美国专利7359279。
图2是包括位于第二存储器级220以下的第一存储器级218的单片三维阵列102的一部分的简化透视图。在一些实施例中，可以如美国专利No.6952030“High-Density Three-Dimensional Memory Cell”中所述形成存储器级，其通过全部引用合并于此。例如，第一存储器级218的较高导体可以被用作位于第一存储器级以上的第二存储器级220的较低导体，如图2所示。
单片三维存储器阵列是其中多个存储器级被形成在诸如晶片的单个基板之上而没有中间基板的阵列。形成一个存储器级的各层直接沉积或生长在现有一级或多级的层上方。相反，已经通过在分离的基板上形成存储器级并将各存储器级在顶上彼此粘附而构建堆叠的存储器，如在Leedy的美国专利No.5915167“Three-dimensional Structure Memory”中的。可以在粘合之前使基板变薄或从存储器级移除基板，但是由于最初在分离的基板上形成存储器级，这样的存储器不是真正的单片三维存储器阵列。
存储器阵列102包括多个存储器单元200。关于第一存储器级218，存储器单元200在位线集206和字线集208之间并连接到该位线集206和字线集208。关于第二存储器级220，存储器单元200在位线集210和字线集208之间并连接到该位线集210和字线集208。
在一个实施例中，每个存储器单元包括二极管(或其它操控元件)和电阻元件。在这样的实施例中，相邻存储器级上的二极管优选指向相反的方向，如在提交于2007年3月27日并且题为“Large Array Of Upward Pointing P-I-NDiodes Having Large And Uniform Current”的美国专利申请序号No.11/692151中所述，其通过全部引用合并于此。例如，第一存储器级218的二极管可以是向上指向的二极管，如箭头A1所示(例如p区在二极管的底部)，而第二存储器级220的二极管可以是向下指向的二极管，如箭头A2所示(例如n区在二极管的底部)，或反之亦然。
在一个实施例中，存储器单元200可以使得它们可以被编程一次并被读取很多次。一个示例存储器单元包括在较高和较低导体之间的交叉处形成的层的柱(pillar)。在一个实施例中，柱包括与诸如反熔丝层的状态改变元件串联的、诸如二极管的操控元件。当反熔丝层完好时，单元电学上是开路。当反熔丝层被破坏时，单元电学上是与被破坏的反熔丝层的电阻串联的二极管。可以在美国专利6034882；美国专利6525953；美国专利6952043；美国专利6420215；美国专利6951780和美国专利7081377中找到存储器单元的例子。
在另一实施例中，存储器单元是可再写的。例如，通过全部引用合并于此的美国专利申请公开No.2006/0250836描述了包括与可逆电阻率切换元件串联耦接的二极管的可再写非易失性存储器单元。可逆电阻切换元件包括具有可以在两个或更多状态之间切换的电阻率的可逆电阻率切换材料。例如，可逆电阻率切换材料可以在制造时处于初始高电阻率状态，这在施加第一电压和/或电流时可切换到低电阻率状态。施加第二电压和/或电流可以将该可逆电阻率切换材料返回到高电阻率状态。或者，可逆电阻切换元件可以在制造时处于初始的低电阻状态，这可在施加适当的一个或多个电压和/或电流后可逆地切换到高电阻状态。当用在存储器单元中时，一个电阻状态可以表示二进制“0”，而另一电阻状态可以表示二进制“1”。但是，可以使用多于两个数据/电阻状态。例如，在美国专利申请公开2006/0250836中描述了多个可逆电阻率切换材料及采用可逆电阻切换元件的存储器单元的操作，通过全部引用将其合并于此。在一些实施例中，可以由金属氧化物形成可逆电阻切换材料230。可以使用各种不同的金属氧化物。在一个例子中，使用氧化镍。
在一个实施例中，将电阻从高电阻率状态切换到低电阻率状态的处理被称为SETTING(设置)可逆电阻切换元件。将电阻从低电阻率状态切换到高电阻率状态的处理被称为RESETTING(复位)可逆电阻切换元件。高电阻率状态与二进制数据“0”相关联，而低电阻率状态与二进制数据“1”相关联。在其它实施例中，设置和复位和/或数据编码可以相反。在一些实施例中，第一次设置电阻切换元件需要高于正常电压，并被称为FORMING(形成)操作。
在此公开的组装数据线方案不需要任何特定类型的存储器单元。可以使用许多不同类型的存储器单元。
如上所述，图2示出了单片三维存储器阵列的一部分。如可见，位线206和210被布置在第一方向上，并且字线208被布置在与位线垂直的第二方向上。在具有另外层的存储器单元的存储器阵列中，将存在另外层的位线和字线。支持电路(例如列控制电路110、行控制电路120和系统控制逻辑130)被布置在基板的表面，存储器阵列制造在支持电路之上。绘出了集成电路的各个层的图3示出了位于基板之上的存储器阵列。该存储器阵列包括位线层BL0、BL1和BL2、以及字线层WL0和WL1。在其它实施例中，也可以实现另外的位线和字线层。实现半导体存储器系统的集成电路还包括用于在支持电路的不同组件之间以及在支持电路和位线和字线之间传送信号的多个金属层。这些金属层被布置在被实现在基板的表面上的支持电路以上并在存储器阵列以下。图3示出了用于传送的两个金属层R1和R2；但是，其它实施例可以包括多于或少于两个金属层。在一个例子中，这些金属层R1和R2由钨(大约1.5欧/平方)形成，其具有相对高的电阻和高的电容。
位于存储器阵列以上的可以是用于在存储器系统的不同组件之间传送信号的一个或更多金属层。图3示出了在存储器阵列以上的这样的金属层，被标记为顶部金属层。在一个例子中，顶部金属层由铝或铜(大约0.05欧/平方)形成，其具有比层R1和R2更小的电阻和电容。不使用与用于顶部金属相同的材料来实现金属层R1和R2，因为用于R1和R2的金属需要经得起在R1和R2的顶部制造存储器阵列的处理步骤。
可以添加通路(via)以进行相邻金属层之间的连接。可以添加zia以进行不相邻的层之间的连接。zia是多层通孔并且可以连接多于两个层(在该情况下，zia看起来像是阶梯)。
并入诸如存储器阵列102的存储器阵列的集成电路通常将该阵列再分为多个子阵列或块。块可以一起组合成包含例如16、32或不同数量的块的隔区。图4示出了被划分成隔区(例如隔区0、隔区1、……隔区N)的存储器阵列102的逻辑视图。隔区的数量对于不同的实现方式可以不同。一些实施例可以仅使用一个隔区。图5示出了被划分成块(块0-块15)的一个隔区(例如隔区0)。在一个实施例中，隔区中存在16个块。但是，其它实施例可以使用不同数量的块。
如经常使用的，子阵列或块是具有通常被解码器、驱动器、感测放大器和输入/输出电路打断的邻近字线和位线的邻近组的存储器单元。由于各种原因的任何一个而这样进行。例如，从字线和位线的电阻和电容引起的横跨这些线路的信号延迟(即RC延迟)在大的阵列中可能非常显著。可以通过将大阵列再分成一组较小的子阵列使得降低每条字线和/或每条位线的长度来降低这些RC延迟。作为另一例子，与访问一组存储器单元相关联的功率可能控制在给定的存储器周期期间可以同时被访问的存储器单元的数量的上限。从而，大存储器阵列经常被再分成较小的子阵列以降低同时被访问的存储器单元的数量。集成电路可以包括一个或多于一个存储器阵列。
图5示出块0的位线的子集。回去查看图3，可以看出，基板宽于存储器阵列；因此，列控制电路110的部分可以从存储器阵列以下伸出以助于使用zia和通路连接到R1、R2、顶部金属和位线。列控制电路110(包括解码器和感测放大器)被划分成两个电路集，每个电路集位于集成电路的相对侧(例如侧A和侧B)，使得列控制电路110的一个电路集从存储器阵列的第一侧(侧A)伸出，并且列控制电路110的第二电路集从存储器阵列的相对侧(侧B)伸出。一块的位线的一半连接到侧A的列控制电路110的一个电路集，并且一块的位线的另一半连接到侧B的列控制电路110的第二电路集。这两个位线集交织，使得每隔一条的位线连接到侧A的列控制电路110，并且中间的位线连接到侧B的列控制电路110。可能存在其中从侧A选取两条相邻位线并从侧B选取接下来2条的情况。这取决于工艺。
在一个实施例中，存在位于例如基板的表面上的每个块以下的两个感测放大器。这两个感测放大器中的一个用于连接到侧A的列控制电路110的位线，并且另一感测放大器用于连接到侧B的列控制电路110的位线。在一个隔区中包括16个块的实施例中，一个隔区存在32个感测放大器，每侧(侧A和侧B)16个。在一个实施例中，隔区的一个特性是隔区中的所有块共享相同的32个感测放大器。这意味着，可以同时选择隔区中的32各存储器单元来编程或读取。因此，存储器系统必须包括用于选择32个存储器单元的电路和用于在32个所选存储器单元和感测放大器之间传送信号的线路。
在先前的系统中，用于在32个所选存储器单元和感测放大器之间传送信号的全局传送线路以金属层R1或R2来实现，其具有相对大的电阻和电容。为了降低整体电阻和电容，一些先前的设计已经实现一半全局传送线路用于在32个所选存储器单元和R1(或R2)中的感测放大器之间传送信号，并且另一半全局传送线路用于在32个所选存储器单元和在顶部金属中实现的感测放大器之间传送信号。尽管该方案确实降低了电阻和电容，但是降低不足以实现高速操作。在先前的实现方式中，全局传送线路的每条接触所有解码晶体管的漏极，这增加了与线路相关联的总电容。
为了进一步降低所选存储器单元和感测放大器之间的数据线路中的电阻和电容，可以使用组装数据线方案。为每个部分提供局部数据线，其中一部分可以包括一个、两个、四个等等的块。选择电路用于将局部数据线连接到适当的位线。感测放大器输出被提供给经过所有隔区的全局数据线。选择电路用于将全局数据线连接到适当的局部数据线。
图6是绘出实现组装数据线方案的列控制电路110的一个实施例的传送信号和选择电路的一部分的示意图。在此实施例中，隔区中存在16个块。绘出三个块的部分：块0、块1和块15。每个块具有用于将位线电连接到阵列的一侧(例如图5的侧A)的感测放大器的选择电路300的64列和用于将位线连接到阵列的另一侧(例如图5的侧B)的感测放大器的选择电路的64列。图6仅示出了用于连接到侧B的选择电路300的64列。因此，每块具有64列×32位线×2(顶部和底部)＝4096位线用于每块。在一个实施例中，三维存储器阵列包括四个层，每层1024位线。也可以使用解码电路、位线和层的其它布置。
在图6的实施例中，每个块具有其自己的局部数据线集。例如块0包括SELB0<31:0>，块1包括SELB1<31:0>，……块15包括SELB15<31:0>。局部数据线SELB0<31:0>、SELB1<31:0>、……、SELB15<31:0>被实现在其各自的块以下的金属层R1中，并且仅行进各个块的宽度。具体列的选择电路300用于将该同一列的32条位线选择性地连接到32条相应局部数据线(SELB0<31:0>、SELB1<31:0>、……或SELB15<31:0>)。如从图6可见，每个选择电路300从列解码器112接收选择信号CD并从与该列相关联的32条位线之一接收位线连接。基于来自列解码器112的选择输入，选择电路300将连接或断开位线与局部数据线的相应一个(例如SELB0<31:0>、SELB1<31:0>、……SELB15<31:0>)。
图7是示出选择电路300的细节的示意图。为了示例目的，在图6中已由参考数字302单独标记选择电路300之一。选择电路302包括端子A、B和C。图7的示意图也示出了端子A、B和C。端子A连接到列解码器112，使得列解码器112可以将选择信号CD发送到控制选择电路302。端子B连接到相应位线。端子C连接到相应局部数据线(例如SELB0<31:0>、SELB1<31:0>、……或SELB15<31:0>之一)。图7还示出了端子D，其是未选位线的全局线。为了易于阅读，图6未示出与选择电路300的是有端子D的连接；但是，本领域技术人员将理解，所有端子D连接到公共未选位线信号值。选择电路将位线电连接到局部数据线，使得该位线可以与该局部数据线电通信。当选择电路被配置为不将位线电连接到局部数据线时，则位线不能与局部数据线通信，尽管位线和数据线两者仍然物理地连接到选择电路。
选择电路每个包括两个连接的晶体管584和586以及电容器588。电容器588不是电路中的实际物理电容器。而是，电容器588表示源极到阱寄生电容。端子A将列解码器112连接到晶体管584和586的栅极。基于端子A处的信号，端子B处的位线将与端子C处的相应局部数据线(例如SELB0<31:0>、SELB1<31:0>、……或SELB15<31:0>之一)或端子D处的未选位线信号通信。选择电路300的每个将被制造在基板的表面上，使用zia连接到位线，并使用金属层R1和/或R2连接到列解码器112、局部数据线和未选位线信号。
回去查看图6，列解码器112选取一列，并向该选取的列发送在适当的选择信号CD上的选择指示，使得选取的列将相应的32条位线连接到局部数据线(SELB0<31:0>、SELB1<31:0>、……或SELB15<31:0>)。每个块具有其自己的十六个2：1复用器(MUX)集，这些复用器与该块相关联并位于该块以下的基板上。每个集合的32条局部数据线(SELB0<31:0>、SELB1<31:0>、……或SELB15<31:0>)连接到该块的十六个2：1复用器(MUX)集。例如，在块0中，第一复用器接收SELB0<0>和SELB0<16>，第二复用器接收SELB0<1>和SELB0<17>，……第十六复用器接收SELB0<15>和SELB0<31>.每个列复用器从列解码器112接收选择信号(例如信号S)，使得32条局部数据线中的16条被选择。在一个实施例中，相同的选择信号S被提供给一块(或隔区)的所有复用器(MUX)，使得(例如)SELB0<15:0>被选择或者SELB0<16：31>被选择。
在一个实施例中，复用器包括对未选SELB升压的能力。
十六个所选局部数据线连接到全局数据线GSELB[15:0]。例如，SELB0<0>连接到GSELB[0]，SELB0<1>连接到GSELB[1]，等等，或者，SELB0<16>连接到GSELB[0]，SELB0<17>连接到GSELB[1]，等等。全局数据线GSELB[15:0]被实现在顶部金属中，并且使用zia(或通路)进行全局数据线GSELB[15:0]和复用器(MUX)之间的连接。全局数据线GSELB[15:0]穿过整个隔区，每个隔区具有其自己的全局数据线集合。为了降低全局数据线之间的耦合，可以使用各种形式的顶部金属隔离。
每条全局数据线GSELB[15:0]连接到感测放大器之一。例如，位于块0以下的感测放大器的输出Sense-Amp0连接到GSELB[0]，位于块1以下的感测放大器的输出Sense-Amp1连接到GSELB[1]，……以及位于块15以下的感测放大器的输出Sense-Amp15连接到GSELB[15]。因此，具体感测放大器的输出连接到全局数据线，然后通过复用器连接到局部数据线，然后通过选择电路连接到位线。因为全局数据线被实现在顶部金属中，并且顶部金属具有比金属层R1和R2小得多的电阻，所以从感测放大器到存储器单元的信号路径具有较低的电阻。电容也降低，因为“截止”并由解码线路接触的晶体管的数量降低了几乎1/16(先前隔区中的所有晶体管被连接，现在仅连接块中的晶体管)。通过具有组装数据线、通过降低每条数据线(SELB)的位线驱动器的数量降低了位线驱动器的总寄生电容(源极到阱寄生电容)。
如上所述，图6仅示出了到块的一侧(例如侧B)的感测放大器的连接路径。因此存在对于每块的另一局部数据线集、对于每隔区的另一全局数据线集和除了图6绘出的之外的对于每个隔区的另一感测放大器集。因此，所选块与连接到64条局部数据线的64条所选位线相关联，对于该64条局部数据线，32个复用器选取32条局部数据线以连接到32条全局数据线。该32条全局数据线连接到与该具体隔区相关联的32个感测放大器。
使用64条局部数据线和32条全局时间线、选择隔区中的16个块、列中的64条位线的选取用于一个实施例集。在其它实施例中，局部数据线的数量可以是非二进制的(像例如48或96)。
如果存储器系统正实现在被限制在复用器(MUX)和额外数据线的空间中的集成电路中，则多个块可以共享局部数据线集。图8提供了其中各局部数据线集每个由两个块共享的实施例的例子。图9提供了其中各局部数据线集每个由四个块共享的另一实施例的例子。在其它实施例中，其它数量的块可以共享局部数据线集。
图8示出组成(comprise)隔区的十六个块。类似于图6，图8仅示出了用于连接到一侧(例如侧B)的传送信号和选择电路。在图8的实施例中，数据线集由两个块共享。例如，SELBA<31:0>由块0和块1共享，SELBB<31:0>(未示出)由块2和块3共享，……以及SELBH<31:0>由块14和块15共享。每个局部数据线集被实现在相关块以下的金属层R1和/或金属层R2中。例如，SELBA<31:0>被实现在块0和块1以下。图8绘出每个块的64列，每列包括32个选择电路300，用于选择要连接到局部数据线的32条位线。
局部数据线连接到十六个复用器(MUX)。十六个复用器中的八个与两个块中的第一个相关联并位于该第一个以下，并且另外八个复用器与两个块中的第二个相关联并位于该第二个以下。例如，SELBA线路中的十六条连接到在块0以下的复用器(MUX)，并且SELBA线路中的十六条连接到在块1以下的复用器(MUX)。响应于来自列解码器112的选择信号，三十二条局部数据线中的十六条连接到全局数据线GSELB[15:0]。
全局数据线GSELB[15:0]的每条连接到感测放大器之一。例如，位于块0以下的感测放大器的输出Sense-Amp0连接到GSELB[0]，位于块1以下的感测放大器的输出Sense-Amp1连接到GSELB[1]，……并且位于块15以下的感测放大器的输出Sense-Amp15连接到GSELB[15]。因此，具体感测放大器的输出连接到局部数据线，然后通过复用器连接到局部数据线，然后通过选择电路连接到位线。
如上所述，图8仅示出了到各块的一侧(例如侧B)的感测放大器的连接路径。因此，存在对于每对块的另一局部数据线集、对于每隔区的另一全局数据线集以及除了图8所绘之外的对于每隔区的另一感测放大器集。
通过使两个块共享局部数据线集，复用器的数量以及到和来自复用器的信号线的数量降低。
图9绘出其中四个块共享局部数据线集的实施例。因此，每个隔区(其包括十六个块)将具有可以选择性地连接到对于该隔区的一个全局数据线集的四个局部数据线集。为了易于观看，图9仅绘出四个块：块0、块1、块2和块3，所有这些块共享局部数据线SELB<0:32>。局部数据线SELB<0:32>被实现在块0-3以下的金属层R1或金属层R2中。
类似于图6，图9仅示出用于连接到一侧(例如侧B)的发送信号和选择电路。图9绘出每个块的64列，每列包括32个选择电路300，用于选择要连接到局部数据线SELB的32条位线。
局部数据线连接到十六个复用器(MUX)。十六个复用器中的四个与四个块的每个相关联并位于其每个以下。SELB线路中的八条连接到在块0以下的复用器(MUX)，SELB线路中的八条连接到在块1以下的复用器(MUX)，SELB线路中的八条连接到在块2以下的复用器(MUX)，并且SELB线路中的八条连接到在块3以下的复用器(MUX)。响应于来自列解码器112的选择信号，三十二条局部数据线SELB<31:0>中的十六条连接到全局数据线GSELB[15:0]。
全局数据线GSELB[15:0]的每条连接到感测放大器之一。例如，位于块0以下的感测放大器的输出Sense-Amp0连接到GSELB[0]，位于块1以下的感测放大器的输出Sense-Amp1连接到GSELB[1]，……并且位于块15以下的感测放大器的输出Sense-Amp15连接到GSELB[15]。因此，具体感测放大器的输出连接到局部数据线，然后通过复用器连接到局部数据线，然后通过选择电路连接到位线。
如上所述，图9仅示出了到各块的一侧(例如侧B)的感测放大器的连接路径。因此，存在对于每组块的另一局部数据线集、对于每隔区的另一全局数据线集以及除了图9所绘之外的对于每隔区的另一感测放大器集。通过使四个块共享局部数据线集，复用器的数量以及到和来自复用器的信号线的数量降低。在其它实施例中，八个、十六个或其它数量的块可以共享局部数据线集。
对于两端子可再写存储器的某些实施例，感测放大器通过将所选位线偏压到较高电压(例如1.5v)而在读操作期间感测所选存储器单元。所选字线被偏压到较低电压(例如0v)。为了避免感测从所选位线到许多未选字线的漏电流，未选字线被偏压在与所选位线相同的电压(例如1.5v)。为了避免从未选位线多所选字线的漏电流，未选位线可以被偏压在与所选位线相同的电压(0v)。
在编程操作(设置/复位/形成)中，存储器阵列也被正向偏压，这类似于读操作。主要差别是电压范围。所选位线需要被偏压在最高电压：VWR(例如在“形成”中是8v)。所选字线处于VSS。所有未选位线被偏压在VUB(例如0.7v)。所有未选字线被偏压在VUX(例如在“形成”指示7.5v)。对于设置和复位操作的电压范围是2-5伏。在数据存储元件中使用可逆电阻切换材料的实施例中，设置操作将可逆电阻切换材料置于低电阻状态，复位操作将可逆电阻切换材料置于高电阻状态，并且形成操作是第一设置操作(其需要比随后的设置操作更高的电压)。也可以使用其它方案。
为了降低芯片上电荷泵的最大电压需求，位线驱动器电路被设计为通过PMOS晶体管传递所选位线电压，如图7所绘(见晶体管584)。提出在读操作期间驱动的电压可以低于过去的。这引起了问题，因为在所选位线驱动器(例如选择电路)处的PMOS晶体管(例如图7的晶体管584)在栅极偏压在VSS(0v)时不能传送足够的读电流(例如1uA)。将局部数据线连接到所选位线的另一缺点是耦合到感测放大器输出节点的N阱偏压(VUX)的噪声。存在多于4K的未选位线驱动器，这可能将足够的噪声(从VUX)耦合到感测放大器输出，以引起读操作期间的感测误差。该耦合经过位线驱动器的寄生电容而发生。
对于存在上述问题的那些实施例，图10的电路提供了解决方案。图10示出了来自三维存储器阵列的(许多存储器单元中的)四个存储器单元H、F、S、U。在图10的例子中，选择存储器单元S用于存储器操作(读或编程)。图10示出了两个字线驱动器(WL-驱动器)和两个位线驱动器(BL-驱动器)。
图10的实施例提供了位线驱动器/选择电路310来替代上述选择电路300。选择电路310在编程操作(PROG)期间将相关所选位线经过PMOS晶体管320连接到第一局部数据线SELB，并在读操作(READ)期间将相关所选位线经过NMOS晶体管322连接到第二局部数据线SELBN。
额外的NMOS晶体管324倍添能加到位线和未选位线电压之间的选择电路310。在读操作期间，晶体管324的栅极信号XCSEL是PMOS晶体管320的反向逻辑。在所选位线的选择电路310中，CSEL(晶体管320和322的栅极)是高(例如3.5v)，并且感测放大器输出(SELBN)经过NMOS晶体管322连接到所选位线。在未选位线的选择电路310中，CSEL是低(例如0v)，并且XCEL是高；因此，未选电压功率(VUB＝0v)可以经过NMOS晶体管324被传递到未选位线。
在编程操作期间，最大电压(例如2-8v)应该能够被传递到所选位线。感测放大器输出连接到PMOS晶体管320的源极(标记为SELB)。当选择了选择电路310时(CSEL＝VSS)，感测放大器输出电压VWR(例如6伏)经过PMOS晶体管320被施加在所选位线上。如果位线未被选择(CSL＝VWR)，则位线经过NMOS晶体管322被下拉(到近似0.7伏)，CSEL处于6v，并且XCSEL处于6v。
图11绘出已经被适配为利用图10所绘的方案的对于隔区的一个块的传送信号和选择电路。代替每块(或每对的块或者其它组的块)具有一个局部数据线集SELB，为每块(或每对的块或其它组的块)提供两个局部数据线集：SELB和SELBN。例如，图11中绘出的块0具有局部数据线SELB<31:0>和SELBN<31:0>。数据线集SELB<31:0>用于在编程操作期间驱动所选位线的电压。数据线集SELBN<31:0>用于在读操作期间驱动所选位线的电压。
在基板上，在每个块下是十六个4：1复用器380的集合。到每个复用器380的输入中的两个是局部数据线SELB中的两个，并且到每个复用器380的输入的另外两个是局部数据线SELBN中的两个。例如，图11中绘出的第一(最左边的)复用器接收SELB<0>、SELB<16>、SELBN<0>和SELBN<16>。每个复用器380从列控制电路110接收选择信号，以选择性地将四条局部数据线之一连接到相关的全局数据线。被提供给复用器380的六十四条局部数据线中的十六条通过复用器380连接到GSELB[15:0]。在一个实施例中，来自列控制电路110的选择信号致使十六个复用器的集合选择SELB<15:0>、SELB<31:16>、SELBN<15:0>或SELBN<31:16>。
图11仅示出到块0的一侧(例如侧B)的感测放大器的连接路径。因此，存在对于每块的其它局部数据线集、对于每隔区的另一全局数据线集以及除了图11所绘之外的对于每隔区的另一感测放大器集。
图12A是复用器380的一个例子的示意图。该示意图示出四个NAND栅极(402、404、406和408)，十六个晶体管(420、422、424、426、428、430、432、434、436、438、440、442、444、446、448和450)和四个反相器(460、462、464和466)。图12B是说明图12A的电路的操作的表格。基于在MAD[1:0]、READ、XREAD和XDIS处的信号，四条局部数据线(SELB[i]、SELB[j]、SELBN[i]和SELBN[j])之一可以选择性地连接到全局数据线GSELB[i]。
图12A示出可接收MAD[1:0]、READ和XDIS并将输出提供给晶体管420、晶体管422和反相器460的NAND栅极402。反相器460的输出被提供给晶体管426。晶体管420还连接到GSELB[i]和SELBN[i]。晶体管422还连接到SELBN[i]和晶体管424。晶体管424还连接到VUB和XDIS。晶体管426还连接到SELBN[i]和GSELB[i]。
NAND栅极404接收MAD[1:0]、READ和XDIS并将输出提供给晶体管428、晶体管430和反相器462。反相器462的输出被提供给晶体管434。晶体管428还连接到GSELB[i]和SELBN[j]。晶体管430还连接到SELBN[j]和晶体管432。晶体管432还连接到VUB和XDIS。晶体管434还连接到SELBN[j]和GSELB[i]。
NAND栅极406接收MAD[1:0]、XREAD和XDIS并将输出提供给晶体管436、晶体管438和反相器464。反相器464的输出被提供给晶体管442。晶体管436还连接到GSELB[i]和SELBN[i]。晶体管438还连接到SELB[i]和晶体管440。晶体管440还连接到VUB和XDIS。晶体管442还连接到SELB[i]和GSELB[i]。
NAND栅极408接收MAD[1:0]、XREAD和XDIS并将输出提供给晶体管444、晶体管446和反相器466。反相器466的输出被提供给晶体管450。晶体管444还连接到GSELB[i]和SELB[j]。晶体管446还连接到SELB[j]和晶体管448。晶体管448还连接到VUB和XDIS。晶体管450还连接到SELBN[i]和GSELB[i]。
图13是描述在此所述的解码和选择电路的操作的流程图。在步骤602中，仅选择一个隔区。在一些实施例中，可能能够选择多于一个隔区来同时操作。在步骤604，在所选隔区内的块被选择用于存储器操作。在步骤606中，选择一条/多条适当的字线。在步骤608中，使用上述复用器选择局部数据线的子集，由此该子集连接到该隔区的全局数据线。这些全局数据线与适当的感测放大器或其它相关电路通信。在步骤610中，在所选块内的列之一被选择，并且该列的危险连接到适当的局部数据线集，如上所述。在步骤612中，在所选位线、一条或多条所选字线、未选位线以及位线字线上驱动适当的信号。在步骤614，进行期望的一个/多个读或编程操作，包括将结果(读取的数据或者编程的成功/失败)报告给与该存储器系统通信的主机设备。这些步骤还可以按其它顺序执行。用于编程或读的确切方案取决于所使用的存储器单元的类型。在此所述的技术可以与许多不同类型的存储器单元和存储器构造一起使用。
已经为了例示和描述的目的给出了本发明的在前详细描述。不意图穷尽或将本发明限制到所公开的精确形式。考虑到以上教导，许多修改和变化是可能的。选择所描述的实施例以便最佳地说明本发明的原理及其实际应用，由此使得本领域技术人员能够在各种实施例中并利用适合于意图的具体使用各种修改来最佳地利用本发明。意要本发明的范围由附于此的权利要求限定。

Claims (16)

1.一种数据存储系统，包括：
多个数据存储元件；
多条信号线，位于所述多个数据存储元件内，并与所述多个数据存储元件通信；
多条局部数据线，在所述多个数据存储元件以外，所述局部数据线的不同子集经由所述信号线选择性地与所述数据存储元件的不同子集通信，所述局部数据线位于所述多个数据存储元件和所述数据存储系统的基板之间；
多条全局数据线，在所述多个数据存储元件以外，并选择性地与所述局部数据线的多个子集通信，所述全局数据线位于所述多个数据存储元件和所述基板以上；以及
控制电路，连接到所述全局数据线。
2.如权利要求1的数据存储系统，其中：
所述局部数据线位于所述多个数据存储元件以下的至少一个金属层中；以及
所述全局数据线位于所述多个数据存储元件以上的至少一个金属层中。
3.如权利要求1或2的数据存储系统，其中：
所述信号线是位线；以及
所述多个数据存储元件包括单片三维存储器阵列。
4.如权利要求1的数据存储系统，还包括：
第一组选择电路，连接到所述信号线和所述局部数据线，以选择性地将所述信号线电连接到所述局部数据线。
5.如权利要求4的数据存储系统，还包括：
第二组选择电路，连接到所述局部数据线的多个子集和所述全局数据线，以选择性地将所述局部数据线的多个子集电连接到所述全局数据线。
6.如权利要求4或5的数据存储系统，其中：
所述多个数据存储元件被布置在多个隔区中；
每个隔区包括多个块；
每块包括多个数据存储元件；以及
每块经由所述信号线的相关联子集和所述第一组选择电路的相关联子集连接到所述局部数据线的一不同子集。
7.如权利要求4或5的数据存储系统，其中：
所述多个数据存储元件被布置在多个隔区中；
每个隔区包括多个块；
每块包括多个数据存储元件；以及
各块被分组使得每组包括多个块；以及
每组的块经由所述信号线的相关联子集和所述第一组选择电路的相关联子集连接到所述局部数据线的一不同子集。
8.如权利要求4或5的数据存储系统，其中：
所述多个数据存储元件被布置在多个隔区中；
每个隔区包括多个块；
每块包括多个数据存储元件；
每块经由所述信号线的相关联子集和所述第一组选择电路的相关联子集连接到所述局部数据线的一不同的第一子集；以及
每块经由所述信号线的所述相关联子集和所述第一组选择电路的所述相关联子集连接到所述局部数据线的一不同的第二子集，所述局部数据线的第一子集用于编程，并且所述局部数据线的第二子集用于读取。
9.如权利要求1-2的任意一项的数据存储系统，其中：
所述控制电路位于基板的表面上；
所述多个数据存储元件包括位于所述基板的表面和所述控制电路以上的单片三维存储器阵列；
所述局部数据线位于所述单片三维存储器阵列和所述基板的表面之间；以及
所述全局数据线位于所述单片三维存储器阵列和所述基板的表面以上。
10.一种用于操作数据存储系统的方法，包括：
将控制线的集合电连接到局部数据线的集合，使得所述控制线与所述局部数据线的集合通信，所述控制线还与多个数据存储元件的第一子集通信，所述局部数据线的集合位于所述多个数据存储元件以外；
选择所述局部数据线的子集并将其电连接到全局数据线的集合，使得所述局部数据线的子集与所述全局数据线的集合通信，所述全局数据线位于所述多个数据存储元件以外，所述全局数据线连接到控制电路，所述全局数据线还连接到除所述子集之外的其它局部数据线；以及
使用所述控制电路对所述数据存储元件的第一子集的至少一部分进行存储器操作，
其中，所述局部数据线位于所述多个数据存储元件和所述数据存储系统的基板之间，所述全局数据线位于所述多个数据存储元件和所述基板以上。
11.如权利要求10的方法，其中：
所述多个数据存储元件包括单片三维存储器阵列；
所述局部数据线的集合在所述单片三维存储器阵列以下的至少一个金属层中；以及
所述全局数据线在所述单片三维存储器阵列以上的至少一个金属层中。
12.如权利要求10的方法，其中：
将所述控制线的集合电连接到所述局部数据线的集合包括向连接到所述控制线的集合和所述局部数据线的集合的选择电路发送选择信号；以及
选择所述局部数据线的子集并将其电连接到全局数据线的集合包括向连接到所述局部数据线的集合和所述全局数据线的集合的复用器发送选择信号。
13.一种非易失性存储器件，包括：
按组布置的多个非易失性存储元件；
控制线，与所述非易失性存储元件通信；
第一局部数据线的多个集合，每组包括其自己的第一局部数据线的集合；
全局数据线的集合；
第一选择电路，每组包括所述第一选择电路的一个不同子集，用于选择性地将所述控制线的子集电连接到各个组的第一局部数据线；
第二选择电路，所述第二选择电路选择性地将各组的所述第一局部数据线的子集电连接到所述全局数据线；以及
控制电路，与所述全局数据线通信，
其中，所述第一局部数据线位于所述多个非易失性存储元件和基板之间，所述全局数据线位于所述多个非易失性存储元件和所述基板以上。
14.根据权利要求13的非易失性存储器件，其中：
所述多个非易失性存储元件是包括多层存储器单元的三维存储器阵列；
所述控制线是位线；
所述控制电路包括列控制电路，该列控制电路包括感测放大器；
所述第一选择电路包括连接到NMOS晶体管的PMOS晶体管；
所述第二选择电路包括2:1复用器；以及
所述组是共享感测放大器的公共集合的存储器单元的块。
15.根据权利要求13的非易失性存储器件，还包括：
第二局部数据线的多个集合，每组包括其自己的第二局部数据线的集合，所述第一选择电路选择性地将所述控制线的子集连接到各组的所述第一局部数据线或者所述第二局部数据线，所述第二选择电路选择性地将各组的所述第一局部数据线的子集或者所述第二局部数据线的子集连接到所述全局数据线。
16.如权利要求15的非易失性存储器件，其中：
所述第二选择电路是4:1复用器。
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