CN103069496A - 用于控制三维存储器元件阵列的单器件驱动器电路 - Google Patents

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Abstract

一种存储器器件包括：二极管加上电阻率切换元件存储器单元，耦接在位线和字线之间；单器件位线驱动器（163），具有耦接到位线解码器（120）控制导线（322）的栅极、耦接到位线驱动器（304）的源极/漏极以及耦接到位线的漏极/源极；单器件字线驱动器，具有耦接到字线解码器控制导线的栅极、耦接到字线驱动器输出的源极/漏极以及耦接到字线的漏极/源极；第一泄放二极管（300），耦接在位线和第一泄放二极管控制器（314）之间；以及第二泄放二极管，耦接在字线和第二泄放二极管控制器之间。第一泄放二极管控制器（314）响应于位线解码器信号将第一泄放二极管（300）耦接到低电压（305）。第二泄放二极管控制器响应于字线解码器信号将第二泄放二极管耦接到高电压。

Description

用于控制三维存储器元件阵列的单器件驱动器电路
本申请要求于2010年8月20日提交的题为“Single Device Driver CircuitTo Control Three-Dimensional Memory Element Array”的美国临时专利申请No.61/375,514以及于2010年11月2日提交的题为“Single Device DriverCircuit To Control Three-Dimensional Memory Element Array”的美国申请12/938,028的优先权的权益，两者的全部内容通过引用合并于此。
技术领域
本发明涉及包含存储器阵列的半导体集成电路，具体地涉及用于具有极小间距（pitch）尺寸的存储器阵列的偏压电路，更具体地涉及三维存储器阵列中的这种存储器。
背景技术
半导体集成电路已经将其特征线宽度逐步减小到深亚微米区域。某些存储器单元技术近来的发展已经导致字线和位线具有极小的间距。例如，某些无源元件存储器单元阵列可以被制造为具有接近具体字线互连层的最小特征大小和最小特征间隔（spacing）的字线。这样的无源元件存储器单元阵列还具有接近具体位线互连层的最小特征宽度和最小特征间隔的位线。另外，具有多于一个平面的存储器单元的三维存储器阵列已经被制造为包含每个存储器平面上的所谓的4F2存储器单元。
附图说明
并入此处并构成此说明书的部分的附图例示了本发明的示例实施例，并且与以上给出的概括描述以及以下给出的具体实施方式一起用于说明本发明的特征。
图1是适合于与各个实施例一起使用的具有单器件位线驱动器和双器件字线驱动器的存储器单元阵列的图。
图2是具有用于将排出线（drainage line）耦接到图1中例示的存储器单元阵列的先前开发的电路的存储器单元阵列的图，其中图1例示了可以通过实现各个实施例来替代的电路。
图3A-3C是例示根据三个实施例的与位线解码器和位线偏压发生器电路的连接的存储器单元阵列的一部分的电路图。
图4A和4B是例示根据两个实施例的字线和位线的关系的3维存储器单元阵列的侧截面示意图。
图5A和5B是例示从顶视图的角度的图4A和4B中所示的一部分组件的位置的存储器单元阵列的组件的框图。
图6A-6C是例示根据三个实施例的与字线解码器的连接的存储器单元阵列的一部分的电路图。
图7是例示根据一个实施例的字线组件的位置的存储器单元阵列的组件的框图。
图8A和8B是例示根据两个实施例的泄放二极管和位线解码器之间的连接的存储器单元阵列的一部分的电路图。
图9A-9C是例示根据一个实施例的各个实施例的组件如何在存储器单元阵列层之间互连的三维电路示意图。
图10A和10B是例示根据两个实施例的在复位操作期间经过泄放二极管的电压排出（drain）路径的存储器单元阵列的一部分的电路图。
图11A和11B是例示根据两个实施例的在写（或置位（set））操作期间经过泄放二极管的电压排出路径的存储器单元阵列的一部分的电路图。
图12是例示根据一个实施例的在预形成耦接到位线的泄放二极管的虚存储元件中使用施加的电压的存储器单元阵列的一部分的电路图。
图13是例示根据一个实施例的在预形成耦接到字线的泄放二极管的虚存储元件中使用施加的电压的存储器单元阵列的一部分的电路图。
图14是根据一个实施例的用于预形成存储器单元阵列中的泄放二极管的虚存储元件的方法的处理流程图。
具体实施方式
将参考附图详细描述各个实施例。只要可能，附图通篇将使用相同的参考标记来指代相同或类似的部分。参考具体例子，并且各实现方式是用于例示目的，并且不意图限制本发明或者权利要求的范围。附图不是按比例的，并且以简化的形式示出公知的结构和器件以有助于对各个实施例的描述。
在此使用词语“示例的”来表示“用作例子、实例或者例示”。在此描述为“示例的”任何实现方式不是一定要理解为优选或者优于其他实现方式。词语“字线”和“X线”、以及“位线”和“Y线”在此可互换使用以指代存储器单元阵列内以及存储器单元阵列之间的电连接。例如，字线可以指平面存储器单元阵列内的行或者X线，而位线可以指该平面存储器单元阵列内的列或者Y线。在此使用措辞“zia”来指代3D存储器器件的不同级中的平面阵列之间的电连接，因此其相对于3D存储器阵列器件内的平面存储器单元阵列在Z方向上延伸。
并入了存储器阵列的集成电路通常将阵列再分为多个更小的阵列，这些更小的阵列有时也称为子阵列。如在此使用的，“阵列”指具有通常未被解码器、驱动器、感测放大器和输入/输出电路打断的连续的字线和位线的连续组的存储器单元。包括存储器阵列的集成电路可以具有一个阵列、多于一个阵列或甚至更大数量的阵列。如在此使用的，三维（3D）电路存储器阵列通常指单片集成电路结构，而不是在一起的（例如，晶片粘合在一起）或非常接近的多于一个集成电路设备包装。
参考示出了在PMOS和NMOS晶体管的阵列中实现的电路元件的附图描述各个实施例。如本领域技术人员将理解的，实现NMOS晶体管的电路可以用实现PMOS晶体管的电路替换，并且反之亦然，比如通过反转连接、选择和未选电压等等。
各个实施例提供了单器件阵列线驱动器和解码器控制的泄放（bleeder）二极管阵列，其减小了用于控制字线和位线的电路的物理尺寸和复杂性，并且减小了存储器单元的电阻率切换存储元件的非易失性存储器阵列中的漏电流。这通过提供对经过从存储器电路的未选偏压路径和所选偏压路径的同步控制、通过使用与用于控制位线或字线选择器件相同的控制信号来控制泄放二极管的连接来实现。
固态存储器技术的发展已经获得存储器单元的密度上的极大改进。最近在接口电路方面的改进已经降低了阵列线驱动器的复杂性，该阵列线驱动器的例子在2009年4月24日提交的题为“Reduced Complexity Array Line DriversFor 3D Matrix Arrays”的美国专利申请No.12/383,964（‘964申请）中描述，该专利申请的全部内容通过引用合并于此，并且作为本文的附件而被包括。
图1例示适合于与各个实施例一起使用的、在‘964申请中描述的示例存储器单元阵列100的一部分，其特征是由解码器120控制的单器件位线驱动器以及由耦接到位线、字线和存储器单元的阵列的解码器110控制的双器件字线驱动器。这样的示例存储器单元阵列100可以包括字线（即行）解码器110、顶部位线（即列）解码器120、底部位线解码器130、字线112、114、116、118、顶部位线（即连接到顶部位线解码器120的位线）122、124、126、底部位线（即连接到底部位线解码器130的位线）133、135以及耦接在位线和字线之间的存储器单元140。尽管图1示出顶部和底部位线解码器，但是该存储器阵列还可以被配置有单个（例如，顶部）位线解码器120。每个存储器单元140被连接在一条位线和一条字线之间。每个存储器单元140包括串联耦接到电阻率切换存储元件142的电流操纵元件或者二极管141。二极管141可以是多个已知类型的二极管的任意二极管，比如p-n半导体二极管、p-i-n半导体二极管、金属绝缘体金属（MIM）二极管或者金属绝缘体-绝缘体金属（MIIM）二极管。电阻率切换存储元件142可以是多个已知的电阻率切换材料中的任意材料，包括反熔丝电介质、熔丝、串联布置的二极管和反熔丝电介质、多晶硅存储器效应材料、金属氧化物或者可切换复合金属氧化物材料、碳纳米管材料、石墨烯可切换电阻材料、相变材料、导电桥元件、电解质切换材料、可切换聚合物材料以及碳电阻率切换材料。电阻率切换存储元件142可以是单状态或者多状态一次可编程或者特征是两个端子的可重写单元。
在诸如图1所示的存储器单元阵列的操作中，字线解码器110控制双器件驱动器113、115、117、119，这些驱动器中的每个驱动字线112、114、116、118之一。双器件驱动器113、115、117、119的每个可以包括并行连接在字线解码器110和字线112、114、116、118之一之间的PMOS晶体管162和NMOS晶体管161。在所示的例子中，NMOS晶体管161连接（例如NMOS晶体管的源极区域连接）到全局字线选择电压源170（V（WL SEL）），并且漏极连接到字线112、114、116、118。存储器单元阵列100可以具有主电源电压VPP。字线选择电压源170提供等于大约地电压（GND）、即接地电压的字线选择电压，尽管可以选取各种相关电压来控制经过存储器单元的泄漏量。通常，偏压电压可以被调整为解决存储器单元的导通电压。字线未选电压源160（V（WL USEL））是大约1V到大约VPP。因此，当字线解码器110向双器件驱动器113、115、117、119施加选择控制电压时，每个NMOS晶体管161被激活，并且（例如经由NMOS漏极）向字线112、114、116、118中的每条施加字线选择电压，并且PMOS晶体管162被停用（deactivate）。相反，当字线解码器110向双器件驱动器113、115、117、119施加未选控制电压时，PMOS晶体管162被激活（例如，字线未选电压源160被施加到PMOS源），其向字线112、114、116、118施加字线未选电压，并且NMOS晶体管161被停用。
顶部位线解码器120控制顶部单器件驱动器123、125、127。顶部单器件驱动器123、125、127的每个包括具有耦接到位线解码器120的栅极、耦接到顶部偏压发生器电路183（或位线驱动器）的漏极（或源极）以及响应于施加到栅极的信号分别驱动顶部位线122、124、126之一的源极（或漏极）的PMOS晶体管。底部位线解码器130类似地控制底部单器件驱动器132、134，这些单器件驱动器的每个是具有与分别驱动底部位线133、135之一的底部偏压发生器电路的类似连接的单个PMOS晶体管。这些单器件驱动器123、125、127、132、134的每个包括PMOS晶体管163。每个PMOS晶体管163的主体189可以连接到VPP（V（PMOS偏压））。
顶部单器件驱动器123、125、127的每个可以通过顶部选择总线181（TOP_SELB）连接到顶部偏压发生器电路183。顶部偏压发生器电路183可以连接到位线选择电压源195（V（BL SEL））和位线未选电压源190（V（BLUNSEL））。位线选择电压源195可以等于大约VPP。位线选择电压源195提供大约1V到大约12V的位线选择电压。位线未选电压源190可以提供大约-1V到大约1V的位线未选电压。位线未选电压源190的电压等于大约字线选择电压源170的电压。因此，顶部偏压发生器电路183可以将位线选择电压源195或者位线未选电压源190连接到顶部选择总线181。底部单器件驱动器132、134的每个可以类似地将位线选择电压源195或者位线未选电压源190连接到底部选择总线182。或者，可以分别提供用于顶部和底部器件驱动器的位线选择电压源。
在一个实施例中，顶部位线122、124、126可以与底部位线133、135交错。此布置使得来自所选位线的耦合电容能够作为从存储器单元阵列的相对侧驱动的交错的位线。在另一个替换中，可以仅提供位线解码器120以便在存储器单元阵列中仅提供一组单器件驱动器（例如顶部单器件驱动器）。为了简化各个实施例的描述，随后的附图例示了仅包括单位线解码器的存储器单元阵列的部分，尽管为了简化描述，在图1和随后的附图中示出了仅一个字线解码器，但是其他实施例可以包括在存储器单元阵列中的与所例示的字线解码器相对侧的第二字线解码器、以及由在存储器单元阵列中的与所例示的字线解码器相对侧的字线驱动器电路驱动的另外的字线。也可以使用其他分布。
在另一个替换中，存储器单元140的朝向可以相反，使得其阳极和阴极互换。PMOS晶体管可以用NMOS晶体管替换，并且反之亦然。因此，所选和未选电压的极性可以相反。在另一个替换中，顶部和底部单器件驱动器以及双器件驱动器可选地可以被配置有上拉或下拉电阻器。
在如图1所示的包括二极管141和电阻率切换存储元件142的存储器单元阵列中，可能需要将电荷从位线排出，以便提高存储器阵列的效率。先前开发的用于实现这样的电路在图2中例示，其基本类似于通过引用合并于此的美国专利申请No.12/385,964的图14。此存储器单元阵列包括字线解码器110、顶部位线解码器120、底部位线解码器130、字线112、114、116、耦接到顶部位线222a-222f的顶部单器件驱动器220a-220f（统称220）、耦接到底部位线232a-232f的底部单器件驱动器231a-231f、以及耦接在字线和位线之间的存储器单元140，这些的每个都在以上参考图1描述了。在图2所示的实施例中，存储器单元阵列还包括被配置为从位线排出电荷的排出控制器210以及排出线205。
在图2所示的存储器单元阵列中，耦接到排出线214、218的排出控制器210可以通过排出单元250、260、270电耦接到位线222a-222f、232a-232f。排出控制器210可以与字线解码器110和位线解码器120、130通信，以便该排出控制器可以确定要激活排出线211、214、218中的哪条以及何时激活。排出单元或单元250、260、270的块可以物理上与存储器单元140相同。或者，可以使用排出单元或单元250、260、270的块来特别构造以用于从位线带来电压的目的；例如，排出单元可以仅仅是二极管而没有电阻率存储元件。
在图2所示的存储器单元阵列中，每条排出线211、214、218耦接到一组位线。例如，一组中的位线可以在存储器级上和/或跨越存储器级而连续；但是，一组中的位线可以被展开。在一个例子中，位线可以被划分为八组，但是，可以使用任意数量的组。在图2所示的例子中，示出了三组的八存储器单元阵列。例如，图2示出通过一组或一块排出单元250电耦接到一条排出线211的一组位线222a-222d。如图2所示，每条排出线经由排出单元电耦接到一些而不是所有位线。优选地，排出组是相互排他的；但是，这些组可以重叠或者交织。
在图2所示的存储器单元阵列中，排出控制器可以向排出线施加诸如字线未选电压的阻挡电压（blocking voltage）或者施加位线未选电压。当排出线211、214、218的任意一条被保持在位线未选偏压时，具有比位线未选偏压加上相应位线上的阈值电压更大的电势的任意电荷将经过排出单元泄漏到排出线。
尽管图2中所示的被包括在存储器单元阵列设计中的排出控制器210可以用于维持未选位线和字线上的恰当的偏压，但是与排出控制器210、排出单元250以及相关电连接相关联的另外的电路200增加了存储器阵列的尺寸，并且增加了所不希望的另外的复杂性。而且，图2所示的存储器阵列设计使用两晶体管字线驱动器，其增加了复杂性并且需要另外的面积来实现。而且，在复位和读操作期间，在正向偏压模式中，未选单元泄漏可以上拉一组中的一半的位线以便它们泄漏到所选字线。由于电流路径的I*R，汇集到所选字线的这种漏电流会导致大的电压降。而且，在多个块中使用来控制浮置位线并减小所选字线的漏电流的位线上的排出单元250增加了复杂性。仅在块中的特定字线和相关位线与单元交叉时实现另外的排出柱（pillar）器件。因此，如果存在8条特定字线，则将存在另外8组柱器件，每组仅与一条特定字线相关联。
以下描述的各个实施例电路替代图2所示的存储器单元阵列设计中的排出控制器210，提供了用于从未选位线和字线排出电压的更简单、更容易实现并且更小的电路。如以下更详细描述的，可以删除字线驱动器中的PMOS器件162并且单个NMOS器件161可以被用作字线驱动器113。如随后的图中所示，位线泄放二极管控制器314（例如NMOS晶体管314）被添加到每个位线解码器选择电路并通过zia连接到字线级，其中特定字线段耦接到泄放二极管300。每个位线解码器输出可以耦接到大量位线，比如2到64条位线，但是对于与单位线解码器选择输出相关联的2到64条位线的每个块，仅需要一个位线侧泄放二极管控制器314（例如NMOS晶体管）。类似地，字线泄放二极管控制器614（例如PMOS晶体管614）被添加到每个字线解码器选择电路，并且连接到位线级，其中特定位线段耦接到泄放二极管600。例如，在以下图中例示的实施例中示出了16条位线和位线单器件驱动器PMOS晶体管耦接到每个单位线解码器输出，每个单位线解码器输出与单个位线泄放二极管控制器（例如单个NMOS晶体管）相关联。可以存在与存在来自位线解码器的输出一样多的位线泄放二极管控制器（例如NMOS晶体管），表示与以上所述的排出控制器相比的小块的NMOS晶体管。类似地，可以存在与存在来自字线解码器的输出一样多的字线泄放二极管控制器（例如PMOS晶体管）。位线泄放二极管控制器（例如NMOS晶体管）可以本地布局为沿着在存储器阵列以下的基板中的位线控制器的控制线彼此相邻。
位线泄放二极管控制器和字线泄放二极管控制器可以具有控制输入导线（lead）、源极导线和输出导线。在其中位线泄放二极管控制器是NMOS晶体管和/或字线泄放二极管控制器是PMOS晶体管的实施例中，控制输入导线可以是与晶体管的栅极的连接，源极导线可以是晶体管的漏极或者源极，输出导线可以是晶体管的源极或漏极中的另一个。位线泄放二极管控制器可以被实现在存储器阵列内，以便每个位线泄放二极管将位线（比如位线1（BL1））经由特定字线和zia连接到位线泄放二极管控制器的输出导线（例如NMOS晶体管的漏极（或源极））。位线泄放二极管控制器的源极导线（例如NMOS晶体管源极（或漏极））耦接到低电压偏压Vubl电压源，由此将泄放二极管耦接到低偏压电压。位线泄放二极管控制器（例如NMOS晶体管）具有通过位线解码器输出导线耦接到PMOS晶体管的栅极的控制输入导线（例如，栅极）。PMOS晶体管使用一组位线驱动器输出导线将位线连接到位线偏压发生器电路。在字线侧可以采用互补电路，其中，字线泄放二极管控制器（例如PMOS晶体管）将连接到控制器输出导线的泄放二极管耦接到与控制器源极导线连接的未选字线偏压源，且到字线泄放二极管控制器的控制输入（例如PMOS晶体管栅极）由字线解码器导线耦接到字线单器件驱动器NMOS晶体管的栅极。
此电路需要比图2的排出控制器和排出器件少得多的面积。而且，泄放二极管由对位线进行选择的位线解码器的相同输出来控制。当PMOS晶体管被位线解码器选择用于具体位线解码器选择电路以选择具体的一组位线时，相关联的位线泄放二极管控制器（例如NMOS晶体管）允许存储器阵列中的与16个泄放二极管的连接浮置，因此其不试图提供任何偏压电压。但是，与所有非选择的位线相关联的位线泄放二极管控制器（例如NMOS晶体管）将未选位线耦接到未选电压偏压。不再需要任何其他特定的未选的偏压器件。因此，从存储器阵列设计中去除了对于诸如排出控制器的单独的控制器电路的需要。
位线泄放二极管控制器和字线泄放二极管控制器可以是响应于由位线或字线解码器发出的用于选择具体位线或字线来读取/写入的相同选择信号而能够将各自的泄放二极管连接到适当的偏压电压的任意电路。在用于例示附图中以及随后的描述中的本发明的第一实施例中，位线泄放二极管控制器是NMOS晶体管（在图中指示为晶体管314），并且字线泄放二极管控制器是PMOS晶体管（在图中指示为晶体管614）。尽管这是优选实施例，但是这不是可以用在各个实施例中的唯一类型的控制器电路。为了简化本公开的目的，对于NMOS晶体管314和PMOS晶体管614的引用意图包括用于分别将位线泄放二极管和字线泄放二极管耦接到适当的偏压源的所有其他适当类型的控制器电路。例如，可以切换用于位线和字线泄放控制器的晶体管的类型。作为另一例子，可以使用其他类型的晶体管作为控制器。此外，其他类型的控制电路可以用于位线和字线泄放控制器，包括例如开关、二极管、约瑟夫森结（Josephson junction）、双极性晶体管等等。因此，附图中以及以下描述中对NMOS晶体管314和PMOS晶体管614的引用不意图将权利要求的范围限制到具体类型的位线或字线泄放二极管控制器电路，除非权利要求书中特别指出。
各个实施例通过在每组（例如，16条一组）的位线和/或字线中的一条上提供解码器控制的泄放二极管而不留下浮置列。此外，列解码器控制位线上的泄放二极管，消除了对于单独的排出控制器电路的需要。因此，泄放电路需要比用于排出控制的多条字线更小的面积。而且，各实施例使能单器件字线驱动器，其中字线解码器控制泄放二极管（即行解码器控制字线上的泄放二极管）。因此，在该阵列附近的一组泄放二极管以及驱动器zia区域通过由列或者行解码器控制的共享的器件而连接到偏压线。泄放二极管确定在解码器输出处于未选状态时、即单器件驱动器器件关闭时、该阵列中的未选线上的偏压。通过这样的二级管布置来确定位线和字线未选偏压之一或其两者。偏压用在存储器单元的操作的读、复位和置位模式中，如以下关于图10和11所述。
在图1和2所示的实施例中，一个组中的每个单器件晶体管163的栅极连接到不同的位线解码器120输出，并且每个晶体管163的源极连接到偏压发生器电路183的相同的输出181。在许多实施例中，将存在每个连接到不同的位线的单器件驱动器的组，且单器件的组的每个器件的源极连接到来自顶部偏压发生器电路183的单独的输出。这通常是间距紧凑的阵列中的情况，特别是间距紧凑的多层阵列中的情况。因此，在图1和图2中，每个器件163可以表示一组单器件。在图3A-9C所示的实施例中，单器件驱动器163被实现为这样的一组器件163a、163b等等。在这些实施例中，一组16个晶体管中的每个单器件晶体管163、663的栅极连接到相同的位线或字线解码器120、110输出（例如导线）322、622。但是，每个单器件晶体管163、663的源极连接到位线或字线偏压发生器电路304、604的不同输出（804、selb1-16、selx1-2）。
图3A例示示出了位线侧泄放二极管连接电路的细节的实施例。每个位线侧泄放二极管300具有连接到一条位线122、124的第一端子，并具有连接到级别X3中的“特定字线”360以及级别X7中的“特定字线”362的第二端子。特定字线360、362不是真正的存储器字线，因为它们不连接到任何字线驱动器，而是在与存储器单元字线并行的字线级中提供以连接到位线侧泄放二极管300的线。特定字线360、362在相同字线级X3、X7中可以比常规字线366更短。NMOS晶体管314用于经过特定字线360、362和线312将位线侧泄放二极管300耦接到低偏压电压Vubl源305。NMOS晶体管314的栅极耦接到位线解码器120输出导线322。Vubl可以是温度补偿的，因为经过二极管的偏压电流是依赖于温度的。特定字线360、362和位线侧泄放二极管300可以位于沿着存储器单元阵列的边缘。但是，它们的结构和经过存储器器件的路径与字线的类似。在图3A所示的优选实施例中，泄放二极管300包括与存储器单元140相同的结构，即耦接到虚存储元件302的电流操纵元件301，比如二极管。可以使用任何适当的两端子无源器件作为操纵元件301。电流操纵元件301可以是多个已知类型的二极管中的任意一个，比如p-n半导体二极管、p-i-n半导体二极管、击穿二极管（punch through diode）、诸如金属绝缘体金属（MIM）二极管或者金属绝缘体-绝缘体金属（MIIM）二极管的隧道势垒二极管、电阻器、非线性电阻器等等以及未来可能开发的任何适当的电流操纵元件。虚存储元件302可以是被永久地切换到其低电阻状态的多个已知的电阻率切换材料中的任意一个，包括反熔丝电介质、熔丝、串联布置的二极管和反熔丝电介质、多晶硅存储器效应材料、金属氧化物或者可切换复合金属氧化物材料、碳纳米管材料、石墨烯可切换电阻材料、相变材料、导电桥元件、电解质切换材料、可切换聚合物材料和碳电阻率切换材料。对于位线泄放二极管300使用与存储器单元140相同的结构材料使得泄放二极管按与存储器单元阵列的剩余部分相同的制造步骤来制造。如以下关于图12-14所述，可以在制造步骤之后在预形成步骤中预形成位线泄放二极管300，该预形成步骤将虚存储元件302的电阻率切换材料转换为不可逆的低电阻状态。
如上所述，特定字线360、362的每条可以通过zia318、320耦接到低电压源305，该低电压源305由NMOS晶体管314控制。低电压源305提供的低偏压电压Vubl（例如，地）经由线312耦接到NMOS晶体管314的漏极。NMOS晶体管314的栅极经由来自控制一组（例如16条一组的）位线单器件驱动器PMOS晶体管163a、163b的位线解码器120的相同输出线或导线322耦接到位线解码器120。当位线解码器120还没有选择一组位线时，每个断电的（即断开的）单器件驱动器PMOS晶体管163a、163b将其各自的相关位线与来自位线偏压发生器304的选择电压SEL B1、SEL B2隔离，并同时通过对NMOS晶体管314通电（即导通）将特定字线360、362耦接到低偏压电压305。因此，未选位线经受了经过耦合于特定字线360、362的泄放二极管300的低偏压电压。当位线解码器120选择一组位线时，通电的（即导通的）单器件驱动器PMOS晶体管163a、163b将其相关位线耦接到由位线偏压发生器304提供的位线选择电压SEL B1、SEL B2，并且解码器120同时通过使NMOS晶体管314截止将特定字线360、362与低偏压电平305断开。因此，所选位线不经受偏压电压Vubl。
在图3B所示的替换实施例中，电阻率切换材料/虚存储元件302可以被省略，在该情况下泄放二极管仅仅是二极管或者类似的电流操纵元件301。如图3A所示的实施例那样，图3B所示的实施例中的电流操纵元件301可以是可以用作操纵元件301的任何适当的两端子无源器件。元件301可以是多种已知类型的二极管中的任意一个，比如p-n半导体二极管、p-i-n半导体二极管、击穿二极管、诸如金属绝缘体金属（MIM）二极管或者金属绝缘体-绝缘体金属（MIIM）二极管的隧道势垒二极管、电阻器、非线性电阻器等等以及未来可能开发的任何的电流操纵元件。图3B所示的其他电路元件可以与以上参考图3A所述的相同或类似。
在图3C所示的另一实施例中，多个NMOS晶体管314a、314b、314c可以将位线侧泄放二极管300经由各自的特定字线360、362耦接到低偏压电压Vubl源305。此实施例中的多个NMOS晶体管314a、314b、314c替代图3A中所示的单个NMOS晶体管314。在此实施例中，多个NMOS晶体管314a、314b、314c的每个的栅极可以耦接到位线解码器120输出导线322。在也在图3C中例示的另一实施例中，特定字线360a、360b可以耦接到多个NMOS晶体管314b、314c的每个。例如，一个NMOS晶体管314b可以被配置为向特定字线360b的第一部分上的四个泄放二极管300提供低偏压电压Vubl，并且第二NMOS晶体管314c可以被配置为向特定字线360a的第二部分上的四个其他泄放二极管300提供低偏压电压Vubl。可以使用各种不同的配置来将低偏压电压Vubl经过多个NMOS晶体管314连接到特定字线和泄放二极管300。
在三维存储器阵列器件中，泄放二极管300、特定字线360、362、位线以及NMOS晶体管314可以被配置在诸如图4A和4B所示的布置中。图4A和4B是根据两个实施例的三维存储器阵列器件的一部分的概念截面侧视图。在图4A所示的实施例中，泄放二极管300被配置为耦接到虚存储元件302的电流操纵元件301（如以上参考图3A所述），而在图4B所示的实施例中，泄放二极管是没有虚存储元件的电流操纵元件301的形式（如以上参考图3B所述）。
在这样的三维设计中，存储器单元的平面阵列或者级可以耦接在字线级X1、X3、X5、X7、X9中的多条字线366中的一条以及多条位线122-128中的一条之间。在该阵列和位线驱动器的边缘附近，类似结构的特定单元可以被用作耦接在位线级Y2-Y8中的位线的每条和位于字线级X3、X7中的特定字线360、362之间的泄放二极管300。如图4A和4B所示，控制泄放二极管的NMOS晶体管314可以被耦接到在三维存储器阵列之中或者以下的、比如在存储器单元以下的基板中的处于低电平的位线解码器120以及Vubl源305，其中，通过zia318、320提供与特定字线和泄放二极管300的连接。
在图4A所示的可选实施例中，特定字线还可以被添加在级X1、X5和/或X9中以将泄放二极管的数量加倍。可选的泄放二极管由图4A中的三角形300a例示。在此情况下，特定字线X1、X5、X9还将连接到NMOS晶体管314（未单独示出）。
为了更好地例示三维存储器阵列内的互连性，在图5A中例示了图4A的画圈部分的顶部透视图，且在图5B中例示了图4B的画圈部分的顶部透视图。参考图5A，当从顶部观看时，存储器单元阵列器件级940可能看起来是平面阵列。在位线级Y6中跨过阵列的位线126以及在位线级Y8中跨过阵列的位线128可以通过图9A所示的zia耦接到位线偏压发生器304。如上所述，位线偏压发生器304可以处于底部级（例如在硅基板中），而存储器阵列层935（位于图9A和9B中所示的字线级980和位线级940之间）和945（位于图9A和9B中所示的位线级940和字线级990之间）可以处于存储器器件的顶部层。而且，如图5A和5B所示，泄放二极管300可以成对被形成在存储器单元935、945的级附近，在此处，位线126、128与特定字线360、362交叉。此配置在其中阵列线通过侧壁间距加倍处理来形成的情况下是有利的，该侧壁间距加倍处理以如图5A和5B所示的环形的形状形成特定字线360、362。特定字线环与zia318、320相交但是不完全覆盖zia318、320，以将特定字线360、362连接到低偏压电压源305。如果希望以更低的二极管电压降提供更大的电流，则可以沿着位线形成甚至更多的二极管。位线级930、940（也标记为Y8和Y6）中的位线在图5A和5B的顶视图中可以一致，并且多个位线层910、920、930、940（也标记为Y8、Y6、Y4、Y2）的多层泄放二极管300不需要另外的区域。以下参考图9A-9C进一步详细描述三维存储器阵列中的电路元件的互连性的进一步例示。
如以上参考图3B所述，电阻率切换材料/虚存储元件302可以省略，在此情况下泄放二极管仅仅是二极管或者类似的电流操纵元件301，如图4B所示。图4B还示出其中泄放二极管301仅位于字线360、362的一个字线级和在该字线级以下的位线级（位线级126）和以上的位线级（位线级128）之间的实施例。
可以在字线侧提供类似但是极性相反的电路，如图6A和6B所示。在图6A所示的第一实施例中，泄放二极管600被配置为耦接到虚存储元件602的电流操纵元件601，而在图6B所示的实施例中，泄放二极管是没有虚存储元件的电流操纵元件601的形式。一个字线泄放二极管600具有连接到字线112的第一端子以及连接到Y2位线级中的特定位线632的第二端子。代替对于位线侧的如上所述的将泄放二极管300耦接到低偏压电压305的NMOS晶体管314，PMOS晶体管614用于将字线泄放二极管600经过特定位线632和线612耦接到高偏压电压Vux源605。高偏压电压Vux可以被温度补偿，以便对于预计的（projected）未选单元泄漏来调整二极管压降。特定位线632不是真正的存储器位线，因为其不连接到任何存储器单元，而是被提供用于将字线侧泄放二极管600连接到高偏压电压源605。像位线侧泄放二极管300那样，在图6A所示的实施例中，字线侧二极管600可以包括与存储器单元140相同的结构，即与虚存储元件602串联耦接的电流操纵元件601。任何适当的两端子无源器件可以被用作操纵元件601。元件601可以是多种已知类型的二极管中的任意一个，比如p-n半导体二极管、p-i-n半导体二极管、击穿二极管、诸如金属绝缘体金属（MIM）二极管或者金属绝缘体-绝缘体金属（MIIM）二极管的隧道势垒二极管、电阻器、非线性电阻器等等。虚存储元件602可以是不可逆地切换到其低电阻状态的多种已知的电阻率切换材料中的任意一个，包括反熔丝电介质、熔丝、串联布置的二极管和反熔丝电介质、多晶硅存储器效应材料、金属氧化物或者可切换复合金属氧化物材料、碳纳米管材料、石墨烯可切换电阻材料、相变材料、导电桥元件、电解质切换材料、可切换聚合物材料以及碳电阻率切换材料。对于字线泄放二极管600使用与存储器单元140相同的结构材料使得字线泄放二极管能够在与存储器单元阵列的其余部分相同的制造步骤中被制造。如以下参考图12-14所述，可以在制造步骤之后在预形成步骤中预形成字线泄放二极管600，该预形成步骤将虚存储材料602变换到不可逆低电阻状态。
参考图6A，Y2位线级中的特定位线632以及Y4、Y6、Y8位线级中的可选的特定位线633、634、636可以经过zia618、620耦接到高电压源605，该高电压源605由至少一个PMOS晶体管614控制。高电压源605提供的高偏压电压Vux（例如，大约2到7伏）通过线612耦接到PMOS晶体管614的漏极。PMOS晶体管614的栅极经由来自控制一组（例如一组16个的）字线单器件驱动器NMOS晶体管663a、663b的字线解码器的相同输出控制线或导线622耦接到字线解码器110。因此，相同的解码器输出控制所选线和泄放二极管。当字线解码器110还未选择一组字线时，断电的（即断开的）单器件驱动器NMOS晶体管663a、663b的每个将其各自的相关字线与来自字线偏压发生器电路604的字线选择电压SEL X1去耦合，并且解码器同时通过对PMOS晶体管614通电（即导通）将特定字线Y2耦接到高偏压电压605。因此，未选择的字线通过耦接到特定位线632而经受高偏压电压Vux。当字线解码器110选择一组字线时，通电的（即导通的）单器件驱动器NMOS晶体管663a、663b将其相关联的字线耦接到由字线偏压发生器电路604提供的字线选择电压SEL B1，并且解码器110同时通过对PMOS晶体管614断电（即断开）而将特定字线从高偏压电压605切断。因此，所选字线不经历来自源605的偏压电压Vux。
尽管优选实施例仅包括在Y2位线级中的单个特定字线632以及全局字线解码器110，但是可选地，另外的特定位线633、634、636可以被提供在Y4、Y6、Y8位线级中并且用于连接到更多的字线泄放二极管600，这可以在需要时使存储器阵列中实现的泄放二极管的数量为四倍。
在图6B所示的替换实施例中，电阻率切换材料/虚存储元件602可以被省略，在此情况下泄放二极管仅仅是二极管或类似的电流操纵元件601。如图6A所示的实施例那样，图6B所示的实施例中的电流操纵元件601可以是可以用作操纵元件601的任何适当的两端子无源器件。元件601可以是多种已知类型的二极管中的任意一个，比如p-n半导体二极管、p-i-n半导体二极管、击穿二极管、诸如金属绝缘体金属（MIM）二极管或者金属绝缘体-绝缘体金属（MIIM）二极管的隧道势垒二极管、电阻器、非线性电阻器等等以及将来可能开发的任何电流操纵元件。图6B所示的其他电路元件可以与以上参考图6A所述的相同或类似。
在图6C所示的另一实施例中，多个PMOS晶体管614a、614b、614c可以将字线侧泄放二极管600经由605的各个特定位线632耦接到高电压偏压Vux源。此实施例中的多个PMOS晶体管614a、614b、614c替换图6A所示的单个PMOS晶体管614。在此实施例中，多个PMOS晶体管614a、614b、614c的每个的栅极可以耦接到字线解码器110输出导线622。在也在图6C中例示的另一实施例中，特定位线632a、632b可以耦接到多于一个PMOS晶体管614b、614c。例如，一个PMOS晶体管614b可以被配置为向特定字线632a的第一部分上的四个泄放二极管600提供高偏压电压Vux，并且第二PMOS晶体管614a可以被配置为向特定位线632a的第二部分上的四个其他的泄放二极管600提供高偏压电压Vux。各种不同的配置用于通过多个PMOS晶体管614将低偏压电压Vubl连接到特定字线和泄放二极管600。
在三维存储器单元阵列器件中，字线单器件驱动器663a、663b可以位于存储器单元阵列级下方（例如基板中），如图7所示，图7示出在存储器阵列的一部分和字线zia区域608内配置的字线zia606的顶视图。如此图中所示，位于三维存储器单元阵列下面的字线单器件驱动器可以经过zia606耦接到平面存储器阵列740、760中的字线，这些zia606位于形成阵列940、960的两块存储器单元之间，阵列940、960每个由多级存储器单元组成。图7还例示了字线泄放二极管600的对（在图7中示出为点）还可以如何耦接到字线和特定位线630（在图7中示出为粗线）以及可以如何经过zia618进一步耦接到字线偏压发生器（未在图7中示出）。
如以上关于图3A-5B所述，其漏极（或源极）耦接到位线侧泄放二极管300的NMOS晶体管314（NMOS晶体管314在此可以称为位线泄放二极管控制NMOS晶体管314）可以具有耦接到来自位线解码器120的位线组选择输出线或导线322的栅极。这在图8A和8B中例示。相同的线或导线322还耦接到一组位线单器件驱动器PMOS晶体管163（在图8A和8B中标记为晶体管P1、P2、P3、……、P16）的栅极。该组可以包括2-32个或甚至更多的PMOS晶体管，比如16个晶体管。PMOS晶体管163可以通过每条连接到PMOS晶体管之一的线的总线（在某些图中标记为SELB）形式的线804连接到位线偏压发生器304。图8A和8B还例示了泄放二极管300可以如何耦接在NMOS晶体管314的源极（漏极）和耦接到与单位线解码器输出322连接的单器件驱动器163的位线122、124、126、128的每条之间。如以上所述以及图8A和8B中所示，NMOS晶体管314与位线泄放二极管300的此连接可以经过zia318、320。因此，在所例示的示例实施例中，16个泄放二极管300耦接到单个NMOS晶体管314以及由单位线解码器输出322控制的一组16条位线。图8A和8B还例示了单器件控制器PMOS晶体管163的每个（晶体管P1、P2、P3、……P16）的漏极可以如何经由16（或其他数量）线的总线804耦接到位线偏压发生器304。因此，每个PMOS晶体管163由不同的驱动器输出来控制。
图8A和8B中的具有耦接到相同的解码器120输出322的PMOS晶体管的配置可以被称为“多端头（multiheaded）驱动器器件”。晶体管的总数量从现有技术中的2N个减少到图8A和8B中的N+1个，其中N是解码器的“端头”（即图8A和8B中的PMOS晶体管163的数量）。器件驱动器中的晶体管的数量的这种减少可以节省25%或甚至更多的3D阵列的芯片面积，尤其是当块尺寸比4000个单元小了500个单元时。连接到驱动器器件的线的开销也减少了。
在图8A所示的实施例中，泄放二极管300被配置为耦接到虚存储元件302的电流操纵元件301（如以上参考图3A所述），而在图8B所示的实施例中，泄放二极管是没有虚存储元件的电流操纵元件301的形式（如以上参考图3B所述）。
存储器器件900内的电路元件的三维布置的示例实施例在图9A中例示。此示例实施例特征是位于存储器单元阵列中的位线级910、920、930、940之间的字线级X3和X7中的位线泄放二极管300。关于存储器单元140中的字线侧的细节（例如字线泄放二极管、字线解码器、字线驱动器和字线）未被包括在图9A中以便简化该图，但是在图9B中示出，图9B不强调与位线级、zia和位线驱动器电路相关联的细节。类似的电路元件出现在字线侧，如在此参考其他附图所述并在图9B中例示的，字线在位线级940以上以及在位线级910以下垂直地行进到位线级910、920、930、940的每个之间的位线以形成与图4所示的截面部分类似的八层存储器单元，其中泄放二极管由存储器单元替代。两个字线级以及中间的位线级的细节在图9C中例示。为了例示的目的，图9A-9C仅例示了电路元件的一个可能布置，并且不意图将权利要求限制到电路元件的任何具体配置或者朝向。
如图9A所示，位线偏压发生器304以及低偏压电压源Vubl305可以位于三维存储器器件900的底部级（例如硅基板中），且各自的导线经过zia垂直行进到位线BL1-BL16、BL1’-BL16’，并经过zia318、320、318’垂直地行进到位线泄放二极管300。尽管未在此图中示出，但是字线偏压发生器604和字线驱动器663可以类似地位于器件的底部级上，使导线经过如图7所示的zia606垂直地行进到字线，并且经过zia618、620将泄放二极管偏压电压传递到特定位线630。位线泄放二极管控制NMOS晶体管314a、314’可以类似地位于存储器器件900的较低层中，在那里它们可以在源极（或漏极）上通过导线312耦接到低电压偏压源305，并且在其栅极处通过控制导线322耦接到位线解码器120。位线泄放二极管控制NMOS晶体管314a、314’的漏极（或源极）通过zia318、320、318’连接到特定字线X3、X7的每个。位线解码器120可以在低级中、比如在硅基板中或者在存储器阵列的一侧上制造。
如图9A所示，每个NMOS晶体管314a、314’控制一组泄放二极管300，比如一组16个泄放二极管300。当然，每个NMOS晶体管314可以控制多于或者少于16个泄放二极管。例如，NMOS晶体管314a经由特定字线X7控制8个泄放二极管300，并经由特定字线X3控制8个泄放二极管300。特定字线X3和X7彼此连接并且通过zia318连接到NMOS晶体管314的源极或漏极。在连接到线X7的8个泄放二极管中，四个位于线X7以上，四个位于线X7以下。位于线X7以上的四个二极管300耦接到位线级940（对应于图4A和4B中的级Y8）中的位线b11到b14。位于线X7以下的四个二极管300耦接到（对应于图4中的级Y6的）位线级930中的位线b15到b18。位于线X3以上的四个二极管300耦接到（对应于图4A和4B中的级Y4的）位线级920中的位线bl9到bl12。位于线X3以下的四个二极管300耦接到（对应于图4A和4B中的级Y2的）位线级910。特定字线X3、X7在相邻位线级之间与位线bl1-bl16垂直地延伸。NMOS晶体管314b经由特定字线X7’控制与位线bl1’到bl8’相关联的另外8个类似的泄放二极管300并且经由特定字线X3’控制与位线bl9’到bl16’相关联的另外8个泄放二极管300。
图9A还例示了位线偏压发生器304可以如何通过位于底部级或者位于基板中的位线单器件驱动器PMOS晶体管163耦接到各个位线BL1-BL16、BL1’-BL16’的每个。如详细示出以及如上所述的，位线单器件驱动器PMOS晶体管163的每个可以在晶体管的源极（或漏极）处耦接到位线122、BL1-BL16、BL1’-BL16’，通过控制导线322耦接到位线解码器120，并且通过总线804（例如，如所示的16路总线）耦接到位线偏压发生器304。
如图9B所示，耦接到泄放二极管300的特定字线360、362可以位于交替的（例如每隔一个的）字线级960、980（所示的实施例中的级X3和X7）内，同时跳过在中间的字线级950（X1）、970（X5）和990（X9）。此实施例支持单个垂直堆叠中的八层存储器单元。
关于字线和位线级之间的存储器单元的配置的更多细节在图9C中例示，图9C示出夹在两个字线级950、960之间的单个位线级910。每个字线级950、960包括经由如以上参考图7所述的字线zia区域608内的zia606耦接到位于该组件中的最低级以下（即字线级950以下）的字线驱动器电路的多条字线112、114、116（在图5A和5B中编号366）。类似地，每个位线级910包括耦接到位线解码器120和多个单元件驱动器电路163的多条位线122-128。存储器单元140被配置在每条字线和位线的相交处的字线和位线级之间的空间中。在一些实施例中，字线驱动器和位线驱动器之一或这两者可以与相应的字线和位线级共面地制造，如虚线的字线驱动器电路模块120、163以虚线的位线驱动器电路模块604所示。
尽管图9C示出在分解图中分离的字线和位线级，但是使用已知的存储器器件制造技术一个在另一个之上地制造存储器器件的各层。因此，在以轨道的形式铺设多条字线112、114、116之后，使用已知的硅处理方法在顶部形成存储器元件140，在这之后位线122-128的正交的（或者其他角度的）阵列被形成为电连接到下面的存储器元件140的轨道。此配置得到存储器单元140的密集的三维阵列，仅例示了这些存储器单元中的一些以加强附图的清楚性。如上所述，耦接到泄放二极管600a、600b的字线级960内的特定字线360a、360b可以耦接到位于存储器部件中的低级处的NMOS晶体管314并通过zia320连接。类似地，耦接到泄放二极管300a、300b的特定位线630可以通过zia618耦接到字线泄放二极管控制PMOS晶体管614（还参见图7）。
图9A-9C所示的实施例完全被镜像在于，级Y2和X3的配置是级X3和Y4的配置的镜像图像。因此，存储器单元140从字线级X3到位线级Y2和位线Y4以镜像的方向而向下和向上延伸。尽管此配置可以增加垂直的存储器单元密度，但是存储器电路可以以非镜像的配置来配置。在此替换实施例中，绝缘层可以位于每对字线和位线级之间，在此情况下泄放二极管将仅在夹在绝缘层之间的字线和位线层之间延伸。因此，在此实施例中，泄放二极管不是从每隔一个字线级上下延伸，而是泄放二极管将从每个字线级延伸到其对应的位线级。
如上所述，泄放二极管300、600及其各自的控制晶体管（即位线泄放二极管控制NMOS晶体管314和字线泄放二极管控制PMOS晶体管614）确保适当的偏压电压出现在未选位线和字线上，但是不出现在所选位线和字线上。图10A和10B例示经过泄放二极管300b、600b的电压路径以及在向所选存储器单元S写入“0”（即将单元S的存储元件142置于高电阻状态）的复位操作期间施加的电压。如图10A和10B所示，为了选择字线用于复位操作，相应的字线单器件驱动器NMOS晶体管663a的漏极（或源极）被置位为来自字线偏压发生器604a的脉冲信号（例如在50ns内从4V到地并回到4V的电压变换）中的低电压SELX（例如，地），同时栅极被来自全局字线解码器110的信号置位为高电压GWL（例如大约5V）。施加到NMOS晶体管663a的栅极的电压还被施加到字线泄放二极管控制PMOS晶体管614a的栅极。因此，相应的字线泄放二极管600a与高偏压源605产生的未选字线偏压Vux（例如大约5V）隔离。类似地，为了选择位线用于复位操作，高电压（大约5V）通过位线偏压发生器304施加到相应的所选位线单器件驱动器PMOS晶体管163a的漏极（或源极），同时低电压（例如地）被位线解码器120施加到所选位线单器件驱动器PMOS晶体管163a的栅极，并且还被施加到位线泄放二极管控制NMOS晶体管314a的栅极。因此，相应的位线泄放二极管300a与所选位线隔离，允许单器件驱动器PMOS晶体管163a将所选位线122驱动到高电压（例如大约5V）。在别处，位线解码器120将高电压（例如大约5V）提供到未选位线单器件驱动器PMOS晶体管163’的栅极，并且还提供到位线泄放二极管控制NMOS晶体管314’的栅极。未选偏压发生器305向位线泄放二极管控制NMOS晶体管314’的源极提供低电压（例如地）。因此，相应的位线泄放二极管300b汇集来自未选位线124的电流（由虚线箭头例示），将该位线的电压保持到高于地的一个二极管电压降（例如大约0.8V）。在未选字线处，全局字线解码器110将低电压（例如地）施加到未选字线单器件驱动器NMOS晶体管663b的栅极，其还将相同的电压施加到相应的字线泄放二极管控制PMOS晶体管614b的栅极。同时，高电压Vux被施加到未选字线泄放二极管控制PMOS晶体管614b的源极（或漏极）。未选字线泄放二极管600b将来自字线泄放二极管控制PMOS晶体管614b的漏极的电流（由虚线箭头示出）提供给未选字线。这将未选字线保持大约低于示例的5V的一个二极管电压降（例如大约4.2伏），同时漏电流流经未选单元U（由虚线箭头例示）。
通过例子，图10A和10B例示其中泄放二极管具有引起近似0.8V的电压降的电阻，并且高电压源605将5V提供给字线泄放二极管控制PMOS晶体管614b的漏极（源极）的实施例，未选字线上的得到的偏压电压将近似是4.2V。类似地，如果低电压偏压源305耦接到地，则未选位线可以具有近似0.8V的低电压偏压。因此，复位电压（例如大约5V）被施加到所选S存储器单元140，而一半所选存储器单元H、F接收大约0.8伏的差分电压，并且由于泄放二极管300b、600b的二极管电压降，未选单元U接收从未选字线到未选位线的差分电压（例如大约3.4伏）。
在图10A所示的实施例中，泄放二极管300、600被配置为耦接到虚存储元件的电流操纵元件（如以上参考图3A和6A所述），而在图10B所示的实施例中，泄放二极管是没有虚存储元件的电流操纵元件301的形式（如以上参考图3B和6B所述）。
图11A和11B例示用于通过将电阻率切换存储元件142置于低电阻状态来将“1”存储到存储器单元中的置位操作的控制电压置位以及经过泄放二极管的电压路径。该置位操作可以通过施加来自位线解码器、位线偏压发生器、字线解码器和字线偏压发生器的电压来实现，如图11A和11B所示。从Vub源305提供低的负电压（例如-0.8V）给晶体管314a、314’的源极或漏极，中等的负电压（例如-4V）被施加到晶体管163a、163’的源极或漏极，高的负电压（例如-6V）被解码器120施加到所选位线上的晶体管314a、163a的栅极，并且地被解码器120施加到未选位线上的晶体管314’、163’的栅极。低的正电压（例如0.8V）从Vux源605提供给晶体管614a、614b的源极或漏极，中等的正电压（例如4V）被施加到所选字线驱动器晶体管663a的源极或漏极，地被施加到未选字线驱动器晶体管663b的源极或漏极，高的正电压（例如6V）被解码器120施加到所选字线上的晶体管614a、663a的栅极，地被解码器120施加到未选字线上的晶体管614b、663b的栅极。
因此，位线单器件驱动器PMOS163a将中等的负电压传递到所选位线122，并且字线单器件驱动器NMOS663a将中等的正电压传递到所选字线，由此将足够将存储器单元S置位到低电阻状态的组合的反向偏压施加到所选单元S。示例的组合的反向偏压（大约8伏）大于存储器单元140中的二极管的击穿电压（breakdown），并且引起用于置位所选存储器单元（即将电阻率切换存储元件142转变到其低电阻状态）的充分的电流（例如，大约1微安培）。泄放二极管300a和600a不干扰所选线偏压，因为泄放二极管控制器件314a和614a通过选择具体位线和字线组合的相同的施加电压而截止。在预偏压步骤中，所有位线和字线被偏压到地电压。被导通的泄放二极管控制NMOS晶体管314’将低的负电压提供给泄放二极管300b，并且类似地，字线泄放二极管控制PMOS晶体管614b将低的正电压提供给泄放器件600b。在此情况下，未选位线和字线单器件驱动器163’、663b断开，并且不干扰未选线偏压。未选线泄放二极管314’、614b将未选线保持在接近地。跨过一半被选择的单元F和H的反向偏压因此分别被保持到中等的负电压和中等的正电压的电平（例如大约4V）。反向偏压优选地小于存储器单元140中的二极管的击穿电压，以便一半被选择的单元F和H中的漏电流（由虚线箭头示出）分别小于或等于在泄放二极管600b和300b中流动的电流（由实线箭头示出）。多个泄放二极管可以被包括在存储器器件中以实现示意图中所示的泄放二极管，由此提供处于低二极管电压降（例如大约0.8V）的漏电流。另外，未选单元U正向偏压将限制电压漂移。
在图11A所示的实施例中，泄放二极管300、600被配置为耦接到虚存储元件的电流操纵元件（如以上参考图3A和6A所述），而在图11B所示的实施例中，泄放二极管是没有虚存储元件的电流操纵元件301的形式（如以上参考图3B和6B所述）。
如以上关于图2、3A和6A所述，在优选实施例中，泄放二极管300、600由与诸如包括在二极管之上或者之下的虚存储材料的柱的虚存储材料302、602串行地形成的二极管301、601构成。优选地，每个泄放二极管301、601具有与存储器单元140的二极管141相同或类似的结构，并且虚存储元件302、602具有与每个存储器单元140的电阻率切换材料142相同或类似的结构和材料。这使得泄放二极管300、600能够在与存储器单元140相同的制造步骤中制造。为了在制造存储器器件之后“激活（activate）”虚电阻率存储元件302、602，虚电阻率存储元件可以在不可逆的置位操作中从其初始的高电阻率状态变换到低电阻率状态。用于实现此正向形成置位操作的示例方法1400在图12-14中例示。图12例示包括两个泄放二极管的存储器单元的一个平面或者一个级的一部分，并且示出被施加以变换位线泄放二极管的虚电阻率存储材料的电压。类似地，图13例示了示出在变换字线泄放二极管的虚电阻率存储元件时施加的电压的存储器单元阵列的相同部分。图14例示用于在此形成操作中配置泄放二极管的示例处理1400。
一起参考图12和14，耦接到位线的泄放二极管300的虚存储元件302可以如下不可逆地被置位到其低电阻状态。在步骤1402，可以通过向各个字线导线施加图12所示的电压来将字线预充电到大约2.5V。所有字线被可以流经字线泄放器件614a、614b以及泄放二极管600a、600b的电流而上拉。到单器件驱动器NMOS器件663a、663b的主体的结泄漏在字线上稍微下拉。所有位线将上升到不高于施加到位线驱动器电路的部分的正电压（例如大约3V）以便阵列中的存储器单元S、H、F、U不被激活。通过导通泄放二极管控制NMOS晶体管314a和单器件驱动器PMOS163a两者达用于置位（一个或多个）泄放二极管中的电阻元件302的足够时间来将所选列处的一个或多个泄放二极管置位到永久的低电阻状态，如在以下步骤中更详细说明的。在步骤1404，可以通过从位线偏压发生器304向晶体管163a、163’的源极或漏极施加正的位线选择电压（例如3V）来选择一条位线或者一组位线，并且从位线解码器120向驱动器和控制器件163a、314a的栅极提供地电压，如图12所示。位线偏压发生器304的输出（SELB）可以是连接到单器件驱动器PMOS晶体管163a的多个实例的一个多路总线，并且阵列中例示的多个泄放二极管可以全部连接到单个泄放器件控制NMOS晶体管314a。单个步骤1404中的多于一个输出（SELB）可以向驱动器器件163a提供位线选择电压以在步骤1404中置位多于一个泄放二极管300。可以给出考虑以限制处于位线选择电压的SELB输出的数量，以便流经泄放二极管控制器件314a的总电流不过大，并且在一些SELB输出处提供地的偏压以禁止用于各个泄放二极管的置位电流。位线解码器120向驱动器器件163’和控制器件314’提供大约-3V的负电压以取消选择未选列中的泄放器件控制NMOS器件163’并断开控制器件314’。由此，未选列中的泄放二极管300b浮置并且不置位。在步骤1406，可以通过向晶体管314a的源极或漏极施加-3V的负电压脉冲来将泄放二极管300a的虚存储元件302变换到其低电阻状态，如图12所示。在确定步骤1408中，位线偏压发生器304中包括的检测电路可以确定另一位线或者位线组上的虚存储材料是否仍要被变换，并且如果是，则通过返回到步骤1404来选择接下来的位线或者位线组。步骤1404和1406的选择位线或者位线组并施加置位电压脉冲的处理继续，直到所有位线已经被选择并且泄放二极管的虚存储元件已经在不可逆的置位操作中被变换（即确定步骤1408=“否”）。
一起参考图13和14，方法1400可以继续类似于步骤1402通过向各个位线导线施加图13所示的电压、通过在步骤1410中将位线预充电到负电压（例如大约-2.5V）而将字线侧泄放二极管600的虚存储元件602变换到其低电阻状态，其中在步骤1402中，字线变为位线并且使用互补的电路。在步骤1412，可以通过从字线解码器110向字线单器件驱动器晶体管663a的栅极和相应的字线泄放二极管控制晶体管614a施加地电势以导通两者、并从字线偏压发生器614a的输出（SELX）向晶体管663a、663b的源极或漏极施加负字线选择电压（例如-3V）来选择一条字线或者一组字线，如图13所示。在未选字线处，字线解码器将大约3伏提供给晶体管614b的栅极以便泄放二极管控制晶体管614b截止。在步骤1414，可以通过分别向晶体管614a的源极或漏极施加大约3V的正电压脉冲来将所选字线上的泄放二极管的虚存储元件602变换到其低电阻状态，如图13所示。来自字线偏压发生器604a的多个输出（SELX）可以是连接到多个驱动器器件614a的多路总线的形式。一个或者多于一个字线偏压发生器电路输出（SELX）可以被偏压到-3伏以置位各自的（一个或多个）泄放二极管，而其他输出（SELX）被偏压在地电压以禁止用于其他泄放二极管的置位电流。在确定步骤1416中，控制器件可以确定另一字线或者字线组上的虚存储元件是否仍要被变换，并且如果是，则通过返回到步骤1412选择下一个或者下一组字线。步骤1412和1414的选择字线或者字线组并施加置位电压脉冲的处理继续，直到所有字线都已被选择并且虚存储元件泄放二极管在不可逆的置位操作中被变换（即确定步骤1416=“否”）。一旦所有字线虚存储元件都已被变换，正向形成处理可以在步骤1418结束。
在单独的置位操作中的制造结束时，通过可逆地将电阻率切换材料141置位到低电阻状态将存储器单元140各自置于“1”或“开启（ON）”状态。
在以上参考图3B、4B、5B、6B、8B、10B和11B所述的替换实施例中，可以省略泄放二极管300、600的变换的电阻率切换材料/虚存储元件302和/或602。在上述的存储器器件的制造期间，可以如下使用切割掩模选择性地移除或者防止形成电阻率切换材料/虚存储元件302和/或602。在一个处理实施例中，在与存储器单元的电阻率切换材料142相同的步骤期间形成虚存储元件302、602。然后，在存储器单元140上形成切割掩模（例如光阻图案）以覆盖存储器单元140中的材料142，同时暴露虚存储元件302、602。然后蚀刻掉未被掩蔽的虚存储元件302、602，移除切割掩模，并且该处理继续。在另一处理实施例中，在泄放二极管300、600的位置之上形成揭去（lift off）切割掩模（例如光阻图案），但是暴露存储器单元140的位置。然后，在存储器单元140区域中以及在泄放二极管区域中的揭去切割掩模以上形成电阻率切换存储元件142。然后移除该揭去切割掩模以从泄放二极管区域但是不从存储器单元区域揭去该电阻率切换材料。
如上所述，各个实施例通过使用与用于控制位线或字线选择器件相同的控制信号来控制泄放二极管的连接而使能对经过存储器电路的未选偏移电压路径和所选偏压电压路径的同步的控制。这使得从泄放二极管到未选偏压电压源的路径由控制所选偏压电压源和位线之间的路径的相同的解码器输出来控制，并且从泄放二极管到未选偏压电压源的路径由控制所选偏压电压源和字线之间的路径的相同的解码器输出来控制。
尽管各个实施例的以上描述足够使得本领域技术人员能够实践本发明，但是在2001年6月29日提交的题为“Method And Apparatus For BiasingSelected And Unselected Array Lines When Writing A Memory Array”的美国专利No.6,618,295中以及于2001年6月29日提交的题为“Three-DimensionalMemory Array Incorporating Serial Chain Diode Stack”的美国专利申请序列号09/897,705中描述了关于特别适合于一次写入反熔丝无源元件存储器单元的三维存储器阵列的偏压条件、偏压电路和解码器电路的其他细节，两者的全部内容通过引用合并于此。
在以上描述中，可以由存储器阵列的两个级（即存储器平面）共享阵列线。如上所述，将此称为镜像的配置。或者，可以使用不与其他平面共享的用于每个平面的两个导体来制造该存储器阵列。电介质层可以用于分离这样的非镜像配置中的每个这样的存储器级。
在此对字线和位线的引用不意图将本发明的范围限制到访问存储在这样的存储器阵列中的数据的具体方法。换句话说，字线和位线两者可以交替地被“驱动”或“感测”。而且，这些词语不意图或暗示在位线和字线方面的优选存储器组织，且存储器阵列的字线和位线组织可以容易地相反。
在以上描述中，在该描述中最佳的在附图中所示的字线（X线）和位线（Y线）的方向性仅仅是为了易于描述出现在存储器阵列中的两组交叉的线。不意图或暗示任何具体朝向。而且，尽管如在图中所示字线和位线通常正交，但是字线和位线的这样的朝向不是必需的，并且可以实现非正交的几何关系。
在此所述的实施例可能涉及被驱动到一电压的所选字线以及在读模式中被感测的所选位线、连接到字线的存储器单元阳极端子和连接到位线的阴极端子，但是具体构思其他实施例。例如，在三维（即多级）存储器阵列中，且可以类似地连接相邻的存储器平面以便阳极端子连接到位线并且阴极端子连接到字线。或者，可以连接相邻的存储器平面以便在相邻的平面中存储器单元的极性相反。例如，字线在一个相关的存储器平面中可以耦接到存储器单元的阳极端子，并且在相邻的存储器平面中可以耦接到存储器单元的阴极端子。
提供图14所示的处理流程图以及以上方法描述仅作为例示性的例子并且不意图要求或暗示必须按照给出的顺序进行各个实施例的步骤。如本领域技术人员将认识到的，可以按任意顺序进行以上实施例中的步骤的顺序。诸如“其后”、“然后”、“接下来”等等的词语不意图限制步骤的顺序；这些词语仅用于引导读者通读这些方法的描述。此外，例如使用冠词“一个”、“一”或者“该”对于单数的要素的任何引用不被解释为将该要素限制为单数。
提供所公开的方面的以上描述以使本领域的任何技术人员能够做出或者使用本发明。对这些方面的各种修改对于本领域技术人员而言是非常显而易见的，并且在此定义的一般原理可以应用于其他方面而不脱离本发明的范围。因此，本发明不意图被限制到在此示出的方面，而是按照与在此公开的原理和新颖的特征一致的最宽范围。

Claims (32)

1.一种存储器阵列，包括：
位于多条字线和多条位线之间的存储器单元的阵列；以及
电路，包括：
泄放二极管，具有耦接到所述多条位线中的第一位线的第一端子；
位线泄放二极管控制器，具有控制输入导线、源极导线和输出导线，其中所述输出导线耦接到所述泄放二极管的第二端子，所述源极导线耦接到偏压电压源，并且所述控制输入导线耦接到位线解码器控制导线；以及
至少一个第一导电类型的第一晶体管，具有耦接到所述位线解码器控制导线的栅极，源极或漏极的至少一个耦接到位线偏压发生器电路，并且源极或漏极的另一个耦接到所述第一位线。
2.如权利要求1的阵列，其中从位线泄放二极管到未选偏压电压源的路径由控制所选偏压电压源和所述第一位线之间的路径的相同的位线解码器输出来控制。
3.如权利要求1的阵列，其中所述至少一个第一晶体管包括配置为响应于来自位线解码器和位线偏压发生器电路的信号而选择第一位线的单器件驱动器。
4.如权利要求1的阵列，其中所述位线泄放二极管控制器包括与第一导电类型不同的第二导电类型的第二晶体管，该第二晶体管具有栅极、漏极和源极，其中所述第二晶体管的漏极或源极之一是耦接到所述泄放二极管的第二端子的位线泄放二极管控制器输出导线，所述第二晶体管的漏极或源极的另一个是耦接到偏压电压源的位线泄放二极管控制器源极导线，并且所述第二晶体管的栅极是耦接到位线解码器控制导线的位线泄放二极管控制器控制输入导线。
5.如权利要求4的阵列，其中所述第二晶体管是NMOS晶体管，并且所述至少一个第一晶体管是PMOS晶体管。
6.如权利要求5的阵列，其中至少一个第一PMOS晶体管包括多个第一PMOS晶体管，每个第一PMOS晶体管具有耦接到位线解码器控制导线的栅极，源极或漏极中的至少一个耦接到不同的位线偏压发生器电路输出，并且所述源极或漏极的另一个耦接到多条位线中的不同的位线。
7.如权利要求1的阵列，其中：
所述泄放二极管包括多个泄放二极管，每个具有耦接到多条位线之一的第一端子；以及
所述位线泄放二极管控制器包括多个位线泄放二极管控制器，其中所述多个位线泄放二极管控制器的每个具有控制输入导线、源极导线和输出导线，所述多个位线泄放二极管控制器的每个的输出导线耦接到所述多个泄放二极管的每个的第二端子，所述多个位线泄放二极管控制器的每个的源极导线耦接到偏压电压源，并且所述多个位线泄放二极管控制器的每个的控制输入导线耦接到所述位线解码器控制导线。
8.如权利要求1的阵列，其中：
所述阵列包括存储器单元级的单片三维阵列；
所述位线偏压发生器电路和所述位线泄放二极管控制器位于所述存储器单元级的阵列以下；
所述位线解码器位于所述存储器单元级的阵列的至少一级中；
所述泄放二极管位于所述存储器单元级的阵列的至少一级中或者两级之间；以及
所述位线泄放二极管控制器通过zia和特定字线耦接到所述泄放二极管。
9.如权利要求1的阵列，其中所述泄放二极管包括二极管操纵元件。
10.如权利要求9的阵列，其中所述泄放二极管包括与所述二极管操纵元件串联连接的虚存储元件。
11.一种存储器阵列，包括：
位于多条字线和多条位线之间的存储器单元的阵列；以及
电路，包括：
泄放二极管，具有耦接到所述多条字线的第一字线的第一端子；
字线泄放二极管控制器，具有控制输入导线、源极导线和输出导线，其中所述输出导线耦接到所述泄放二极管的第二端子，所述源极导线耦接到偏压电压源，并且所述控制输入导线耦接到字线解码器控制导线；以及
至少一个第一导电类型的第一晶体管，具有耦接到所述字线解码器控制导线的栅极，源极或漏极的至少一个耦接到字线偏压发生器电路，并且源极或漏极的另一个耦接到所述第一字线。
12.如权利要求11的阵列，其中从字线泄放二极管到未选偏压电压源的路径由控制所选偏压电压源和所述第一字线之间的路径的相同的字线解码器输出来控制。
13.如权利要求11的阵列，其中所述至少一个第一晶体管包括配置为响应于来自字线解码器和字线偏压发生器电路的信号而选择所述第一字线的单器件驱动器。
14.如权利要求11的阵列，其中所述字线泄放二极管控制器包括与所述第一导电类型不同的第二导电类型的第二晶体管，该第二晶体管具有栅极、漏极和源极，其中所述第二晶体管的漏极或源极之一是耦接到所述泄放二极管的第二端子的字线泄放二极管控制器输出导线，所述第二晶体管的漏极或源极的另一个是耦接到所述偏压电压源的字线泄放二极管控制器源极导线，并且所述第二晶体管的栅极是耦接到所述字线解码器控制导线的字线泄放二极管控制器控制输入导线。
15.如权利要求14的阵列，其中所述第二晶体管是PMOS晶体管，并且所述至少一个第一晶体管是NMOS晶体管。
16.如权利要求15的阵列，其中所述至少一个第一NMOS晶体管包括多个第一NMOS晶体管，每个第一NMOS晶体管具有耦接到所述字线解码器控制导线的栅极，源极或漏极的至少一个耦接到不同的字线偏压发生器电路输出，并且源极或漏极的另一个耦接到多条字线中的不同的字线。
17.如权利要求11的阵列，其中：
所述泄放二极管包括多个泄放二极管，每个具有耦接到多条字线之一的第一端子；以及
所述字线泄放二极管控制器包括多个字线泄放二极管控制器，其中所述多个字线泄放二极管控制器的每个具有控制输入导线、源极导线和输出导线，所述多个字线泄放二极管控制器的每个的输出导线耦接到所述多个泄放二极管的每个的第二端子，所述多个字线泄放二极管控制器的每个的源极导线耦接到偏压电压源，所述多个字线泄放二极管控制器的每个的控制输入导线耦接到所述字线解码器控制导线。
18.如权利要求11的阵列，其中：
所述阵列包括存储器单元级的单片三维阵列；
所述字线偏压发生器电路和所述字线泄放二极管控制器位于所述存储器单元级的阵列以下；
所述字线解码器位于所述存储器单元级的阵列的至少一级中；
所述泄放二极管位于所述存储器单元级的阵列的至少一级中或者两级之间；以及
所述字线泄放二极管控制器通过zia和特定位线耦接到所述泄放二极管。
19.如权利要求11的阵列，其中所述泄放二极管包括二极管操纵元件。
20.如权利要求19的阵列，其中所述泄放二极管包括与二极管操纵元件串联连接的虚存储元件。
21.一种存储器器件，包括：
位线解码器；
位线偏压发生器电路，具有多个输出；
字线解码器；
字线偏压发生器电路，具有多个输出；
多条位线；
多条字线；
多个存储器单元，每个存储器单元包括与电阻率切换存储元件串联的二极管操纵元件，每个存储器单元耦接在多条位线之一和多条字线之一之间；
多个PMOS单器件位线侧驱动器，每个具有耦接到相同的位线解码器控制导线的栅极，源极或漏极之一耦接到多个位线偏压发生器电路输出（804、Selb1到Selb16）中的不同输出，并且所述源极或漏极中的另一个耦接到多条位线中的不同的位线；
多个NMOS单器件字线侧驱动器，每个具有耦接到相同的字线解码器控制导线的栅极，源极或漏极之一耦接到多个字线偏压发生器电路输出中的不同输出，并且所述源极或漏极中的另一个耦接到多条字线中的不同的字线；
位线泄放二极管，具有耦接到所述多条位线中的第一位线的第一端子；
字线泄放二极管，具有耦接到所述多条字线中的第一字线的第一端子；
位线泄放二极管控制器，具有控制输入导线、源极导线和输出导线，其中所述输出导线耦接到所述泄放二极管的第二端子，所述源极导线耦接到偏压电压源，并且所述控制输入导线耦接到位线解码器控制导线；以及
字线泄放二极管控制器，具有控制输入导线、源极导线和输出导线，其中所述输出导线耦接到所述泄放二极管的第二端子，所述源极导线耦接到偏压电压源，并且所述控制输入导线耦接到字线解码器控制导线。
22.如权利要求21的器件，其中所述位线泄放二极管控制器包括与所述第一导电类型不同的第二导电类型的第二晶体管，所述第二晶体管具有栅极、漏极和源极，其中所述第二晶体管的漏极或源极之一是耦接到所述泄放二极管的第二端子的位线泄放二极管控制器输出导线，所述第二晶体管的漏极或源极的另一个是耦接到偏压电压源的位线泄放二极管控制器源极导线，并且所述第二晶体管的栅极是耦接到所述位线解码器控制导线的位线泄放二极管控制器控制输入导线。
23.如权利要求21的器件，其中所述字线泄放二极管控制器包括与所述第一导电类型不同的第二导电类型的第二晶体管，所述第二晶体管具有栅极、漏极和源极，所述第二晶体管的漏极或源极之一是耦接到所述泄放二极管的第二端子的字线泄放二极管控制器输出导线，所述第二晶体管的漏极或源极的另一个是耦接到偏压电压源的字线泄放二极管控制器源极导线，并且所述第二晶体管的栅极是耦接到所述字线解码器控制导线的字线泄放二极管控制器控制输入导线。
24.如权利要求21的器件，还包括设置于与在所述多条位线中的第一位线和所述位线泄放二极管控制器的输出导线之间的所述位线泄放二极管串联的被置位在低电阻率状态下的电阻率切换材料。
25.如权利要求21的器件，还包括设置于与在所述多条字线中的第一字线和所述字线泄放二极管控制器的输出导线之间的所述字线泄放二极管串联的被置位在低电阻率状态下的电阻率切换材料。
26.如权利要求21的器件，其中：
所述多个存储器单元包括存储器单元级的单片三维阵列；
所述位线偏压发生器电路、所述位线泄放二极管控制器、所述字线偏压发生器电路604以及所述字线泄放二极管控制器位于所述存储器单元级的阵列以下；
所述位线解码器位于所述存储器单元级的阵列的至少一级中；
所述位线泄放二极管位于所述存储器单元级的阵列的至少一级中或者两级之间；
所述位线泄放二极管控制器通过第一zia和特定字线耦接到所述位线泄放二极管；以及
所述字线泄放二极管控制器经由第二zia和特定位线耦接到所述字线泄放二极管。
27.一种制造存储器器件的方法，包括：
形成多个存储器单元，每个存储器单元包括与电阻率切换存储元件串联的二极管操纵元件；以及
形成多个泄放二极管，每个泄放二极管包括二极管操纵元件，其中所述多个泄放二极管被形成为使得：
所述多个泄放二极管的第一子集每个电耦接到多个NMOS晶体管之一的源极或漏极之一，所述多个NMOS晶体管的每个NMOS晶体管具有耦接到位线解码器的栅极，并且所述源极或漏极的另一个耦接到第一电压源，以及
所述多个泄放二极管的第二子集每个电耦接到多个PMOS晶体管的源极或漏极之一，每个PMOS晶体管具有耦接到字线解码器的栅极，并且源极或漏极的另一个耦接到第二电压源。
28.如权利要求27的方法，其中形成多个泄放二极管包括：
形成多个二极管操纵元件以在与用于形成多个存储器单元的二极管操纵元件相同的形成步骤中形成多个泄放二极管；
形成所述多个存储器单元的电阻率切换存储元件；以及
应用切割掩模以选择性地移除在所述多个泄放二极管的多个二极管操纵元件上形成的电阻率切换元件。
29.如权利要求27的方法，其中形成多个泄放二极管包括：
形成多个二极管操纵元件以在与用于形成多个存储器单元的二极管操纵元件相同的形成步骤中形成多个泄放二极管；
在所述多个泄放二极管的位置上而不在所述多个存储器单元上形成揭去切割掩模；
形成所述多个存储器单元的电阻率切换存储元件；以及
移除所述揭去切割掩模。
30.如权利要求27的方法，其中所述多个泄放二极管的每个包括与所述二极管操纵元件串联连接的虚存储元件，所述方法还包括：
通过进行包括以下的操作来预形成所述多个泄放二极管的第一子集：
将所述多条字线中的一条或多条预充电到第一电压；
选择所述多条位线中的一条或多条；以及
向所述多条位线中的一些未选位线应用第二电压的脉冲以将与所述泄放二极管的第一子集的每个泄放二极管串联的虚存储元件置位到低电阻率状态；以及
通过进行包括以下的操作来预形成所述多个泄放二极管的第二子集：
将所述多条位线中的一条或多条预充电到第三电压；
选择所述多条字线中的一条或多条；以及
向所述多条字线中的一些未选字线应用第四电压的脉冲以将与所述泄放二极管的第二子集的每个泄放二极管串联的虚存储元件置位到低电阻率状态。
31.如权利要求30的方法，其中在相同的沉积和构图步骤中形成所述存储器单元和所述泄放二极管。
32.一种存储器器件，包括：
用于对由来自用于选择一条或多条位线的位线解码器的信号控制的位线进行偏压的部件；以及
用于对由来自用于选择一条或多条字线的字线解码器的信号控制的字线进行偏压的部件。
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