CN102332295B - 存储器电路及应用所述存储器电路读取数据的方法 - Google Patents

Abstract

本发明提供了一种存储器电路的数据读取方法以及一种存储器电路的数据写入方法，其中，所述存储器电路中包括带ECC电路的控制电路以及多级分段的全局存储阵列。所述全局存储阵列分成组存储阵列和段存储阵列，段存储阵列中包括组存储阵列及组放大选通电路；全局存储阵列包括段存储阵列、段放大选通电路及全局放大电路。全局放大电路通过全局位线与段放大选通电路连接，段放大选通电路通过段位线与组放大选通电路连接，组放大选通电路通过组位线与组存储阵列中的存储单元连接，通过这种多级分段的方式，可以有效减小存储器面积。采用带ECC电路的控制电路，用以在读出数据后和写入数据前进行数据的检查和纠正，可以保证数据读写的准确率，有效提高芯片的成品率(芯片良率)。

Description

存储器电路及应用所述存储器电路读取数据的方法

技术领域

本发明涉及存储器的技术领域，特别是涉及一种存储器电路以及一种应用所述存储器电路读取数据的方法。 

背景技术

基于传统六晶体管(6T)存储单元的静态RAM存储器块一直是许多嵌入式设计中的开发利器，因为这种存储器结构非常适合主流的CMOS工艺流程，不需要增添任何额外的工艺步骤。 

一般而言，基本交织耦合锁存器和有源负载单元组成了6T存储单元，这种单元可以用于容量从数位到几兆位的存储器阵列。经过精心设计的这种存储器阵列可以满足许多不同的性能要求，具体要求取决于设计师是否选用针对高性能或低功率优化过的CMOS工艺。高性能工艺生产的SRAM块的存取时间在130nm工艺时可以轻松低于5ns，而低功率工艺生产的存储器块的存取时间一般要大于10ns。 

存储单元的静态特性使所需的辅助电路很少，只需要地址译码和使能信号就可以设计出解码器、检测电路和时序电路。 

随着一代代更先进工艺节点的发展，器件的特征尺寸越来越小，使用传统六晶体管存储单元制造的静态RAM可以提供越来越短的存取时间和越来越小的单元尺寸，但漏电流和对软故障的敏感性却呈上升趋势，设计师必须增加额外电路来减小漏电流，并提供故障检测和纠正机制来“擦除”存储器的软故障。 

然而，用来组成锁存器和高性能负载的六晶体管导致6T单元尺寸很大，从而极大地限制了可在存储器阵列中实现的存储容量。这种限制的主因是存储器块消耗的面积以及由于用于实现芯片设计的技术工艺节点导致的单元漏电。随着存储器阵列的总面积占整个芯片面积的比率增加， 芯片尺寸和成本也越来越大。 

这种SRAM读写数据的工作原理为，通过输入的地址选择特定的字线和位线，字线和位线的交叉处就是被选中的存储单元，每一个存储单元都是按这种方法被唯一选中后，再对其进行读写操作。然而，由于现有的存储器电路本身的良率难以保证，从而极易导致数据读写过程出现错误。 

因此，目前需要本领域技术人员迫切解决的一个技术问题就是：如何在尽可能小地减少存储器占用面积的基础上，提高存储器电路的良率，并提高存储器电路数据读写的准确性。 

发明内容

本发明所要解决的技术问题是提供一种存储器电路以及一种应用所述存储器电路读取数据的方法，用以在实现静态存储器电路功能的基础上，尽可能小地减少面积。 

为了解决上述问题，本发明公开了一种存储器电路的数据读取方法，所述存储器电路包括与控制电路连接的全局存储阵列，所述全局存储阵列包括：全局放大电路；至少一个段存储阵列，以及，与各段存储阵列连接的段放大电路及段选通电路；所述段存储阵列中包括至少一个组存储阵列，以及，与各组存储阵列连接的组放大电路及组选通电路；所述全局放大电路通过全局位线与段放大电路及段选通电路连接，并且，所述全局放大电路中具有与所述全局位线连接的内部位线；所述段放大电路及段选通电路通过段位线与组放大电路及组选通电路连接；所述组放大电路及组选通电路通过组位线与组存储阵列中的存储单元连接； 

所述控制电路包括读控制单元和ECC电路，所述读控制单元用于产生读控制信号，并依据所述读控制信号从全局存储阵列中读出数据，所述读控制信号包括字线打开/关闭信号、开启/关闭第一级放大器的控制信号(SA1)、开启/关闭组位线和段位线间选通电路的控制信号(CS1)、开启/关闭第二级放大器的控制信号(SA2)、开启/关闭段位线和全局位线间 选通电路的控制信号(CS2)、打开/关闭ECC电路的控制信号(ECC)、开启第三级放大器的控制信号(SA3)；所述ECC电路，用于对读出的数据进行检查和纠正； 

所述数据读取方法包括： 

依据字线打开信号，打开需要读取的组存储阵列中的字线(WL)，在组位线(zBL)和组位线反(zBL_B)之间形成组位线电压差(d_zbl)； 

依据开启第一级放大器的控制信号(SA1)，打开组放大电路，将所述组位线电压差(d_zbl)放大至预置电压值； 

依据开启组位线和段位线间选通电路的控制信号(CS1)，打开组选通电路，选通所述组位线与段位线之间的连接，在段位线(dBL)和段位线反(dBL_B)之间形成段位线电压差(d_dbl)； 

依据开启第二级放大器的控制信号(SA2)，打开段放大电路，将段位线电压差(d_dbl)放大至预置电压值； 

依据关闭组位线和段位线间选通电路的控制信号(CS1)，关闭组选通电路，切断所述组位线与段位线之间的连接； 

依据关闭第一级放大器的控制信号(SA1)，关闭所述组放大电路；并依据控制电路产生的字线关闭信号关闭打开的字线(WL)； 

依据开启段位线和全局位线间选通电路的控制信号(CS2)，打开段选通电路，选通所述段位线与全局位线之间的连接，在全局位线(gBL)和全局位线反(gBL_B)之间形成全局位线电压差(d_gBL)；同时，选通所述全局位线和内部位线之间的连接，在内部位线(sBL)和内部位线反(sBL_B)之间也形成内部位线电压差(d_sbl)； 

依据开启第三级放大器的控制信号(SA3)，打开全局放大电路，将内部位线电压差(d_sbl)放大； 

依据关闭段位线和全局位线间选通电路的控制信号(CS2)，关闭段选通电路，切断所述段位线与全局位线之间的连接，以及，所述全局位线和内部位线之间的连接； 

依据关闭第二级放大器的控制信号(SA2)，关闭段放大电路； 

在所述内部位线电压差（d_sbl）放大至预置电压值后，依据打开ECC电路控制信号（ECC），打开ECC电路对全局放大电路输出的数据进行检查和纠正，输出经检查和纠正后的数据。 

优选的，所述读控制信号还包括关闭第三级放大器的控制信号（SA3），所述的方法还包括： 

在输出经检查和纠正后的数据时，依据关闭第三级放大器的控制信号（SA3）关闭所述全局放大电路。 

优选的，所述读控制信号还包括输出控制信号（OUT），所述的方法还包括： 

依据输出控制信号（OUT）对输出的数据进行锁存，并由控制电路选择当次需要输出的锁存数据并从数据读写端口输出。 

优选的，所述全局存储阵列中的存储单元为动态存储单元，所述的方法还包括： 

在组放大电路对组位线电压差（d_zbl）放大至预置电压值后，将原始数据回写至存储单元中。 

优选的，所述读控制信号还包括开启/关闭预充信号（PRC），所述的方法还包括： 

在打开字线之前，依据关闭预充信号（PRC），关闭对组位线、段位线和全局位线的预充电操作； 

在关闭段选通电路后，依据开启预充信号（PRC），对组位线、段位线和全局位线开启预充电操作。 

优选的，所述的方法，还包括： 

在关闭全局放大电路后，依据开启预充信号（PRC），对全局放大电路的内部位线开启预充电操作。 

优选的，所述存储器包括左右两部分版图，左部分版图与右部分版图的结构和存储容量相同，在左部分版图与右部分版图中，分别设置有与控制电路连接的全局存储阵列；所述数据读写端口的数据输入输出总线是18位，接口与标准静态存储器SRAM相同，一次从全局存储阵列读 出的数据是108位，由控制电路选择当次输出的锁存数据为18位。 

本发明还公开了一种存储器电路的数据写入方法，所述存储器电路包括与控制电路连接的全局存储阵列，所述全局存储阵列包括：全局放大电路；至少一个段存储阵列，以及，与各段存储阵列连接的段放大电路及段选通电路；所述段存储阵列中包括至少一个组存储阵列，以及，与各组存储阵列连接的组放大电路及组选通电路；所述全局放大电路通过全局位线与段放大电路及段选通电路连接，并且，所述全局放大电路中具有与所述全局位线连接的内部位线；所述段放大电路及段选通电路通过段位线与组放大电路及组选通电路连接；所述组放大电路及组选通电路通过组位线与组存储阵列中的存储单元连接；其中，所述段放大电路的放大能力大于组放大电路的放大能力； 

所述控制电路包括写控制单元和ECC电路，所述写控制单元用于产生写控制信号，并依据所述写控制信号向全局存储阵列写入数据，所述写控制信号包括字线打开信号、开启第一级放大器的控制信号（SA1）、开启组位线和段位线间选通电路的控制信号（CS1）、开启第二级放大器的控制信号（SA2）、开启/关闭段位线和全局位线间选通电路的控制信号（CS2）、打开/关闭ECC电路的控制信号（ECC）、打开/关闭写入数据控制信号（WEN）；所述ECC电路，用于对待写入的数据进行检查和纠正； 

所述数据写入方法包括： 

读出写入字线下的原始存储数据，准备写入数据（DIN）； 

依据打开ECC电路控制信号（ECC），打开ECC电路对所述原始存储数据和写入数据（DIN）进行检查和纠正，产生经检查和纠正后的目标写入数据； 

依据打开写入数据控制信号（WEN），将目标写入数据与所述全局位线连通； 

依据关闭ECC电路控制信号（ECC），关闭ECC电路； 

依据打开段位线与全局位线间选通电路的控制信号（CS2），打开段选通电路，选通所述段位线与全局位线之间的连接； 

通过目标写入数据对连通的全局位线和段位线放电，在段位线（dBL）和段位线反（dBL_B）之间形成段位线电压差（d_dbl）； 

依据打开第二级放大器的控制信号（SA2），打开段放大电路，同时关闭对应的段位线和全局位线间选通电路的控制信号（CS2）；所述段放大电路将所述段位线电压差（d_dbl）放大至预置电压值，并且，所述段位线与全局位线之间的连接被切断； 

关闭写入数据控制信号（WEN）和写入数据（DIN）； 

依据字线打开信号，打开需要写入的组存储阵列中的字线（WL），在组位线（zBL）和组位线反（zBL_B）之间形成组位线电压差（d_zbl）； 

依据开启第一级放大器的控制信号（SA1），打开组放大电路，将所述组位线电压差（d_zbl）放大至预置电压值； 

依据打开组位线和段位线间选通电路的控制信号（CS1），打开组选通电路，选通所述组位线与段位线之间的连接；所述段位线上的目标写入数据传递到组位线上，经组位线传递到组存储阵列的存储单元中。 

优选的，所述原始存储数据包括原始数据本体和原始校验码；所述依据打开ECC电路控制信号（ECC），打开ECC电路对原始存储数据和写入数据（DIN）进行检查和纠正，产生经检查和纠正后的目标写入数据的步骤具体包括： 

依据打开ECC电路控制信号（ECC），打开ECC电路采用原始校验码对从写入字线下读出的原始存储数据进行检查和纠正，获得原始数据本体； 

采用写入数据（DIN）替换所述原始数据本体中对应的位，生成新的数据本体； 

ECC电路根据所述新数据本体产生新的校验码； 

由所述新数据本体和新校验码组成目标写入数据。 

优选的，所述读出写入字线下的原始存储数据的步骤具体包括： 

打开需要读取的写入字线（WL），在组位线（zBL）和组位线反（zBL_B）之间形成组位线电压差（d_zbl）； 

打开组放大电路，将所述组位线电压差（d_zbl）放大至预置电压值； 

打开组选通电路，选通所述组位线与段位线之间的连接，在段位线（dBL）和段位线反（dBL_B）之间形成段位线电压差（d_dbl）； 

打开段放大电路，将段位线电压差（d_dbl）放大至预置电压值； 

关闭组选通电路，切断所述组位线与段位线之间的连接； 

关闭所述组放大电路；并依据控制电路产生的字线关闭信号关闭打开的字线（WL）； 

打开段选通电路，选通所述段位线与全局位线之间的连接，在全局位线（gBL）和全局位线反（gBL_B）之间形成全局位线电压差（d_gBL）；同时，选通所述全局位线和内部位线之间的连接，在内部位线（sBL）和内部位线反（sBL_B）之间也形成内部位线电压差（d_sbl）； 

打开全局放大电路，将内部位线电压差（d_sbl）放大； 

关闭段选通电路，切断所述段位线与全局位线之间的连接，以及，所述全局位线和内部位线之间的连接； 

关闭段放大电路； 

在所述内部位线电压差（d_sbl）放大至预置电压值后，依据打开ECC电路控制信号（ECC），打开ECC电路对全局放大电路输出的数据进行检查和纠正，输出经检查和纠正后的原始存储数据，所述原始存储数据包括原始数据本体和原始校验码。 

优选的，所述写控制信号还包括：关闭所述组位线和段位线间选通电路的控制信号（CS1）、关闭第一级放大器的控制信号（SA1）、关闭字线（WL）的控制信号和关闭第二级放大器的控制信号（SA2）； 

所述的方法在写入数据后，还包括： 

依据关闭组位线和段位线间选通电路的控制信号（CS1），关闭组选通电路，切断所述组位线与段位线之间的连接； 

依据关闭第一级放大器的控制信号（SA1），关闭所述组放大电路；并依据字线关闭信号关闭打开的字线（WL）； 

依据关闭第二级放大器的控制信号（SA2），关闭段放大电路。 

优选的，所述的方法，还包括： 

在关闭ECC电路后，打开写入数据控制信号（WEN）产生前，关闭预充信号（PRC）； 

以及，在切断所述组位线与段位线之间的连接，关闭组放大电路、字线和段放大电路后，打开预充信号（PRC），对组位线、段位线和全局位线进行预充。 

优选的，所述全局存储阵列中的存储单元为动态存储单元，所述的方法还包括： 

在组放大电路对组位线电压差（d_zbl）放大至预置电压值后，将同一字线中的原始数据回写至存储单元中。 

优选的，所述目标写入数据与全局位线连通是指，所述目标写入数据及目标写入数据反分别与选中的全局位线（gBL）和全局位线反（gBL_B）相连通； 

所述选通段位线与全局位线之间的连接是指，所述选通的全局位线（gBL）和全局位线反（gBL_B）分别与选中的段位线（dBL）和段位线反（dBL_B）相连接； 

所述选通组位线与段位线之间的连接是指，所述选通的段位线（dBL）和段位线反（dBL_B）分别与选中的组位线（zBL）和组位线反（zBL_B）相连接。 

优选的，所述存储器包括左右两部分版图，左部分版图与右部分版图的结构和存储容量相同，在左部分版图与右部分版图中，分别设置有与控制电路连接的全局存储阵列；所述数据读写端口的数据输入输出总线是18位，接口与标准静态存储器SRAM相同，所述目标写入数据为116位。 

与现有技术相比，本发明具有以下优点： 

本发明通过在存储器电路中采用全局存储阵列，所述全局存储阵列采用多级分段的方式，分成组存储阵列和段存储阵列，段存储阵列中包括组存储阵列及组放大选通电路；全局存储阵列包括段存储阵列、段放大选通电路及全局放大电路。全局放大电路通过全局位线与段放大选通电路连接，段放大选通电路通过段位线与组放大选通电路连接，组放大 选通电路通过组位线与组存储阵列中的存储单元连接，通过这种多级分段的方式，这种布局能使存储器占用面积较小。 

本发明还在存储器电路中设计了带ECC电路的控制电路，用以在读出数据后和写入数据前进行数据的检查和纠正，相对于不设置ECC电路的存储器电路而言，会增加极少的面积占用，但可以保证数据读写的准确率，有效提高芯片的成品率(芯片良率)。 

附图说明

图1是本发明的一种存储器电路实施例1的结构图； 

图2是本发明的一种存储器电路实施例2的结构图； 

图3是本发明的一种存储器电路的数据读取方法实施例的流程图； 

图4是本发明的一种全局存储阵列的示意图； 

图5是本发明中数据读写端口读出操作的波形示意图； 

图6是本发明的一种存储器电路的数据写入方法实施例的流程图； 

图7是本发明中数据读写端口写入操作的波形示意图。 

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。 

本发明实施例的核心构思之一在于，在存储器电路中设计带ECC电路的控制电路以及多级分段的全局存储阵列。具体而言，所述全局存储阵列分成组存储阵列和段存储阵列，段存储阵列中包括组存储阵列及组放大选通电路；全局存储阵列包括段存储阵列、段放大选通电路及全局放大电路。全局放大电路通过全局位线与段放大选通电路连接，段放大选通电路通过段位线与组放大选通电路连接，组放大选通电路通过组位线与组存储阵列中的存储单元连接，通过这种多级分段的方式，可以有效减小存储器面积。采用带ECC电路的控制电路，用以在读出数据后和写入数据前进行数据的检查和纠正，可以保证数据读写的准确率，有效 提高芯片的成品率(芯片良率)。 

参考图1，示出了本发明的一种存储器电路实施例1的结构图，针对实际应用，所述存储器电路在版图布局上可以分为左右两部分，左右两部分的结构和存储容量相同，在每部分版图中，可以设置与控制电路11连接的全局存储阵列12； 

其中，所述全局存储阵列12具体可以包括： 

全局放大电路121； 

至少一个段存储阵列122，以及，与各段存储阵列122连接的段放大电路123及段选通电路124； 

所述段存储阵列122中包括至少一个组存储阵列221，以及，与各组存储阵列221连接的组放大电路222及组选通电路223； 

所述全局放大电路121通过全局位线(图中未示出)与段放大电路123及段选通电路124连接，并且，所述全局放大电路121中具有与所述全局位线连接的内部位线(图中未示出)；所述段放大电路123及段选通电路124通过段位线(图中未示出)与组放大电路222及组选通电路223连接；所述组放大电路222及组选通电路223通过组位线(图中未示出)与组存储阵列221中的存储单元连接； 

所述控制电路11具体可以包括： 

读写控制单元111，用于产生读写控制信号，并依据所述读写控制信号从所述全局存储阵列12中读出数据或写入数据； 

ECC电路112，用于对读出数据和写入数据进行检查和纠正。 

在本发明实施例中，所述存储阵列即存储单元阵列，所述存储阵列由许多存储单元(cell)排列而成，每个存储单元能存放l位二值代码(0或1)，每一个或一组存储单元有一个对应的地址代码。存储阵列中的每个存储单元都与其它单元在行和列上共享电学连接，其中垂直方向的连线称为“字线”(WL)，而水平方向的数据流入和流出存储单元的连线称为“位线”(BL)。通过输入的地址可选择特定的字线和位线，字线和位线的 交叉处就是被选中的存储单元，每一个存储单元都是按这种方法被唯一选中，然后再对其进行读写操作。 

为进一步减少存储器所占面积，在具体实现中，所述组放大电路222及组选通电路223可以设置在组存储阵列221的两侧。 

在本发明的一种优选实施例中，所述全局存储阵列12还可以包括： 

与控制电路11连接的控制信号缓冲器电路，所述控制信号缓冲器电路还与组放大电路及组选通电路、段放大电路及段选通电路、全局放大电路连接； 

所述控制电路11产生的读写控制信号发送至所述控制信号缓冲器电路，所述控制信号缓冲器电路依据读写控制信号相应连接组放大电路、组选通电路、段放大电路、段选通电路或全局放大电路执行对应操作。 

例如，若控制电路输出组放大电路的打开控制信号至控制信号缓冲器电路，则所述控制信号缓冲器电路将依据该控制信号连接组放大电路，由所述组放大电路执行组位线电压差的放大操作； 

或者，若控制电路输出组选通电路的打开控制信号至控制信号缓冲器电路，则所述控制信号缓冲器电路将依据该控制信号连接组选通电路，由所述组选通电路执行组位线和段位线的选通操作； 

或者，若控制电路输出段放大电路的打开控制信号至控制信号缓冲器电路，则所述控制信号缓冲器电路将依据该控制信号连接段放大电路，由所述段放大电路执行段位线电压差的放大操作； 

或者，若控制电路输出段选通电路的打开控制信号至控制信号缓冲器电路，则所述控制信号缓冲器电路将依据该控制信号连接段选通电路，由所述段选通电路执行段位线与全局位线选通操作；以及，全局位线与内部位线的选通操作； 

或者，若控制电路输出全局放大电路的打开控制信号至控制信号缓冲器电路，则所述控制信号缓冲器电路将依据该控制信号连接全局放大电路，由所述全局放大电路执行内部位线电压差的放大操作； 

或者，若控制电路输出组放大电路的关闭控制信号至控制信号缓冲 器电路，则所述控制信号缓冲器电路将依据该控制信号关闭组放大电路，停止执行组位线电压差的放大操作； 

或者，若控制电路输出组选通电路的关闭控制信号至控制信号缓冲器电路，则所述控制信号缓冲器电路将依据该控制信号关闭组选通电路，切断组位线和段位线的连接； 

或者，若控制电路输出段放大电路的关闭控制信号至控制信号缓冲器电路，则所述控制信号缓冲器电路将依据该控制信号关闭段放大电路，停止执行段位线电压差的放大操作； 

或者，若控制电路输出段选通电路的关闭控制信号至控制信号缓冲器电路，则所述控制信号缓冲器电路将依据该控制信号关闭段选通电路，切断段位线与全局位线的连接；以及，全局位线与内部位线的连接； 

或者，若控制电路输出写入数据控制信号至控制信号缓冲器电路，则所述控制信号缓冲器电路将依据该控制信号将目标写入数据与全局位线连通。 

在本发明的一种优选实施例中，所述全局存储阵列12还可以包括： 

与控制信号缓冲器电路连接的字线选中单元，所述控制信号缓冲器电路依据相应的读写控制信号连接字线选中单元打开指定地址的字线。 

例如，控制电路输出字线选中的控制信号至控制信号缓冲器电路，控制信号缓冲器电路连接字线选中单元，由所述字线选中单元打开指定地址的字线。 

为更好地实现静态存储器的读写功能，所述全局存储阵列12还可以包括： 

与控制信号缓冲器电路连接的预充电控制单元，所述控制信号缓冲器电路依据相应的读写控制信号连接预充电控制单元对组位线、段位线、全局位线和/或内部位线进行预充电或者关闭预充电。 

例如，控制电路输出关闭预充电的控制信号至控制信号缓冲器电路，控制信号缓冲器电路连接预充电控制单元，由所述预充电控制单元关闭对组位线、段位线、全局位线和/或内部位线的预充电操作；或者，控制 电路输出开启预充电的控制信号至控制信号缓冲器电路，控制信号缓冲器电路连接预充电控制单元，由所述预充电控制单元开启对组位线、段位线、全局位线和/或内部位线的预充电操作。 

公知的是，静态存储器SRAM是典型高速存储器，存储速度快，但所占面积比较大，而动态存储器DRAM所占面积小，但存取速度较慢。为达到SRAM高速读写的效果，又减小存储器面积，在本发明的一种优选实施例，所述存储器可以采用伪静态存储器(PSRAM)，即利用DRAM的内核制造SRAM，它具有一个DRAM存储器内核和一个“SRAM型”接口的存储器件。由于它使用了一个DRAM内核，因而也需要进行周期性的刷新，以便保存数据。 

具体可以参考图2所示的本发明的一种存储器电路实施例2的结构图，所述存储器可以为用于WQVGA(Wide Quarter Video Graphics Array，一种表示屏幕分辨率的标准，W代表在标准屏幕宽度基础上再加宽，Q是四分之一的意思，VGA表示640*480，代表480X272(宽高比16∶9)或者400X240(宽高比5∶3)的屏幕分辨率)驱动器芯片的存储器，采用2T动态存储单元，所述存储器电路在版图布局上可以分为左右两部分，左右两部分的结构和存储容量相同，在每部分版图中包括： 

输入控制处理电路31，用于处理地址解析和端口读写信号； 

控制电路32，包括信号生成单元，用于依据解析获得的地址信息以及端口读写信号生成读写控制信号，所述读写控制信号包括：功能输出端口读信号、数据读写端口读信号以及数据读写端口写信号；读写控制单元，用于产生读写控制信号，并依据所述读写控制信号连接所述全局存储阵列38进行数据读写操作。 

更具体而言，所述功能输出端口读信号包括：字线打开/关闭信号、开启/关闭第一级放大器的控制信号(SA1)、开启/关闭组位线和段位线间选通电路的控制信号(CS1)、开启/关闭第二级放大器的控制信号(SA2)、开启/关闭段位线和全局位线间选通电路的控制信号(CS2)、打开/关闭 ECC电路的控制信号(ECC)、开启第三级放大器的控制信号(SA3)、功能输出端口传送信号(SCK)和/或功能输出端口显示信号(DSP)等。 

所述数据读写端口读信号包括：字线打开/关闭信号、开启/关闭第一级放大器的控制信号(SA1)、开启/关闭组位线和段位线间选通电路的控制信号(CS1)、开启/关闭第二级放大器的控制信号(SA2)、开启/关闭段位线和全局位线间选通电路的控制信号(CS2)、打开/关闭ECC电路的控制信号(ECC)和/或开启第三级放大器的控制信号(SA3)等。 

所述数据读写端口写信号包括：字线打开信号、开启第一级放大器的控制信号(SA1)、开启组位线和段位线间选通电路的控制信号(CS1)、开启第二级放大器的控制信号(SA2)、开启/关闭段位线和全局位线间选通电路的控制信号(CS2)、打开/关闭ECC电路的控制信号(ECC)，和/或，打开/关闭写入数据控制信号(WEN)等。 

所述控制电路32还包括ECC电路，用于对读出的数据进行检查和纠正，以及，对待写入的数据进行检查和纠正； 

所述控制电路32还包括刷新控制单元，用于产生刷新控制信号，并依据所述刷新控制信号连接刷新电路33； 

刷新电路33，用于依据控制电路32发送的刷新控制信号，控制所述全局存储阵列38的刷新操作。 

数据读写端口输出电路34：用于提供数据读写端口的数据输出，所述数据为控制电路依据地址信息和数据读写端口读信号从所述全局存储阵列38中读出，并经ECC电路检查和纠正后的数据； 

数据读写端口输入电路35：用于接收需要写入全局存储阵列38的数据，所述需要写入的数据为，对从写入字线下读出的原始存储数据以及待写入数据，经ECC电路检查和纠正后产生的目标写入数据；所述控制电路32依据地址信息和数据读写端口写信号向所述全局存储阵列38写入该目标写入数据； 

共用传送总线和控制线36：用于向功能输出端口输出电路37传送数据； 

功能输出端口输出电路37：用于提供功能输出端口数据输出，所述数据为控制电路32依据地址信息和功能输出端口读信号从所述全局存储阵列38中读出，并经ECC电路检查和纠正后的数据； 

全局存储阵列38，具体包括： 

全局放大电路； 

至少一个段存储阵列，以及，与各段存储阵列连接的段放大电路及段选通电路； 

所述段存储阵列中包括至少一个组存储阵列，以及，与各组存储阵列连接的组放大电路及组选通电路； 

所述全局放大电路通过全局位线与段放大电路及段选通电路连接，并且，所述全局放大电路中具有与所述全局位线连接的内部位线；所述段放大电路及段选通电路通过段位线与组放大电路及组选通电路连接；所述组放大电路及组选通电路通过组位线与组存储阵列中的存储单元连接； 

所述输入控制处理电路31的输出端与控制电路32连接，所述控制电路32与全局存储阵列38、数据读写端口输入电路34、数据读写端口输出电路35、刷新电路33以及共用传送总线和控制线36连接，所述刷新电路33与全局存储阵列38连接，所述共用传送总线和控制线36与功能输出端口输出电路37连接。 

在本发明实施例中，所述数据读写端口为数据读写端口，所述功能输出端口为功能输出端口，如对于WQVGA驱动器芯片而言，所述功能输出端口可以为显示端口。 

在具体实现中，所述存储器电路中的组存储阵列可以使用16字线结构、32字线结构或64字线结构。 

例如，假设存储器的容量为432x240x18，针对其应用在版图布局分成左右两部分，其容量分别为432x120x18。采用32字线结构，32字线的组存储阵列的存储容量为32x232，即32根字线，每根字线包含232个数据位，由于本发明实施例中使用的ECC电路为108位纠正1位，108 位数据需要8位的校验码，因此232个数据中包括216个数据位和16位纠错位。若针对当前的应用需求(如功能输出端口输出，即数据从功能输出端口输出到屏幕)，每个全局存储阵列需要提供2160个数据位，则内部需要10根字线存储相应的数据，即需要10个组存储阵列；10个组存储阵列可提供32x2160个数据位，要实现432x2160的存储数据位，则需要14个32x2320存储阵列组，即140个32x232组存储阵列。如果结合使用16x232组存储阵列，则需要130个32x232组存储阵列和10个16x232组存储阵列。 

为了提高读写速度并降低功耗，应用本发明实施例可以进一步对组存储阵列进行分段，形成段存储阵列，段存储阵列中包含的组存储阵列个数可以根据存储容量或存储单元的特性等设定。假设在本例中分为4个段存储阵列，则前3个段存储阵列分别包括40个组存储阵列，第4个段存储阵列包括20个组存储阵列，段存储阵列的排列顺序不分左右。 

在实际中，所述存储器中所采用的动态存储单元可以为互补动态存储单元，具有以下结构：一个存储单元A和一个互补存储单元B，其中，所述的存储单元A和互补存储单元B分别包括：一控制MOS管和一存储MOS管；所述控制MOS管的漏极连接所述位线(BL，BL_B)，所述控制MOS管的栅极连接所述字线WL；所述存储MOS管的栅极接负电压，所述存储MOS管的漏极或源极连接所述控制MOS管的源极，由此形成存储电容；其中，通过位线BL和互补位线BL_B上的电位分别与存储单元A和互补存储单元B上的电位发生电荷共享，使存储单元A与互补存储单元B之间产生差分电压。当存储单元A存储的信息为高电平时，互补存储单元B存储的信息为低电平，反之亦然。所述存储单元A和所述互补存储单元B分别为单个MOS管，其信息被存储在所述MOS管的源极的寄生电容中。 

参考图3，示出了采用本发明的存储器电路读取数据方法实施例的步骤流程图，在本发明实施例中，所述存储器电路主要包括与控制电路连 接的全局存储阵列，所述全局存储阵列可以采用说明书中相关部分的结构；所述控制电路包括读控制单元和ECC电路，所述读控制单元用于产生读控制信号，并依据所述读控制信号从全局存储阵列中读出数据，所述读控制信号包括字线打开/关闭信号、开启/关闭第一级放大器的控制信号(SA1)、开启/关闭组位线和段位线间选通电路的控制信号(CS1)、开启/关闭第二级放大器的控制信号(SA2)、开启/关闭段位线和全局位线间选通电路的控制信号(CS2)、打开/关闭ECC电路的控制信号(ECC)、开启第三级放大器的控制信号(SA3)；所述ECC电路，用于对读出的数据进行检查和纠正； 

采用本发明的存储器电路执行数据读取操作，具体可以包括以下步骤： 

步骤301：依据字线打开信号，打开需要读取的组存储阵列中的字线(WL)，在组位线(zBL)和组位线反(zBL_B)之间形成组位线电压差(d_zbl)； 

步骤302：依据开启第一级放大器的控制信号(SA1)，打开组放大电路，将所述组位线电压差(d_zbl)放大至预置电压值； 

步骤303：依据开启组位线和段位线间选通电路的控制信号(CS1)，打开组选通电路，选通所述组位线与段位线之间的连接，在段位线(dBL)和段位线反(dBL_B)之间形成段位线电压差(d_dbl)； 

步骤304：依据开启第二级放大器的控制信号(SA2)，打开段放大电路，将段位线电压差(d_dbl)放大至预置电压值； 

步骤305：依据关闭组位线和段位线间选通电路的控制信号(CS1)，关闭组选通电路，切断所述组位线与段位线之间的连接； 

步骤306：依据关闭第一级放大器的控制信号(SA1)，关闭所述组放大电路；并依据控制电路产生的字线关闭信号关闭打开的字线(WL)； 

步骤307：依据开启段位线和全局位线间选通电路的控制信号(CS2)，打开段选通电路，选通所述段位线与全局位线之间的连接，在全局位线(gBL)和全局位线反(gBL_B)之间形成全局位线电压差(d_gBL)； 同时，选通所述全局位线和内部位线之间的连接，在内部位线(sBL)和内部位线反(sBL_B)之间也形成内部位线电压差(d_sbl)； 

步骤308：依据开启第三级放大器的控制信号(SA3)，打开全局放大电路，将内部位线电压差(d_sbl)放大； 

步骤309：依据关闭段位线和全局位线间选通电路的控制信号(CS2)，关闭段选通电路，切断所述段位线与全局位线之间的连接，以及，所述全局位线和内部位线之间的连接； 

步骤310：依据关闭第二级放大器的控制信号(SA2)，关闭段放大电路； 

步骤311：在所述内部位线电压差(d_sbl)放大至预置电压值后，依据打开ECC电路控制信号(ECC)，打开ECC电路对全局放大电路输出的数据进行检查和纠正，输出经检查和纠正后的数据。 

在具体实现中，所述预置电压值可以为电源电压VDD。 

在本发明的一种优选实施例中，所述读控制信号还可以包括关闭第三级放大器的控制信号(SA3)，本发明实施例还可以包括以下步骤： 

步骤312：在输出经检查和纠正后的数据时，依据关闭第三级放大器的控制信号(SA3)关闭所述全局放大电路。 

依据当前数据读取的需求，在本发明一种更为优选的实施例中，所述读控制信号还可以包括输出控制信号(OUT)，本发明实施例还可以包括以下步骤： 

步骤313：依据输出控制信号(OUT)对输出的数据进行锁存，并由控制电路选择当次需要输出的锁存数据并从数据读写端口输出。 

以下针对本发明实施例中所采用互补动态存储单元进一步说明本发明数据读取操作的原理。 

如前所述，所述互补动态存储单元具有以下结构：一个存储单元A和一个互补存储单元B，其中，所述的存储单元A和互补存储单元B分别包括：一控制MOS管和一存储MOS管；所述控制MOS管的漏极连接 所述位线(BL，BL_B)，所述控制MOS管的栅极连接所述字线WL；所述存储MOS管的栅极接负电压，所述存储MOS管的漏极或源极连接所述控制MOS管的源极，由此形成存储电容；其中，通过位线BL和互补位线BL_B上的电位分别与存储单元A和互补存储单元B上的电位发生电荷共享，使存储单元A与互补存储单元B之间产生差分电压。当存储单元A存储的信息为高电平时，互补存储单元B存储的信息为低电平，反之亦然。所述存储单元A和所述互补存储单元B分别为单个MOS管，其信息被存储在所述MOS管的源极的寄生电容中。 

所述差分电压通过位线BL和互补位线BL_B传送给放大电路。所述电荷共享是指，当存储单元A和互补存储单元B的控制晶体管T1和T2(以下还称之为“导通晶体管”)导通时，位线BL和互补位线BL_B上的电位与存储节点SN和SNb上的电位发生电荷共享。例如，在读存储节点SN上的低电位时，如果位线BL上的预充电位为高，则通过电荷共享，使位线BL上的电位降低(实现读操作)；BL、BL_B形成电压差，接在位线上的放大电路会感知这种变化，读出“1″或″0″。 

在采用这种互补动态单元构建的存储阵列中，译码电路控制WL的选通；选通的WL控制存储单元的导通晶体管导通，实现BL/BL_B和存储单元的电荷共享，由此BL和BL_B之间形成电压差；放大电路放大BL和BL_B间的电压差实现存储单元的读写功能。更具体而言，当预充电信号由低到高，WL由高到低，存储单元导通晶体管导通，BL/BL_B和SN/SNb(存储单元的存储节点信号)发生电荷共享，使BL/BL_B产生电压差；通过施加(即接通)放大电路控制信号SA，使放大电路放大BL/BL_B的电压差；通过施加(即接通)信号BL/BL_B的输出控制信号CAS，传送BL/BL_B的值到存储器的输出端，从而读出数据。 

在读出数据后，还可以通过中断所述BL/BL_B的输出控制信号CAS、所述放大电路控制信号SA、所述栅极控制信号的供应，并使BL和BL_B预充电控制信号eq由高变到低，将BL和BL_B预充电到VDD。 

因而在具体实现中，本发明实施例还可以包括如下子步骤： 

在打开字线之前，依据关闭预充信号(PRC)，关闭对组位线、段位线和全局位线的预充电操作； 

以及， 

在关闭段选通电路后，依据开启预充信号(PRC)，对组位线、段位线和全局位线开启预充电操作。 

更为优选的是，本发明实施例还可以包括如下子步骤： 

在关闭全局放大电路后，依据开启预充信号(PRC)，对全局放大电路的内部位线开启预充电操作。 

在所述全局存储阵列中的存储单元为动态存储单元时，为保证DRAM的数据存储，还可以采用如下刷新操作： 

在组位线电压差d_zbl达到预置电压值后，将原始数据回写至存储单元中。 

为使本领域技术人员更好的理解本发明，以下结合图4所示的全局存储阵列示意图，图5所示的数据读写端口读操作的波形示意图，通过一个具体应用的示例对本发明更进一步说明。 

如图4所示，在WQVGA驱动器芯片中使用的存储器容量为432x240x18，该存储器在版图布局分成左右两部分，其容量分别为432x120x18。该存储器使用2T互补动态存储单元构建存储单元阵列，采用32字线结构，32字线的组存储阵列的存储容量为32x232，即32根字线，每根字线包含232个数据位，由于本发明实施例中使用的ECC电路为108位纠正1位，108位数据需要8位的校验码，因此232个数据中包括216个数据位和16位纠错位。针对功能输出端口输出，每个全局存储阵列提供2160个数据位，则内部需要10根字线存储相应的数据，即需要10个组存储阵列；10个组存储阵列可提供32x2160个数据位，要实现432x2160的存储数据位，则需要14个32x2320存储阵列组，即140个32x232组存储阵列。如果结合使用16x232组存储阵列，则需要130个32x232组存储阵列和10个16x232组存储阵列。在本例中分为4个段存 储阵列段1、段2、段3和段4，前3个段存储阵列分别包括40个组存储阵列(组1、组2...组40)，第4个段存储阵列包括20个组存储阵列，段存储阵列的排列顺序不分左右；全局放大电路41通过全局位线42与段放大选通电路43(包括段放大电路和段选通电路)连接，段放大选通电路通过段位线44分别与段存储阵列段1、段2、段3和段4连接；组存储阵列通过组位线45与组放大选通电路46(包括组放大电路和组选通电路)连接。 

本发明实施例主要涉及分组分段阵列的数据读写端口输入输出方法。数据读写端口的数据输入输出总线是18位，接口与标准SRAM相同，本例使用三级放大的方式实现数据读写端口对存储器分组分段阵列的读写操作。具体实现方式如下： 

如图5中所列控制信号和各个位线的状态，控制信号可以是1有效，也可以是0有效，图5仅作示例，本发明不具体限定信号的0或1有效。在数据读取之前各个位线需要预充到一定电位，本例中以预充到1进行说明。 

11)关闭预充信号PRC，打开需要读取的字线WL，组位线zbl和组位线反zblb分别与存储单元的对应存储节点进行电荷共享，在zbl和zblb之间形成组位线电压差d_zbl； 

12)打开第一级放大器控制信号SA1，依据该控制信号打开组放大电路，组放大电路对d_zbl进行放大，使zbl和zblb的电压差达到最大值(可以取电源电压VDD)； 

13)打开组位线与段位线间的选通电路控制信号CS1，依据该控制信号打开组选通电路，组选通电路选通所述组位线与段位线之间的连接，使段位线dbl和段位线反dblb分别与zbl和zblb进行电荷共享，在dbl和dblb之间形成段位线电压差d_dbl； 

14)打开第二级放大器控制信号SA2并关闭CS1，依据该控制信号切断组位线与段位线的连接，组放大电路对d_zbl继续放大，使zbl和zblb的电压差达到最大值后，完成数据回写并关闭SA1和WL；依据SA2打 开控制信号打开段放大电路，段放大电路对d_dbl进行放大，使dbl和dblb之间的电压差达到最大值； 

15)打开段位线与全局位线间的选通电路控制信号CS2，打开段选通电路，使全局位线gbl和全局位线反gblb分别与dbl和dblb进行电荷共享，在gbl和gblb之间形成电压差d_gbl。此过程中，全局放大电路中的内部位线sbl和内部位线反sblb分别与gbl和gblb连通，因此在sbl和sblb之间也形成电压差d_sbl，且d_gbl＝d_sbl； 

16)打开全局放大电路控制信号SA3，关闭CS2和SA2，并在全局放大电路内部切断gbl/gblb与sbl/sblb的连接，因此全局放大电路只放大d_sbl，使sbl和sblb的电压差达到最大值。此过程中，可打开PRC信号，对组位线、段位线和全局位线进行预充； 

17)全局放大器内sbl和sblb的电压差达到最大值后，打开ECC电路控制信号ECC，对全局放大器输出的数据进行检查和纠正，输出正确的108位数据，此过程中可依据控制电路产生的关闭第三级放大器的控制信号SA3关闭全局放大电路，并对sbl和sblb进行预充 

18)依据控制电路产生的输出控制信号OUT对经ECC电路检查和纠正后的数据进行锁存，通过控制电路对锁存数据进行选择，然后输出18位数据，完成读操作。 

参考图6，示出了本发明的一种存储器电路的数据写入方法实施例的流程图，在本发明实施例中，所述存储器电路主要包括与控制电路连接的全局存储阵列，所述全局存储阵列可以采用本说明书中前述部分的相关结构，但其中段放大电路的放大能力需要大于组放大电路的放大能力；所述控制电路包括写控制单元和ECC电路，所述写控制单元用于产生写控制信号，并依据所述写控制信号向全局存储阵列写入数据，所述写控制信号包括字线打开信号、开启第一级放大器的控制信号(SA1)、开启组位线和段位线间选通电路的控制信号(CS1)、开启第二级放大器的控制信号(SA2)、开启/关闭段位线和全局位线间选通电路的控制信号 (CS2)、打开/关闭ECC电路的控制信号(ECC)、打开/关闭写入数据控制信号(WEN)；所述ECC电路，用于对待写入的数据进行检查和纠正； 

采用所述存储器电路进行数据写入操作，具体可以包括以下步骤： 

步骤601、读出写入字线下的原始存储数据，准备写入数据(DIN)； 

在本发明的一种优选实施例中，所述读出写入字线下原始存储数据的操作可以采用如图3所示的过程，为节约篇幅，本发明对此不再赘述。 

步骤602、依据打开ECC电路控制信号(ECC)，打开ECC电路对所述原始存储数据和写入数据(DIN)进行检查和纠正，产生经检查和纠正后的目标写入数据； 

在本发明的一种优选实施例中，所述原始存储数据可以包括原始数据本体和原始校验码；在这种情况下，本步骤具体可以包括如下子步骤： 

依据打开ECC电路控制信号(ECC)，打开ECC电路采用原始校验码对从写入字线下读出的原始存储数据进行检查和纠正，获得原始数据本体； 

采用写入数据(DIN)替换所述原始数据本体中对应的位，生成新的数据本体； 

ECC电路根据所述新数据本体产生新的校验码； 

由所述新数据本体和新校验码组成目标写入数据。 

步骤603：依据打开写入数据控制信号(WEN)，将目标写入数据与所述全局位线连通； 

步骤604：依据关闭ECC电路控制信号(ECC)，关闭ECC电路； 

步骤605：依据打开段位线与全局位线间选通电路的控制信号(CS2)，打开段选通电路，选通所述段位线与全局位线之间的连接； 

步骤606：通过目标写入数据对连通的全局位线和段位线放电，在段位线(dBL)和段位线反(dBL_B)之间形成段位线电压差(d_dbl)； 

步骤607：依据打开第二级放大器的控制信号(SA2)，打开段放大电路，同时关闭对应的段位线和全局位线间选通电路的控制信号(CS2)；所述段放大电路将所述段位线电压差(d_dbl)放大至预置电压值，并且， 所述段位线与全局位线之间的连接被切断； 

步骤608：关闭写入数据控制信号(WEN)和写入数据(DIN)； 

步骤609：依据字线打开信号，打开需要写入的组存储阵列中的字线(WL)，在组位线(zBL)和组位线反(zBL_B)之间形成组位线电压差(d_zbl)； 

步骤610：依据开启第一级放大器的控制信号(SA1)，打开组放大电路，将所述组位线电压差(d_zbl)放大至预置电压值； 

步骤611：依据打开组位线和段位线间选通电路的控制信号(CS1)，打开组选通电路，选通所述组位线与段位线之间的连接；所述段位线上的目标写入数据传递到组位线上，经组位线传递到组存储阵列的存储单元中。 

需要说明的是，所述写入数据(DIN)的关闭也可以在关闭ECC电路后执行。 

在本发明的一种优选实施例中，所述写控制信号还可以包括：关闭所述组位线和段位线间选通电路的控制信号(CS1)、关闭第一级放大器的控制信号(SA1)、关闭字线(WL)的控制信号和关闭第二级放大器的控制信号(SA2)；在写入数据后，本发明实施例还可以包括如下步骤： 

步骤612、依据关闭组位线和段位线间选通电路的控制信号(CS1)，关闭组选通电路，切断所述组位线与段位线之间的连接； 

步骤613、依据关闭第一级放大器的控制信号(SA1)，关闭所述组放大电路；并依据字线关闭信号关闭打开的字线(WL)； 

步骤614、依据关闭第二级放大器的控制信号(SA2)，关闭段放大电路。 

以下针对本发明实施例中所采用互补动态存储单元进一步说明本发明数据写入操作的原理。 

如前所述，所述互补动态存储器单元由一个存储单元A和一个互补存储单元B组成，所述数据写入操作包括：将写入数据传送到位线BL和互补位线BL_B；通过字线向存储单元A和互补存储单元B的导通晶 体管栅极施加使其导通的控制信号，使存储单元A和互补存储单元B的导通晶体管分别导通；然后，通过位线BL和互补位线BL_B与存储单元A的存储节点SN和互补存储单元B的存储节点SN发生电荷共享，将已经传送到位线BL和互补位线BL_B上的写入数据传送给存储单元A的存储节点SN和互补存储单元B的存储节点SN，由此实现数据写入。其中，在写入数据传送到位线BL和互补位线BL_B之前，通过施加(即接通)写入数据控制信号WEN，将写入数据传送到存储器的输入端。在数据写入后，将位线BL和互补位线BL_B预充电到VDD。 

因而在本发明的一种优选实施例中，还可以包括如下步骤： 

在关闭ECC电路后，打开写入数据控制信号(WEN)产生前，关闭预充信号(PRC)； 

以及， 

在切断所述组位线与段位线之间的连接，关闭组放大电路、字线和段放大电路后，打开预充信号(PRC)，对组位线、段位线和全局位线进行预充。 

由于动态存储单元需要刷新(refresh)的特性，因而在具体实现中，本发明实施例还可以包括如下步骤： 

在组放大电路对组位线电压差d_zbl放大至预置电压值后，将同一字线中的原始数据回写至存储单元中。 

更具体而言，所述步骤603中目标写入数据与全局位线连通是指，所述目标写入数据及目标写入数据反分别与选中的全局位线gBL和全局位线反gBL_B相连通； 

所述步骤605中选通段位线与全局位线之间的连接是指，所述选通的全局位线gBL和全局位线反gBL_B分别与选中的段位线dBL和段位线反dBL_B相连接； 

所述步骤611中选通组位线与段位线之间的连接是指，所述选通的段位线dBL和段位线反dBL_B分别与选中的组位线zBL和组位线反zBL_B相连接。 

为使本领域技术人员更好的理解本发明，以下结合图4所示的全局存储阵列示意图，图7所示的数据读写端口写操作的波形示意图，通过一个具体应用的示例对本发明更进一步说明。 

数据读写端口的数据输入输出总线是18位，接口与标准SRAM相同，本例使用三级放大的方式实现数据读写端口对存储器分组分段阵列的读写操作。采用图4所示的在WQVGA驱动器芯片中使用的存储器电路，如图7中所列控制信号和各个位线的状态，控制信号可以是1有效，也可以是0有效，图7仅作示例，本发明不具体限定信号的0或1有效。在写入数据之前各个位线需要预充到一定电位，本例中以预充到1进行说明。 

由于数据读写端口的输入数据是18位，写过程需要更新18位数据和8位校验码，因此在写入数据前需要先读出原始存储数据，具体处理如下： 

1.读出写入字线下的116位数据； 

2.经过ECC电路的检查纠正后，读出108位数据； 

3.替换掉需要写入的18位数据，组成新的108位数据； 

4.新的108位数据经过ECC电路编码产生8位校验码，两者组成新的116位数据； 

5.执行写操作，写入新的116位数据。 

以存储器原始存储数据为0，新写入数据为1对写过程作具体说明如下，图7中71为读取数据操作的波形示意图，72为写入数据操作的波形示意图： 

11)读出同一字线下的原始存储数据，准备写入数据DIN，读出数据和DIN经过ECC后产生116位数据，其包含更新18位写入数据的108位数据和对应的8位校验码； 

新产生的116位数据即目标写入数据，具体可以采用以下方法生成： 

在写入之前先读出116位原始存储数据，ECC电路先通过校验码确认108位数据是否正确，若错误则通过校验码纠正错误数据，然后用18 位写入数据代替需要写入地址的数据，形成新的108位数据，最后ECC对新的108位数据进行校验，产生相应的8位校验码，新数据加新校验码产生最终写入存储器阵列的116位数据。 

12)关闭ECC，关闭预充信号PRC； 

13)打开写入数据控制信号WEN和段位线与全局位线间的选通电路控制信号CS2，使新产生的116位数据与全局位线gBL和全局位线反gBL_B和段位线dBL和段位线反dBL_B相连通，通过该116位数据对连通的位线放电，形成段位线电压差d_dbl； 

14)打开第二级放大器控制信号SA2，随后关闭CS2、WEN和DIN，段放大电路对段位线上的d_dbl进行放大，使dBL和dBL_B的电压差达到最大值； 

15)打开需要写入的字线WL，组位线zBL和组位线反zBL B分别与存储单元的对应存储节点进行电荷共享，在zBL和zBL_B之间形成组位线电压差d_zbl； 

16)打开第一级放大器控制信号SA1，用组放大电路对d_zbl进行放大，使zBL和zBL_B的电压差达到最大值，并将同一字线中的原始数据回写至存储单元中； 

17)打开组位线与段位线间的选通电路控制信号CS1，使zbl/zblb和dbl/dblb分别连接。对于新写入的不同数据(包含在18位数据和8位校验码中)，由于zbl/zblb和dbl/dblb的数据相反，为正确写入数据，通过段放大电路的放大能力大于组放大电路的放大能力，使段位线dBL/段位线反dBL_B的数据传递到组位线zBL/组位线反zBL_B上，进而传递到组存储阵列的存储单元中；对于不变的数据位(除上述18位数据以外的其它数据位)，由于zbl/zblb和dbl/dblb的数据相同，可正确写入； 

18)组位线zBL和组位线反zBL_B的电压差达到最大值后，关闭CS1、SA1、WL和SA2，随后打开PRC，对组位线、段位线和全局位线进行预充，完成写操作。 

本说明书中每个实施例重点说明的都是与其他实施例的不同之处， 各个实施例之间相同相似的部分互相参见即可。 

以上对本发明所提供的一种存储器电路的数据读取方法以及一种存储器电路的数据写入方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。 

Claims (15)

1.一种存储器电路的数据读取方法，其特征在于，所述存储器电路包括与控制电路连接的全局存储阵列，所述全局存储阵列包括：全局放大电路；至少一个段存储阵列，以及，与各段存储阵列连接的段放大电路及段选通电路；所述段存储阵列中包括至少一个组存储阵列，以及，与各组存储阵列连接的组放大电路及组选通电路；所述全局放大电路通过全局位线与段放大电路及段选通电路连接，并且，所述全局放大电路中具有与所述全局位线连接的内部位线；所述段放大电路及段选通电路通过段位线与组放大电路及组选通电路连接；所述组放大电路及组选通电路通过组位线与组存储阵列中的存储单元连接；

所述控制电路包括读控制单元和ECC电路，所述读控制单元用于产生读控制信号，并依据所述读控制信号从全局存储阵列中读出数据，所述读控制信号包括字线打开/关闭信号、开启/关闭第一级放大器的控制信号(SA1)、开启/关闭组位线和段位线间选通电路的控制信号(CS 1)、开启/关闭第二级放大器的控制信号(SA2)、开启/关闭段位线和全局位线间选通电路的控制信号(CS2)、打开/关闭ECC电路的控制信号(ECC)、开启第三级放大器的控制信号(SA3)；所述ECC电路，用于对读出的数据进行检查和纠正；

所述数据读取方法包括：

依据字线打开信号，打开需要读取的组存储阵列中的字线(WL)，在组位线(zBL)和组位线反(zBL_B)之间形成组位线电压差(d_zbl)；

依据开启第一级放大器的控制信号(SA1)，打开组放大电路，将所述组位线电压差(d_zbl)放大至预置电压值；

依据开启组位线和段位线间选通电路的控制信号(CS1)，打开组选通电路，选通所述组位线与段位线之间的连接，在段位线(dBL)和段位线反(dBL_B)之间形成段位线电压差(d_dbl)；

依据开启第二级放大器的控制信号(SA2)，打开段放大电路，将段位线电压差(d_dbl)放大至预置电压值； 

依据关闭组位线和段位线间选通电路的控制信号(CS1)，关闭组选通电路，切断所述组位线与段位线之间的连接；

依据关闭第一级放大器的控制信号(SA1)，关闭所述组放大电路；并依据控制电路产生的字线关闭信号关闭打开的字线(WL)；

依据开启段位线和全局位线间选通电路的控制信号(CS2)，打开段选通电路，选通所述段位线与全局位线之间的连接，在全局位线(gBL)和全局位线反(gBL_B)之间形成全局位线电压差(d_gBL)；同时，选通所述全局位线和内部位线之间的连接，在内部位线(sBL)和内部位线反(sBL_B)之间也形成内部位线电压差(d_sbl)；

依据开启第三级放大器的控制信号(SA3)，打开全局放大电路，将内部位线电压差(d_sbl)放大；

依据关闭段位线和全局位线间选通电路的控制信号(CS2)，关闭段选通电路，切断所述段位线与全局位线之间的连接，以及，所述全局位线和内部位线之间的连接；

依据关闭第二级放大器的控制信号(SA2)，关闭段放大电路；

在所述内部位线电压差(d_sbl)放大至预置电压值后，依据打开ECC电路控制信号(ECC)，打开ECC电路对全局放大电路输出的数据进行检查和纠正，输出经检查和纠正后的数据。

2.如权利要求1所述的方法，其特征在于，所述读控制信号还包括关闭第三级放大器的控制信号(SA3)，所述的方法还包括：

在输出经检查和纠正后的数据时，依据关闭第三级放大器的控制信号(SA3)关闭所述全局放大电路。

3.如权利要求1所述的方法，其特征在于，所述读控制信号还包括输出控制信号(OUT)，所述的方法还包括：

依据输出控制信号(OUT)对输出的数据进行锁存，并由控制电路选择当次需要输出的锁存数据并从数据读写端口输出。

4.如权利要求2所述的方法，其特征在于，所述全局存储阵列中的存储单元为动态存储单元，所述的方法还包括： 

在组放大电路对组位线电压差(d_zbl)放大至预置电压值后，将原始数据回写至存储单元中。

5.如权利要求1、2、3或4所述的方法，其特征在于，所述读控制信号还包括开启/关闭预充信号（PRC），所述的方法还包括： 

在打开字线之前，依据关闭预充信号（PRC），关闭对组位线、段位线和全局位线的预充电操作； 

在关闭段选通电路后，依据开启预充信号（PRC），对组位线、段位线和全局位线开启预充电操作。 

6.如权利要求5所述的方法，其特征在于，还包括： 

在关闭全局放大电路后，依据开启预充信号（PRC），对全局放大电路的内部位线开启预充电操作。 

7.如权利要求6所述的方法，其特征在于，所述存储器包括左右两部分版图，左部分版图与右部分版图的结构和存储容量相同，在左部分版图与右部分版图中，分别设置有与控制电路连接的全局存储阵列；所述数据读写端口的数据输入输出总线是18位，接口与标准静态存储器SRAM相同，一次从全局存储阵列读出的数据是108位，由控制电路选择当次输出的锁存数据为18位。 

8.一种存储器电路的数据写入方法，其特征在于，所述存储器电路包括与控制电路连接的全局存储阵列，所述全局存储阵列包括：全局放大电路；至少一个段存储阵列，以及，与各段存储阵列连接的段放大电路及段选通电路；所述段存储阵列中包括至少一个组存储阵列，以及，与各组存储阵列连接的组放大电路及组选通电路；所述全局放大电路通过全局位线与段放大电路及段选通电路连接，并且，所述全局放大电路中具有与所述全局位线连接的内部位线；所述段放大电路及段选通电路通过段位线与组放大电路及组选通电路连接；所述组放大电路及组选通电路通过组位线与组存储阵列中的存储单元连接；其中，所述段放大电路的放大能力大于组放大电路的放大能力； 

所述控制电路包括写控制单元和ECC电路，所述写控制单元用于产生写控制信号，并依据所述写控制信号向全局存储阵列写入数据，所述写控制信号包括字线打开信号、开启第一级放大器的控制信号（SA1）、开启组位线和段位线间选通电路的控制信号（CS1）、开启第二级放大器的控制信号（SA2）、开启/关闭段位线和全局位线间选通电路的控制信号（CS2）、打开/关闭ECC电路的控制信号（ECC）、打开/关闭写入数据控制信号（WEN）；所述ECC电路，用于对待写入的数据进行检查和纠正； 

所述数据写入方法包括： 

读出写入字线下的原始存储数据，准备写入数据（DIN）； 

依据打开ECC电路控制信号（ECC），打开ECC电路对所述原始存储数据和写入数据（DIN）进行检查和纠正，产生经检查和纠正后的目标写入数据； 

依据打开写入数据控制信号（WEN），将目标写入数据与所述全局位线连通； 

依据关闭ECC电路控制信号（ECC），关闭ECC电路； 

依据打开段位线与全局位线间选通电路的控制信号（CS2），打开段选通电路，选通所述段位线与全局位线之间的连接； 

通过目标写入数据对连通的全局位线和段位线放电，在段位线（dBL）和段位线反（dBL_B）之间形成段位线电压差（d_dbl）； 

依据打开第二级放大器的控制信号（SA2），打开段放大电路，同时关闭对应的段位线和全局位线间选通电路的控制信号（CS2）；所述段放大电路将所述段位线电压差（d_dbl）放大至预置电压值，并且，所述段位线与全局位线之间的连接被切断； 

关闭写入数据控制信号（WEN）和写入数据（DIN）； 

依据字线打开信号，打开需要写入的组存储阵列中的字线（WL），在组位线（zBL）和组位线反（zBL_B）之间形成组位线电压差（d_zbl）； 

依据开启第一级放大器的控制信号（SA1），打开组放大电路，将所述组位线电压差（d_zbl）放大至预置电压值； 

依据打开组位线和段位线间选通电路的控制信号（CS1），打开组选通电路，选通所述组位线与段位线之间的连接；所述段位线上的目标写入数据传递到组位线上，经组位线传递到组存储阵列的存储单元中。 

9.如权利要求8所述的方法，其特征在于，所述原始存储数据包括原始数据本体和原始校验码；所述依据打开ECC电路控制信号（ECC），打开ECC电路对原始存储数据和写入数据（DIN）进行检查和纠正，产生经检查和纠正后的目标写入数据的步骤具体包括： 

依据打开ECC电路控制信号（ECC），打开ECC电路采用原始校验码对从写入字线下读出的原始存储数据进行检查和纠正，获得原始数据本体； 

采用写入数据（DIN）替换所述原始数据本体中对应的位，生成新的数据本体； 

ECC电路根据所述新数据本体产生新的校验码； 

由所述新数据本体和新校验码组成目标写入数据。 

10.如权利要求9所述的方法，其特征在于，所述读出写入字线下的原始存储数据的步骤具体包括： 

打开需要读取的写入字线（WL），在组位线（zBL）和组位线反（zBL_B）之间形成组位线电压差（d_zbl）； 

打开组放大电路，将所述组位线电压差（d_zbl）放大至预置电压值； 

打开组选通电路，选通所述组位线与段位线之间的连接，在段位线（dBL）和段位线反（dBL_B）之间形成段位线电压差（d_dbl）； 

打开段放大电路，将段位线电压差（d_dbl）放大至预置电压值； 

关闭组选通电路，切断所述组位线与段位线之间的连接； 

关闭所述组放大电路；并依据控制电路产生的字线关闭信号关闭打开的字线（WL）； 

打开段选通电路，选通所述段位线与全局位线之间的连接，在全局位线（gBL）和全局位线反（gBL_B）之间形成全局位线电压差（d_gBL）；同时，选通所述全局位线和内部位线之间的连接，在内部位线（sBL）和 内部位线反（sBL_B）之间也形成内部位线电压差（d_sbl）； 

打开全局放大电路，将内部位线电压差（d_sbl）放大； 

关闭段选通电路，切断所述段位线与全局位线之间的连接，以及，所述全局位线和内部位线之间的连接； 

关闭段放大电路； 

在所述内部位线电压差（d_sbl）放大至预置电压值后，依据打开ECC电路控制信号（ECC），打开ECC电路对全局放大电路输出的数据进行检查和纠正，输出经检查和纠正后的原始存储数据，所述原始存储数据包括原始数据本体和原始校验码。 

11.如权利要求8、9或10所述的方法，其特征在于，所述写控制信号还包括：关闭所述组位线和段位线间选通电路的控制信号（CS1）、关闭第一级放大器的控制信号（SA1）、关闭字线（WL）的控制信号和关闭第二级放大器的控制信号（SA2）； 

所述的方法在写入数据后，还包括： 

依据关闭组位线和段位线间选通电路的控制信号（CS1），关闭组选通电路，切断所述组位线与段位线之间的连接； 

依据关闭第一级放大器的控制信号（SA1），关闭所述组放大电路；并依据字线关闭信号关闭打开的字线（WL）； 

依据关闭第二级放大器的控制信号（SA2），关闭段放大电路。 

12.如权利要求11所述的方法，其特征在于，还包括： 

在关闭ECC电路后，打开写入数据控制信号（WEN）产生前，关闭预充信号（PRC）； 

以及，在切断所述组位线与段位线之间的连接，关闭组放大电路、字线和段放大电路后，打开预充信号（PRC），对组位线、段位线和全局位线进行预充。 

13.如权利要求12所述的方法，其特征在于，所述全局存储阵列中的存储单元为动态存储单元，所述的方法还包括： 

在组放大电路对组位线电压差（d_zbl）放大至预置电压值后，将同 一字线中的原始数据回写至存储单元中。 

14.如权利要求13所述的方法，其特征在于，所述目标写入数据与全局位线连通是指，所述目标写入数据及目标写入数据反分别与选中的全局位线（gBL）和全局位线反（gBL_B）相连通； 

所述选通段位线与全局位线之间的连接是指，所述选通的全局位线（gBL）和全局位线反（gBL_B）分别与选中的段位线（dBL）和段位线反（dBL_B）相连接； 

所述选通组位线与段位线之间的连接是指，所述选通的段位线（dBL）和段位线反（dBL_B）分别与选中的组位线（zBL）和组位线反（zBL_B）相连接。 

15.如权利要求10所述的方法，其特征在于，所述存储器包括左右两部分版图，左部分版图与右部分版图的结构和存储容量相同，在左部分版图与右部分版图中，分别设置有与控制电路连接的全局存储阵列；所述数据读写端口的数据输入输出总线是18位，接口与标准静态存储器SRAM相同，所述目标写入数据为116位。 

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