CN1220469A - 具有芯片错误恢复电路的可编程只读存储器 - Google Patents

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Abstract

具有芯片错误恢复电路的可编程只读存储器包括存储多位数据的第一PROM;存储错误校正码的第二PROM;接收第一和第二PROM的输出的一校正子产生器,其指示用在检测和校正一位错误中的一种形式的ECC(错误校正码)校正子;接收第一PROM的输出和ECC校正子的控制器,其通过检测ECC校正子的形式发现一位错误时将从第一PROM检索的一位数据倒相;接收ECC校正子以便在数据和ECC校正子中检测一位错误的错误检测器。

Description

具有芯片错误恢复电路的可编程只读存储器
本发明涉及具有芯片错误恢复电路的PROM(可编程只读存储器)，尤其是通过相当简单的结构可以实现初始错误检测的一种PROM。本发明适用于微处理机。
为了正确地从一PROM中检索数据，在已有的技术中是设置一芯片错误恢复电路，其在读出PROM的数据时检查和校正数据。在此例中，通常所说的PROM包括EEPROM(电可擦可编程只读存储器)、紫外线可擦PROM、快闪PROM等。
在回到本发明之前，先参照附图1-3描述相关技术。
参照图1，其中以方框图的形式示出了具有芯片错误检测和校正电路的一可编程只读存储器。该PROM从功能上分为标记为PROM1和PROM2的两部分，它们按如下所示的方式分别存储数据和错误校正码。将被存储的数据直接地加到PROM1并根据地址信号10存在那里。此外，该数据被加到一ECC(错误校正码)产生器12，其根据地址信号10输出在PROM2中存储的ECC。
当要检索存储在PROM1中的数据时，与地址信号10相伴的一数据读指令(未示出)加到PROM1和PROM2。因此，读出PROM1和PROM2中的数据和相应的ECC，并馈送到错误校正电路14，其检查和校正错误(如果有的话)，然后输出由其校正的数据。
参照图2，其示出了与本发明相关的错误校正电路14的结构。设定输入到PROM1的和从其读出的数据的位长是32位。如图所示，错误校正电路14通常包括ECC(错误校正码)校正子发生器16和一位逻辑反相控制器18。ECC校正子发生器16通过输入端D31-D00被施加了来自PROM1的32位数据和通过输入端S5-S0方式来自PROM2的6位ECC字，然后输出ECC校正子X0-X5。具体的说，尽管在图2中没有清楚的示出，其提供了一具有16个输入端的专用或门E0，这16个输入端是分别与输入端D31、D29、D28、D27、D26、D25、D21、D20、D19、D15、D14、D12、D09、305、D00和S0相连。专有或门E0输出一ECC校正子X0。以相同的方式，其它专用或门A1-A5中的每一个都有与16个端子(在D31-D00和S5-S0之间)相连的16个端子，并产生ECC校正子(X1,…,X5)。上面所述的ECC发生器12是以与ECC校正子发生器16基本相同的方式构成的。
在端子S0出现的二进制位是出现在连接到专用或门E0的16个输入端的二进制位的奇偶校验位。这也可用到分别在端子S1-S5出现的其它二进制位。这意味着图1和2所示的错误检查和校正系统(或电路)能够校正一个位的错误。
如果加到专用或门(E0-E5)中的每一个的所有位是正确的，则每个ECC校正子X0-X5取逻辑电平“0”。相反，如果加到每个专用或门(E0-E5)中二进制位中的一个位是错误的，则相应的ECC校正子(X0,…，或X5)取逻辑电平“1”。更具体地说，例如，如果加到端子D00的位是唯一不正确的，则只有ECC校正子X0和X1取逻辑电平“1”。
如上所述，图1和2所示的错误恢复电路能够校正单个位错误。因此，存在38(=32(D31-D00)+6(S5-S0))个不同的错误类型。另一方面，ECC校正子X0-X5(=6位)能够表示64(=26)个形式，并足以覆盖前面所述的38个不同的类型。
位逻辑电平倒相控制器18包括6个非门V0-V5、分别产生位逻辑电平倒相控制信号Y31-Y00的32个与门，以及32个专用或门(没标数字)。在所有ECC校正子X0-X5取逻辑电平“0”的情况下，每个控制信号Y31-Y00取逻辑“0”，且因此错误校正电路14允许输入位D31-D00没有任何位电平变化的通过。另一方面，ECC校正子X0-X5中的一个表示逻辑电平“1”，控制器18对ECC校正子X0-X5的位组合相应，并将信号Y31-Y00中的一个从“0”变到“1”以便校正位错误。
专属初始操作的PROM一旦在使用中可能非专属的操作。这即可以称作“软错误”也可称作“硬错误”。软错误是指由于封装芯片的材料辐射的a粒子使存储的电荷丢失，硬错误是指没能指示已损坏的存储单元。如上所述，错误校正电路14是不可能校正多于一位的错误。所以，消除PROM具有初始缺陷存储单元的可能性是重要的。然而，对于前面所述的错误检测和校正电路，在初始测试(仅在数据被写入PROM之后的数据错误检测)时是不可能检测一个位存储单元损坏，这是因为这样的一位错误在错误校正电路14中被校正。
为了解决上述的问题，可考虑在图3所示的初始测试时避免或避开错误校正电路14。即，与图1的设计相比图3的结构还包括两个开关30和32，以及两个支路34和36。当为了测试PROM初始检索存储在它们中的数据时，开关30和32受控制以便通过支路34和36直接地接收PROM1和PROM2的输出。然而，图3所示的这样一种结构存在一些问题，即，从高制造成本、复杂的电路、限制芯片空间、复杂的转换控制等角度考虑，提供开关和支路是相当不可取的。
因此本发明的目的是提供一具有芯片错误恢复电路的PROM，其能够通过相当简单的结构实现存储单元缺陷的初始错误检测。
简言之，这些目的是通过这样一种结构实现的，在其中设有用于存储包括多个二进制位数据的一个第一PROM。还设有用于存储错误校正码的一第二PROM，该错误校正码是基于数据产生的并将用于校正数据的一位错误。一校正子产生器连接为接收第一和第二PROM的输出，并产生表示用在检测和校正一位错误中的一种形式的ECC(错误校正码)校正子。连接的一控制器以接收第一PROM的输出和ECC校正子。该控制器被设置成在通过检测ECC校正子的形式发现一位错误时，将从第一PROM中检索的数据的一位倒相。此外，连接了一错误检测器(或门)以接收ECC校正子以便在数据和ECC校正子中检测出一位错误。
根据本发明的一方面的具有芯片错误校正电路的PROM(可编程只读存储器)包含：用于存储包含多位的数据的第一PROM；用于存储错误校正码的第二PROM，其中的错误校正码时根据所述数据产生的并用于校正所述数据的一位错误；连接为接收第一和第二PROM的输出的一校正子产生器，其发出指示用在检测和校正所述一位错误中的一种形式的ECC(错误校正码)校正子；连接以接收所述第一PROM的输出和所述ECC校正子的一控制器，该控制器被设置成在通过检测所述ECC校正子的形式发现一位错误时，将从所述第一PROM中检索的数据的一位倒相；以及连接以接收所述ECC校正子以便在所述数据和所述ECC校正子中检测一位错误的一错误检测器。
通过下面结合附图的描述将使本发明的特征和积极效果变的更加清楚明了，其中相同的部件用相同的数字表示。
图1是具有芯片错误检测和校正电路的一常规PROM的示意图，其在前面的段落中被引用；
图2是示出图1所示的方框图的详细电路图。
图3是用于克服图1所示结构存在的问题的一种常规技术的示意图，其在前面的段落中被引用；
图4是本发明最佳实施例的示意图。
下面将参照图4描述本发明的最佳实施例。
从结构上看，此实施例与图1和2所示的常规结构区别在于，此实施例还设置有一或门40和一信号保持电路42。或门40具有分别被连接以接收ECC校正子X0-X5的输入端。另一方面，信号保持电路42包括一D触发器44，D触发器44的数据输入端与或门40连接。
如上所述，如果加到每个专用或门(E0-E5)的所有位都是正确的，那么每个ECC校正子取逻辑电平“0”。相反，如果加到各或门(E0-E5)的位中的一个是错误的，那么相对应的ECC校正子(X0,…,或X5)取逻辑电平“1”。
触发器44与一适当的时钟信号同步地给出触发器44的输出。如果或门40保持逻辑电平“0”，那么触发器44继续输出逻辑电平“0”。然而，一旦或门40的输出取逻辑“1”，那么触发器44的输出保持在逻辑电平“1”，该逻辑电平“1”能够加到一适当的外部电路或一IC(集成电路)端脚。
因此，本发明具有PROM的初始测试特征。然而，在PROM实际使用的同时经常地检测触发器44的输出，那么将知道何时发生了一单个二进制位的错误。根据实施例的方式，采用本发明的具有芯片错误恢复电路的一PROM最好以封装在微计算机芯片内的方式用在微计算机内。尤其是，在这种情况下，触发器44的输出可以通过微计算机的端脚引出，因此引出的信息可以有效地用于外部电路。
在上述情况中，在本发明的范围内省去了信号保持电路42。即，能够直接将或门40的输出加到外部电路。
必须看到的是上述的内容仅是给出本发明的一个实施例，并不是对本发明的特定限制。

Claims (7)

1．一种具有芯片错误恢复电路的可编程只读存储器(PROM)，其特征在于包括：
用于存储包括多个二进制位数据的一个第一PROM；
用于存储错误校正码的一第二PROM，该错误校正码是基于所述数据产生的并将用于校正所述数据的一位错误；
连接为接收第一和第二PROM的输出的一校正子产生器，其发出指示用在检测和校正所述一位错误中的一种形式的ECC(错误校正码)校正子；
连接以接收所述第一PROM的输出和所述ECC校正子的一控制器，该控制器被设置成在通过检测所述ECC校正子的形式发现一位错误时，将从所述第一PROM中检索的数据的一位倒相；以及
连接以接收所述ECC校正子以便在所述数据和所述ECC校正子中检测一位错误的一错误检测器。
2．根据权利要求1所述的具有芯片错误恢复电路的可编程只读存储器，其特征在于所述错误检测器是设置成以接收所述ECC校正子的或门。
3．根据权利要求1所述的具有芯片错误恢复电路的可编程只读存储器，其特征在于还包括用于保持所述错误检测输出的一电路。
4．根据权利要求2所述的具有芯片错误恢复电路的可编程只读存储器，其特征在于还包括用于保持所述错误检测输出的一电路。
5．一种具有芯片错误恢复电路的可编程只读存储器，其特征在于包括：
用于存储包括多个二进制位数据的一个第一PROM；
用于存储错误校正码的一第二PROM，该错误校正码是基于所述数据产生的并将用于校正所述数据的一位错误；
连接为接收所述第一和第二PROM的输出的一校正子产生器，其发出指示用在检测和校正所述一位错误中的一种形式的ECC(错误校正码)校正子；
连接以接收所述第一PROM的输出和所述ECC校正子的一控制器，该控制器在通过检测所述ECC校正子的形式发现一位错误时，将从所述第一PROM中检索的数据的一位倒相；以及
连接以接收所述ECC校正子以便在所述数据和所述ECC校正子中检测一位错误的一或门。
6．根据权利要求1所述的具有芯片错误恢复电路的可编程只读存储器，其特征在于还包括用于保持所述错误检测器输出的一电路。
7．一种具有芯片错误恢复电路的可编程只读存储器，其特征在于包括：
用于存储包括多个二进制位数据的一个第一PROM；
用于存储错误校正码的一第二PROM，该错误校正码是基于所述数据产生的并将用于校正所述数据的一位错误；
连接为接收所述第一和第二PROM的输出的一校正子产生器，其发出指示用在检测和校正所述一位错误中的一种形式的ECC(错误校正码)校正子；
连接以接收所述第一PROM的输出和所述ECC校正子的一控制器，该控制器在通过检测所述ECC校正子的形式发现一位错误时，将从所述第一PROM中检索的数据的一位倒相；
连接以接收所述ECC校正子以便在所述数据和所述ECC校正子中检测一位错误的一或门；以及
连接以保持所述错误检测器输出的一电路。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100392610C (zh) * 2003-04-14 2008-06-04 国际商业机器公司 具有容错地址和命令总线的高可靠性存储器模块
CN101373641B (zh) * 2007-08-24 2011-06-29 旺宏电子股份有限公司 存储器及其1位读取错误检测方法
CN102332295A (zh) * 2011-07-15 2012-01-25 北京兆易创新科技有限公司 存储器电路及应用所述存储器电路读取数据的方法
CN102332288A (zh) * 2011-07-15 2012-01-25 北京兆易创新科技有限公司 存储器电路及应用所述存储器电路读取数据的方法
CN101060006B (zh) * 2006-02-27 2012-03-07 英特尔公司 用于使用相同存储器类型来支持纠错模式和非纠错模式的系统、方法和器件
CN102567134A (zh) * 2012-01-06 2012-07-11 威盛电子股份有限公司 存储器模块的错误检查与校正系统以及方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100392610C (zh) * 2003-04-14 2008-06-04 国际商业机器公司 具有容错地址和命令总线的高可靠性存储器模块
CN101060006B (zh) * 2006-02-27 2012-03-07 英特尔公司 用于使用相同存储器类型来支持纠错模式和非纠错模式的系统、方法和器件
CN101373641B (zh) * 2007-08-24 2011-06-29 旺宏电子股份有限公司 存储器及其1位读取错误检测方法
CN102332295A (zh) * 2011-07-15 2012-01-25 北京兆易创新科技有限公司 存储器电路及应用所述存储器电路读取数据的方法
CN102332288A (zh) * 2011-07-15 2012-01-25 北京兆易创新科技有限公司 存储器电路及应用所述存储器电路读取数据的方法
CN102332295B (zh) * 2011-07-15 2013-06-26 北京兆易创新科技股份有限公司 存储器电路及应用所述存储器电路读取数据的方法
CN102332288B (zh) * 2011-07-15 2014-01-15 北京兆易创新科技股份有限公司 存储器电路及应用所述存储器电路读取数据的方法
CN102567134A (zh) * 2012-01-06 2012-07-11 威盛电子股份有限公司 存储器模块的错误检查与校正系统以及方法
CN102567134B (zh) * 2012-01-06 2015-01-07 威盛电子股份有限公司 存储器模块的错误检查与校正系统以及方法

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