JPH11175410A - 誤り訂正機能内蔵ｐｒｏｍ及びこれを内蔵したマイクロコンピュータ - Google Patents
誤り訂正機能内蔵ｐｒｏｍ及びこれを内蔵したマイクロコンピュータInfo
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- JPH11175410A JPH11175410A JP9345476A JP34547697A JPH11175410A JP H11175410 A JPH11175410 A JP H11175410A JP 9345476 A JP9345476 A JP 9345476A JP 34547697 A JP34547697 A JP 34547697A JP H11175410 A JPH11175410 A JP H11175410A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
(57)【要約】
【課題】 特性・性能の向上、小型軽量化の実現、高速
化の実現、低消費電力化の実現、回路・装置構成の簡易
化の実現、信頼性の向上及び保守性の向上を図る。 【解決手段】 誤り訂正機能内蔵ＰＲＯＭに係わる第１
の手段として、複数ビットからなるデータを記憶する第
１のＰＲＯＭと、前記データの１ビット不良を訂正する
ための訂正コードを記憶する第２のＰＲＯＭと、第１及
び第２のＰＲＯＭから読み出されたデータをの誤りを検
出してシンドロームを出力するシンドローム生成回路
と、該シンドローム生成回路の出力を入力とし、誤った
ビットを特定して該ビットの信号を反転させる反転制御
回路とを備えた誤り訂正機能内蔵ＰＲＯＭにおいて、シ
ンドロームのいずれかの誤りを検出して外部に出力する
誤り統合回路を具備する。
化の実現、低消費電力化の実現、回路・装置構成の簡易
化の実現、信頼性の向上及び保守性の向上を図る。 【解決手段】 誤り訂正機能内蔵ＰＲＯＭに係わる第１
の手段として、複数ビットからなるデータを記憶する第
１のＰＲＯＭと、前記データの１ビット不良を訂正する
ための訂正コードを記憶する第２のＰＲＯＭと、第１及
び第２のＰＲＯＭから読み出されたデータをの誤りを検
出してシンドロームを出力するシンドローム生成回路
と、該シンドローム生成回路の出力を入力とし、誤った
ビットを特定して該ビットの信号を反転させる反転制御
回路とを備えた誤り訂正機能内蔵ＰＲＯＭにおいて、シ
ンドロームのいずれかの誤りを検出して外部に出力する
誤り統合回路を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＣＣ（Error Co
rrection Code）を用いた誤り訂正機能を内蔵するＰＲ
ＯＭ（Programmable Read Only Memory）及びこれを内
蔵したマイクロコンピュータに関する。
rrection Code）を用いた誤り訂正機能を内蔵するＰＲ
ＯＭ（Programmable Read Only Memory）及びこれを内
蔵したマイクロコンピュータに関する。
【０００２】
【従来の技術】ＰＲＯＭには、ＵＶＰＲＯＭ（紫外線消
去型ＰＲＯＭ）、ＥＥＰＲＯＭ（電気的消去型ＰＲＯ
Ｍ）、Ｆｌａｓｈ−ＥＥＰＲＯＭ等がある。また、図２
は、従来の誤り訂正機能内蔵型ＰＲＯＭの構成図であ
る。この図に示すように、この種の従来のＰＲＯＭは、
書き込み用データを記憶するＰＲＯＭ１と訂正コードを
記憶するＰＲＯＭ２と訂正コード発生回路と訂正回路と
により構成されている。
去型ＰＲＯＭ）、ＥＥＰＲＯＭ（電気的消去型ＰＲＯ
Ｍ）、Ｆｌａｓｈ−ＥＥＰＲＯＭ等がある。また、図２
は、従来の誤り訂正機能内蔵型ＰＲＯＭの構成図であ
る。この図に示すように、この種の従来のＰＲＯＭは、
書き込み用データを記憶するＰＲＯＭ１と訂正コードを
記憶するＰＲＯＭ２と訂正コード発生回路と訂正回路と
により構成されている。
【０００３】書き込み時において、書き込み用データ
は、ＰＲＯＭ１と訂正コード発生回路に入力される。Ｐ
ＲＯＭ１に入力された書き込み用データは、アドレス信
号が示すＰＲＯＭ１のセルに記憶される。同時に訂正コ
ード発生回路は、入力された書き込みデータから訂正コ
ードを発生してＰＲＯＭ２に出力する。ＰＲＯＭ２に入
力された訂正コードは、同じくアドレス信号が示すＰＲ
ＯＭ２のセルに記憶されるようになっている。
は、ＰＲＯＭ１と訂正コード発生回路に入力される。Ｐ
ＲＯＭ１に入力された書き込み用データは、アドレス信
号が示すＰＲＯＭ１のセルに記憶される。同時に訂正コ
ード発生回路は、入力された書き込みデータから訂正コ
ードを発生してＰＲＯＭ２に出力する。ＰＲＯＭ２に入
力された訂正コードは、同じくアドレス信号が示すＰＲ
ＯＭ２のセルに記憶されるようになっている。
【０００４】一方、読み出し時には、アドレス信号が示
すＰＲＯＭ１のセルに記憶された書き込みデータと、同
じくアドレス信号が示すＰＲＯＭ２のセルに記憶された
訂正コードが読み出されて訂正回路に入力される。訂正
回路は、書き込みデータと訂正コードから誤り検知・訂
正を行った結果を最終的な読み出しデータとして外部に
出力する。
すＰＲＯＭ１のセルに記憶された書き込みデータと、同
じくアドレス信号が示すＰＲＯＭ２のセルに記憶された
訂正コードが読み出されて訂正回路に入力される。訂正
回路は、書き込みデータと訂正コードから誤り検知・訂
正を行った結果を最終的な読み出しデータとして外部に
出力する。
【０００５】次に、図３は、上記訂正回路の詳細構成図
である。この図において、Ｄ31〜Ｄ00は、上記ＰＲＯＭ
１から読み出された書き込みデータが入力される入力端
子である。Ｓ5〜Ｓ0は、ＰＲＯＭ２から読み出された訂
正コードが入力される入力端子である。Ｏ00〜Ｏ31は、
上記読み出しデータが出力される出力端子である。この
ような各種信号を入出力する訂正回路は、図示するよう
にシンドローム生成回路１と反転制御回路２とから構成
されている。
である。この図において、Ｄ31〜Ｄ00は、上記ＰＲＯＭ
１から読み出された書き込みデータが入力される入力端
子である。Ｓ5〜Ｓ0は、ＰＲＯＭ２から読み出された訂
正コードが入力される入力端子である。Ｏ00〜Ｏ31は、
上記読み出しデータが出力される出力端子である。この
ような各種信号を入出力する訂正回路は、図示するよう
にシンドローム生成回路１と反転制御回路２とから構成
されている。
【０００６】例えば、シンドロームＸ0は、シンドロー
ム生成回路１において○印の付いた入力端子Ｄ31、Ｄ2
9、Ｄ28、Ｄ27、Ｄ26、Ｄ25、Ｄ21、Ｄ20、Ｄ19、Ｄ1
5、Ｄ14、Ｄ12、Ｄ09、Ｄ05、Ｄ00、Ｓ0の各信号の排他
的論理和によって生成される。そして、他のシンドロー
ムＸ1〜Ｘ5も、同様にして○印の付いた端子Ｄn（ｎ＝
０〜３１）、Ｓn（ｎ＝０〜５）の各信号の排他的論理
和によって生成される。シンドローム生成回路１では、
このようにして書き込みデータの誤りビットが検出され
て、６ビットからなるシンドロームＸ5〜Ｘ0が生成され
る。
ム生成回路１において○印の付いた入力端子Ｄ31、Ｄ2
9、Ｄ28、Ｄ27、Ｄ26、Ｄ25、Ｄ21、Ｄ20、Ｄ19、Ｄ1
5、Ｄ14、Ｄ12、Ｄ09、Ｄ05、Ｄ00、Ｓ0の各信号の排他
的論理和によって生成される。そして、他のシンドロー
ムＸ1〜Ｘ5も、同様にして○印の付いた端子Ｄn（ｎ＝
０〜３１）、Ｓn（ｎ＝０〜５）の各信号の排他的論理
和によって生成される。シンドローム生成回路１では、
このようにして書き込みデータの誤りビットが検出され
て、６ビットからなるシンドロームＸ5〜Ｘ0が生成され
る。
【０００７】反転制御回路２は、上記シンドロームＸ5
〜Ｘ0に基づいて書き込みデータのどのビットを反転さ
せるかを判断し、反転信号Ｙ31〜Ｙ00のいずれかを
「１」とするものである。出力端子Ｏ31〜Ｏ00には、各
入力端子Ｄ31〜Ｄ00に入力された書き込みデータと反転
信号Ｙ31〜Ｙ00の排他的論理和により、ＰＲＯＭ１に記
憶された書き込みデータの誤りであったビットが反転
（訂正）された読み出しデータが出力される。
〜Ｘ0に基づいて書き込みデータのどのビットを反転さ
せるかを判断し、反転信号Ｙ31〜Ｙ00のいずれかを
「１」とするものである。出力端子Ｏ31〜Ｏ00には、各
入力端子Ｄ31〜Ｄ00に入力された書き込みデータと反転
信号Ｙ31〜Ｙ00の排他的論理和により、ＰＲＯＭ１に記
憶された書き込みデータの誤りであったビットが反転
（訂正）された読み出しデータが出力される。
【０００８】次に、上記訂正回路の動作について簡単に
説明する。上記各シンドロームＸ5〜Ｘ0の各信号線に対
応付けられた入力端子Ｄ31〜Ｄ00のパリティの値が対応
する入力端子Ｓ5〜Ｓ0内の１ビットに出力されるよう
に、上記ＰＲＯＭ２に予め書き込まれている。そのた
め、シンドロームＸ5〜Ｘ0の値は、もしメモリの対応す
るビットに書き込まれた値が正しく読み出された場合に
は、常に「０」となる。
説明する。上記各シンドロームＸ5〜Ｘ0の各信号線に対
応付けられた入力端子Ｄ31〜Ｄ00のパリティの値が対応
する入力端子Ｓ5〜Ｓ0内の１ビットに出力されるよう
に、上記ＰＲＯＭ２に予め書き込まれている。そのた
め、シンドロームＸ5〜Ｘ0の値は、もしメモリの対応す
るビットに書き込まれた値が正しく読み出された場合に
は、常に「０」となる。
【０００９】ここで、もし入力端子Ｄ31〜Ｄ00及び入力
端子Ｓ5〜Ｓ0の何れかのビットの１つに不正な値があれ
ば、該不正なビットを入力対象とするシンドロームＸ0
〜Ｘ5は、全て「１」となる。例えば、入力端子Ｄ00の
信号が不正な場合、シンドロームＸ0とシンドロームＸ1
だけが「１」となる。シンドローム生成回路１のビット
値は６ビットであるので、入力端子Ｄ31〜Ｄ00の３２本
及び入力端子Ｓ5〜Ｓ0の５本のいずれかが不良である３
７種類の組み合わせと不良無しの場合を加えて合計３８
種類を表現できれば良い。これに対して、この訂正回路
では６４種類の組み合わせがあるため十分に割り振り可
能である。
端子Ｓ5〜Ｓ0の何れかのビットの１つに不正な値があれ
ば、該不正なビットを入力対象とするシンドロームＸ0
〜Ｘ5は、全て「１」となる。例えば、入力端子Ｄ00の
信号が不正な場合、シンドロームＸ0とシンドロームＸ1
だけが「１」となる。シンドローム生成回路１のビット
値は６ビットであるので、入力端子Ｄ31〜Ｄ00の３２本
及び入力端子Ｓ5〜Ｓ0の５本のいずれかが不良である３
７種類の組み合わせと不良無しの場合を加えて合計３８
種類を表現できれば良い。これに対して、この訂正回路
では６４種類の組み合わせがあるため十分に割り振り可
能である。
【００１０】次に、反転制御回路２は、上記シンドロー
ムＸ0〜Ｘ5を入力として、そのパターンから入力端子Ｄ
31〜Ｄ00に入力されたデータのどのビットが不良かを指
定する３１本の反転信号Ｙ31〜Ｙ00を生成し、該反転信
号Ｙ31〜Ｙ00と入力端子Ｄ31〜Ｄ00のデータとの排他的
論理和を取ることによって入力端子Ｄ31〜Ｄ00のデータ
の値を訂正する。
ムＸ0〜Ｘ5を入力として、そのパターンから入力端子Ｄ
31〜Ｄ00に入力されたデータのどのビットが不良かを指
定する３１本の反転信号Ｙ31〜Ｙ00を生成し、該反転信
号Ｙ31〜Ｙ00と入力端子Ｄ31〜Ｄ00のデータとの排他的
論理和を取ることによって入力端子Ｄ31〜Ｄ00のデータ
の値を訂正する。
【００１１】以上に説明したように、本訂正回路では、
入力端子Ｄ31〜Ｄ00のデータと入力端子Ｓ5〜Ｓ0のデー
タの何れか１ビットに不良があった場合に訂正が可能で
あるが、２ビット以上の不良があった場合は、訂正はで
きない。
入力端子Ｄ31〜Ｄ00のデータと入力端子Ｓ5〜Ｓ0のデー
タの何れか１ビットに不良があった場合に訂正が可能で
あるが、２ビット以上の不良があった場合は、訂正はで
きない。
【００１２】一方、ＰＲＯＭにおけるこのような訂正回
路の具体的な用途としては、単なる不良品救済というよ
りも、そのＰＲＯＭを使用している期間の経年変化によ
り仮に１ビットの不良が生じても訂正回路によって訂正
して信頼性を確保する目的がある。この場合、書き込み
データを書き込んだ時点で、ＰＲＯＭに記憶されたデー
タに初めから不良が存在していた場合に本来の目的が達
成されない。このため最初の書き込みの際には、このよ
うなＰＲＯＭを使用しないよう事前に選別する必要があ
る。
路の具体的な用途としては、単なる不良品救済というよ
りも、そのＰＲＯＭを使用している期間の経年変化によ
り仮に１ビットの不良が生じても訂正回路によって訂正
して信頼性を確保する目的がある。この場合、書き込み
データを書き込んだ時点で、ＰＲＯＭに記憶されたデー
タに初めから不良が存在していた場合に本来の目的が達
成されない。このため最初の書き込みの際には、このよ
うなＰＲＯＭを使用しないよう事前に選別する必要があ
る。
【００１３】しかしながら、上述した従来のＰＲＯＭで
は、データを書き込む時点で、ＰＲＯＭに記憶したデー
タに１ビットの誤りが存在するか否かを検知しようとし
ても、読み出しデータが常に訂正回路により誤り訂正さ
れているので、ＰＲＯＭに記憶したデータに１ビットの
誤りが存在しても検知することができない。ここで、２
ビット以上の不良がある場合には、書き込み後の読み出
しにより書き込んだデータとの比較によりＰＲＯＭに記
憶したデータの誤り検出は可能である。
は、データを書き込む時点で、ＰＲＯＭに記憶したデー
タに１ビットの誤りが存在するか否かを検知しようとし
ても、読み出しデータが常に訂正回路により誤り訂正さ
れているので、ＰＲＯＭに記憶したデータに１ビットの
誤りが存在しても検知することができない。ここで、２
ビット以上の不良がある場合には、書き込み後の読み出
しにより書き込んだデータとの比較によりＰＲＯＭに記
憶したデータの誤り検出は可能である。
【００１４】このような問題点に対する簡単な回避策と
しては、ＰＲＯＭへのデータ書き込み後の確認において
誤り訂正機能を動作させないという方法がある。しか
し、この場合、修正コードを書き込むＰＲＯＭ２の不良
を検出することができないという問題が残る。
しては、ＰＲＯＭへのデータ書き込み後の確認において
誤り訂正機能を動作させないという方法がある。しか
し、この場合、修正コードを書き込むＰＲＯＭ２の不良
を検出することができないという問題が残る。
【００１５】次に、図４は、データを書き込んだ時点
で、ＰＲＯＭに記憶したデータに１ビットの誤りが存在
しても検知可能な従来の誤り訂正機能内蔵ＰＲＯＭの構
成図である。これは、図２の構成に２つのスイッチ回路
を付加し、訂正回路を経由せずにＰＲＯＭ１に記憶され
たデータとＰＲＯＭ２に記憶された訂正コードを読み出
せる構成としたものである。通常、データを読み出す場
合は訂正回路の出力を読み出し、ＰＲＯＭ１，ＰＲＯＭ
２に記憶したデータに誤りが存在するか否かを確認する
場合には、スイッチ回路１とスイッチ回路２をそれぞれ
切り替えることにより、ＰＲＯＭ１に記憶されたデータ
とＰＲＯＭ２に記憶された訂正コードとを直接読み出し
て確認する。
で、ＰＲＯＭに記憶したデータに１ビットの誤りが存在
しても検知可能な従来の誤り訂正機能内蔵ＰＲＯＭの構
成図である。これは、図２の構成に２つのスイッチ回路
を付加し、訂正回路を経由せずにＰＲＯＭ１に記憶され
たデータとＰＲＯＭ２に記憶された訂正コードを読み出
せる構成としたものである。通常、データを読み出す場
合は訂正回路の出力を読み出し、ＰＲＯＭ１，ＰＲＯＭ
２に記憶したデータに誤りが存在するか否かを確認する
場合には、スイッチ回路１とスイッチ回路２をそれぞれ
切り替えることにより、ＰＲＯＭ１に記憶されたデータ
とＰＲＯＭ２に記憶された訂正コードとを直接読み出し
て確認する。
【００１６】図５は、このようなスイッチ回路１，２を
含む訂正回路周辺の詳細構成図である。この図におい
て、ＦＬＥＴＭはスイッチ回路１及びスイッチ回路２を
切り換えるための２ビットのレジスタである。スイッチ
回路１は、ＦＬＥＴＭのビットＦ1が「１」のときに訂
正回路の出力をスイッチ２に出力し、ビットＦ１が
「０」のときにはＰＲＯＭ１に記憶されたデータを訂正
回路を経由せずにスイッチ２に出力する。スイッチ回路
２は、ＦＬＥＴＭのビットＦ0が「１」のときにスイッ
チ回路１の出力を読み出しデータとして外部に出力し、
Ｆ0が「０」のときにはＰＲＯＭ２に書き込まれた訂正
コードを読み出しデータとして出力する。
含む訂正回路周辺の詳細構成図である。この図におい
て、ＦＬＥＴＭはスイッチ回路１及びスイッチ回路２を
切り換えるための２ビットのレジスタである。スイッチ
回路１は、ＦＬＥＴＭのビットＦ1が「１」のときに訂
正回路の出力をスイッチ２に出力し、ビットＦ１が
「０」のときにはＰＲＯＭ１に記憶されたデータを訂正
回路を経由せずにスイッチ２に出力する。スイッチ回路
２は、ＦＬＥＴＭのビットＦ0が「１」のときにスイッ
チ回路１の出力を読み出しデータとして外部に出力し、
Ｆ0が「０」のときにはＰＲＯＭ２に書き込まれた訂正
コードを読み出しデータとして出力する。
【００１７】図６は、このようなスイッチ回路１の詳細
構成図である。入力端子Ｓ1a31〜Ｓ1a00には訂正回路の
出力信号、入力端子Ｓ1b31〜Ｓ1b00にはＰＲＯＭ１に記
憶されたデータ、入力端子Ｓ１Ｆには上記ＦＬＥＴＭの
ビットＦ１の値がそれぞれ入力される。入力端子Ｓ１Ｆ
に入力された値は、入力端子Ｓ1a31〜Ｓ1a00にそれぞれ
接続されている各トランスファ回路のゲートに入力さ
れ、入力端子Ｓ1b31〜Ｓ1b00に接続されている各トラン
スファ回路のゲートにもＮＯＴ回路を経由して入力され
るようになっている。
構成図である。入力端子Ｓ1a31〜Ｓ1a00には訂正回路の
出力信号、入力端子Ｓ1b31〜Ｓ1b00にはＰＲＯＭ１に記
憶されたデータ、入力端子Ｓ１Ｆには上記ＦＬＥＴＭの
ビットＦ１の値がそれぞれ入力される。入力端子Ｓ１Ｆ
に入力された値は、入力端子Ｓ1a31〜Ｓ1a00にそれぞれ
接続されている各トランスファ回路のゲートに入力さ
れ、入力端子Ｓ1b31〜Ｓ1b00に接続されている各トラン
スファ回路のゲートにもＮＯＴ回路を経由して入力され
るようになっている。
【００１８】入力端子Ｓ１Ｆの値が「１」のときは、入
力端子Ｓ1a31〜Ｓ1a00に接続されたトランスファ回路が
導通状態となり、入力端子Ｓ1b31〜Ｓ1b00に接続された
トランスファ回路が開放状態となる。この結果、出力端
子Ｓ1c31〜Ｓ1c00には、入力端子Ｓ1a31〜Ｓ1a00の各デ
ータが出力される。一方、入力端子Ｆ１の値が「０」の
ときには、入力端子Ｓ1a31〜Ｓ1a00に接続されたトラン
スファ回路が開放状態となり、入力端子Ｓ1b31〜Ｓ1b00
に接続されたトランスファ回路が導通となる。この結
果、出力端子Ｓ1c31〜Ｓ1c00には、入力端子Ｓ1b31〜Ｓ
1b00のデータが出力されることになる。
力端子Ｓ1a31〜Ｓ1a00に接続されたトランスファ回路が
導通状態となり、入力端子Ｓ1b31〜Ｓ1b00に接続された
トランスファ回路が開放状態となる。この結果、出力端
子Ｓ1c31〜Ｓ1c00には、入力端子Ｓ1a31〜Ｓ1a00の各デ
ータが出力される。一方、入力端子Ｆ１の値が「０」の
ときには、入力端子Ｓ1a31〜Ｓ1a00に接続されたトラン
スファ回路が開放状態となり、入力端子Ｓ1b31〜Ｓ1b00
に接続されたトランスファ回路が導通となる。この結
果、出力端子Ｓ1c31〜Ｓ1c00には、入力端子Ｓ1b31〜Ｓ
1b00のデータが出力されることになる。
【００１９】続いて、図７は、スイッチ回路２の詳細構
成図である。入力端子Ｓ2a31〜Ｓ2a00にはスイッチ回路
１の出力信号、入力端子Ｓ2b5〜Ｓ2b0にはＰＲＯＭ２に
記憶された訂正データが入力され、入力端子Ｓ２Ｆには
ＦＬＥＴＭのビットＦ0の値がそれぞれ入力される。入
力端子Ｓ２Ｆに入力された信号は、入力端子Ｓ2a05〜Ｓ
2a00に接続されているトランスファ回路のゲートに入力
され、入力端子Ｓ2b5〜Ｓ2b0に接続されているトランス
ファ回路のゲートにもＮＯＴ回路を経由して入力される
ようになっている。入力端子Ｓ2a31〜Ｓ2a06は出力端子
Ｓ2c31〜Ｓ2c06に直接出力される。
成図である。入力端子Ｓ2a31〜Ｓ2a00にはスイッチ回路
１の出力信号、入力端子Ｓ2b5〜Ｓ2b0にはＰＲＯＭ２に
記憶された訂正データが入力され、入力端子Ｓ２Ｆには
ＦＬＥＴＭのビットＦ0の値がそれぞれ入力される。入
力端子Ｓ２Ｆに入力された信号は、入力端子Ｓ2a05〜Ｓ
2a00に接続されているトランスファ回路のゲートに入力
され、入力端子Ｓ2b5〜Ｓ2b0に接続されているトランス
ファ回路のゲートにもＮＯＴ回路を経由して入力される
ようになっている。入力端子Ｓ2a31〜Ｓ2a06は出力端子
Ｓ2c31〜Ｓ2c06に直接出力される。
【００２０】入力端子Ｓ２Ｆの信号が「１」のときは、
入力端子Ｓ2a05〜Ｓ2a00に接続されたトランスファ回路
が導通状態となり、入力端子Ｓ2b5〜Ｓ2b0に接続された
トランスファ回路が開放状態となる。この結果、出力端
子Ｓ2c31〜Ｓ2c00には入力端子Ｓ2a31〜Ｓ2a00に入力さ
れたデータが出力される。一方、入力端子Ｓ２Ｆの信号
が「０」のときには、入力端子Ｓ2a05〜Ｓ2a00に接続さ
れたトランスファ回路が開放状態となり、入力端子Ｓ2b
5〜Ｓ2b0に接続されたトランスファ回路が導通となる。
この結果、出力端子Ｓ2c05〜Ｓ2c00には、入力端子Ｓ2b
5〜Ｓ2b0のデータが出力され、出力端子Ｓ2c31〜Ｓ2c06
には入力端子Ｓ2a31〜Ｓ2a06に入力されたデータがその
まま出力される。
入力端子Ｓ2a05〜Ｓ2a00に接続されたトランスファ回路
が導通状態となり、入力端子Ｓ2b5〜Ｓ2b0に接続された
トランスファ回路が開放状態となる。この結果、出力端
子Ｓ2c31〜Ｓ2c00には入力端子Ｓ2a31〜Ｓ2a00に入力さ
れたデータが出力される。一方、入力端子Ｓ２Ｆの信号
が「０」のときには、入力端子Ｓ2a05〜Ｓ2a00に接続さ
れたトランスファ回路が開放状態となり、入力端子Ｓ2b
5〜Ｓ2b0に接続されたトランスファ回路が導通となる。
この結果、出力端子Ｓ2c05〜Ｓ2c00には、入力端子Ｓ2b
5〜Ｓ2b0のデータが出力され、出力端子Ｓ2c31〜Ｓ2c06
には入力端子Ｓ2a31〜Ｓ2a06に入力されたデータがその
まま出力される。
【００２１】したがって、このような誤り訂正機能内蔵
ＰＲＯＭにおいては、通常読み出すときはＦ1＝１、Ｆ0
＝１とし、スイッチ回路１の入力端子Ｓ1a31〜Ｓ1a00に
入力された訂正回路の出力が、スイッチ回路２の出力端
子Ｓ2c31〜Ｓ2c00から読み出される。ＰＲＯＭ１に記憶
したデータに誤りが存在するかどうかを確認する場合に
は、Ｆ１＝０、Ｆ０＝１とし、スイッチ回路１の入力端
子Ｓ1b31〜Ｓ1b00に入力されたＰＲＯＭ１に記憶された
データが、スイッチ回路２の出力端子Ｓ2c31〜Ｓ2c00か
ら読み出される。
ＰＲＯＭにおいては、通常読み出すときはＦ1＝１、Ｆ0
＝１とし、スイッチ回路１の入力端子Ｓ1a31〜Ｓ1a00に
入力された訂正回路の出力が、スイッチ回路２の出力端
子Ｓ2c31〜Ｓ2c00から読み出される。ＰＲＯＭ１に記憶
したデータに誤りが存在するかどうかを確認する場合に
は、Ｆ１＝０、Ｆ０＝１とし、スイッチ回路１の入力端
子Ｓ1b31〜Ｓ1b00に入力されたＰＲＯＭ１に記憶された
データが、スイッチ回路２の出力端子Ｓ2c31〜Ｓ2c00か
ら読み出される。
【００２２】また、ＰＲＯＭ２に記憶した訂正コードに
誤りが存在するか否かを確認する場合には、Ｆ１＝０、
Ｆ０＝０あるいはＦ１＝１、Ｆ０＝０とし、スイッチ回
路２の入力端子Ｓ2b5〜Ｓ2b0に入力されたＰＲＯＭ２に
記憶された訂正コードがスイッチ回路２の出力端子Ｓ2c
05〜Ｓ2c00から読み出される。
誤りが存在するか否かを確認する場合には、Ｆ１＝０、
Ｆ０＝０あるいはＦ１＝１、Ｆ０＝０とし、スイッチ回
路２の入力端子Ｓ2b5〜Ｓ2b0に入力されたＰＲＯＭ２に
記憶された訂正コードがスイッチ回路２の出力端子Ｓ2c
05〜Ｓ2c00から読み出される。
【００２３】
【発明が解決しようとする課題】ところで、上記従来技
術では、図５に示したようにＰＲＯＭ１に記憶されたデ
ータ及びＰＲＯＭ２に記憶された訂正コードの不良を確
認するため、訂正回路を経由しないデータあるいは訂正
コードを読み出すためのスイッチ１やスイッチ２及び各
種配線が必要となる。このため、回路の大幅な追加及び
読み出すデータの径路に余分な回路が挿入されるため、
特性の低下を来すという問題点がある。
術では、図５に示したようにＰＲＯＭ１に記憶されたデ
ータ及びＰＲＯＭ２に記憶された訂正コードの不良を確
認するため、訂正回路を経由しないデータあるいは訂正
コードを読み出すためのスイッチ１やスイッチ２及び各
種配線が必要となる。このため、回路の大幅な追加及び
読み出すデータの径路に余分な回路が挿入されるため、
特性の低下を来すという問題点がある。
【００２４】本発明は、上述する問題点に鑑みてなされ
たもので、以下の点を目的とするものである。 特性・性能の向上。 小型軽量化の実現。 高速化の実現。 低消費電力化の実現。 回路・装置構成の簡易化の実現。 信頼性の向上。 保守性の向上。
たもので、以下の点を目的とするものである。 特性・性能の向上。 小型軽量化の実現。 高速化の実現。 低消費電力化の実現。 回路・装置構成の簡易化の実現。 信頼性の向上。 保守性の向上。
【００２５】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、誤り訂正機能内蔵ＰＲＯＭに係わる第
１の手段として、複数ビットからなるデータを記憶する
第１のＰＲＯＭと、前記データの１ビット不良を訂正す
るための訂正コードを記憶する第２のＰＲＯＭと、第１
及び第２のＰＲＯＭから読み出されたデータをの誤りを
検出してシンドロームを出力するシンドローム生成回路
と、該シンドローム生成回路の出力を入力とし、誤った
ビットを特定して該ビットの信号を反転させる反転制御
回路とを備えた誤り訂正機能内蔵ＰＲＯＭにおいて、シ
ンドロームのいずれかの誤りを検出して外部に出力する
誤り統合回路を具備する手段を採用する。また、誤り訂
正機能内蔵ＰＲＯＭに係わる第２の手段として、上記第
１の手段において、誤り統合回路の出力を保持する誤り
保持回路を備えるという手段を採用する。一方、マイク
ロコンピュータに係わる手段として、上記第２の手段に
係わる誤り訂正機能内蔵ＰＲＯＭをマイクロコンピュー
タに内蔵し、上記誤り保持回路の出力を読み出取るとい
う手段を採用する。
に、本発明では、誤り訂正機能内蔵ＰＲＯＭに係わる第
１の手段として、複数ビットからなるデータを記憶する
第１のＰＲＯＭと、前記データの１ビット不良を訂正す
るための訂正コードを記憶する第２のＰＲＯＭと、第１
及び第２のＰＲＯＭから読み出されたデータをの誤りを
検出してシンドロームを出力するシンドローム生成回路
と、該シンドローム生成回路の出力を入力とし、誤った
ビットを特定して該ビットの信号を反転させる反転制御
回路とを備えた誤り訂正機能内蔵ＰＲＯＭにおいて、シ
ンドロームのいずれかの誤りを検出して外部に出力する
誤り統合回路を具備する手段を採用する。また、誤り訂
正機能内蔵ＰＲＯＭに係わる第２の手段として、上記第
１の手段において、誤り統合回路の出力を保持する誤り
保持回路を備えるという手段を採用する。一方、マイク
ロコンピュータに係わる手段として、上記第２の手段に
係わる誤り訂正機能内蔵ＰＲＯＭをマイクロコンピュー
タに内蔵し、上記誤り保持回路の出力を読み出取るとい
う手段を採用する。
【００２６】
【発明の実施の形態】以下、図面を参照して、本発明に
係わる誤り訂正機能内蔵ＰＲＯＭ及びこれを内蔵したマ
イクロコンピュータの一実施形態について説明する。な
お、以下の説明において、既に説明した構成要素につい
ては同一符号を付して、その説明を省略する。
係わる誤り訂正機能内蔵ＰＲＯＭ及びこれを内蔵したマ
イクロコンピュータの一実施形態について説明する。な
お、以下の説明において、既に説明した構成要素につい
ては同一符号を付して、その説明を省略する。
【００２７】図１は、本実施形態の構成を示す構成図で
ある。この図に示すように、本実施形態は、従来構成と
して示した図３の構成において、シンドローム生成回路
１から出力されるシンドロームＸ5〜Ｘ0を誤り統合回路
３を介して反転制御回路２に入力するようにすると共
に、誤り統合回路３の出力信号を誤り保持回路４を介し
て外部に出力するものである。上記誤り統合回路３はシ
ンドロームＸ5〜Ｘ0の論理和を取るように構成され、誤
り保持回路４はセットリセット端子付きＤタイプ・フリ
ップフロップによって構成される。
ある。この図に示すように、本実施形態は、従来構成と
して示した図３の構成において、シンドローム生成回路
１から出力されるシンドロームＸ5〜Ｘ0を誤り統合回路
３を介して反転制御回路２に入力するようにすると共
に、誤り統合回路３の出力信号を誤り保持回路４を介し
て外部に出力するものである。上記誤り統合回路３はシ
ンドロームＸ5〜Ｘ0の論理和を取るように構成され、誤
り保持回路４はセットリセット端子付きＤタイプ・フリ
ップフロップによって構成される。
【００２８】この図において、ＰＲＯＭ１には３２ビッ
トのデータが書き込まれ、ＰＲＯＭ２には６ビットの訂
正コードが書き込まれるようになっている。読み出し時
に、ＰＲＯＭ１に記憶されたデータはシンドローム生成
回路１に出力され、シンドロームＸ5〜Ｘ0に対応する誤
りの情報を出力する。反転制御回路２は、前記シンドロ
ームＸ5〜Ｘ0を入力して、もし１ビットの誤りがあれば
対応するビットの値を補正する。同時に、誤り統合回路
３には、６入力の論理和回路にシンドロームＸ5〜Ｘ0が
入力される。誤り統合回路３の出力信号は、誤り保持回
路４のＤ入力端子に入力される。誤り保持回路４の出力
信号は、当該ＰＲＯＭの外部端子に出力される。
トのデータが書き込まれ、ＰＲＯＭ２には６ビットの訂
正コードが書き込まれるようになっている。読み出し時
に、ＰＲＯＭ１に記憶されたデータはシンドローム生成
回路１に出力され、シンドロームＸ5〜Ｘ0に対応する誤
りの情報を出力する。反転制御回路２は、前記シンドロ
ームＸ5〜Ｘ0を入力して、もし１ビットの誤りがあれば
対応するビットの値を補正する。同時に、誤り統合回路
３には、６入力の論理和回路にシンドロームＸ5〜Ｘ0が
入力される。誤り統合回路３の出力信号は、誤り保持回
路４のＤ入力端子に入力される。誤り保持回路４の出力
信号は、当該ＰＲＯＭの外部端子に出力される。
【００２９】次に、上記構成の誤り訂正機能内蔵ＰＲＯ
Ｍの動作について説明する。まず、誤り保持回路４は、
リセット信号を当該誤り訂正機能内蔵ＰＲＯＭのリセッ
ト端子に入力することにより「０」に初期化される。そ
して、誤り保持回路４は、読み出し動作時に読み出しサ
イクルに同期したクロック信号により、１読み出しサイ
クル毎に誤り統合回路３の出力を読み込む。
Ｍの動作について説明する。まず、誤り保持回路４は、
リセット信号を当該誤り訂正機能内蔵ＰＲＯＭのリセッ
ト端子に入力することにより「０」に初期化される。そ
して、誤り保持回路４は、読み出し動作時に読み出しサ
イクルに同期したクロック信号により、１読み出しサイ
クル毎に誤り統合回路３の出力を読み込む。
【００３０】ここで、もしＰＲＯＭ１から読み出された
データに１ビットの不良が無ければ、誤り保持回路４の
出力は、「０」のまま保持される。読み出し動作時に１
度でもビット不良が検出されれば、誤り保持回路４の出
力は「１」となる。この結果、誤り保持回路４のセット
端子に「１」が入力され、以降、該出力は「１」に保持
されたままとなる。
データに１ビットの不良が無ければ、誤り保持回路４の
出力は、「０」のまま保持される。読み出し動作時に１
度でもビット不良が検出されれば、誤り保持回路４の出
力は「１」となる。この結果、誤り保持回路４のセット
端子に「１」が入力され、以降、該出力は「１」に保持
されたままとなる。
【００３１】上記誤り訂正機能内蔵ＰＲＯＭの応用例と
して、当該誤り訂正機能内蔵ＰＲＯＭをマイクロコンピ
ュータに組み込むことが考えられる。誤り保持回路４の
出力をマイクロコンピュータによって読み込み可能と
し、かつ当該誤り訂正機能内蔵ＰＲＯＭのリセット、デ
ータの書き込み、誤り保持回路４の出力の読み込み、マ
イクロコンピュータによる結果の通知の４段階の手順を
踏むことにより、内蔵された当該誤り訂正機能内蔵ＰＲ
ＯＭの不良を検出することができる。
して、当該誤り訂正機能内蔵ＰＲＯＭをマイクロコンピ
ュータに組み込むことが考えられる。誤り保持回路４の
出力をマイクロコンピュータによって読み込み可能と
し、かつ当該誤り訂正機能内蔵ＰＲＯＭのリセット、デ
ータの書き込み、誤り保持回路４の出力の読み込み、マ
イクロコンピュータによる結果の通知の４段階の手順を
踏むことにより、内蔵された当該誤り訂正機能内蔵ＰＲ
ＯＭの不良を検出することができる。
【００３２】このような応用例の利点は、集積回路に余
分な専用端子が不要になる点である。通常、マイクロコ
ンピュータ集積回路は、端子として汎用のポートを有し
ている。そのため、当該誤り訂正機能内蔵ＰＲＯＭの不
良の結果をそれらのポートからの出力で代用することが
できるからである。また、上記応用例では、マイクロコ
ンピュータの使用中においても、定期的に誤り保持回路
４の出力をソフトウェアに基づいてサンプリングするこ
とで、当該誤り訂正機能内蔵ＰＲＯＭの不良化の兆候を
事前に検知することが可能となり、その情報を外部に出
力することが可能である。
分な専用端子が不要になる点である。通常、マイクロコ
ンピュータ集積回路は、端子として汎用のポートを有し
ている。そのため、当該誤り訂正機能内蔵ＰＲＯＭの不
良の結果をそれらのポートからの出力で代用することが
できるからである。また、上記応用例では、マイクロコ
ンピュータの使用中においても、定期的に誤り保持回路
４の出力をソフトウェアに基づいてサンプリングするこ
とで、当該誤り訂正機能内蔵ＰＲＯＭの不良化の兆候を
事前に検知することが可能となり、その情報を外部に出
力することが可能である。
【００３３】上述したように、誤り保持回路４を介して
外部端子に誤り統合回路３の出力信号を出力する構成
は、当該誤り訂正機能内蔵ＰＲＯＭをマイクロコンピュ
ータに搭載した場合に特に有効である。なお、誤り保持
回路４を介することなく、誤り統合回路３の出力信号を
外部端子に直接出力することも考えられる。
外部端子に誤り統合回路３の出力信号を出力する構成
は、当該誤り訂正機能内蔵ＰＲＯＭをマイクロコンピュ
ータに搭載した場合に特に有効である。なお、誤り保持
回路４を介することなく、誤り統合回路３の出力信号を
外部端子に直接出力することも考えられる。
【００３４】このような構成を採用することにより、デ
ータの書き込み後の最初のデータの読み出し時に、外部
端子を監視することにより、内部のＰＲＯＭの不良を検
出することができる。また、外部端子には常に当該ＰＲ
ＯＭの内部不良を検出して出力するので、事前に不良の
兆候を検知して再書き込み等の対応を取ることができ
る。
ータの書き込み後の最初のデータの読み出し時に、外部
端子を監視することにより、内部のＰＲＯＭの不良を検
出することができる。また、外部端子には常に当該ＰＲ
ＯＭの内部不良を検出して出力するので、事前に不良の
兆候を検知して再書き込み等の対応を取ることができ
る。
【００３５】
【発明の効果】以上説明したように、本発明に係わる誤
り訂正機能内蔵ＰＲＯＭ及びこれを内蔵したマイクロコ
ンピュータによれば、以下のような効果が得られる。 （１）以上説明したように、従来構成に簡単な誤り統合
回路を附加するだけで、ＰＲＯＭの初期不良の検出を実
現することが可能である。 （２）誤り保持回路を附加することにより、ＰＲＯＭの
初期不良を検出するためだけの余分な端子を削除するこ
とができる。 （３）使用中においてもＰＲＯＭの不良化の兆候を検出
できるという付随的効果もある。
り訂正機能内蔵ＰＲＯＭ及びこれを内蔵したマイクロコ
ンピュータによれば、以下のような効果が得られる。 （１）以上説明したように、従来構成に簡単な誤り統合
回路を附加するだけで、ＰＲＯＭの初期不良の検出を実
現することが可能である。 （２）誤り保持回路を附加することにより、ＰＲＯＭの
初期不良を検出するためだけの余分な端子を削除するこ
とができる。 （３）使用中においてもＰＲＯＭの不良化の兆候を検出
できるという付随的効果もある。
【図１】 本発明の一実施形態の構成を示す構成図であ
る。
る。
【図２】 従来のＥＣＣを用いた誤り訂正機能内蔵ＰＲ
ＯＭの機能構成の一例を示すブロック図である。
ＯＭの機能構成の一例を示すブロック図である。
【図３】 図２における訂正回路の詳細構成を示す回路
図である。
図である。
【図４】 従来のＥＣＣを用いた誤り訂正機能内蔵ＰＲ
ＯＭの機能構成の他の例を示すブロック図である。
ＯＭの機能構成の他の例を示すブロック図である。
【図５】 図４における訂正回路周辺の詳細構成を示す
構成図である。
構成図である。
【図６】 図４あるいは図５におけるのスイッチ回路１
の詳細構成を示す回路図である。
の詳細構成を示す回路図である。
【図７】 図４あるいは図５におけるのスイッチ回路２
の詳細構成を示す回路図である。
の詳細構成を示す回路図である。
１……シンドローム生成回路 ２……反転制御回路 ３……誤り統合回路 ４……誤り保持回路 Ｄ31〜Ｄ00……入力端子 Ｓ5〜Ｓ0……入力端子 Ｓ1a31〜Ｓ1a00……入力端子 Ｓ1b31〜Ｓ1b00……入力端子 Ｓ１Ｆ……入力端子 Ｓ２Ｆ……入力端子 Ｏ00〜Ｏ31……出力端子 Ｓ1c31〜Ｓ1c00……出力端子 Ｘ0〜Ｘ5……シンドローム Ｙ31〜Ｙ00……反転信号
Claims (3)
- 【請求項１】 複数ビットからなるデータを記憶する第
１のＰＲＯＭと、前記データの１ビット不良を訂正する
ための訂正コードを記憶する第２のＰＲＯＭと、第１及
び第２のＰＲＯＭから読み出されたデータをの誤りを検
出してシンドロームを出力するシンドローム生成回路
と、該シンドローム生成回路の出力を入力とし、誤った
ビットを特定して該ビットの信号を反転させる反転制御
回路とを備えた誤り訂正機能内蔵ＰＲＯＭにおいて、 シンドロームのいずれかの誤りを検出して外部に出力す
る誤り統合回路を具備することを特徴とする誤り訂正機
能内蔵ＰＲＯＭ。 - 【請求項２】 誤り統合回路の出力を保持する誤り保持
回路を備えることを特徴とする請求項１記載の誤り訂正
機能内蔵ＰＲＯＭ。 - 【請求項３】 前記誤り保持回路の出力を読み出取るこ
とを特徴とする誤り訂正機能内蔵ＰＲＯＭを内蔵したマ
イクロコンピュータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9345476A JPH11175410A (ja) | 1997-12-15 | 1997-12-15 | 誤り訂正機能内蔵ｐｒｏｍ及びこれを内蔵したマイクロコンピュータ |
| CN98123349A CN1220469A (zh) | 1997-12-15 | 1998-12-14 | 具有芯片错误恢复电路的可编程只读存储器 |
| KR1019980055194A KR19990063083A (ko) | 1997-12-15 | 1998-12-15 | 오류회복회로를 내장한 프로그래머블 rom |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9345476A JPH11175410A (ja) | 1997-12-15 | 1997-12-15 | 誤り訂正機能内蔵ｐｒｏｍ及びこれを内蔵したマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11175410A true JPH11175410A (ja) | 1999-07-02 |
Family
ID=18376857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9345476A Pending JPH11175410A (ja) | 1997-12-15 | 1997-12-15 | 誤り訂正機能内蔵ｐｒｏｍ及びこれを内蔵したマイクロコンピュータ |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH11175410A (ja) |
| KR (1) | KR19990063083A (ja) |
| CN (1) | CN1220469A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11841763B2 (en) | 2021-06-17 | 2023-12-12 | Samsung Electronics Co., Ltd. | Semiconductor memory devices with ECC engine defect determination based on test syndrome, test parity, expected decoding status and received decoding status |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7234099B2 (en) * | 2003-04-14 | 2007-06-19 | International Business Machines Corporation | High reliability memory module with a fault tolerant address and command bus |
| US7734985B2 (en) * | 2006-02-27 | 2010-06-08 | Intel Corporation | Systems, methods, and apparatuses for using the same memory type to support an error check mode and a non-error check mode |
| CN101373641B (zh) * | 2007-08-24 | 2011-06-29 | 旺宏电子股份有限公司 | 存储器及其1位读取错误检测方法 |
| CN102332295B (zh) * | 2011-07-15 | 2013-06-26 | 北京兆易创新科技股份有限公司 | 存储器电路及应用所述存储器电路读取数据的方法 |
| CN102332288B (zh) * | 2011-07-15 | 2014-01-15 | 北京兆易创新科技股份有限公司 | 存储器电路及应用所述存储器电路读取数据的方法 |
| CN102567134B (zh) * | 2012-01-06 | 2015-01-07 | 威盛电子股份有限公司 | 存储器模块的错误检查与校正系统以及方法 |
-
1997
- 1997-12-15 JP JP9345476A patent/JPH11175410A/ja active Pending
-
1998
- 1998-12-14 CN CN98123349A patent/CN1220469A/zh active Pending
- 1998-12-15 KR KR1019980055194A patent/KR19990063083A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11841763B2 (en) | 2021-06-17 | 2023-12-12 | Samsung Electronics Co., Ltd. | Semiconductor memory devices with ECC engine defect determination based on test syndrome, test parity, expected decoding status and received decoding status |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1220469A (zh) | 1999-06-23 |
| KR19990063083A (ko) | 1999-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021001 |