KR19990063083A - 오류회복회로를 내장한 프로그래머블 rom - Google Patents

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Abstract

오류회복회로를 내장한 PROM(programmable read-only-memory)이 개시된다. 제 1 PROM은 다수의 비트로 구성된 데이터를 기억하기 위해 제공된다. 제 2 PROM은, 상기 데이터에 의거하여 발생되고 상기 데이터의 1 비트 오류를 정정하기 위해 사용되는 오류정줅드를 기억하기 위해 제공된다. 신드롬 발생기 (syndrome generator)는 제 1 및 제 2 PROM의 출력을 수신하기 위해 결합되어, 1 비트 오류의 검사 및 정정시 사용하기 위한 패턴을 나타내는 ECC (오류정줅드) 신드롬을 발생한다. 제어기는 제 1 PROM의 출력 및 ECC 신드롬을 수신하기 위해 결합된다. 이 제어기는, ECC 신드롬의 패턴을 검사하여 1 비트 오류를 발견하는 경우에 제 1 PROM으로부터 검색된 데이터의 1 비트를 반전하도록 구성된다. 또한, 오류검출기 (즉, OR 게이트)는 상기 데이터와 ECC 신드롬 중에서 비트오류를 검출하도록 ECC 신드롬을 수신하기 위해 결합된다.

Description

오류회복회로를 내장한 프로그래머블 ＲＯＭ
본 발명은 오류검사 및 정정회로를 내장한 PROM에 관한 것으로, 구체적으로, 현저하게 간단한 회로구성으로 초기 오류 테스트가 실시될 수 있는 PROM에 관한 것이다.
PROM으로부터의 데이터를 정확하게 검색하기 위하여, PROM으로부터 데이터를 판독할 때 데이터를 검사하고 정정하는 내장의 오류회복회로를 제공하는 것이 종래기술에 알려져 있다. 상기 개시에서, 일반적으로 말하는 PROM은 EEPROM (전기적 소거형 PROM), 자외선 소거형 PROM, 플래시-PROM 등을 포함한다.
본 발명으로 돌아오기 전에, 도 1-3 을 참조하면서 이와 관련된 기술을 설명하는 것이 바람직하다고 생각된다.
도 1 을 참조하면, 오류검사 및 정정회로를 내장한 PROM이 블록도 형태로 도시되어 있다. PROM은 기능적으로 PROM1 및 PROM2로 표시된 두 부분으로 분류되는데, 이것은 각각 상기대로 데이터와 오류정줅드를 기억한다. 기억될 데이터는 PROM1에 직접 적용되고 어드레스 신호 (10)에 따라 그 안에 기억된다. 또한, 상기 데이터는 어드레스 신호 (10)에 따라 PROM2에 기억되는 ECC를 출력하는 ECC 발생기 (12)에 적용된다.
PROM1에 기억된 데이터가 검색될 때, 어드레스 신호 (10)를 수반하는 데이터 판독명령 (도시되지 않음)은 PROM1 및 2에 적용된다. 그러므로, 데이터와 이에 대응하는 ECC는 PROM1 및 2로부터 판독되어, (오류가 있다면) 오류를 검사하고 정정하는 오류정정회로 (14)에 보내진 후에 그곳으로부터 상기 정정된 데이터가 출력된다.
도 2 를 참조하면, 본 발명과 직접 관계된 오류정정회로 (14)의 구성이 도시되어 있다. PROM1으로 입력되고 또한 PROM1으로부터 판독되는 데이터는 32 비트의 비트길이를 갖는 것으로 가정한다. 도시된대로, 오류정정회로 (14)는 일반적으로 ECC 신드롬 발생기 (16)와 비트 논리 반전 제어기 (18)를 포함한다. ECC 신드롬 발생기 (16)에는, 입력단자 (D31-D00)를 통해 PROM1으로부터 32 비트 데이터가 제공되고 입력단자 (S5-S0)를 통해 PROM2로부터 6비트 ECC 워드가 제공되고 그 후에 ECC 신드롬 (X0-X5)을 출력한다. 구체적으로, 도 2 에는 명확히 도시되어 있지 않아도, 배타적 OR 게이트 (E0)에는, 입력단자 (D31, D29, D28, D27, D26, D25, D21, D20, D19, D15, D14, D12, D09, D05, D00, S0)에 각각 결합된 16개의 입력단자가 제공된다. 배타적 OR 게이트 (E0)는 ECC 신드롬 (X0)을 출력한다. 마찬가지로, 다른 배타적 OR 게이트 (E1-E5)의 각각은 16개의 단자 (D31-D00과 S5-S0 중에서)에 결합된 16개의 입력단자를 갖고 ECC 신드롬 (X1,..., 또는 X5)을 발생한다. 상기에서, ECC 발생기 (12)는 ECC 신드롬 발생기 (16)와 실질적으로 동일한 방식으로 구성된다.
단자 (S0)에서 나타나는 비트는, 배타적 OR 게이트 (E0)에 결합된 16개의 입력단자에서 나타나는 비트에 대한 패러티 비트이다. 이것은 단자 (S1-S5)에서 나타나는 다른 비트에 각각 적용가능하다. 이것은 도 1 및 2 에 도시된 오류검사 및 정정 시스템 (또는 회로)이 1 비트 오류를 정정할 수 있다는 의미이다.
배타적 OR 게이트 (E0-E5)의 각각에 적용된 모든 비트에 오류가 없다면, ECC 신드롬 (X0-X5)의 각각은 논리레벨 0을 취한다. 이와 반대로, 각 배타적 OR 게이트 (E0-E5)에 적용된 비트 중 하나에 오류가 있으면, 대응하는 ECC 신드롬 (X0,..., 또는 X5)은 논리레벨 1을 취한다. 더 구체적으로, 예를 들어, 단자 (D00)에 적용된 비트만 오류가 있다면, 신드롬 (X0와 X1) 만이 논리레벨 1을 취한다.
상기와 같이, 도 1 및 2 의 오류회복회로는 단일 비트 오류를 정정할 수 있다. 그러므로, 38가지 (=32 (D31-D00) + 6 (S5-S0))의 다른 오류타입이 있다. 한편, ECC 신드롬 (X0-X5)(= 6비트)은 64가지 (=26)의 패턴을 나타낼 수 있고, 따라서, 상기 38가지의 다른 타입을 커버하기에 충분하다.
비트 논리레벨 반전 제어기 (18)는, 6개의 인버터 (V0-V5), 비트 논리레벨 반전 제어신호 (Y31-Y00)를 각각 발생하는 32개의 AND 게이트 (부재번호 없음), 그리고 32개의 배타적 OR 게이트 (부재번호 없음)를 포함한다. 모든 ECC 신드롬 (X0-X5)이 논리레벨 0을 취하는 경우에, 제어신호 (Y31-Y00)의 각각은 논리 0을 취하고 그리하여 오류정정회로 (14)는 입력비트 (D31-D00)가 비트레벨의 변화없이 그곳을 통과하도록 한다. 한편, ECC 신드롬 (X0-X5) 중의 하나가 논리레벨 1을 나타내고, 제어기 (18)는 ECC 신드롬 (X0-X5)의 비트패턴에 응답하여 비트오류를 정정하기 위해 신호 (Y31-Y00) 중의 하나를 0에서 1로 변화시킨다.
처음에 적절하게 동작하는 PROM은 일단 사용중이면 부적절하게 동작할 수도 있다. 이것은 이른바 소프트 오류 또는 하드 오류 중 하나일 수 있다. 소프트 오류는, 패키지로 된 메모리칩 내의 물질에 의해 방사된 알파입자에 기인한 저장된 전하의 손실이고, 하드 오류는 메모리셀이 손상되었음을 나타내는 기능부전이다. 상기와 같이, 오류정정회로 (14)는 1 비트를 초과한 오류를 정정할 수 없다. 그 결과, PROM이 처음에 손상된 메모리셀을 가질 가능성을 제거하는 것이 필수적이다. 그러나, 상기의 오류검사 및 정정회로로는, 초기 테스트 (즉, 데이터가 PROM에 기입된 직후의 데이터 오류 테스트)에서 1 비트 메모리셀 손상을 검출할 수 없는데, 그 이유는 이러한 1 비트 오류는 오류정정회로 (14)에서 정정되기 때문이다.
상기 문제점을 처리하기 위하여, 도 3 에 도시된 바와 같이 초기 테스트에서 오류정정회로 (14)를 회피하는 것을 생각해 볼 수 있다. 즉, 도 3 의 구성은 도 1 의 구성에 비해 두 개의 스위치 (30, 32)와 두 개의 바이패스 (34, 36)를 더 포함한다. 스위치 (30, 32)는, PROM1 및 PROM2에 기억된 데이터가 PROM의 테스트를 위해 처음에 검색될 때 바이패스 (34, 36)를 통해 PROM1 및 2의 출력을 직접 수신하도록 제어된다. 그러나, 도 3 에 도시된 이러한 구성은, 스위치와 바이패스의 제공이, 높은 제조비용, 복잡한 회로, 한정된 칩공간, 복잡한 스위치제어 등의 관점에서 상당히 바람직하지 않다고 하는 문제점을 안고 있다.
따라서 본 발명의 목적은, 매우 간단한 구성으로 메모리셀 결함의 초기 테스트를 실시할 수 있는 오류회복회로를 내장한 PROM을 제공하는 것이다.
요약하면, 이러한 목적은 다수의 비트를 포함하는 데이터를 기억하기 위해 제 1 PROM이 제공되는 구성에 의해 달성된다. 제 2 PROM은 상기 데이터에 의거하여 발생되고 상기 데이터의 1 비트 오류를 정정하기 위해 사용되는 오류정줅드를 기억하기 위해 제공된다. 신드롬 발생기는 제 1 및 제 2 PROM의 출력을 수신하기 위해 결합되고, 1 비트 오류의 검사 및 정정시 사용하기 위한 패턴을 나타내는 ECC 신드롬을 발생한다. 제어기는 제 1 PROM의 출력 및 ECC 신드롬을 수신하기 위해 결합된다. 제어기는, ECC 신드롬의 패턴을 검사하여 1 비트 오류가 발견되는 경우에 제 1 PROM으로부터 검색된 데이터의 1 비트를 반전하도록 구성된다. 또한, 오류검출기 (즉, OR 게이트)는 상기 데이터와 ECC 신드롬 중에서 비트 오류를 검출하도록 ECC 신드롬을 수신하기 위해 결합된다.
본 발명의 일태양은 오류회복회로를 내장한 PROM에 있는데, 이것은, 다수의 비트를 포함하는 데이터를 기억하는 제 1 PROM; 상기 데이터에 의거하여 발생되고 상기 데이터의 1 비트 오류를 정정하기 위해 사용되는 오류정줅드를 기억하는 제 2 PROM; 상기 제 1 및 제 2 PROM의 출력을 수신하기 위해 결합되고 상기 1 비트 오류의 검사 및 정정시 사용하기 위한 패턴을 나타내는 ECC 신드롬을 발행하는 신드롬 발생기; 상기 제 1 PROM의 출력 및 상기 ECC 신드롬을 수신하기 위해 결합되고 상기 ECC 신드롬의 상기 패턴을 검사하여 1 비트 오류가 발견되면 상기 제 1 PROM으로부터 검색된 데이터의 1 비트를 반전하는 제어기; 그리고 상기 데이터 및 상기 ECC 신드롬 중에서 1 비트 오류를 검출하도록 상기 ECC 신드롬을 수신하기 위해 결합된 오류검출기를 포함한다.
도 1 은 오류검사 및 정정회로를 내장한 종래의 PROM을 도시한 개략도이다.
도 2 는 도 1 에 도시된 블록의 회로구성을 상세히 도시하는 다이어그램이다.
도 3 은 도 1 의 구성에 수반하는 문제점을 극복하기 위한 종래의 기술을 도시한 개략도이다.
도 4 는 본 발명의 일실시예를 도시하는 다이어그램이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 어드레스 신호 12 : ECC 발생기
14 : 오류정정회로 16 : ECC 신드롬 발생기
18 : 비트 논리레벨 반전제어기 30, 32 : 스위치
34, 36 : 바이패스 40 : OR 게이트
42 : 신호유지회로 44 : 플립플롭
본 발명의 특색과 장점은, 같은 소자에는 같은 부재번호가 인용된 첨부도면과 함께 아래의 기술로부터 더 명확히 이해될 것이다.
본 발명의 바람직한 실시예가 도 4 를 참조하여 기술될 것이다.
상기 실시예는, 구성의 관점에서 보면, 본 실시예에는 OR 게이트 (40)와 신호유지회로 (42)가 더 제공된다는 점에서 도 1 및 2 에 도시된 종래의 구성과는 다르다. OR 게이트 (40)는 ECC 신드롬 (X0-X5)를 수신하기 위해 각각 결합된 입력단자를 갖는다. 한편, 신호유지회로 (42)는 데이터 입력이 OR 게이트 (40)에 결합된 D형 플립플롭 (44)을 포함한다.
상기와 같이, 배타적 OR 게이트 (E0-E5)의 각각에 적용된 모든 비트가 옳다면, ECC 신드롬 (X0-X5)의 각각은 논리레벨 0을 취한다. 이와 반대로, 각 배타적 OR 게이트 (E0-E5)에 적용된 비트 중 하나에 오류가 있다면, 대응하는 ECC 신드롬 (X0,..., 또는 X5)은 논리레벨 1을 취한다.
플립플롭 (44)은 적당한 클록신호에 동기하여 플립플롭 (44)의 출력을 얻는다. OR 게이트 (40)의 출력이 논리레벨 0인 상태에 있으면, 플립플롭 (44)은 논리 0을 계속 출력한다. 그러나, OR 게이트 (40)의 출력이 일단 논리 1을 취하면, 플립플롭 (44)의 출력은 적당한 외부회로나 IC 핀에 적용될 수 있는 논리레벨 1로 유지된다.
따라서, 본 발명의 특징은 PROM의 초기 테스트이다. 그러나, PROM이 실제로 사용되는 중에 플립플롭 (44)의 출력이 항상 검사되면, 단일 비트오류가 생길 때가 알려진다. 이것은, 다음의 제 2 비트 오류는 문제의 PROM이 적절하게 사용되지 않는다는 것을 의미한다는 것을 사용자에게 알릴 수 있다.
예를 통해서, 오류회복회로를 내장한 PROM은, 본 발명을 구현할 때, 마이크로컴퓨터 칩에 삽입되는 방식으로 마이크로컴퓨터와 함께 사용되는 것이 바람직하다. 특히, 이런 경우에, 플립플롭 (44)의 출력은 마이크로컴퓨터 칩의 핀을 통해 도출될 수 있고, 그러므로 이렇게 도출된 정보는 외부회로에서 효과적으로 사용될 수 있다.
상기에서, 신호유지회로 (42)를 생략하는 것은 본 발명의 범위 내에서이다. 즉, OR 게이트 (40)의 출력을 외부회로에 직접 적용하는 것이 가능하다.
상기 개시는 본 발명의 가능한 일실시예를 나타낼 뿐이고 본 발명이 의거한 개념은 여기에 한정되는 것이 아니라는 것이 이해될 것이다.
따라서 본 발명은, 매우 간단한 구성으로 메모리셀 결함의 초기 테스트를 실시할 수 있는 오류회복회로를 내장한 PROM을 제공할 수 있다.

Claims (7)

  1. 다수의 비트를 포함하는 데이터를 기억하는 제 1 PROM;
    상기 데이터에 의거하여 발생되고 상기 데이터의 1 비트 오류를 정정하기 위해 사용되는 오류정줅드를 기억하는 제 2 PROM;
    상기 제 1 및 제 2 PROM의 출력을 수신하기 위해 결합되고, 상기 1 비트 오류의 검사 및 정정시 사용하기 위한 패턴을 나타내는 ECC 신드롬을 발행하는 신드롬 발생기;
    상기 제 1 PROM의 출력과 상기 ECC 신드롬을 수신하기 위해 결합되고, 상기 ECC 신드롬의 상기 패턴을 검사하여 1 비트 오류가 발견되면 상기 제 1 PROM으로부터 검색된 데이터의 1 비트를 반전하는 제어기; 그리고
    상기 데이터 및 상기 ECC 신드롬 중에 비트 오류를 검출하도록 상기 ECC 신드롬을 수신하기 위해 결합된 오류검출기를 포함하는 것을 특징으로 하는 오류회복회로를 내장한 PROM.
  2. 제 1 항에 있어서, 상기 오류검출기는 상기 ECC 신드롬을 수신하도록 구성된 OR 게이트인 것을 특징으로 하는 오류회복회로를 내장한 PROM.
  3. 제 1 항에 있어서, 상기 오류검출기의 출력을 유지하는 회로를 더 포함하는 것을 특징으로 하는 오류회복회로를 내장한 PROM.
  4. 제 2 항에 있어서, 상기 오류검출기의 출력을 유지하는 회로를 더 포함하는 것을 특징으로 하는 오류회복회로를 내장한 PROM.
  5. 다수의 비트를 포함하는 데이터를 기억하는 제 1 PROM;
    상기 데이터에 의거하여 발생되고 상기 데이터의 1 비트 오류를 정정하기 위해 사용되는 오류정줅드를 기억하는 제 2 PROM;
    상기 제 1 및 제 2 PROM의 출력을 수신하기 위해 결합되고, 상기 1 비트 오류의 검사 및 정정시 사용하기 위한 패턴을 나타내는 ECC 신드롬을 발행하는 신드롬 발생기;
    상기 제 1 PROM의 출력과 상기 ECC 신드롬을 수신하기 위해 결합되고, 상기 ECC 신드롬의 상기 패턴을 검사하여 1 비트 오류가 발견되면 상기 제 1 PROM으로부터 검색된 데이터의 1 비트를 반전하는 제어기; 그리고
    상기 데이터 및 상기 ECC 신드롬 중에 비트 오류를 검출하도록 상기 ECC 신드롬을 수신하기 위해 결합된 OR 게이트를 포함하는 것을 특징으로 하는 오류회복회로를 내장한 PROM.
  6. 제 5 항에 있어서, 상기 OR 게이트의 출력을 유지하는 회로를 더 포함하는 것을 특징으로 하는 오류회복회로를 내장한 PROM.
  7. 다수의 비트를 포함하는 데이터를 기억하는 제 1 PROM;
    상기 데이터에 의거하여 발생되고 상기 데이터의 1 비트 오류를 정정하기 위해 사용되는 오류정줅드를 기억하는 제 2 PROM;
    상기 제 1 및 제 2 PROM의 출력을 수신하기 위해 결합되고, 상기 1 비트 오류의 검사 및 정정시 사용하기 위한 패턴을 나타내는 ECC 신드롬을 발행하는 신드롬 발생기;
    상기 제 1 PROM의 출력과 상기 ECC 신드롬을 수신하기 위해 결합되고, 상기 ECC 신드롬의 상기 패턴을 검사하여 1 비트 오류가 발견되면 상기 제 1 PROM으로부터 검색된 데이터의 1 비트를 반전하는 제어기;
    상기 데이터 및 상기 ECC 신드롬 중에 비트 오류를 검출하도록 상기 ECC 신드롬을 수신하기 위해 결합된 OR 게이트; 그리고
    상기 OR 게이트의 출력을 유지하기 위해 결합된 회로를 포함하는 것을 특징으로 하는 오류회복회로를 내장한 PROM.
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