JP2003204044A

JP2003204044A - 薄膜磁性体記憶装置

Info

Publication number: JP2003204044A
Application number: JP2002070583A
Authority: JP
Inventors: Hideto Hidaka; 秀人日高
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-10-25
Filing date: 2002-03-14
Publication date: 2003-07-18
Anticipated expiration: 2022-03-14
Also published as: DE10249869B4; US20070195589A1; US20030081450A1; US20060158929A1; DE10249869A1; US7233519B2; CN1414560A; KR20030034021A; KR100501127B1; CN1263040C; US6795335B2; JP4570313B2; TW594730B; US6970377B2; US7315468B2; US20050030829A1

Abstract

(57)【要約】【課題】電源配線からの磁気ノイズの影響を抑制し
て、安定的に動作可能な薄膜磁性体記憶装置を提供す
る。【解決手段】周辺回路５は、メモリアレイ２に隣接し
て配置されて、メモリアレイ２に対してデータ読出およ
びデータ書込を実行する。周辺回路５へ動作電圧を供給
するための、電源電圧配線ＰＬおよび接地配線ＧＬは、
電源電圧Ｖｃｃおよび接地電圧ＧＮＤをそれぞれ供給す
る。電源電圧配線ＰＬおよび接地配線ＧＬは、電源電圧
配線ＰＬを流れる電流によって生じる磁界と、接地配線
ＧＬを流れる電流によって生じる磁界とが、メモリアレ
イ２において打ち消し合うように配置される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、薄膜磁性体記憶
装置に関し、より特定的には、磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunnel Junction）を有するメモリセルを
備えたランダムアクセスメモリに関する。

【０００２】

【従来の技術】低消費電力で不揮発的なデータの記憶が
可能な記憶装置として、ＭＲＡＭ（Magnetic Random Ac
cess Memory）デバイスが注目されている。ＭＲＡＭデ
バイスは、半導体集積回路に形成された複数の薄膜磁性
体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体
の各々に対してランダムアクセスが可能な記憶装置であ
る。

【０００３】特に、近年では磁気トンネル接合を利用し
た薄膜磁性体をメモリセルとして用いることによって、
ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表
されている。磁気トンネル接合を有するメモリセルを備
えたＭＲＡＭデバイスについては、“A 10ns Read and
Write Non-Volatile Memory Array Using a MagneticTu
nnel Junction and FET Switch in each Cell", ISSCC
Digest of TechnicalPapers, TA7.2, Feb. 2000.、“No
nvolatile RAM based on Magnetic Tunnel Junction El
ements", ISSCC Digest of Technical Papers, TA7.3,
Feb. 2000.、および“A 256kb 3.0V 1T1MTJ Nonvolatil
e Magnetoresistive RAM", ISSCC Digest of Technical
Papers, TA7.6, Feb.2001.等の技術文献に開示されて
いる。

【０００４】図３９は、磁気トンネル接合部を有するメ
モリセル（以下、単に「ＭＴＪメモリセル」とも称す
る）の構成を示す概略図である。

【０００５】図３９を参照して、ＭＴＪメモリセルは、
記憶データレベルに応じて電気抵抗が変化するトンネル
磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵
抗素子ＴＭＲを通過するセンス電流Ｉｓの経路を形成す
るためのアクセス素子ＡＴＲとを備える。アクセス素子
ＡＴＲは、代表的には電界効果型トランジスタで形成さ
れるので、以下においては、アクセス素子ＡＴＲをアク
セストランジスタＡＴＲとも称する。アクセストランジ
スタＡＴＲは、トンネル磁気抵抗素子ＴＭＲと固定電圧
（接地電圧ＧＮＤ）との間に結合される。

【０００６】ＭＴＪメモリセルに対して、データ書込を
指示するためのライトワード線ＷＷＬと、データ読出を
実行するためのリードワード線ＲＷＬと、データ読出お
よびデータ書込において、記憶データのデータレベルに
対応した電気信号を伝達するためのデータ線であるビッ
ト線ＢＬとが配置される。

【０００７】図４０は、ＭＴＪメモリセルからのデータ
読出動作を説明する概念図である。図４０を参照して、
トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化
方向を有する強磁性体層（以下、単に「固定磁化層」と
も称する）ＦＬと、外部かの印加磁界に応じた方向に磁
化される強磁性体層（以下、単に「自由磁化層」とも称
する）ＶＬと、固定磁化層ＦＬの磁化方向を固定するた
めの反強磁性体層ＡＦＬとを有する。固定磁化層ＦＬお
よび自由磁化層ＶＬの間には、絶縁体膜で形成されるト
ンネルバリア（トンネル膜）ＴＢが設けられる。自由磁
化層ＶＬは、書込まれる記憶データのレベルに応じて、
固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対
方向に磁化される。これらの固定磁化層ＦＬ、トンネル
バリアＴＢおよび自由磁化層ＶＬによって、磁気トンネ
ル接合が形成される。

【０００８】データ読出時においては、リードワード線
ＲＷＬの活性化に応じてアクセストランジスタＡＴＲが
ターンオンする。これにより、ビット線ＢＬ〜トンネル
磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接
地電圧ＧＮＤの電流経路に、センス電流Ｉｓを流すこと
ができる。

【０００９】トンネル磁気抵抗素子ＴＭＲの電気抵抗
は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの
磁化方向の相対関係に応じて変化する。具体的には、固
定磁化層ＦＬの磁化方向と、自由磁化層ＶＬの磁化方向
とが平行である場合には、両者の磁化方向が反対（反平
行）方向である場合に比べてトンネル磁気抵抗素子ＴＭ
Ｒは小さくなる。

【００１０】したがって、自由磁化層ＶＬを記憶データ
に応じた方向に磁化すれば、センス電流Ｉｓによってト
ンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、記憶デ
ータレベルに応じて異なる。したがって、たとえばビッ
ト線ＢＬを一定電圧にプリチャージした後に、トンネル
磁気抵抗素子ＴＭＲにセンス電流Ｉｓを流せば、ビット
線ＢＬの電圧を検知することによって、ＭＴＪメモリセ
ルの記憶データを読出すことができる。

【００１１】図４１は、ＭＴＪメモリセルに対するデー
タ書込動作を説明する概念図である。

【００１２】図４１を参照して、データ書込時において
は、リードワード線ＲＷＬが非活性化され、アクセスト
ランジスタＡＴＲはターンオフされる。この状態で、自
由磁化層ＶＬを書込データに応じた方向に磁化するため
のデータ書込電流が、ライトワード線ＷＷＬおよびビッ
ト線ＢＬにそれぞれ流される。自由磁化層ＶＬの磁化方
向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれ
ぞれ流れるデータ書込電流の向きの組合せによって決定
される。

【００１３】図４２は、ＭＴＪメモリセルに対するデー
タ書込時におけるデータ書込電流とトンネル磁気抵抗素
子の磁化方向との関係を説明する概念図である。

【００１４】図４２を参照して、横軸は、トンネル磁気
抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸
（ＥＡ：Easy Axis）方向に印加される磁界を示す。一
方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困
難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。
磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよ
びライトワード線ＷＷＬをそれぞれ流れる電流によって
生じる２つの磁界の一方ずつにそれぞれ対応する。

【００１５】ＭＴＪメモリセルにおいては、固定磁化層
ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容
易軸に沿っており、自由磁化層ＶＬは、記憶データのレ
ベル（“１”および“０”）に応じて、磁化容易軸方向
に沿って、固定磁化層ＦＬと平行あるいは反平行（反
対）方向に磁化される。以下、本明細書においては、自
由磁化層ＶＬの２種類の磁化方向にそれぞれ対応するト
ンネル磁気抵抗素子ＴＭＲの電気抵抗をＲ１およびＲ０
（ただし、Ｒ１＞Ｒ０）でそれぞれ示すこととする。

【００１６】ＭＴＪメモリセルは、このような自由磁化
層ＶＬの２種類の磁化方向と対応させて、１ビットのデ
ータ（“１”および“０”）を記憶することができる。

【００１７】自由磁化層ＶＬの磁化方向は、印加される
磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示され
るアステロイド特性線の外側の領域に達する場合におい
てのみ新たに書換えることができる。すなわち、印加さ
れたデータ書込磁界がアステロイド特性線の内側の領域
に相当する強度である場合には、自由磁化層ＶＬの磁化
方向は変化しない。

【００１８】アステロイド特性線に示されるように、自
由磁化層ＶＬに対して磁化困難軸方向の磁界を印加する
ことによって、磁化容易軸に沿った磁化方向を変化させ
るのに必要な磁化しきい値が下げることができる。

【００１９】図４２の例のようにデータ書込時の動作点
を設計した場合には、データ書込対象であるＭＴＪメモ
リセルにおいて、磁化容易軸方向のデータ書込磁界は、
その強度がＨ_WRとなるように設計される。すなわち、こ
のデータ書込磁界Ｈ_WRが得られるように、ビット線ＢＬ
またはライトワード線ＷＷＬを流されるデータ書込電流
の値が設計される。一般的に、データ書込磁界Ｈ_WRは、
磁化方向の切換えに必要なスイッチング磁界Ｈ_SWと、余
裕分ΔＨとの和で示される。すなわち、Ｈ_WR＝Ｈ_SW＋Δ
Ｈで示される。

【００２０】ＭＴＪメモリセルの記憶データ、すなわち
トンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるため
には、ライトワード線ＷＷＬとビット線ＢＬとの両方に
所定レベル以上のデータ書込電流を流す必要がある。こ
れにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層
ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の
向きに応じて、固定磁化層ＦＬと平行もしくは、反対
（反平行）方向に磁化される。トンネル磁気抵抗素子Ｔ
ＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリ
セルの記憶データは、新たなデータ書込が実行されるま
での間不揮発的に保持される。

【００２１】このようにトンネル磁気抵抗素子ＴＭＲ
は、印加されるデータ書込磁界によって書換可能な磁化
方向に応じてその電気抵抗が変化するので、トンネル磁
気抵抗素子ＴＭＲ中の自由磁化層ＶＬの２通りの磁化方
向と、記憶データのレベル（“１”および“０”）とそ
れぞれ対応付けることによって、不揮発的なデータ記憶
を実行することができる。

【００２２】

【発明が解決しようとする課題】このようなＭＴＪメモ
リセルを集積配置して、ＭＲＡＭデバイスを構成する場
合には、ＭＴＪメモリセルが半導体基板上に行列状に配
置される構成が一般的である。

【００２３】図４３は、行列状に集積配置されたＭＴＪ
メモリセルのアレイ構成を示す概念図である。

【００２４】図４３においては、ＭＴＪメモリセルをｎ
行×ｍ列（ｎ，ｍ：自然数）に配置するアレイ構成が示
される。既に説明したように、各ＭＴＪメモリセルに対
して、ビット線ＢＬ、ライトワード線ＷＷＬおよびリー
ドワード線ＲＷＬを配置する必要がある。

【００２５】データ書込時において、データ書込対象に
選択された選択メモリセルに対しては、対応するライト
ワード線ＷＷＬおよびビット線ＢＬに所定のデータ書込
電流がそれぞれ流れる。例えば、図４３において、斜線
で示したＭＴＪメモリセルがデータ書込対象に選択され
た場合には、ライトワード線ＷＷＬ６に行方向のデータ
書込電流Ｉｐが流され、ビット線ＢＬ２に列方向のデー
タ書込電流Ｉｗが流される。したがって、選択メモリセ
ルにおいては、磁化容易軸方向のデータ書込磁界Ｈ（Ｅ
Ａ）および磁化困難軸方向のデータ書込磁界Ｈ（ＨＡ）
の両方が、図４２に示したスイッチング磁界Ｈ_SWを超え
て印加されるので、書込データのレベルに応じた方向に
自由磁化層ＶＬを磁化することができる。

【００２６】一方、非選択メモリセルのうちの、選択メ
モリセルと同一のメモリセル行またはメモリセル列に属
するメモリセル群、図４３の例においては、ライトワー
ド線ＷＷＬ６に対応する非選択メモリセルおよび、ビッ
ト線ＢＬ２に対応する非選択メモリセルに対しては、磁
化容易軸方向のデータ書込磁界Ｈ（ＥＡ）あるいは磁化
困難軸方向のデータ書込磁界Ｈ（ＨＡ）のいずれか一方
のみがスイッチング磁界Ｈ_SWを超えて印加される。これ
らのメモリセル群においては、自由磁化層ＶＬにおける
磁化方向の更新、すなわちデータ書込は理論的には実行
されない。

【００２７】しかしながら、これらの一方の方向のみの
データ書込磁界がスイッチング磁界Ｈ_SWを超えて印加さ
れている非選択のメモリセル群において、もう一方の方
向に沿った磁気ノイズがさらに印加された場合には、誤
ってデータ書込が実行されるおそれがある。

【００２８】このような、磁気ノイズの代表例として
は、メモリアレイに対してデータ読出およびデータ書込
を実行するための周辺回路に対して動作電圧を供給する
ための電源電圧配線および接地配線を流れる電流によっ
て生じる磁界が挙げられる。電源電圧配線および接地配
線を流れる電流は、周辺回路の動作時にピーク的に生じ
る傾向にあるので、これらの配線からの磁気ノイズはあ
る程度の強度を有している。

【００２９】特に、高集積化の目的で、これらの電源配
線を、メモリアレイに近接して、すなわちトンネル磁気
抵抗素子ＴＭＲの近傍に配置する場合には、電源配線か
らの磁気ノイズによる動作マージンの低下およびデータ
誤書込に対する対策を講じる必要がある。

【００３０】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、周辺
回路等に対応して設けられた電源配線、より詳しくは電
源電圧配線および接地配線からの磁気ノイズの影響を抑
制して、安定的に動作する薄膜磁性体記憶装置を提供す
ることである。

【００３１】

【課題を解決するための手段】この発明に従う薄膜磁性
体記憶装置は、各々が磁気的なデータ記憶を実行する複
数のメモリセルが配置されたメモリアレイを備える。複
数のメモリセルの各々は、所定磁界の印加に応答して書
換可能な磁化方向に応じて、電気抵抗が変化する磁気記
憶部を有する。薄膜磁性体記憶装置は、さらに、メモリ
アレイに隣接した領域に配置され、メモリアレイに対し
てデータ読出およびデータ書込を実行するための周辺回
路と、周辺回路に動作電圧を供給するための第１および
第２の電源配線とを備える。第１および第２の電源配線
は、第１の電源配線を流れる電流によって生じる磁界
と、第２の電源配線を流れる電流によって生じる磁界と
が、メモリアレイにおいて互いに打ち消し合うように配
置される。

【００３２】好ましくは、第１の電源配線は、電源電圧
を供給する電源電圧配線であり、第２の電源配線は、接
地電圧を供給する接地配線である。

【００３３】また好ましくは、第１および第２の電源配
線は、磁気記憶部よりも上層側および下層側のいずれか
一方側において同一方向に沿って配置される。動作時に
おいて、第１および第２の電源配線をそれぞれ流れる電
流は、反対方向である。

【００３４】好ましくは、第１および第２の電源配線
は、メモリアレイの上部領域および下部領域の少なくと
も一方を通過するように配置される。

【００３５】さらに好ましくは、第１および第２の電源
配線は、異なる配線層にそれぞれ設けられた第１および
第２の金属配線によって、上下に重なり合うように形成
される。

【００３６】あるいは、好ましくは、第１および第２の
電源配線は、同一方向に沿って複数本ずつ設けられる。
動作時において、複数本のうちの１本の第１の電源配線
を流れる電流の方向と、他の１本の第１の電源配線を流
れる電流の方向とは反対方向であり、かつ、複数本のう
ちの１本の第２の電源配線を流れる電流の方向と、他の
１本の第２の電源配線を流れる電流の方向とは反対方向
である。

【００３７】さらに好ましくは、１本の第１の電源配線
および他の１本の第１の電源配線は、磁気記憶部よりも
上層側および下層側のいずれか一方側に形成された配線
層を用いて、互いに近接させて配置される。

【００３８】また、さらに好ましくは、１本の第２の電
源配線および他の１本の第２の電源配線は、磁気記憶部
よりも上層側および下層側のいずれか一方側に形成され
た配線層を用いて、互いに近接させて配置される。

【００３９】あるいは、さらに好ましくは、１本の第１
の電源配線は、第１および第２の電源配線のうちの動作
時に流れる電流の方向が同一である他の１本と対を成す
ように配置される。対を成す２本の電源配線は、磁気記
憶部を挟んで上下方向に対称に配置される。

【００４０】特に、１本の第１の電源配線は、磁気記憶
部よりも上層側および下層側のいずれか一方側におい
て、第１および第２の電源配線のうちの動作時に流れる
電流の方向が反対である他の１本と近接して配置され
る。

【００４１】この発明の他の構成に従う薄膜磁性体記憶
装置は、各々が磁気的なデータ記憶を実行する複数のメ
モリセルが配置されたメモリアレイを備える。複数のメ
モリセルの各々は、所定磁界の印加に応答して書換可能
な磁化方向に応じて、電気抵抗が変化する磁気記憶部を
有する。薄膜磁性体記憶装置は、さらに、メモリアレイ
に隣接した領域に配置され、メモリアレイに対してデー
タ読出およびデータ書込を実行するための周辺回路と、
周辺回路に動作電圧を供給するための第１および第２の
電源配線とを備える。第１および第２の電源配線は、第
１および第２の電源配線を流れる電流によってそれぞれ
生じる磁界が、メモリアレイにおいて磁気記憶部の磁化
容易軸方向に沿った方向に作用するように配置される。

【００４２】好ましくは、第１および第２の電源配線
は、第１の電源配線を流れる電流によって生じる磁界
と、第２の電源配線を流れる電流によって生じる磁界と
が、メモリアレイにおいて互いに打ち消し合うように配
置される。

【００４３】また好ましくは、複数のメモリセルは行列
状に配置され、薄膜磁性体記憶装置は、メモリセル行お
よびメモリセル列の一方にそれぞれ対応して設けられ、
各々が、選択メモリセルに対して磁化容易軸方向に沿っ
た磁界を主に印加するために、選択的にデータ書込電流
の供給を受ける複数の第１の書込配線と、メモリセル行
およびメモリセル列の他方にそれぞれ対応して設けら
れ、各々が、選択メモリセルに対して磁化困難軸方向に
沿った磁界を主に印加するために、選択的にデータ書込
電流の供給を受ける複数の第２の書込配線とを備える。
複数の第１の書込配線の配線ピッチは、複数の第２の書
込配線の配線ピッチよりも大きい。

【００４４】この発明のさらに他の構成に従う薄膜磁性
体記憶装置は、各々が磁気的なデータ記憶を実行する複
数のメモリセルが配置されたメモリアレイを備える。複
数のメモリセルの各々は、所定磁界の印加に応答して書
換可能な磁化方向に応じて、電気抵抗が変化する磁気記
憶部を有する。薄膜磁性体記憶装置は、さらに、メモリ
アレイに隣接した領域に配置され、メモリアレイに対し
てデータ読出およびデータ書込を実行するための周辺回
路と、周辺回路に動作電圧を供給するための第１および
第２の電源配線とを備える。第１および第２の電源配線
の各々は、最も近接したメモリセルの磁気記憶部におい
て、電源配線を流れるピーク電流によって生じるピーク
磁界の強度が、メモリセルの磁化特性を考慮して決定さ
れる所定強度よりも小さくなるように、最も近接したメ
モリセルの磁気記憶部から所定距離以上離して配置され
る。

【００４５】さらに好ましくは、薄膜磁性体記憶装置
は、データ書込時において、所定磁界を生成するための
データ書込電流を流すために設けられる書込データ線を
さらに備える。データ書込時において、データ書込電流
によって生じる磁界の強度は、磁気記憶部の磁化方向を
書換えるために必要な第１の磁界強度と、マージン分に
相当する第２の磁界強度との和で示される。所定強度が
第２の磁界強度よりも小さくなるように、所定距離は設
計される。

【００４６】この発明のさらに別の構成に従う薄膜磁性
体記憶装置は、各々が磁気的なデータ記憶を実行する複
数のメモリセルが配置されたメモリアレイを備える。複
数のメモリセルの各々は、印加される磁界に応答して書
換えられる磁化方向に応じて、電気抵抗値が変化する磁
気記憶部を有する。薄膜磁性体記憶装置は、さらに、メ
モリアレイに隣接した領域に配置され、メモリアレイに
対してデータ読出およびデータ書込を実行するための周
辺回路と、周辺回路に対してメモリアレイを挟んで第１
の方向に沿った反対側の領域に配置され、周辺回路の動
作電源電圧の供給を受ける電源ノードと、第１の方向に
沿って電源ノードと周辺回路との間に設けられ、動作電
源電圧を伝達するための電源配線と、電源ノードとメモ
リアレイとの間の領域および周辺回路とメモリアレイと
の間の領域の少なくとも一方において、電源配線と接地
電圧との間に設けられるデカップル容量とを備える。

【００４７】この発明のさらに別の１つの構成に従う薄
膜磁性体記憶装置は、各々が磁気的なデータ記憶を実行
する複数のメモリセルが行列状に配置されたメモリアレ
イと、メモリアレイの端部において、メモリセル行およ
びメモリセル列の少なくとも一方に沿って配置された、
各々が固定された磁化方向を有する複数のダミー磁性体
とを備える。

【００４８】好ましくは、各ダミー磁性体の磁化方向
は、各ダミー磁性体から発生される磁界がメモリアレイ
への磁気ノイズを打ち消す方向ように定められる。

【００４９】さらに好ましくは、薄膜磁性体記憶装置は
複数の配線をさらに備え、各ダミー磁性体の磁化方向
は、複数の配線のうちの自身に最も近接した１本によっ
て発生される磁界を打ち消すように設定される。

【００５０】また好ましくは、各ダミー磁性体は、各メ
モリセルと同様の形状に設計され、各メモリセルおよび
各ダミー磁性体は、固定された磁化方向を有する第１の
磁性体層と、印加された磁界によって更新可能な磁化方
向を有する第２の磁性体層とを有する。

【００５１】さらに好ましくは、各メモリセルおよび各
ダミー磁性体の第１の磁性体層と、各ダミー磁性体の第
２の磁性体層との各々は、同一方向に沿って磁化され
る。

【００５２】あるいは好ましくは、各メモリセルは、固
定された磁化方向を有する第１の磁性体層と、データ書
込動作時に印加される磁界によって更新可能な磁化方向
を有する第２の磁性体層とを有する。各ダミー磁性体
は、第１の磁性体層と同一方向に固定的に磁化された第
３の磁性体層を有する。

【００５３】この発明のさらに他の構成に従う薄膜磁性
体記憶装置は、各々が磁気的なデータ記憶を実行するた
めの第１の磁性体を含む複数のメモリセルが配置された
メモリアレイと、メモリアレイに対応して配置され、各
々が、複数のメモリセルの少なくとも１つに含まれる第
１の磁性体層と電気的に接続される複数の第１の配線
と、メモリアレイ外の領域に配置され、複数の第１の配
線と同一配線層に形成される第２の配線、およびメモリ
アレイ外の領域において第１の磁性体層と同一層に形成
され、第２の配線と電気的に接続される第２の磁性体を
含むインダクタンス素子とを備える。

【００５４】好ましくは、第１および第２の磁性体は、
同様の形状および構造を有する。また好ましくは、薄膜
磁性体記憶装置は、動作電圧を供給するための電源配線
をさらに備え、インダクタ素子は、電源配線のピーク電
流を抑制するために、電源配線と直列に電気的に結合さ
れる。

【００５５】この発明のさらに他の１つ構成に従う薄膜
磁性体記憶装置は、行列状に配置され各々が磁気的なデ
ータ記憶を実行する複数のメモリセルと、複数のメモリ
セルのうちのデータ書込対象に選択された選択メモリセ
ルに対して、データ書込のための書込磁界を印加するた
めの第１の配線と、複数のメモリセルに対して第１の配
線よりも遠くに配置され、書込磁界を発生させる書込電
流を第１の配線へ供給するための、第２の配線とを備え
る。データ書込において、第１および第２の配線からそ
れぞれ生じる磁界は、第１および第２の配線の長手方向
に沿った少なくとも一部の領域において、互いに打ち消
し合う方向に作用する。

【００５６】好ましくは、第１および第２の配線は、同
一方向に沿って配置される。また、好ましくは、第２の
配線は、第１および第２の電圧をそれぞれ供給するため
の第１および第２の電源配線を含み、データ書込におい
て、第１および第２の電源配線からそれぞれ生じる磁界
は、第１および第２の電源配線の長手方向に沿った少な
くとも一部の領域において、互いに打ち消し合う方向に
作用する。

【００５７】あるいは好ましくは、第１の配線は、複数
のメモリセルのうちの所定区分ごとに設けられる。第２
の配線は、第１の配線と同一方向に沿って設けられ、第
１および第２の電圧の一方の電圧を供給するための第１
の電源配線と、第１の配線と同一方向に沿って設けら
れ、第１および第２の電圧の他方の電圧を供給するため
の第２の電源配線とを含む。薄膜磁性体記憶装置は、第
１の配線の一端に対応して設けられ、対応する所定区分
がデータ書込対象に選択されたときに、第１および第２
の電源配線の一方の配線と一端とを接続するための第１
のドライブ回路と、第１の配線の他端に対応して設けら
れ、対応する所定区分がデータ書込対象に選択されたと
きに、データ書込時に第１および第２の電源配線の他方
の配線と一端とを接続するための第２のドライブ回路と
をさらに備える。

【００５８】さらに好ましくは、第１および第２の電源
配線は、第１および第２の電圧をそれぞれ供給する第１
および第２の電源ノードと電気的に結合される。第１お
よび第２のドライブ回路は、書込データのレベルに応じ
て、一方および他方の配線をそれぞれ選択する。特に、
このような構成においては、第１および第２の電源配線
は、両端のそれぞれにおいて、第１および第２の電源ノ
ードと結合される。

【００５９】また、さらに好ましくは、薄膜磁性体記憶
装置は、書込データに応じて、第１の電源配線を第１お
よび第２の電圧の一方と電気的に結合するための第１の
電源スイッチ回路と、書込データに応じて、第２の電源
配線を第１および第２の電圧の他方と電気的に結合する
ための第２の電源スイッチ回路とをさらに備える。第１
および第２のドライブ回路において、一方および他方の
配線は、書込データのレベルにかかわらず固定的に設定
される。特に、このような構成においては、第１の電源
スイッチ回路は、第１の電源配線の両端の各々に対応し
て設けられ、第２の電源スイッチ回路は、第２の電源配
線の両端の各々に対応して設けられる。

【００６０】また好ましくは、第１の配線によって印加
される書込磁界は、各メモリセルの磁化容易軸方向に沿
った成分を主に有し、第１の配線を流れる電流の方向
は、書込データに応じて設定される。

【００６１】あるいは好ましくは、第１の配線によって
印加される書込磁界は、各メモリセルの磁化困難軸方向
に沿った成分を主に有し、第１の配線を流れる電流の方
向は、書込データにかかわらず一定である。

【００６２】また好ましくは、第２の配線は、Ｋ本
（Ｋ：２以上の整数）の第１の配線ごとに設けられ、デ
ータ書込において、同一の第２の配線と対応付けられる
Ｋ本の第１の配線のうちの多くとも１本に対して書込電
流が供給される。

【００６３】さらに好ましくは、第１および第２の配線
は同一方向に沿って設けられ、第２の配線は、第１およ
び第２の配線の長手方向に沿って互いに隣接する複数本
の第１の配線によって共有される。

【００６４】また、さらに好ましくは、第１および第２
の配線は同一方向に沿って設けられ、第２の配線は、第
１および第２の配線の幅方向に沿って互いに隣接する複
数本の第１の配線によって共有される。

【００６５】この発明のさらに他の１つの構成に従う薄
膜磁性体記憶装置は、各々が磁気的なデータ記憶を実行
する、複数のバンクに分割配置された複数のメモリセル
と、複数のバンクにそれぞれ対応して設けられ、各々が
対応するバンクに対して少なくともデータ書込動作を実
行するための複数の周辺回路と、複数の周辺回路にそれ
ぞれ対応し設けられ、各々が対応する周辺回路へ動作電
圧を供給するための複数の電源配線とを備える。１回の
データ書込動作において、複数のバンクは、選択的にデ
ータ書込対象とされ、各電源配線は、対応するバンク、
および対応するバンクと同時にデータ書込対象とされる
可能性を有する他のバンクを除く残りのバンクのうちの
少なくとも一部に対応する領域に設けられる。

【００６６】好ましくは、各電源配線は、残りのバンク
の少なくとも一部の上部領域に設けられる。また好まし
くは、各電源配線は、残りのバンクの少なくとも一部の
近接領域に設けられる。

【００６７】この発明のさらに他の１つの構成に従う薄
膜磁性体記憶装置は、各々が磁気的なデータ記憶を実行
する、行列状に配置された複数のメモリセルと、メモリ
セル行およびメモリセル列の一方にそれぞれ対応して設
けられ、各々が、選択メモリセルに対して磁化容易軸方
向に沿った磁界を主に印加するために、選択的にデータ
書込電流の供給を受ける複数の第１の書込配線と、メモ
リセル行およびメモリセル列の他方にそれぞれ対応して
設けられ、各々が、選択メモリセルに対して磁化困難軸
方向に沿った磁界を主に印加するために、選択的にデー
タ書込電流の供給を受ける複数の第２の書込配線と、導
電性材料によって形成される複数の配線とを備える。各
メモリセルにおいて、対応する第１の書込配線を除く他
の第１の配線のうちの最も近接する１本から受ける磁界
ノイズと、対応する第２の書込配線を除く他の第２の配
線のうちの最も近接する１本から受ける磁界ノイズとが
重畳された場合に、磁化容易軸方向に沿った残りマージ
ンと磁化困難軸方向に沿った残りマージンとは異なる。
複数の配線のうちの各メモリセルからの距離が最も短い
最近接の配線の配置方向は、最近接の配線を流れる電流
によって生じる磁界が、各メモリセルにおいて、磁化容
易軸および磁化困難軸のうちの残りマージンが大きい一
方に沿った成分を主に有するように設計される。

【００６８】好ましくは、最近接の配線の配置方向は、
複数の第１の書込配線の配線ピッチと、複数の第２の書
込配線の配線ピッチとに応じて設計される。さらに好ま
しくは、最近接の配線は、複数の第１および第２の書込
配線のうちの配線ピッチが大きい一方と平行に配置され
る。

【００６９】この発明のさらに他の１つの構成に従う薄
膜磁性体記憶装置は各々が磁気的なデータ記憶を実行す
る、行列状に配置された複数のメモリセルと、メモリセ
ル行およびメモリセル列の一方にそれぞれ対応して設け
られ、各々が選択メモリセルに対して磁化容易軸方向に
沿った磁界を主に印加するために、選択的にデータ書込
電流の供給を受ける複数の第１の書込配線と、メモリセ
ル行およびメモリセル列の他方にそれぞれ対応して設け
られ、各々が、選択メモリセルに対して磁化困難軸方向
に沿った磁界を主に印加するために、選択的にデータ書
込電流の供給を受ける複数の第２の書込配線と、データ
書込電流の経路に含まれる電源配線とを備える。各メモ
リセルにおいて、対応する第１の書込配線を除く他の第
１の配線のうちの最も近接する１本から受ける磁界ノイ
ズと、対応する第２の書込配線を除く他の第２の配線の
うちの最も近接する１本から受ける磁界ノイズとが重畳
された場合に、磁化容易軸方向に沿った残りマージンと
磁化困難軸方向に沿った残りマージンとは異なる。電源
配線の配置方向は、自身を流れる電流によって生じる磁
界が、各メモリセルにおいて、磁化容易軸および磁化困
難軸のうちの残りマージンが大きい一方に沿った成分を
主に有するように設計される。

【００７０】好ましくは、電源配線の配置方向は、複数
の第１の書込配線の配線ピッチと、複数の第２の書込配
線の配線ピッチとに応じて設計される。さらに好ましく
は、電源配線は、複数の第１および第２の書込配線のう
ちの配線ピッチが大きい一方と平行に配置される。

【００７１】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
における同一符号は、同一または相当する部分を示すも
のとする。

【００７２】［実施の形態１］図１は、本発明の実施の
形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブ
ロック図である。

【００７３】図１を参照して、ＭＲＡＭデバイス１は、
外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに
応答してランダムアクセスを実行し、書込データＤＩＮ
の入力および読出データＤＯＵＴの出力を実行する。

【００７４】ＭＲＡＭデバイス１は、外部からの制御信
号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダム
アクセスを実行し、書込データＤＩＮの入力および読出
データＤＯＵＴの出力を実行する。ＭＲＡＭデバイス１
は、複数のＭＴＪメモリセルが行列状に配置されたメモ
リアレイ２と、メモリアレイ２に対してデータ読出およ
びデータ書込を実行するために、メモリアレイ２の周辺
領域に配置される周辺回路５ａ，５ｂ，５ｃとを備え
る。なお、以下においては、周辺回路５ａ，５ｂ，５ｃ
を総称して、周辺回路５あるいは周辺回路５♯とも称す
る。

【００７５】メモリアレイ２の構成については後ほど詳
細に説明するが、ＭＴＪメモリセルの行（以下、単に
「メモリセル行」とも称する）に対応して複数のライト
ワード線ＷＷＬおよびリードワード線ＲＷＬが配置され
る。また、ＭＴＪメモリセルの列（以下、単に「メモリ
セル列」とも称する）に対応してビット線ＢＬが配置さ
れる。

【００７６】周辺回路５は、メモリアレイ２の周辺領域
に配置された、コントロール回路１０と、行デコーダ２
０と、列デコーダ２５と、ワード線ドライバ３０と、読
出／書込制御回路５０，６０とを含む。なお、これらの
周辺回路の配置は、図１に示される配置例に限定される
ものではない。

【００７７】コントロール回路１０は、制御信号ＣＭＤ
によって指示された所定動作を実行するために、ＭＲＡ
Ｍデバイス１の全体動作を制御する。行デコーダ２０
は、アドレス信号ＡＤＤによって示されるロウアドレス
ＲＡに応じて、メモリアレイ２における行選択を実行す
る。列デコーダ２５は、アドレス信号ＡＤＤによって示
されるコラムアドレスＣＡに応じてメモリアレイ２にお
ける列選択を実行する。

【００７８】ワード線ドライバ３０は、行デコーダ２０
の行選択結果に基づいて、リードワード線ＲＷＬ（デー
タ読出時）もしくはライトワード線ＷＷＬ（データ書込
時）を選択的に活性化する。ロウアドレスＲＡおよびコ
ラムアドレスＣＡによって、データ読出もしくはデータ
書込対象に指定されたＭＴＪメモリセル（以下、「選択
メモリセル」とも称する）が示される。

【００７９】ライトワード線ＷＷＬは、ワード線ドライ
バ３０が配置されるのとメモリアレイ２を挟んで反対側
の領域６において、接地電圧ＧＮＤと結合される。読出
／書込制御回路５０，６０は、データ読出およびデータ
書込時において、選択されたメモリセル列（以下、「選
択列」とも称する）のビット線ＢＬに対してデータ書込
電流およびセンス電流（データ読出電流）を流すため
に、メモリアレイ２に隣接する領域に配置される回路群
を総称したものである。

【００８０】図２は、メモリアレイ２の構成例を示す回
路図である。図２を参照して、メモリアレイ２は、ｎ行
×ｍ列（ｎ，ｍ：自然数）に配置された複数のＭＴＪメ
モリセルＭＣを有する。各ＭＴＪメモリセルＭＣに対し
て、リードワード線ＲＷＬ、ライトワード線ＷＷＬ、ビ
ット線ＢＬおよび基準電圧配線ＳＬが配置される。リー
ドワード線ＲＷＬおよびライトワード線ＷＷＬは、メモ
リセル行にそれぞれ対応して、行方向に沿って配置され
る。一方、ビット線ＢＬおよび基準電圧配線ＳＬは、メ
モリセル列にそれぞれ対応して、列方向に沿って配置さ
れる。

【００８１】この結果、メモリアレイ２全体において
は、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトワード
線ＷＷＬ１〜ＷＷＬｎ、ビット線ＢＬ１〜ＢＬｍおよび
基準電圧配線ＳＬ１〜ＳＬｍが設けられる。なお、以下
においては、ライトワード線、リードワード線、ビット
線および基準電圧配線を総括的に表現する場合には、符
号ＷＷＬ、ＲＷＬ、ＢＬおよびＳＬをそれぞれ用いて表
記することとし、特定のライトワード線、リードワード
線、ビット線および基準電圧配線を示す場合には、これ
らの符号に添え字を付して、ＲＷＬ１，ＷＷＬ１，ＢＬ
１，ＳＬ１のように表記するものとする。

【００８２】ワード線ドライバ３０は、データ書込にお
いて、選択されたメモリセル行（以下、「選択行」とも
称する）に対応するライトワード線ＷＷＬの一端を、電
源電圧Ｖｃｃと結合する。上述したように、各ライトワ
ード線ＷＷＬの他端は、領域６において接地電圧ＧＮＤ
と結合されるので、選択行のライトワード線ＷＷＬ上
に、ワード線ドライバ３０から領域６へ向かう方向に、
行方向のデータ書込電流Ｉｐを流すことができる。

【００８３】図３は、ＭＴＪメモリセルに対するデータ
書込およびデータ読出動作を説明する動作波形図であ
る。

【００８４】まず、データ書込時の動作について説明す
る。ワード線ドライバ３０は、行デコーダ２０の行選択
結果に応じて、選択行に対応するライトワード線ＷＷＬ
を活性化（ハイレベル、以下「Ｈレベル」と表記する）
するために、電源電圧Ｖｃｃと結合する。一方、非選択
行においては、ライトワード線ＷＷＬは、非活性化状態
（ローレベル、以下「Ｌレベル」と表記する）に維持さ
れて、その電圧は接地電圧ＧＮＤに維持される。

【００８５】これにより、選択行のライトワード線ＷＷ
Ｌに対して、行方向のデータ書込電流Ｉｐが流される。
この結果、選択行に属するＭＴＪメモリセル中のトンネ
ル磁気抵抗素子ＴＭＲの各々に対して、自由磁化層ＶＬ
の磁化困難軸ＨＡに沿った方向の磁界が印加される。一
方、非選択行のライトワード線ＷＷＬには電流は流れな
い。

【００８６】リードワード線ＲＷＬは、データ書込時に
おいては活性化されず、非活性化状態（Ｌレベル）に維
持される。基準電圧配線ＳＬは、アクセストランジスタ
ＡＴＲがオンしないデータ書込時においては、特に作用
せず、その電圧は接地電圧ＧＮＤに維持される。

【００８７】読出／書込制御回路５０および６０は、メ
モリアレイ２の両端におけるビット線ＢＬの電圧を制御
することによって、選択列のビット線ＢＬに、書込デー
タのデータレベルに応じた方向のデータ書込電流±Ｉｗ
を生じさせる。

【００８８】たとえば、“１”の書込データを書込む場
合には、読出／書込制御回路６０側のビット線電圧を高
電圧状態（Ｈレベル：電源電圧Ｖｃｃ）に設定し、反対
側の読出／書込制御回路５０側のビット線電圧を低電圧
状態（Ｌレベル：接地電圧ＧＮＤ）に設定する。これに
より、読出／書込制御回路６０から５０へ向かう方向の
データ書込電流＋Ｉｗが、選択列のビット線ＢＬ上を流
れる。

【００８９】一方、“０”の記憶データを書込む場合に
は、読出／書込制御回路５０側および６０側におけるビ
ット線電圧の設定を入換えて、読出／書込制御回路５０
から６０へ向かう方向へデータ書込電流−Ｉｗを選択列
のビット線ＢＬ上に流すことができる。

【００９０】ビット線ＢＬを流れる列方向のデータ書込
電流±Ｉｗによって生じるデータ書込磁界は、トンネル
磁気抵抗素子ＴＭＲにおいて、自由磁化層ＶＬの磁化容
易軸に沿った方向に印加される。

【００９１】このように、データ書込電流Ｉｐおよび±
Ｉｗの方向を設定することによって、選択メモリセル中
の自由磁化層ＶＬを書込データのレベルに応じた方向
に、磁化容易軸方向に沿って磁化できる。

【００９２】なお、磁化容易軸に沿った方向の磁界を生
じさせるためのデータ書込電流±Ｉｗの方向を書込デー
タのレベルに応じて制御し、磁化困難軸に沿った方向の
磁界を発生するためのデータ書込電流Ｉｐの方向を、書
込データのレベルにかかわらず一定とすることによっ
て、ライトワード線ＷＷＬにデータ書込電流を流すため
の構成を簡略化している。

【００９３】次に、データ読出動作について説明する。
データ読出時において、ワード線ドライバ３０は、行デ
コーダ２０の行選択結果に応じて、選択行に対応するリ
ードワード線ＲＷＬを活性化（Ｈレベル）する。非選択
行においては、リードワード線ＲＷＬは、非活性状態
（Ｌレベル）に維持される。また、データ読出時におい
ては、ライトワード線ＷＷＬの各々は活性化されること
なく、非活性状態（Ｌレベル：接地電圧ＧＮＤ）に維持
されたままである。

【００９４】データ読出動作前において、ビット線ＢＬ
は、たとえば接地電圧ＧＮＤにプリチャージされる。こ
の状態から、データ読出が開始されて、選択行において
リードワード線ＲＷＬがＨレベルに活性化されると、対
応するアクセストランジスタＡＴＲがターンオンする。
アクセストランジスタＡＴＲがターンオンしたＭＴＪメ
モリセルの各々において、対応するトンネル磁気抵抗素
子ＴＭＲは、基準電圧（接地電圧ＧＮＤ）およびビット
線の間に電気的に結合される。

【００９５】たとえば、選択列に対応するビット線を電
源電圧Ｖｃｃでプルアップすれば、選択メモリセルのト
ンネル磁気抵抗素子ＴＭＲに対してのみ、センス電流Ｉ
ｓを流すことができる。これにより、選択列のビット線
ＢＬには、選択メモリセル中のトンネル磁気抵抗素子Ｔ
ＭＲの電気抵抗に応じた、すなわち選択メモリセルの記
憶データレベルに応じた電圧変化が生じる。

【００９６】選択メモリセルの記憶データが“０”およ
び“１”である場合における、ビット線ＢＬの電圧変化
をそれぞれΔＶ０およびΔＶ１とすれば、ΔＶ０および
ΔＶ１の中間値に設定される参照電圧Ｖｒｅｆおよび選
択列のビット線ＢＬの電圧差を検知・増幅して、選択メ
モリセルの記憶データを読出すことができる。

【００９７】このように、基準電圧配線ＳＬの電圧レベ
ルは、データ読出時およびデータ書込時のいずれにおい
ても、接地電圧ＧＮＤに設定される。したがって、基準
電圧配線ＳＬは、接地電圧ＧＮＤを供給するノードと、
たとえば読出／書込制御回路５０もしくは６０内の領域
において結合する対応とすればよい。また、この基準電
圧配線ＳＬは、行方向および列方向のいずれに設けても
よい。

【００９８】なお、以下の説明で明らかになるように、
本願発明は、メモリアレイ２の周辺回路に対して動作電
圧を供給するための電源配線の配置に向けられたもので
ある。したがって、図２においては、最もシンプルなメ
モリアレイの構成を例示したが、メモリアレイ２におけ
るＭＴＪメモリセルやビット線ＢＬ等の信号配線の配置
にかかわらず、本願発明を適用することが可能である。
たとえば、開放型ビット線や折返し型ビット線構成のメ
モリアレイ構成に対しても、本願発明を適用することが
できる。

【００９９】図４は、周辺回路に対する電源配線の実施
の形態１に従う配置を説明するブロック図である。

【０１００】図４に示された周辺回路５は、図１に示さ
れた周辺回路５ａ，５ｂ，５ｃの各々に相当する。図４
を参照して、周辺回路５の動作電圧である、電源電圧Ｖ
ｃｃおよび接地電圧ＧＮＤの供給は、電源電圧配線ＰＬ
および接地配線ＧＬによってそれぞれ実行される。な
お、以下においては、電源電圧配線ＰＬおよび接地配線
ＧＬを総称する場合には、単に「電源配線」とも称す
る。

【０１０１】電源電圧配線ＰＬは、外部から電源電圧Ｖ
ｃｃの供給を受ける電源ノード７と結合されて、周辺回
路５に対して電源電圧Ｖｃｃを供給する。同様に、接地
配線ＧＬは、外部から接地電圧ＧＮＤの供給を受ける接
地ノード８と結合されて、周辺回路５に対して接地電圧
ＧＮＤを供給する。これらの電源配線は、電源電圧配線
ＰＬを流れる電流によって生じる磁界と、接地配線ＧＬ
を流れる電流によって生じる磁界とが、メモリアレイ２
において互いに打消し合う方向に作用するように配置さ
れる。

【０１０２】一例として、図４に示される構成において
は、電源電圧配線ＰＬおよび接地配線ＧＬは、同一方向
に沿って、周辺回路５の近傍領域に設けられる。さら
に、電源電圧配線ＰＬおよび接地配線ＧＬをそれぞれ流
れる電流の方向が、互いに反対方向となるように、電源
ノード７および接地ノード８は配置される。

【０１０３】図５および図６は、実施の形態１に従う電
源配線の第１および第２の配置例をそれぞれ示すための
Ｘ−Ｙ断面図である。

【０１０４】図５を参照して、実施の形態１に従う第１
の配置例においては、電源電圧配線ＰＬおよび接地配線
ＧＬの両方は、メモリアレイ２の近傍領域において、ト
ンネル磁気抵抗素子ＴＭＲの上層側もしくは下層側のい
ずれか一方側の金属配線層を用いて配置される。図５に
おいては、電源電圧配線ＰＬおよび接地配線ＧＬをトン
ネル磁気抵抗素子ＴＭＲより上層側に配置する例を示し
たが、これらの電源配線の両方を、トンネル磁気抵抗素
子ＴＭＲよりも下層側に配置する構成としてもよい。

【０１０５】このような構成とすることによって、電源
電圧配線ＰＬを流れる電流によって生じる磁界（図５中
に実線で表記）、接地配線ＧＬを流れる電流によって生
じる磁界（図５中に点線で表記）とは、メモリアレイ２
において、すなわちトンネル磁気抵抗素子ＴＭＲにおい
て互いに打消し合うように作用する。

【０１０６】これらの電源配線においては、特に電源投
入時や、回路動作時において、突入的にピーク電流が発
生するが、このようなピーク電流による電源配線からの
磁気ノイズについても、メモリアレイ２では互いに打消
すように作用するので、ＭＴＪメモリセルに対するデー
タ誤書込を防止して、ＭＲＡＭデバイスを安定的に動作
させることができる。

【０１０７】さらに、電源電圧配線ＰＬおよび接地配線
ＧＬを、同一の金属配線層に形成される金属配線を用い
て配置できるので、ＭＲＡＭデバイスの形成に必要な金
属配線層の数を削減して、製造プロセスの簡略化に寄与
することができる。

【０１０８】図６を参照して、実施の形態１に従う第２
の配置例においては、電源電圧配線ＰＬおよび接地配線
ＧＬは、トンネル磁気抵抗素子ＴＭＲの上層側もしくは
下層側のいずれか一方側において異なる金属配線層を用
いて、上下方向に重なり合うようにレイアウトされる。

【０１０９】このような構成とすれば、電源電圧配線Ｐ
Ｌおよび接地配線ＧＬからメモリアレイ２までのそれぞ
れの距離の差を、より小さくすることができる。これに
より、メモリアレイにおける、電源配線からの磁気ノイ
ズ同士の打消し合い効果が、さらに大きなものとなる。
これにより、図５に示した配置例と比較して、動作マー
ジンの確保や誤動作の防止をさらに効果的に実行するこ
とができる。

【０１１０】［実施の形態１の変形例１］実施の形態１
の変形例１においては、メモリアレイが複数のメモリブ
ロックに分割され、これらのメモリブロックに対応して
周辺回路が配置される場合における、電源配線の配置に
ついて説明する。

【０１１１】図７および図８は、実施の形態１の変形例
１に従う、周辺回路用の電源配線の第１および第２の配
置例をそれぞれ示すブロック図である。

【０１１２】図７を参照して、図１に示したメモリアレ
イ２は、たとえば２つのメモリブロックＭＢａおよびＭ
Ｂｂに分割される。実施の形態１の変形例１に従う第１
の配置例においては、メモリブロックＭＢａおよびＭＢ
ｂの境界部に、これらのメモリブロック間で共有される
周辺回路５が配置される。周辺回路５に対する電源電圧
Ｖｃｃおよび接地電圧ＧＮＤの供給は、実施の形態１と
同様に、電源電圧配線ＰＬおよび接地配線ＧＬによって
行なわれる。さらに、電源電圧配線ＰＬの両端にそれぞ
れ対応して電源ノード７ａおよび７ｂを設け、接地配線
ＧＬの両端にそれぞれ対応して接地ノード８ａおよび８
ｂが設けられる。電源電圧配線ＰＬおよび接地配線ＧＬ
の具体的な配置は、図５および図６に示したのと同様と
すればよい。

【０１１３】このような構成とすることにより、周辺回
路５内の各回路部分に電源電圧Ｖｃｃおよび接地電圧Ｇ
ＮＤを供給する、電源電圧配線ＰＬおよび接地配線ＧＬ
上の電流経路において、これらの電流経路を通過する電
流によってメモリブロックにそれぞれ生じる磁界は、互
いに打消し合う方向に作用する。これにより、複数のメ
モリブロックに分割されたメモリアレイ２に周辺回路を
配置する場合においても、実施の形態１と同様の効果を
得ることができる。

【０１１４】図８を参照して、実施の形態１の変形例１
に従う第２の配置例においては、各メモリブロックごと
に周辺回路が配置される場合の構成が示される。一例と
して、メモリブロックＭＢａおよびＭＢｂにそれぞれ対
応して、周辺回路５および５♯が設けられるものとす
る。

【０１１５】周辺回路５に対する電源電圧Ｖｃｃおよび
接地電圧ＧＮＤの供給は、電源電圧配線ＰＬａおよび接
地配線ＧＬａによって行なわれる。同様に、周辺回路５
♯に対する電源電圧Ｖｃｃおよび接地電圧ＧＮＤの供給
は、電源電圧配線ＰＬｂおよび接地配線ＧＬｂによって
行われる。

【０１１６】電源電圧配線ＰＬａ，ＰＬｂおよび接地配
線ＧＬａ，ＧＬｂの各々は、同一方向に沿って配置され
る。さらに、電源電圧配線ＰＬａおよびＰＬｂに電源電
圧Ｖｃｃをそれぞれ供給するための電源ノード７ａおよ
び７ｂは、これらの電源配線が配置される方向に沿っ
て、メモリブロック（メモリアレイ）を挟んで互いに反
対側に位置するように配置される。同様に、接地配線Ｇ
ＬａおよびＧＬｂに接地電圧ＧＮＤをそれぞれ供給する
ための接地ノード８ａおよび８ｂについても、電源ノー
ド７ａおよび７ｂと同様に、メモリブロック（メモリア
レイ）を挟んで互いに反対側の領域に配置される。

【０１１７】さらに、同一の周辺回路に対応する電源ノ
ードおよび接地ノードは、メモリブロック（メモリアレ
イ）を挟んで互いに反対側の領域に配置される。これに
より、周辺回路５に対応して設けられる電源電圧配線Ｐ
Ｌａおよび接地配線ＧＬａにおいて、電流は互いに反対
方向に流される。同様に、周辺回路５♯に対応する電源
電圧配線ＰＬｂおよび接地配線ＧＬｂにおいても、電流
は互いに反対方向に流される。さらに、電源電圧配線Ｐ
ＬａおよびＰＬｂをそれぞれ流れる電流は互いに反対方
向に設定され、接地配線ＧＬａおよびＧＬｂをそれぞれ
流れる電流も、互いに反対方向に設定される。

【０１１８】電源電圧配線ＰＬａ，ＰＬｂおよび接地配
線ＧＬａ，ＧＬｂは、図５または図６に示したのと同様
に、トンネル磁気抵抗素子ＴＭＲよりも上層側および下
層側のいずれか一方側の金属配線層を用いて配置すれば
よい。

【０１１９】このような構成とすることにより、複数の
メモリブロックに分割されたメモリアレイにおいて、各
メモリブロックごとに周辺回路を配する構成において
も、実施の形態１と同様の効果を得ることができる。

【０１２０】［実施の形態１の変形例２］実施の形態１
およびその変形例１においては、周辺回路の電源配線が
メモリアレイの周辺部（近傍）に配置される場合の構成
について説明した。しかし、ＭＲＡＭデバイスをより高
集積化するために、メモリアレイの上部領域または下部
領域を通過させて、これらの電源配線を配置するケース
も生じる。

【０１２１】図９は、周辺回路に対する電源配線の実施
の形態１の変形例２に従う第１の配置例を説明するブロ
ック図である。

【０１２２】図９を参照して、実施の形態１の変形例２
に従う第１の配置例においては、周辺回路５に対して電
源電圧Ｖｃｃおよび接地電圧ＧＮＤを供給するための電
源電圧配線ＰＬおよび接地配線ＧＬは、メモリアレイ２
の上部領域および下部領域の少なくとも一方を通過する
ように、メモリアレイ２を横断するように配置される。

【０１２３】電源ノード７および接地ノード８と周辺回
路５とは、電源配線が配置される方向に沿って、メモリ
アレイ２を挟んで互いに反対側の領域に位置するように
配置される。これにより、電源電圧配線ＰＬおよび接地
配線ＧＬをそれぞれ流れる電流の向きは、互いに反対方
向に設定される。

【０１２４】図１０は、実施の形態１の変形例２に従う
電源配線の第１の配置例を示すための断面図である。図
１０（ａ）〜（ｃ）は、図９におけるＰ−Ｑ断面図に相
当する。

【０１２５】図１０（ａ）に示される配置例において
は、電源電圧配線ＰＬおよび接地配線ＧＬは、図５に示
した配置例と同様に、トンネル磁気抵抗素子ＴＭＲより
も上層側および下層側のいずれか一方側の金属配線層を
用いて配置される。図１０（ａ）においては、電源電圧
配線ＰＬおよび接地配線ＧＬをトンネル磁気抵抗素子Ｔ
ＭＲより上層側に配置する例を示したが、これらの電源
配線の両方を、ＴＭＲよりも下層側に配置する構成とし
てもよい。さらに、これらの電源配線を同一金属配線層
に形成することによって、ＭＲＡＭデバイスの形成に必
要な金属配線総数を削減することができる。

【０１２６】このような構成とすることにより、電源配
線がメモリアレイ２の上部領域または下部領域を横断す
るように配置される構成においても、電源配線からの磁
気ノイズによる動作マージンの低下やデータ誤書込の発
生を回避することができる。

【０１２７】図１０（ｂ）に示される別の配置例におい
ては、図６に示される配置例と同様に、電源電圧配線Ｐ
Ｌおよび接地配線ＧＬは、トンネル磁気抵抗素子ＴＭＲ
の上層側もしくは下層側のいずれか一方側において、異
なる金属配線層を用いて上下方向に重なり合うようにレ
イアウトされる。

【０１２８】このように配置しても、図１０（ａ）と同
様に、電源配線からの磁気ノイズによる悪影響を回避す
ることができる。なお、図１０（ｂ）の構成において
も、電源電圧配線ＰＬおよび接地配線ＧＬの両方をトン
ネル磁気抵抗素子ＴＭＲの下層側に配置してもよい。

【０１２９】ただし、図１０（ｃ）に示されるように、
互いに逆方向の電流が流される電源電圧配線ＰＬおよび
接地配線ＧＬをトンネル磁気抵抗素子を挟んで、上層側
および下層側の一方ずつに配置する構成とすれば、これ
らの電源配線によって生じる磁気ノイズが、トンネル磁
気抵抗素子の配置領域（メモリアレイ）において、互い
に強め合うようになってしまう。したがって、電源電圧
配線ＰＬおよび接地配線ＧＬにそれぞれ逆方向の電流が
流れる配置である場合には、これらの電源配線を、トン
ネル磁気抵抗素子の上層側あるいは下層側のいずれか一
方側にまとめて配置する必要があることがわかる。

【０１３０】図１１は、周辺回路に対する電源配線の実
施の形態１の変形例２に従う第２の配置例を説明するブ
ロック図である。

【０１３１】図１１を図９と比較して、実施の形態１の
変形例２に従う第２の配置例においては、周辺回路５に
対して電源電圧Ｖｃｃおよび接地電圧ＧＮＤを供給する
ための電源電圧配線および接地配線の各々は、複数本ず
つ配置される。図１１には、２本ずつの電源電圧配線Ｐ
Ｌ１，ＰＬ２および接地配線ＧＬ１，ＧＬ２が配置され
る例が代表的に示される。電源電圧配線ＰＬ１，ＰＬ２
の各々における電流方向は同一である。同様に、接地配
線ＧＬ１，ＧＬ２の各々における電流方向も同一であ
る。このような配置とすることにより、各配線の電流密
度を低減して、エレクトロマイグレーション等による断
線の危険性を抑制できる。

【０１３２】図１２は、実施の形態１の変形例２に従う
電源配線の第２の配置例を示すための断面図である。図
１２（ａ）〜（ｃ）は、図１１におけるＶ−Ｗ断面図に
相当する。

【０１３３】図１２（ａ）に示される配置例において
は、電源電圧配線ＰＬ１，ＰＬ２および接地配線ＧＬ
１，ＧＬ２は、図１０（ａ）に示した配置例と同様に、
トンネル磁気抵抗素子ＴＭＲよりも上層側および下層側
のいずれか一方側の金属配線層を用いて配置される。図
１２（ａ）の配置例においても、これらの電源配線群を
ＴＭＲよりも下層側に配置する構成としてもよい。さら
に、これらの電源配線を同一金属配線層に形成すること
によって、ＭＲＡＭデバイスの形成に必要な金属配線総
数を削減することができる。

【０１３４】図１２（ｂ）に示される配置例において
は、図１０（ｂ）に示した配置例と同様に、電源電圧配
線ＰＬ１，ＰＬ２および接地配線ＧＬ１，ＧＬ２は、ト
ンネル磁気抵抗素子ＴＭＲの上層側もしくは下層側のい
ずれか一方側において、異なる金属配線層を用いて上下
方向に重なり合うようにレイアウトされる。なお、図１
２（ｂ）の配置例においても、これらの電源配線群をＴ
ＭＲよりも下層側に配置する構成としてもよい。

【０１３５】図１２（ｃ）に示される配置例において
は、トンネル磁気抵抗素子ＴＭＲの上層側および下層側
の両方を用いて、電源配線群が配置される。たとえば、
トンネル磁気抵抗素子ＴＭＲの上層側の同一金属配線層
を用いて、電源電圧配線ＰＬ１および接地配線ＧＬ１が
配置され、トンネル磁気抵抗素子ＴＭＲの下層側に形成
された金属配線層を用いて、電源電圧配線ＰＬ２および
接地配線ＧＬ２が配置される。

【０１３６】さらに、トンネル磁気抵抗素子の上層側と
下層側との間においては、同一方向に電流が流される配
線同士が、対を成して上下方向に重なるように配置され
る。好ましくは、対を成す配線同士は、トンネル磁気抵
抗素子ＴＭＲを挟んで上下対称に配置される。たとえ
ば、電源電圧配線ＰＬ１は、同一方向に電流が流れる電
源電圧配線ＰＬ２と対を成すように、トンネル磁気抵抗
素子ＴＭＲを挟んで上下対称に配置される。同様に、接
地配線ＧＬ１は、接地配線ＧＬ２と対を成すように、ト
ンネル磁気抵抗素子ＴＭＲを挟んで上下対称に配置され
る。

【０１３７】このような構成とすることにより、各電源
配線からの磁気ノイズは、トンネル磁気抵抗素子ＴＭＲ
において互いに打ち消し合う方向に作用する。したがっ
て、トンネル磁気抵抗素子ＴＭＲの上層側および下層側
の両方の金属配線層を用いて、電源配線からの磁気ノイ
ズの悪影響を抑制可能な電源配線の配置を実現すること
ができる。

【０１３８】［実施の形態１の変形例３］実施の形態１
の変形例３においては、メモリアレイを挟んで両側に周
辺回路が配置される構成における電源配線の配置につい
て説明する。

【０１３９】図１３は、実施の形態１の変形例３に従
う、電源配線の配置を説明するブロック図である。

【０１４０】図１３を参照して、実施の形態１の変形例
３においては、メモリアレイ２を挟んで互いに反対側の
領域に配置される周辺回路５ａおよび５ｂに対して、電
源電圧Ｖｃｃおよび接地電圧ＧＮＤを供給するための電
源配線群が示される。

【０１４１】周辺回路５ａに対しては、電源電圧配線Ｐ
Ｌａおよび接地配線ＧＬａによって、電源電圧Ｖｃｃお
よび接地電圧ＧＮＤが供給される。周辺回路５ｂに対し
ては、電源電圧配線ＰＬｂおよび接地配線ＧＬｂによっ
て、電源電圧Ｖｃｃおよび接地電圧ＧＮＤがそれぞれ供
給される。さらに、図９に示した構成と同様に、同一の
周辺回路に電源供給を実行するための電源電圧配線およ
び接地配線には、互いに反対方向に電流が流される。

【０１４２】たとえば、周辺回路５ａに対応する電源ノ
ード７ａおよび接地ノード８ａは、メモリアレイ２を挟
んで周辺回路５ａと反対側の領域に配置される。電源電
圧配線ＰＬａは、電源ノード７ａと周辺回路５ａとの間
に設けられ、接地配線ＧＬａは、接地ノード８ａと周辺
回路５ａとの間に設けられる。

【０１４３】同様に、周辺回路５ｂに対応する電源ノー
ド７ｂおよび接地ノード８ｂは、メモリアレイ２を挟ん
で周辺回路５ｂと反対側の領域に配置される。電源電圧
配線ＰＬｂは、電源ノード７ｂと周辺回路５ｂとの間に
設けられ、接地配線ＧＬｂは、接地ノード８ｂと周辺回
路５ｂとの間に設けられる。

【０１４４】したがって、電源電圧配線ＰＬａおよびＰ
Ｌｂをそれぞれ流れる電流は互いに反対方向に設定さ
れ、接地配線ＧＬａおよびＧＬｂをそれぞれ流れる電流
も、互いに反対方向に設定される。

【０１４５】図１４は、実施の形態１の変形例３に従う
電源配線の配置を説明するための断面図である。図１４
（ａ）〜（ｃ）は、図１３におけるＲ−Ｓ断面図に相当
する。

【０１４６】図１４（ａ）を参照して、第１の配置例に
おいては、電源電圧配線ＰＬａ，ＰＬｂおよび接地配線
ＧＬａ，ＧＬｂは、トンネル磁気抵抗素子ＴＭＲの上層
側および下層側のいずれか一方側の金属配線層を用いて
配置される。さらに、互いに反対方向の電流が流される
電源電圧配線ＰＬａおよびＰＬｂは、互いに近接して配
置される。同様に、接地配線ＧＬａおよびＧＬｂも、互
いに近接して配置される。

【０１４７】このような構成とすることにより、トンネ
ル磁気抵抗素子ＴＭＲの配置領域であるメモリアレイに
おいて、電源配線からの磁気ノイズの影響を抑制するこ
とが可能となる。なお、図１４（ａ）においては、電源
配線群がトンネル磁気抵抗素子ＴＭＲより上層側に配置
する例を示したが、これらの電源配線群を、ＴＭＲより
も下層側に配置する構成としてもよい。さらに、電源配
線群を同一金属配線層に形成すれば、ＭＲＡＭデバイス
の形成に必要な金属配線総数を削減することができる。

【０１４８】図１４（ｂ）を参照して、第２の配置例に
おいては、電源電圧配線ＰＬａおよびＰＬｂは、トンネ
ル磁気抵抗素子ＴＭＲの上層側および下層側のいずれか
一方側において、近接する異なる金属配線層を用いて、
上下方向に重なるように配置される。同様に、接地配線
ＧＬａおよびＧＬｂも、異なる金属配線層を用いて、上
下方向に重なるように互いに近接して配置される。

【０１４９】さらに、同一の金属配線層に設けられる電
源配線同士は、互いに逆方向の電流が流れるように配置
される。すなわち、電源電圧配線ＰＬａと同一の金属配
線層に接地配線ＧＬａが配置され、電源電圧配線ＰＬｂ
と同一の金属配線層には、接地配線ＧＬｂが形成され
る。

【０１５０】このような構成とすることにより、図１４
（ａ）に示す構成と同様に、トンネル磁気抵抗素子ＴＭ
Ｒが配置される領域（メモリアレイ）において、電源配
線からの磁気ノイズの悪影響を抑制することができる。

【０１５１】なお、図１４（ｂ）においては、トンネル
磁気抵抗素子ＴＭＲより上層側に電源配線群が配置され
る例を示したが、これらの電源配線群を、トンネル磁気
抵抗素子ＴＭＲの下層側に形成された金属配線層を用い
て形成することも可能である。

【０１５２】図１４（ｃ）を参照して、第３の配置例に
おいては、図１２（ｃ）の配置例と同様に、トンネル磁
気抵抗素子ＴＭＲの上層側および下層側の両方を用い
て、電源配線群が配置される。たとえば、トンネル磁気
抵抗素子ＴＭＲの上層側の同一金属配線層を用いて、電
源電圧配線ＰＬａおよびＰＬｂが配置され、トンネル磁
気抵抗素子ＴＭＲの下層側に形成された金属配線層を用
いて、接地配線ＧＬｂおよびＧＬａが配置される。

【０１５３】さらに、同一方向に電流が流される配線同
士が、トンネル磁気抵抗素子ＴＭＲを挟んで、上層側お
よび下層側のそれぞれにおいて、対を成して上下対称に
配置される。たとえば、電源電圧配線ＰＬａは、同一方
向に電流が流れる接地配線ＧＬｂと、対を成すように、
トンネル磁気抵抗素子ＴＭＲを挟んで上下対称に配置さ
れる。同様に、電源電圧配線ＰＬｂは、接地配線ＧＬａ
と対を成すように、トンネル磁気抵抗素子ＴＭＲを挟ん
で上下対称に配置される。

【０１５４】このような構成とすることにより、トンネ
ル磁気抵抗素子ＴＭＲの上層側および下層側の両方の金
属配線層を用いて、電源配線からの磁気ノイズの悪影響
を抑制可能な電源配線の配置を実現することができる。

【０１５５】なお、図８に示した電源電圧配線ＰＬａ，
ＰＬｂおよび接地配線ＧＬａ，ＧＬｂを流れる電流の向
きは、図１３と同様である。したがって、図８に示され
た実施の形態１の変形例１の第２の配置例に従う電源配
線群を、図１４（ａ）〜（ｃ）と同様の構造で、メモリ
アレイ２の近傍に設けることも可能である。

【０１５６】［実施の形態２］従来の技術の項で説明し
たように、ＭＲＡＭデバイスにおいては、選択メモリセ
ルへのデータ書込時に、選択メモリセルと同一のメモリ
セル行に属する非選択メモリセルに対しては、磁化困難
軸（ＨＡ）方向のみについて、所定のデータ書込磁界が
印加される。同様に、選択メモリセルと同一のメモリセ
ル列に属する非選択メモリセルに対しては、磁化容易軸
（ＥＡ）の一方のみについて、所定のデータ書込磁界が
印加される。

【０１５７】各トンネル磁気抵抗素子ＴＭＲにおいて
は、自由磁化層ＶＬが磁化容易軸（ＥＡ）方向に沿っ
て、記憶データのレベル（“１”または“０”）に応じ
た方向に磁化されているので、自由磁化層ＶＬの磁化方
向が誤って書換えられる、すなわちデータ誤書込が最も
生じやすい非選択メモリセルは、選択メモリセルと同一
のビット線に対応付けられるメモリセル群であることに
なる。

【０１５８】すなわち、選択列に属する非選択メモリセ
ル群に磁気ノイズが印加されて、磁化困難軸（ＨＡ）方
向の磁界強度が、図４２に示したスイッチング磁界強度
Ｈ_SWを超えてしまうと、データ誤書込が発生する。した
がって、メモリアレイ２においては、磁化困難軸（Ｈ
Ａ）方向の磁気ノイズを特に抑制する必要がある。

【０１５９】また、データ読出時等において、電源配線
等からの磁気ノイズによって、ＭＴＪメモリセルにおい
て自由磁化層ＶＬの磁化方向が回転して磁化容易軸（Ｅ
Ａ）方向からずれてしまうと、トンネル磁気抵抗素子Ｔ
ＭＲの抵抗値が、Ｒ１およびＲ０の中間値となってしま
い、データ読出マージンの低下を招いてしまう。

【０１６０】図１５は、電源配線の実施の形態２に従う
第１の配置例を示すブロック図である。

【０１６１】図１５を参照して、メモリアレイ２上にお
いて、ライトワード線ＷＷＬは行方向に沿って配置さ
れ、ビット線ＢＬは列方向に沿って配置される。ライト
ワード線ＷＷＬを流れるデータ書込電流Ｉｐによって生
じるデータ書込磁界は、トンネル磁気抵抗素子ＴＭＲに
おいて磁化困難軸（ＨＡ）方向に印加される。一方、ビ
ット線ＢＬを流れるデータ書込電流±Ｉｗによって生じ
る磁界は、トンネル磁気抵抗素子ＴＭＲにおいて、磁化
容易軸（ＥＡ）方向に印加される。

【０１６２】メモリアレイ２に対応して設けられる周辺
回路５に対しては、磁化容易軸（ＥＡ）方向のデータ書
込磁界を発生するためのビット線ＢＬと同一方向に沿っ
て、電源電圧配線ＰＬおよび接地配線ＧＬが配置され
る。電源電圧配線ＰＬに対しては電源ノード７を介して
電源電圧Ｖｃｃが供給され、接地配線ＧＬに対しては、
接地ノード８を介して接地電圧ＧＮＤが供給される。

【０１６３】このような構成とすることにより、電源電
圧配線ＰＬおよび接地配線ＧＬを流れる電流によって生
じる磁界、すなわち電源配線からの磁気ノイズを、メモ
リアレイ２において、トンネル磁気抵抗素子ＴＭＲの磁
界容易軸（ＥＡ）方向に作用させることができる。

【０１６４】このような構成とすることにより、選択列
に属する非選択メモリセル群に対して、磁化困難軸（Ｈ
Ａ）方向の磁気ノイズを抑制することによって、データ
書込時における電源配線からの磁気ノイズに起因する誤
書込の発生を防止できる。

【０１６５】また、データ書込時以外においても、トン
ネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬの磁化方向
が回転するような磁気ノイズが作用することが防止でき
るので、電源配線からの磁気ノイズに起因するデータ読
出マージンの低下を回避することができる。

【０１６６】さらに、実施の形態２と実施の形態１およ
びその変形例に示した構成とを組合せて、電源電圧配線
ＰＬおよび接地配線ＧＬからそれぞれ生じる磁気ノイズ
がメモリアレイ２において互いに打ち消し合うようにこ
れらの電源配線を配置すれば、メモリアレイにおいて電
源配線からの磁気ノイズの影響をさらに抑制することが
可能となる。

【０１６７】図１６は、電源配線の実施の形態２に従う
第２の配置例を示すブロック図である。

【０１６８】図１６を参照して、メモリアレイ２の上部
または下部領域を通過させて、メモリアレイ２を横断す
るように電源配線が配置される構成においても、図１５
と同様の構成が適用できる。

【０１６９】すなわち、このような配置例においても、
電源電圧配線ＰＬおよび接地配線ＧＬを流れる電流によ
って生じる磁界の方向を、メモリアレイ２において、ト
ンネル磁気抵抗素子ＴＭＲの磁界容易軸（ＥＡ）方向に
作用させることによって、図１５で説明したのと同様の
効果を共有することができる。

【０１７０】［実施の形態２の変形例］図１７は、電源
配線の実施の形態２の変形例に従う第１の配置例を示す
ブロック図である。

【０１７１】図１７を参照して、実施の形態２の変形例
に従う構成においては、図１５で説明した実施の形態２
に従う構成に加えて、電源配線からの磁気ノイズの影響
が、メモリアレイ２において所定強度以下となるように
考慮した配置が行なわれる。

【０１７２】図１７を参照して、電源電圧配線ＰＬから
最も近接したＭＴＪメモリセル中のトンネル磁気抵抗素
子ＴＭＲまでの距離ｒは、電源配線を流れるピーク電流
を考慮して定められる。このようなピーク電流は、たと
えば設計時の回路シミュレーションによって求めること
ができる。

【０１７３】すなわち、電源電圧配線ＰＬを流れるピー
ク電流をＩｐｅａｋとすると、ピーク電流に対応する磁
気ノイズのピーク強度Ｈｐｅａｋは、下式（１）で示さ
れる。なお、（１）式において、ｋは比例定数である。

【０１７４】Ｈｐｅａｋ＝ｋ・（Ｉｐｅａｋ／ｒ） …（１）距離ｒは、（１）に示したＨｐｅａｋが、ＭＴＪメモリ
セルの磁化特性を考慮して決定された所定強度ｈｐより
も小さくなるように、下記（２）式に従って設計され
る。

【０１７５】Ｈｐｅａｋ＜ｈｐ …（２）（２）式中の所定強度ｈｐは、図４２に示されたマージ
ン分の磁界強度Δｈに相当する。一般的には、マージン
分の磁界強度Δｈは、スイッチング磁界強度ＨSWの２０
％程度に設定される。このように設計することによっ
て、電源配線によって生じる磁気ノイズによってＭＲＡ
Ｍの動作安定性が阻害されることを回避できる。

【０１７６】なお、図１７で示した構成は、電源配線
（電源電圧配線および接地配線）の各々について適用さ
れる。すなわち、接地配線ＧＬの配置についても、接地
配線ＧＬに最も近接したＭＴＪメモリセル中のトンネル
磁気抵抗素子ＴＭＲまでの距離が同様に設計される。

【０１７７】図１８は、電源配線の実施の形態２の変形
例に従う第２の配置例を示すブロック図である。

【０１７８】図１８を参照して、メモリアレイ２の上部
または下部領域を通過させて、メモリアレイ２を横断す
るように電源配線が配置される構成においても、図１７
と同様の構成が適用できる。

【０１７９】この場合においても、各電源配線と最も近
接するトンネル磁気抵抗素子ＴＭＲとの距離ｒに着目し
て、上記（１）および（２）式に従って、各電源配線の
配置レイアウトを設計すればよい。また、実施の形態２
の変形例と実施の形態１およびその変形例に示した構成
とを組合せれば、メモリアレイにおいて電源配線からの
磁気ノイズの影響をさらに抑制することが可能となる。

【０１８０】なお、図１７および図１８には、電源配線
からの磁気ノイズがトンネル磁気抵抗素子ＴＭＲの磁界
容易軸（ＥＡ）方向に作用するように、電源配線が配置
される構成について説明したが、実施の形態２の変形例
の適用はこのような構成に限定されるものではない。す
なわち、各電源配線の配置レイアウトは、電源配線が配
置される方向に関らず、最も近接するトンネル磁気抵抗
素子ＴＭＲとの距離に着目して設計することができる。

【０１８１】［実施の形態３］実施の形態２でも述べた
ように、電源配線からの磁気ノイズは、ピーク電流が流
れる場合に最も大きくなる。一般的に、電源配線に対し
ては、電源変動を抑制するためにデカップル容量が配置
される。電源配線を流れる、ピーク電流のような高周波
電流は、このデカップル容量を通過する。デカップル容
量は、ある程度のキャパシタンスを持たせる必要がある
ことから、比較的広い面積を占有する。したがって、Ｍ
ＲＡＭデバイスの小型化・高集積化の観点から、デカッ
プル容量を効率的に配置することは重要である。

【０１８２】図１９および図２０は、実施の形態３に従
うデカップル容量の第１および第２の配置例をそれぞれ
説明するブロック図である。

【０１８３】図１９を参照して、電源電圧配線ＰＬは、
たとえば列方向に沿って配置されて、電源ノード７に入
力された電源電圧Ｖｃｃを周辺回路５へ伝達する。電源
ノード７および周辺回路５は、電源電圧配線ＰＬが配置
される方向に沿って、メモリアレイ２を挟んで互いに反
対側の領域に配置される。接地ノード８および接地配線
ＧＬは、周辺回路５と同一側の領域に配置される。した
がって、電源電圧配線ＰＬは、電源ノード７およびメモ
リアレイ２の間の領域と、メモリアレイ２の近傍を通過
する領域と、メモリアレイ２および周辺回路５の間の領
域との両方にわたって配置される。

【０１８４】デカップル容量７０は、メモリアレイ２の
近傍を通過する領域を避けて、メモリアレイ２と周辺回
路５との間の領域において、電源電圧配線ＰＬと接地配
線ＧＬとの間に電気的に結合される。周辺回路５での消
費電流に応答して電源電圧配線ＰＬに生じるピーク電流
は、デカップル容量７０よりも先で発生するので、この
ようなピーク電流は、メモリアレイ２に近接した領域で
流れることがなくなる。したがって、デカップル容量を
効率的に配置して、メモリアレイ２における電源配線か
らの磁気ノイズの強度をさらに抑制することが可能とな
る。

【０１８５】電源電圧配線ＰＬは、列方向以外の方向に
沿って配置することも可能であるが、列方向に沿ってビ
ット線ＢＬと同一方向に沿って配置すれば、実施の形態
２と同様に電源配線を配置できるので、電源配線からの
磁気ノイズの悪影響を抑制できる。

【０１８６】図２０を参照して、メモリアレイ２の上部
または下部領域を通過させて、メモリアレイ２を横断す
るように電源配線が配置される構成においても、図１９
と同様の構成が適用できる。

【０１８７】この場合においても、デカップル容量７０
は、メモリアレイ２に近接した領域を避けて、電源電圧
配線ＰＬ上のメモリアレイ２および周辺回路５の間の領
域において、接地配線ＧＬとの間に電気的に結合され
る。このような構成とすることにより、電源配線がメモ
リアレイ２を横断するように配置される構成において
も、図１９の配置と同様の効果を得ることができる。

【０１８８】［実施の形態３の変形例１］図２１および
図２２は、実施の形態３の変形例１に従うデカップル容
量の第１および第２の配置例を示すブロック図である。

【０１８９】図２１を参照して、周辺回路５、電源ノー
ド７、電源電圧配線ＰＬ、接地配線ＧＬおよび接地ノー
ド８の配置は、図１９と同様であるので詳細な説明は繰
り返さない。

【０１９０】実施の形態３の変形例１に従う構成におい
ては、デカップル容量７１は、電源電圧配線ＰＬ上にお
いて、電源ノード７およびメモリアレイ２の間の領域に
対応して設けられ、電源電圧配線ＰＬと接地電圧ＧＮＤ
との間に電気的に結合される。このような構成とするこ
とにより、周辺回路５の消費電流によって生じるピーク
電流は、電源電圧配線ＰＬ上のメモリアレイ２に近接し
た領域を流れることなく、デカップル容量７１によって
除去される。したがって、実施の形態３と同様に、電源
配線からの磁気ノイズによるメモリアレイ２に対する悪
影響をさらに抑制することが可能となる。

【０１９１】図２２を参照して、メモリアレイ２の上部
または下部領域を通過させて、メモリアレイ２を横断す
るように電源配線が配置される構成においても、図２１
と同様の構成が適用できる。

【０１９２】この場合においても、デカップル容量７１
は、メモリアレイ２に近接した領域を避けて、電源電圧
配線ＰＬ上の電源ノード７およびメモリアレイ２の間の
領域に対応して設けられる。このような構成とすること
により、電源配線がメモリアレイ２を横断するように配
置される構成においても、図２１の配置と同様の効果を
得ることができる。

【０１９３】［実施の形態３の変形例２］図２３および
図２４は、実施の形態３の変形例２に従うデカップル容
量の第１および第２の配置例を示すブロック図である。

【０１９４】図２３を参照して、実施の形態３の変形例
２においては、ＭＲＡＭデバイスのレイアウト設計に比
較的余裕がある場合に対応して、実施の形態３およびそ
の変形例１を組合せたデカップル容量の配置が示され
る。すなわち、図２３に示される配置例においては、図
１９および図２１にそれぞれ示されたデカップル容量７
０および７１の両方が配置される。このような構成とす
ることにより、電源電圧配線ＰＬからメモリアレイ２に
作用する磁界ノイズの強度をさらに抑制することが可能
である。

【０１９５】同様に、図２４に示される配置例において
は、メモリアレイ２の上部または下部領域を通過させ
て、メモリアレイ２を横断するように電源配線が配置さ
れる構成において、図２０および図２２にそれぞれ示さ
れたデカップル容量７０および７１の両方が配置され
る。このような構成とすることにより、メモリアレイ２
に作用する電源配線からの磁界ノイズの強度をさらに抑
制することが可能である。

【０１９６】なお、実施の形態３およびその変形例１お
よび２に従うデカップル容量の配置は、実施の形態１お
よび２、ならびにそれらの変形例に従って配置された電
源配線に対して適用することが可能である。この場合に
は、それぞれの実施の形態で説明した効果を合わせて享
受できるので、電源配線からの磁気ノイズがＭＴＪメモ
リセルに対して及ぼす悪影響をより強力に排除して、Ｍ
ＲＡＭデバイスを安定的に動作させることができる。

【０１９７】［実施の形態４］図２５は、実施の形態４
に従うメモリアレイ周辺の構成を示す概念図である。

【０１９８】図２５を参照して、実施の形態４に従う構
成においては、複数のメモリセルＭＣが行列に配置され
たメモリアレイ２の端部の周辺領域１１０を用いて、複
数のダミー磁気抵抗素子ＤＴＭＲが配置される。各ダミ
ー磁気抵抗素子ＤＴＭＲは、メモリセル行およびメモリ
セル列の少なくとも一方に沿って、行状または列状に配
置される。

【０１９９】各ダミー磁気抵抗素子ＤＴＭＲは、メモリ
セルＭＣ中のトンネル磁気抵抗素子ＴＭＲと同様の形状
および構造を有する。すなわち、トンネル磁気抵抗素子
ＴＭＲおよびダミー磁気抵抗素子ＤＴＭＲの各々は、図
４０および図４１に示した構造と同様に、固定された磁
化方向を有する固定磁化層ＦＬと、印加された磁界によ
って更新（書換）可能な磁化方向を有する自由磁化層Ｖ
Ｌと、固定磁化層ＦＬの磁化方向を固定するための反強
磁性体層ＡＦＬとを有する。

【０２００】既に説明したように、各メモリセルＭＣに
おいて、固定磁化層ＦＬの磁化方向１１は固定され、自
由磁化層ＶＬの磁化方向１２は、書込データに応じたデ
ータ書込磁界によって書換えられる。これに対して、ダ
ミー磁気抵抗素子ＤＴＭＲにおいては、自由磁化層ＶＬ
の磁化方向１２ｄは、固定磁化層ＦＬの磁化方向１１ｄ
と同一方向に揃えられる。これらの磁化方向１１ｄおよ
び１２ｄは、これらのダミー磁気抵抗素子ＤＴＭＲに最
も近接して設けられる配線１３によって生じる磁界を打
消す方向に設定される。

【０２０１】たとえば、この近接して設けられる配線１
３が、電源電圧配線ＰＬや接地配線ＧＬ等の電源配線で
ある場合には、これらの配線は一般的にチップの最上層
部分に配置されるため、トンネル磁気抵抗素子ＴＭＲお
よびダミー磁気抵抗素子ＤＴＭＲは、配線１３よりも下
層側に位置することになる。したがって、配線１３から
ダミー磁気抵抗素子ＤＴＭＲに作用する磁界は、図２５
中に点線で示す方向（図２５での左方向）となるため、
ダミー磁気抵抗素子ＤＴＭＲにおける磁化方向１１ｄお
よび１２ｄは、これと反対方向（図２５での右方向）に
設定されている。

【０２０２】このような構成とすることにより、メモリ
アレイ２の周辺部に配置された電源配線等の配線１３か
らのメモリアレイ２に配置されたメモリセルＭＣへの磁
気ノイズを弱めることができる。これにより、各メモリ
セルＭＣの動作安定性が向上する。

【０２０３】また、各メモリセルＭＣにおける固定磁化
層の磁化方向１２と、ダミー磁気抵抗素子ＤＴＭＲにお
ける磁化方向１１ｄ（固定磁化層）および磁化方向１２
（自由磁化層）との各々が揃えられているので、メモリ
セルＭＣの固定磁化層ＦＬを磁化するための工程におい
て、ダミー磁気抵抗素子ＤＴＭＲを同時に磁化すること
ができる。すなわち、ダミー磁気抵抗素子ＤＴＭＲを磁
化する工程を、専用に設ける必要がない。

【０２０４】また、メモリアレイ端部に配置されたダミ
ー磁気抵抗素子ＤＴＭＲによって、メモリアレイ端部に
おける磁界の不連続性を避けることができ、メモリアレ
イ２端部領域に配置されたメモリセルＭＣの動作マージ
ンを損なうことがない。また、ダミー磁気抵抗素子ＤＴ
ＭＲと、トンネル磁気抵抗素子ＴＭＲとが同様の形状お
よび構造を有するので、専用の製造工程を設けることな
く、これらのダミー磁気抵抗素子ＤＴＭＲを製造でき
る。

【０２０５】さらに、メモリアレイ２の端部での加工形
状の不連続性を避けることができるので、当該端部にお
いてトンネル磁気抵抗素子ＴＭＲの形状が不均一化する
ことを防止できる。同様に、配線群についても加工形状
の不連続性を確保するために、選択的なデータ書込を実
行する必要のないダミー磁気抵抗素子に対しても、ライ
トワード線ＷＷＬに相当するダミーライトワード線ＤＷ
ＷＬと、ビット線ＢＬに相当するダミービット線ＤＢＬ
とがそれぞれ配置される。

【０２０６】［実施の形態４の変形例］図２６は、実施
の形態４の変形例に従うメモリアレイ周辺の構成を示す
概念図である。

【０２０７】図２６を参照して、実施の形態４の変形例
に従う構成においては、メモリアレイ２端部の周辺領域
１１０において、ダミー磁気抵抗素子ＤＴＭＲに代え
て、ダミー磁性体２６が配置される点で異なる。ダミー
磁性体２６は、固定された磁化方向を有する磁性体を含
むが、当該磁性体は、各メモリセルＭＣ中のトンネル磁
気抵抗素子ＴＭＲと同様の形状および構造を有していな
い。たとえば、ダミー磁性体２６は、トンネル磁気抵抗
素子ＴＭＲ中の反強磁性体層ＡＦＬに相当する磁性体に
よって形成することが可能である。このように、トンネ
ル磁気抵抗素子ＴＭＲと異なる形状および構造のダミー
磁性体２６を周辺領域に配置した場合においても、実施
の形態４と同様に、メモリアレイ２の周辺部に配置され
た電源配線等の配線１３からのメモリアレイ２に配置さ
れたメモリセルＭＣへの磁気ノイズを弱めることができ
る。これにより、各メモリセルＭＣの動作安定性が向上
する。

【０２０８】［実施の形態５］図２７は、実施の形態５
に従うメモリアレイ周辺の構成を示す概念図である。

【０２０９】図２７を参照して、実施の形態５に従う構
成においては、メモリアレイ２の外部領域において、イ
ンダクタンス素子を構成するための配線１３０が配置さ
れる。配線１３０は、たとえば周辺回路５部分に設けら
れる。また、メモリアレイ２端部の周辺領域１１０に、
実施の形態４またはその変形例と同様にダミー磁気抵抗
素子ＤＴＭＲもしくはダミー磁性体２６を配置すること
によって、メモリアレイ２に配置されたメモリセルＭＣ
への磁気ノイズを弱めることができる。配線１３０は、
各メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲと同
様の形状および構造を有する磁性体ＩＴＭＲと電気的に
結合されている。

【０２１０】図２８は、インダクタンス素子の構造を説
明するための断面図である。図２８には、メモリアレイ
２におけるメモリセルＭＣ部分に対応する断面図と、周
辺回路５における配線１３０の断面図とが比較される。

【０２１１】図２８を参照して、メモリアレイ２におい
ては、半導体基板ＳＵＢ上にアクセストランジスタＡＴ
Ｒが形成される。アクセストランジスタＡＴＲは、ｎ型
領域であるソース／ドレイン領域３２および３４と、ゲ
ート３３とを有する。ソース／ドレイン領域３２は、コ
ンタクトホール３５に形成される金属膜を介して、基準
電圧配線ＳＬと電気的に結合される。リードワード線Ｒ
ＷＬは、ゲート層において、ゲート３３同士を接続する
配線として設けられる。

【０２１２】ライトワード線ＷＷＬは、基準電圧配線Ｓ
Ｌの上層に設けられた金属配線層に形成される。トンネ
ル磁気抵抗素子ＴＭＲは、ライトワード線ＷＷＬの上層
側に配置されストラップ３７およびコンタクトホール３
６に形成された金属膜を介して、アクセストランジスタ
ＡＴＲのソース／ドレイン領域３４と電気的に結合され
る。ストラップ３７は、トンネル磁気抵抗素子ＴＭＲを
アクセストランジスタＡＴＲと電気的に結合するために
設けられ、導電性の物質で形成される。ビット線ＢＬ
は、トンネル磁気抵抗素子ＴＭＲと電気的に結合され
て、トンネル磁気抵抗素子ＴＭＲの上層側に設けられ
る。

【０２１３】これに対して、周辺回路５において、ビッ
ト線ＢＬと同一配線層に形成された配線１３０は、コン
タクトホール３９に形成された金属膜を介して、磁性体
ＩＴＭＲと電気的に結合される。磁性体ＩＴＭＲは、メ
モリアレイ２におけるトンネル磁気抵抗素子ＴＭＲと同
一層に形成され、かつ同一の形状および構造を有するも
のとする。このため、これらの磁性体ＩＴＭＲは、特別
な製造工程を設けることなく、メモリセルＭＣの製造工
程において同時に製造することが可能である。

【０２１４】再び図２７を参照して、配線１３０と接続
された磁性体ＩＴＭＲにおいて、固定磁化層の磁化方向
１１ｉと自由磁化層の磁化方向１２ｉとは同一方向に揃
っている。これらの磁化方向１１ｉおよび１２ｉを、ト
ンネル磁気抵抗素子ＴＭＲにおける固定磁化層の磁化方
向１１と同一方向に揃えることにより、磁性体ＩＴＭＲ
を磁化するための専用工程を設ける必要がなくなる。

【０２１５】このように、配線１３０およびこれと結合
された少なくとも１個の磁性体ＩＴＭＲとによって構成
されたインダクタンス素子３１は、回路素子として、あ
るいは、動作電圧を供給するための電源配線に直列に接
続して、電源投入時等に生じる突入電流等のピーク電流
を抑制するために用いることができる。

【０２１６】さらに、インダクタンス素子３１を構成す
る配線１３０を流れる電流は、当該電流によって生じる
磁界が磁性体ＩＴＭＲの自由磁化層の磁化方向１２ｉを
書換るためのしきい値よりも小さくなるように設定して
おけば、インダクタンス素子３１のインダクタンス値を
安定的に維持できる。

【０２１７】［実施の形態６］実施の形態６において
は、電源配線およびデータ書込電流が流れる配線の好ま
しい配置関係について説明する。

【０２１８】図２９は、実施の形態６に従うビット線お
よび電源配線の配置を示す概念図である。

【０２１９】図２９を参照して、メモリアレイ２に行列
状に配置されたメモリセルＭＣに対して、メモリセル列
にそれぞれ対応してビット線ＢＬが配置され、メモリセ
ル行にそれぞれ対応してライトワード線ＷＷＬが配置さ
れる。既に説明したように、ビット線ＢＬには、トンネ
ル磁気抵抗素子ＴＭＲの磁化容易軸方向に沿った磁界を
発生するためのデータ書込電流が流され、ライトワード
線ＷＷＬに対しては、トンネル磁気抵抗素子ＴＭＲの磁
化困難軸方向に沿った磁界を発生するためのデータ書込
電流が流される。すなわち、ビット線ＢＬは、トンネル
磁気抵抗素子ＴＭＲの磁化困難軸方向ＨＡに沿って配置
され、ライトワード線ＷＷＬはトンネル磁気抵抗素子Ｔ
ＭＲの磁化容易軸方向ＥＡに沿った方向に配置される。
ビット線ＢＬは、各メモリセル列において、複数に分割
されて配置される。たとえば、第１番目のメモリセル列
に対応して、ビット線ＢＬ１１，ＢＬ２１，ＢＬ３１，
…が分割して配置される。

【０２２０】同一のメモリセル列に対応して設けられる
複数のビット線に対応して、ビット線ＢＬと平行に配置
された１組の電源電圧配線ＰＬおよび接地配線ＧＬが設
けられる。電源電圧配線ＰＬおよび接地配線ＧＬは、そ
の長手方向に沿って隣接するビット線ＢＬ１１，ＢＬ２
１，ＢＬ３１，…によって共有される。電源電圧配線Ｐ
Ｌは、その一端側において、電源電圧Ｖｃｃを供給する
電源ノード７と電気的に結合され、接地配線ＧＬは、そ
の一端側において、接地電圧ＧＮＤを供給する接地ノー
ド８と電気的に結合される。選択メモリセルへデータ書
込磁界を印加するビット線ＢＬ、ビット線ＢＬへデータ
書込電流を供給するための電源電圧配線ＰＬおよび接地
配線ＧＬよりも、トンネル磁気抵抗素子ＴＭＲに近接し
て配置されている。

【０２２１】さらに、各ビット線ＢＬの一端側および他
端側にそれぞれ対応して、ビット線ドライバが配置され
る。たとえば、ビット線ＢＬ１１の一端側および他端側
にそれぞれ対応してビット線ドライバＢＤＶａ１１およ
びＢＤＶｂ１１が配置され、ビット線ＢＬ２１の一端側
および他端側にそれぞれ対応してビット線ドライバＢＤ
Ｖａ２１およびＢＤＶｂ２１が配置され、ビット線ＢＬ
３１の一端側および端側にそれぞれ対応して、ビット線
ドライバＢＤＶａ３１およびＢＤＶｂ３１が配置され
る。以下においては、ビット線ＢＬの一端側に対応して
設けられるビット線ドライバＢＤＶａ１１，ＢＤＶａ２
１，ＢＤＶａ３１，…をビット線ドライバＢＤＶａとも
総称し、ビット線ＢＬの他端側にそれぞれ対応して設け
られるビット線ドライバＢＤＶｂ１１，ＢＤＶｂ２１，
ＢＤＶｂ３１，…をビット線ドライバＢＤＶｂとも総称
する。

【０２２２】図３０は、図２９に示されたビット線ドラ
イバの構成を示す回路図である。図３０を参照して、ビ
ット線ドライバＢＤＶａは、ビット線ＢＬの一端側に相
当するノードＮａおよび電源電圧配線ＰＬの間に電気的
に結合されるＰチャネルＭＯＳトランジスタ４１と、ノ
ードＮａおよび接地配線ＧＬの間に電気的に結合される
ＮチャネルＭＯＳトランジスタ４２と、対応する列選択
線ＣＳＬおよび書込データＤＩＮのＮＡＮＤ論理演算結
果を出力する論理ゲート４４と、書込データＤＩＮおよ
び対応する列選択線の反転レベル／ＣＳＬのＮＯＲ論理
演算結果を出力する論理ゲート４６とを有する。論理ゲ
ート４４の出力はトランジスタ４１のゲートへ入力さ
れ、論理ゲート４６の出力はトランジスタ４２のゲート
へ入力される。列選択線ＣＳＬは、対応するメモリセル
列が選択された場合にＨレベルへ活性化され、それ以外
の場合にＬレベルへ非活性化される。

【０２２３】ビット線ドライバＢＤＶｂは、ビット線Ｂ
Ｌの他端側に相当するノードＮｂおよび電源電圧配線Ｐ
Ｌの間に電気的に結合されるＰチャネルＭＯＳトランジ
スタ５１と、ノードＮｂおよび接地配線ＧＬの間に電気
的に結合されるＮチャネルＭＯＳトランジスタ５２と、
対応する列選択線ＣＳＬおよび反転された書込データ／
ＤＩＮのＮＡＮＤ論理演算結果を出力する論理ゲート５
４と、反転された書込データ／ＤＩＮおよび対応する列
選択線の反転レベル／ＣＳＬのＮＯＲ論理演算結果を出
力する論理ゲート５６とを有する。論理ゲート５４の出
力はトランジスタ５１のゲートへ入力され、論理ゲート
５６の出力はトランジスタ５２のゲートへ入力される。

【０２２４】したがって、選択列（列選択線ＣＳＬ＝Ｈ
レベル）においては、ビット線ドライバＢＤＶａおよび
ＢＤＶｂが活性化される。書込データＤＩＮのレベルに
応じて、活性化されたビット線ドライバＢＤＶａは、電
源電圧配線ＰＬおよび接地配線ＧＬの一方を選択的にノ
ードＮａと接続し、活性化されたビット線ドライバＢＤ
Ｖｂは、電源電圧配線ＰＬおよび接地配線ＧＬの他方を
選択的にノードＮｂと接続する。

【０２２５】一方、非選択列（列選択線ＣＳＬ＝Ｌレベ
ル）においては、ビット線ドライバＢＤＶａは非活性さ
れて、ノードＮａを電源電圧配線ＰＬおよび接地配線Ｇ
Ｌのいずれとも接続せず、ビット線ドライバＢＤＶｂは
非活性化されて、ノードＮｂを電源電圧配線ＰＬおよび
接地配線ＧＬのいずれとも接続しない。

【０２２６】再び図２９を参照して、一例として、ビッ
ト線ＢＬ２１に対応するメモリセルがデータ書込対象に
選択され、データ書込電流の方向がビット線ドライバＢ
ＤＶａ２１からＢＤＶｂ２１へ向かう方向となる書込デ
ータが与えられた場合の動作について説明する。

【０２２７】この場合には、ビット線ドライバＢＤＶａ
２１およびＢＤＶｂ２１が活性化され、その他のビット
線ドライバは非活性化される。したがって、データ書込
電流は、電源ノード７〜電源電圧配線ＰＬ（ビット線Ｂ
Ｌ１１対応領域）〜ビット線ドライバＢＤＶａ２１〜ビ
ット線ＢＬ２１〜ビット線ドライバＢＤＶｂ２１〜接地
配線ＧＬ（ビット線ＢＬ２１対応領域およびビット線Ｂ
Ｌ１１領域）〜接地ノード８の経路を流れる。

【０２２８】したがって、ビット線ＢＬ１１対応領域に
おいて、電源電圧配線ＰＬおよび接地配線ＧＬのそれぞ
れにおける電流方向は互いに反対であるので、図１０
（ａ），（ｂ）で説明したのと同様に、これらの配線か
らトンネル磁気抵抗素子ＴＭＲに対して発生する磁界は
互いに打消し合う。すなわち、同じ組を成す電源電圧配
線ＰＬおよび接地配線ＧＬは、図１０（ａ）に示される
ように同一配線層を用いて左右方向に並べて配置するこ
とも、図１０（ｂ）に示されるように異なる配線層を用
いて上下方向に重なるように配置することも可能であ
る。

【０２２９】また、ビット線ＢＬ２１を流れるデータ書
込電流と、ビット線ＢＬ２１対応領域における接地配線
ＧＬの通過電流とも、互いに反対方向であるので、非選
択メモリセルに対して、両者からそれぞれ作用する磁界
は互いに打ち消し合う。さらに、ビット線ＢＬ３１以降
の領域においては、ビット線ＢＬ，電源電圧配線ＰＬお
よび接地配線ＧＬの両方に電流が流れないので、磁界ノ
イズは発生しない。

【０２３０】このような構成とすることにより、選択列
のビット線ＢＬに供給されるデータ書込電流の電流経路
に含まれる配線群からの非選択メモリセルへの磁界ノイ
ズを軽減させて、ＭＲＡＭデバイスの動作信頼性を向上
させることができる。

【０２３１】［実施の形態６の変形例１］実施の形態６
の変形例１においては、ビット線ドライバの構成を簡素
化するための構成について説明する。

【０２３２】図３１は、実施の形態６の変形例１に従う
ビット線および電源配線の配置を示す概念図である。

【０２３３】図３１を参照して、実施の形態６の変形例
１に従う構成においては、電源電圧配線ＰＬおよび接地
配線ＧＬに代えて、書込電流配線ＷＣＬおよび／ＷＣＬ
が配置される。書込電流配線ＷＣＬに対応して、電源ス
イッチ回路１００が配置され、書込電流配線／ＷＣＬに
対応して電源スイッチ回路１０５が設けられる。電源ス
イッチ回路１００は、書込データＤＩＮに応じて、電源
電圧Ｖｃｃおよび接地電圧ＧＮＤの一方と書込電流配線
ＷＣＬとを接続し、電源スイッチ回路１０５は、書込デ
ータの反転レベル／ＤＩＮに応じて、電源電圧Ｖｃｃお
よび接地電圧ＧＮＤの他方と書込制御配線／ＷＣＬとを
接続する。したがって、書込電流配線ＷＣＬおよび／Ｗ
ＣＬは、書込データＤＩＮに応じて、電源電圧Ｖｃｃお
よび接地電圧ＧＮＤの一方ずつと相補的に接続される。

【０２３４】さらに、ビット線ドライバＢＤＶａ１１〜
ＢＤＶａ３１，…に代えてビット線ドライバＢＤＶａ′
１１〜ＢＤＶａ′３１，…が配置され、ビット線ドライ
バＢＤＶｂ１１〜ＢＤＶｂ３１，…に代えてビット線ド
ライバＢＤＶｂ′１１〜ＢＤＶｂ′３１，…がそれぞれ
設けられる。以下においては、ビット線ドライバＢＤＶ
ａ′１１〜ＢＤＶａ′３１，…をビット線ドライバＢＤ
Ｖａ′とも総称し、ビット線ドライバＢＤＶｂ′１１〜
ＢＤＶｂ′３１，…をビット線ドライバＢＤＶｂ′とも
総称する。その他の部分の構成については、図２９に示
した実施の形態６に従う構成と同様であるので詳細な説
明は繰返さない。

【０２３５】図３２は、図３１に示されたビット線ドラ
イバの構成を示す回路図である。図３２を参照して、ビ
ット線ドライバＢＤＶａ′は、書込電流配線ＷＣＬおよ
びノードＮａ（ビット線ＢＬの一端側）の間に電気的に
結合されたＮチャネルＭＯＳトランジスタ８１を有す
る。ビット線ドライバＢＤＶｂ′は、ノードＮｂ（ビッ
ト線ＢＬの他端側）および書込電流配線／ＷＣＬの間に
電気的に結合されたＮチャネルＭＯＳトランジスタ８２
を有する。トランジスタ８１および８２の各ゲートは、
対応する列選択線ＣＳＬと接続される。

【０２３６】実施の形態６の変形例１に従う構成におい
ては、電源スイッチ回路１００および１０５によって、
書込電流配線ＷＣＬ，／ＷＣＬを電源電圧Ｖｃｃおよび
接地電圧ＧＮＤと選択的に接続できるため、ビット線ド
ライバＢＤＶａ′およびＢＤＶｂ′において、書込デー
タに応じた書込電流配線ＷＣＬおよび／ＷＣＬの間の選
択を行なう必要がない。すなわち、各ビット線ドライバ
ＢＤＶａ′，ＢＤＶｂ´において、書込電流配線ＷＣＬ
および／ＷＣＬのいすれかを固定的に選択できる。した
がって、各ビット線ドライバを、トランジスタゲートの
みで構成することができ、その構成を簡素化することが
できる。この結果、回路面積が小型化され、ＭＲＡＭデ
バイスを搭載したチップの小型化を図ることができる。

【０２３７】再び図３１を参照して、ビット線ＢＬ２１
に対応するメモリセルがデータ書込対象に選択され、デ
ータ書込電流の方向がビット線ドライバＢＤＶａ２１か
らＢＤＶｂ２１へ向かう方向となる書込データが与えら
れた場合において、書込電流配線ＷＣＬ，／ＷＣＬおよ
び選択されたビット線ＢＬ２１を流れる電流の方向は、
図２９での電源電圧配線ＰＬ，接地配線ＧＬおよび選択
されたビット線ＢＬ２１のそれぞれと同様となる。ま
た、書込データのレベルが反対である場合には、電源ス
イッチ回路１００，１０５によって、書込電流配線ＷＣ
Ｌ，／ＷＣＬと電源電圧Ｖｃｃ，接地電圧ＧＮＤとの間
の接続関係が入れ替えられるので、電源電圧配線ＰＬ，
接地配線ＧＬおよび選択されたビット線ＢＬ２１のそれ
ぞれに、上記とは逆方向に電流を流すことができる。

【０２３８】したがって、実施の形態６の変形例１に従
う構成においても、実施の形態６に従う構成と同様に、
選択列のビット線ＢＬに供給されるデータ書込電流の電
流経路に含まれる配線群からの非選択メモリセルへの磁
界ノイズを軽減させて、ＭＲＡＭデバイスの動作信頼性
を向上させることができる。

【０２３９】［実施の形態６の変形例２］実施の形態６
の変形例２においては、実施の形態６に従う構成におい
て、電源電圧配線ＰＬおよび接地配線ＧＬの両端を電源
ノードおよび接地ノードとそれぞれ接続する構成につい
て説明する。

【０２４０】図３３は、実施の形態６の変形例２に従う
ビット線および電源配線の配置を示す概念図である。

【０２４１】図３３を参照して、実施の形態６の変形例
２に従う構成においては、電源電圧配線ＰＬがその両端
において電源電圧Ｖｃｃを供給する電源ノード７ａおよ
び７ｂとそれぞれ接続される点と、接地配線ＧＬがその
両端において接地電圧ＧＮＤを供給する接地ノード８ａ
および８ｂとそれぞれ接続される点で、実施の形態６に
従う構成と異なる。その他の部分の構成については、図
２９に示した実施の形態６に従う構成と同様であるの
で、詳細な説明は繰返さない。

【０２４２】図３３においても、ビット線ＢＬ２１に対
応するメモリセルがデータ書込対象に選択され、データ
書込電流の方向がビット線ドライバＢＤＶａ２１からＢ
ＤＶｂ２１へ向かう方向となる書込データが与えられた
場合の動作が代表的に示される。このような場合には、
電源ノード７ａから供給される電流Ｉ１および電源ノー
ド７ｂから供給される電流Ｉ２の和である（Ｉ１＋Ｉ
２）が、ビット線ＢＬ２１上をデータ書込電流として流
れる。このように供給されたデータ書込電流（Ｉ１＋Ｉ
２）は、接地配線ＧＬ上において、接地ノード８ａへの
電流Ｉ１および接地ノード８ｂへの電流Ｉ２に分配され
る。

【０２４３】したがって、ビット線ＢＬ１１対応領域に
おいては、電源電圧配線ＰＬおよび接地配線ＧＬ上を、
同一レベルの電流Ｉ１が互いに反対方向に流れる。さら
に、ビット線ＢＬ３１以降の対応領域においては、電源
電圧配線ＰＬおよび接地配線ＧＬ上を、同一レベル電流
Ｉ２が互いに反対方向に流れる。したがって、電源電圧
配線ＰＬおよび接地配線ＧＬのこれらの領域に対応する
部分から発生される同程度の強度の磁界ノイズは、メモ
リセルＭＣ部分において互いに打消し合う方向に作用す
る。

【０２４４】一方、ビット線ＢＬ２１対応領域において
は、ビット線ＢＬ２１および接地配線ＧＬのそれぞれに
は図２９で説明したのと同様の電流が流され、さらに、
電源電圧配線ＰＬ２には、接地配線ＧＬを流れる電流Ｉ
１とは反対方向に、電流Ｉ２が流される。したがって、
実施の形態６の変形例２に従う構成においては、選択ビ
ット線に対応する領域においても、電源電圧配線ＰＬお
よび接地配線ＧＬからそれぞれ生じる磁気ノイズ同士を
メモリセルＭＣ部分で打ち消すことができる。この結
果、実施の形態６の変形例２に従う構成においては、実
施の形態６に示した構成例の効果に加えて、選択ビット
線に対応する領域における磁気ノイズをさらに軽減し
て、ＭＲＡＭデバイスの動作信頼性をさらに向上でき
る。

【０２４５】［実施の形態６の変形例３］実施の形態６
の変形例３においては、実施の形態６の変形例１に示し
た、書込電流配線ＷＣＬおよび／ＷＣＬに対して、実施
の形態６の変形例２に示した構成と同様に、その両端に
それぞれ対応して電源接地回路を配置する構成について
説明する。

【０２４６】図３４は、実施の形態６の変形例３に従う
ビット線および電源配線の配置を示す概念図である。

【０２４７】図３４を参照して、実施の形態６の変形例
３に従う構成は、書込電流配線ＷＣＬの両端にそれぞれ
対応して電源スイッチ回路１００ａおよび１００ｂが配
置され、書込電流配線／ＷＣＬの両端にそれぞれ対応し
て電源スイッチ回路１０５ａおよび１０５ｂが配置され
る点で、図３１に示した実施の形態６の変形例１に従う
構成と異なる。電源スイッチ回路１００ａおよび１００
ｂの各々は、電源スイッチ回路１００と同様に動作し、
電源スイッチ回路１０５ａおよび１０５ｂの各々は、電
源スイッチ回路１０５と同様に動作する。したがって、
書込電流配線ＷＣＬおよび／ＷＣＬは、図３３に示され
たその両端を電源電圧Ｖｃｃと結合された電源電圧配線
ＰＬおよびその両端を接地電圧ＧＮＤと接続された接地
配線ＧＬの一方ずつと同等に作用する。

【０２４８】したがって、実施の形態６の変形例３に従
う構成においては、実施の形態６の変形例２と同様の効
果に加えて、各ビット線ドライバＢＤＶａ′およびＢＤ
Ｖｂ′の構成を簡素化して、チップ面積の小型化を図る
ことができる。

【０２４９】［実施の形態６の変形例４］実施の形態６
の変形例４においては、１組の電源電圧配線ＰＬおよび
接地配線ＧＬが、複数のメモリセル列に対応して配置さ
れる構成が示される。

【０２５０】図３５は、実施の形態６の変形例４に従う
ビット線および電源配線の配置を示す概念図である。

【０２５１】図３５を参照して、実施の形態６の変形例
４に従う構成においては、１組の電源電圧配線ＰＬおよ
び接地配線ＧＬは、複数のメモリセル列ごとに配置され
る。たとえば図３５においては、２個のメモリセル列に
対応して１組の電源電圧配線ＰＬおよび接地配線ＧＬが
配置されている。図３５に示された１組の電源電圧配線
ＰＬおよび接地配線ＧＬに対応付けられるビット線ＢＬ
１１〜ＢＬ３１…，ＢＬ１２〜ＢＬ３２…にそれぞれ対
応するビット線ドライバＢＤＶａ１１，ＢＤＶｂ１１〜
ＢＤＶａ３１，ＢＤＶｂ３１…およびＢＤＶａ１２，Ｂ
ＤＶｂ１２〜ＢＤＶａ３２，ＢＤＶｂ３２…の各々は、
共通の電源電圧配線ＰＬおよび接地配線ＧＬからデータ
書込電流の供給を受ける。すなわち、電源電圧配線ＰＬ
および接地配線ＧＬは、その長手方向に沿って隣接する
ビット線間のみならず、その幅方向に沿って隣接するビ
ット線間で共有する構成とすることもできる。

【０２５２】このような構成とすることにより、実施の
形態６に従う構成と同様の磁気ノイズ軽減効果を享受し
た上で、電源電圧配線ＰＬおよび接地配線ＧＬの配置本
数を削減できる。

【０２５３】実施の形態６の変形例１から３にそれぞれ
示した構成においても同様に、複数のメモリセル列ごと
に１組の電源電圧配線ＰＬおよび接地配線ＧＬを配置す
ることができる。また、このような構成において、各メ
モリセル列においてビット線ＢＬを分割しない構成とす
ることも可能である。

【０２５４】さらに、図２９、図３３、図３４等に示し
た構成において、電源ノード７，７ａ，７ｂと電源電圧
配線ＰＬとの間に、一定電流を供給するための電流源回
路を設け、電源電圧配線ＰＬへの電源電圧Ｖｃｃの供給
が、当該電流源回路を介して実行される構成としてもよ
い。これにより、データ書込電流を所定レベルへ安定的
に維持できる。

【０２５５】また、実施の形態６およびその変形例にお
いては、ビット線ＢＬを流れるデータ書込電流を供給す
るための電源電圧配線ＰＬおよび接地配線ＧＬの配置を
示したが、同様の構成をライトワード線ＷＷＬを流れる
データ書込電流を供給するための電源電圧配線ＰＬおよ
び接地配線ＧＬの配置へも同様に適用できる。ただし、
ライトワード線ＷＷＬ上のデータ書込電流は書込データ
レベルにかかわらず一定方向とすればよいので、たとえ
ば、各ライトワード線の一端側は単に接地配線ＧＬと接
続するだけでよく、その他端側において、行選択結果に
応じて電源電圧配線ＰＬと当該他端とを接続するトラン
ジスタスイッチを設ければよい。

【０２５６】［実施の形態７］実施の形態７において
は、メモリアレイ２に対する電源配線の効果的な配置を
説明する。

【０２５７】図３６は、実施の形態７に従う電源配線の
第１の配置例を説明するブロック図である。

【０２５８】図３６を参照して、実施の形態７に従う構
成においては、図１等に示された複数のメモリセルが配
置されたメモリアレイは、バンクＢＡａおよびＢＡｂに
分割される。さらに、バンクＢＡａに対応する周辺回路
５ａおよびバンクＢＡｂに対応する周辺回路５ｂとが配
置される。バンクＢＡａおよびＢＡｂは、選択的にデー
タ書込対象とされ、両者が同時にデータ書込対象となる
可能性はないものとする。

【０２５９】周辺回路５ａに対して電源電圧Ｖｃｃおよ
び接地電圧ＧＮＤをそれぞれ供給するための電源電圧配
線ＰＬａおよび接地配線ＧＬａは、バンクＢＡｂに対応
する領域を用いて配置される。すなわち、電源ノード７
ａおよび接地ノード８ａは、周辺回路５ａから見てバン
クＢＡｂ側に配置される。

【０２６０】同様に、周辺回路５ｂに対して電源電圧Ｖ
ｃｃおよび接地電圧ＧＮＤをそれぞれ供給するための電
源電圧配線ＰＬｂおよび接地配線ＧＬｂは、バンクＢＡ
ａに対応する領域を用いて配置される。すなわち、電源
ノード７ｂおよび接地ノード８ｂは、周辺回路５ｂから
見てバンクＢＡａ側に配置される。

【０２６１】このような構成とすることにより、バンク
ＢＡａに対するデータ書込が実行されている期間中にお
いて、データ書込電流を供給するための電源電圧配線Ｐ
Ｌａおよび接地配線ＧＬａから生じる磁気ノイズは、デ
ータ書込動作が非実行であるバンクＢＡｂに対応する領
域でのみ発生する。したがって、データ書込動作中のバ
ンクＢＡａにおいて、データ書込マージンを低下させる
ような磁気ノイズが影響することがない。

【０２６２】同様に、バンクＢＡｂに対するデータ書込
が実行されている期間中において、データ書込電流を供
給するための電源電圧配線ＰＬｂおよび接地配線ＧＬｂ
から生じる磁気ノイズは、データ書込動作が非実行であ
るバンクＢＡａに対応する領域でのみ発生する。したが
って、データ書込動作中のバンクＢＡｂにおいて、デー
タ書込マージンを低下させるような磁気ノイズが影響す
ることがない。

【０２６３】このような構成とすることにより、データ
書込動作時における非選択メモリセルでの誤書込発生を
防止して、ＭＲＡＭデバイスの動作信頼性を向上でき
る。

【０２６４】図３７は、実施の形態７に従う電源配線の
配置の第２の例を示すブロック図である。

【０２６５】図３７を参照して、周辺回路５ａに対して
動作電圧を供給するための電源電圧配線ＰＬａおよび接
地配線ＧＬａは、バンクＢＡｂの近傍領域に配置しても
よい。同様に、周辺回路５ｂに対して動作電圧を供給す
るための電源電圧配線ＰＬｂおよび接地配線ＧＬｂをバ
ンクＢＡａの近傍領域に配置してもよい。このような構
成としても、図３６に示した構成と同様に、データ書込
動作における非選択メモリセルでの誤書込発生を防止し
て、ＭＲＡＭデバイスの動作信頼性を向上できる。

【０２６６】なお、図３４および図３５においては、メ
モリアレイが相補的にデータ書込対象となる２個のバン
クに分割される場合を例示したが、本願発明の適用はこ
のような場合に限定されるものではない。すなわち、メ
モリアレイが３以上の任意の複数個に分割される構成に
おいても、それぞれのバンクに対応する電源配線を、当
該バンクおよび当該バンクと同時にデータ書込対象とな
る可能性のある他のバンクを除いた残りのバンクに対応
する領域を用いて配置する構成とすれば、同様の効果を
享受することができる。

【０２６７】また、電源配線の配置は、図３６および３
７での例示に限られず、実施の形態１から３およびそれ
らの変形例に従った配置とすることも可能である。

【０２６８】［実施の形態８］ＭＲＡＭデバイスにおい
ては、各メモリセルへのデータ書込磁界を発生するため
の２種類の配線（本実施の形態におけるビット線ＢＬお
よびライトワード線ＷＷＬ）を設ける必要がある。これ
らの２種類の配線には、データ書込時には必然的にデー
タ書込電流が流されるので、これらの２種類の配線から
隣接する非選択メモリセルへ作用する磁気ノイズは、定
常的なノイズとなる。したがって、これらの配線を除く
他の配線を、上記定常的ノイズを考慮して配置すれば、
非選択メモリセルにおけるデータ誤書込を有効に防止で
きる。

【０２６９】図３８は、非選択メモリセルに印加される
定常的ノイズを説明する概念図である。

【０２７０】図３８を参照して、データ書込時には、書
込データに応じて、選択メモリセルへ対して動作点１２
０あるいは１２１に相当するデータ書込磁界が印加され
る。動作点１２０，１２１は、図４２で説明したアステ
ロイド特性線の外側領域にマージンを有するように設計
されている。

【０２７１】一方、隣接行のライトワード線ＷＷＬおよ
び隣接列のビット線ＢＬの両方にデータ書込電流が流さ
れ、すなわちデータ誤書込が最も懸念される非選択メモ
リセルに印加される定常的ノイズは、符号１２２で示さ
れる点に相当するものとする。符号１２２で示された点
とアステロイド特性線との間の縦軸および横軸にそれぞ
れ沿った距離ΔＭｈおよびΔＭｅは、当該非選択メモリ
セルにおける、磁化困難軸方向および磁化容易軸方向に
沿ったデータ誤書込の発生に対するマージン（以下、
「残り磁界マージン」とも称する）を示している。

【０２７２】すなわち、当該非選択メモリセルに対し
て、さらに、残り磁界マージンΔＭｈを超えて磁化困難
軸方向の磁気ノイズが印加されれば、誤書込が発生して
しまう。同様に、当該非選択メモリセルに対して、さら
に、残り磁界マージンΔＭｅを超えて磁化容易軸方向の
磁気ノイズが印加されれば、誤書込が発生してしまう。
両方向の磁気ノイズが重畳されて印加された場合には、
それぞれが残り磁界マージンΔＭｅ，ΔＭｈを超えてい
なくても誤書込が発生してしまうおそれがあるが、この
ようにして示された残り磁界マージンΔＭｅおよびΔＭ
ｈは、各メモリセルＭＣが、磁化困難軸および磁化容易
軸のいずれの方向に沿った磁気ノイズに対して相対的に
弱いかを判断する尺度として用いることが可能である。

【０２７３】したがって、各メモリセルへのデータ書込
磁界を発生するためのビット線ＢＬおよびライトワード
線ＷＷＬを除く他の導電性の配線のうちのメモリセルＭ
Ｃ（すなわちトンネル磁気抵抗素子ＴＭＲ）との距離が
最も短い配線（以下、「最近接配線」との称する）の配
置方向を、当該最近接配線からの磁気ノイズの方向が残
りマージンΔＭｅ、ΔＭｈの大きい方と一致するように
設ければ、非選択メモリセルにおけるデータ誤書込の発
生を効果的に防止することができる。

【０２７４】特に、トンネル磁気抵抗素子ＴＭＲの形状
は、その磁化特性を安定させるために細長形状に設計さ
れるので、磁化容易軸に沿った磁界を発生するためのビ
ット線ＢＬの配線ピッチが磁化容易軸に沿った磁界を発
生するためのライトワード線ＷＷＬの配線ピッチとの間
には差異が生じる。すなわち、図３８で示したような残
り磁界マージンΔＭｈ，ΔＭｅの大小は、これらの配線
ピッチから推察することができる。具体的には、ビット
線ＢＬおよびライトワード線ＷＷＬの配線ピッチが小さ
い一方から生じる磁界の方向において、残り磁界マージ
ンは小さいものと考えられる。したがって、最近接の配
線の配置方向を、ビット線ＢＬおよびライトワード線配
線ピッチが大きい方と同一方向に沿って、すなわち平行
に設計すればよい。

【０２７５】一般的には、トンネル磁気抵抗素子ＴＭＲ
の長辺方向がその磁化容易軸方向と一致するように設計
されるので、この場合には、磁化容易軸に沿った磁界を
発生するためのビット線ＢＬの配線ピッチは、磁化容易
軸に沿った磁界を発生するためのライトワード線ＷＷＬ
の配線ピッチよりも大きくなる。したがって、最近接配
線は、ビット線ＢＬと平行に配置することが望ましい。
あるいは、両者の配線ピッチの関係が逆転する場合に
は、最近接配線は、ライトワード線ＷＷＬと平行に配置
することが望ましい。

【０２７６】さらに、最近接の配線のみならず、電源配
線等の比較的通過電流が大きい配線についても、その配
置方向を同様に設計することが望ましい。

【０２７７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０２７８】

【発明の効果】請求項１から４に記載の薄膜磁性体記憶
装置は、第１および第２の電源配線の発生する磁界がメ
モリアレイにおいて互いに打ち消し合うので、電源配線
からの磁気ノイズによるデータ誤書込および動作マージ
ンの低下を防止して、安定的に動作することができる。

【０２７９】請求項５に記載の薄膜磁性体記憶装置は、
第１および第２の電源配線からメモリアレイまでのそれ
ぞれの距離差を小さくすることができる。したがって電
源配線からの磁気ノイズ同士の打消し合い効果がさらに
大きなものとなる。これにより、請求項１記載の薄膜磁
性体記憶装置が奏する効果に加えて、図５に示した配置
例と比較して、動作マージンの確保や誤動作の防止をさ
らに効果的に実現できる。

【０２８０】請求項６から１０に記載の薄膜磁性体記憶
装置は、周辺回路に動作電圧を供給するための第１およ
び第２の電源配線の組が複数配置される構成において、
請求項１と同様の効果を享受することができる。

【０２８１】請求項１１に記載の薄膜磁性体記憶装置
は、電源配線からの磁気ノイズを、メモリアレイにおい
て、磁気記憶部（トンネル磁気抵抗素子）の磁界容易軸
方向に作用させることができる。したがって、選択列に
属する非選択メモリセル群に対する磁化困難軸方向の磁
気ノイズを抑制して、データ書込時における電源配線か
らの磁気ノイズに起因する誤書込の発生を防止できる。
さらに、データ書込時以外においても、磁気記憶部（ト
ンネル磁気抵抗素子）に記憶された磁化方向が回転する
ような磁気ノイズがメモリセルに印加されることを防止
できるので、電源配線からの磁気ノイズに起因するデー
タ読出マージンの低下を回避することができる。

【０２８２】請求項１２に記載の薄膜磁性体記憶装置
は、第１および第２の電源配線の発生する磁界がメモリ
アレイにおいて互いに打ち消し合うので、請求項１１に
記載の薄膜磁性体記憶装置が奏する効果に加えて、電源
配線からの磁気ノイズによるデータ誤書込および動作マ
ージンの低下を防止して、より安定的に動作することが
できる。

【０２８３】請求項１３に記載の薄膜磁性体記憶装置
は、請求項１１に記載の薄膜磁性体記憶装置が奏する効
果に加えて、磁化困難軸方向に沿ったデータ書込磁界を
発生させるための配線の配置ピッチが、磁化容易軸方向
に沿ったデータ書込磁界を発生させるための配線の配置
ピッチよりも狭い構成において、磁気ノイズによるデー
タ誤書込を効果的に防止することができる。

【０２８４】請求項１４および１５に記載の薄膜磁性体
記憶装置は、電源配線からの磁気ノイズのピーク強度
が、当該電源配線に最も近接したメモリセルにおいて、
メモリセルの磁化特性を考慮して決定された所定強度以
下となるように設計される。したがって、電源配線から
の磁気ノイズによって動作安定性が阻害されることを回
避できる。

【０２８５】請求項１６に記載の薄膜磁性体記憶装置
は、電源配線上においてメモリアレイに近接した領域を
避けて、ピーク電流が流されるデカップル容量を配置す
る。したがって、デカップル容量を効率的に配置して、
電源配線からの磁気ノイズの強度を抑制することができ
る。

【０２８６】請求項１７に記載の薄膜磁性体記憶装置
は、メモリアレイ端部に配置されたダミー磁性体によっ
て、メモリアレイ端部における磁界の不連続性を避ける
ことができるので、メモリアレイ端部領域に配置された
メモリセルの動作マージンを損なうことがない。

【０２８７】請求項１８および１９に記載の薄膜磁性体
記憶装置は、メモリアレイ周辺部に配置された配線等か
らのメモリセルへの磁気ノイズを弱めることができる。
これにより、請求項１７に記載の薄膜磁性体記憶装置が
奏する効果に加えて、動作安定性がさらに向上する。

【０２８８】請求項２０に記載の薄膜磁性体記憶装置
は、ダミー磁性体の形状および構造が各メモリセルと同
様であるので、請求項１７に記載の薄膜磁性体記憶装置
が奏する効果に加えて、専用の製造工程を設けることな
くダミー磁性体を製造できる。また、メモリアレイ端部
での加工形状の不連続性を避けることができるので、当
該端部においてメモリセルの形状が不均一化することを
防止できる。

【０２８９】請求項２１および２２に記載の薄膜磁性体
記憶装置は、請求項１７および２０に記載の薄膜磁性体
記憶装置がそれぞれ奏する効果に加えて、ダミー磁性体
を磁化する工程を専用に設ける必要がない。

【０２９０】請求項２３および２４に記載の薄膜磁性体
記憶装置は、メモリセルの製造工程において同時に製造
することが可能な磁性体を用いて、製造工程を増やすこ
となくインダクタンス素子を形成できる。

【０２９１】請求項２５に記載の薄膜磁性体記憶装置
は、請求項２３に記載の薄膜磁性体記憶装置が奏する効
果に加えて、電源投入時に生じる突入電流に代表される
電源配線のピーク電流を抑制することができる。

【０２９２】請求項２６、２７、３４および３５に記載
の薄膜磁性体記憶装置は、非選択メモリセルにおいて、
書込磁界の漏れ磁界に相当する第１の配線からの磁気ノ
イズと、書込電流の伝達経路中の第２の配線からの磁気
ノイズとが互いに弱め合うので、非選択メモリセルへの
磁界ノイズを軽減させて、ＭＲＡＭデバイスの動作信頼
性を向上させることができる。

【０２９３】請求項２８に記載の薄膜磁性体記憶装置
は、書込電流の伝達経路中の対を成す電源配線のそれぞ
れからの磁気ノイズが、各メモリセルにおいて互いに弱
め合う方向に作用するので、請求項２６に記載の薄膜磁
性体記憶装置が奏する効果に加えて、データ誤書込の発
生をさらに防止することができる。

【０２９４】請求項２９、３０、３１および３６に記載
の薄膜磁性体記憶装置は、ドライブ回路の配置によっ
て、複数の第１の配線によって同一の電源配線を共有す
るとともに、選択メモリセルに対応する第１の配線に対
してのみ選択的に書込電流を流すことができる。したが
って、請求項２６に記載の薄膜磁性体記憶装置が奏する
効果に加えて、選択メモリセルに対応する第１の配線を
除く他の第１の配線に対応する領域において、非選択メ
モリセルへのデータ誤書込の発生を防止できる。

【０２９５】請求項３２および３３に記載の薄膜磁性体
記憶装置は、各ドライブ回路において書込データに応じ
た電源配線の選択を行なう必要がない。したがって、請
求項２９に記載の薄膜磁性体記憶装置が奏する効果に加
えて、ドライブ回路の面積を小型化することができる。

【０２９６】請求項３７および３８に記載の薄膜磁性体
記憶装置は、請求項３６に記載の薄膜磁性体記憶装置が
奏する効果に加えて、第１および第２の電源配線の配置
本数を削減できる。

【０２９７】請求項３９、４０および４１に記載の薄膜
磁性体記憶装置は、選択的にデータ書込対象とされる、
すなわち同時にデータ書込の対象となることがない複数
のバンクにメモリセルが分割配置された構成において、
データ書込動作時における非選択メモリセルでの誤書込
発生を防止して、ＭＲＡＭデバイスの動作信頼性を向上
できる。

【０２９８】請求項４２、４３および４４に記載の薄膜
磁性体記憶装置は、選択メモリセルに近接した、データ
誤書込が最も懸念される非選択メモリセルにおいて、書
込配線以外の最近接の配線からの磁気ノイズの方向が、
データ誤書込の発生に対するマージンが相対的に大きい
方向に合わせられる。したがって、データ書込動作時に
おける非選択メモリセルでの誤書込発生を防止して、Ｍ
ＲＡＭデバイスの動作信頼性を向上できる。

【０２９９】請求項４５、４６および４７に記載の薄膜
磁性体記憶装置は、選択メモリセルに近接した、データ
誤書込が最も懸念される非選択メモリセルにおいて、比
較的大きな電流が流れる電源配線からの磁気ノイズの方
向が、データ誤書込の発生に対するマージンが相対的に
大きい方向に合わせられる。したがって、データ書込動
作時における非選択メモリセルでの誤書込発生を防止し
て、ＭＲＡＭデバイスの動作信頼性を向上できる。

【図面の簡単な説明】

【図１】本発明の実施の形態に従うＭＲＡＭデバイス
の全体構成を示す概略ブロック図である。

【図２】図１に示されたメモリアレイの構成例を示す
回路図である。

【図３】ＭＴＪメモリセルに対するデータ書込および
データ読出動作を説明する動作波形図である。

【図４】周辺回路に対する電源配線の実施の形態１に
従う配置を説明するブロック図である。

【図５】電源配線の実施の形態１に従う第１の配置例
を示すための図４におけるＸ−Ｙ断面図である。

【図６】電源配線の実施の形態１に従う第２の配置例
を示すための図４におけるＸ−Ｙ断面図である。

【図７】周辺回路に対する電源配線の実施の形態１の
変形例１に従う第１の配置例を説明するブロック図であ
る。

【図８】周辺回路に対する電源配線の実施の形態１の
変形例１に従う第２の配置例を説明するブロック図であ
る。

【図９】周辺回路に対する電源配線の実施の形態１の
変形例２に従う第１の配置例を説明するブロック図であ
る。

【図１０】実施の形態１の変形例２に従う電源配線の
第１の配置例を示すための図９におけるＰ−Ｑ断面図で
ある。

【図１１】周辺回路に対する電源配線の実施の形態１
の変形例２に従う第２の配置例を説明するブロック図で
ある。

【図１２】実施の形態１の変形例２に従う電源配線の
第２の配置例を示すための図１１におけるＶ−Ｗ断面図
である。

【図１３】周辺回路に対する電源配線の実施の形態１
の変形例３に従う配置を説明するブロック図である。

【図１４】実施の形態１の変形例３に従う電源配線の
配置例を示すための図１３におけるＲ−Ｓ断面図であ
る。

【図１５】電源配線の実施の形態２に従う第１の配置
例を示すブロック図である。

【図１６】電源配線の実施の形態２に従う第２の配置
例を示すブロック図である。

【図１７】電源配線の実施の形態２の変形例に従う第
１の配置例を示すブロック図である。

【図１８】電源配線の実施の形態２の変形例に従う第
２の配置例を示すブロック図である。

【図１９】実施の形態３に従うデカップル容量の第１
の配置例を説明するブロック図である。

【図２０】実施の形態３に従うデカップル容量の第２
の配置例を説明するブロック図である。

【図２１】実施の形態３の変形例１に従うデカップル
容量の第１の配置例を示すブロック図である。

【図２２】実施の形態３の変形例１に従うデカップル
容量の第２の配置例を示すブロック図である。

【図２３】実施の形態３の変形例２に従うデカップル
容量の第１の配置例を示すブロック図である。

【図２４】実施の形態３の変形例２に従うデカップル
容量の第２の配置例を示すブロック図である。

【図２５】実施の形態４に従うメモリアレイ周辺の構
成を示す概念図である。

【図２６】実施の形態４の変形例に従うメモリアレイ
周辺の構成を示す概念図である。

【図２７】実施の形態５に従うメモリアレイ周辺の構
成を示す概念図である。

【図２８】図２７に示されたインダクタンス素子の構
造を説明するための断面図である。

【図２９】実施の形態６に従うビット線および電源配
線の配置を示す概念図である。

【図３０】図２９に示されたビット線ドライバの構成
を示す回路図である。

【図３１】実施の形態６の変形例１に従うビット線お
よび電源配線の配置を示す概念図である。

【図３２】図３１に示されたビット線ドライバの構成
を示す回路図である。

【図３３】実施の形態６の変形例２に従うビット線お
よび電源配線の配置を示す概念図である。

【図３４】実施の形態６の変形例３に従うビット線お
よび電源配線の配置を示す概念図である。

【図３５】実施の形態６の変形例４に従うビット線お
よび電源配線の配置を示す概念図である。

【図３６】実施の形態７に従う電源配線の第１の配置
例を説明するブロック図である。

【図３７】実施の形態７に従う電源配線の第２の配置
例を説明するブロック図である。

【図３８】実施の形態８に従う配線の配置を説明する
ための非選択メモリセルに印加される定常的ノイズを示
す概念図である。

【図３９】ＭＴＪメモリセルの構成を示す概略図であ
る。

【図４０】ＭＴＪメモリセルからのデータ読出動作を
説明する概念図である。

【図４１】ＭＴＪメモリセルに対するデータ書込動作
を説明する概念図である。

【図４２】ＭＴＪメモリセルに対するデータ書込時に
おけるデータ書込電流とトンネル磁気抵抗素子の磁化方
向との関係を説明する概念図である。

【図４３】行列状に集積配置されたＭＴＪメモリセル
のアレイ構成を示す概念図である。

【符号の説明】

１ＭＲＡＭデバイス、２メモリアレイ、５，５ａ，
５ｂ，５ｃ，５＃周辺回路、７，７ａ，７ｂ電源ノ
ード、８，８ａ，８ｂ接地ノード、１１，１１ｄ，１
１ｉ磁化方向、１２，１２ｄ，１２ｉ磁化方向、１
３配線、２０行デコーダ、２５列デコーダ、２６
ダミー磁性体、３０ワード線ドライバ、３１インダ
クタンス素子、５０，６０読出／書込制御回路、７
０，７１デカップル容量、１００，１００ａ，１００
ｂ，１０５，１０５ａ，１０５ｂ電源スイッチ回路、１
１０周辺領域、ＢＡａ，ＢＡｂバンク、ＢＤＶａ，
ＢＤＶａ´，ＢＤＶｂ，ＢＤＶｂ´ ビット線ドライ
バ、ＢＬビット線、ＥＡ磁化容易軸、ＤＴＭＲダミ
ー磁気抵抗素子、ＧＬ，ＧＬａ，ＧＬｂ接地配線、Ｇ
ＮＤ接地電圧、ＨＡ磁化困難軸、Ｉｐ，±Ｉｗデ
ータ書込電流、Ｉｓセンス電流、ＭＢａ，ＭＢｂメ
モリブロック、ＭＣＭＴＪメモリセル、ＰＬ，ＰＬ
ａ，ＰＬｂ電源電圧配線、ＲＷＬリードワード線、
ＳＬ基準電圧配線、ＴＭＲトンネル磁気抵抗素子、
ＴＭＲ各トンネル磁気抵抗素子、ＶＬ自由磁化層、
Ｖｃｃ電源電圧、Ｖｒｅｆ読出参照電圧、ＷＣＬ，
／ＷＣＬ書込電流配線、ＷＷＬライトワード線、Δ
Ｍｈ，ΔＭｅ残り磁界マージン。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/10 ４９１Ｈ０１Ｌ 43/08 Ｚ 43/08 27/10 ４４７

Claims

【特許請求の範囲】

【請求項１】各々が磁気的なデータ記憶を実行する複
数のメモリセルが配置されたメモリアレイを備え、前記複数のメモリセルの各々は、所定磁界の印加に応答して書換可能な磁化方向に応じ
て、電気抵抗が変化する磁気記憶部を有し、前記メモリアレイに隣接した領域に配置され、前記メモ
リアレイに対してデータ読出およびデータ書込を実行す
るための周辺回路と、前記周辺回路に動作電圧を供給するための第１および第
２の電源配線とを備え、前記第１および第２の電源配線は、前記第１の電源配線
を流れる電流によって生じる磁界と、前記第２の電源配
線を流れる電流によって生じる磁界とが、前記メモリア
レイにおいて互いに打ち消し合うように配置される、薄
膜磁性体記憶装置。
【請求項２】前記第１の電源配線は、電源電圧を供給
する電源電圧配線であり、前記第２の電源配線は、接地電圧を供給する接地配線で
ある、請求項１に記載の薄膜磁性体記憶装置。
【請求項３】前記第１および第２の電源配線は、前記
磁気記憶部よりも上層側および下層側のいずれか一方側
において同一方向に沿って配置され、動作時において、前記第１および第２の電源配線をそれ
ぞれ流れる電流は、反対方向である、請求項１に記載の
薄膜磁性体記憶装置。
【請求項４】前記第１および第２の電源配線は、前記
メモリアレイの上部領域および下部領域の少なくとも一
方を通過するように配置される、請求項１に記載の薄膜
磁性体記憶装置。
【請求項５】前記第１および第２の電源配線は、異な
る配線層にそれぞれ設けられた第１および第２の金属配
線によって、上下に重なり合うように形成される、請求
項１から請求項４のいずれかに記載の薄膜磁性体記憶装
置。
【請求項６】前記第１および第２の電源配線は、同一
方向に沿って複数本ずつ設けられ、動作時において、前記複数本のうちの１本の第１の電源
配線を流れる電流の方向と、他の１本の第１の電源配線
を流れる電流の方向とは反対方向であり、かつ、前記複
数本のうちの１本の第２の電源配線を流れる電流の方向
と、他の１本の第２の電源配線を流れる電流の方向とは
反対方向である、請求項１に記載の薄膜磁性体記憶装
置。
【請求項７】前記１本の第１の電源配線および前記他
の１本の第１の電源配線は、前記磁気記憶部よりも上層
側および下層側のいずれか一方側に形成された配線層を
用いて、互いに近接させて配置される、請求項６に記載
の薄膜磁性体記憶装置。
【請求項８】前記１本の第２の電源配線および前記他
の１本の第２の電源配線は、前記磁気記憶部よりも上層
側および下層側のいずれか一方側に形成された配線層を
用いて、互いに近接させて配置される、請求項６に記載
の薄膜磁性体記憶装置。
【請求項９】前記１本の第１の電源配線は、前記第１
および第２の電源配線のうちの動作時に流れる電流の方
向が同一である他の１本と対を成すように配置され、前記対を成す２本の電源配線は、前記磁気記憶部を挟ん
で上下方向に対称に配置される、請求項６に記載の薄膜
磁性体記憶装置。
【請求項１０】前記１本の第１の電源配線は、前記磁
気記憶部よりも上層側および下層側のいずれか一方側に
おいて、前記第１および第２の電源配線のうちの動作時
に流れる電流の方向が反対である他の１本と近接して配
置される、請求項９に記載の薄膜磁性体記憶装置。
【請求項１１】各々が磁気的なデータ記憶を実行する
複数のメモリセルが配置されたメモリアレイを備え、前記複数のメモリセルの各々は、所定磁界の印加に応答して書換可能な磁化方向に応じ
て、電気抵抗が変化する磁気記憶部を有し、前記メモリアレイに隣接した領域に配置され、前記メモ
リアレイに対してデータ読出およびデータ書込を実行す
るための周辺回路と、前記周辺回路に動作電圧を供給するための第１および第
２の電源配線とを備え、前記第１および第２の電源配線は、前記第１および第２
の電源配線を流れる電流によってそれぞれ生じる磁界
が、前記メモリアレイにおいて前記磁気記憶部の磁化容
易軸方向に沿った方向に作用するように配置される、薄
膜磁性体記憶装置。
【請求項１２】前記第１および第２の電源配線は、前
記第１の電源配線を流れる電流によって生じる磁界と、
前記第２の電源配線を流れる電流によって生じる磁界と
が、前記メモリアレイにおいて互いに打ち消し合うよう
に配置される、請求項１１に記載の薄膜磁性体記憶装
置。
【請求項１３】前記複数のメモリセルは行列状に配置
され、前記薄膜磁性体記憶装置は、メモリセル行およびメモリセル列の一方にそれぞれ対応
して設けられ、各々が、選択メモリセルに対して磁化容
易軸方向に沿った磁界を主に印加するために、選択的に
データ書込電流の供給を受ける複数の第１の書込配線
と、前記メモリセル行およびメモリセル列の他方にそれぞれ
対応して設けられ、各々が、選択メモリセルに対して磁
化困難軸方向に沿った磁界を主に印加するために、選択
的にデータ書込電流の供給を受ける複数の第２の書込配
線とを備え、前記複数の第１の書込配線の配線ピッチは、前記複数の
第２の書込配線の配線ピッチよりも大きい、請求項１１
に記載の薄膜磁性体記憶装置。
【請求項１４】各々が磁気的なデータ記憶を実行する
複数のメモリセルが配置されたメモリアレイを備え、前記複数のメモリセルの各々は、所定磁界の印加に応答して書換可能な磁化方向に応じ
て、電気抵抗が変化する磁気記憶部を有し、前記メモリアレイに隣接した領域に配置され、前記メモ
リアレイに対してデータ読出およびデータ書込を実行す
るための周辺回路と、前記周辺回路に動作電圧を供給するための第１および第
２の電源配線とを備え、前記第１および第２の電源配線の各々は、最も近接した
メモリセルの磁気記憶部において、前記電源配線を流れ
るピーク電流によって生じるピーク磁界の強度が、前記
メモリセルの磁化特性を考慮して決定される所定強度よ
りも小さくなるように、前記最も近接したメモリセルの
磁気記憶部から所定距離以上離して配置される、薄膜磁
性体記憶装置。
【請求項１５】データ書込時において、前記所定磁界
を生成するためのデータ書込電流を流すために設けられ
る書込データ線をさらに備え、前記データ書込時において、前記データ書込電流によっ
て生じる磁界の強度は、前記磁気記憶部の磁化方向を書
換えるために必要な第１の磁界強度と、マージン分に相
当する第２の磁界強度との和で示され、前記所定強度が前記第２の磁界強度よりも小さくなるよ
うに、前記所定距離は設計される、請求項１４に記載の
薄膜磁性体記憶装置。
【請求項１６】各々が磁気的なデータ記憶を実行する
複数のメモリセルが配置されたメモリアレイを備え、前記複数のメモリセルの各々は、印加される磁界に応答して書換えられる磁化方向に応じ
て、電気抵抗値が変化する磁気記憶部を有し、前記メモリアレイに隣接した領域に配置され、前記メモ
リアレイに対してデータ読出およびデータ書込を実行す
るための周辺回路と、前記周辺回路に対して前記メモリアレイを挟んで第１の
方向に沿った反対側の領域に配置され、前記周辺回路の
動作電源電圧の供給を受ける電源ノードと、前記第１の方向に沿って前記電源ノードと前記周辺回路
との間に設けられ、前記動作電源電圧を伝達するための
電源配線と、前記電源ノードと前記メモリアレイとの間の領域および
前記周辺回路と前記メモリアレイとの間の領域の少なく
とも一方において、前記電源配線と接地電圧との間に設
けられるデカップル容量とを備える、薄膜磁性体記憶装
置。
【請求項１７】各々が磁気的なデータ記憶を実行する
複数のメモリセルが行列状に配置されたメモリアレイ
と、前記メモリアレイの端部において、メモリセル行および
メモリセル列の少なくとも一方に沿って配置された、各
々が固定された磁化方向を有する複数のダミー磁性体と
を備える、薄膜磁性体記憶装置。
【請求項１８】各前記ダミー磁性体の磁化方向は、各
前記ダミー磁性体から発生される磁界が前記メモリアレ
イへの磁気ノイズを打ち消す方向ように定められる、請
求項１７に記載の薄膜磁性体記憶装置。
【請求項１９】複数の配線をさらに備え、各前記ダミー磁性体の磁化方向は、前記複数の配線のう
ちの自身に最も近接した１本によって発生される磁界を
打ち消すように設定される、請求項１８に記載の薄膜磁
性体記憶装置。
【請求項２０】各前記ダミー磁性体は、各前記メモリ
セルと同様の形状に設計され、各前記メモリセルおよび各前記ダミー磁性体は、固定された磁化方向を有する第１の磁性体層と、印加された磁界によって更新可能な磁化方向を有する第
２の磁性体層とを有する、請求項１７に記載の薄膜磁性
体記憶装置。
【請求項２１】各前記メモリセルおよび各前記ダミー
磁性体の前記第１の磁性体層と、各前記ダミー磁性体の
前記第２の磁性体層との各々は、同一方向に沿って磁化
される、請求項２０に記載の薄膜磁性体記憶装置。
【請求項２２】各前記メモリセルは、固定された磁化方向を有する第１の磁性体層と、データ書込動作時に印加される磁界によって更新可能な
磁化方向を有する第２の磁性体層とを有し、各前記ダミー磁性体は、前記第１の磁性体層と同一方向
に固定的に磁化された第３の磁性体層を有する、請求項
１７に記載の薄膜磁性体記憶装置。
【請求項２３】各々が磁気的なデータ記憶を実行する
ための第１の磁性体を含む複数のメモリセルが配置され
たメモリアレイと、前記メモリアレイに対応して配置され、各々が、前記複
数のメモリセルの少なくとも１つに含まれる前記第１の
磁性体層と電気的に接続される複数の第１の配線と、前記メモリアレイ外の領域に配置され、前記複数の第１
の配線と同一配線層に形成される第２の配線、および前
記メモリアレイ外の領域において前記第１の磁性体層と
同一層に形成され、第２の配線と電気的に接続される第
２の磁性体を含むインダクタンス素子とを備える、薄膜
磁性体記憶装置。
【請求項２４】前記第１および第２の磁性体は、同様
の形状および構造を有する、請求項２３に記載の薄膜磁
性体記憶装置。
【請求項２５】前記薄膜磁性体記憶装置は、動作電圧
を供給するための電源配線をさらに備え、前記インダクタ素子は、前記電源配線のピーク電流を抑
制するために、前記電源配線と直列に電気的に結合され
る、請求項２３に記載の薄膜磁性体記憶装置。
【請求項２６】行列状に配置され、各々が磁気的なデ
ータ記憶を実行する複数のメモリセルと、前記複数のメモリセルのうちのデータ書込対象に選択さ
れた選択メモリセルに対して、データ書込のための書込
磁界を印加するための第１の配線と、前記複数のメモリセルに対して前記第１の配線よりも遠
くに配置され、前記書込磁界を発生させる書込電流を前
記第１の配線へ供給するための、第２の配線とを備え、前記データ書込において、前記第１および第２の配線か
らそれぞれ生じる磁界は、前記第１および第２の配線の
長手方向に沿った少なくとも一部の領域において、互い
に打ち消し合う方向に作用する、薄膜磁性体記憶装置。
【請求項２７】前記第１および第２の配線は、同一方
向に沿って配置される、請求項２６に記載の薄膜磁性体
記憶装置。
【請求項２８】前記第２の配線は、第１および第２の
電圧をそれぞれ供給するための第１および第２の電源配
線を含み、前記データ書込において、前記第１および第２の電源配
線からそれぞれ生じる磁界は、前記第１および第２の電
源配線の長手方向に沿った少なくとも一部の領域におい
て、互いに打ち消し合う方向に作用する、請求項２６に
記載の薄膜磁性体記憶装置。
【請求項２９】前記第１の配線は、前記複数のメモリ
セルのうちの所定区分ごとに設けられ、前記第２の配線は、前記第１の配線と同一方向に沿って設けられ、第１およ
び第２の電圧の一方の電圧を供給するための第１の電源
配線と、前記第１の配線と同一方向に沿って設けられ、第１およ
び第２の電圧の他方の電圧を供給するための第２の電源
配線とを含み、前記薄膜磁性体記憶装置は、前記第１の配線の一端に対応して設けられ、対応する前
記所定区分がデータ書込対象に選択されたときに、前記
第１および第２の電源配線の一方の配線と前記一端とを
接続するための第１のドライブ回路と、前記第１の配線の他端に対応して設けられ、対応する前
記所定区分がデータ書込対象に選択されたときに、前記
データ書込時に前記第１および第２の電源配線の他方の
配線と前記一端とを接続するための第２のドライブ回路
とをさらに備える、請求項２６に記載の薄膜磁性体記憶
装置。
【請求項３０】前記第１および第２の電源配線は、前
記第１および第２の電圧をそれぞれ供給する第１および
第２の電源ノードと電気的に結合され、前記第１および第２のドライブ回路は、書込データのレ
ベルに応じて、前記一方および他方の配線をそれぞれ選
択する、請求項２９記載の薄膜磁性体記憶装置。
【請求項３１】前記第１および第２の電源配線は、両
端のそれぞれにおいて、前記第１および第２の電源ノー
ドと結合される、請求項３０に記載の薄膜磁性体記憶装
置。
【請求項３２】書込データに応じて、前記第１の電源
配線を前記第１および第２の電圧の一方と電気的に結合
するための第１の電源スイッチ回路と、前記書込データに応じて、前記第２の電源配線を前記第
１および第２の電圧の他方と電気的に結合するための第
２の電源スイッチ回路とをさらに備え、前記第１および第２のドライブ回路において、前記一方
および他方の配線は、書込データのレベルにかかわらず
固定的に設定される、請求項２９に記載の薄膜磁性体記
憶装置。
【請求項３３】前記第１の電源スイッチ回路は、前記
第１の電源配線の両端の各々に対応して設けられ、前記第２の電源スイッチ回路は、前記第２の電源配線の
両端の各々に対応して設けられる、請求項３２に記載の
薄膜磁性体記憶装置。
【請求項３４】前記第１の配線によって印加される前
記書込磁界は、各前記メモリセルの磁化容易軸方向に沿
った成分を主に有し、前記第１の配線を流れる電流の方向は、書込データに応
じて設定される、請求項２６に記載の薄膜磁性体記憶装
置。
【請求項３５】前記第１の配線によって印加される前
記書込磁界は、各前記メモリセルの磁化困難軸方向に沿
った成分を主に有し、前記第１の配線を流れる電流の方向は、書込データにか
かわらず一定である、請求項２６に記載の薄膜磁性体記
憶装置。
【請求項３６】前記第２の配線は、Ｋ本（Ｋ：２以上
の整数）の第１の配線ごとに設けられ、前記データ書込において、同一の前記第２の配線と対応
付けられるＫ本の第１の配線のうちの多くとも１本に対
して、前記書込電流が供給される、請求項２６に記載の
薄膜磁性体記憶装置。
【請求項３７】前記第１および第２の配線は同一方向
に沿って設けられ、前記第２の配線は、前記第１および第２の配線の長手方
向に沿って互いに隣接する複数本の前記第１の配線によ
って共有される、請求項３６に記載の薄膜磁性体記憶装
置。
【請求項３８】前記第１および第２の配線は同一方向
に沿って設けられ、前記第２の配線は、前記第１および第２の配線の幅方向
に沿って互いに隣接する複数本の前記第１の配線によっ
て共有される、請求項３６に記載の薄膜磁性体記憶装
置。
【請求項３９】各々が磁気的なデータ記憶を実行す
る、複数のバンクに分割配置された複数のメモリセル
と、前記複数のバンクにそれぞれ対応して設けられ、各々が
対応するバンクに対して少なくともデータ書込動作を実
行するための複数の周辺回路と、前記複数の周辺回路にそれぞれ対応し設けられ、各々が
対応する周辺回路へ動作電圧を供給するための複数の電
源配線とを備え、１回のデータ書込動作において、前記複数のバンクは、
選択的に前記データ書込対象とされ、各前記電源配線は、対応するバンク、および前記対応す
るバンクと同時に前記データ書込対象とされる可能性を
有する他のバンクを除く残りのバンクのうちの少なくと
も一部に対応する領域に設けられる、薄膜磁性体記憶装
置。
【請求項４０】各前記電源配線は、前記残りのバンク
の少なくとも一部の上部領域に設けられる、請求項３９
に記載の薄膜磁性体記憶装置。
【請求項４１】各前記電源配線は、前記残りのバンク
の少なくとも一部の近接領域に設けられる、請求項３９
に記載の薄膜磁性体記憶装置。
【請求項４２】各々が磁気的なデータ記憶を実行す
る、行列状に配置された複数のメモリセルと、メモリセル行およびメモリセル列の一方にそれぞれ対応
して設けられ、各々が、選択メモリセルに対して磁化容
易軸方向に沿った磁界を主に印加するために、選択的に
データ書込電流の供給を受ける複数の第１の書込配線
と、前記メモリセル行およびメモリセル列の他方にそれぞれ
対応して設けられ、各々が、選択メモリセルに対して磁
化困難軸方向に沿った磁界を主に印加するために、選択
的にデータ書込電流の供給を受ける複数の第２の書込配
線と、導電性材料によって形成される複数の配線とを備え、各前記メモリセルにおいて、対応する第１の書込配線を
除く他の第１の配線のうちの最も近接する１本から受け
る磁界ノイズと、対応する第２の書込配線を除く他の第
２の配線のうちの最も近接する１本から受ける磁界ノイ
ズとが重畳された場合に、前記磁化容易軸方向に沿った
残りマージンと前記磁化困難軸方向に沿った残りマージ
ンとは異なり、前記複数の配線のうちの各前記メモリセルからの距離が
最も短い最近接の配線の配置方向は、前記最近接の配線
を流れる電流によって生じる磁界が、各前記メモリセル
において、前記磁化容易軸および磁化困難軸のうちの前
記残りマージンが大きい一方に沿った成分を主に有する
ように設計される、薄膜磁性体記憶装置。
【請求項４３】前記最近接の配線の前記配置方向は、
前記複数の第１の書込配線の配線ピッチと、前記複数の
第２の書込配線の配線ピッチとに応じて設計される、請
求項４２記載の薄膜磁性体記憶装置。
【請求項４４】前記最近接の配線は、前記複数の第１
および第２の書込配線のうちの配線ピッチが大きい一方
と平行に配置される、請求項４３記載の薄膜磁性体記憶
装置。
【請求項４５】各々が磁気的なデータ記憶を実行す
る、行列状に配置された複数のメモリセルと、メモリセル行およびメモリセル列の一方にそれぞれ対応
して設けられ、各々が、選択メモリセルに対して磁化容
易軸方向に沿った磁界を主に印加するために、選択的に
データ書込電流の供給を受ける複数の第１の書込配線
と、前記メモリセル行およびメモリセル列の他方にそれぞれ
対応して設けられ、各々が、選択メモリセルに対して磁
化困難軸方向に沿った磁界を主に印加するために、選択
的にデータ書込電流の供給を受ける複数の第２の書込配
線と、前記データ書込電流の経路に含まれる電源配線とを備
え、各前記メモリセルにおいて、対応する第１の書込配線を
除く他の第１の配線のうちの最も近接する１本から受け
る磁界ノイズと、対応する第２の書込配線を除く他の第
２の配線のうちの最も近接する１本から受ける磁界ノイ
ズとが重畳された場合に、前記磁化容易軸方向に沿った
残りマージンと前記磁化困難軸方向に沿った残りマージ
ンとは異なり、前記電源配線の配置方向は、自身を流れる電流によって
生じる磁界が、各前記メモリセルにおいて、前記磁化容
易軸および磁化困難軸のうちの前記残りマージンが大き
い一方に沿った成分を主に有するように設計される、薄
膜磁性体記憶装置。
【請求項４６】前記電源配線の前記配置方向は、前記
複数の第１の書込配線の配線ピッチと、前記複数の第２
の書込配線の配線ピッチとに応じて設計される、請求項
４５記載の薄膜磁性体記憶装置。
【請求項４７】前記電源配線は、前記複数の第１およ
び第２の書込配線のうちの配線ピッチが大きい一方と平
行に配置される、請求項４６記載の薄膜磁性体記憶装
置。