CN1414560A - 通过磁场的施加进行数据写入的薄膜磁性体存储装置 - Google Patents

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Abstract

周边电路(5)与存储阵列(2)邻接配置，对于存储阵列(2)进行数据读出以及数据写入，用于向周边电路(5)供给动作电压的电源电压布线(PL)以及接地布线(GL)分别供给电源电压(Vcc)以及接地电压(GND)，电源电压布线(PL)以及接地布线(GL)配置成使得由流过电源电压布线(PL)产生的磁场与流过接地布线(GL)的电流产生的磁场在存储阵列(2)中相互抵消。

Description

通过磁场的施加进行数据写入 的薄膜磁性体存储装置
技术领域
本发明涉及薄膜磁性体存储装置，更特别地是涉及具备包含有磁隧道结(MTJ：Magnetic Tunnel Junction)的存储单元的随机存取存储器。
背景技术
作为能够以低功耗进行非易失性的数据存储的存储装置，MRAM(磁随机存取存储器)器件引人注目。MRAM器件是使用在半导体集成电路中形成的多个薄膜磁性体进行非易失性的数据存取，对于薄膜磁性体的每一个能够进行随机存取的存储装置。
特别是，近年来通过把利用了磁隧道结的薄膜磁性体用作为存储单元，MRAM器件的性能飞速地进步。具备包括有磁隧道结的存储单元的MRAM器件，公开在“A 10ns Read and Write Non-Volatile MemoryArray Using a Magnetic Tunnel Junction and FET Switch in eachCell”，ISSCC Digest of Technical Papers，TA7.2，Feb.2000.，“Nonvolatile RAM based on Magnetic Tunnel Junction Elements”ISSCC Digest of Technical Papers，TA7.3，Feb.2000.，以及“A 256kb3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM”ISSCC Digest ofTechnical Papers，TA7.6，Feb.2001.等技术文献中。
图39是示出具有磁隧道结部分的存储单元(以下，也简单地称为「MTJ存储单元」)的结构的概略图。
参照图39，MTJ存储单元具备根据存储数据电平，电阻发生变化的隧道磁阻元件TMR，用于在数据读出时形成通过隧道磁阻元件TMR的读出电流Is的路径的存取元件ATR。存取元件ATR由于代表性地用场效应型晶体管形成，因此在下面也把存取元件ATR称为存取晶体管ATR。存取晶体管ATR连接在隧道磁阻元件TMR与固定电压(接地电压GND)之间。
对于MTJ存储单元，配置用于指示数据写入的写字线WWL，用于执行数据读出的读字线RWL，在数据读出以及数据写入时，用于传递对应于存储数据的数据电平的电信号的作为数据线的位线BL。
图40是说明来自MTJ存储单元的数据读出动作的概念图。
参照图40，隧道磁阻元件TMR具有被固定的包含有一定磁化方向的强磁性体层(以下，也简单地称为「固定磁化层」)FL，沿着对应于来自外部的施加磁场的方向进行磁化的强磁性体层(以下，也简单地称为「自由磁化层」)VL，用于把固定磁化层FL的磁化方向进行固定的反强磁性体层AFL。在固定磁化层FL与自由磁化层VL之间，设置以绝缘体膜形成的隧道壁垒(隧道膜)TB。自由磁化层VL根据写入的存储数据的电平，沿着与固定磁化层FL相同的方向或者与固定磁化层FL相反的方向进行磁化。由这些固定磁化层FL，隧道壁垒TB以及自由磁化层VL形成磁隧道结。
在数据读出时，根据读字线RWL的激活，存取晶体管ATR导通。由此，能够在位线BL～隧道磁阻元件TMR～存取晶体管ATR～接地电压GND的电流路径中流过读出电流Is。
隧道磁阻元件TMR的电阻根据固定磁化层FL以及自由磁化层VL的各个磁化方向的相对关系变化。具体地讲，在固定磁化层FL的磁化方向与自由磁化层VL的磁化方向是平行的情况下，与两者的磁化方向是相反(反平行)的情况相比较，隧道磁阻元件TMR的电阻减小。
从而，如果在对应于存储数据的方向磁化自由磁化层VL，则根据读出电流Is，在隧道磁阻元件TMR中产生的电压变化根据存储数据电平而不同。从而，例如，在把位线BL预充电到预定电压以后，如果在隧道磁阻元件TMR中流过读出电流Is，则通过检测位线BL的电压，能够读出MTJ存储单元的存储数据。
图41是说明对于MTJ存储单元的数据写入动作的概念图。
参照图41，在数据写入时，不激活读字线RWL，存取晶体管ATR关断。在该状态下，用于沿着对应于数据写入数据的方向把自由磁化层VL进行磁化的数据写入电流分别流过写字线WWL以及位线BL。自由磁化层VL的磁化方向由分别流过写字线WWL以及位线BL的数据写入电流的方向的组合决定。
图42是说明对于MTJ存储单元的数据写入时的数据写入电流与隧道磁阻元件TMR的磁化方向的关系的概念图。
参照图42，横轴示出在隧道磁阻元件TMR内的自由磁化层VL中，沿着磁化易于轴(EA：Easy Axis)方向施加的磁场。另一方面，纵轴H(HA)示出在自由磁化层VL中沿着难以磁化轴(HA：Hard Axis)方向作用的磁场。磁场H(EA)以及H(HA)与分别流过位线BL以及写字线WWL的电流所产生的2个磁场的某一方对应。
在MTJ存储单元中，固定磁化层FL的被固定的磁化方向沿着自由磁化层VL的易于磁化轴，自由磁化层VL根据存储数据的电平(“1”以及“0”)，沿着易于磁化轴方向，在与固定磁化层FL平行或者反平行(相反)方向磁化。以下，在本说明书中，分别以R1以及R0(R1＞R0)示出与自由磁化层VL的2种磁化方向分别对应的隧道磁阻元件TMR的电阻。
MTJ存储单元与这样的自由磁化层VL的2种磁化方向相对应，能够存储1位的数据(“1”以及“0”)。
自由磁化层VL的磁化方向只有在施加的磁场H(EA)以及H(HA)之和达到图中所示的星形特性线的外侧区域时能够被重新改写。即，所施加的数据写入磁场在是相当于星形特性线的内侧区域的强度的情况下，自由磁化层VL的磁化方向不变化。
如星形特性线所示，通过对于自由磁化层VL施加难以磁化轴方向的磁场，能够降低使沿着易于磁化轴的磁化方向改变所需要的磁化阈值。
如图42的例子所示，在设计了数据写入时的动作点的情况下，在作为数据写入对象的MTJ存储单元中，易于磁化轴方向的数据写入磁场设定成其强度成为HWR。即，设计流过位线BL或者写字线WWL的数据写入电流的值，使得可以得到该数据写入磁场HWR。一般，数据写入磁场HWR用磁化方向的切换所必需的开关磁场HSW与增量部分ΔH之和表示。即，用HWR＝HSW+ΔH表示。
为了改写MTJ存储单元的存储数据，即隧道磁阻元件TMR的磁化方向，需要在写字线WWL和位线BL两方流过预定水平以上的数据写入电流。由此，隧道磁阻元件TMR中的自由磁化层VL根据沿着易于磁化轴(EA)的数据写入磁场的方向，沿着与固定磁化层FL平行或者相反(反平行)方向磁化。暂时写入到隧道磁阻元件TMR中的磁化方向，即MTJ存储单元的存储数据非易失性地保持到执行新的数据写入为止。
这样，隧道磁阻元件TMR由于根据能够施加的数据写入磁场改写的磁化方向，其电阻发生变化，因此通过使隧道磁阻元件TMR中的自由磁化层VL的2种磁化方向分别与存储数据的电平(“1”以及“0”)相对应，能够进行非易失性的数据存储。
在集成配置这样的MTJ存储单元，构成MRAM器件的情况下，一般是在半导体基板上行列形地配置MTJ存储单元的结构。
图43是示出行列形地集成配置了MTJ存储单元的阵列结构的概念图。
图43中，示出把MTJ存储单元配置成n行×m列(n、m：自然数)的阵列结构。如已说明过的那样，对于各MTJ存储单元，需要配置位线BL，写字线WWL以及读字线RWL。
在数据写入时，对于被选择为数据写入对象选择存储单元，在对应的写字线WWL以及位线BL中分别流过预定的数据写入电流。例如，在图43中，当用斜线表示的MTJ存储单元被选择为数据写入对象时，在写字线WWL6中流过行方向的数据写入电流Ip，在位线BL2中流过列方向的数据写入电流Iw。从而，在选择存储单元中，由于超过图42所示的开关磁场HSW施加易于磁化轴方向的数据写入磁场H(EA)以及难以磁化轴方向的数据写入磁场H(HA)，因此能够在与写入数据的电平相对应的方向把自由磁化层VL磁化。
另一方面，对于非选择存储单元中的，与选择存储单元属于相同存储单元行或者存储单元列的存储单元群，在图43的例子中，对应于写字线WWL6的非选择存储单元以及对应于位线BL2的非选择存储单元，超过开关磁场HSW仅施加易于磁化轴方向的数据写入磁场H(EA)或者难以磁化轴方向的数据写入磁场H(HA)的某一方。在这些存储单元群中，理论上不能够进行自由磁化层VL中磁化方向的更新，即数据写入。
但是，在超过开关磁场HSW仅施加这些单方向的数据写入磁场的非选择存储单元中，在进一步施加了沿着单方向的磁噪声的情况下，有可能错误地进行数据写入。
作为这样的磁噪声的代表例，可以举出用于向对于存储阵列执行数据读出以及数据写入的周边电路供给动作电压的电源电压布线以及接地布线中流过的电流所产生的磁场。流过电源电压布线以及接地布线的电流在周边电路的动作时由于具有产生峰值的倾向，因此来自这些布线的磁噪声具有某种程度的强度。
特别是，以高集成化为目的，把这些电源布线接近于存储阵列，即配置在隧道磁阻元件TMR的附近的情况下，需要研究对于来自电源布线的磁噪声产生的动作余量的降低以及数据误写入的对策。
发明内容
本发明的目的在于在薄膜磁性体存储装置中，抑制来自对于周边电路等设置的电源布线，更详细地讲，来自电源电压布线以及接地布线的磁噪声的影响，稳定地进行动作。
如果依据本发明的要点，则薄膜磁性体存储装置包括存储阵列，周边电路，第1以及第2电源布线。存储阵列的每一个配置进行磁数据存储的多个存储单元。各个存储单元具有响应预定磁场的施加，对应于能够改写的磁化方向，电阻发生变化的磁存储单元。周边电路配置在与存储阵列连接的区域中，对于存储阵列进行数据读出以及数据写入。第1以及第2电源布线向周边电路供给动作电压。第1以及第2电源布线配置成使得由流过第1电源布线的电流产生的磁场与流过第2电源布线的电流产生的磁场在存储单元阵列中相互抵消。
如果依据本发明的另一个方案，则薄膜磁性体存储装置包括存储阵列，周边电路，第1以及第2电源布线。存储阵列的每一个配置执行磁数据存储的多个存储单元，各个存储单元具有响应预定磁场的施加，对于能够改写的磁化方向，电阻发生变化的磁存储单元。周边电路配置在与存储阵列邻接的区域中，对于存储阵列进行数据读出以及数据写入。第1以及第2电源布线向周边电路供给动作电压。第1以及第2电源布线配置成使得由流过第1以及第2电源布线的电流分别产生的第1以及第2磁场在存储阵列中沿着磁存储单元的易于磁化轴的方向发生作用。
如果依据本发明的另一个方案，则薄膜磁性体存储装置包括存储阵列，周边电路，第1以及第2电源布线。存储阵列的每一个配置进行磁数据存储的多个存储单元。多个存储单元的每一个具有响应与预定磁场的施加，对应于能够改写的磁化方向，电阻发生变化的磁存储单元。周边电路配置在与存储阵列连接的区域中，对于存储阵列进行数据读出以及数据写入。第1以及第2电源布线向周边电路供给动作电压。第1以及第2电源布线的每一个从最接近的存储单元的磁存储单元隔开预定距离以上进行配置，使得在最接近的存储单元的磁存储单元中，流过自身的峰值电流产生的峰值磁场的强度小于考虑存储单元的磁化方向所决定的预定强度。
如果依据本发明的另一个方案，则薄膜磁性体存储装置包括存储阵列，周边电路，电源节点，电源布线和去耦电容。存储阵列的每一个配置进行磁数据存储的多个存储单元。多个存储单元的每一个具有响应施加的磁场，对应于能够改写的磁化方向，电阻值发生变化的磁存储单元。周边电路配置在与存储阵列邻接的区域中，对于存储阵列进行数据读出以及数据写入。电源节点对于周边电路，把存储阵列夹在中间，配置在沿着第1方向的相反一侧的区域中，接受周边电路的动作电源电压的供给。电源布线沿着第1方向设置在电源节点与周边电路之间，传递动作电源电压。去耦电容在电源节点与存储阵列之间的区域以及周边电路与存储阵列之间的区域的至少一方，设置在电源布线与接地电压之间。
如果依据本发明的另一个方案，则薄膜磁性体存储装置包括存储阵列，多个虚拟磁性体。存储阵列的每一个行列形地配置进行磁数据存储的多个存储单元。多个虚拟磁性体在存储阵列的端部，沿着存储单元行以及存储单元列的至少一方配置，每一个具有固定的磁化方向。
如果依据本发明的另一个方案，则薄膜磁性体存储装置包括存储阵列，多条第1布线，电感元件。存储阵列的每一个配置包含有用于进行磁数据存储的第1磁性体的多个存储单元。多条第1布线对于存储单元阵列进行配置，每一个与包含在多个存储单元的至少一个中的第1磁性体电连接。电感元件配置在存储阵列以外的区域中，包括多条第1布线和形成在同一个布线层上的第2布线，在存储阵列以外的区域中的第1磁性体和形成在同一层的第2布线电连接的第2磁性体。
如果依据本发明的另一个方案，则薄膜磁性体存储装置包括多个存储单元，第1布线，第2布线。多个存储单元行列形地配置，每一个进行磁数据存储。第1布线对于多个存储单元中被选择为数据写入对象的选择存储单元，施加用于数据写入的写入磁场。第2布线对于多个存储单元配置比第1布线远，向第1布线供给发生写入磁场的写入电流。在数据写入过程中，从第1以及第2布线分别产生的磁场在沿着第1以及第2布线的长度方向的至少一部分区域中，沿着相互抵消的方向发生作用。
如果依据本发明的另一个方案，则薄膜磁性体存储装置包括多个存储单元，多个周边电路，多条电源布线。多个存储单元的每一个进行磁数据存储，分割配置在多个存储体中。在一次数据写入动作中，多个存储体选择性地成为数据写入对象。多个周边电路分别对应于多个存储体设置，每一个对于所对应的存储体至少进行数据写入动作。多条电源布线分别对应于多个周边电路设置，每一条向所对应的周边电路供给动作电压。各条电源布线设置在除去相对应的存储体以及与相对应的存储体同时具有成为数据写入对象的可能性的其它存储体以外的剩余的存储体中的至少一部分相对应的区域中。
如果依据本发明的另一个方案，则薄膜磁性体存储装置包括多个存储单元，多条第1写入布线，多条第2写入布线，多条布线。多个存储单元的每一个进行磁数据存储，行列形地配置。多条第1写入布线分别对应于存储单元行以及存储单元列的一方设置，每一个为了对于选择存储单元主要施加沿着易于磁化轴的磁场而选择性地接受数据写入电流的供给。多条第2写入布线分别对应于存储单元行以及存储单元列的另一方设置，每一个为了对于选择存储单元主要施加沿着难以磁化轴的磁场，选择性地接受数据写入电流的供给。多条布线由导电性材料形成。在各个存储单元中，在从除去对应的第1写入布线以外的其它第1写入布线中最接近的一条接受的磁场噪声与从除去对应的第2写入布线以外的其它第2写入布线中最接近的一条接受的磁场噪声叠加的情况下，沿着易于磁化轴的剩余磁场余量和沿着难以磁化轴的剩余磁场余量不同。在多条布线中距各个存储单元的距离最短的最接近的布线的配置方向设计成使得由流过自身的电流产生的磁场在各个存储单元中，主要具有易于磁化轴以及难以磁化轴中剩余磁场余量大的一方的成分。
如果依据本发明的另一个方案，则薄膜磁性体存储装置包括多个存储单元，多条第1写入布线，多条第2写入布线，电源布线。多个存储单元的每一个进行磁数据存储，行列形地配置。多条第1写入布线分别沿着存储单元行以及存储单元列的一方设置，每一条为了对于选择存储单元主要施加沿着易于磁化轴的磁场，选择性地接受数据写入电流的供给。多条第2写入布线分别对应于存储单元行以及存储单元列的另一方设置，每一条为了对于选择存储单元主要施加沿着难以磁化轴的磁场，选择性地接受数据写入电流供给。电源布线包含在数据写入电流的路径中。在各个存储单元中，在从除去对应的第1写入布线以外的其它第1写入布线中的最接近的一条接受的磁场噪声与从除去对应的第2写入布线以外的其它第2写入布线中的最接近的一条接受的磁场噪声叠加的情况下，沿着易于磁化轴的剩余磁场余量与沿着难以磁化轴的剩余磁场余量不同。电源布线的配置方向设计成使得由流过自身的电流产生的磁场在各个存储单元中，主要具有沿着易于磁化轴以及难以磁化轴中的剩余磁场余量大的一方的成分。
从而，本发明的主要优点在于由于第1以及第2电源布线发生的磁场在存储阵列中相互抵消，因此能够防止来自电源布线的磁噪声引起的数据误写入以及动作余量的降低，能够稳定地进行动作。
另外，能够使来自电源布线的磁噪声在存储阵列中，作用在磁存储单元(隧道磁阻元件)的易于磁化轴方向。从而，能够抑制对于属于选择列的非选择存储单元的难以磁化轴方向的磁噪声，能够抑制发生由数据写入时的来自电源布线的噪声引起的误写入。进而，即使在数据写入时以外，由于也能够防止存储在磁存储单元(隧道磁阻元件)中的磁化方向旋转那样的磁噪声施加到存储单元，因此能够避免来自电源布线的磁噪声产生的数据读出余量的降低。
或者，由于设计成使得来自电源布线的磁噪声的峰值强度在最接近该电源布线的存储单元中，成为低于考虑存储单元的磁化特性所决定的预定强度，因此能够避免由来自电源布线的磁噪声破坏动作稳定性。
另外，在电源布线上避开接近存储阵列的区域，配置流过峰值电流的去耦电容。从而，能够有效地配置去耦电容，能够抑制来自电源布线的磁噪声的程度。
另外，通过配置在存储阵列端部的虚拟磁性体，能够避免存储阵列端部中的磁场的不连续性，因此不损伤配置在存储阵列端部区域中的存储单元的动作余量。
或者，使用在存储单元的制造工序中能够同时制造的磁性体，可以不增加制造工序而形成电感元件。
或者，在非选择存储单元中，由于相当于写入磁场的漏磁场的来自第1布线的磁噪声与来自写入电流的传输路径中的第2布线的磁噪声相互消弱，因此能够减轻对于非选择存储单元的磁噪声，提高薄膜磁性体存储装置的动作可靠性。
另外，在选择性地成为数据写入对象的，即不同时成为数据写入对象的多个存储体中分割配置了存储单元的结构中，能够防止数据写入动作时的非选择存储单元中的误写入发生，能够提高MRAM器件的动作可靠性。
另外，在接近于选择存储单元的最容易发生数据误写入的非选择存储单元中，使来自写入布线以外的最接近布线的磁噪声的方向与对于发生数据误写入的余量相对大的方向相吻合。从而，能够防止数据写入动作时的非选择存储单元中的误写入发生，提高薄膜磁性体存储装置的动作可靠性。
另外，在接近于选择存储单元的最易于发生数据误写入的非选择存储单元中，使来自流过比较大的电流的电源布线的磁噪声的方向与对于发生数据误写入的余量相对大的方向相吻合。从而，能够防止数据写入动作时的非选择存储单元中的数据误写入发生，提高薄膜磁性体存储装置的动作可靠性。
附图说明
图1是示出本发明实施例中的MRAM器件的总体结构的概念框图。
图2是示出图1所示的存储阵列结构例的电路图。
图3是说明对于MTJ存储单元的数据写入以及数据读出动作的动作波形图。
图4是说明对于周边电路的电源布线在实施例1中的配置的框图。
图5是用于示出电源布线在实施例1中的第1配置的图4中的X-Y剖面图。
图6是用于示出电源布线在实施例1中的第2配置的图4中的X-Y剖面图。
图7是说明对于周边电路的电源布线在实施例1的变形例1中的第1配置例的框图。
图8是说明对于周边电路的电源布线在实施例1的变形例1中的第2配置例的框图。
图9是说明对于周边电路的电源布线在实施例1的变形例2中的第1配置例的框图。
图10A～10C是用于示出实施例1的变形例2中的电源布线的第1配置例的图9中的P-Q剖面图。
图11是说明对于周边电路的电源布线在实施例1的变形例2中的第2配置例的框图。
图12A～12C是用于示出实施例1的变形例2中的电源布线的第2配置例的图1中的V-W剖面图。
图13是说明对于周边电路的电源布线在实施例1的变形例3中的配置的框图。
图14A～14C是用于示出实施例1的变形例3中的电源布线的配置的图13中的R-S剖面图。
图15是示出电源布线在实施例2中的第1配置例的框图。
图16是示出电源布线在实施例2中的第2配置例的框图。
图17是示出电源布线在实施例2的变形例中的第1配置例的框图。
图18是示出电源布线在实施例2的变形例中的第2配置例的框图。
图19是说明实施例3中的去耦电容的第1配置例的框图。
图20是说明实施例3中的去耦电容的第2配置例的框图。
图21是示出实施例3的变形例1中的去耦电容的第1配置例的框图。
图22是示出实施例3的变形例1中的去耦电容的第2配置例的框图。
图23是示出实施例3的变形例2中的去耦电容的第1配置例的框图。
图24是示出实施形态3的变形例2中的去耦电容的第2配置例的框图。
图25是示出实施例4中的存储阵列周边结构的概念图。
图26是示出实施例4的变形例中的存储阵列周边结构的概念图。
图27是示出实施例5中的存储阵列周边结构的概念图。
图28是示用于说明图27所示的电感元件的构造的剖面图。
图29是示出实施例6中的位线BL以及电源布线的配置的概念图。
图30是示出图29所示的位线驱动器的结构的电路图。
图31是示出实施例6的变形例1中的位线以及电源布线的配置的概念图。
图32是示出图31所示的位线驱动器的结构的电路图。
图33是示出实施例6的变形例2中的位线以及电源布线的配置的概念图。
图34是示出实施例6的变形例3中的位线以及电源布线的配置的概念图。
图35是示出实施例6的变形例4中的位线以及电源布线的配置的概念图。
图36是说明实施例7中的电源布线的第1配置例的框图。
图37是说明实施例7中的电源布线的第2配置例的框图。
图38是示出用于说明实施例8中的布线配置的施加在非选择存储单元上的恒定噪声的概念图。
图39是示出MTJ存储单元结构的概略图。
图40是说明来自MTJ存储单元的数据读出动作的概念图。
图41是说明对于MTJ存储单元的数据写入动作的概念图。
图42是说明对于MTJ存储单元的数据写入时的数据写入电流与隧道磁阻元件的磁化方向的关系的概念图。
图43是示出行列形地集成配置了MTJ存储单元的阵列结构的概念图。
发明的具体实施方式
以下，参照附图详细地说明本发明的实施例。另外，图中相同的符号表示相同或者相当的部分。
实施例1
参照图1，本发明实施例的MRAM器件1响应来自外部的控制信号CMD以及信号线ADD进行随机存取，进行读入数据DIN的输入以及读出数据DOUT的输出。
MRAM器件1具备行列形地配置了多个MTJ存储单元的存储阵列2，为了对于存储阵列2进行数据读出以及数据写入，配置在存储阵列2的周边区域中的周边电路5a、5b、5c。另外，以下，把周边电路5a、5b、5c总称为周边电路5或者周边电路5#。
关于存储阵列2的结构在后面详细地进行说明，而对应于MTJ存储单元的行(以下，也简单地称为「存储单元行」)配置多条写字线WWL以及读字线RWL。另外，对应于MTJ存储单元的列(以下，也简单地称为「存储单元列」)配置位线BL。
周边电路5包括配置在存储阵列2的周边区域中的控制电路10，行译码器20，列译码器25，字线驱动器30，读出/写入控制电路50、60。另外，这些周边电路的配置并不限定于图1所示的配置例。
控制电路10为了进行由控制信号CMB指示的预定动作，控制MRAM器件1的总体动作。行译码器20根据由地址信号ADD指示的行地址RA进行存储阵列2中的行选择。列译码器25根据由地址信号ADD指示的列地址CA进行存储阵列2中的列选择。
字线驱动器30根据行译码器20的行选结果，选择性地激活读字线RWL(数据读出时)或者写字线WWL(数据写入时)。由行地址RA以及列地址CA，示出被指定为数据读出或者数据写入对象的MTJ存储单元(以下，也称为「选择存储单元」)。
写字线WWL在与配置了字线驱动器30的相反一侧的把存储阵列2夹在中间的区域6中，与接地电压GND连接。读出/写入控制电路50、60用于在数据读出以及数据写入时，对于所选择的存储单元列(以下，也成为「选择列」)的位线BL，流过数据写入电流以及读出电流(数据读出电流)，是把与存储阵列2相邻区域中配置的电路群总称的部分。
参照图2，存储阵列2具有配置了n行×m列(n、m：自然数)的多个MTJ存储单元MC。对于各个MTJ存储单元MC，配置读字线RWL，写字线WWL，位线BL以及基准电压布线SL。读字线RWL以及写字线WWL分别对应于存储单元行，沿着行方向配置。另一方面，位线BL以及基准电压布线SL分别对应于存储单元列，沿着列方向配置。
其结果，在存储阵列2总体中设置读字线RWL1～RWLn，写字线WWL1～WWLn，位线BL1～BLm以及基准电压布线SL1～SLm。另外，以下，在总体表现写字线，读字线，位线以及基准电压布线的情况下，分别使用符号WWL，RWL，BL以及SL记述，在表示特定的写字线WWL，读字线RWL，位线BL以及基准电压布线SL的情况下，在这些符号上施加下标，像RWL1，WWL1，BL1，SL1那样记述。
字线驱动器30在数据写入时，把与所选的存储单元行(以下，也称为「选择行」)相对应的写字线WWL的一端连接到电源电压Vcc。如上所述，各个写字线WWL的另一端在区域6中由于与接地电压GND连接，因此在选择行的写字线WWL上，从字线驱动器30朝向区域6的方向，能够流过行方向的数据写入电流Ip。
图3是说明对于MTJ存储单元的数据写入以及数据读出动作的动作波形图。
首先，说明数据写入时的动作。字线驱动器30根据行译码器20的行选结果，为了激活与选择行相对应的写字线WWL(高电平，以下记为「H电平」)，与电源电压Vcc连接。另一方面，在非选择行中，写字线WWL维持非激活动态(低电平，以下记为「L电平」)，其电压维持为接地电压GND。
由此，对于选择行的写字线WWL，流过行方向的数据写入电流Ip。其结果，对于属于选择行的MTJ存储单元中的隧道磁阻元件TMR的每一个，施加沿着自由磁化层VL的难以磁化轴HA方向的磁场。另一方面，在非选择行的写字线WWL中不流过电流。
读字线RWL在数据写入时不激活，维持非激活状态(L电平)。基准电压布线SL在存取晶体管ATR不导通的数据写入时，不特别发生作用，其电压维持为接地电压GND。
读出/写入控制电路50以及60通过控制存储阵列2两端的位线BL的电压，在选择列的位线BL上，发生对应于写入数据的数据电平方向的数据写入电流±Iw。
例如，在写入“1”的写入数据时，把读出/写入控制电路60一侧的位线BL电压设定为高电压状态(H电平：电源电压Vcc)，把相反一侧的读出/写入控制电路50一侧的位线BL电压设定为低电压状态(L电平：接地电压GND)，由此，从读出/写入控制电路60朝向50方向的数据写入电流+Iw沿着选择列的位线BL流动。
另一方面，在写入“0”的存储数据时，改换读出/写入控制电路50一侧以及60一侧中的位线BL电压的设定，能够从读出/写入控制电路50朝向60方向，使数据写入电流-Iw沿着选择列的位线BL流动。
由沿着位线BL流动的列方向的数据写入电流±Iw产生的数据写入磁场在隧道磁阻元件TMR中，施加到沿着自由磁化层VL的易于磁化轴的方向。
这样，通过设定数据写入电流Ip以及±Iw的方向，能够使选择存储单元中的自由磁化层VL在与写入数据的电平相对应的方向上，沿着易于磁化轴方向磁化。
另外，根据写入数据的电平控制用于发生沿着易于磁化轴方向的磁场的数据写入电流±Iw的方向，无论写入数据的电平如何，通过使得用于发生沿着难以磁化轴方向的磁场的数据写入电流Ip的方向为恒定，简化用于在写字线WWL中流过数据写入电流的结构。
其次，说明数据读出时的动作。
在数据读出时，字线驱动器30根据行译码器20的行选结果，激活与选择行对应的读字线RWL(H电平)。在非选择行，读字线RWL维持为非激活状态(L电平)。另外，在数据读出时，写字线WWL的每一个不被激活，维持非激活状态(L电平：接地电压GND)不变。
在数据读出动作之前，位线BL例如被充电到接地电压GND。从该状态出发，开始数据读出，如果在选择行读字线RWL被激活为H电平，则对应的存取晶体管ATR导通。在存储晶体管导通的MTJ存储单元的每一个中，相对应的隧道磁阻元件TMR电连接在基准电压(接地电压GND)以及位线之间。
例如，如果用电源电压Vcc上拉与选择列相对应的位线BL，则仅对于选择存储单元的隧道磁阻元件TMR，能够流过读出电流Is。由此，在选择列的位线BL中，发生对应于选择存储单元中的隧道磁阻元件TMR电阻的，即对应于选择存储单元的存储数据电平的电压变化。
如果把在选择存储单元的存储数据是“0”以及“1”时的位线BL的电压变化分别记为ΔV0以及ΔV1，则检测、放大设定为ΔV0以及ΔV1的中间值的参考电压Vref以及选择列的位线BL的电压差，能够读出选择存储单元的存储数据。
这样，基准电压布线SL的电压电平在数据读出时以及数据输入写入时的每一种情况下，都设定为接地电压GND。从而，基准电压布线SL可以与供给接地电压GND的接点建立例如在读出/写入控制电路50或者60内的区域中相连接的对应。另外，该基准电压布线SL还可以设置在行方向以及列方向的任一个方向。
另外，如在以下的说明中所明确的那样，本发明面向对于存储阵列2的周边电路用于供给动作电压的电源布线的配置。从而，在图2中，示出了样品的存储阵列结构，但是无论存储阵列2中的MTJ存储单元或者位线BL等的信号布线的配置如何，都能够适用本发明。例如，即使对于开放型位线BL或者折返型位线BL结构的存储阵列结构，也能够适用本发明。
图4是说明对于周边电路的电源布线在实施例1中的配置的框图。
图4所示的周边电路5相当于图1所示的周边电路5a、5b、5c的每一个。参照图4，作为周边电路5的动作电压的电源电压Vcc以及接地电压GND的供给分别通过电源电压布线PL以及接地布线GL进行。另外，以下，在总称电源电压布线PL以及接地布线GL的情况下，也简单地称为「电源布线」。
电源电压布线PL与从外部接受电源电压Vcc供给的电源节点7连接，对于周边电路5供给电源电压Vcc。同样，接地布线GL与从外部接受接地电压GND供给的接地节点8连接，对于周边电路5供给接地电压GND。这些电源布线配置成使得由流过电源电压布线PL的电流产生的磁场与流过接地布线GL的电流产生的磁场在存储阵列2中在相互抵消的方向发生作用。
作为一例，在图4所示的结构中，电源电压布线PL以及接地布线GL沿着同一方向设置在周边电路5的附近区域。进而，使分别流过电源电压布线PL以及接地布线GL的电流的方向成为相互相反的方向那样，配置电源节点7以及接地节点8。
图5以及图6是用于分别是示出实施例1中的电源布线的第1以及第2配置的X-Y剖面图。
参照图5，在实施例1中的第1配置例中，电源电压布线PL以及接地布线GL的两方在存储阵列2的附近区域中，使用隧道磁阻元件TMR的上层一侧或者下层一侧的某一方的金属布线层进行配置。在图5中，示出了把电源电压布线PL以及接地布线GL从隧道磁阻元件TMR配置在上层一侧的例子，而也可以采用把这些电源布线的两方从隧道磁阻元件TMR配置在下层一侧的结构。
通过采用这样的结构，由流过电源电压布线PL的电流产生的磁场(图5中用实线表示)和由流过接地布线GL的电流产生的磁场(图5中用虚线表示)在存储阵列2中，即在隧道磁阻元件TMR中相互抵消那样发生作用。
在这些电源布线中，特别是在电源投入时或者电路动作时，虽然突然地发生峰值电流，但是由于由这样的峰值电流产生的来自电源布线的磁噪声在存储阵列2中也相互抵消那样发生作用，因此能够防止对于MTJ存储单元的数据误写入，能够使MRAM器件稳定地动作。
进而，由于使用形成在同一个金属布线层上的金属布线配置电源电压布线PL以及接地布线GL，因此能够减少MRAM器件的形成所需要的金属布线层的数量，能够对制造工艺的简化做出贡献。
参照图6，在实施例1的第2配置例中，电源电压布线PL以及接地布线GL在隧道磁阻元件TMR的上层一侧或者上层一侧的某一侧中，使用不同的金属布线层，设定成沿着上下方向相互重叠。
如果采用这样的结构，则能够进一步减少从电源电压布线PL以及接地布线GL到存储阵列2的各个距离的差。由此，存储阵列中的来自电源布线的磁噪声之间的抵消效果将更大。由此，与图5所示的配置例相比较，能够更有效地确保动作余量的或者防止误动作。
实施例1的变形例1
在实施例1的变形例1中，说明存储阵列分割为多个存储块，对于这些存储块配置周边电路时的电源布线的配置。
图7以及图8是分别示出实施例1的变形例1中的周边电路用的电源布线的第1以及第2配置例的框图。
参照图7，图1所述的存储阵列2例如分割为2个存储块MBa以及MBb。在实施例1的变形例1中的第1配置例中，在存储块MBa以及MBb的边界部分中，配置在这些存储块中共有的周边电路5。对于周边电路5的电源电压Vcc以及接地电压GND的供给与实施例1相同，通过电源电压布线PL以及接地布线GL进行。进而，分别对应电源电压布线PL的两端设置电源节点7a以及7b，分别对应接地布线GL的两端设置接地节点8a以及8b。电源电压布线PL以及接地布线GL的具体配置可以与图5以及图6所示的相同。
通过采用这样的结构，在周边电路5内的各电路部分中供给电源电压Vcc以及接地电压GND的电源电压布线PL以及接地布线GL上的电流路径中，由通过这些电流路径的电流在存储块中分别产生的磁场沿着相互抵消的方向发生作用。由此，在分割为多个存储块的存储阵列2中配置周边电路的情况下，也能够得到与实施例1相同的效果。
参照图8，在实施例1的变形例1中的第2配置例中，示出在每个存储块中配置周边电路时的结构。作为一例，分别对应存储块MBa以及MBb，设置周边电路5以及5#。
对于周边电路5的电源电压Vcc以及接地电压GND的供给通过电源电压布线PL以及接地布线GL进行。同样，对于周边电路5#的电源电压Vcc以及接地电压GND的供给通过电源电压布线PL以及接地布线GL进行。
电源电压布线PL以及接地布线GL的每一个沿着相同方向配置。进而，用于分别在电源电压布线PL以及PLb上供给电源电压Vcc的电源节点7a以及7沿着配置这些电源布线的方向，配置成把存储块(存储阵列)夹在中间，位于相反一侧的位置。同样，用于分别在接地布线GLa以及GLb上供给接地电压GND的接地节点8a以及8b，也与电源节点7a以及7b相同，配置在把存储块(存储阵列)夹中间的相互相反一侧的区域中。
进而，对应同一周边电路的电源节点以及接地节点配置在把存储块(存储阵列)在中间的相互相反一侧的区域中。由此，在对应周边电路5设置的电源电压布线PLa以及接地布线GLa中，电流沿着相同的方向流过。同样，在对应周边电路5#的电源电布线PLb以及接地布线GLb中，电流也沿着相同的方向流过。进而，分别流过电源电压布线PLa以及PLb的电流设定为相互相反的方向，分别流过接地布线GLa以及GLb电流也设定为相互相反的方向。
电源电压布线PLa、PLb组及接地布线GLa、GLb组分别与图5或图6所示的电压布线PL及接地布线GL相同，可以使用隧道磁阻元件TMR的上层一侧或者下层一侧的某一方一侧的金属布线层进行配置。
通过采用这样的结构，在分割为多个存储块的存储阵列中，即使在各个存储块配置周边电路的结构中，也能够得到与实施形态1相同的效果。
实施例1的变形例2
在实施例1及其变形例1中，说明了周边电路的电源布线配置在存储阵列的周边部分(附近)时的结构。而为了使MRAM器件进一步高集成化，还产生了通过存储阵列的上部区域或者下部区域，配置这些电源布线的外壳。
图9是说明对于周边电路的电源布线在实施例1的变形例2中的第1配置例的框图。
参照图9，在实施例1的变形例2的第1配置例中，对于周边电路5用于供给电源电压Vcc以及接地电压GND的电源电压布线PL以及接地布线GL配置成横穿存储阵列2，使得通过存储阵列2的上部区域以及下部区域的至少一方。
电源节点7以及接地节点8和周边电路5沿着配置了电源布线的方向，配置成把存储阵列2夹在中间位于相互相反一侧的区域。由此，分别流过电源电压布线PL以及接地布线GL的电流的朝向设定为相互相反的方向。
图10A～10C是用于表示实施例1的变形例2中的电源布线的第1配置例的剖面图。图10A～10C相当于图9中的P-Q剖面图。
在图10A所示的配置例中，电源电压布线PL以及接地布线GL与图5所示的配置例相同，使用隧道磁阻元件TMR的上层一侧以及下层一侧某一方一侧的金属布线层进行配置。在图10A中，示出了把电源电压布线PL以及接地布线GL配置在隧道磁阻元件TMR的上层一侧的例子，而也可以采用把这些电源布线的两方配置在TMR下层一侧的结构。进而，通过把这些电源布线形成为同一个金属布线层，能够减少MRAM器件的形成所需要的金属布线层数量。
通过采用这样的结构，则即使在配置成使得电源布线横穿存储阵列2的上部区域或者下部区域的结构中，也能够避免来自电源布线的磁噪声引起的降低动作余量或者发生数据误写入。
在图10B所示的另一个配置例中，与图6所示的配置例相同，电源电压布线PL以及接地布线GL在隧道磁阻元件TMR的上层一侧或者下层一侧的某一方一侧，使用不同的金属布线层，设计成沿着上下方向重叠。
即使这样配置，也与图10A相同，能够避免来自电源布线的磁噪声产生的恶劣影响。另外，即使在图10B的结构中，也能够把电源电压布线PL以及接地布线GL的双方配置在隧道磁阻元件TMR的下层一侧。
但是，如图10C所示那样，如果采用把隧道磁阻元件TMR夹在中间，把流过相互相反方向的电流的电源电压布线PL以及接地布线GL配置在上层一侧以及下层一侧的各一方，则由这些电源布线产生的磁噪声在隧道磁阻元件TMR的配置区域(存储阵列)中相互加强。从而，可知在电源电压布线PL以及接地布线GL中分别流过相反方向电流的配置的情况下，需要把这些电源布线集中配置在隧道磁阻元件TMR的上层一侧或者下层一侧的某一方一侧中。
图11是说明对于周边电路的电源布线在实施例1的变形例2中的第2配置例的框图。
把图11与图9进行比较，在实施例1的变形例2中的第2配置例中，用于对周边电路供给电源电压Vcc以及接地电压GND的电源电压布线PL以及接地布线GL的每一种各配置多条。在图11中，代表性地示出各配置了2条电源电压布线PL以及接地布线GL的例子。电源电压布线PL的每一条中的电流方向相同。同样，接地布线GL的每一条中的电流方向也相同。通过采用这样的配置，能够降低各布线的电流密度，能够抑制由电迁移等产生的断线的危险性。
图12A～12C是用于示出实施例1的变形例2中的电源布线的第2配置例的剖面图。图12A～12C相当于图11中的V-W剖面图。
在图12A所示的配置例中，电源电压布线PL以及接地布线GL与图10A所示的配置例相同，使用隧道磁阻元件TMR的上层一侧以及下层一侧的某一方一侧的金属布线层进行配置。在图12A的配置例中，还可以采用把这些电源布线群配置在TMR的下层一侧的结构。进而，通过把这些电源布线形成在同一个金属布线层上，能够减少MRAM器件的形成所需要的金属布线层数量。
在图12B所示的配置例中，与图10B所示的配置例相同，电源电压布线PL以及接地布线GL在隧道磁阻元件TMR的上层一侧或者下层一侧的某一方一侧，使用不同的金属布线层设计成沿着上下方向重叠。另外，在图12B的配置例中，也可以采用把这些电源布线群配置在TMR的下层一侧的结构。
在图12C所示的配置例中，使用隧道磁阻元件TMR的上层一侧以及下层一侧的两方，配置电源布线群。例如，使用隧道磁阻元件TMR的上层一侧的同一金属布线层，配置电源电压布线PL以及接地布线GL，使用形成在隧道磁阻元件TMR的下层一侧的金属布线层，配置电源电压布线PL以及接地布线GL。
进而，在隧道磁阻元件TMR的上层一侧与下层一侧之间，进行配置使得沿着同一方向流过电流的布线之间成对地在上下方向重叠。更理想的是，成对的布线把隧道磁阻元件TMR夹在中间配置成上下对称。例如，电源电压布线PL把隧道磁阻元件TMR夹在中间上下对称地配置成使得与沿着同一方向流过电流的电源电压布线PL成对。同样，接地布线GL把隧道磁阻元件TMR夹在中间配置成上下对称使得与接地布线GL成对。
通过采用这样的结构，来自各电源布线的磁噪声在隧道磁阻元件TMR中沿着相互抵消的方向发生作用。从而，使用隧道磁阻元件TMR的上层一侧以及下层一侧的两方的金属布线层，能够实现可以抑制来自电源布线的磁噪声的恶劣影响的电源布线的配置。
实施例1的变形例3
在实施例1的变形例3中，说明把存储阵列夹在中间，在两侧配置周边电路的结构中的电源布线的配置。
图13是说明实施例1的变形例3中的电源布线的配置的框图。
参照图13，在实施例1的变形例3中，示出对于把存储阵列2夹在中间，配置在相互相反一侧的区域中的周边电路5a以及5b，用于供给电源电压Vcc以及接地电压GND的电源布线群。
对于周边电路5a，由电源电压布线PL以及接地布线GL供给电源电压Vcc以及接地电压GND。对于周边电路5b，由电源电压布线PL以及接地布线GL供给电源电压Vcc以及接地电压GND。进而，与图9所示的结构相同，在用于在同一个周边电路中进行电源供给的电源电压布线PL以及接地布线GL中，沿着相互相反的方向流过电流。
例如，对应于周边电路5a的电源节点7a以及接地节点8a把存储阵列2夹在中间，配置在与周边电路5a相反一侧的区域中。电源电压布线PL设置在电源节点7a与周边电路5a之间，接地布线GL设置在接地节点8a与周边电路5a之间。
同样，对应于周边电路5b的电源节点7b以及接地节点8b把存储阵列2夹在中间，配置在与周边电路5b相反一侧的区域中。电源电压布线PL设置在电源节点7b与周边电路5b之间，接地布线GL设置在接地节点8b与周边电路5b之间。
从而，分别流过电源电压布线PL的电流设定在相互相反的方向，分别流过接地布线GL的电流也设定在相互相反的方向。
图14A～14C是用于说明实施例1的变形例3中的电源布线的配置的剖面图。图14A～14C相当于图13中的R-S剖面图。
参照图14A，在第1配置例中，电源电压布线PLa、PLb以及接地布线GLa、GLb使用隧道磁阻元件TMR的上层一侧以及下层一侧的某一方一侧的金属布线层进行配置。进而，流过相互相反方向的电流的电源电压布线PLa以及PLb相互接近地进行配置。同样，接地布线GLa以及GLb也相互接近地进行配置。
通过采用这样的结构，在作为隧道磁阻元件TMR的配置区域的存储阵列中，能够抑制来自电源布线的磁噪声的影响。另外，在图14A中，示出了电源布线群配置在隧道磁阻元件TMR的上层一侧的例子，而也可以把这些电源布线群配置在TMR的下层一侧。进而，如果把电源布线群形成在同一个金属布线层上，则能够减少MRAM器件的形成所需要的金属布线层数量。
参照图14B，在第2配置例中，电源电压布线PLa以及PLb在隧道磁阻元件TMR的上层一侧以及下层一侧的某一方一侧中，使用接近的不同的金属布线层，配置成沿着上下方向重叠。同样，接地布线GLa以及GLb也使用不同的金属布线层相互接近地配置成沿着上下方向重叠。
进而，设置同一个金属布线层上的电源布线之间配置成流过相互相反方向的电流。即，在与电源电压布线PLa的同一个金属布线层上配置接地布线GLa，在与电源电压布线PLb的同一个金属布线层上形成接地布线GLb。
通过采用这样的结构，与图14A所示的结构相同，在配置了隧道磁阻元件TMR的区域(存储阵列)中，能够抑制来自电源布线的磁噪声的恶劣影响。
另外，在图14B中，示出了在隧道磁阻元件TMR的上层一侧配置电源布线群的例子，而也能够使用形成在隧道磁阻元件TMR的下层一侧金属布线层形成这些电源布线群。
参照图14C，在第3配置例中，与图12C的配置例相同，使用隧道磁阻元件TMR的上层一侧以及下层一侧的两方，配置电源布线群。例如，使用隧道磁阻元件TMR的上层一侧的同一个金属布线层，配置电源电压布线PLa以及PLb，使用形成在隧道磁阻元件TMR的下层一侧的金属布线层，配置接地布线GLa以及GLb。
进而，沿着同一方向流过电流的布线之间把隧道磁阻元件TMR夹在中间，在上层一侧以及以下层一侧的每一个中，成对地配置成上下对称。例如，电源电压布线PLa与沿着同一方向流过电流的接地布线GLa把隧道磁阻元件TMR夹在中间成对地配置成上下对称。同样，电源电压布线PLb与接地布线GLb成对地把隧道磁阻元件TMR夹在中间配置成上下对称。
通过采用这样的结构，使用隧道磁阻元件TMR的上层一侧以及下层一侧的两方的金属布线层，能够实现可以抑制来自电源布线的磁噪声的恶劣影响的电源布线的配置。
另外，流过图9所示的电源电压布线PLa、PLb以及接地布线GLa、GLb的电流的朝向与图13相同。从而，能够把图9所示的实施例1的变形例1的第2配置例中的电源布线群用与图14A～14C相同的构造，设置在存储阵列2的附近。
实施例2
如在以往技术的项目中所说明的那样，在MRAM器件中，当对于选择存储单元的数据写入时，对于与选择存储单元属于同一个存储单元行的非选择存储单元，仅在难以磁化轴(HA)方向，施加预定的数据写入磁场。同样，对于与选择存储单元属于同一个存储单元列的非选择存储单元，仅在易于磁化轴(EA)的一方，施加预定的数据写入磁场。
在各个隧道磁阻元件TMR中，自由磁化层VL沿着易于磁化轴(EA)方向，在对应于存储数据的电平(“1”或者“0”)方向进行磁化，因此最易于发生错误地改写自由磁化层VL的磁化方向的，即数据误写入的非选择存储单元是与选择存储单元同一条位线BL建立对应的存储单元群。
即，在属于选择列的非选择存储单元群上施加磁噪声，难以磁化轴(HA)方向的磁场强度如果超过图42所示的开关磁场强度HSW，则发生数据误写入。从而，在存储阵列2中，需要特别地抑制难以磁化轴(HA)方向的磁噪声。
另外，在数据读出等时，如果通过来自电源布线等的磁噪声，在MTJ存储单元中自由磁化层VL的磁化方向旋转，从易于磁化轴(EA)方向偏移，则隧道磁阻元件TMR的成为R1以及R0的中间值，导致降低数据读出余量。
图15是示出电源布线在实施例2中的第1配置例的框图。
参照图15，在存储阵列2上，写字线WWL沿着行方向配置，位线BL沿着列方向配置。由流过写字线WWL的数据写入电流Ip产生的数据写入磁场在隧道磁阻元件TMR中施加到难以磁化轴(HA)方向。另一方面，由流过位线BL的数据写入电流±Iw产生的磁场在隧道磁阻元件TMR中施加到易于磁化轴(EA)方向。
对于与存储阵列2相对应设置的周边电路5，沿着与用于发生易于磁化轴(EA)方向的数据写入磁场的位线BL相同的方向，配置电源电压布线PL以及接地布线GL。对于电源电压布线PL经过电源节点7供给电源电压Vcc，对于接地布线GL经过接地节点8供给接地电压GND。
通过采用这样的结构，则在存储阵列2中，能够使由流过电源电压布线PL以及接地布线GL的电流产生的磁场，即来自电源布线的磁噪声作用在隧道磁阻元件TMR的易于磁化轴(EA)方向。
通过采用这样的结构，对于属于选择列的非选择单元群，通过抑制难以磁化轴(HA)方向的磁噪声，能够防止来自数据写入时的电源布线的磁噪声引起的误写入的发生。
另外，在数据写入时以外，由于也能够防止隧道磁阻元件TMR中的自由磁化层VL的磁化方向旋转那样的磁噪声发生作用，因此能够避免由来自电源布线的磁噪声引起的数据读出余量的降低。
进而，把实施例2与实施例1以及其变形例中示出的结构组合起来，如果配置这些电源布线使得从电源电压布线PL以及接地布线GL分别产生的磁噪声在存储阵列2中相互抵消，则能够在存储阵列中进一步抑制来自电源布线的磁噪声的影响。
图16是示出电源布线在实施例2中的第2配置例的框图。
参照图16，即使在配置电源布线，使得通过存储阵列2的上部以及/或者下部区域，横穿存储阵列2的结构中，也能够适用与图15相同的结构。
即，即使在这样的配置例中，通过在存储阵列2中，使由流过电源电压布线PL以及接地布线GL的电流产生的磁场方向作用在隧道磁阻元件TMR的易于磁化轴(EA)方向，能够共有与在图15中说明过的相同的效果。
实施例2的变形例
图17是示出电源布线在实施例2的变形中的第1配置例。
参照图17，在实施例2的变形例的结构中，除去在图15中说明过的实施例2结构以外，还进行了考虑使得来自电源布线的磁噪声的影响在存储阵列2中成为预定强度以下的配置。
参照图17，从电源电压布线PL到最接近的MTJ存储单元中的隧道磁阻元件TMR的距离r考虑流过电源布线的峰值电流而确定。这样的峰值电流，例如能够通过设计时的电路仿真求出。
即，如果把流过电源电压布线PL的峰值电流记为Ipeak，则与峰值电流相对应的磁噪声的峰值强度Hpeak用下述公式(1)示出。另外，(1)式中，k是比例常数。
Hpeak＝k·(Ipeak/r)......(1)
距离r能够按照下述公式(2)设计，使得在(1)中示出的Hpeak考虑了MTJ存储单元的磁化特性所决定的预定强度Hp小。
Hpeak＜hp......(2)
(2)式中的预定强度hp相当于图42所示的余量部分磁场度Δh。一般，余量部分的磁场强度Δh设定为开关磁场强度HSW的20％左右。通过这样设计，能够避免由通过电源布线产生的磁噪声损害MRAM的动作稳定性。
另外，图17所示的结构适用于电源布线(电源电压布线PL以及接地布线GL)的每一个中。即，对于接地布线GL的配置，也同样设计至最接近接地布线GL的MTJ存储单元中的隧道磁阻元件TMR的距离。
图18是示出电源布线在实施例2的变形例中的第2配置例的框图。
参照图18，即使在配置电源布线，使得通过存储阵列2的上部以及/或者下部区域，横穿存储阵列2的结构中，也能够适用与图17相同的结构。
在该情况下，着眼于各电源布线与最接近的隧道磁阻元件TMR的距离r，可以根据上述(1)以及(2)式，设计各电源布线的配置轮廓。另外，如果把实施例2的变形例与实施例1以及其变形例所示的结构组合起来，则能够在存储阵列中进一步抑制来自电源布线的磁噪声的影响。
另外，在图17以及图18中，说明了配置电源布线，使得来自电源布线的磁噪声在隧道磁阻元件TMR的易于磁化轴(EA)方向发生作用，而实施例2的变形例的适用并不限定于这样的结构。即，各电源布线的配置轮廓与配置电源布线的方向无关，能够着眼于与最接近的隧道磁阻元件TMR的距离进行设计。
实施例3
如在实施例2中叙述的那样，来自电源布线的磁噪声在流过峰值电流时成为最大。一般，对于电源布线，为了抑制电源变动配置去耦电容。流过电源布线的峰值电流这样的高频电流通过该去耦电容。去耦电容由于需要具有某种程度的电容器，因此占有比较大的面积。从而，从MRAM器件的小型化、高集成度的观点出发，有效地配置去耦电容是很重要的。
图19以及图20是分别说明实施形态3中的去耦电容的第1以及第2配置例的框图。
参照图19，电源电压布线PL例如沿着列方向配置，把输入到电源节点7的电源电压Vcc传递到周边电路5。电源节7以及周边电路5沿着配置电源电压布线PL的方向，把存储阵列2夹在中间，配置在相互相反一侧的区域中。接地节点8以及接地布线GL配置在与周边电路5同一侧的区域中。从而，电源电压布线PL遍及电源节点7以及存储阵列2之间的区域，通过存储阵列2附近的区域，存储阵列2以及周边电路5之间的区域进行配置。
去耦电容70避开通过存储阵列2的附近的区域，在存储阵列2与周边电路5之间的区域中，电连接在电源电压布线PL与接地布线GL之间。由于响应周边电路5中的消耗电流在电源电压布线PL中产生的峰值电流在去耦电容70之前发生，因此这样的峰值电流不在接近于存储阵列2的区域中流动。从而，有效地配置去耦电容，能够进一步抑制存储阵列2中的来自电源布线的磁噪声的强度。
电源电压布线PL还能够沿着列方向以外的方向配置，而如果在列方向沿着与位线BL同一方向配置，则由于能够与实施形态2同样地配置电源布线，因此能够抑制来自电源布线的磁噪声的恶劣影响。
参照图20，即使在配置电源布线，使得通过存储阵列2的上部或者下部区域，横穿存储阵列2的结构中，也能够适用与图19同样的结构。
在这样的情况下，去耦电容70在避开接近于存储阵列2的区域，在电源电压布线PL上的存储阵列2以及周边电路5之间的区域中，也电连接在接地布线GL之间。通过采用这样的结构，即使在配置成使得电源布线横穿存储阵列2的结构中，也能够得到与图19的配置同样的效果。
实施例3的变形例1
图21以及图22是示出实施例3的变形例1中的去耦电容的第1以及第2配置例的框图。
参照图21，周边电路5、电流节点7、电源电压布线PL、接地布线GL以及接地节点8的配置由于与图19相同因此不重复说明。
在实施例3的变形例1中的结构中，去耦电容71在电源电压布线PL上，对应于电源节点7以及存储阵列2之间的区域进行设置，电连接在电源电压布线PL与接地电压GND之间。通过采用这样的结构，由周边电路5的消耗电流产生的峰值电流不在接近于电源电压布线PL上的存储阵列2的区域中流动，而通过去耦电容71去除。从而，与实施例3相同，能够进一步抑制来自电源电压布线PL的由磁噪声产生的对于存储阵列2的恶劣影响。
参照图22，即使在配置电源布线，使得通过存储阵列2的上部和下部区域，横穿存储阵列2的结构中，也能够适用与图21相同的结构。
在这样的情况下，去耦电容71避开接近于存储阵列2的区域，对应于电源电压布线PL上的电源节点7以及存储阵列2之间的区域进行设定。通过采用这样的结果，即使在配电成使得电源布线横穿存储阵列2的结构中，也能够得到与图21的配置相同的效果。
实施例3的变形例2
图23以及图24是示出实施形态3的变形例2中的去耦电容的第1以及第2配置例的框图。
参照图23，在实施例3的变形例2中，对应于在MRAM器件的轮廓设计方面具有相当余量的情况，示出把实施例3以及其变形例1组合起来的去耦电容的配置。即，在图23所示的配置例中，配置分别在图19以及图21示出的去耦电容70以及71。通过采用这样的结构，能够进一步抑制从电源电压布线PL作用在存储阵列2的磁噪声的强度。
同样，在图24所示的配置例中，在配置电源布线使得通过存储阵列2的上部或者下部区域，横穿存储阵列2的结构中，配置分别在图20以及图22中示出的去耦电容70以及71。通过采用这样的结构，能够进一步抑制作用在存储阵列2上的来自电源布线的磁噪声的强度。
另外，实施例3以及其变形例1及2中的去耦电容的配置能够适用于按照实施例1以及2，以及它们的变形例中配置的电源布线。在该情况下，由于把在各个实施例中说明过的效果组合起来享用，因此能够进一步有力地排除来自电源布线的磁噪声对于MTJ存储单元产生的恶劣影响，能够使MRAM器件稳定地动作。
实施例4
参照图25，在实施例4的结构中，使用行列形地配置了多个存储单元MC的存储阵列2端部的周边区域110，配置多个虚拟磁阻元件DTMR。各虚拟磁阻元件DTMR沿着存储单元行或者存储单元列的至少一方，行形或者列形地配置。
各虚拟磁阻元件DTMR具有与存储单元MC中的隧道磁阻元件TMR同样的形状及构造。即，隧道磁阻元件TMR以及虚拟磁阻元件DTMR的每一个与图40以及图41所示的构造相同，具有包含被固定了磁化方向的固定磁化层FL，包含通过施加的磁场能够更新(改写)的磁化方向的自由磁化层VL，用于把固定磁化层FL的磁化方向进行固定的反强磁性体层AFL。
如已经说明过的那样，在各存储单元MC中，固定磁化层FL的磁化方向11被固定，自由磁化层VL的磁化方向12由对应于写入数据的数据写入磁场改写。与此不同，在虚拟磁阻元件DTMR中，自由磁化层VL的磁化方向12d具有与固定磁化层FL的磁化方向11d相同的方向。这些磁化方向11d以及12d设定为在这些虚拟磁阻元件DTMR中抵消由最接近设置的布线13产生的磁场方向。
例如，在接近设置的布线13是电源电压布线PL或者接地布线GL等电源布线的情况下，这些布线由于一般配置在芯线的最上层部分，因此隧道磁阻元件TMR以及虚拟磁阻元件DTMR成为位于布线13的下层一侧。从而，从布线13作用在虚拟磁阻元件DTMR的磁场成为图25中用虚线所示的方向(图25中的左方向)，因此虚拟磁阻元件DTMR中的磁化方向11d以及12d设定为与此相反的方向(图25中的右方向)。
通过采用这样的结构，则能够使来自配置在存储阵列2周边部分的电源布线等的布线13的对于配置在存储阵列2中的存储单元MC的磁噪声减弱。由此，能够提高各存储单元MC的动作稳定性。
另外，各存储单元MC中的固定磁化层FL的磁化方向11，虚拟磁阻元件DTMR中的磁化方向11d(固定磁化层FL)以及磁化方向12d(自由磁化层VL)的每一个一致，因此在用于使存储单元MC的固定磁化层FL磁化的工序中，能够同时把虚拟磁阻元件DTMR磁化。即，不需要专门设置把虚拟磁阻元件DTMR磁化的工序。
另外，能够通过配置在存储阵列端部的虚拟磁阻元件DTMR，避免存储阵列端部的磁场的不连续性，能够不损伤配置在存储阵列2的端部区域中的存储单元MC的动作余量。另外，由于虚拟磁阻元件DTMR与隧道磁阻元件TMR具有相同的形状以及构造，因此不设置专用的制造工序，而能够制造这些虚拟磁阻元件DTMR。
进而，由于能够避免存储阵列2的端部中的加工形状的不连续性，因此能够防止在该端部隧道磁阻元件TMR的形状的不均匀。同样，对于布线群，由于确保加工形状的连续性，因此即使对于不需要进行选择性的数据写入的虚拟磁阻元件DTMR，也分别配置相当于写字线WWL的虚拟写字线DWWL，相当于位线BL的虚拟位线DBL。
实施例4的变形例
参照图26，在实施例4的变形例的结构中，不同之点在于在存储阵列2端部的周边区域110中，代替虚拟磁阻元件DTMR，设置虚拟磁性体26。虚拟磁性体26包含具有被固定了磁化方向的磁性体，而该磁性体不具有与各存储单元MC中的隧道磁阻元件TMR相同的形状以及构造。例如，虚拟磁性体26能够通过相当于隧道磁阻元件TMR中的反强磁性体层AFL的磁性体形成。这样，在把与隧道磁阻元件TMR不同形状以及构造的虚拟磁性体26配置周边区域中的情况下，也能够与实施例4相同，使来自配置在存储阵列2的周边部分的电源布线等布线13的对于配置在存储阵列2的存储单元MC的磁噪声减弱。由此，提高各存储单元MC的动作稳定性。
实施例5
参照图27，在实施例5的结构中，在存储阵列2的外部区中，配置用于构成电感元件的布线130。布线130例如设置在周边电路5部分中。另外，在存储阵列2端部的周边区域110中，通过与实施例4或者其变形例相同地配置虚拟磁阻元件DTMR或者虚拟磁性体26，能够使对于配置在存储阵列2中的存储单元MC的磁噪声减弱。布线130电连接具有与各存储单元MC中的隧道磁阻元件TMR相同形状以及构造的磁性体。
图28是用于说明电感元件的构造的剖面图。图28中，把对应于存储阵列2中的存储单元MC部分的剖面图与周边电路5中的布线130的剖面图进行比较。
参照图28，在存储阵列2中，在半导体基板SUB上形成存取晶体管ATR。存取晶体管ATR具有作为n型区的源/漏区32以及34，栅极33。源/漏区32经过形成在连接孔35中的金属膜，与基准电压布线SL电连接。读字线RWL在栅极层中，设置成把栅极33之间进行连接的布线。
写字线WWL形成在设置于基准电压布线SL上层的金属布线层中。隧道磁阻元件TMR配置在写字线WWL的上层一侧，经过条带37以及形成在连接孔36中的金属膜，与存取晶体管ATR的源/漏区34电连接。条带37设置成用于把隧道磁阻元件TMR电连接到存取晶体管ATR上，用导电性的物质形成。位线BL与隧道磁阻元件TMR电连接，设置在隧道磁阻元件TMR的上层一侧。
与此相对，在周边电路5中，与位线BL形成在同一布线层中的布线130经过形成在连接孔39中的金属膜，与磁性体电连接。磁性体ITMR与存储阵列2中的隧道磁阻元件TMR形成在同一层上，而且具有相同的形状以及构造。因此，这些磁性体ITMR不需要特别的制造工序，能够在存储单元MC的制造工序中同时制造。
再次参照图27，在与布线130连接的磁性体ITMR中，固定磁化层FL的磁化方向11i与自由磁化层VL的磁化方向12i的方向一致。通过使这些磁化方向11i以及12i与隧道磁阻元件TMR中的固定磁化层FL的磁化方向11的方向一致，不需要设置用于使这些磁性体ITMR磁化的专用工序。
这样，由布线130以及与此连接的至少一个磁性体ITMR构成的电感元件31作为电路元件，或者，串联连接在用于供给动作电压的电源布线上，能够用于抑制电源投入时等产生的突发电流等的峰值电流。
进而，流过构成电感元件31的布线130的电流如果设定成使得由该电流产生的磁场比用于改写磁性体ITMR的自由磁化层VL的磁化方向12i的阈值小，则能够稳定地维持电感元件31的电感值。
实施例6
在实施例6中，说明电源布线以及流过数据写入电流的部件的理想配置关系。
图29是示出实施例6中的位线BL以及电源布线的配置的概念图。
参照图29，对于在存储阵列2中行列形地配置的存储单元MC，与存储单元列分别对应配置位线BL，与存储单元行分别对应配置写字线WWL。如已说明过的那样，在位线BL中，流过用于发生沿着隧道磁阻元件TMR的易于磁化轴方向磁场的数据写入电流，对于写字线WWL，流过用于发生沿着隧道磁阻元件TMR的难以磁化轴方向的磁场的数据写入电流。即，位线BL沿着隧道磁阻元件TMR的难以磁化轴方向HA配置，写字线WWL沿着隧道磁阻元件TMR的易于磁化轴方向EA配置。位线BL在各存储列中，分割为多个配置。例如，对应于第1个存储单元列，分割并配置位线BL11、BL21、BL31、……。
与对应于同一个存储单元列设置的多条位线BL相对应，设置与位线BL平行地配置的1组电源电压布线PL以及接地布线GL。通过沿着其长度方向相邻接的位线BL11、BL21、BL31、…共有电源电压布线PL以及接地布线GL。电源电压布线PL在其一端一侧电连接供给电源电压Vcc的电源节点7，接地布线GL在其一端一侧电连接供给接地电压GND的接地节点8。对于选择存储单元施加数据写入磁场的位线BL，用于对于位线BL供给数据写入电流的电源电压布线PL以及接地布线GL也都接近隧道磁阻元件TMR配置。
进而，分别对应于各位线BL的一端一侧以及另一端一侧，配置位线驱动器。例如，分别与位线BL11的一端一侧以及另一端一侧相对应，配置位线驱动器BDVa11以及BDVb11，分别对应于位线BL21的一端一侧以及另一端一侧，配置位线驱动器BDVa21以及BDVb21，分别对应于位线BL31的一端一侧以及另一端一侧，配置位线驱动器BDVa31以及BDVb31。以下，还把对应于位线BL的一端一侧设置的位线驱动器BDVa11、BDVa21、BDVa31、…总称为位线驱动器BDVa，把分别对应于位线BL另一端一侧设置的位线驱动器BDVb11、BDVb21、BDVb31、…总称为位线驱动器b。
参照图30，位线驱动器BDVa具有电连接在相当于位线BL的一端一侧的节点Na以及电源电压布线PL之间的P沟道MOS晶体管41，电连接在节点Na以及接地布线GL之间的N沟道MOS晶体管42，输出对应的列选线CSL以及写入数据DIN的NAND逻辑运算结果的逻辑门44，输出写入数据DIN以及相对应的列选线的翻转电平/CSL的NOR逻辑运算结果的逻辑门46。逻辑门44的输出被输入到晶体管41的栅极，逻辑门46的输出被输入到晶体管42的栅极。列选线CSL在选择了对应的存储单元列的情况下被激活为H电平，在除此以外的情况下非激活为L电平。
位线驱动器BDVb具有电连接在相当于位线BL的另一端一侧节点Nb以及电源电压布线PL之间的P沟道MOS晶体管51，电连接在节点Nb以及接地布线GL之间的N沟道MOS晶体管52，输出对应的位选线CSL以及翻转了的写入数据/DIN的NAND逻辑运算结果的逻辑门54，输出翻转了的写入数据/DIN以及对应的列选线的翻转电平/CSL的NOR逻辑运算结果的逻辑门56。逻辑门54的输出被输入到晶体管51的栅极，逻辑门56的输出被输入到晶体管52的栅极。
从而，在选择列(列选线CSL＝H电平)中，激活位线驱动器BDVa以及BDVb。根据写入数据DIN的电平，被激活了的位线驱动器BDVa选择性地把电源电压布线PL以及接地布线GL的一方与节点Na连接，被激活了的位线驱动器BDVb选择性地把电源电压布线PL以及接地布线GL的另一方与节点Nb连接。
另一方面，在非选择列(位选线CSL＝L电平)中，不激活位线驱动器BDVa，使得节点Na不连接电源电压布线PL以及接地布线GL的任一个，不激活位线驱动器BDVb，使得节点Nb也不连接电源电压布线PL以及接地布线GL的任一个。
再次参照图29，作为一例，说明把对应于位线BL21的存储单元选择为数据写入对象，提供数据写入电流的方向成为从位线驱动器BDVa21朝向BDVb21的方向的写入数据时的动作。
这种情况下，激活位线驱动器BDVa21以及BDVb21，不激活其它的位线驱动器。从而，数据写入电流流过电源节点7～电源电压布线PL(位线BL11的对应区域)～位线驱动器BDVa21～位线BL21～位线驱动器BDVb21～接地布线GL(位线BL21的对应区域以及位线BL11的区域)～接地节点8的路径。
从而，在位线BL11的对应区域中，由于电源电布线以及接地布线GL的每一个中的电流方向相互相反，因此与在图10A～10B中说明过的相同，从这些布线对于隧道磁阻元件TMR发生的磁场相互抵消。即，构成相同组的电源电压布线PL以及接地布线GL既能够如图10A所示那样使用同一布线层沿着左右方向并列配置，也能够如图10B所示那样使用不同的布线层沿着上下方向重叠那样配置。
另外，由于流过位线BL21的数据写入电流与位线BL21的对应区域中的接地布线GL的通过电流也是相互相反的方向，因此对于非选择存储单元，从两者分别作用的磁场相互抵消。进而，在位线BL31以外的区域中，由于在位线BL，电源电压布线PL以及接地布线GL中不流过电流，因此不发生磁场噪声。
通过采用这样的结构，则能够减轻来自包含在向选择列的位线BL供给的数据写入电流的电流路径中的布线群对于非选择存储单元的磁场噪声，能够提高MRAM器件的动作可靠性。
实施例6的变形例1
在实施例6的变形例1中，说明用于简化位线驱动器结构的结构。
参照图31，在实施例6的变形例1中的结构中，代替电源电压布线PL以及接地布线GL，配置写入电流布线WCL以及/WCL。对应于写入电流布线WCL，配置电源开关电路100，对应于写入电流布线/WCL，设置电源开关电路105。电流源开关电路100根据写入数据DIN，把电源电压Vcc以及接地电压GND的一方与写入电流布线WCL连接，电源开关电路105根据写入数据的翻转电平/DIN，把电源电压Vcc以及接地电压GND的一方与写入控制布线/WCL连接。从而，写入电流布线WCL以及/WCL根据写入数据DIN，互补地各连接电源电压Vcc以及接地电压GND的一方。
进而，代替位线驱动器BDVa11～BDVa31、...，配置位线驱动器BDVa’11～BDVa’31、...，代替位线驱动器BDVb11～BDVb31、...，设置位线驱动器BDVb’11～BDVb’31、...。以下，也把位线驱动器BDVa’11～BDVa’31、...总称为位线驱动器BDVa’，把位线驱动器BDVb’11～BDVb’31、...总称为位线驱动器BDVb’。关于其它部分的结构由于与图29所示的实施形态6中的结构相同因此不重复详细的说明。
图32是示出图31所示的位线驱动器的结构的电路图。
参照图32，位线驱动器BDVa’具有电连接在写入电流布线以及节点Na(位线BL的一端一侧)之间的N沟道MOS晶体管81。位线驱动器BDVb’具有电连接在节点Nb(位线BL的另一端一侧)以及写入电流布线/WCL之间的N沟道MOS晶体管82。晶体管81以及82的各个栅极与对应的列选线CSL连接。
在实施例6的变形例1中的结构中，由于能够通过电源开关电路100以及105，选择性地把电流写入布线WCL、/WCL连接到电源电压Vcc以及接地电压GND，因此在位线驱动器BDVa’以及BDVb’中，不需要进行对应于写入数据的写入电流布线WCL以及/WCL之间的选择。即，在各个位线驱动器BDVa’、BDVb’中，能够固定地选择电流写入布线WCL以及/WCL的某一个。从而，能够仅用晶体管栅极构成各个位线驱动器，能够简化其结构。其结果，能够谋求减小电路面积，减少搭载了MRAM器件的芯片。
再次参照图31，在把对应于位线BL21的MTJ存储单元选择为数据写入对象，提供数据写入电流的方向成为从位线驱动器BDVa’21朝向BDVb’21的方向的写入数据的情况下，流过写入电流布线WCL、/WCL以及被选择的位线BL21的电流的方向分别与图29中的电源电压布线PL、接地布线GL以及被选择的位线BL21相同。另外，在写入数据的电平相反的情况下，由于通过电源开关电路100、105，切换写入电流布线WCL、/WCL与电源电压Vcc、接地电压GND之间的连接关系，因此能够分别在写入电流布线WCL、/WCL以及被选择的位线BL21的每一个中流过与上述相反方向的电流。
从而，即使在实施例6的变形例1中的结构中，与实施例6中的结构相同，也能够减轻来自包含在向选择列的位线BL供给的数据写入电流的电流路径中的布线群对于非选择存储单元的磁场噪声，能够提高MRAM器件的动作可靠性。
实施例6的变形例2
在实施例6的变形例2中，说明在实施例6中的结构中，把电源电压布线PL以及接地布线GL的两端分别连接电源节点以及接地节点的结构。
参照图33，在实施例6的变形例2中的结构中，与实施例6的结构不同之点在于电源电压布线PL在其两端分别连接供给电源电压Vcc的电源节点7a以及7b，接地布线GL在其两端分别连接供给接地电压GND的接地节点8a以及8b。关于其它部分的结构，由于与图29所示的实施形态6中的结构相同，因此不重复详细的说明。
在图33中，代表性地示出对应于位线BL21的存储单元被选择为数据写入对象，提供了数据写入电流的方向成为从位线驱动器BDVa21朝向BDV21的方向的写入数据时的动作。在这样的情况下，从电源节点7a供给的电流I1以及从电源节点7b供给的电流I2之和的(I1+I2)，作为数据写入电流流过位线BLb21。这样供给的数据写入电流(I1+I2)在接地布线GL上，分配成对于接地节点8a的电流I1以及对于接地节点8b的电流I2。
从而，在位线BL11的对应区域中，在电源电压布线PL以及接地布线GL上同一水平的电流I1沿着相互相反的方向流动。进而，在位线BL31以后的对应区域中，在电源电压布线PL以及接地布线GL上，同一水平的电流I2沿着相互相反的方向流动。从而，从与电源电压布线PL以及接地布线GL的这些区域相对应的部分发生的同等程度强度的磁场噪声在存储单元MC部分中沿着相互抵消的方向发生作用。
实施例6的变形例3
在实施例6的变形例3中，说明对于在实施例6的变形例1中示出的写入电流布线WCL以及/WCL，与实施例6的变形例2中所示的结构相同，与其两端分别对应配置电源开关电路的结构。
参照图34，实施例6的变形例3中的结构与图31所示的实施例6的变形例1中的结构的不同之点在于，分别对应于写入电流布线WCL的两端，配置电源开关电路100a以及100b，分别对应于写入电流布线/WCL的两端，配置电源开关电路105a以及105b。电源开关电路100a以及100b的每一个与电源开关电路100同样地进行动作，电源开关电路105a以及105b的每一个与电源开关电路105同样地进行动作。从而，写入电流布线WCL以及/WCL同等地各作用为图33所示的把其两端连接在电源电压Vcc的电源电压布线PL以及把其两端连接在接地电压GND的接地布线GL。
从而，在实施例6的变形例3的结构中，除去与实施例6的变形例2相同的效果以外，能够简化各位线驱动器BDVa’以及BDVb’的结构，能够谋求减小芯片面积。
实施例6的变形例4
在实施例6的变形例4中，示出对应于多个存储单元列配置1组电源电压布线PL以及接地布线GL的结构。
参照图35，在实施例6的变形例4的结构中，按照各多个存储单元列配置1组电源电压布线PL以及接地布线GL。例如在图35中，对应于2个存储单元列配置1组电源电压布线PL以及接地布线GL。与图35所示的1组电源电压布线PL以及接地布线GL建立对应关系的位线BL11～BL31、...，BL12～BL32、...分别相对应的位线驱动器BDVa1、BDVb11～BDVa31、BVb31...以及BDVa12、BDVb12～BDV32、BDVb32...的每一个从共同的电源电压布线PL以及接地布线GL接受数据写入电流的供给。即，能够做成电源电压布线PL以及接地布线GL不仅在沿着其长度方向的相邻的位线BL之间，而且还在沿着其宽度方向的相邻的位线BL之间共有的结构。
通过采用这样的结构，在享有与实施例6的结构相同的磁噪声效果的基础上，还能够减少电源电压布线PL以及接地布线GL配置数量。
在实施例6的变形例1到3的每一个所示的结构中也同样地能够按照每多个存储单元列配置1组电源电压布线PL以及接地布线GL。另外，在这样的结构中，在各个存储单元列中，能够采用不分割位线BL的结构。
进而，在图29，图33，图35等示出的结构中，在电源节点7、7a、7b与电源电压布线PL之间，设置用于供给恒定电流的电流源电路，也可以采用经过该电流源电路进行对于电源电压布线PL供给电源电压Vcc的结构。由此，能够把数据写入电流稳定地维持为预定水平。
另外，在实施例6及其变形例中，示出了用于供给沿着位线BL流过的数据写入电流的电源电压布线PL以及接地布线GL的配置，而也能够把同样的结构同样地适用在用于供给在写字线WWL上流过的数据写入电流的电源电压布线PL以及接地布线GL的配置中。其中，由于写字线WWL上的数据写入电流与写入数据电平无关可以取为恒定方向，因此例如，各写字线WWL的一端一侧可以只是与接地布线GL连接，在其另一端一侧中，可以设置根据行选结果把电源电压布线PL与其另一端连接的晶体管开关。
实施例7
在实施例7中，说明对于存储阵列2的电源布线的有效的配置。
参照图36，在实施例7的结构中的第1配置例中，配置了图1等所示的多个存储单元的存储阵列分割为存储体BAa以及BAb。进而，配置对应于存储体BAa的周边电路5a以及对应于存储体BAb的周边电路5b。存储体BAa以及BAb选择性地成为数据写入对象，并且设两者不可能同时成为数据写入对象。
使用与存储体BAb相对应的区域，配置对于周边电路5a用于分别供给电源电压Vcc以及接地电压GND的电源电压布线PL以及接地布线GL。即，电源节点7a以及接地节点8a从周边电路5a观看配置在存储体BAb一侧。
同样，使用与存储体BAa相对应的区域，配置对于周边电路5b用于分别供给电源电压Vcc以及接地电压GND的电源电压布线PL以及接地布线GL。即，电源节点7b以及接地节点8b从周边电路5b观看配置在存储体BAa一侧。
通过采用这样的结构，在进行对于存储体BAa的数据写入的期间中，从用于供给数据写入电流的电源电压布线PL以及接地布线GL产生的磁噪声仅在与作为不执行数据写入动作的存储体BAb相对应的区域中发生。从而，在数据写入动作过程中的存储体BAa中，使数据写入余量降低那样的磁噪声不产生影响。
同样，在进行对于存储体BAb的数据写入的期间中，从用于供给数据写入电流的电源电压布线PL以及接地布线GL产生的磁噪声仅在与作为不执行数据写入动作的存储体BA相对应的区域中发生。从而，在数据写入动作过程中的存储体BAb中，使数据写入余量降低那样的磁噪声不发生影响。
通过采用这样的结构，能够防止数据写入动作时发生非选择存储单元中的误写入，能够提高MRAM器件的动作可靠性。
图37是示出实施例7中的电源布线配置的第2例的框图。
参照图37，用于对于周边电路5a供给动作电压的电源电压布线PLa以及接地布线GLa也可以配置在存储体BAb的附近区域。同样，用于对周边电路5b供给电源电压Vcc的电源电压布线PLb以及接地布线GLb也可以配置在存储体BAa的附近区域。即使采用这样的结构，也与图36所示的结构相同，能够防止数据写入动作时发生非选择存储单元中的误写入，能够提高MRAM器件的动作可靠性。
另外，在图36以及图37中，示出了存储阵列分割为互补的数据写入对象的2个存储体的情况，而本发明的适用并不限定于这样的情况。即，即使在存储阵列分割为3个以上任意多个的结构中，如果做成使用与除去该存储体以及有可能与该存储体同时成为数据写入对象的其它存储体以外的剩余存储体相对应的区域配置与各个存储体相对应的电源布线的结构，也能够享有同样的效果。
另外，电源布线的配置不限定于图36以及图37中的例示，能够采用遵从实施例1到3以及它们的变形例的配置。
实施例8
在MRAM器件中，需要设置用于发生对各存储单元的数据写入磁场的2种布线(本实施例中的位线BL以及写字线WWL)。在这2种布线中，由于在数据写入时必然地流过数据写入电流，因此从这2种布线对于相连接的非选择单元作用的磁噪声成为恒定的噪声。从而，如果考虑上述恒定的噪声配置除去这些布线以外的其它布线，则能够有效地防止非选择存储单元中的数据误写入。
图38是说明施加在非选择存储单元上的恒定噪声的概念图。
参照图38，在数据写入时，根据写入数据，对于选择存储单元，施加相当于动作点120或者121的数据写入磁场。动作点120、121设计成使得在图42中说明过的星形特性线的外侧区域具有余量。
另一方面，在相邻行的写字线WWL以及相邻列的位线BL的双方流过数据写入电流，即，施加在最有可能发生数据误写入的非选择存储单元中的恒定噪声设相当于用符号122表示的点。分别沿着用符号122表示的点与星形特性线之间的纵轴以及横轴的距离ΔMh以及ΔMe示出该非选择存储单元中的沿着难以磁化轴方向以及易于磁化轴方向的对于发生数据误写入的余量(以下，也称为「剩余磁场余量」)。
即，如果对于该非选择存储单元，进而超过剩余磁场余量ΔMh施加难以磁化轴方向的磁噪声，则发生误写入。同样，如果对于该非选择存储单元，进而超过剩余磁场余量ΔMe施加易于磁化轴方向的磁噪声，则发生误写入。在重叠施加两个方向的磁噪声的情况下，即使分别不超过剩余磁场余量ΔMe、ΔMh，也有可能发生误写入，而这样示出的剩余磁场余量ΔMe以及ΔMh能够用作为判断各个存储单元MC对于沿线难以磁化轴以及易于磁化轴的某方向的磁噪声是否相对弱的尺度。
从而，如果进行设计，使得用于发生对于各存储单元的数据写入磁场的位线BL以及写字线WWL以外的其它导电性的布线中的与MC存储单元(即隧道磁阻元件TMR)的距离为最短的布线(以下，也称为「最接近布线」)的配置方向与来自该最接近布线的磁噪声的方向在剩余余量ΔMe、ΔMh大的一方一致，则能够有效地防止发生非选择存储单元中的数据写入。
特别是，由于隧道磁阻元件TMR的形状为了使其磁化特性稳定而设计成细长形状，因此在用于发生沿着易于磁化轴的磁场位线BL的布线间距与用于发生沿着易于磁化轴的磁场的写字线WWL的布线间距之间产生差异。即，图38所示那样的剩余磁场余量ΔMh、ΔMe的大小能够从这些布线间距推测。具体地讲，在从位线BL以及写字线WWL的布线间距小的一方发生的磁场的方向，认为剩余磁场余量小。从而，可以沿着与位线BL以及写字线WWL布线间距大的一方的同一方向，即平行地进行设计最接近的布线的配置方向。
一般由于进行设计使得隧道磁阻元件TMR长边方向与其易于磁化轴方向一致，因此在这种情况下，用于发生沿着易于磁化轴的磁场的位线BL的布线间距比用于发生沿着易于磁化轴的磁场的写字线WWL的布线间距大。从而，最最接近布线最好与位线BL平行配置。或者，在两者的布线间的关系相反的情况下，最接近布线最好与写字线WWL平行配置。
进而，不仅是最接近的布线，对于电源布线等通过电流比较大的布线，最好也同样地设置其配置方向。

Claims (15)

1.一种薄膜磁性体存储装置，其特征在于具备：
配置了每一个都进行磁数据存储的多个存储单元的存储阵列，其中，上述多个存储单元的每一个具有根据预定磁场的施加能够改写的磁化方向，电阻发生变化的磁存储部分；
配置在与上述存储阵列邻接的区域中，用于对上述存储阵列进行数据读出以及数据写入的周边电路；
用于在上述周边电路中供给动作电压的第1以及第2电源布线，
上述第1以及第2电源布线配置成使得由流过上述第1电源布线的电流产生的磁场与流过上述第2电源布线的电流产生的磁场在上述存储阵列中相互抵消。
2.根据权利要求1所述的薄膜磁性体存储装置，其特征在于：
上述第1以及第2电源布线由分别设置不同在布线层上第1以及第2金属布线形成为上下重叠。
3.一种薄膜磁性体存储装置，其特征在于具备：
配置了每一个都进行磁数据存储的多个存储单元的存储阵列，其中，上述多个存储单元的每一个具有根据预定磁场的施加能够改写的磁化方向，电阻发生变化的磁存储部分；
配置在与上述存储阵列邻接的区域中，用于对上述存储阵列进行数据读出以及数据写入的周边电路；
用于在上述周边电路中供给动作电压的第1以及第2电源布线，
上述第1以及第2电源布线配置成使得流过上述第1以及第2电源布线的电流分别产生的第1以及第2磁场在上述存储阵列中沿着上述磁存储部分的易于磁化轴的方向发生作用。
4.根据权利要求3所述的薄膜磁性体存储装置，其特征在于：
行列形地配置上述多个存储单元，
上述多个磁性体存储装置还具备
分别对应于存储单元行以及存储单元列的一方设置，每一个为了对于选择存储单元主要施加沿着易于磁化轴的磁场，选择性地接受数据写入电流的供给的多条第1写入布线；
分别对应于上述存储单元行以及存储单元列的另一方设置，每一个为了对于选择存储单元主要施加沿着难以磁化轴的磁场，选择性地接受数据写入电流的供给的多条第2写入布线，
上述多条第1写入布线的布线间距比上述多条第2写入布线的布线间距大。
5.一种薄膜磁性体存储装置，其特征在于具备：
配置了每一个都进行磁数据存储的多个存储单元的存储阵列，其中，上述多个存储单元的每一个具有根据响应预定磁场的施加能够改写的磁化方向，电阻发生变化的磁存储部分；
配置在与上述存储阵列邻接的区域中，用于对上述存储阵列进行数据读出以及数字数据写入的周边电路；
用于在上述周边电路中供给动作电压的第1以及第2电源布线，
上述第1以及第2电源布线的每一条在最接近的存储单元的磁存储部分中，从上述最接近的存储单元的磁存储部分隔开预定距离以上进行配置，使得由流过自身的峰值电流产生的峰值磁场的强度小于考虑上述存储单元的磁化特性所决定的预定强度。
6.根据权利要求5所述的薄膜磁性体存储装置，其特征在于：
还具备在数据写入时，为了流过用于生成上述预定磁场的数据写入电流而设置的写入数据线，
在上述数据写入时，由上述数据写入电流产生的磁场的强度以用于改写上述磁存储部分的磁化方向所必需的第1磁场强度和相当于余量部分的第2磁场强度的和表示，
设计上述预定距离使得上述预定强度小于上述第2磁场强度。
7.一种薄膜磁性体存储装置，其特征在于具备：
配置了每一个都进行磁数据存储的多个存储单元的存储阵列，其中，上述多个存储单元的每一个根据响应施加的磁场可改写的磁化方向，电阻值发生变化的磁存储部分；
配置在与上述存储阵列邻接的区域中，用于对上述存储阵列进行数据读出以及数据写入的周边电路；
对于上述周边电路，把上述存储阵列在中间，配置在沿着上述第1方向的相反一侧的区域中，接收上述周边电路的动作电源电压V的供给的电源节点；
沿着上述第1方向，设置在上述电源节点与上述周边电路之间，用于传递上述动作电源电压的电源布线；
在上述电源节点与上述存储阵列之间的区域以及上述周边电路与上述存储阵列之间的区域的至少一方，设置在上述电源布线与接地电压之间的去耦电容。
8.一种薄膜磁性体存储装置，其特征在于具备：
行列形地配置了每一个都进行磁数据存储的多个存储单元的存储阵列；
在上述存储阵列的端部，沿着存储单元行以及存储单元列的至少一方配置的每一个都具有被固定了的磁化方向的多个虚拟磁性体。
9.一种薄膜磁性体存储装置，其特征在于具备：
配置了包含每一个都用于进行磁数据存储的第1磁性体的多个存储单元的存储阵列；
与上述存储阵列相对应配置，并且每一个都与包含在上述多个存储单元的至少一个中的上述第一磁性体电连接的多条第1布线；
配置在上述存储阵列以外的区域，包含与上述多条第1布线形成在同一布线层的第2布线，以及在上述存储阵列以外的区域，与上述第1磁性体形成在同一层，并且与第2布线电连接的第二磁性体。
10.一种薄膜磁性体存储装置，其特征在于具备：
行列形地配置，并且每一个都进行磁数据存储的多个存储单元；
对于上述多个存储单元中被选择为数据写入对象的选择存储单元，施加用于数据写入的写入磁场的第1布线；
对于上述多个存储单元，远离上述第1布线配置，并且把使发生上述写入磁场的写入电流供给到上述第1布线的第2布线，
在上述数据写入过程中，从上述第1以及第2布线分别产生的磁场在沿着上述第1以及第2布线的长度方向的至少一部分区域中，沿着相互抵消的方向发生作用。
11.根据权利要求10所述的薄膜磁性体存储装置，其特征在于：
上述第1布线按照上述多个存储单元中的预定划分设置，
上述第2布线包括
沿着与上述第1布线同一方向设置，并且用于供给上述第1以及第2电压的一方电压的第1电源布线；
沿着与上述第1布线同一方向设置，必须用于供给第1以及第2电压的另一方电压的第2电源布线，
上述薄膜磁性体存储装置还具备
对应于各个上述第1布线的一端设置，并且当所对应的上述预定划分被选择为数据写入对象时，用于把上述第1以及第2电源布线的一方布线与上述一端进行连接的第1驱动电路；
对应于各个上述第1布线的另一端设置，并且当所对应的上述预定划分被选择为数据写入对象时，用于在上述数据写入时把上述第1以及第2电源布线的另一方布线与上述一端进行连接的第2驱动电路。
12.根据权利要求10所述的薄膜磁性体存储装置，其特征在于：
上述第2布线按照每K条(K：2以上的整数)第1布线设置，
在上述数据写入中，对于与相同的上述第2布线建立对应关系的K条第1布线中的至少1条，供给上述写入电流。
13.一种薄膜磁性体存储装置，其特征在于具备：
每一个都进行磁数据存储，并且分割配置在多个存储体中的多个存储单元；
分别对应于上述多个存储体设置，并且每一个对于相对应的存储体至少用于进行数据写入动作的多个周边电路；
分别对应于上述多个周边电路设置，并且每一条用于对所对应的周边电路供给动作电压的多条电源布线，
在一次数据写入动作中，上述多个存储体选择地成为上述数据写入对象，
各条上述电源布线设置在与除去所对应的存储体以及有可能同时与上述所对应的存储体成为数据写入对象的其它存储体以外的剩余存储体中的至少一个相对应的区域中。
14.一种薄膜磁性体存储装置，其特征在于具备：
每一个都进行磁数据存储，并且行列形地配置的多个存储单元；
分别对应于存储单元行以及存储单元列的一方设置，并且每一条为了对于选择存储单元主要施加沿着易于磁化轴的磁场，选择性地接受数据写入电流的供给的多条第1写入布线；
分别对应于上述选择单元行以及选择单元列的另一方设置，并且每一条为了对于选择存储单元主要施加沿着难以磁化轴的磁场，选择性地接受数据写入电流的供给的多条第2写入布线；
由导电性材料形成的多条布线，
在各个上述存储单元中，在从除去所对应的第1写入布线以外的第1写入布线中最接近的1条接受的磁场噪声，与从除去所对应的第2写入布线以外的第2写布线中最接近的1条接受的磁场噪声叠加的情况下，沿着上述易于磁化轴的剩余磁场余量与沿着上述难以磁化轴的剩余磁场余量不同，
上述多条布线中距各个上述存储单元的距离最短的最接近的布线的配置方向设计成使得由流过自身的电流产生的磁场在各个上述存储单元中，主要具有沿着上述易于磁化轴以及难以磁化轴中上述剩余余量大的一方的成分。
15.一种薄膜磁性体存储装置，其特征在于具备：
每一个都进行磁数据存储，并且行列形地配置的多个存储单元；
分别对应于存储单元行以及存储单元列的一方设置，并且每一条为了对于选择存储单元主要施加沿着易于磁化轴的磁场，选择性地接受写入数据电流的供给的多条第1写入布线；
分别对应于上述存储单元行以及存储单元列的另一方设置，并且每一条为了对于选择存储单元主要施加沿着难以磁化轴的磁场，选择性地接受数据写入电流的供给的多条第2写入布线；
包含在上述数据写入电流的路径中的电源布线，
在各个上述存储单元中，从除去所对应的第1写入布线以外的第1写入布线中最接近的1条接受的磁场噪声，与从除去所对应的第2写入布线以外的第2写入布线中最接近的1条接受的磁场噪声叠加的情况下，沿着上述易于磁化轴的剩余磁场余量与沿着上述难以磁化轴的剩余磁场余量不同，
上述电源布线的配置方向设计成使得由流过自身的电流产生的磁场在各个上述存储单元中，主要具有沿着上述易于磁化轴以及难以磁化轴中上述剩余余量大的一方的成分。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101290796B (zh) * 2007-04-17 2011-05-11 旺宏电子股份有限公司 磁性存储器的写入方法

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6466475B1 (en) * 2001-10-31 2002-10-15 Hewlett-Packard Company Uniform magnetic environment for cells in an MRAM array
US6940748B2 (en) * 2002-05-16 2005-09-06 Micron Technology, Inc. Stacked 1T-nMTJ MRAM structure
JP4646485B2 (ja) * 2002-06-25 2011-03-09 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP4208500B2 (ja) * 2002-06-27 2009-01-14 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP4266302B2 (ja) * 2002-11-27 2009-05-20 株式会社ルネサステクノロジ 不揮発性記憶装置
JP2004207364A (ja) * 2002-12-24 2004-07-22 Toshiba Corp 半導体装置及びその半導体装置のデータ書き込み方法
JP4315703B2 (ja) * 2003-02-27 2009-08-19 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
NL1024114C1 (nl) * 2003-08-15 2005-02-16 Systematic Design Holding B V Werkwijze en inrichting voor het verrichten van metingen aan magnetische velden met gebruik van een hall-sensor.
JP2005064075A (ja) * 2003-08-20 2005-03-10 Toshiba Corp 磁気記憶装置及びその製造方法
KR100527536B1 (ko) * 2003-12-24 2005-11-09 주식회사 하이닉스반도체 마그네틱 램
JP4819316B2 (ja) * 2004-02-23 2011-11-24 ルネサスエレクトロニクス株式会社 半導体装置
DE102004025675B4 (de) * 2004-05-26 2008-02-14 Qimonda Ag Integrierter Halbleiterspeicher mit organischem Auswahltransistor
DE102004025676B4 (de) * 2004-05-26 2008-09-04 Qimonda Ag Integrierter Halbleiterspeicher mit organischem Auswahltransistor
US7209383B2 (en) * 2004-06-16 2007-04-24 Stmicroelectronics, Inc. Magnetic random access memory array having bit/word lines for shared write select and read operations
US7372728B2 (en) * 2004-06-16 2008-05-13 Stmicroelectronics, Inc. Magnetic random access memory array having bit/word lines for shared write select and read operations
FR2871921A1 (fr) * 2004-06-16 2005-12-23 St Microelectronics Sa Architecture de memoire a lignes d'ecriture segmentees
US7301800B2 (en) * 2004-06-30 2007-11-27 Stmicroelectronics, Inc. Multi-bit magnetic random access memory element
US7106621B2 (en) * 2004-06-30 2006-09-12 Stmicroelectronics, Inc. Random access memory array with parity bit structure
US7079415B2 (en) * 2004-06-30 2006-07-18 Stmicroelectronics, Inc. Magnetic random access memory element
US7136298B2 (en) * 2004-06-30 2006-11-14 Stmicroelectronics, Inc. Magnetic random access memory array with global write lines
US7262069B2 (en) * 2005-06-07 2007-08-28 Freescale Semiconductor, Inc. 3-D inductor and transformer devices in MRAM embedded integrated circuits
JP4779608B2 (ja) * 2005-11-30 2011-09-28 Ｔｄｋ株式会社 磁気メモリ
EP1898425A1 (fr) * 2006-09-05 2008-03-12 Stmicroelectronics Sa Mémoire à changement de phase comprenant un décodeur de colonne basse tension
JP2008157854A (ja) * 2006-12-26 2008-07-10 Seiko Instruments Inc 半導体磁気センサ
JP2009043804A (ja) * 2007-08-07 2009-02-26 Panasonic Corp 半導体記憶装置、メモリ搭載ｌｓｉ、及び半導体記憶装置の製造方法
JP4698712B2 (ja) * 2008-09-05 2011-06-08 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP4945592B2 (ja) * 2009-03-13 2012-06-06 株式会社東芝 半導体記憶装置
US9532442B2 (en) 2009-08-19 2016-12-27 Nec Corporation Feed line structure, circuit board using same, and EMI noise reduction method
JP5116816B2 (ja) * 2010-07-28 2013-01-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置および磁気メモリ装置
KR102137476B1 (ko) * 2013-06-29 2020-07-24 인텔 코포레이션 메모리 및 로직을 위한 자성 엘리먼트
KR102116879B1 (ko) * 2014-05-19 2020-06-01 에스케이하이닉스 주식회사 전자 장치
US10911284B1 (en) 2019-07-16 2021-02-02 Microsoft Technology Licensing, Llc Intelligent optimization of communication systems utilizing error correction
US11031961B2 (en) 2019-07-16 2021-06-08 Microsoft Technology Licensing, Llc Smart symbol changes for optimization of communications using error correction
US11172455B2 (en) 2019-07-16 2021-11-09 Microsoft Technology Licensing, Llc Peak to average power output reduction of RF systems utilizing error correction
US11063696B2 (en) 2019-07-16 2021-07-13 Microsoft Technology Licensing, Llc Increasing average power levels to reduce peak-to-average power levels using error correction codes
US11044044B2 (en) 2019-07-16 2021-06-22 Microsoft Technology Licensing, Llc Peak to average power ratio reduction of optical systems utilizing error correction
US11086719B2 (en) * 2019-07-16 2021-08-10 Microsoft Technology Licensing, Llc Use of error correction codes to prevent errors in neighboring storage
US11075656B2 (en) 2019-07-16 2021-07-27 Microsoft Technology Licensing, Llc Bit error reduction of communication systems using error correction
US10911141B1 (en) 2019-07-30 2021-02-02 Microsoft Technology Licensing, Llc Dynamically selecting a channel model for optical communications

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3456247A (en) * 1966-01-14 1969-07-15 Ibm Coupled film storage device
US5136239A (en) * 1990-04-27 1992-08-04 Josephs Richard M Apparatus for measuring flux and other hysteretic properties in thin film recording discs
JPH04239758A (ja) * 1991-01-23 1992-08-27 Nec Corp 半導体集積回路装置
JP3392657B2 (ja) * 1996-09-26 2003-03-31 株式会社東芝 半導体記憶装置
JPH10214779A (ja) * 1997-01-31 1998-08-11 Canon Inc 電子ビーム露光方法及び該方法を用いたデバイス製造方法
US5898302A (en) * 1997-11-25 1999-04-27 Cleveland State University Residual stress measurements in metal objects using four coils
JP4226679B2 (ja) * 1998-03-23 2009-02-18 株式会社東芝 磁気記憶装置
JP3593652B2 (ja) * 2000-03-03 2004-11-24 富士通株式会社 磁気ランダムアクセスメモリ装置
JP3800925B2 (ja) * 2000-05-15 2006-07-26 日本電気株式会社 磁気ランダムアクセスメモリ回路
JP2002170377A (ja) * 2000-09-22 2002-06-14 Mitsubishi Electric Corp 薄膜磁性体記憶装置
DE10053965A1 (de) * 2000-10-31 2002-06-20 Infineon Technologies Ag Verfahren zur Verhinderung unerwünschter Programmierungen in einer MRAM-Anordnung
JP4667594B2 (ja) 2000-12-25 2011-04-13 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP2002299575A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体記憶装置
US6700813B2 (en) * 2001-04-03 2004-03-02 Canon Kabushiki Kaisha Magnetic memory and driving method therefor
JP5019681B2 (ja) * 2001-04-26 2012-09-05 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6490217B1 (en) * 2001-05-23 2002-12-03 International Business Machines Corporation Select line architecture for magnetic random access memories
DE60129941T2 (de) * 2001-06-28 2008-05-08 Stmicroelectronics S.R.L., Agrate Brianza Ein Prozess zur Rauschreduzierung insbesondere für Audiosysteme und zugehörige Vorrichtung und Computerprogrammprodukt
US6404671B1 (en) * 2001-08-21 2002-06-11 International Business Machines Corporation Data-dependent field compensation for writing magnetic random access memories
US6646911B2 (en) * 2001-10-26 2003-11-11 Mitsubishi Denki Kabushiki Kaisha Thin film magnetic memory device having data read current tuning function
JP4073690B2 (ja) * 2001-11-14 2008-04-09 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP4208500B2 (ja) * 2002-06-27 2009-01-14 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US6894871B2 (en) * 2002-08-07 2005-05-17 Western Digital (Fremont), Inc. Technique for reducing pole tip protrusion in a magnetic write head and GMR stripe temperature in an associated read head structure utilizing one or more internal diffuser regions
US7355884B2 (en) * 2004-10-08 2008-04-08 Kabushiki Kaisha Toshiba Magnetoresistive element

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101290796B (zh) * 2007-04-17 2011-05-11 旺宏电子股份有限公司 磁性存储器的写入方法

Also Published As

Publication number Publication date
KR20030034021A (ko) 2003-05-01
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