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Die
Erfindung betrifft einen integrierten Halbleiterspeicher gemäß dem Oberbegriff
des Patentanspruches 1. Ein derartiger Halbleiterspeicher ist aus
WO 2004/015778 A1 bekannt.
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Der
Markt für
Halbleiterspeicher wird gegenwärtig
durch eine relativ überschaubare
Anzahl an Produkten bedient:
- 1. Arbeitsspeicher
mit extrem kurzen Zugriffszeiten, wie sie heute in enormem Umfang
in Computern zur Anwendung kommen, werden fast ausschließlich auf
der Grundlage flüchtiger
Speicherarchitekturen ("volatile
memory"), insbesondere
in der DRAN-Technologie ("dynamic
random access memory")
gefertigt. Die DRAM-Technologie beruht auf der Speicherung elektronischer
Ladungen in einem kapazitiven Speicherelement, also in einem Kondensator.
Jede Speicherzelle repräsentiert
eine Speichereinheit ("bit") und wird durch einen
Kondensator und einen Auswahltransistor (einen Feldeffekttransistor,
FET) gebildet. Aufgabe des Auswahltransistors ist die elektrische
Isolation der einzelnen Speicherzellen voneinander und von der Peripherie
des Zellenfeldes; durch Schalten des jeweiligen Auswahltransistors
kann auf jede beliebige Zelle gezielt und einzeln zugegriffen werden
("random access"). Die DRAM-Architektur zeichnet
sich durch extrem geringen Platzbedarf (weniger als ein Quadratmikrometer pro
Speicherzelle) und extrem geringe Fertigungskosten (weniger als
10–8 Euro
pro Speicherzelle) aus. Entscheidender Nachteil des DRAM-Konzepts
ist die Flüchtigkeit
der gespeicherten Information, da die im Kondensator gespeicherte
Ladung so klein ist (weniger als 500.000 Elektronen), dass sie bei
Abschalten der Versorgungsspannung nach kurzer Zeit (innerhalb weniger
Millisekunden) aufgrund von Leckströmen innerhalb des Zellenfeldes
verloren geht.
- 2. Nichtflüchtige
Speicher ("nonvolatile
memory"), die die
gespeicherte Information auch nach Abschalten der Versorgungsspannung über lange Zeiträume (mehrere
Jahre) nicht verlieren, sind für
ein breites Spektrum von Anwendungen (Digitalkameras, Mobiltelefone,
mobile Navigationsinstrumente, Computerspiele, usw.) von Interesse und
könnten
auch den Umgang mit Computern revolutionieren, da ein Hochfahren
des Computers nach dem Einschalten unnötig würde ("instant-on computer"). Zu den bereits existierenden nichtflüchtigen
Speichertechnologien gehören
die so genannten Flash-Speicher, bei denen die Information in Form
elektronischer Ladungen im Gate-Dielektrikum eines Silizium-Feldeffekttransistors
gespeichert und als Änderung
der Schwellspannung des Transistors detektiert wird. Da die elektronische
Ladung im Gate-Dielektrikum des Transistors "gefangen" ist, geht sie auch bei Abschalten der
Versorgungsspannung nicht verloren. Ein wesentlicher Nachteil der
Flash-Technologie sind die relativ hohen Schreib- und Lösch-Spannungen,
die sich aus der Notwendigkeit ergeben, die zu speichernde elektronische Ladung
sicher und reproduzierbar in das Gate-Dielektrikum zu injizieren
bzw. von dort wieder abzuziehen. Weitere Nachteile sind die im Vergleich zum
DRAM deutlich längeren
Zugriffszeiten sowie die aufgrund der hohen Belastung des Gate-Dielektrikums
beim Schreiben und Löschen
beschränkte
Zuverlässigkeit.
- 3. Aufgrund der oben genannten Nachteile von Flashspeichern
werden seit mehreren Jahren neue Technologien für nichtflüchtige Halbleiterspeicher auf
der Grundlage diverser physikalischer Konzepte entwickelt. Dazu
gehören
die ferroelektrischen und die magnetoresistiven Speicher, bei denen
die gespeicherte Information als Änderung der elektrischen Polarisation
(aufgrund der Verschiebung des Zentralatoms in einem Perovskit-Kristall)
bzw. als Änderung
eines elektrischen Widerstands in einer Anordnung ferromagnetischer
Schichten ausgelesen wird. Für
die Integration ferroelektrischer Speicherelemente ist die Verwendung
eines Auswahltransistors (ähnlich der
DRAM-Speicherzelle) zwingend notwendig, um das sichere Auslesen
der gespeicherten Informationen zu gewährleisten. Magnetoresistive Speicher
können
prinzipiell ohne Auswahltransistor integriert werden, da eine Isolation
der einzelnen Speicherelemente nicht unbedingt notwendig ist. Dabei
hat die Implementierung von Zellen ohne Auswahltransistor den wesentlichen
Vorteil eines deutlich geringeren Platzbedarfs, was zu einer deutlich
höheren
Integrationsdichte und einem niedrigeren Fertigungsaufwand pro Zelle führt. Allerdings
wird das Auslesen der gespeicherten Information durch die Verwendung
eines Auswahltransistors erheblich einfacher und sicherer, und es
ist abzusehen, dass den ersten magnetoresistiven Speicherprodukten
ein Aufbau mit Auswahltransistor zugrunde liegen wird.
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Die
oben genannten Speicherkonzepte werden ausschließlich auf Silizium-Plattformen
produziert bzw. entwickelt, das heißt, die Herstellung der Speicherelemente
erfolgt ausschließlich
auf Siliziumsubstraten ("Silizium-Wafern") und ausschließlich unter
Verwendung von Transistoren auf der Basis von Silizium als Halbleiter.
Alternativ dazu werden gegenwärtig
sowohl Speicher-Konzepte als auch Transistor-Konzepte entwickelt, die
ohne die Verwendung von Silizium-Wafern auskommen, und die prinzipiell die
Herstellung von Massenspeichern auf preiswerten Glassubstraten und
sogar auf flexiblen Polymerfolien ermöglichen. Solche neuartigen
Massenspeicher sind für
eine Vielzahl von Anwendungen von Interesse, und zwar prinzipiell
sowohl für
alle Anwendungen, für
die die ferroelektrischen und magnetoresistiven Speicher entwickelt
werden, als auch für
Anwendungen, bei denen sich die Verwendung von Siliziumsubstraten
nachteilig auf die Kosten oder auf die Einsatzmöglichkeiten auswirkt.
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Die
beiliegenden 1a–1f zeigen sechs
mögliche
Schaltbilder einer wahlweise flüchtigen
oder nichtflüchtigen
Speicherzelle mit einem wahlweise kapazitiven, resistiven, oder
auf einem anderen physikalischen Konzept beruhenden Speicherelement
S und einem Auswahltransistor T.
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Die
sechs in den 1a–1f dargestellten
Schaltbilder unterscheiden sich in der Anordnung und Verschaltung
jeweils des Speicherelements S und des Auswahltransistors T mit
einer Wortleitung WL, einer Bitleitung BL, einer Digitleitung DL und/oder
einer Feldplatte FP. Es sei hier bemerkt, dass die in den 1a–1f gezeigten
Grundverschaltungen eines Speicherelements mit einem Auswahltransistor
an sich im Stand der Technik bekannt sind:
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1a zeigt,
dass der Drainanschluss des Auswahltransistors T an der Bitleitung
BL und das Speicherelement S zwischen dem Sourceanschluss des Auswahltransistors
T und einer Feldplatte FP liegt.
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Gemäß 1b liegt
der Drainanschluss des Auswahltransistors T an der Bitleitung BL
und das Speicherelement zwischen dem Sourceanschluss des Auswahltransistors
T und einer Digitleitung DL, die parallel zur Wortleitung WL geführt ist.
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Gemäß 1c liegt
der Drainanschluss des Auswahltransistors T an der Bitleitung BL
und das Speicherelement S zwischen dem Sourceanschluss des Auswahltransistor
T und einer Digitleitung DL, die parallel zur Bitleitung BL verläuft.
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Gemäß 1d liegt
der Sourceanschluss des Auswahltransistors T an einer Feldplatte
FP und das Speicherelement S zwischen dem Drainanschluss des Auswahltransistors
T und der Bitleitung BL.
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1e zeigt,
dass der Sourceanschluss des Auswahltransistors T an einer Digitleitung
DL und das Speicherelement S zwischen Drainanschluss des Auswahltransistors
T und der Bitleitung BL liegt, wobei die Digitleitung DL parallel
zur Wortleitung WL verläuft.
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Gemäß 1f liegt
der Sourceanschluss des Auswahltransistors T an einer Digitleitung
und das Speicherelement S zwischen dem Drainanschluss des Auswahltransistors
T und der Bitleitung BL, wobei die Digitleitung DL parallel zur
Bitleitung BL verläuft.
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Die
Auswahl der Speicherzelle S erfolgt stets über die Wortleitung WL, die
in jedem Fall mit der Gateelektrode des Auswahltransistors T verbunden
ist. Durch Anlegen eines geeigneten Potenzials an die Wortleitung
WL (z.B. ein negatives Potenzial, wenn es sich beim Auswahltransistor
T um einen p-leitenden
Transistor mit negativer Schwellspannung handelt) wird der Auswahltransistor
T geöffnet
(elektrisch leitend) und die im Speicherelement S gespeicherte Information
kann durch Anlegen geeigneter Potenziale an Bitleitung BL und Digitleitung
DL bzw. Feldplatte FP über
die Bitleitung in einem Lesezyklus ausgelesen oder in einem Schreib-
oder Löschzyklus
verändert
werden.
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Eine
Ausführung
der Speicherzelle mit einer Digitleitung DL hat im Vergleich zu
einer Ausführung mit
einer Feldplatte FP den Vorteil, dass das Potenzial an dieser Leitung
gezielt für
die Zelle verändert werden
kann, auf die gerade zugegriffen wird. Eine Ausführung eines integrierten Halbleiterspeichers
mit Feldplatte FP kann zu einem geringeren Platzbedarf des Zellenfeldes
führen.
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Ein
wesentliches Kriterium bei der Realisierung der Speicherzellen ist
die Bitleitungskapazität, die
im Interesse schneller Zugriffszeiten so klein wie möglich sein
sollte. Je nachdem, ob die dem Auswahltransistor T zugehörige Kapazität größer oder kleiner
als die dem Speicherelement S zugehörige Kapazität ist, weisen
entweder die Ausführungen
gemäß den 1a–1c (bei
denen der Auswahltransistor T an der Bitleitung BL liegt) oder die
Ausführungen
gemäß den 1d–1f (bei
denen das Speicherelement S zwischen Bitleitung BL und Drainanschluss
des Auswahltransistors T liegt) die geringere Bitleitungskapazität auf.
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2a zeigt
ein stark vereinfachtes Schaltbild eines Zellenfeldes eines integrierten
Halbleiterspeichers, das gemäß 1b ausgeführt ist.
Das heißt,
dass bei den Speicherzellen die Drainanschlüsse der Auswahltransistoren
T01–T0m
(einer Zeile 0) an den Bitleitungen BL0–BLm und die Speicherelemente
S01–S0m
(der Zeile 0) jeweils zwischen dem Sourceanschluss des Auswahltransistors (T01–T0m) und
der Digitleitung DL0 liegen. Die Digitleitung DL0 verläuft parallel
zur Wortleitung WL0 (zur Vereinfachung sind in 2a lediglich
die Auswahltransistoren und die Speicherelemente einer 0-ten Zeile
mit Bezugszeichen versehen). 2b zeigt
ein stark vereinfachtes Schaltbild eines Zellenfeldes, das gemäß 1f ausgeführt ist.
Bei dieser Ausführung liegen
die Sourceanschlüsse
der Auswahltransistoren T01–T0m
an Digitleitungen DL0–DLm
und die Speicherelemente S01–S0m
liegen jeweils zwischen dem Drainanschluss des Auswahltransistors
und der zugehörigen
Bitleitung BL0–BLm.
Die Digitleitungen DL0–DLm
verlaufen parallel zu den Bitleitungen BL0–BLm. Auch hier sind zur Vereinfachung
lediglich die Auswahltransistoren und die Speicherelemente der 0-ten
Zeile mit Bezugszeichen versehen. Selbstverständlich geben die 2a–2b lediglich
einen Ausschnitt eines aus m Spalten (Bitleitungen) und n Zeilen
(Wortleitungen) bestehenden Zellenfeldes wieder. Die Zeilenrichtung
ist mit x und die Spaltenrichtung mit y bezeichnet.
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3 zeigt
ein stark vereinfachtes Schaltbild eines aus m Spalten und n Zeilen
bestehenden Zellenfeldes, das mit gemeinsamen Bitleitungen ("shared bit lines") ausgeführt ist.
Bei dieser Ausführung
sind die Speicherzellen der ersten, dritten, fünften usw. Spalte gegenüber den
Speicherzellen der nullten, zweiten, vierten Spalte (y-Richtung)
jeweils um eine Zeile versetzt. Die Schaltungsanordnung der Speicherelemente
und der Auswahltransistoren entspricht der Anordnung gemäß 2b,
wobei die Digitleitungen DL0, DL1 durch Bitleitungen BL1, BL3 usw.
ersetzt sind.
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Die
oben anhand der 1 beschriebenen, aus
dem Stand der Technik an sich bekannten Schaltungsanordnungen von
flüchtigen
oder nichtflüchtigen
Speicherzellen mit wahlweise kapazitiven, resistiven, oder auf einem
anderen physikalischen Konzept beruhenden Speicherelementen und
jeweils einem Auswahltransistor und die anhand der 2a, 2b und 3 beschriebenen
Schaltbilder von unterschiedlich ausgeführten Zellen feldern, die ebenfalls
im Stand der Technik bekannt sind, dienen als Grundlage für eine Architektur
eines erfindungsgemäßen integrierten
Halbleiterspeichers.
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Bei
dem aus der eingangs zitierten Druckschrift
WO 2004/015778 A1 bekannten
nichtflüchtigen
integrierten Halbleiterspeicher sind die Auswahltransistoren auf
einer Seite des Substrats und die Speicherelemente auf der anderen
Seite des Substrats angeordnet und durch Durchkontaktierungen miteinander
verbunden. Desweiteren liegt bei dem bekannten integrierten Halbleiterspeicher
die organische aktive Schicht des Speicherelements in lateraler
Richtung zwischen den Elektroden des Speicherelements.
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Es
ist somit Aufgabe der Erfindung, ein Konzept für einen integrierten Halbleiterspeicher
anzugeben, der in plaztsparender Weise ohne Siliziumsubstrat realisiert
werden kann und dessen Speicherzellen wahlweise kapazitive oder,
resistive, oder auf einem anderen physikalischen Konzept beruhende
Speicherelemente, insbesondere nichtflüchtige Speicherelemente auf
der Basis eines organischen Materials sowie einen auf der Grundlage
einer organischen Halbleiterschicht realisierten Auswahltransistor
enthalten.
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Die
obige Aufgabe wird gemäß einem
wesentlichen Aspekt der Erfindung gelöst durch einen integrierten
Halbleiterspeicher mit einem Zellenfeld aus einer Vielzahl von in
Zeilen und Spalten auf einem Substrat angeordneten Speicherzellen,
die jeweils ein Speicherelement mit zwei Elektroden und einen zugehörigen Auswahltransistor
aufweisen, wobei die Steuerelektroden der Auswahltransistoren der einzelnen
Zeilen durch in Zeilenrichtung laufende Wortleitungen und eine gesteuerte
Elektrode der Auswahltransistoren der einzelnen Spalten entweder mit
einer in Spaltenrichtung laufenden Bitleitung oder mit einer Digitleitung
oder mit einer Feldplatte verbunden ist und eine Elektrode jedes
Speicherelements mit der anderen gesteuerten Elektrode des zugehörigen Auswahltransistors
und die andere Elektrode jedes Speicherelements entweder mit einer
Bitleitung einer Digitleitung oder einer Feldplatte verbunden ist,
wobei jede Speicherzelle ein organisches Speicherelement mit einer
zwischen den zwei Elektroden angeordneten organischen aktiven Schicht und
einen aus einem Feldeffekttransistor mit einer organischen Halbleiterschicht
bestehenden Auswahltransistor aufweist. Dieser integrierte Halbleiterspeicher
ist dadurch gekennzeichnet, dass jeder Auswahltransistor und das
zugeordnete Speicherelement auf derselben Seite des Substrats übereinander
gestapelt sind und die zwei Elektroden des organischen Speicherelements
zumindest einen Teil der lateralen Ausdehnung der organischen aktiven Schicht überlappen.
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Bei
einem erfindungsgemäßen integrierten Halbleiterspeicher
braucht das Substrat kein Siliziumsubstrat sein sondern kann aus
Glas, einer Polymerfolie, einer mit einer Isolierschicht überzogenen Metallfolie
oder auch aus Papier und anderen Substraten bestehen, die kein Silizium
enthalten.
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Sämtliche
gemäß der Erfindung
ausgeführte Speicherzellen
verwenden einen gestapelten Aufbau, das heißt, das Speicherelement und
der Auswahltransistor sind übereinander
liegend auf dem Substrat realisiert. Im Vergleich mit einem planaren Aufbau,
bei dem Speicherelement und Auswahltransistor nebeneinander liegen,
hat der gestapelte Aufbau den Vorteil eines deutlich geringeren
Platzbedarfs.
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Bei
einem bevorzugten Ausführungsbeispiel sind
die Auswahltransistoren in invers-koplanarer Anordnung integriert,
bei der die organische Halbleiterschicht oberhalb der Gateelektrode
angeordnet ist und die Source- und Drainelektroden der Auswahltransistoren
in direktem Kontakt mit dem Gatedielektrikum stehen.
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Prinzipiell
lassen sich mit einem erfindungsgemäßen integrierten Halbleiterspeichers
sämtliche zuvor
anhand der 1a–1f, 2a, 2b und 3 beschriebenen
Schaltungsvarianten integrierter Halbleiterspeicher realisieren.
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Die
nachstehende Beschreibung beschreibt bezogen auf die Zeichnung bevorzugte
Ausführungsbeispiele
eines erfindungsgemäßen integrierten Halbleiterspeichers.
Die Zeichnungsfiguren zeigen im Einzelnen:
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1a bis 1f die
eingangs bereits beschriebenen sechs Schaltungsanordnungen einer wahlweise
flüchtigen
oder nichtflüchtigen
Speicherzelle mit einem wahlweise kapazitiven oder resistiven Speicherelement
und einem Auswahltransistor;
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2a und 2b stark
vereinfachte Schaltbilder zweier Zellfelder bestehend aus m x n Speicherzellen
jeweils ausgeführt
gemäß den 1b bzw. 2f (eingangs bereits beschrieben);
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3 ein
vereinfachtes Schaltbild eines Zellenfeldes, ausgeführt mit
gemeinsamen Bitleitungen (eingangs bereits beschrieben);
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4a–4c schematische
Querschnitte durch unterschiedlich ausgeführte erfindungsgemäße Speicherzellen
jeweils gemäß 1a, 1b und 1c sowie 1e und 1f;
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5 eine
schematische Layoutansicht eines in drei Zeilen und drei Spalten
organisierten Zellenfeldes mit neun erfindungsgemäßen Speicherzellen,
die gemäß der Schaltung
der 1a und gemäß 4a aufgebaut
sind.
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In
den 4a–4c sind
schematische Querschnitte von Speicherzellen eines erfindungsgemäßen Halbleiterspeichers
dargestellt. Darin ist jeder Auswahltransistor T mit dem zugehörigen organischen
Speicherelement S übereinander
gestapelt auf einem (nicht gezeigten) Substrat integriert und zwar so,
dass der Auswahltransistor T in vertikaler Richtung über dem
zugeordneten Speicherelement S liegt. Sämtliche in den 4a– 4c dargestellten Ausführungsbeispiele
von Speicherzellen eines erfindungsgemäßen integrierten Halbleiterspeichers
enthalten einen in invers-koplanarer ("inverted co-planar") Anordnung integrierten Auswahltransistor
T. Bei der invers-koplanaren
Bauweise ist die organische Halbleiterschicht os des Auswahltransistors
T oben liegend (oberhalb der Gateelektrode) angeordnet, das heißt invers
zum gewöhnlichen
Siliziumfeldeffekttransistor, bei dem die Gateelektrode oben liegt, und
die Source- und Drainkontakte stehen in direktem Kontakt mit dem
Gatedielektrikum GD (im Gegensatz zur versetzten "staggered" Ausführung, bei der
sich die organische Halbleiterschicht os zwischen dem Gatedielektrikum
und den Source- und Drainkontakten befindet. Die invers-koplanare
Ausführung ist
die am häufigsten
verwendete Bauweise für
organische Transistoren; prinzipiell lassen sich aber alle in 1a–1f dargestellten
Speicherzellen auch mit organischen Auswahltransistoren in jeder
beliebigen anderen Bauweise realisieren.
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4a zeigt
den schematischen Querschnitt eines ersten bevorzugten Ausführungsbeispiels
einer erfindungsgemäßen Speicherzelle
in gestapelter Bauweise, die eine Schaltung gemäß 1a realisiert.
Die unterste auf dem (nicht gezeigten) Substrat liegende Metallschicht
(Metall 1) ist als Feldplatte FP ausgeführt und bildet gemäß der Schaltungsvariante der 1a gleichzeitig
die untere Elektrode des Speicherelements S. Oberhalb der die Feldplatte
FP bildenden untersten Metalllage (Metall 1) liegt die aktive Schicht
as des Speicherelements S. Eine obere Elektrode des Speicherelements
S befindet sich in einer zweiten Metalllage (Metall 2) und ist durch
ein Zwischendielektrikum ZD von der Feldplatte FP (Metall 1) isoliert. Über der
oberen Elektrode des Speicherelements S liegt ein Felddielektrikum
FD zur Isolation zwischen Metall 2 und einer darüber liegenden Wortleitung WL (Metall
3). Gemäß der in 1a gezeigten
Schaltung ist die Wortleitung WL mit der Gateelektrode des Auswahltransistors
T identisch. Über der
Wortleitung WL bzw. der Gateelektrode des Auswahltransistors T ist
ein Gatedielektrikum GD gebildet. Der über dem Gatedielektrikum GD
liegende Drainkontakt des Auswahltransistors T bildet gleichzeitig
die Bitleitung BL (Metall 4), während
der Sourcekontakt am rechten Rand der 4a mit
der oberen Elektrode (Metall 2) des Speicherelements S in Kontakt
steht. Wie erwähnt,
bildet die organische Halbleiterschicht os des Auswahltransistors
T, der in invers-koplanarer
Ausführung
integriert ist, in 1 die oberste Schicht.
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Die
Querschnittsansicht gemäß 4b zeigt ein
zweites bevorzugtes Ausführungsbeispiel
einer erfindungsgemäßen Speicherzelle,
bei der ebenfalls der organische Auswahltransistor T über das
organische Speicherelement S gestapelt integriert ist. Diese Speicherzelle
realisiert die in 1b und 1c gezeigte
Speicherschaltung mit einer wahlweise parallel zur Wortleitung WL
oder parallel zur Bitleitung BL geführten Digitleitung DL. Die
Digitleitung DL bildet die unterste auf dem (nicht gezeigten) Substrat liegende
Metalllage (Metall 1) und gleichzeitig die untere Elektrode des
Speicherelements S. Wie schon bei dem Ausführungsbeispiel gemäß 4a steht die
obere Elektrode (Metall 2) des Speicherelements S mit dem Sourcekontakt
des Auswahltransistors T in Verbindung, während die Bitleitung BL (Metall
4) gleichzeitig den Drainkontakt des Auswahltransistors T bildet.
Auch bei dem in 4b veranschaulichten Ausführungsbeispiel
ist der Auswahltransistor T in invers-koplanarer Bauweise ausgeführt, so
dass die organische Halbleiterschicht os die oberste Schicht ist.
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4c zeigt
in schematischem Querschnitt ein drittes bevorzugtes Ausführungsbeispiel
einer organischen Speicherzelle mit einem über einem organischen Speicherelement
S gestapelt integrierten organischen Auswahltransistor T. Die Anordnung
der 4c realisiert die Schaltung gemäß 1e und 1f und
zwar mit einer Digitleitung DL, die wahlweise parallel zur Wortleitung
WL oder parallel zur Bitleitung BL geführt ist. Ein Vergleich mit 4b zeigt,
dass in der in 4c gezeigten dem dritten Ausführungsbeispiel
entsprechenden erfindungsgemäßen Speicherzelle
die Bitleitung BL in der untersten Metalllage (Metall 1) und die
Digitleitung DL in der obersten Metalllage (Metall 4) liegt, das
heißt
gegenüber
dem zweiten Ausführungsbeispiel
gemäß 4b Digitleitung
DL und Bitleitung BL in ihrer Lage einfach vertauscht sind.
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Auch
bei dem in 4c gezeigten dritten Ausführungsbeispiel
ist der Auswahltransistor T in invers-koplanarer Bauweise ausgeführt, so
dass die organische Halbleiterschicht os die oberste Lage bildet.
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Die
Realisierung der in 4a–c gezeigten Ausführungsbeispiele
erfordert die Abscheidung und Strukturierung folgender funktioneller
Schichten auf dem (nicht gezeigten) Substrat, wobei die Reihenfolge
dieser funktionellen Schichten vom (nicht gezeigten) Substrat aus
von unten nach oben, das heißt
in vertikaler Richtung geht:
- 1. Metall 1 (Feldplatte
FP (4a) bzw. Digitleitung DL (4b) bzw.
Bitleitung BL (4c) und untere Elektrode des
Speicherelements S);
- 2. Aktive Schicht as des Speicherelements S;
- 3. Zwischendielektrikum ZD (nur 4a)
- 4. Metall 2 (obere Elektrode des Speicherelements S);
- 5. Felddielektrikum FD (Isolation zwischen Metall 2 und darüber liegenden
Metalllagen);
- 6. Metall 3 (Wortleitung WL und Gateelektrode des Auswahltransistors
T);
- 7. Gatedielektrikum GD (Isolation zwischen Gateelektrode und
organischer Halbleiterschicht os des Auswahltransistors T);
- 8. Metall 4 (Bitleitung BL und Source- bzw. Drainkontakte des
Auswahltransistors T (4a und 4b) sowie
Digitleitung DL bzw. Sourcekontakt des Auswahltransistors T1 (4c));
- 9. Organische Halbleiterschicht os des Auswahltransistors T.
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Als
Substrat sind zum Beispiel Glas, Polymerfolie, Metallfolie (überzogen
mit einer Isolierschicht, Papier und andere Materialien) geeignet. Insbesondere
ist die Verwendung von Silizium als Substrat zwar möglich aber
nicht notwendig. Die Schichten: "Metall-1", "Metall-2", "Metall-3" und "Metall-4" müssen metallisch
leitend sein, also durch Abscheidung anorganischer Metalle (zum
Beispiel Aluminium, Kupfer, Titan, Gold), leitfähiger Oxide (zum Beispiel Indium-Zinnoxid)
oder leitfähiger
Polymere (zum Beispiel Polyanilin) erzeugt werden. Das Gatedielektrikum
GD, das Zwischendielektrikum ZD und das Felddielektrikum FD müssen gute
Isolatoreigenschaften aufweisen; hierfür sind sowohl anorganische
Isolatoren, wie zum Beispiel Siliziumoxid und Aluminiumoxid aber
insbesondere auch isolierende Polymere, wie zum Beispiel Polyvinylphenol
geeignet. Als organische Halbleiterschicht os für den Auswahltransistor kommen
eine Reihe von Materialien in Frage, insbesondere Pentazen, diverse
Oligothiophene und Polythi ophen. Für die Ausführung der aktiven Schicht as
des Speicherelements werden zur Zeit eine Reihe von Ansätzen sowohl
für kapazitive als
auch für
resistive Speichereffekte diskutiert.
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5 zeigt
in schematischer Layoutansicht ein aus erfindungsgemäßen Speicherzellen
(Speicherelementen S11, S12, S13 und darüber gestapelten Auswahltransistoren
T11, T12, T13) gemäß der in 1a gezeigten
Schaltung und dem in 4a dargestellten Ausführungsbeispiel
bestehendes Zellenfeld. Das Zellenfeld ist vereinfachend in drei
Zeilen und drei Spalten organisiert, die jeweils durch drei Bitleitungen
BL1, BL2, BL3 und drei Wortleitungen WL1, WL2 und WL3 definiert
sind. Der besseren Übersicht
halber sind Feldplatte, Felddielektrikum, Zwischendielektrikum und
Gatedielektrikum in 5 nicht gezeigt.
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Nachfolgend
wird ein Ausführungsbeispiel eines
Verfahrens zur Herstellung eines erfindungsgemäßen Halbleiterspeichers, d.
h. seines Zellenfeldes beschrieben.
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Gemäß dem in
den 4a und 5 dargestellten Ausführungsbeispiel
wird für
jede zu strukturierende funktionelle Schicht eine Chrommaske angefertigt,
die die Strukturierung der abgeschiedenen Schichten mittels fotolithografischer
Prozesse erlaubt. Auf ein beispielsweise Glassubstrat wird mittels
thermischen Verdampfens eine etwa 30 nm dicke Schicht Aluminium
aufgebracht, die mittels Fotolithografie und nasschemischem Ätzen in
wässriger
Kaliumhydroxidlösung
strukturiert wird, um die erste Metalllage (Metall 1; Feldplatte,
untere Elektrode des Speicherelements) zu definieren. In einem zweiten Schritt
wird die aktive Schicht as des Speicherelements S (zum Beispiel
ein Polymer, das durch ein gezielt veränderbaren elektrischen Widerstand
gekennzeichnet ist) abgeschieden und strukturiert. Anschließend wird
das Zwischendielektrikum ZD abgeschieden und strukturiert. Mittels
thermischen Verdampfens wird im Anschluss eine etwa 30 nm dicke Schicht
Titan aufgebracht, die mittels Fotolithografie und nasschemischem Ätzen in
wässriger
Fluorwasserstofflösung
strukturiert wird, um die zweite Metalllage (Metall 2; obere Elektrode
des Speicherelements) zu definieren. Um das Felddielektrikum FD
zu erzeugen, wird aus einem geeigneten organischen Lösungsmittel
(zum Beispiel Propylen-Glykol-Monomethyl-Ether-Acetat PGMEA) eine
etwa 300 nm dicke Schicht Polyvinylphenol aufgeschleudert, thermisch
(bei etwa 200°C)
vernetzt und mittels Fotolithografie und Ätzen in einem Sauerstoffplasma
strukturiert. Im nächsten
Schritt wird mittels thermischen Verdampfens eine etwa 30 nm dicke
Schicht Aluminium aufgebracht, die mittels Fotolithografie und nasschemischem Ätzen in
wässriger
Kaliumhydroxidlösung
strukturiert wird, um die dritte Metalllage (Metall 3; Gateelektrode
des Auswahltransistors, Wortleitung WL) zu definieren. Nachfolgend
wird das Gatedielektrikum GD definiert, zum Beispiel durch Aufschleudern
und fotolithografisches Strukturieren einer etwa 100 nm dicken Schicht
Polyvinylphenol oder durch Aufbringen einer etwa 3 nm dicken, elektrisch isolierenden,
molekularen selbstorganisierenden Monolage ("self assembling mono layer" SAM). Im nächsten Schritt
wird eine etwa 30 nm dicke Schicht Gold aufgedampft und mittels
Fotolithografie und nasschemischem Ätzen die vierte Metalllage
(Metall 4; Source- und Drainkontakte des Auswahltransistors T, Bitleitung
BL) definiert. Als organische Halbleiterschicht os des Auswahltransistors
wird anschließend eine
30 nm dicke Schicht Pentazen aufgedampft und mittels Fotolithografie
(unter Zuhilfenahme eines wasserlöslichen Fotolacks) und Plasmaätzen strukturiert.
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Zusammengefasst
gibt die Erfindung einen Halbleiterspeicher an, bei dem ein organischer
Auswahltransistors, das heißt
ein Feldeffekttransistor mit einer organischen Halbleiterschicht über einem
organisches Speicherelement, das heißt eine zwischen zwei Elektroden
angeordnete organisch aktive Schicht mit wahlweise kapazitivem oder
resistivem elektrischem Speicherverhalten unter Bildung einer gestapelten
Speicherzelle auf einem beliebigen Substrat, welches nicht aus Silizium
bestehen muss, integriert wird. Das Speicherelement kann wahlweise ein
kapazitives, resistives, oder auf einem anderen physikalischen Konzept
beruhenden Speicherelement, insbesondere ein nichtflüchtiges
Speicherelement sein. Diese erfindungsgemäße gestapelte Anordnung bringt
gegenüber
einer Anordnung, bei der Auswahltransistor und Speicherelement nebeneinander
integriert sind, den Vorteil einer erheblichen Platzersparnis. Bei
der Integration können
vorteilhafterweise die Gateelektrode des Auswahltransistors als Wortleitung
und der Drain- bzw. Sourcekontakt des Auswahltransistors bzw. die
Elektroden des Speicherelements entweder als Bitleitung, als Digitleitung oder
als Feldplatte ausgeführt
werden.
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- as
- aktive
Schicht des Speicherelements
- os
- organische
Schicht des Auswahltransistors
- BL,
BL0–BLm
- Bitleitungen
- DL,
DL0–DLm
- Digitleitungen
- WL,
WL0–WLm
- Wortleitungen
- S,
S11, S12, S13, S01, S02, S03–S0m
- Speicherelemente
- T,
T11, T12, T13, T01–T0m
- Auswahltransistoren
- GD
- Gatedielektrikum
- FD
- Felddielektrikum
- FP
- Feldplatte
- ZD
- Zwischendielektrikum