KR100501127B1 - 자계의 인가에 의해 데이터 기입을 행하는 박막 자성체기억 장치 - Google Patents

자계의 인가에 의해 데이터 기입을 행하는 박막 자성체기억 장치 Download PDF

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Abstract

주변 회로(5)는 메모리 어레이(2)에 인접하여 배치되어, 메모리 어레이(2)에 대하여 데이터 판독 및 데이터 기입을 실행한다. 주변 회로(5)로 동작 전압을 공급하기 위한, 전원 전압 배선 PL 및 접지 배선 GL은 전원 전압 Vcc 및 접지 전압 GND를 각각 공급한다. 전원 전압 배선 PL 및 접지 배선 GL은 전원 전압 배선 PL을 흐르는 전류에 의해 생기는 자계와, 접지 배선 GL을 흐르는 전류에 의해 생기는 자계가 메모리 셀(2)에서 서로 상쇄하도록 배치된다.

Description

자계의 인가에 의해 데이터 기입을 행하는 박막 자성체 기억 장치{THIN FILM MAGNETIC MEMORY DEVICE FOR CONDUCTING DATA WRITE OPERATION BY APPLICATION OF A MAGNETIC FIELD}
본 발명은 박막 자성체 기억 장치에 관한 것으로, 보다 특정적으로는 자기 터널 접합(MTJ : Magnetic Tunnel Junction)을 갖는 메모리 셀을 구비한 랜덤 액세스 메모리에 관한 것이다.
저소비 전력으로 불휘발적인 데이터의 기억이 가능한 기억 장치로서, MRAM(Magnetic Random Access Memory) 디바이스가 주목받고 있다. MRAM 디바이스는 반도체 집적 회로에 형성된 복수의 박막 자성체를 이용하여 불휘발적인 데이터 기억을 행하고, 박막 자성체의 각각에 대하여 랜덤 액세스가 가능한 기억 장치이다.
특히, 최근에는 자기 터널 접합을 이용한 박막 자성체를 메모리 셀로서 이용함으로써, MRAM 디바이스의 성능이 비약적으로 진보하는 것이 발표되어 있다. 자기 터널 접합을 갖는 메모리 셀을 구비한 MRAM 디바이스에 대해서는, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7. 2, Feb. 2000. , "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7. 3, Feb. 2000. , 및 "A 256kb 3. 0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7. 6, Feb. 2001. 등의 기술 문헌에 개시되어 있다.
도 39는 자기 터널 접합부를 갖는 메모리 셀(이하, 단순히「MTJ 메모리 셀」이라고 칭함)의 구성을 도시하는 개략도이다.
도 39를 참조하면, MTJ 메모리 셀은, 기억 데이터 레벨에 따라서 전기 저항이 변화하는 터널 자기 저항 소자 TMR과, 데이터 판독 시에 터널 자기 저항 소자 TMR을 통과하는 감지 전류 Is의 경로를 형성하기 위한 액세스 소자 ATR을 구비한다. 액세스 소자 ATR은 대표적으로는 전계 효과형 트랜지스터로 형성되기 때문에, 이하에 있어서는, 액세스 소자 ATR을 액세스 트랜지스터 ATR이라고 칭한다. 액세스 트랜지스터 ATR은, 터널 자기 저항 소자 TMR과 고정 전압(접지 전압 GND)과의 사이에 결합된다.
MTJ 메모리 셀에 대하여 데이터 기입을 지시하기 위한 라이트 워드선 WWL과, 데이터 판독을 실행하기 위한 리드 워드선 RWL과, 데이터 판독 및 데이터 기입에 있어서, 기억 데이터의 데이터 레벨에 대응한 전기 신호를 전달하기 위한 데이터선인 비트선 BL이 배치된다.
도 40은 MTJ 메모리 셀에서의 데이터 판독 동작을 설명하는 개념도이다.
도 40을 참조하면, 터널 자기 저항 소자 TMR은 고정된 일정한 자화 방향을 갖는 강자성체층(이하, 단순히 「고정 자화층」이라고 칭함) FL과, 외부의 인가 자계에 따른 방향으로 자화되는 강자성체층(이하, 단순히 「자유 자화층」이라고 칭함) VL과, 고정 자화층 FL의 자화 방향을 고정하기 위한 반강자성체층 AFL을 갖는다. 고정 자화층 FL 및 자유 자화층 VL의 사이에는 절연체막으로 형성되는 터널 배리어(터널막) TB가 설치된다. 자유 자화층 VL은, 기입되는 기억 데이터의 레벨에 따라서, 고정 자화층 FL과 동일 방향 또는 고정 자화층 FL과 반대 방향으로 자화된다. 이들의 고정 자화층 FL, 터널 배리어 TB 및 자유 자화층 VL에 의해서, 자기 터널 접합이 형성된다.
데이터 판독 시에 있어서는, 리드 워드선 RWL의 활성화에 따라서 액세스 트랜지스터 ATR가 턴 온한다. 이에 따라, 비트선 BL∼터널 자기 저항 소자 TMR∼액세스 트랜지스터 ATR∼접지 전압 GND의 전류 경로로, 감지 전류 Is를 흘릴 수 있다.
터널 자기 저항 소자 TMR의 전기 저항은, 고정 자화층 FL 및 자유 자화층 VL의 각각의 자화 방향의 상대 관계에 따라 변화한다. 구체적으로는, 고정 자화층 FL의 자화 방향과, 자유 자화층 VL의 자화 방향이 평행한 경우에는 양자의 자화 방향이 반대(반평행) 방향인 경우에 비하여 터널 자기 저항 소자 TMR의 전기 저항은 작아진다.
따라서, 자유 자화층 VL을 기억 데이터에 따른 방향으로 자화하면, 감지 전류 Is에 의해서 터널 자기 저항 소자 TMR에서 생기는 전압 변화는 기억 데이터 레벨에 따라서 다르다. 따라서, 예를 들면 비트선 BL을 일정전압으로 프리차지한 후에, 터널 자기 저항 소자 TMR에 감지 전류 Is를 흘리면, 비트선 BL의 전압을 검지함으로써, MTJ 메모리 셀의 기억 데이터를 판독할 수 있다.
도 41은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도이다.
도 41을 참조하면, 데이터 기입 시에 있어서는, 리드 워드선 RWL이 비활성화되어, 액세스 트랜지스터 ATR은 턴 오프된다. 이 상태에서, 자유 자화층 VL을 기입 데이터에 따른 방향으로 자화하기 위한 데이터 기입 전류가, 라이트 워드선 WWL 및 비트선 BL에 각각 흐른다. 자유 자화층 VL의 자화 방향은 라이트 워드선 WWL 및 비트선 BL을 각각 흐르는 데이터 기입 전류의 방향의 조합에 따라서 결정된다.
도 42는 MTJ 메모리 셀에 대한 데이터 기입 시에서의 데이터 기입 전류와 터널 자기 저항 소자의 자화 방향과의 관계를 설명하는 개념도이다.
도 42를 참조하면, 횡축은 터널 자기 저항 소자 TMR 내의 자유 자화층 VL에 있어서 자화 용이축(EA: Easy Axis) 방향으로 인가되는 자계를 나타낸다. 한편, 종축 H(HA)는 자유 자화층 VL에서 자화 곤란축(HA: Hard Axis) 방향으로 작용하는 자계를 나타낸다. 자계 H(EA) 및 H(HA)는 비트선 BL 및 라이트 워드선 WWL을 각각 흐르는 전류에 의해 생기는 2개의 자계의 한쪽씩에 각각 대응한다.
MTJ 메모리 셀에서는, 고정 자화층 FL의 고정된 자화 방향은, 자유 자화층 VL의 자화 용이축을 따르고 있고, 자유 자화층 VL은 기억 데이터의 레벨("1" 및 "0")에 따라서, 자화 용이축 방향을 따라 고정 자화층 FL과 평행 혹은 반평행(반대) 방향으로 자화된다. 이하, 본 명세서에 있어서는 자유 자화층 VL의 2 종류의 자화 방향에 각각 대응하는 터널 자기 저항 소자 TMR의 전기 저항을 R1 및 R0(단, R1>R0)으로 각각 나타내는 것으로 한다.
MTJ 메모리 셀은 이러한 자유 자화층 VL의 2 종류의 자화 방향과 대응시켜, 1 비트의 데이터("1" 및 "0")를 기억할 수 있다.
자유 자화층 VL의 자화 방향은, 인가되는 자계 H(EA) 및 H(HA)의 합이, 도면 내에 도시하는 아스테로이드 특성선의 외측의 영역에 달하는 경우에 있어서만 새롭게 재기입할 수 있다. 즉, 인가된 데이터 기입 자계가 아스테로이드 특성선의 내측의 영역에 상당하는 강도인 경우에는, 자유 자화층 VL의 자화 방향은 변화하지 않는다.
아스테로이드 특성선에 도시된 바와 같이, 자유 자화층 VL에 대하여 자화 곤란축 방향의 자계를 인가함으로써, 자화 용이축을 따른 자화 방향을 변화시키는 데 필요한 자화 임계치를 저하시킬 수 있다.
도 42의 예와 같이 데이터 기입 시의 동작점을 설계한 경우에는, 데이터 기입 대상인 MTJ 메모리 셀에서, 자화 용이축 방향의 데이터 기입 자계는, 그 강도가 HWR이 되도록 설계된다. 즉, 이 데이터 기입 자계 HWR이 얻어지도록, 비트선 BL 또는 라이트 워드선 WWL을 흐르는 데이터 기입 전류의 값이 설계된다. 일반적으로, 데이터 기입 자계 HWR은, 자화 방향의 전환에 필요한 스위칭 자계 HSW와, 여유분 ΔH와의 합으로 나타난다. 즉, HWR=HSW+ΔH로 나타낸다.
MTJ 메모리 셀의 기억 데이터, 즉 터널 자기 저항 소자 TMR의 자화 방향을 재기입하기 위해서는, 라이트 워드선 WWL과 비트선 BL의 양방에 소정 레벨 이상의 데이터 기입 전류를 흘릴 필요가 있다. 이에 따라, 터널 자기 저항 소자 TMR 내의 자유 자화층 VL은, 자화 용이축(EA)을 따른 데이터 기입 자계의 방향을 따라서, 고정 자화층 FL과 평행 혹은 반대(반평행) 방향으로 자화된다. 터널 자기 저항 소자 TMR에 일단 기입된 자화 방향, 즉 MTJ 메모리 셀의 기억 데이터는 새로운 데이터 기입이 실행되기까지의 동안에 불휘발적으로 보유된다.
이와 같이 터널 자기 저항 소자 TMR은 인가되는 데이터 기입 자계에 의해서 재기입 가능한 자화 방향에 따라 그 전기 저항이 변화하기 때문에, 터널 자기 저항 소자 TMR 중 자유 자화층 VL의 2가지의 자화 방향과, 기억 데이터의 레벨("1" 및 "0")과 각각 대응함으로써, 불휘발적인 데이터 기억을 실행할 수 있다.
이러한 MTJ 메모리 셀을 집적 배치하여, MRAM 디바이스를 구성하는 경우에는, MTJ 메모리 셀이 반도체 기판 상에 행렬 형상으로 배치되는 구성이 일반적이다.
도 43은 행렬 형상으로 집적 배치된 MTJ 메모리 셀의 어레이 구성을 도시하는 개념도이다.
도 43에 있어서는, MTJ 메모리 셀을 n행×m열(n, m: 자연수)로 배치하는 어레이 구성이 나타난다. 이미 설명한 바와 같이, 각 MTJ 메모리 셀에 대하여, 비트선 BL, 라이트 워드선 WWL 및 리드 워드선 RWL을 배치할 필요가 있다.
데이터 기입 시에 있어서, 데이터 기입 대상으로 선택된 선택 메모리 셀에 대해서는, 대응하는 라이트 워드선 WWL 및 비트선 BL에 소정의 데이터 기입 전류가 각각 흐른다. 예를 들면, 도 43에서 사선으로 나타낸 MTJ 메모리 셀이 데이터 기입 대상으로 선택된 경우에는 라이트 워드선 WWL6에 행 방향의 데이터 기입 전류 Ip가 흐르고, 비트선 BL2에 열 방향의 데이터 기입 전류 Iw가 흐른다. 따라서, 선택 메모리 셀에서는 자화 용이축 방향의 데이터 기입 자계 H(EA) 및 자화 곤란축 방향의 데이터 기입 자계 H(HA)의 양방이 도 42에 도시한 스위칭 자계 HSW를 넘어 인가되기 때문에, 기입 데이터의 레벨에 따른 방향으로 자유 자화층 VL을 자화할 수 있다.
한편, 비선택 메모리 셀 중 선택 메모리 셀과 동일한 메모리 셀 행 또는 메모리 셀 열에 속하는 메모리 셀군, 도 43의 예에서는 라이트 워드선 WWL6에 대응하는 비선택 메모리 셀 및, 비트선 BL2에 대응하는 비선택 메모리 셀에 대해서는 자화 용이축 방향의 데이터 기입 자계 H(EA) 혹은 자화 곤란축 방향의 데이터 기입 자계 H(HA) 중 어느 한쪽만이 스위칭 자계 HSW를 넘어 인가된다. 이들의 메모리 셀군에 있어서는, 자유 자화층 VL에서의 자화 방향의 갱신, 즉 데이터 기입은 이론적으로는 실행되지 않는다.
그러나, 이들의 한쪽의 방향만의 데이터 기입 자계가 스위칭 자계 HSW를 넘어 인가되어 있는 비선택의 메모리 셀군에 있어서, 벌써 한쪽의 방향에 따른 자기 노이즈가 더 인가된 경우에는 잘못 데이터 기입이 실행될 우려가 있다.
이러한, 자기 노이즈의 대표예로서는, 메모리 어레이에 대하여 데이터 판독 및 데이터 기입을 실행하기 위한 주변 회로에 대하여 동작 전압을 공급하기 위한 전원 전압 배선 및 접지 배선을 흐르는 전류에 의해서 생기는 자계를 들 수 있다. 전원 전압 배선 및 접지 배선을 흐르는 전류는 주변 회로의 동작 시에 피크적으로 생기는 경향이 있는 것으로, 이들의 배선으로부터의 자기 노이즈는 어느 정도의 강도를 갖고 있다.
특히, 고집적화의 목적으로, 이들의 전원 배선을, 메모리 어레이에 근접하여, 즉 터널 자기 저항 소자 TMR의 근방에 배치하는 경우에는, 전원 배선으로부터의 자기 노이즈에 의한 동작 마진의 저하 및 데이터 오기입에 대한 대책을 강구할 필요가 있다.
본 발명의 목적은 박막 자성체 기억 장치에 있어서, 주변 회로 등에 대응하여 설치된 전원 배선, 보다 상세하게는 전원 전압 배선 및 접지 배선으로부터의 자기 노이즈의 영향을 억제하여, 안정적으로 동작시키는 것이다.
본 발명은 요약하면 박막 자성체 기억 장치에 있어서, 메모리 어레이와, 주변 회로와, 제1 및 제2 전원 배선을 포함한다. 메모리 어레이는 각각이 자기적인 데이터 기억을 실행하는 복수의 메모리 셀이 배치된다. 각 메모리 셀은, 소정 자계의 인가에 응답하여 재기입 가능한 자화 방향에 따라서, 전기 저항이 변화하는 자기 기억부를 갖는다. 주변 회로는 메모리 어레이에 인접한 영역에 배치되어, 메모리 어레이에 대하여 데이터 판독 및 데이터 기입을 실행한다. 제1 및 제2 전원 배선은 주변 회로에 동작 전압을 공급한다. 제1 및 제2 전원 배선은 제1 전원 배선을 흐르는 전류에 의해서 생기는 자계와, 제2 전원 배선을 흐르는 전류에 의해서 생기는 자계가 메모리 어레이에 있어서 상호 상쇄하도록 배치된다.
본 발명의 다른 국면에 따르면, 박막 자성체 기억 장치는 메모리 어레이와, 주변 회로와, 제1 및 제2 전원 배선을 포함한다. 메모리 어레이는 각각이 자기적인 데이터 기억을 실행하는 복수의 메모리 셀이 배치되고, 각 메모리 셀은 소정 자계의 인가에 응답하여 재기입 가능한 자화 방향에 따라서, 전기 저항이 변화하는 자기 기억부를 갖는다. 주변 회로는 메모리 어레이에 인접한 영역에 배치되어, 메모리 어레이에 대하여 데이터 판독 및 데이터 기입을 실행한다. 제1 및 제2 전원 배선은 주변 회로에 동작 전압을 공급한다. 제1 및 제2 전원 배선은, 제1 및 제2 전원 배선을 흐르는 전류에 의해서 각각 생기는 제1 및 제2 자계가, 메모리 어레이에 있어서 자기 기억부의 자화 용이축을 따른 방향으로 작용하도록 배치된다.
본 발명의 또 다른 국면에 따르면, 박막 자성체 기억 장치는, 메모리 어레이와, 주변 회로와, 제1 및 제2 전원 배선을 포함한다. 메모리 어레이는 각각이 자기적인 데이터 기억을 실행하는 복수의 메모리 셀이 배치된다. 복수의 메모리 셀의 각각은, 소정 자계의 인가에 응답하여 재기입 가능한 자화 방향에 따라서, 전기 저항이 변화하는 자기 기억부를 갖는다. 주변 회로는 메모리 어레이에 인접한 영역에 배치되어, 메모리 어레이에 대하여 데이터 판독 및 데이터 기입을 실행한다. 제1 및 제2 전원 배선은 주변 회로에 동작 전압을 공급한다. 제1 및 제2 전원 배선의 각각은, 가장 근접한 메모리 셀의 자기 기억부에서, 자체에 흐르는 피크 전류에 의해서 생기는 피크 자계의 강도가, 메모리 셀의 자화 특성을 고려하여 결정되는 소정 강도보다도 작아지도록, 가장 근접한 메모리 셀의 자기 기억부로부터 소정 거리 이상 떨어져 배치된다.
본 발명의 또 다른 국면에 따르면, 박막 자성체 기억 장치는, 메모리 어레이와, 주변 회로와, 전원 노드와, 전원 배선과, 디커플 용량을 포함한다. 메모리 어레이는, 각각이 자기적인 데이터 기억을 실행하는 복수의 메모리 셀이 배치된다. 복수의 메모리 셀의 각각은 인가되는 자계에 응답하여 재기입되는 자화 방향에 따라서, 전기 저항치가 변화하는 자기 기억부를 갖는다. 주변 회로는 메모리 어레이에 인접한 영역에 배치되어, 메모리 어레이에 대하여 데이터 판독 및 데이터 기입을 실행한다. 전원 노드는 주변 회로에 대하여 메모리 어레이를 사이에 두고 제1 방향에 따른 반대측의 영역에 배치되어, 주변 회로의 동작 전원 전압의 공급을 받는다. 전원 배선은, 제1 방향을 따라서 전원 노드와 주변 회로 사이에 설치되고, 동작 전원 전압을 전달한다. 디커플 용량은 전원 노드와 메모리 어레이 사이의 영역 및 주변 회로와 메모리 어레이 사이의 영역 중 적어도 한쪽에 있어서, 전원 배선과 접지 전압 사이에 설치된다.
본 발명의 또 다른 하나의 국면에 따르면, 박막 자성체 기억 장치는, 메모리 어레이와, 복수의 더미 자성체를 포함한다. 메모리 어레이는 각각이 자기적인 데이터 기억을 실행하는 복수의 메모리 셀이 행렬 형상으로 배치된다. 복수의 더미 자성체는, 메모리 어레이의 단부에서, 메모리 셀 행 및 메모리 셀 열 중 적어도 한쪽을 따라서 배치되며, 각각이 고정된 자화 방향을 갖는다.
본 발명의 또 다른 하나의 국면에 따르면, 박막 자성체 기억 장치는, 메모리 어레이와, 복수의 제1 배선과, 인덕턴스 소자를 포함한다. 메모리 어레이는 각각이 자기적인 데이터 기억을 실행하기 위한 제1 자성체를 포함하는 복수의 메모리 셀이 배치된다. 복수의 제1 배선은 메모리 어레이에 대응하여 배치되어, 각각이 복수의 메모리 셀 중 적어도 하나에 포함되는 제1 자성체와 전기적으로 접속된다. 인덕턴스 소자는, 메모리 어레이 밖의 영역에 배치되어, 복수의 제1 배선과 동일 배선층에 형성되는 제2 배선과, 메모리 어레이밖의 영역에서 제1 자성체와 동일층에 형성되어 제2 배선과 전기적으로 접속되는 제2 자성체를 포함한다.
본 발명의 또 다른 하나의 국면에 따르면, 박막 자성체 기억 장치는, 복수의 메모리 셀과, 제1 배선과, 제2 배선을 포함한다. 복수의 메모리 셀은, 행렬 형상으로 배치되어, 각각이 자기적인 데이터 기억을 실행한다. 제1 배선은 복수의 메모리 셀 중의 데이터 기입 대상으로 선택된 선택 메모리 셀에 대하여, 데이터 기입을 위한 기입 자계를 인가한다. 제2 배선은 복수의 메모리 셀에 대하여 제1 배선보다도 멀리에 배치되며, 기입 자계를 발생시키는 기입 전류를 제1 배선으로 공급한다. 데이터 기입에 있어서, 제1 및 제2 배선으로부터 각각 생기는 자계는, 제1 및 제2 배선의 길이 방향에 따른 적어도 일부의 영역에서, 상호 상쇄하는 방향으로 작용한다.
본 발명의 또 다른 하나의 국면에 따르면, 박막 자성체 기억 장치는 복수의 메모리 셀과, 복수의 주변 회로와, 복수의 전원 배선을 포함한다. 복수의 메모리 셀은, 각각이 자기적인 데이터 기억을 실행하여, 복수의 뱅크로 분할 배치된다. 1회의 데이터 기입 동작에 있어서, 복수의 뱅크는, 선택적으로 데이터 기입 대상이 된다. 복수의 주변 회로는 복수의 뱅크에 각각 대응하여 설치되고, 각각이 대응하는 뱅크에 대하여 적어도 데이터 기입 동작을 실행한다. 복수의 전원 배선은 복수의 주변 회로에 각각 대응하여 설치되고, 각각이 대응하는 주변 회로에 동작 전압을 공급한다. 각 전원 배선은 대응하는 뱅크 및 대응하는 뱅크와 동시에 데이터 기입 대상이 될 가능성을 갖는 다른 뱅크를 제외하는 남은 뱅크 중의 적어도 일부에 대응하는 영역에 설치된다.
본 발명의 또 다른 하나의 국면에 따르면, 박막 자성체 기억 장치는 복수의 메모리 셀과, 복수의 제1 기입 배선과, 복수의 제2 기입 배선과, 복수의 배선을 포함한다. 복수의 메모리 셀은, 각각이 자기적인 데이터 기억을 실행하여, 행렬 형상으로 배치된다. 복수의 제1 기입 배선은, 메모리 셀 행 및 메모리 셀 열의 한쪽에 각각 대응하여 설치되고, 각각이, 선택 메모리 셀에 대하여 자화 용이축을 따른 자계를 주로 인가하기 위해서 선택적으로 데이터 기입 전류의 공급을 받는다. 복수의 제2 기입 배선은, 메모리 셀 행 및 메모리 셀 열의 다른 쪽에 각각 대응하여 설치되고, 각각이 선택 메모리 셀에 대하여 자화 곤란축을 따른 자계를 주로 인가하기 위해서, 선택적으로 데이터 기입 전류의 공급을 받는다. 복수의 배선은, 도전성 재료로 형성된다. 각 메모리 셀에서, 대응하는 제1 기입 배선을 제외하는 다른 제1 기입 배선 중의 가장 근접하는 1개로부터 받는 자계 노이즈와, 대응하는 제2 기입 배선을 제외하는 다른 제2 기입 배선 중 가장 근접하는 1개로부터 받는 자계 노이즈가 중첩된 경우에, 자화 용이축을 따른 잔여 자계 마진과 자화 곤란축을 따른 잔여 자계 마진은 다르다. 복수의 배선 중 각 메모리셀로부터의 거리가 가장 짧은 최근접의 배선의 배치 방향은, 자체에 흐르는 전류에 의해서 생기는 자계가, 각 메모리 셀에서, 자화 용이축 및 자화 곤란축 중 잔류 자계 마진이 큰 한쪽을 따른 성분을 주로 갖도록 설계된다.
본 발명의 또 다른 하나의 국면에 따르면, 박막 자성체 기억 장치는, 복수의 메모리 셀과, 복수의 제1 기입 배선과, 복수의 제2 기입 배선과, 전원 배선을 포함한다. 복수의 메모리 셀은, 각각이 자기적인 데이터 기억을 실행하여, 행렬 형상으로 배치된다. 복수의 제1 기입 배선은, 메모리 셀 행 및 메모리 셀 열의 한쪽에 각각 대응하여 설치되고, 각각이 선택 메모리 셀에 대하여 자화 용이축을 따른 자계를 주로 인가하기 위해서 선택적으로 데이터 기입 전류의 공급을 받는다. 복수의 제2 기입 배선은, 메모리 셀 행 및 메모리 셀 열의 다른 쪽에 각각 대응하여 설치되고, 각각이, 선택 메모리 셀에 대하여 자화 곤란축을 따른 자계를 주로 인가하기 위해서 선택적으로 데이터 기입 전류의 공급을 받는다. 전원 배선은 데이터 기입 전류의 경로에 포함된다. 각 메모리 셀에서, 대응하는 제1 기입 배선을 제외하는 다른 제1 기입 배선 중의 가장 근접하는 1개로부터 받는 자계 노이즈와, 대응하는 제2 기입 배선을 제외하는 다른 제2 기입 배선 중의 가장 근접하는 1개로부터 받는 자계 노이즈가 중첩된 경우에, 자화 용이축을 따른 잔류 자계 마진과 자화 곤란축을 따른 잔류 자계 마진은 다르다. 전원 배선의 배치 방향은 자체에 흐르는 전류에 의해 생기는 자계가, 각 메모리 셀에서, 자화 용이축 및 자화 곤란축 중 잔류 자계 마진이 큰 한쪽을 따른 성분을 주로 갖도록 설계된다.
따라서, 본 발명의 주된 이점은, 제1 및 제2 전원 배선에 의해 발생하는 자계가 메모리 어레이에 있어서 상호 상쇄하기 때문에, 전원 배선으로부터의 자기 노이즈에 의한 데이터 오기입 및 동작 마진의 저하를 방지하여, 안정적으로 동작할 수 있는 점에 있다.
또한, 전원 배선으로부터의 자기 노이즈를, 메모리 어레이에 있어서, 자기 기억부(터널 자기 저항 소자)의 자계 용이축 방향으로 작용시킬 수 있다. 따라서, 선택 열에 속하는 비선택 메모리 셀군에 대한 자화 곤란축 방향의 자기 노이즈를 억제하여, 데이터 기입 시에서의 전원 배선으로부터의 자기 노이즈에 기인하는 오기입의 발생을 방지할 수 있다. 또한, 데이터 기입 시 이외에 있어서도, 자기 기억부(터널 자기 저항 소자)에 기억된 자화 방향이 회전하는 자기 노이즈가 메모리 셀에 인가되는 것을 방지할 수 있기 때문에, 전원 배선으로부터의 자기 노이즈에 기인하는 데이터 판독 마진의 저하를 회피할 수 있다.
혹은, 전원 배선으로부터의 자기 노이즈의 피크 강도가, 해당 전원 배선에 가장 근접한 메모리 셀에서, 메모리 셀의 자화 특성을 고려하여 결정된 소정 강도 이하가 되도록 설계되기 때문에, 전원 배선으로부터의 자기 노이즈에 의해서 동작 안정성이 저해되는 것을 회피할 수 있다.
또한, 전원 배선 상에 있어 메모리 어레이에 근접한 영역을 피하여, 피크 전류가 흐르는 디커플 용량을 배치한다. 따라서, 디커플 용량을 효율적으로 배치하여, 전원 배선으로부터의 자기 노이즈의 강도를 억제할 수 있다.
또한, 메모리 어레이 단부에 배치된 더미 자성체에 의해서, 메모리 어레이 단부에서의 자계의 불연속성을 피할 수 있기 때문에, 메모리 어레이 단부 영역에 배치된 메모리 셀의 동작 마진을 손상시키지 않는다.
혹은 메모리 셀의 제조 공정에서 동시에 제조하는 것이 가능한 자성체를 이용하여, 제조 공정을 늘리는 일없이 인덕턴스 소자를 형성할 수 있다.
또한, 비선택 메모리 셀에서, 기입 자계의 누설 자계에 상당하는 제1 배선으로부터의 자기 노이즈와, 기입 전류의 전달 경로 내의 제2 배선으로부터의 자기 노이즈가 상호 약하게 하기 때문에, 비선택 메모리 셀에의 자계 노이즈를 경감시켜, 박막 자성체 기억 장치의 동작 신뢰성을 향상시킬 수 있다.
또한, 선택적으로 데이터 기입 대상이 되는, 즉 동시에 데이터 기입의 대상이 되지 않는 복수의 뱅크로 메모리 셀이 분할 배치된 구성에 있어서, 데이터 기입 동작 시에 있어서의 비선택 메모리 셀에서의 오기입 발생을 방지하고, MRAM 디바이스의 동작 신뢰성을 향상시킬 수 있다.
또한, 선택 메모리 셀에 근접한 데이터 오기입이 가장 걱정되는 비선택 메모리 셀에서, 기입 배선 이외의 최근접의 배선으로부터의 자기 노이즈의 방향이 데이터 오기입의 발생에 대한 마진이 상대적으로 큰 방향으로 정합된다. 따라서, 데이터 기입 동작 시에 있어서의 비선택 메모리 셀에서의 오기입 발생을 방지하여, 박막 자성체 기억 장치의 동작 신뢰성을 향상할 수 있다.
또한, 선택 메모리 셀에 근접한 데이터 오기입이 가장 걱정되는 비선택 메모리 셀에서, 비교적 큰 전류가 흐르는 전원 배선으로부터의 자기 노이즈의 방향이, 데이터 오기입의 발생에 대한 마진이 상대적으로 큰 방향으로 정합된다. 따라서, 데이터 기입 동작 시에 있어서의 비선택 메모리 셀에서의 오기입 발생을 방지하여, 박막 자성체 기억 장치의 동작 신뢰성을 향상시킬 수 있다.
<발명의 실시 형태>
이하에 있어서, 본 발명의 실시 형태에 대하여 도면을 참조하여 자세히 설명한다. 또, 도면 중에서의 동일 부호는 동일 또는 상당하는 부분을 나타내는 것으로 한다.
[실시 형태 1]
도 1을 참조하면, 본 발명의 실시 형태에 따른 MRAM 디바이스(1)는, 외부로부터의 제어 신호 CMD 및 어드레스 신호 ADD에 응답하여 랜덤 액세스를 실행하여, 기입 데이터 DIN의 입력 및 판독 데이터 DOUT의 출력을 실행한다.
MRAM 디바이스(1)는 복수의 MTJ 메모리 셀이 행렬 형상으로 배치된 메모리 어레이(2)와, 메모리 어레이(2)에 대하여 데이터 판독 및 데이터 기입을 실행하기 위해서, 메모리 어레이(2)의 주변 영역에 배치되는 주변 회로(5a, 5b, 5c)를 구비한다. 또, 이하에 있어서는, 주변 회로(5a, 5b, 5c)를 총칭하여, 주변 회로(5) 혹은 주변 회로(5#)라고도 칭한다.
메모리 어레이(2)의 구성에 대해서는 나중에 상세히 설명하지만, MTJ 메모리 셀의 행(이하, 단순히 「메모리 셀 행」이라고 칭함)에 대응하여 복수의 라이트 워드선 WWL 및 리드 워드선 RWL이 배치된다. 또한, MTJ 메모리 셀의 열(이하, 단순히 「메모리 셀 열」이라고 칭함)에 대응하여 비트선 BL이 배치된다.
주변 회로(5)는, 메모리 어레이(2)의 주변 영역에 배치된, 컨트롤 회로(10)와, 행 디코더(20)와, 열 디코더(25)와, 워드선 드라이버(30)와, 판독/기입 제어 회로(50, 60)를 포함한다. 또, 이들의 주변 회로의 배치는 도 1에 도시한 배치예에 한정되는 것은 아니다.
컨트롤 회로(10)는 제어 신호 CMD에 의해서 지시된 소정 동작을 실행하기 위해서, MRAM 디바이스(1)의 전체 동작을 제어한다. 행 디코더(20)는 어드레스 신호 ADD에 의해서 나타내는 로우 어드레스 RA에 따라서, 메모리 어레이(2)에서의 행 선택을 실행한다. 열 디코더(25)는 어드레스 신호 ADD에 의해서 나타내는 컬럼 어드레스 CA에 따라서 메모리 어레이(2)에서의 열 선택을 실행한다.
워드선 드라이버(30)는 행 디코더(20)의 행 선택 결과에 기초하여, 리드 워드선 RWL(데이터 판독 시) 혹은 라이트 워드선 WWL(데이터 기입 시)을 선택적으로 활성화한다. 로우 어드레스 RA 및 컬럼 어드레스 CA에 의해서, 데이터 판독 혹은 데이터 기입 대상으로 지정된 MTJ 메모리 셀(이하, 「선택 메모리 셀」이라고 칭함)이 나타난다.
라이트 워드선 WWL은 워드선 드라이버(30)가 배치되는 것과 메모리 어레이(2)를 사이에 두고 반대측의 영역(6)에 있어서, 접지 전압 GND와 결합된다. 판독/기입 제어 회로(50, 60)는 데이터 판독 및 데이터 기입 시에 있어서, 선택된 메모리 셀 열(이하, 「선택열」이라고 칭함)의 비트선 BL에 대하여 데이터 기입 전류 및 감지 전류(데이터 판독 전류)를 흘리기 위해서, 메모리 어레이(2)에 인접하는 영역에 배치되는 회로군을 총칭한 것이다.
도 2를 참조하면, 메모리 어레이(2)는 n행×m열(n, m: 자연수)로 배치된 복수의 MTJ 메모리 셀 MC를 갖는다. 각 MTJ 메모리 셀 MC에 대하여, 리드 워드선 RWL, 라이트 워드선 WWL, 비트선 BL 및 기준 전압 배선 SL이 배치된다. 리드 워드선 RWL 및 라이트 워드선 WWL은, 메모리 셀 행에 각각 대응하여, 행 방향을 따라 배치된다. 한편, 비트선 BL 및 기준 전압 배선 SL은 메모리 셀 열에 각각 대응하여, 열 방향을 따라 배치된다.
이 결과, 메모리 어레이(2) 전체에 있어서는, 리드 워드선 RWL1∼RWLn, 라이트 워드선 WWL1∼WWLn, 비트선 BL1∼BLm 및 기준 전압 배선 SL1∼SLm이 설치된다. 또, 이하에 있어서는, 라이트 워드선, 리드 워드선, 비트선 및 기준 전압 배선을 총괄적으로 표현하는 경우에는, 부호 WWL, RWL, BL 및 SL을 각각 이용하여 표기하는 것으로 하고, 특정한 라이트 워드선, 리드 워드선, 비트선 및 기준 전압 배선을 나타내는 경우에는,이들의 부호에 첨자를 붙여, RWL1, WWL1, BL1, SL1과 같이 표기하는 것으로 한다.
워드선 드라이버(30)는 데이터 기입에 있어서, 선택된 메모리 셀 행(이하, 「선택 행」이라고 칭함)에 대응하는 라이트 워드선 WWL의 일단을, 전원 전압 Vcc과 결합한다. 상술한 바와 같이, 각 라이트 워드선 WWL의 타단은 영역(6)에 있어서 접지 전압 GND와 결합되기 때문에, 선택 행의 라이트 워드선 WWL 상에 워드선 드라이버(30)로부터 영역(6)으로 향하는 방향으로, 행 방향의 데이터 기입 전류 Ip를 보낼 수 있다.
도 3은 MTJ 메모리 셀에 대한 데이터 기입 및 데이터 판독 동작을 설명하는 동작 파형도이다.
우선, 데이터 기입 시의 동작에 대하여 설명한다. 워드선 드라이버(30)는 행 디코더(20)의 행 선택 결과에 따라서, 선택 행에 대응하는 라이트 워드선 WWL을 활성화(하이 레벨, 이하 「H 레벨」이라고 표기함)하기 위해서, 전원 전압 Vcc와 결합한다. 한편, 비선택 행에 있어서는, 라이트 워드선 WWL은 비활성화 상태(로우 레벨, 이하 「L 레벨」이라고 표기함)로 유지되고, 그 전압은 접지 전압 GND로 유지된다.
이에 따라, 선택 행의 라이트 워드선 WWL에 대하여, 행 방향의 데이터 기입 전류 Ip가 흐른다. 이 결과, 선택 행에 속하는 MTJ 메모리 셀 중 터널 자기 저항 소자 TMR의 각각에 대하여, 자유 자화층 VL의 자화 곤란축 HA를 따른 방향의 자계가 인가된다. 한편, 비선택 행의 라이트 워드선 WWL에는 전류는 흐르지 않는다.
리드 워드선 RWL은 데이터 기입 시에 있어서는 활성화되지 않고, 비활성화 상태(L 레벨)로 유지된다. 기준 전압 배선 SL은 액세스 트랜지스터 ATR이 온하지 않은 데이터 기입 시에 있어서는, 특히 작용하지 않고, 그 전압은 접지 전압 GND로 유지된다.
판독/기입 제어 회로(50, 60)는 메모리 어레이(2)의 양단에서의 비트선 BL의 전압을 제어함으로써, 선택 열의 비트선 BL에, 기입 데이터의 데이터 레벨에 따른 방향의 데이터 기입 전류 ±Iw를 생기게 한다.
예를 들면, "1"의 기입 데이터를 기입하는 경우에는 판독/기입 제어 회로(60)측의 비트선 전압을 고전압 상태(H 레벨: 전원 전압 Vcc)로 설정하고, 반대측의 판독/기입 제어 회로(50)측의 비트선 전압을 저전압 상태(L 레벨: 접지 전압 GND)로 설정한다. 이에 따라, 판독/기입 제어 회로(60)로부터 판독/기입 제어 회로(50)로 향하는 방향의 데이터 기입 전류 +Iw가, 선택 열의 비트선 BL 상을 흐른다.
한편, "0"의 기억 데이터를 기입하는 경우에는, 판독/기입 제어 회로(50)측 및 판독/기입 제어 회로(60)측에서의 비트선 전압의 설정을 교체시켜, 판독/기입 제어 회로(50)로부터 판독/기입 제어 회로(60)로 향하는 방향으로 데이터 기입 전류 -Iw를 선택 열의 비트선 BL 상에 흘릴 수 있다.
비트선 BL을 흐르는 열 방향의 데이터 기입 전류 ±Iw에 의해 생기는 데이터 기입 자계는, 터널 자기 저항 소자 TMR에서, 자유 자화층 VL의 자화 용이축을 따른 방향으로 인가된다.
이와 같이, 데이터 기입 전류 Ip 및 ±Iw의 방향을 설정함으로써, 선택 메모리 셀 내의 자유 자화층 VL을 기입 데이터의 레벨에 따른 방향으로, 자화 용이축 방향을 따라서 자화할 수 있다.
또, 자화 용이축을 따른 방향의 자계를 생기게 하기 위한 데이터 기입 전류 ±Iw의 방향을 기입 데이터의 레벨에 따라 제어하여, 자화 곤란축을 따른 방향의 자계를 발생하기 위한 데이터 기입 전류 Ip의 방향을, 기입 데이터의 레벨에 상관없이 일정하게 함으로써, 라이트 워드선 WWL에 데이터 기입 전류를 흘리기 위한 구성을 간략화하고 있다.
다음에, 데이터 판독 동작에 대하여 설명한다.
데이터 판독 시에 있어서, 워드선 드라이버(30)는, 행 디코더(20)의 행 선택 결과에 따라서, 선택 행에 대응하는 리드 워드선 RWL을 활성화(H 레벨)한다. 비선택 행에 있어서는, 리드 워드선 RWL은 비활성 상태(L 레벨)로 유지된다. 또한, 데이터 판독 시에 있어서는, 라이트 워드선 WWL의 각각은 활성화되지 않고, 비활성 상태(L 레벨: 접지 전압 GND)로 유지된 그대로이다.
데이터 판독 동작 전에, 비트선 BL은, 예를 들면 접지 전압 GND로 프리차지된다. 이 상태에서, 데이터 판독이 개시되어, 선택 행에 있어서 리드 워드선 RWL이 H 레벨에 활성화되면, 대응하는 액세스 트랜지스터 ATR가 턴 온한다. 액세스 트랜지스터 ATR이 턴 온한 MTJ 메모리 셀의 각각에 있어서, 대응하는 터널 자기 저항 소자 TMR은 기준 전압(접지 전압 GND) 및 비트선의 사이에 전기적으로 결합된다.
예를 들면, 선택 열에 대응하는 비트선을 전원 전압 Vcc에서 풀-업하면, 선택 메모리 셀의 터널 자기 저항 소자 TMR에 대해서만, 감지 전류 Is를 흘릴 수 있다. 이에 따라, 선택 열의 비트선 BL에는 선택 메모리 셀 내의 터널 자기 저항 소자 TMR의 전기 저항에 따른, 즉 선택 메모리 셀의 기억 데이터 레벨에 따른 전압 변화가 생긴다.
선택 메모리 셀의 기억 데이터가 "0" 및 "1"인 경우의, 비트선 BL의 전압 변화를 각각 ΔV0 및 ΔV1이라고 하면, ΔV0 및 ΔV1의 중간값으로 설정되는 참조 전압 Vref 및 선택 열의 비트선 BL의 전압차를 검지 증폭하여, 선택 메모리 셀의 기억 데이터를 판독할 수 있다.
이와 같이, 기준 전압 배선 SL의 전압 레벨은, 데이터 판독 시 및 데이터 기입 시 중 어디에 있더라도, 접지 전압 GND로 설정된다. 따라서, 기준 전압 배선 SL은, 접지 전압 GND를 공급하는 노드와, 예를 들면 판독/기입 제어 회로(50) 혹은 판독/기입 제어 회로(60) 내의 영역에서 결합하는 대응으로 하면 된다. 또한, 이 기준 전압 배선 SL은 행 방향 및 열 방향 중 어디에 설치해도 된다.
또, 이하의 설명으로 명확해진 바와 같이, 본원 발명은, 메모리 어레이(2)의 주변 회로에 대하여 동작 전압을 공급하기 위한 전원 배선의 배치에 맞춘 것이다. 따라서, 도 2에 있어서는, 심플한 메모리 어레이의 구성을 예시하였지만, 메모리 어레이(2)에서의 MTJ 메모리 셀이나 비트선 BL 등의 신호 배선의 배치에 상관없이, 본원 발명을 적용하는 것이 가능하다. 예를 들면, 개방형 비트선이나 폴더형 비트선 구성의 메모리 어레이 구성에 대하여도, 본원 발명을 적용할 수 있다.
도 4는, 주변 회로에 대한 전원 배선의 실시 형태 1에 따른 배치를 설명하는 블록도이다.
도 4에 도시한 주변 회로(5)는, 도 1에 도시한 주변 회로(5a, 5b, 5c) 각각에 상당한다. 도 4를 참조하면, 주변 회로(5)의 동작 전압인 전원 전압 Vcc 및 접지 전압 GND의 공급은, 전원 전압 배선 PL 및 접지 배선 GL에 의해서 각각 실행된다. 또, 이하에 있어서는, 전원 전압 배선 PL 및 접지 배선 GL을 총칭하는 경우에는, 단순히 「전원 배선」이라고 칭한다.
전원 전압 배선 PL은 외부로부터 전원 전압 Vcc의 공급을 받는 전원 노드(7)와 결합되어, 주변 회로(5)에 대하여 전원 전압 Vcc를 공급한다. 마찬가지로, 접지 배선 GL은 외부로부터 접지 전압 GND의 공급을 받는 접지 노드(8)와 결합되어, 주변 회로(5)에 대하여 접지 전압 GND를 공급한다. 이들의 전원 배선은 전원 전압 배선 PL을 흐르는 전류에 의해 생기는 자계와, 접지 배선 GL을 흐르는 전류에 의해서 생기는 자계가 메모리 어레이(2)에 있어서 상호 상쇄하는 방향으로 작용하도록 배치된다.
일례로서, 도 4에 도시한 구성에 있어서는, 전원 전압 배선 PL 및 접지 배선 GL은 동일 방향을 따라, 주변 회로(5)의 근방 영역에 설치된다. 또한, 전원 전압 배선 PL 및 접지 배선 GL을 각각 흐르는 전류의 방향이 상호 반대 방향이 되도록, 전원 노드(7) 및 접지 노드(8)는 배치된다.
도 5 및 도 6은 실시 형태 1에 따른 전원 배선의 제1 및 제2 배치예를 각각 나타내기 위한 X-Y 단면도이다.
도 5를 참조하면, 실시 형태 1에 따른 제1 배치예에 있어서는, 전원 전압 배선 PL 및 접지 배선 GL의 양방은 메모리 어레이(2)의 근방 영역에서, 터널 자기 저항 소자 TMR의 상층측 혹은 하층측 중 어느 한쪽 측의 금속 배선층을 이용하여 배치된다. 도 5에 있어서는, 전원 전압 배선 PL 및 접지 배선 GL을 터널 자기 저항 소자 TMR보다 상층측에 배치하는 예를 나타내었지만, 이들의 전원 배선의 양방을 터널 자기 저항 소자 TMR보다도 하층측에 배치하는 구성으로 해도 된다.
이러한 구성으로 함으로써, 전원 전압 배선 PL을 흐르는 전류에 의해서 생기는 자계(도 5에서 실선으로 표기), 접지 배선 GL을 흐르는 전류에 의해서 생기는 자계(도 5에서 점선으로 표기)는 메모리 어레이(2)에 있어서, 즉 터널 자기 저항 소자 TMR에서 상호 상쇄하도록 작용한다.
이들의 전원 배선에 있어서는, 특히 전원 투입 시나, 회로 동작 시에, 갑자기 피크 전류가 발생하지만, 이러한 피크 전류에 의한 전원 배선으로부터의 자기 노이즈에 대해서도, 메모리 어레이(2)에서는 상호 상쇄하도록 작용하기 때문에, MTJ 메모리 셀에 대한 데이터 오기입를 방지하여, MRAM 디바이스를 안정적으로 동작시킬 수 있다.
또한, 전원 전압 배선 PL 및 접지 배선 GL을 동일한 금속 배선층에 형성되는 금속 배선을 이용하여 배치할 수 있기 때문에, MRAM 디바이스의 형성에 필요한 금속 배선층의 수를 삭감하여, 제조 프로세스의 간략화에 기여할 수 있다.
도 6을 참조하면, 실시 형태 1에 따른 제2 배치예에 있어서는, 전원 전압 배선 PL 및 접지 배선 GL은, 터널 자기 저항 소자 TMR의 상층측 혹은 하층측 중 어느 한쪽 측에서 서로 다른 금속 배선층을 이용하여, 상하 방향으로 중첩하도록 레이아웃된다.
이러한 구성으로 하면, 전원 전압 배선 PL 및 접지 배선 GL에서 메모리 어레이(2)까지의 각각의 거리의 차를 보다 작게 할 수 있다. 이에 따라, 메모리 어레이에서의 전원 배선으로부터의 자기 노이즈끼리의 상쇄 효과가, 더 크게 된다. 이에 따라, 도 5에 도시한 배치예와 비교하여, 동작 마진의 확보나 오동작의 방지를 더욱 효과적으로 실행할 수 있다.
[실시 형태 1의 변형예 1]
실시 형태 1의 변형예 1에 있어서는, 메모리 어레이가 복수의 메모리 블록으로 분할되고, 이들의 메모리 블록에 대응하여 주변 회로가 배치되는 경우에서의, 전원 배선의 배치에 대하여 설명한다.
도 7 및 도 8은 실시 형태 1의 변형예 1에 따르는 주변 회로용 전원 배선의 제1 및 제2 배치예를 각각 도시하는 블록도이다.
도 7을 참조하면, 도 1에 도시한 메모리 어레이(2)는, 예를 들면 2개의 메모리 블록 MBa 및 MBb로 분할된다. 실시 형태 1의 변형예 1에 따른 제1 배치예에 있어서는, 메모리 블록 MBa 및 MBb의 경계부에, 이들의 메모리 블록 사이에서 공유되는 주변 회로(5)가 배치된다. 주변 회로(5)에 대한 전원 전압 Vcc 및 접지 전압 GND의 공급은, 실시 형태 1과 마찬가지로, 전원 전압 배선 PL 및 접지 배선 GL에 의해서 행해진다. 또한, 전원 전압 배선 PL의 양단에 각각 대응하여 전원 노드(7a, 7b)를 설치하여, 접지 배선 GL의 양단에 각각 대응하여 접지 노드(8a, 8b)가 설치된다. 전원 전압 배선 PL 및 접지 배선 GL의 구체적인 배치는, 도 5 및 도 6에 도시한 바와 마찬가지로 해도 된다.
이러한 구성으로 함으로써, 주변 회로(5) 내의 각 회로 부분에 전원 전압 Vcc 및 접지 전압 GND를 공급하는, 전원 전압 배선 PL 및 접지 배선 GL 상의 전류 경로에 있어서, 이들의 전류 경로를 통과하는 전류에 의해서 메모리 블록에 각각 생기는 자계는, 상호 상쇄하는 방향으로 작용한다. 이에 따라, 복수의 메모리 블록으로 분할된 메모리 어레이(2)에 주변 회로를 배치하는 경우에 있어서도, 실시 형태 1과 마찬가지의 효과를 얻을 수 있다.
도 8을 참조하면, 실시 형태 1의 변형예 1에 따른 제2 배치예에 있어서는, 각 메모리 블록마다 주변 회로가 배치되는 경우의 구성이 나타난다. 일례로서, 메모리 블록 MBa 및 MBb에 각각 대응하여, 주변 회로(5, 5#)가 설치되는 것으로 한다.
주변 회로(5)에 대한 전원 전압 Vcc 및 접지 전압 GND의 공급은, 전원 전압 배선 PLa 및 접지 배선 GLa에 의해서 행해진다. 마찬가지로, 주변 회로(5#)에 대한 전원 전압 Vcc 및 접지 전압 GND의 공급은 전원 전압 배선 PLb 및 접지 배선 GLb에 의해서 행해진다.
전원 전압 배선 PLa, PLb 및 접지 배선 GLa, GLb의 각각은, 동일 방향을 따라 배치된다. 또한, 전원 전압 배선 PLa 및 PLb에 전원 전압 Vcc를 각각 공급하기 위한 전원 노드(7a, 7b)는, 이들 전원 배선이 배치되는 방향을 따라서, 메모리 블록(메모리 어레이)를 사이에 두고 상호 반대측에 위치하도록 배치된다. 마찬가지로, 접지 배선 GLa 및 GLb에 접지 전압 GND를 각각 공급하기 위한 접지 노드(8a, 8b)에 대해서도, 전원 노드(7a, 7b)와 마찬가지로, 메모리 블록(메모리 어레이)을 사이에 두고 상호 반대측의 영역에 배치된다.
또한, 동일한 주변 회로에 대응하는 전원 노드 및 접지 노드는, 메모리 블록(메모리 어레이)을 사이에 두고 상호 반대측의 영역에 배치된다. 이에 따라, 주변 회로(5)에 대응하여 설치되는 전원 전압 배선 PLa 및 접지 배선 GLa에서, 전류는 상호 동일 방향으로 흐른다. 마찬가지로, 주변 회로(5#)에 대응하는 전원 전압 배선 PLb 및 접지 배선 GLb에서도, 전류는 상호 동일 방향으로 흐른다. 또한, 전원 전압 배선 PLa 및 PLb를 각각 흐르는 전류는 상호 반대 방향으로 설정되고, 접지 배선 GLa 및 GLb를 각각 흐르는 전류도, 상호 반대 방향으로 설정된다.
전원 전압 배선 PLa, PLb의 쌍 및 접지 배선 GLa, GLb의 쌍 각각은 도 5 또는 도 6에 도시한 전원 전압 배선 PL 및 접지 배선 GL과 마찬가지로, 터널 자기 저항 소자 TMR보다도 상층측 및 하층측 중 어느 한쪽 측의 금속 배선층을 이용하여 배치하면 된다.
이러한 구성으로 함으로써, 복수의 메모리 블록으로 분할된 메모리 어레이에 있어서, 각 메모리 블록마다 주변 회로를 배치하는 구성에 있어서도, 실시 형태 1과 마찬가지의 효과를 얻을 수 있다.
[실시 형태 1의 변형예 2]
실시 형태 1 및 그 변형예 1에 있어서는, 주변 회로의 전원 배선이 메모리 어레이의 주변부(근방)에 배치되는 경우의 구성에 대하여 설명하였다. 그러나, MRAM 디바이스를 보다 고집적화하기 위해서, 메모리 어레이의 상부 영역 또는 하부 영역을 통과시켜, 이들의 전원 배선을 배치하는 케이스도 생긴다.
도 9는 주변 회로에 대한 전원 배선의 실시 형태 1의 변형예 2에 따른 제1 배치예를 설명하는 블록도이다.
도 9를 참조하면, 실시 형태 1의 변형예 2에 따른 제1 배치예에 있어서는, 주변 회로(5)에 대하여 전원 전압 Vcc 및 접지 전압 GND를 공급하기 위한 전원 전압 배선 PL 및 접지 배선 GL은, 메모리 어레이(2)의 상부 영역 및 하부 영역 중 적어도 한쪽을 통과하도록, 메모리 어레이(2)를 횡단하도록 배치된다.
전원 노드(7) 및 접지 노드(8)와 주변 회로(5)는, 전원 배선이 배치되는 방향을 따라서, 메모리 어레이(2)를 사이에 두고 상호 반대측의 영역에 위치하도록 배치된다. 이에 따라, 전원 전압 배선 PL 및 접지 배선 GL을 각각 흐르는 전류의 방향은 상호 반대 방향으로 설정된다.
도 10a∼도 10c는 실시 형태 1의 변형예 2에 따른 전원 배선의 제1 배치예를 나타내기 위한 단면도이다. 도 10a∼도 10c는 도 9에서의 P-Q 단면도에 상당한다.
도 10a에 도시한 배치예에 있어서는, 전원 전압 배선 PL 및 접지 배선 GL은, 도 5에 도시한 배치예와 마찬가지로, 터널 자기 저항 소자 TMR보다도 상층측 및 하층측 중 어느 한쪽 측의 금속 배선층을 이용하여 배치된다. 도 10a에 있어서는, 전원 전압 배선 PL 및 접지 배선 GL을 터널 자기 저항 소자 TMR보다 상층측에 배치하는 예를 나타내었지만, 이들의 전원 배선의 둘다를 TMR보다도 하층측에 배치하는 구성으로 해도 된다. 또한, 이들의 전원 배선을 동일 금속 배선층에 형성함으로써, MRAM 디바이스의 형성에 필요한 금속 배선층수를 삭감할 수 있다.
이러한 구성으로 함으로써, 전원 배선이 메모리 어레이(2)의 상부 영역 또는 하부 영역을 횡단하도록 배치되는 구성에 있어서도, 전원 배선으로부터의 자기 노이즈에 의한 동작 마진의 저하나 데이터 오기입의 발생을 피할 수 있다.
도 10b에 도시한 다른 배치예에 있어서는, 도 6에 도시한 배치예와 마찬가지로, 전원 전압 배선 PL 및 접지 배선 GL은, 터널 자기 저항 소자 TMR의 상층측 혹은 하층측 중 어느 한쪽 측에서, 다른 금속 배선층을 이용하여 상하 방향으로 중첩하도록 레이아웃된다.
이와 같이 배치해도, 도 10a와 마찬가지로, 전원 배선으로부터의 자기 노이즈에 의한 악영향을 피할 수 있다. 또, 도 10b의 구성에 있어서도, 전원 전압 배선 PL 및 접지 배선 GL의 양방을 터널 자기 저항 소자 TMR의 하층측에 배치해도 된다.
단, 도 10c에 도시된 바와 같이, 상호 역방향의 전류가 흐르는 전원 전압 배선 PL 및 접지 배선 GL을 터널 자기 저항 소자를 사이에 두고, 상층측 및 하층측의 한쪽 씩에 배치하는 구성으로 하면, 이들의 전원 배선에 의해서 생기는 자기 노이즈가, 터널 자기 저항 소자의 배치 영역(메모리 어레이)에 있어서, 상호 강화시키게 되어 버린다. 따라서, 전원 전압 배선 PL 및 접지 배선 GL에 각각 역방향의 전류가 흐르는 배치인 경우에는, 이들의 전원 배선을, 터널 자기 저항 소자의 상층측 혹은 하층측 중 어느 한쪽 측에 통합하여 배치할 필요가 있는 것을 알 수 있다.
도 11은 주변 회로에 대한 전원 배선의 실시 형태 1의 변형예 2에 따른 제2 배치예를 설명하는 블록도이다.
도 11을 도 9과 비교하여, 실시 형태 1의 변형예 2에 따른 제2 배치예에 있어서는, 주변 회로(5)에 대하여 전원 전압 Vcc 및 접지 전압 GND를 공급하기 위한 전원 전압 배선 및 접지 배선의 각각은 복수개씩 배치된다. 도 11에는 2개씩의 전원 전압 배선 PL1, PL2 및 접지 배선 GL1, GL2가 배치되는 예가 대표적으로 나타난다. 전원 전압 배선 PL1, PL2의 각각에서의 전류 방향은 동일하다. 마찬가지로, 접지 배선 GL1, GL2 각각에서의 전류 방향도 동일하다. 이러한 배치로 함으로써, 각 배선의 전류 밀도를 저감하고, 일렉트로마이그레이션 등에 의한 단선의 위험성을 억제할 수 있다.
도 12a∼도 12c는 실시 형태 1의 변형예 2에 따른 전원 배선의 제2 배치예를 나타내기 위한 단면도이다. 도 12a∼도 12c는 도 11에서의 V-W 단면도에 상당한다.
도 12a에 도시한 배치예에 있어서는, 전원 전압 배선 PL1, PL2 및 접지 배선 GL1, GL2는 도 10a에 도시한 배치예와 마찬가지로, 터널 자기 저항 소자 TMR보다도 상층측 및 하층측 중 어느 한쪽 측의 금속 배선층을 이용하여 배치된다. 도 12a의 배치예에 있어서도, 이들의 전원 배선군을 TMR보다도 하층측에 배치하는 구성으로 해도 된다. 또한, 이들의 전원 배선을 동일 금속 배선층에 형성함으로써, MRAM 디바이스의 형성에 필요한 금속 배선층수를 삭감할 수 있다.
도 12b에 도시한 배치예에 있어서는, 도 10b에 도시한 배치예와 마찬가지로, 전원 전압 배선 PL1, PL2 및 접지 배선 GL1, GL2는, 터널 자기 저항 소자 TMR의 상층측 혹은 하층측 중 어느 한쪽 측에서, 서로 다른 금속 배선층을 이용하여 상하 방향으로 중첩하도록 레이아웃된다. 또, 도 12b의 배치예에 있어서도, 이들의 전원 배선군을 TMR보다도 하층측에 배치하는 구성으로 해도 된다.
도 12c에 도시한 배치예에 있어서는, 터널 자기 저항 소자 TMR의 상층측 및 하층측의 양방을 이용하여, 전원 배선군이 배치된다. 예를 들면, 터널 자기 저항 소자 TMR의 상층측의 동일 금속 배선층을 이용하여, 전원 전압 배선 PL1 및 접지 배선 GL1이 배치되어, 터널 자기 저항 소자 TMR의 하층측에 형성된 금속 배선층을 이용하여, 전원 전압 배선 PL2 및 접지 배선 GL2가 배치된다.
또한, 터널 자기 저항 소자의 상층측과 하층측 사이에서는 동일 방향으로 전류가 흐르는 배선끼리가 쌍을 이루어서 상하 방향으로 중첩되도록 배치된다. 바람직하게는, 쌍을 이루는 배선끼리는 터널 자기 저항 소자 TMR을 사이에 두고 상하대칭으로 배치된다. 예를 들면, 전원 전압 배선 PL1은 동일 방향으로 전류가 흐르는 전원 전압 배선 PL2와 쌍을 이루도록, 터널 자기 저항 소자 TMR을 사이에 두고 상하대칭으로 배치된다. 마찬가지로, 접지 배선 GL1은 접지 배선 GL2와 쌍을 이루도록 터널 자기 저항 소자 TMR을 사이에 두고 상하대칭으로 배치된다.
이러한 구성으로 함으로써, 각 전원 배선으로부터의 자기 노이즈는 터널 자기 저항 소자 TMR에서 상호 상쇄하는 방향으로 작용한다. 따라서, 터널 자기 저항 소자 TMR의 상층측 및 하층측의 양방의 금속 배선층을 이용하여, 전원 배선으로부터의 자기 노이즈의 악영향을 억제하는 것이 가능한 전원 배선의 배치를 실현할 수 있다.
[실시 형태 1의 변형예 3]
실시 형태 1의 변형예 3에 있어서는, 메모리 어레이를 사이에 두고 양측에 주변 회로가 배치되는 구성에서의 전원 배선의 배치에 대하여 설명한다.
도 13은 실시 형태 1의 변형예 3에 따른 전원 배선의 배치를 설명하는 블록도이다.
도 13을 참조하면, 실시 형태 1의 변형예 3에 있어서는, 메모리 어레이(2)를 사이에 두고 상호 반대측의 영역에 배치되는 주변 회로(5a, 5b)에 대하여, 전원 전압 Vcc 및 접지 전압 GND를 공급하기 위한 전원 배선군이 나타난다.
주변 회로(5a)에 대해서는, 전원 전압 배선 PLa 및 접지 배선 GLa에 의해서, 전원 전압 Vcc 및 접지 전압 GND가 공급된다. 주변 회로(5b)에 대해서는, 전원 전압 배선 PLb 및 접지 배선 GLb에 의해서, 전원 전압 Vcc 및 접지 전압 GND가 각각 공급된다. 또한, 도 9에 도시한 구성과 마찬가지로, 동일한 주변 회로에 전원 공급을 실행하기 위한 전원 전압 배선 및 접지 배선에는, 상호 반대 방향으로 전류가 흐른다.
예를 들면, 주변 회로(5a)에 대응하는 전원 노드(7a) 및 접지 노드(8a)는 메모리 어레이(2)를 사이에 두고 주변 회로(5a)와 반대측의 영역에 배치된다. 전원 전압 배선 PLa는, 전원 노드(7a)와 주변 회로(5a) 사이에 설치되고, 접지 배선 GLa는 접지 노드(8a)와 주변 회로(5a) 사이에 설치된다.
마찬가지로, 주변 회로(5b)에 대응하는 전원 노드(7b) 및 접지 노드(8b)는 메모리 어레이(2)를 사이에 두고 주변 회로(5b)와 반대측의 영역에 배치된다. 전원 전압 배선 PLb는, 전원 노드(7b)와 주변 회로(5b) 사이에 설치되고, 접지 배선 GLb는 접지 노드(8b)와 주변 회로(5b) 사이에 설치된다.
따라서, 전원 전압 배선 PLa 및 PLb를 각각 흐르는 전류는 상호 반대 방향으로 설정되고, 접지 배선 GLa 및 GLb를 각각 흐르는 전류도, 상호 반대 방향으로 설정된다.
도 14a∼도 14c는 실시 형태 1의 변형예 3에 따른 전원 배선의 배치를 설명하기 위한 단면도이다. 도 14a∼도 14c는 도 13에서의 R-S 단면도에 상당한다.
도 14a를 참조하면, 제1 배치예에 있어서는, 전원 전압 배선 PLa, PLb 및 접지 배선 GLa, GLb는, 터널 자기 저항 소자 TMR의 상층측 및 하층측 중 어느 한쪽 측의 금속 배선층을 이용하여 배치된다. 또한, 상호 반대 방향의 전류가 흐르는 전원 전압 배선 PLa 및 PLb는, 상호 근접하여 배치된다. 마찬가지로, 접지 배선 GLa 및 GLb도, 상호 근접하여 배치된다.
이러한 구성으로 함으로써, 터널 자기 저항 소자 TMR의 배치 영역인 메모리 어레이에 있어서, 전원 배선으로부터의 자기 노이즈의 영향을 억제하는 것이 가능해진다. 또, 도 14a에 있어서는, 전원 배선군이 터널 자기 저항 소자 TMR보다 상층측에 배치되는 예를 나타내었지만, 이들의 전원 배선군을, TMR보다도 하층측에 배치하는 구성으로 해도 된다. 또한, 전원 배선군을 동일 금속 배선층에 형성하면, MRAM 디바이스의 형성에 필요한 금속 배선층수를 삭감할 수 있다.
도 14b를 참조하면, 제2 배치예에 있어서는, 전원 전압 배선 PLa 및 PLb는, 터널 자기 저항 소자 TMR의 상층측 및 하층측 중 어느 한쪽 측에서, 근접하는 다른 금속 배선층을 이용하여, 상하 방향으로 중첩되도록 배치된다. 마찬가지로, 접지 배선 GLa 및 GLb도, 다른 금속 배선층을 이용하여, 상하 방향으로 중첩되도록 상호 근접하여 배치된다.
또한, 동일한 금속 배선층에 설치되는 전원 배선끼리는, 상호 역방향의 전류가 흐르도록 배치된다. 즉, 전원 전압 배선 PLa와 동일한 금속 배선층에 접지 배선 GLa가 배치되고, 전원 전압 배선 PLb와 동일한 금속 배선층에는, 접지 배선 GLb가 형성된다.
이러한 구성으로 함으로써, 도 14a에 도시한 구성과 마찬가지로, 터널 자기 저항 소자 TMR가 배치되는 영역(메모리 어레이)에 있어서, 전원 배선으로부터의 자기 노이즈의 악영향을 억제할 수 있다.
또, 도 14b에 있어서는, 터널 자기 저항 소자 TMR보다 상층측에 전원 배선군이 배치되는 예를 나타내었지만, 이들의 전원 배선군을 터널 자기 저항 소자 TMR의 하층측에 형성된 금속 배선층을 이용하여 형성하는 것도 가능하다.
도 14c를 참조하면, 제3 배치예에 있어서는, 도 12c의 배치예와 마찬가지로, 터널 자기 저항 소자 TMR의 상층측 및 하층측의 양방을 이용하여, 전원 배선군이 배치된다. 예를 들면, 터널 자기 저항 소자 TMR의 상층측의 동일 금속 배선층을 이용하여, 전원 전압 배선 PLa 및 PLb가 배치되고, 터널 자기 저항 소자 TMR의 하층측에 형성된 금속 배선층을 이용하여, 접지 배선 GLb 및 GLa가 배치된다.
또한, 동일 방향으로 전류가 흐르는 배선끼리가, 터널 자기 저항 소자 TMR을 사이에 두고, 상층측 및 하층측의 각각에 있어, 쌍을 이루어서 상하대칭으로 배치된다. 예를 들면, 전원 전압 배선 PLa는 동일 방향으로 전류가 흐르는 접지 배선 GLb와, 쌍을 이루도록, 터널 자기 저항 소자 TMR을 사이에 두고 상하대칭으로 배치된다. 마찬가지로, 전원 전압 배선 PLb는, 접지 배선 GLa와 쌍을 이루도록, 터널 자기 저항 소자 TMR을 사이에 두고 상하대칭으로 배치된다.
이러한 구성으로 함으로써, 터널 자기 저항 소자 TMR의 상층측 및 하층측의 양방의 금속 배선층을 이용하여, 전원 배선으로부터의 자기 노이즈의 악영향을 억제하는 것이 가능한 전원 배선의 배치를 실현할 수 있다.
또, 도 9에 도시한 전원 전압 배선 PLa, PLb 및 접지 배선 GLa, GLb를 흐르는 전류의 방향은, 도 13과 마찬가지이다. 따라서, 도 9에 도시된 실시 형태 1의 변형예 1의 제2 배치예에 따른 전원 배선군을, 도 14a∼도 14c와 마찬가지의 구조로, 메모리 어레이(2)의 근방에 설치하는 것도 가능하다.
[실시 형태 2]
종래의 기술의 항에서 설명한 바와 같이, MRAM 디바이스에 있어서는, 선택 메모리 셀에의 데이터 기입 시에, 선택 메모리 셀과 동일한 메모리 셀 행에 속하는 비선택 메모리 셀에 대해서는 자화 곤란축(HA) 방향에만 대하여, 소정의 데이터 기입 자계가 인가된다. 마찬가지로, 선택 메모리 셀과 동일한 메모리 셀 열에 속하는 비선택 메모리 셀에 대해서는, 자화 용이축(EA)의 한쪽에만 대하여, 소정의 데이터 기입 자계가 인가된다.
각 터널 자기 저항 소자 TMR에서는, 자유 자화층 VL이 자화 용이축(EA) 방향을 따라서, 기억 데이터의 레벨("1" 또는 "0")에 따른 방향으로 자화되어 있기 때문에, 자유 자화층 VL의 자화 방향이 잘못 재기입되는, 즉 데이터 오기입이 가장 생기기 쉬운 비선택 메모리 셀은 선택 메모리 셀과 동일한 비트선에 대응되는 메모리 셀군이 된다.
즉, 선택 열에 속하는 비선택 메모리 셀군에 자기 노이즈가 인가되어, 자화 곤란축(HA) 방향의 자계 강도가 도 42에 도시한 스위칭 자계 강도 HSW를 초과하면, 데이터 오기입이 발생한다. 따라서, 메모리 어레이(2)에 있어서는, 자화 곤란축(HA) 방향의 자기 노이즈를 특히 억제할 필요가 있다.
또한, 데이터 판독 시 등에 있어서, 전원 배선 등으로부터의 자기 노이즈에 의해서, MTJ 메모리 셀에서 자유 자화층 VL의 자화 방향이 회전하여 자화 용이축(EA) 방향에서 어긋나버리면, 터널 자기 저항 소자 TMR의 저항치가, R1 및 R0의 중간값이 되게 되어, 데이터 판독 마진의 저하를 초래한다.
도 15는 전원 배선의 실시 형태 2에 따른 제1 배치예를 도시하는 블록도이다.
도 15를 참조하면, 메모리 어레이(2) 상에 있어, 라이트 워드선 WWL은 행 방향을 따라 배치되고, 비트선 BL은 열 방향을 따라 배치된다. 라이트 워드선 WWL을 흐르는 데이터 기입 전류 Ip에 의해서 생기는 데이터 기입 자계는, 터널 자기 저항 소자 TMR에서 자화 곤란축(HA) 방향으로 인가된다. 한편, 비트선 BL을 흐르는 데이터 기입 전류 ±Iw에 의해서 생기는 자계는 터널 자기 저항 소자 TMR에서 자화 용이축(EA) 방향으로 인가된다.
메모리 어레이(2)에 대응하여 설치되는 주변 회로(5)에 대해서는, 자화 용이축(EA) 방향의 데이터 기입 자계를 발생하기 위한 비트선 BL과 동일 방향을 따라서, 전원 전압 배선 PL 및 접지 배선 GL이 배치된다. 전원 전압 배선 PL에 대해서는 전원 노드(7)을 통해 전원 전압 Vcc이 공급되고, 접지 배선 GL에 대해서는, 접지 노드(8)을 통해 접지 전압 GND가 공급된다.
이러한 구성으로 함으로써, 전원 전압 배선 PL 및 접지 배선 GL에 흐르는 전류에 의해서 생기는 자계, 즉 전원 배선으로부터의 자기 노이즈를, 메모리 어레이(2)에 있어서, 터널 자기 저항 소자 TMR의 자계 용이축(EA) 방향으로 작용시킬 수 있다.
이러한 구성으로 함으로써, 선택 열에 속하는 비선택 메모리 셀군에 대하여, 자화 곤란축(HA) 방향의 자기 노이즈를 억제함으로써, 데이터 기입 시에서의 전원 배선으로부터의 자기 노이즈에 기인하는 오기입의 발생을 방지할 수 있다.
또한, 데이터 기입 시 이외에 있어서도, 터널 자기 저항 소자 TMR 내의 자유 자화층 VL의 자화 방향이 회전하는 자기 노이즈가 작용하는 것이 방지할 수 있기 때문에, 전원 배선으로부터의 자기 노이즈에 기인하는 데이터 판독 마진의 저하를 피할 수 있다.
또한, 실시 형태 2와 실시 형태 1 및 그 변형예에 나타낸 구성을 조합하여, 전원 전압 배선 PL 및 접지 배선 GL로부터 각각 생기는 자기 노이즈가 메모리 어레이(2)에 있어서 상호 상쇄하도록 이들의 전원 배선을 배치하면, 메모리 어레이에 있어서 전원 배선으로부터의 자기 노이즈의 영향을 더 억제하는 것이 가능해진다.
도 16은 전원 배선의 실시 형태 2에 따른 제2 배치예를 도시하는 블록도이다.
도 16을 참조하면, 메모리 어레이(2)의 상부 및/또는 하부 영역을 통과시켜, 메모리 어레이(2)를 횡단하도록 전원 배선이 배치되는 구성에 있어서도, 도 15와 마찬가지의 구성을 적용할 수 있다.
즉, 이러한 배치예에 있어서도, 전원 전압 배선 PL 및 접지 배선 GL을 흐르는 전류에 의해서 생기는 자계의 방향을, 메모리 어레이(2)에 있어서, 터널 자기 저항 소자 TMR의 자계 용이축(EA) 방향으로 작용시킴으로써, 도 15로 설명한 바와 마찬가지의 효과를 공유할 수 있다.
[실시 형태 2의 변형예]
도 17은 전원 배선의 실시 형태 2의 변형예에 따른 제1 배치예를 도시하는 블록도이다.
도 17을 참조하면, 실시 형태 2의 변형예에 따른 구성에 있어서는, 도 15로 설명한 실시 형태 2에 따른 구성 외에, 전원 배선으로부터의 자기 노이즈의 영향이, 메모리 어레이(2)에 있어서 소정 강도 이하가 되도록 고려한 배치가 행해진다.
도 17을 참조하면, 전원 전압 배선 PL로부터 가장 근접한 MTJ 메모리 셀 내의 터널 자기 저항 소자 TMR까지의 거리 r은, 전원 배선을 흐르는 피크 전류를 고려하여 정해진다. 이러한 피크 전류는, 예를 들면 설계 시의 회로 시뮬레이션에 의해 구할 수 있다.
즉, 전원 전압 배선 PL을 흐르는 피크 전류를 Ipeak로 하면, 피크 전류에 대응하는 자기 노이즈의 피크 강도 Hpeak는, 아래 수학식 1로 나타낸다. 또, 수학식 1에 있어서, k는 비례 상수이다.
Hpeak=k·(Ipeak/r)
거리 r은 수학식 1에 나타낸 Hpeak가 MTJ 메모리 셀의 자화 특성을 고려하여 결정된 소정 강도 hp보다도 작아지도록, 아래 수학식 2에 따라 설계된다.
Hpeak < hp
수학식 2에서의 소정 강도 hp는, 도 42에 도시된 마진분의 자계 강도 ΔH에 상당한다. 일반적으로는, 마진분의 자계 강도 ΔH는 스위칭 자계 강도 HSW의 20% 정도로 설정된다. 이와 같이 설계함으로써, 전원 배선에 의해서 생기는 자기 노이즈에 의해서 MRAM의 동작 안정성이 저해되는 것을 피할 수 있다.
또, 도 17에 도시한 구성은, 전원 배선(전원 전압 배선 및 접지 배선) 각각에 대하여 적용된다. 즉, 접지 배선 GL의 배치에 대해서도, 접지 배선 GL에 가장 근접한 MTJ 메모리 셀 내의 터널 자기 저항 소자 TMR까지의 거리가 마찬가지로 설계된다.
도 18은 전원 배선의 실시 형태 2의 변형예에 따른 제2 배치예를 도시하는 블록도이다.
도 18을 참조하면, 메모리 어레이(2)의 상부 및/또는 하부 영역을 통과시켜, 메모리 어레이(2)를 횡단하도록 전원 배선이 배치되는 구성에 있어서도, 도 17과 마찬가지의 구성을 적용할 수 있다.
이 경우에 있어서도, 각 전원 배선과 가장 근접하는 터널 자기 저항 소자 TMR와의 거리 r에 주목하여, 상기 수학식 1 및 수학식 2에 따라서, 각 전원 배선의 배치 레이아웃을 설계하면 된다. 또한, 실시 형태 2의 변형예와 실시 형태 1 및 그 변형예에 나타낸 구성을 조합하면, 메모리 어레이에 있어서 전원 배선으로부터의 자기 노이즈의 영향을 더 억제하는 것이 가능해진다.
또, 도 17 및 도 18에는, 전원 배선으로부터의 자기 노이즈가 터널 자기 저항 소자 TMR의 자계 용이축(EA) 방향으로 작용하도록, 전원 배선이 배치되는 구성에 대하여 설명하였지만, 실시 형태 2의 변형예의 적용은 이러한 구성에 한정되는 것이 아니다. 즉, 각 전원 배선의 배치 레이아웃은, 전원 배선이 배치되는 방향에 상관없이, 가장 근접하는 터널 자기 저항 소자 TMR와의 거리에 주목하여 설계할 수 있다.
[실시 형태 3]
실시 형태 2에서도 설명한 바와 같이, 전원 배선으로부터의 자기 노이즈는 피크 전류가 흐르는 경우에 가장 커진다. 일반적으로, 전원 배선에 대해서는, 전원 변동을 억제하기 위해서 디커플 용량이 배치된다. 전원 배선을 흐르는, 피크 전류와 같은 고주파 전류는 이 디커플 용량을 통과한다. 디커플 용량은 어느 정도의 캐패시턴스를 갖게 할 필요가 있기 때문에, 비교적 넓은 면적을 점유한다. 따라서, MRAM 디바이스의 소형화·고집적화의 관점에서, 디커플 용량을 효율적으로 배치하는 것은 중요하다.
도 19 및 도 20은 실시 형태 3에 따른 디커플 용량의 제1 및 제2 배치예를 각각 설명하는 블록도이다.
도 19를 참조하면, 전원 전압 배선 PL은, 예를 들면 열 방향을 따라 배치되어, 전원 노드(7)에 입력된 전원 전압 Vcc를 주변 회로(5)에 전달한다. 전원 노드(7) 및 주변 회로(5)는 전원 전압 배선 PL이 배치되는 방향을 따라서, 메모리 어레이(2)를 사이에 두고 상호 반대측의 영역에 배치된다. 접지 노드(8) 및 접지 배선 GL은 주변 회로(5)와 동일측의 영역에 배치된다. 따라서, 전원 전압 배선 PL은 전원 노드(7) 및 메모리 어레이(2)의 사이의 영역과, 메모리 어레이(2)의 근방을 통과하는 영역과, 메모리 어레이(2) 및 주변 회로(5)의 사이의 영역의 모두에 걸쳐 배치된다.
디커플 용량(70)은 메모리 어레이(2)의 근방을 통과하는 영역을 피하여, 메모리 어레이(2)와 주변 회로(5) 사이의 영역에서, 전원 전압 배선 PL과 접지 배선 GL 사이에 전기적으로 결합된다. 주변 회로(5)에서의 소비 전류에 응답하여 전원 전압 배선 PL에 생기는 피크 전류는, 디커플 용량(70)보다도 앞에서 발생하기 때문에, 이러한 피크 전류는, 메모리 어레이(2)에 근접한 영역에서 흐르는 일이 없게 된다. 따라서, 디커플 용량을 효율적으로 배치하여, 메모리 어레이(2)에서의 전원 배선으로부터의 자기 노이즈의 강도를 더 억제하는 것이 가능해진다.
전원 전압 배선 PL은 열 방향 이외의 방향을 따라 배치하는 것도 가능한데, 열 방향을 따라서 비트선 BL과 동일 방향을 따라 배치하면, 실시 형태 2와 마찬가지로 전원 배선을 배치할 수 있기 때문에, 전원 배선으로부터의 자기 노이즈의 악영향을 억제할 수 있다.
도 20을 참조하면, 메모리 어레이(2)의 상부 또는 하부 영역을 통과시켜, 메모리 어레이(2)를 횡단하도록 전원 배선이 배치되는 구성에 있어서도, 도 19와 마찬가지의 구성을 적용할 수 있다.
이 경우에 있어서도, 디커플 용량(70)은 메모리 어레이(2)에 근접한 영역을 피하여, 전원 전압 배선 PL 상의 메모리 어레이(2) 및 주변 회로(5)의 사이의 영역에서, 접지 배선 GL 사이에 전기적으로 결합된다. 이러한 구성으로 함으로써, 전원 배선이 메모리 어레이(2)를 횡단하도록 배치되는 구성에 있어서도, 도 19의 배치와 마찬가지의 효과를 얻을 수 있다.
[실시 형태 3의 변형예 1]
도 21 및 도 22은 실시 형태 3의 변형예 1에 따른 디커플 용량의 제1 및 제2 배치예를 도시하는 블록도이다.
도 21을 참조하면, 주변 회로(5), 전원 노드(7), 전원 전압 배선 PL, 접지 배선 GL 및 접지 노드(8)의 배치는 도 19와 마찬가지이기 때문에 상세한 설명은 반복하지 않는다.
실시 형태 3의 변형예 1에 따른 구성에 있어서는, 디커플 용량(71)은 전원 전압 배선 PL 상에 있어, 전원 노드(7) 및 메모리 어레이(2)의 사이의 영역에 대응하여 설치되고, 전원 전압 배선 PL과 접지 전압 GND 사이에 전기적으로 결합된다. 이러한 구성으로 함으로써, 주변 회로(5)의 소비 전류에 의해서 생기는 피크 전류는, 전원 전압 배선 PL 상의 메모리 어레이(2)에 근접한 영역을 흐르지 않고, 디커플 용량(71)에 의해서 제거된다. 따라서, 실시 형태 3과 마찬가지로, 전원 배선으로부터의 자기 노이즈에 의한 메모리 어레이(2)에 대한 악영향을 더 억제하는 것이 가능해진다.
도 22를 참조하면, 메모리 어레이(2)의 상부 또는 하부 영역을 통과시켜, 메모리 어레이(2)를 횡단하도록 전원 배선이 배치되는 구성에 있어서도, 도 21과 마찬가지의 구성이 적용할 수 있다.
이 경우에 있어서도, 디커플 용량(71)은 메모리 어레이(2)에 근접한 영역을 피하여, 전원 전압 배선 PL 상의 전원 노드(7) 및 메모리 어레이(2)의 사이의 영역에 대응하여 설치된다. 이러한 구성으로 함으로써, 전원 배선이 메모리 어레이(2)를 횡단하도록 배치되는 구성에 있어서도, 도 21의 배치와 마찬가지의 효과를 얻을 수 있다.
[실시 형태 3의 변형예 2]
도 23 및 도 24는 실시 형태 3의 변형예 2에 따른 디커플 용량의 제1 및 제2 배치예를 도시하는 블록도이다.
도 23을 참조하면, 실시 형태 3의 변형예 2에 있어서는, MRAM 디바이스의 레이아웃 설계에 비교적 여유가 있는 경우에 대응하여, 실시 형태 3 및 그 변형예 1을 조합한 디커플 용량의 배치가 나타난다. 즉, 도 23에 나타내는 배치예에 있어서는, 도 19 및 도 21에 각각 도시된 디커플 용량(70, 71)이 모두 배치된다. 이러한 구성으로 함으로써, 전원 전압 배선 PL로부터 메모리 어레이(2)에 작용하는 자계 노이즈의 강도를 더 억제하는 것이 가능하다.
마찬가지로, 도 24에 도시한 배치예에 있어서는, 메모리 어레이(2)의 상부 또는 하부 영역을 통과시켜, 메모리 어레이(2)를 횡단하도록 전원 배선이 배치되는 구성에 있어서, 도 20 및 도 22에 각각 나타내진 디커플 용량(70, 71)이 모두 배치된다. 이러한 구성으로 함으로써, 메모리 어레이(2)에 작용하는 전원 배선으로부터의 자계 노이즈의 강도를 더 억제하는 것이 가능하다.
또, 실시 형태 3 및 그 변형예 1 및 2에 따른 디커플 용량의 배치는, 실시 형태 1 및 2, 및 이들의 변형예에 따라서 배치된 전원 배선에 대하여 적용하는 것이 가능하다. 이 경우에는, 각각의 실시 형태에서 설명한 효과를 합쳐서 향수할 수 있기 때문에, 전원 배선으로부터의 자기 노이즈가 MTJ 메모리 셀에 대하여 미치는 악영향을 보다 강력히 배제하여, MRAM 디바이스를 안정적으로 동작시킬 수 있다.
[실시 형태 4]
도 25를 참조하면, 실시 형태 4에 따른 구성에 있어서는, 복수의 메모리 셀 MC이 행렬로 배치된 메모리 어레이(2)의 단부의 주변 영역(110)을 이용하여, 복수의 더미 자기 저항 소자 DTMR가 배치된다. 각 더미 자기 저항 소자 DTMR은, 메모리 셀 행 및 메모리 셀 열 중 적어도 한쪽을 따라서, 행 형상 또는 열 형상으로 배치된다.
각 더미 자기 저항 소자 DTMR은, 메모리 셀 MC 내의 터널 자기 저항 소자 TMR과 마찬가지의 형상 및 구조를 갖는다. 즉, 터널 자기 저항 소자 TMR 및 더미 자기 저항 소자 DTMR의 각각은 도 40 및 도 41에 도시한 구조와 마찬가지로, 고정된 자화 방향을 갖는 고정 자화층 FL과, 인가된 자계에 의해서 갱신(재기입) 가능한 자화 방향을 갖는 자유 자화층 VL과, 고정 자화층 FL의 자화 방향을 고정하기 위한 반강자성체층 AFL을 갖는다.
이미 설명한 바와 같이, 각 메모리 셀 MC에서 고정 자화층 FL의 자화 방향(11)은 고정되고, 자유 자화층 VL의 자화 방향(12)은 기입 데이터에 따른 데이터 기입 자계에 의해서 재기입된다. 이에 대하여, 더미 자기 저항 소자 DTMR에서는 자유 자화층 VL의 자화 방향(12d)은 고정 자화층 FL의 자화 방향(11d)와 동일 방향으로 맞추어진다. 이들의 자화 방향(11d, 12d)은 이들의 더미 자기 저항 소자 DTMR에 가장 근접하여 설치되는 배선(13)에 의해서 생기는 자계를 상쇄하는 방향으로 설정된다.
예를 들면, 이 근접하여 설치되는 배선(13)이 전원 전압 배선 PL이나 접지 배선 GL 등의 전원 배선인 경우에는, 이들의 배선은 일반적으로 칩의 최상층 부분에 배치되기 때문에, 터널 자기 저항 소자 TMR 및 더미 자기 저항 소자 DTMR은 배선(13)보다도 하층측에 위치하게 된다. 따라서, 배선(13)으로부터 더미 자기 저항 소자 DTMR에 작용하는 자계는 도 25 내에 점선으로 나타내는 방향(도 25에서의 좌측 방향)이 되기 때문에, 더미 자기 저항 소자 DTMR에서의 자화 방향(11d, 12d)은 이것과 반대 방향(도 25에서의 우측 방향)으로 설정되어 있다.
이러한 구성으로 함으로써, 메모리 어레이(2)의 주변부에 배치된 전원 배선 등의 배선(13)으로부터의 메모리 어레이(2)에 배치된 메모리 셀 MC에의 자기 노이즈를 약하게 할 수 있다. 이에 따라, 각 메모리 셀 MC의 동작 안정성이 향상된다.
또한, 각 메모리 셀 MC에서의 고정 자화층의 자화 방향(11)과, 더미 자기 저항 소자 DTMR에서의 자화 방향(11d)(고정 자화층) 및 자화 방향(12d)(자유 자화층)과의 각각이 가지런히 되어 있기 때문에, 메모리 셀 MC의 고정 자화층 FL을 자화하기 위한 공정에서, 더미 자기 저항 소자 DTMR을 동시에 자화할 수 있다. 즉, 더미 자기 저항 소자 DTMR을 자화하는 공정을 전용으로 설치할 필요가 없다.
또한, 메모리 어레이 단부에 배치된 더미 자기 저항 소자 DTMR에 의해서, 메모리 어레이 단부에서의 자계의 불연속성을 피할 수 있어, 메모리 어레이(2) 단부 영역에 배치된 메모리 셀 MC의 동작 마진을 손상시키지 않는다. 또한, 더미 자기 저항 소자 DTMR와, 터널 자기 저항 소자 TMR이 마찬가지의 형상 및 구조를 갖기 때문에, 전용의 제조 공정을 형성하지 않고, 이들의 더미 자기 저항 소자 DTMR을 제조할 수 있다.
또한, 메모리 어레이(2)의 단부에서의 가공 형상의 불연속성을 피할 수 있기 때문에, 해당 단부에서 터널 자기 저항 소자 TMR의 형상이 불균일화하는 것을 방지할 수 있다. 마찬가지로, 배선군에 대해서도 가공 형상의 연속성을 확보하기 위해서, 선택적인 데이터 기입을 실행할 필요가 없는 더미 자기 저항 소자에 대해서도 라이트 워드선 WWL에 상당하는 더미 라이트 워드선 DWWL과, 비트선 BL에 상당하는 더미 비트선 DBL이 각각 배치된다.
[실시 형태 4의 변형예]
도 26을 참조하면, 실시 형태 4의 변형예에 따른 구성에 있어서는, 메모리 어레이(2) 단부의 주변 영역(110)에 있어서, 더미 자기 저항 소자 DTMR 대신에, 더미 자성체(26)가 배치되는 점에서 다르다. 더미 자성체(26)는 고정된 자화 방향을 갖는 자성체를 포함하는데, 이 자성체는 각 메모리 셀 MC 내의 터널 자기 저항 소자 TMR과 같은 형상 및 구조를 갖고 있지 않다. 예를 들면, 더미 자성체(26)는 터널 자기 저항 소자 TMR 내의 반강자성체층 AFL에 상당하는 자성체에 의해서 형성하는 것이 가능하다. 이와 같이, 터널 자기 저항 소자 TMR과는 다른 형상 및 구조의 더미 자성체(26)를 주변 영역에 배치한 경우에 있어서도, 실시 형태 4와 마찬가지로, 메모리 어레이(2)의 주변부에 배치된 전원 배선 등의 배선(13)으로부터의 메모리 어레이(2)에 배치된 메모리 셀 MC에의 자기 노이즈를 약하게 할 수 있다. 이에 따라, 각 메모리 셀 MC의 동작 안정성이 향상된다.
[실시 형태 5]
도 27을 참조하면, 실시 형태 5에 따른 구성에 있어서는, 메모리 어레이(2)의 외부 영역에서, 인덕턴스 소자를 구성하기 위한 배선(130)이 배치된다. 배선(130)은, 예를 들면 주변 회로(5) 부분에 설치된다. 또한, 메모리 어레이(2) 단부의 주변 영역(110)에, 실시 형태 4 또는 그 변형예와 마찬가지로 더미 자기 저항 소자 DTMR 혹은 더미 자성체(26)를 배치함으로써, 메모리 어레이(2)에 배치된 메모리 셀 MC에의 자기 노이즈를 약하게 할 수 있다. 배선(130)은 각 메모리 셀 MC 중 터널 자기 저항 소자 TMR과 마찬가지의 형상 및 구조를 갖는 자성체 ITMR과 전기적으로 결합되어 있다.
도 28은 인덕턴스 소자의 구조를 설명하기 위한 단면도이다. 도 28에는 메모리 어레이(2)에서의 메모리 셀 MC 부분에 대응하는 단면도와, 주변 회로(5)에서의 배선(130)의 단면도가 비교된다.
도 28을 참조하면, 메모리 어레이(2)에 있어서는, 반도체 기판 SUB 상에 액세스 트랜지스터 ATR이 형성된다. 액세스 트랜지스터 ATR은 n형 영역인 소스/드레인 영역(32, 34)과, 게이트(33)를 갖는다. 소스/드레인 영역(32)은 컨택트홀(35)에 형성되는 금속막을 통해, 기준 전압 배선 SL과 전기적으로 결합된다. 리드 워드선 RWL은, 게이트층에서, 게이트(33)끼리 접속하는 배선으로서 설치된다.
라이트 워드선 WWL은 기준 전압 배선 SL의 상층에 설치된 금속 배선층에 형성된다. 터널 자기 저항 소자 TMR은 라이트 워드선 WWL의 상층측에 배치되어 스트랩(37) 및 컨택트홀(36)에 형성된 금속막을 통해, 액세스 트랜지스터 ATR의 소스/드레인 영역(34)과 전기적으로 결합된다. 스트랩(37)은 터널 자기 저항 소자 TMR을 액세스 트랜지스터 ATR과 전기적으로 결합하기 위해서 설치되고, 도전성의 물질로 형성된다. 비트선 BL은 터널 자기 저항 소자 TMR과 전기적으로 결합되고, 터널 자기 저항 소자 TMR의 상층측에 설치된다.
이에 대하여, 주변 회로(5)에 있어서, 비트선 BL과 동일 배선층에 형성된 배선(130)은, 컨택트홀(39)에 형성된 금속막을 통해, 자성체 ITMR과 전기적으로 결합된다. 자성체 ITMR은 메모리 어레이(2)에서의 터널 자기 저항 소자 TMR과 동일층에 형성되어, 또한 동일한 형상 및 구조를 갖는 것으로 한다. 이 때문에, 이들의 자성체 ITMR은, 특별한 제조 공정을 형성하지 않고, 메모리 셀 MC의 제조 공정에서 동시에 제조하는 것이 가능하다.
다시 도 27을 참조하면, 배선(130)과 접속된 자성체 ITMR에서 고정 자화층의 자화 방향(11i)과 자유 자화층의 자화 방향(12i)은 동일 방향으로 맞추어져 있다. 이들의 자화 방향(11i, 12i)을, 터널 자기 저항 소자 TMR에서의 고정 자화층의 자화 방향(11)과 동일 방향으로 맞춤으로써, 자성체 ITMR을 자화하기 위한 전용 공정을 형성할 필요가 없게 된다.
이와 같이, 배선(130) 및 이것과 결합된 적어도 1개의 자성체 ITMR에 따라 구성된 인덕턴스 소자(31)는 회로 소자로서, 혹은, 동작 전압을 공급하기 위한 전원 배선에 직렬로 접속하여, 전원 투입시간 등에 생기는 돌입 전류 등의 피크 전류를 억제하기 위해서 이용할 수 있다.
또한, 인덕턴스 소자(31)을 구성하는 배선(130)을 흐르는 전류는, 해당 전류에 의해서 생기는 자계가 자성체 ITMR의 자유 자화층의 자화 방향(12i)을 재기입하기 위한 임계치보다도 작아지도록 설정해 두면, 인덕턴스 소자(31)의 인덕턴스값을 안정적으로 유지할 수 있다.
[실시 형태 6]
실시 형태 6에 있어서는, 전원 배선 및 데이터 기입 전류가 흐르는 배선의 바람직한 배치 관계에 대하여 설명한다.
도 29는 실시 형태 6에 따른 비트선 및 전원 배선의 배치를 도시하는 개념도이다.
도 29를 참조하면, 메모리 어레이(2)에 행렬 형상으로 배치된 메모리 셀 MC에 대하여, 메모리 셀 열에 각각 대응하여 비트선 BL이 배치되고, 메모리 셀 행에 각각 대응하여 라이트 워드선 WWL이 배치된다. 이미 설명한 바와 같이, 비트선 BL에는, 터널 자기 저항 소자 TMR의 자화 용이축 방향을 따른 자계를 발생하기 위한 데이터 기입 전류가 흘러, 라이트 워드선 WWL에 대해서는, 터널 자기 저항 소자 TMR의 자화 곤란축 방향을 따른 자계를 발생하기 위한 데이터 기입 전류가 흐른다. 즉, 비트선 BL은, 터널 자기 저항 소자 TMR의 자화 곤란축 방향 HA을 따라서 배치되고, 라이트 워드선 WWL은 터널 자기 저항 소자 TMR의 자화 용이축 방향 EA을 따른 방향으로 배치된다. 비트선 BL은, 각 메모리 셀 열에 있어서, 복수로 분할되어 배치된다. 예를 들면, 제1번째의 메모리 셀 열에 대응하여, 비트선 BL11, BL21, BL31, …이 분할하여 배치된다.
동일한 메모리 셀 열에 대응하여 설치되는 복수의 비트선에 대응하여, 비트선 BL과 평행하게 배치된 1쌍의 전원 전압 배선 PL 및 접지 배선 GL이 설치된다. 전원 전압 배선 PL 및 접지 배선 GL은 그 길이 방향을 따라서 인접하는 비트선 BL11, BL21, BL31, …에 의해서 공유된다. 전원 전압 배선 PL은 그 일단측에서 전원 전압 Vcc를 공급하는 전원 노드(7)와 전기적으로 결합되고, 접지 배선 GL은 그 일단측에서 접지 전압 GND를 공급하는 접지 노드(8)와 전기적으로 결합된다. 선택 메모리 셀로 데이터 기입 자계를 인가하는 비트선 BL은, 비트선 BL로 데이터 기입 전류를 공급하기 위한 전원 전압 배선 PL 및 접지 배선 GL보다도, 터널 자기 저항 소자 TMR에 근접하여 배치되어 있다.
또한, 각 비트선 BL의 일단측 및 타단측에 각각 대응하여, 비트선 드라이버가 배치된다. 예를 들면, 비트선 BL11의 일단측 및 타단측에 각각 대응하여 비트선 드라이버 BDVa11 및 BDVb11이 배치되고, 비트선 BL21의 일단측 및 타단측에 각각 대응하여 비트선 드라이버 BDVa21 및 BDVb21이 배치되고, 비트선 BL31의 일단측 및 타단측에 각각 대응하여, 비트선 드라이버 BDVa31 및 BDVb31이 배치된다. 이하에 있어서는, 비트선 BL의 일단측에 대응하여 설치되는 비트선 드라이버 BDVa11, BDVa21, BDVa31, …를 비트선 드라이버 BDVa라고도 총칭하고, 비트선 BL의 타단측에 각각 대응하여 설치되는 비트선 드라이버 BDVb11, BDVb21, BDVb31, …를 비트선 드라이버 BDVb라고도 총칭한다.
도 30을 참조하면, 비트선 드라이버 BDVa는 비트선 BL의 일단측에 상당하는 노드 Na 및 전원 전압 배선 PL의 사이에 전기적으로 결합되는 P 채널 MOS 트랜지스터(41)와, 노드 Na 및 접지 배선 GL의 사이에 전기적으로 결합되는 N 채널 MOS 트랜지스터(42)와, 대응하는 열 선택선 CSL 및 기입 데이터 DIN의 NAND 로직 연산 결과를 출력하는 로직 게이트(44)와, 기입 데이터 DIN 및 대응하는 열 선택선의 반전 레벨 /CSL의 NOR 로직 연산 결과를 출력하는 로직 게이트(46)를 갖는다. 로직 게이트(44)의 출력은 트랜지스터(41)의 게이트에 입력되고, 로직 게이트(46)의 출력은 트랜지스터(42)의 게이트에 입력된다. 열 선택선 CSL은, 대응하는 메모리 셀 열이 선택된 경우에 H 레벨로 활성화되고, 그 이외의 경우에 L 레벨로 비활성화된다.
비트선 드라이버 BDVb는, 비트선 BL의 타단측에 상당하는 노드 Nb 및 전원 전압 배선 PL의 사이에 전기적으로 결합되는 P 채널 MOS 트랜지스터(51)와, 노드 Nb 및 접지 배선 GL의 사이에 전기적으로 결합되는 N 채널 MOS 트랜지스터(52)와, 대응하는 열 선택선 CSL 및 반전된 기입 데이터 /DIN의 NAND 로직 연산 결과를 출력하는 로직 게이트(54)와, 반전된 기입 데이터 /DIN 및 대응하는 열 선택선의 반전 레벨 /CSL의 NOR 로직 연산 결과를 출력하는 로직 게이트(56)를 갖는다. 로직 게이트(54)의 출력은 트랜지스터(51)의 게이트에 입력되고, 로직 게이트(56)의 출력은 트랜지스터(52)의 게이트에 입력된다.
따라서, 선택 열(열 선택선 CSL=H 레벨)에 있어서는, 비트선 드라이버 BDVa 및 BDVb가 활성화된다. 기입 데이터 DIN의 레벨에 따라서, 활성화된 비트선 드라이버 BDVa는, 전원 전압 배선 PL 및 접지 배선 GL의 한쪽을 선택적으로 노드 Na와 접속하고, 활성화된 비트선 드라이버 BDVb는 전원 전압 배선 PL 및 접지 배선 GL의 다른 쪽을 선택적으로 노드 Nb와 접속한다.
한편, 비선택 열(열 선택선 CSL=L 레벨)에 있어서는, 비트선 드라이버 BDVa는 비활성되어, 노드 Na를 전원 전압 배선 PL 및 접지 배선 GL의 어느 하나와도 접속시키지 않고, 비트선 드라이버 BDVb는 비활성화되어, 노드 Nb를 전원 전압 배선 PL 및 접지 배선 GL의 어느 하나와도 접속시키지 않는다.
다시 도 29를 참조하면, 일례로서, 비트선 BL21에 대응하는 메모리 셀이 데이터 기입 대상으로 선택되어, 데이터 기입 전류의 방향이 비트선 드라이버 BDVa21에서 BDVb21로 향하는 방향이 되는 기입 데이터가 주어진 경우의 동작에 대하여 설명한다.
이 경우에는, 비트선 드라이버 BDVa21 및 BDVb21이 활성화되고, 그 밖의 비트선 드라이버는 비활성화된다. 따라서, 데이터 기입 전류는, 전원 노드(7)∼전원 전압 배선 PL(비트선 BL11 대응 영역)∼비트선 드라이버 BDVa21∼비트선 BL21∼비트선 드라이버 BDVb21∼접지 배선 GL(비트선 BL21 대응 영역 및 비트선 BL11 영역)∼접지 노드(8)의 경로를 흐른다.
따라서, 비트선 BL11 대응 영역에서, 전원 전압 배선 PL 및 접지 배선 GL의 각각에서의 전류 방향은 상호 반대이기 때문에, 도 10a, 도 10b에서 설명한 바와 마찬가지로, 이들의 배선으로부터 터널 자기 저항 소자 TMR에 대하여 발생하는 자계는 상호 상쇄한다. 즉, 같은 쌍을 이루는 전원 전압 배선 PL 및 접지 배선 GL은 도 10a에 도시된 바와 같이 동일 배선층을 이용하여 좌우 방향으로 배열할 수 있다. 배치하는 것도, 도 10b에 도시된 바와 같이 다른 배선층을 이용하여 상하 방향으로 중첩되도록 배치하는 것도 가능하다.
또한, 비트선 BL21을 흐르는 데이터 기입 전류와, 비트선 BL21 대응 영역에서의 접지 배선 GL의 통과 전류와도, 상호 반대 방향이기 때문에, 비선택 메모리 셀에 대하여, 양자로부터 각각 작용하는 자계는 상호 상쇄한다. 또한, 비트선 BL31 이후의 영역에서는, 비트선 BL, 전원 전압 배선 PL 및 접지 배선 GL의 모두에 전류가 흐르지 않기 때문에, 자계 노이즈는 발생하지 않는다.
이러한 구성으로 함으로써, 선택 열의 비트선 BL에 공급되는 데이터 기입 전류의 전류 경로에 포함되는 배선군으로부터의 비선택 메모리 셀에의 자계 노이즈를 경감시켜, MRAM 디바이스의 동작 신뢰성을 향상시킬 수 있다.
[실시 형태 6의 변형예 1]
실시 형태 6의 변형예 1에 있어서는, 비트선 드라이버의 구성을 간소화하기 위한 구성에 대하여 설명한다.
도 31을 참조하면, 실시 형태 6의 변형예 1에 따른 구성에 있어서는, 전원 전압 배선 PL 및 접지 배선 GL 대신에, 기입 전류 배선 WCL 및 /WCL이 배치된다. 기입 전류 배선 WCL에 대응하여, 전원 스위치 회로(100)가 배치되고, 기입 전류 배선 /WCL에 대응하여 전원 스위치 회로(105)가 설치된다. 전원 스위치 회로(100)는 기입 데이터 DIN에 따라서, 전원 전압 Vcc 및 접지 전압 GND의 한쪽과 기입 전류 배선 WCL을 접속하고, 전원 스위치 회로(105)는 기입 데이터의 반전 레벨 /DIN에 따라서, 전원 전압 Vcc 및 접지 전압 GND의 다른 쪽과 기입 제어 배선 /WCL을 접속한다. 따라서, 기입 전류 배선 WCL 및 /WCL은 기입 데이터 DIN에 따라서, 전원 전압 Vcc 및 접지 전압 GND의 한쪽 씩과 상보적으로 접속된다.
또한, 비트선 드라이버 BDVa11∼BDVa31, … 대신에 비트선 드라이버 BDVa'11∼BDVa'31, …가 배치되고, 비트선 드라이버 BDVb11∼BDVb31, … 대신에 비트선 드라이버 BDVb'11∼BDVb'31, …가 각각 설치된다. 이하에 있어서는, 비트선 드라이버 BDVa'11∼BDVa'31, …를 비트선 드라이버 BDVa'라고도 총칭하고, 비트선 드라이버 BDVb'11∼BDVb'31, …를 비트선 드라이버 BDVb'라고도 총칭한다. 그 밖의 부분의 구성에 대해서는, 도 29에 도시한 실시 형태 6에 따른 구성과 마찬가지이기 때문에 상세한 설명은 반복하지 않는다.
도 32는 도 31에 도시한 비트선 드라이버의 구성을 도시하는 회로도이다.
도 32를 참조하면, 비트선 드라이버 BDVa'는, 기입 전류 배선 WCL과 노드 Na(비트선 BL의 일단측)의 사이에 전기적으로 결합된 N 채널 MOS 트랜지스터(81)를 갖는다. 비트선 드라이버 BDVb'는, 노드 Nb(비트선 BL의 타단측)와 기입 전류 배선 /WCL의 사이에 전기적으로 결합된 N 채널 MOS 트랜지스터(82)를 갖는다. 트랜지스터(81, 82)의 각 게이트는 대응하는 열 선택선 CSL과 접속된다.
실시 형태 6의 변형예 1에 따른 구성에 있어서는, 전원 스위치 회로(100, 105)에 의해서, 기입 전류 배선 WCL, /WCL을 전원 전압 Vcc 및 접지 전압 GND와 선택적으로 접속할 수 있기 때문에, 비트선 드라이버 BDVa' 및 BDVb'에 있어서, 기입 데이터에 따른 기입 전류 배선 WCL 및 /WCL의 사이의 선택을 행할 필요가 없다. 즉, 각 비트선 드라이버 BDVa', BDVb'에 있어서, 기입 전류 배선 WCL 및 /WCL 중 어느 하나를 고정적으로 선택할 수 있다. 따라서, 각 비트선 드라이버를 트랜지스터 게이트만으로 구성할 수 있고, 그 구성을 간소화할 수 있다. 이 결과, 회로 면적이 소형화되어 MRAM 디바이스를 탑재한 칩의 소형화를 도모할 수 있다.
다시 도 31을 참조하면, 비트선 BL21에 대응하는 메모리 셀이 데이터 기입 대상으로 선택되어, 데이터 기입 전류의 방향이 비트선 드라이버 BDVa21로부터 B DVb21을 향하는 방향이 되는 기입 데이터가 주어진 경우에 있어서, 기입 전류 배선 WCL, /WCL 및 선택된 비트선 BL21을 흐르는 전류의 방향은, 도 29에서의 전원 전압 배선 PL, 접지 배선 GL 및 선택된 비트선 BL21 각각과 마찬가지가 된다. 또한, 기입 데이터의 레벨이 반대인 경우에는, 전원 스위치 회로(100, 105)에 의해서, 기입 전류 배선 WCL, /WCL과 전원 전압 Vcc, 접지 전압 GND 사이의 접속 관계가 교체되기 때문에, 기입 전류 배선 WCL, /WCL 및 선택된 비트선 BL21의 각각에, 상기와는 역방향으로 전류를 흘릴 수 있다.
따라서, 실시 형태 6의 변형예 1에 따른 구성에 있어서도, 실시 형태 6에 따른 구성과 마찬가지로, 선택 열의 비트선 BL에 공급되는 데이터 기입 전류의 전류 경로에 포함되는 배선군으로부터의 비선택 메모리 셀에의 자계 노이즈를 경감시켜, MRAM 디바이스의 동작 신뢰성을 향상시킬 수 있다.
[실시 형태 6의 변형예 2]
실시 형태 6의 변형예 2에 있어서는, 실시 형태 6에 따른 구성에 있어서, 전원 전압 배선 PL 및 접지 배선 GL의 양단을 전원 노드 및 접지 노드와 각각 접속하는 구성에 대하여 설명한다.
도 33을 참조하면, 실시 형태 6의 변형예 2에 따른 구성에 있어서는, 전원 전압 배선 PL이 그 양단에서 전원 전압 Vcc를 공급하는 전원 노드(7a, 7b)와 각각 접속되는 점과, 접지 배선 GL이 그 양단에서 접지 전압 GND를 공급하는 접지 노드(8a, 8b)와 각각 접속되는 점에서, 실시 형태 6에 따른 구성과 다르다. 그 밖의 부분의 구성에 대해서는, 도 29에 도시된 실시 형태 6에 따른 구성과 마찬가지이기 때문에, 상세한 설명은 반복하지 않는다.
도 33에 있어서도, 비트선 BL21에 대응하는 메모리 셀이 데이터 기입 대상으로 선택되어, 데이터 기입 전류의 방향이 비트선 드라이버 BDVa21로부터 BDVb21을 향하는 방향이 되는 기입 데이터가 주어진 경우의 동작이 대표적으로 나타난다. 이러한 경우에는, 전원 노드(7a)에서 공급되는 전류 I1 및 전원 노드(7b)로부터 공급되는 전류 I2의 합인 (I1+I2)가, 비트선 BL21 상을 데이터 기입 전류로서 흐른다. 이와 같이 공급된 데이터 기입 전류(I1+I2)는, 접지 배선 GL 상에 있어, 접지 노드(8a)에의 전류 I1 및 접지 노드(8b)에의 전류 I2로 분배된다.
따라서, 비트선 BL11 대응 영역에서는, 전원 전압 배선 PL 및 접지 배선 GL 상을, 동일 레벨의 전류 I1이 상호 반대 방향으로 흐른다. 또한, 비트선 BL31 이후의 대응 영역에서는, 전원 전압 배선 PL 및 접지 배선 GL 상을, 동일 레벨 전류 I2가 상호 반대 방향에 흐른다. 따라서, 전원 전압 배선 PL 및 접지 배선 GL의 이들의 영역에 대응하는 부분에서 발생되는 같은 정도의 강도의 자계 노이즈는 메모리 셀 MC 부분에서 상호 상쇄하는 방향으로 작용한다.
[실시 형태 6의 변형예 3]
실시 형태 6의 변형예 3에 있어서는, 실시 형태 6의 변형예 1에 나타낸 기입 전류 배선 WCL 및 /WCL에 대하여, 실시 형태 6의 변형예 2에 나타낸 구성과 마찬가지로, 그 양단에 각각 대응하여 전원 스위치 회로를 배치하는 구성에 대하여 설명한다.
도 34를 참조하면, 실시 형태 6의 변형예 3에 따른 구성은, 기입 전류 배선 WCL의 양단에 각각 대응하여 전원 스위치 회로(100a, 100b)가 배치되고, 기입 전류 배선 /WCL의 양단에 각각 대응하여 전원 스위치 회로(105a, 105b)가 배치되는 점에서, 도 31에 도시한 실시 형태 6의 변형예 1에 따른 구성과 다르다. 전원 스위치 회로(100a, 100b) 각각은, 전원 스위치 회로(100)와 마찬가지로 동작하고, 전원 스위치 회로(105a, 105b) 각각은 전원 스위치 회로(105)와 마찬가지로 동작한다. 따라서, 기입 전류 배선 WCL 및 /WCL은, 도 33에 도시된 그 양단을 전원 전압 Vcc과 결합된 전원 전압 배선 PL 및 그 양단을 접지 전압 GND와 접속된 접지 배선 GL의 한쪽 씩과 동등하게 작용한다.
따라서, 실시 형태 6의 변형예 3에 따른 구성에 있어서는, 실시 형태 6의 변형예 2와 마찬가지의 효과 외에, 각 비트선 드라이버 BDVa' 및 BDVb'의 구성을 간소화하여, 칩 면적의 소형화를 도모할 수 있다.
[실시 형태 6의 변형예 4]
실시 형태 6의 변형예 4에 있어서는, 1쌍의 전원 전압 배선 PL 및 접지 배선 GL이 복수의 메모리 셀 열에 대응하여 배치되는 구성을 나타낸다.
도 35를 참조하면, 실시 형태 6의 변형예 4에 따른 구성에 있어서는, 1쌍의 전원 전압 배선 PL 및 접지 배선 GL은 복수의 메모리 셀 열마다 배치된다. 예를 들면 도 35에 있어서는, 2개의 메모리 셀 열에 대응하여 1쌍의 전원 전압 배선 PL 및 접지 배선 GL이 배치되어 있다. 도 35에 도시된 1쌍의 전원 전압 배선 PL 및 접지 배선 GL에 대응되는 비트선 BL11∼BL31…, BL12∼BL32…에 각각 대응하는 비트선 드라이버 BDVa11, BDVb11∼BDVa31, BDVb31… 및 BDVa12, BDVb12∼BDVa32, BDVb32…의 각각은, 공통의 전원 전압 배선 PL 및 접지 배선 GL로부터 데이터 기입 전류의 공급을 받는다. 즉, 전원 전압 배선 PL 및 접지 배선 GL은 그 길이 방향을 따라서 인접하는 비트선 사이뿐만 아니라, 그 폭 방향을 따라서 인접하는 비트선 사이에서 공유하는 구성으로 할 수 있다.
이러한 구성으로 함으로써, 실시 형태 6에 따른 구성과 마찬가지의 자기 노이즈 경감 효과를 누리면서, 전원 전압 배선 PL 및 접지 배선 GL의 배치 개수를 삭감할 수 있다.
실시 형태 6의 변형예 1 내지 3에 각각 나타낸 구성에 있어서도 마찬가지로, 복수의 메모리 셀 열마다 1쌍의 전원 전압 배선 PL 및 접지 배선 GL을 배치할 수 있다. 또한, 이러한 구성에 있어서, 각 메모리 셀 열에 있어서 비트선 BL을 분할하지 않는 구성으로 하는 것도 가능하다.
또한, 도 29, 도 33, 도 35 등에 나타낸 구성에 있어서, 전원 노드(7, 7a, 7b)와 전원 전압 배선 PL 사이에, 일정전류를 공급하기 위한 전류원 회로를 설치하고, 전원 전압 배선 PL에의 전원 전압 Vcc의 공급이, 해당 전류원 회로를 통해 실행되는 구성으로 해도 된다. 이에 따라, 데이터 기입 전류를 소정 레벨로 안정적으로 유지할 수 있다.
또한, 실시 형태 6 및 그 변형예에 있어서는, 비트선 BL을 흐르는 데이터 기입 전류를 공급하기 위한 전원 전압 배선 PL 및 접지 배선 GL의 배치를 나타내었지만, 마찬가지의 구성을 라이트 워드선 WWL을 흐르는 데이터 기입 전류를 공급하기 위한 전원 전압 배선 PL 및 접지 배선 GL의 배치에도 마찬가지로 적용할 수 있다. 단, 라이트 워드선 WWL 상의 데이터 기입 전류는 기입 데이터 레벨에 상관없이 일정 방향으로 하면 되기 때문에, 예를 들면 각 라이트 워드선의 일단측은 단순히 접지 배선 GL과 접속하는 것만으로 되고, 그 타단측에서, 행 선택 결과에 따라서 전원 전압 배선 PL과 해당 타단을 접속하는 트랜지스터 스위치를 설치하면 된다.
[실시 형태 7]
실시 형태 7에 있어서는, 메모리 어레이(2)에 대한 전원 배선이 효과적인 배치를 설명한다.
도 36을 참조하면, 실시 형태 7에 따른 구성의 제1 배선예에 있어서는, 도 1 등에 도시된 복수의 메모리 셀이 배치된 메모리 어레이는, 뱅크 BAa 및 BAb로 분할된다. 또한, 뱅크 BAa에 대응하는 주변 회로(5a) 및 뱅크 BAb에 대응하는 주변 회로(5b)가 배치된다. 뱅크 BAa 및 BAb는 선택적으로 데이터 기입 대상으로 되어, 양자가 동시에 데이터 기입 대상이 될 가능성은 없는 것으로 한다.
주변 회로(5a)에 대하여 전원 전압 Vcc 및 접지 전압 GND를 각각 공급하기 위한 전원 전압 배선 PLa 및 접지 배선 GLa는, 뱅크 BAb에 대응하는 영역을 이용하여 배치된다. 즉, 전원 노드(7a) 및 접지 노드(8a)는 주변 회로(5a)로부터 보아 뱅크 BAb 측에 배치된다.
마찬가지로, 주변 회로(5b)에 대하여 전원 전압 Vcc 및 접지 전압 GND를 각각 공급하기 위한 전원 전압 배선 PLb 및 접지 배선 GLb는 뱅크 BAa에 대응하는 영역을 이용하여 배치된다. 즉, 전원 노드(7b) 및 접지 노드(8b)는 주변 회로(5b)로부터 보아 뱅크 BAa 측에 배치된다.
이러한 구성으로 함으로써, 뱅크 BAa에 대한 데이터 기입이 실행되고 있는 기간 중에 있어서, 데이터 기입 전류를 공급하기 위한 전원 전압 배선 PLa 및 접지 배선 GLa로부터 생기는 자기 노이즈는, 데이터 기입 동작이 비실행인 뱅크 BAb에 대응하는 영역에서만 발생한다. 따라서, 데이터 기입 동작 중의 뱅크 BAa에서, 데이터 기입 마진을 저하시키는 자기 노이즈가 영향을 끼치지 않는다.
마찬가지로, 뱅크 BAb에 대한 데이터 기입이 실행되고 있는 기간 중에 있어서, 데이터 기입 전류를 공급하기 위한 전원 전압 배선 PLb 및 접지 배선 GLb로부터 생기는 자기 노이즈는, 데이터 기입 동작이 비실행인 뱅크 BAa에 대응하는 영역에서만 발생한다. 따라서, 데이터 기입 동작 중의 뱅크 BAb에서, 데이터 기입 마진을 저하시키는 자기 노이즈가 영향을 끼치지 않는다.
이러한 구성으로 함으로써, 데이터 기입 동작 시에서의 비선택 메모리 셀에서의 오기입 발생을 방지하고, MRAM 디바이스의 동작 신뢰성을 향상시킬 수 있다.
도 37은 실시 형태 7에 따른 전원 배선의 배치의 제2 예를 도시하는 블록도이다.
도 37을 참조하면, 주변 회로(5a)에 대하여 동작 전압을 공급하기 위한 전원 전압 배선 PLa 및 접지 배선 GLa는, 뱅크 BAb의 근방 영역에 배치해도 된다. 마찬가지로, 주변 회로(5b)에 대하여 동작 전압을 공급하기 위한 전원 전압 배선 PLb 및 접지 배선 GLb를 뱅크 BAa의 근방 영역에 배치해도 된다. 이러한 구성으로 해도, 도 36에 도시한 구성과 마찬가지로, 데이터 기입 동작에서의 비선택 메모리 셀에서의 오기입 발생을 방지하고, MRAM 디바이스의 동작 신뢰성을 향상시킬 수 있다.
또, 도 36 및 도 37에 있어서는, 메모리 어레이가 상보적으로 데이터 기입 대상이 되는 2개의 뱅크로 분할되는 경우를 예시하였지만, 본원 발명의 적용은 이러한 경우에 한정되지는 않는다. 즉, 메모리 어레이가 3 이상의 임의의 복수개로 분할되는 구성에 있어서도, 각각의 뱅크에 대응하는 전원 배선을, 해당 뱅크 및 해당 뱅크와 동시에 데이터 기입 대상이 될 가능성이 있는 다른 뱅크를 제외한 남은 뱅크에 대응하는 영역을 이용하여 배치하는 구성으로 하면, 마찬가지의 효과를 누릴 수 있다.
또한, 전원 배선의 배치는, 도 36 및 37에서의 예시에 한정되지 않고, 실시 형태 1 내지 3 및 이들의 변형예에 따른 배치로 하는 것도 가능하다.
[실시 형태 8]
MRAM 디바이스에 있어서는, 각 메모리 셀에의 데이터 기입 자계를 발생하기 위한 2 종류의 배선(본 실시 형태에서의 비트선 BL 및 라이트 워드선 WWL)을 설치할 필요가 있다. 이들의 2 종류의 배선에는, 데이터 기입 시에는 필연적으로 데이터 기입 전류가 흐르기 때문에, 이들의 2 종류의 배선으로부터 인접하는 비선택 메모리 셀로 작용하는 자기 노이즈는 정상적인 노이즈가 된다. 따라서, 이들의 배선을 제외하는 다른 배선을 상기 정상적 노이즈를 고려하여 배치하면, 비선택 메모리 셀에서의 데이터 오기입를 유효하게 방지할 수 있다.
도 38은 비선택 메모리 셀에 인가되는 정상적 노이즈를 설명하는 개념도이다.
도 38을 참조하면, 데이터 기입 시에는, 기입 데이터에 따라서, 선택 메모리 셀에 대하여 동작점(120, 121)에 상당하는 데이터 기입 자계가 인가된다. 동작점(120, 121)은 도 42에서 설명한 아스테로이드 특성선의 외측 영역에 마진을 갖도록 설계되어 있다.
한편, 인접 행의 라이트 워드선 WWL 및 인접 열의 비트선 BL의 양방에 데이터 기입 전류가 흘러, 즉 데이터 오기입이 가장 우려되는 비선택 메모리 셀에 인가되는 정상적 노이즈는, 참조 부호 122로 나타내는 점에 상당하는 것으로 한다. 참조 부호 122로 나타내진 점과 아스테로이드 특성선 사이의 종축 및 횡축에 각각 따른 거리 ΔMh 및 ΔMe는 해당 비선택 메모리 셀에서의 자화 곤란축 방향 및 자화 용이축 방향을 따른 데이터 오기입의 발생에 대한 마진(이하, 「잔여 자계 마진」이라고 칭함)을 나타내고 있다.
즉, 해당 비선택 메모리 셀에 대하여, 또한, 잔여 자계 마진 ΔMh를 넘어 자화 곤란축 방향의 자기 노이즈가 인가되면, 오기입이 발생한다. 마찬가지로, 해당 비선택 메모리 셀에 대하여, 또한 잔여 자계 마진 ΔMe를 넘어 자화 용이축 방향의 자기 노이즈가 인가되면, 오기입이 발생한다. 양 방향의 자기 노이즈가 중첩되어 인가된 경우에는 각각이 잔여 자계 마진 ΔMe, ΔMh를 초과하지 않아도 오기입이 발생할 우려가 있지만, 이와 같이 하여 나타내진 잔여 자계 마진 ΔMe 및 ΔMh는, 각 메모리 셀 MC이, 자화 곤란축 및 자화 용이축의 어느 하나의 방향에 따른 자기 노이즈에 대하여 상대적으로 약한지를 판단하는 척도로서 이용하는 것이 가능하다.
따라서, 각 메모리 셀에의 데이터 기입 자계를 발생하기 위한 비트선 BL 및 라이트 워드선 WWL을 제외한 다른 도전성의 배선 중의 메모리 셀 MC(즉, 터널 자기 저항 소자 TMR)와의 거리가 가장 짧은 배선(이하, 「최근접 배선」이라고도 칭함)의 배치 방향을 해당 최근접 배선으로부터의 자기 노이즈의 방향이 잔여 마진 ΔMe, ΔMh가 큰 쪽과 일치하도록 설치하면, 비선택 메모리 셀에서의 데이터 오기입의 발생을 효과적으로 방지할 수 있다.
특히, 터널 자기 저항 소자 TMR의 형상은 그 자화 특성을 안정시키기 위해서 가늘고 긴 형상으로 설계되기 때문에, 자화 용이축을 따른 자계를 발생하기 위한 비트선 BL의 배선 피치와 자화 곤란축을 따른 자계를 발생하기 위한 라이트 워드선 WWL의 배선 피치 사이에는 차이가 생긴다. 즉, 도 38에서 도시한 바와 같은 잔여 자계 마진 ΔMh, ΔMe의 대소는 이들의 배선 피치로부터 추찰할 수 있다. 구체적으로는, 비트선 BL 및 라이트 워드선 WWL의 배선 피치가 작은 한쪽으로부터 생기는 자계의 방향에서, 잔여 자계 마진은 작은 것으로 생각된다. 따라서, 최근접의 배선의 배치 방향을, 비트선 BL 및 라이트 워드선 배선 피치가 큰 쪽과 동일 방향을 따라서, 즉 평행하게 설계하면 된다.
일반적으로는, 터널 자기 저항 소자 TMR의 긴변 방향이 그 자화 용이축 방향과 일치하도록 설계되기 때문에, 이 경우에는, 자화 용이축을 따른 자계를 발생하기 위한 비트선 BL의 배선 피치는 자화 곤란축을 따른 자계를 발생하기 위한 라이트 워드선 WWL의 배선 피치보다도 커진다. 따라서, 최근접 배선은 비트선 BL과 평행하게 배치하는 것이 바람직하다. 혹은, 양자의 배선 피치의 관계가 역전하는 경우에는 최근접 배선은 라이트 워드선 WWL과 평행하게 배치하는 것이 바람직하다.
또한, 최근접의 배선뿐만 아니라, 전원 배선 등의 비교적 통과 전류가 큰 배선에 대해서도, 그 배치 방향을 마찬가지로 설계하는 것이 바람직하다.
본 발명에 따르면, 제1 및 제2 전원 배선에 의해 발생하는 자계가 메모리 어레이에 있어서 상호 상쇄하기 때문에, 전원 배선으로부터의 자기 노이즈에 의한 데이터 오기입 및 동작 마진의 저하를 방지하여, 안정적으로 동작할 수 있는 점에 있다.
도 1은 본 발명의 실시 형태에 따른 MRAM 디바이스의 전체 구성을 도시하는 개략 블록도.
도 2는 도 1에 도시한 메모리 어레이의 구성예를 도시하는 회로도.
도 3은 MTJ 메모리 셀에 대한 데이터 기입 및 데이터 판독 동작을 설명하는 동작 파형도.
도 4는 주변 회로에 대한 전원 배선의 실시 형태 1에 따른 배치를 설명하는 블록도.
도 5는 전원 배선의 실시 형태 1에 따른 제1 배치예를 나타내기 위한 도 4에서의 X-Y 단면도.
도 6은 전원 배선의 실시 형태 1에 따른 제2 배치예를 나타내기 위한 도 4에서의 X-Y 단면도.
도 7은 주변 회로에 대한 전원 배선의 실시 형태 1의 변형예 1에 따른 제1 배치예를 설명하는 블록도.
도 8은 주변 회로에 대한 전원 배선의 실시 형태 1의 변형예 1에 따른 제2 배치예를 설명하는 블록도.
도 9는 주변 회로에 대한 전원 배선의 실시 형태 1의 변형예 2에 따른 제1 배치예를 설명하는 블록도.
도 10a∼도 10c는 실시 형태 1의 변형예 2에 따른 전원 배선의 제1 배치예를 나타내기 위한 도 9에서의 P-Q 단면도.
도 11은 주변 회로에 대한 전원 배선의 실시 형태 1의 변형예 2에 따른 제2 배치예를 설명하는 블록도.
도 12a∼도 12c는 실시 형태 1의 변형예 2에 따른 전원 배선의 제2 배치예를 나타내기 위한 도 11에서의 V-W 단면도.
도 13은 주변 회로에 대한 전원 배선의 실시 형태 1의 변형예 3에 따른 배치를 설명하는 블록도.
도 14a∼도 14c는 실시 형태 1의 변형예 3에 따른 전원 배선의 배치예를 나타내기 위한 도 13에서의 R-S 단면도.
도 15는 전원 배선의 실시 형태 2에 따른 제1 배치예를 도시하는 블록도.
도 16은 전원 배선의 실시 형태 2에 따른 제2 배치예를 도시하는 블록도.
도 17은 전원 배선의 실시 형태 2의 변형예에 따른 제1 배치예를 도시하는 블록도.
도 18은 전원 배선의 실시 형태 2의 변형예에 따른 제2 배치예를 도시하는 블록도.
도 19는 실시 형태 3에 따른 디커플 용량의 제1 배치예를 설명하는 블록도.
도 20은 실시 형태 3에 따른 디커플 용량의 제2 배치예를 설명하는 블록도.
도 21은 실시 형태 3의 변형예 1에 따른 디커플 용량의 제1 배치예를 도시하는 블록도.
도 22는 실시 형태 3의 변형예 1에 따른 디커플 용량의 제2 배치예를 도시하는 블록도.
도 23은 실시 형태 3의 변형예 2에 따른 디커플 용량의 제1 배치예를 도시하는 블록도.
도 24는 실시 형태 3의 변형예 2에 따른 디커플 용량의 제2 배치예를 도시하는 블록도.
도 25는 실시 형태 4에 따른 메모리 어레이 주변의 구성을 도시하는 개념도.
도 26은 실시 형태 4의 변형예에 따른 메모리 어레이 주변의 구성을 도시하는 개념도.
도 27은 실시 형태 5에 따른 메모리 어레이 주변의 구성을 도시하는 개념도.
도 28은 도 27에 도시된 인덕턴스 소자의 구조를 설명하기 위한 단면도.
도 29는 실시 형태 6에 따른 비트선 및 전원 배선의 배치를 도시하는 개념도.
도 30은 도 29에 도시된 비트선 드라이버의 구성을 도시하는 회로도.
도 31은 실시 형태 6의 변형예 1에 따른 비트선 및 전원 배선의 배치를 도시하는 개념도.
도 32는 도 31에 도시된 비트선 드라이버의 구성을 도시하는 회로도.
도 33은 실시 형태 6의 변형예 2에 따른 비트선 및 전원 배선의 배치를 도시하는 개념도.
도 34는 실시 형태 6의 변형예 3에 따른 비트선 및 전원 배선의 배치를 도시하는 개념도.
도 35는 실시 형태 6의 변형예 4에 따른 비트선 및 전원 배선의 배치를 도시하는 개념도.
도 36은 실시 형태 7에 따른 전원 배선의 제1 배치예를 설명하는 블록도.
도 37은 실시 형태 7에 따른 전원 배선의 제2 배치예를 설명하는 블록도.
도 38은 실시 형태 8에 따른 배선의 배치를 설명하기 위한 비선택 메모리 셀에 인가되는 정상적 노이즈를 도시하는 개념도.
도 39는 MTJ 메모리 셀의 구성을 도시하는 개략도.
도 40은 MTJ 메모리 셀에서의 데이터 판독 동작을 설명하는 개념도.
도 41은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도.
도 42는 MTJ 메모리 셀에 대한 데이터 기입 시에서의 데이터 기입 전류와 터널 자기 저항 소자의 자화 방향과의 관계를 설명하는 개념도.
도 43은 행렬 형상으로 집적 배치된 MTJ 메모리 셀의 어레이 구성을 도시하는 개념도.
<도면의 주요 부분에 대한 부호의 설명>
1 : MRAM 디바이스
2 : 메모리 어레이
5, 5a, 5b, 5c, 5# : 주변 회로
7, 7a, 7b : 전원 노드
8, 8a, 8b : 접지 노드
11, 11d, 11i : 자화 방향
12, 12d, 12i : 자화 방향
13 : 배선
20 : 행 디코더
25 : 열 디코더
26 : 더미 자성체
30 : 워드선 드라이버
31 : 인덕턴스 소자
50, 60 : 판독/기입 제어 회로
70, 71 : 디커플용량
100, 100a, 100b, 105, 105a, 105b : 전원 스위치 회로
110 : 주변 영역
BAa, BAb : 뱅크
BDVa, BDVa', BDVb, BDVb' : 비트선 드라이버
BL : 비트선
EA : 자화 용이축
DTMR : 더미 자기 저항 소자
GL, GLa, GLb : 접지 배선
GND : 접지 전압
HA : 자화 곤란축
Ip, ±Iw : 데이터 기입 전류
Is : 감지 전류
MBa, MBb : 메모리 블록
MC MTJ : 메모리 셀
PL, PLa, PLb : 전원 전압 배선
RWL : 리드 워드선
SL : 기준 전압 배선
TMR : 터널 자기 저항 소자
TMR : 각 터널 자기 저항 소자
VL : 자유 자화층
Vcc : 전원 전압
Vref : 판독 참조 전압
WCL, /WCL : 기입 전류 배선
WWL : 라이트 워드선
ΔMh, ΔMe : 잔여 자계 마진

Claims (3)

  1. 박막 자성체 기억 장치에 있어서,
    각각이 자기적인 데이터 기억을 실행하는 복수의 메모리 셀이 배치된 메모리 어레이 - 상기 복수의 메모리 셀 각각은, 소정 자계의 인가에 응답하여 재기입 가능한 자화 방향에 따라서 전기 저항이 변화하는 자기 기억부를 가짐 - 와,
    상기 메모리 어레이에 인접한 영역에 배치되고, 상기 메모리 어레이에 대하여 데이터 판독 및 데이터 기입을 실행하기 위한 주변 회로와,
    상기 주변 회로에 동작 전압을 공급하기 위한 제1 및 제2 전원 배선
    을 포함하며,
    상기 제1 및 제2 전원 배선은, 상기 제1 전원 배선을 흐르는 전류에 의해 생기는 자계와, 상기 제2 전원 배선을 흐르는 전류에 의해서 생기는 자계가, 상기 메모리 어레이에 있어서 상호 상쇄하도록 배치되는 박막 자성체 기억 장치.
  2. 박막 자성체 기억 장치에 있어서,
    각각이 자기적인 데이터 기억을 실행하는 복수의 메모리 셀이 배치된 메모리 어레이
    를 포함하고,
    상기 복수의 메모리 셀 각각은,
    소정 자계의 인가에 응답하여 재기입 가능한 자화 방향에 따라서 전기 저항이 변화하는 자기 기억부를 갖고,
    상기 박막 자성체 기억 장치는,
    상기 메모리 어레이에 인접한 영역에 배치되고, 상기 메모리 어레이에 대하여 데이터 판독 및 데이터 기입을 실행하기 위한 주변 회로와,
    상기 주변 회로에 동작 전압을 공급하기 위한 제1 및 제2 전원 배선
    을 더 포함하며,
    상기 제1 및 제2 전원 배선 각각은, 가장 근접한 메모리 셀의 자기 기억부에 있어서, 자체에 흐르는 피크 전류에 의해 생기는 피크 자계의 강도가, 상기 메모리 셀의 자화 특성을 고려하여 결정되는 마진분의 자계 강도보다도 작아지는 거리 이상으로, 상기 가장 근접한 메모리 셀의 자기 기억부로부터 떨어져서 배치되는 박막 자성체 기억 장치.
  3. 박막 자성체 기억 장치에 있어서,
    행렬형으로 배치되며, 각각이 자기적인 데이터 기억을 실행하는 복수의 메모리 셀과,
    상기 복수의 메모리 셀 중 데이터 기입 대상으로 선택된 선택 메모리 셀에 대하여, 데이터 기입을 위한 기입 자계를 인가하기 위한 제1 배선과,
    상기 복수의 메모리 셀에 대하여 상기 제1 배선보다도 멀리 배치되며, 상기 기입 자계를 발생시키는 기입 전류를 상기 제1 배선에 공급하기 위한 제2 배선
    을 포함하고,
    상기 데이터 기입시, 상기 제1 배선 및 상기 제2 배선의 길이 방향에서의 기입 전류가 흐르는 영역에서, 상기 제1 배선 및 상기 제2 배선으로부터 각각 생기는 자계가 상호 상쇄하도록, 상기 제1 배선 및 상기 제2 배선이 배치되는 박막 자성체 기억 장치.
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