CN1385860A

CN1385860A - 具有磁性隧道接合部的薄膜磁体存储装置

Info

Publication number: CN1385860A
Application number: CN02119916A
Authority: CN
Inventors: 日高秀人
Original assignee: Mitsubishi Electric Corp
Current assignee: Renesas Electronics Corp
Priority date: 2001-05-16
Filing date: 2002-05-16
Publication date: 2002-12-18
Anticipated expiration: 2022-05-16
Also published as: DE10220897A1; JP4731041B2; US7116595B2; KR20030009123A; JP2002343077A; KR100654266B1; CN1385860B; US20020172068A1; US6876575B2; US20050083773A1; TWI225255B

Abstract

在读出数据之前,各位线(BL)及源线(SL)被预充电至电源电压(VDD)。在读出数据时,只在被选存储单元列内,对应的位线(BL)与数据总线(DB)耦合,同时对应的源线(SL)在接地电压(VSS)下被驱动。在非被选存储单元列中,各位线(BL)及源线(SL)保持预充电过的电源电压(VDD)。由于不直接作用于数据读出,在非被选存储单元列所对应的位线(BL)中不产生充放电电流,因而可以降低在数据读出时的消耗电力。

Description

具有磁性隧道接合部的薄膜磁体存储装置

技术领域

本发明涉及薄膜磁体存储装置，确切地说涉及配有具有磁性隧道接合(磁性隧道接合部MTJ：Magnetic Tunneling Junction)的存储单元的可随机存取的薄膜磁体存储装置。

现有技术

作为一种低电耗的可进行非易失性数据存储的存储装置，MRAM(随机存取磁性存储器：Magnetic Random Access Memory)装置正在引起人们的关注。MRAM装置是一种采用在半导体集成电路中形成的数个薄膜磁体的可进行非易失性数据存储并可对各薄膜磁体实施存取的存储装置。

尤其是近年来随着将采用磁性隧道接合(磁性隧道接合部MTJ：Magnetic Tunneling Junction)的隧道式磁阻元件用作存储单元，MRAM装置的性能得到了显著的提高，这方面已有文献发表。对于配有具有磁性隧道接合的存储单元的MRAM装置，在ISSCC Digest ofTechnical Papers(ISSCC技术文摘)TA7.2，2000年2月刊上发表的“A 10ns Read and Write Non-Volatile Memory Array Using aMagnetic Tunnel Junction and FET Switch in each Cell：采用磁性隧道接合及各单元FET开关的10纳秒读写非易失性存储器阵列”一文及在ISSCC Digest of Technical Papers(ISSCC技术文摘)TA7.3，2000年2月刊上发表的“Nonvolatile RAM based on MagneticYunnel Junction Elements：基于磁性隧道接合元件的非易失性RAM”等技术文献中已有介绍。

图39是表示配有磁性隧道接合的存储单元(以下简称为“MTJ存储单元”)构成的概略图。

参见图39，MTJ存储单元配有其电阻值随存储数据的数据电平改变的磁性隧道接合部MTJ和存取晶体管ATR。存取晶体管ATR由场效应晶体管形成，在位线BL与接地电压VSS之间与磁性隧道接合部MTJ串列连接。

MTJ存储单元配有用于发布写入数据指令的写入字线WWL、用于发布读出数据指令的读出字线RWL、用于在读出数据及写入数据时传送与存储数据电平对应的电信号的作为数据线的位线BL。

图40是说明从MTJ存储单元读出数据的过程的概念图。

参见图40，磁性隧道接合部MTJ配有具有一定方向的固定磁化方向的磁性层(以下简称为“固定磁性层”)FL、具有自由磁化方向的磁性层(以下简称为“自由磁性层”)VL。在固定磁性层FL与自由磁性层VL之间配置由绝缘膜形成的隧道屏障TB。自由磁性层VL在对应于存储数据电平的方向上，即与固定磁性层FL相同方向或不同方向的任一方向上被磁化。

在读出数据时，存取晶体管ATR根据读出字线RWL的活性化被接通。这样，在位线BL～磁性隧道接合部MTJ～接地电压VSS之间的电流通路内将有作为由图中未示出的控制电路供应的恒定电流的传感电流Is流过。

磁性隧道接合部MTJ的电阻值根据固定磁性层FL与自由磁性层VL之间磁化方向的相对关系变化。具体地说，在固定磁性层FL的磁化方向与在自由磁性层VL内写入的磁化方向相同的场合下的磁性隧道接合部MTJ的电阻值要小于二者磁化方向不同的场合下的电阻值。

因此在读出数据时，磁性隧道接合部MTJ上由传感电流Is所引起的电压变化随着自由磁性层VL内的存储磁场方向而异。因此，如果对比如位线BL预充电至高电压后开始提供传感电流Is，则通过检测位线BL的电压电平变化，便可以读出MTJ存储单元内的存储数据电平。

图41是说明在MTJ存储单元内写入数据的动作的概念图。

参见图41，在写入数据时，读出字线RWL被非活性化处理，与此对应，存取晶体管ATR被断路。在该状态下，产生用于在与存储数据电平对应的方向上对自由磁性层VL进行磁化的数据写入磁场的数据写入电流分别流过写入字线WWL及位线BL。自由磁性层VL的磁化方向取决于分别流过写入字线WWL及位线BL的数据写入电流的方向组合。

图42是说明数据写入时数据写入电流方向与数据写入磁场方向之间的关系的概念图。

参见图42，横坐标所代表的磁场Hx表示由流经写入字线WWL的数据写入电流所产生的数据写入磁场H(WWL)的方向。另一方面，纵坐标代表的磁场Hy表示由流经位线BL的数据写入电流所产生的数据写入磁场H(BL)的方向。

自由磁性层VL的磁化方向只有在数据写入磁场H(WWL)与H(BL)之和处于图中所示的星型特性线外侧区域的场合下才被重新写入。即在所附加的数据写入磁场相当于星型特性线内侧区域的场合下，自由磁性层VL的磁化方向不被更新。

因此，为在MTJ存储单元内写入存储数据，有必要使数据写入电流流经写入字线WWL与位线BL双方。一旦被存储到磁性隧道接合部MTJ内的磁化方向即存储数据电平在实施新的数据写入之前的期间内被非易失地保存。

即使在数据读出动作时，传感电流Is也流经位线BL。但是由于传感电流Is一般被设定为小于上述数据写入电流1～2位左右，因而在数据读出时由于受传感电流Is的影响而造成MTJ存储单元内的存储数据被错误改写的可能性较小。

上述技术文献中披露了将上述MTJ存储单元在半导体基片上集成，构成作为随机存取存储器的MRAM装置的技术。

图43是表示以矩阵方式集成配置的MTJ存储单元的概念图。

参见图43，通过在半导体基片上对MTJ存储单元实施矩阵状配置，可以实现高度集成化的MRAM装置。图43所示为对MTJ存储单元按照n行×m列(n，m：自然数)方式配置的场合。在按照行列方式配置的n×m个MTJ存储单元中，配置n根写入字线WWL1～WWLn和读出字线RWL1～RWLn及m根位线BL1～BLm。

在数据读出时，读出字线RWL1～RWLn中的1条被有选择地活性化，所选出的存储单元行(以下也简称为“被选行”)所属的存储单元被分别电耦合到各位线BL1～BLm与接地电压VSS之间。其结果是，在各位线BL1～BLm中发生与对应存储单元的存储数据电平相应的电压变化。

这样，通过将被选存储单元列(以下也简称为“被选列”)所对应的位线电压与通过传感放大器等所预定的参照电压进行对比，可以读出被选存储单元的存储数据电平。

但是，在这种方式下的数据读出动作中，由于在每个被选行所属的存储单元内形成传感电流Is的通路，所以即使在非被选存储单元列(以下也简称为“非被选列”)所对应的位线中，也会产生与数据读出没有直接影响的无效充放电电流。这样，数据读出时的消耗电力将增大。

此外，如上述技术文献所记载，随着在磁性隧道接合两端附加的偏置电压的增加，将难以出现固定磁性层FL与自由磁性层VL之间的磁化方向的相对关系即与存储数据电平对应的电阻值的变化。因此，在数据读出时，随着磁体存储单元两端所附加电压的增加，不会显著发生与存储数据电平对应的位线电压变化差异，这样可能会妨碍数据读出动作的高速性与稳定性。

此外，一般采用虚存储单元生成用于与被选存储器相耦合的位线电压进行比较的参照电压。比如，具有在比如MTJ存储单元内存储“1(H电平)”及“0(L电平)”数据场合下分别相当于对应电阻值R1与R0的中间值的电阻值Rd的电阻元件可用作MTJ存储单元的数据读出用虚单元。对这种电阻元件，通过提供与MTJ存储单元相同的传感电流Is，可以生成该参照电压。

一般来说，虚存储单元可以按照形成虚行或虚列的方式配置。

在按照形成虚行的方式配置虚单元的场合下，可通过采用由每相邻2条位线形成的位线偶，基于所谓折叠型位线结构实施数据的读出。在该构成下，可以把相邻2条位线逐一与被选MTJ存储单元及虚存储单元分别耦合。这样，各被选MTJ存储单元及虚存储单元与传感放大器之间的RC时间常数相同，可以保证数据读出裕度。

然而，由于即使对于非被选存储单元所对应的虚存储单元，也有必要使传感电流从中流过，因而数据读出时的消耗电力将增加。

反之，在以形成虚列方式配置虚单元的场合下，没有必要为多个虚存储单元提供传感电流，另一方面，与被选MTJ存储单元耦合的位线在设置时不能靠近与虚列对应设置的虚存储单元耦合的虚位线。其结果是，由于各被选MTJ存储单元及虚存储单元与传感放大器之间的RC时间常数不相同，因而可能会有损于数据读出裕度，或者降低数据读出速度。

另一方面，如上所述，对MTJ存储单元的数据写入通过由分别流经写入字线WWL及位线BL的数据写入电流所分别产生的数据写入磁场组合实施。因此，有必要在数据写入电流的提供中使磁性隧道接合部MTJ中的自由磁性层VL有效稳定地被磁化。

此外，由于在被选MTJ存储单元上附加的数据写入磁场对相邻的其它MTJ存储单元相当于一种磁场噪音，因此，有必要防止在数据写入对象之外的其它存储单元内错误地写入数据。尤其是如果能降低产生数据写入所必需的规定磁场所必需的数据写入电流，则可以同时达到降低电耗和由于抑制磁噪音而提高动作稳定性这2个效果。

发明内容

本发明的目的是提供一种在低电耗下可实施高速数据读出的薄膜磁体存储装置。

本发明的其它目的是提供一种可实施有效稳定的数据写入的薄膜磁体存储装置。

总之，本发明是一种薄膜磁体存储装置，其包括多个存储单元、多条第1数据线、多条源线、多个第1数据线选择部和多个源线选择部。多个存储单元中各单元的电阻值根据通过附加磁场所写入的存储数据电平而变化。多条第1数据线中各条线按照多个存储单元的每一定区间设置，在读出数据时读出存储数据电平。多条源线分别与多条第1数据线对应配置，各源线在读出数据时通过所属于一定区间的存储单元中所选择出的一个与多条第1数据线中对应的1条实现电耦合。多个第1数据线选择部分别与多条第1数据线对应配置。各第1数据线选择部在读出数据前对多条第1数据线中对应的1条进行预充电至第1电压，同时在读出数据时，使对应的1条第1数据线从第1电压电分离。多个源线选择部分别与多条源线对应配置。各源线选择部包括：源线预充电部，用于在读出数据前对多条源线中对应的1条进行预充电至第2电压；源线驱动部，用于在读出数据时使对应的1条源线与第3电压电耦合。

因此本发明的主要优点是可以在预充电时与读出数据时之间使各源线的电压发生变化。其结果是可以避免不必要的充放电电流在与读出数据没有直接关系的第1数据线中流过，从而降低读出数据过程中的电耗。

本发明的另一局面是一种薄膜磁体存储装置，包括存储单元、第1信号线、第2信号线。存储单元为实施数据存储而设，其包括电阻值根据存储数据电平而变化的磁性存储部。磁性存储部包括：第1磁体层，用于保持所固定的规定磁化方向；第2磁体层，保持根据用于附加沿难于磁化轴方向的磁场的第1数据写入磁场与用于附加沿易于磁化轴方向的磁场的第2数据写入磁场组合写入的磁化方向。用于发生第1数据写入磁场的第1数据写入电流从第1信号线中流过。用于发生第2数据写入磁场的第2数据写入电流从第2信号线中流过。在写入数据时，第1数据写入电流的供应先于第2数据写入电流的供应。

这样，在对磁性存储部写入数据的动作中，由于在发生沿难于磁化轴方向的磁场后再发生沿易于磁化轴方向的磁场，因而可以在考虑存储单元的磁特性前提下实施稳定的数据写入。

本发明的又一形式是一种薄膜磁体存储装置，包括多个存储单元、多条写入字线、多条位线、多条源线、多个耦合开关数据写入电路。多个存储单元以矩阵方式配置，各存储单元包括根据通过第1及第2数据写入磁场的组合写入的存储数据电平而改变电阻值的磁性存储部。多条写入字线分别与多个存储单元行对应配置，在写入数据时被有选择地活性化，使用于产生第1数据写入磁场的第1数据写入电流得以流过。多条位线分别与多个存储单元列对应配置。多条源线分别与列对应配置，各源线的配置方式为在与多条位线中对应的1条之间夹属于对应列的存储单元而配置。多个耦合开关分别与列对应配置，在写入数据时，对多条源线及位线中的对应列选择结果的每条的同端之间分别进行电耦合。为提供在数据写入时用于产生第2数据写入磁场的第2数据写入电流，数据写入电路使对应列选择结果的每条源线及位线的另一端分别根据存储数据的电平与第1及第2电压的各方耦合。

因此，利用由分别流经与列选择结果对应的位线与源线的电流产生的、在被选存储单元内相互增强的磁场作为数据写入磁场实施数据写入。其结果是，由于可以减小流经位线的数据写入电流，所以可以通过降低数据写入时的消耗电能及降低位线电流密度来提高可靠性以及抑制对相邻单元的磁场噪音。

本发明的又一形式是一种薄膜磁体存储装置，其配有多个存储单元、多条写入字线、多条源线、多条位线及字线驱动器。多个存储单元按矩阵方式配置，各存储单元包括根据通过第1及第2数据写入磁场的组合写入的存储数据电平改变电阻值的磁性存储部。多条写入字线分别与多个存储单元行对应配置，在写入数据时被有选择地活性化，使用于产生第1数据写入磁场的第1数据写入电流得以流过。多条源线分别与行对应配置，各源线的一端与第1电压耦合。多条位线分别与多个存储单元列对应配置，根据列选择结果有选择地接收用于在数据写入时产生第2数据写入磁场的第2数据写入电流。字线驱动器在写入数据时，将多条写入字线中被活性化的1条的一端与第2电压耦合。第2数据写入电流从由被活性化的写入字线及另一端与活性化写入字线电耦合的多条源线中的至少1条构成的电流经路中流过。

这样，由于可以利用1条源线形成与行选择结果对应的流经写入字线的数据写入电流的回路，因此，利用分别流经写入字线及源线的电流产生的、在被选存储单元内相互增强的磁场作为第1数据写入磁场来实施数据写入。其结果是，由于可以减小流经写入字线的数据写入电流，所以可以通过降低数据写入时的消耗电能及降低写入字线电流密度提高可靠性，抑制对相邻单元的磁场噪音。

本发明的又一形式是一种薄膜磁体存储装置，其配有多个存储单元、多条读出字线、多条写入字线、多条位线、字线驱动器、耦合开关和数据读出电路。多个存储单元按矩阵方式配置，各存储单元包括：磁性存储部，根据通过第1及第2数据写入磁场的组合写入的存储数据电平改变电阻值；存取部，与磁性存储部串联耦合，在读出数据时有选择地接通，以使数据读出电流流通，同时在数据写入时断开。多条读出字线，分别与多个存储单元行对应配置，在读出数据时根据行选择结果使存取部接通。多条写入字线分别与行对应配置，在写入数据时被有选择地活性化，以使用于产生第1数据写入磁场的第1数据写入电流流通。多条位线，分别与多个存储单元列对应配置，各位线通过存储单元与多条写入字线电耦合。字线驱动器，为在写入数据时使产生第2数据写入磁场的第2数据写入电流流通，使多条写入字线中被活性化的1条的一端与第1电压耦合，同时把其余的写入字线设为第2电压。耦合开关用于在各写入字线与属于其它行的多条写入字线各个之间进行耦合，当被耦合的2条写入字线中的任意1条被活性化的场合下接通。数据读出电路，在读出数据时，向多条位线中的对应列选择结果的1条提供数据读出电流，同时基于与列选择结果对应的1条位线的电压变化实施数据读出。字线驱动器，在读出数据时将各写入字线设定到规定的电压上。

因此，在省略了源线配置的存储器阵列构成中，流经行选择结果所对应的写入字线的数据写入电流的回路可以采用属于其它行的多条写入字线来形成。其结果是，可以采用由分别流经被选行所对应的写入字线及非被选行所对应的多条写入字线的电流产生的、在被选存储单元内相互增强的磁场作为数据写入磁场来实施数据写入。由于可以减小流经写入字线的数据写入电流，所以可以通过降低数据写入时的消耗电能及降低写入字线电流密度而提高可靠性，来抑制对相邻单元的磁场噪音。

本发明的又一形式是一种薄膜磁体存储装置，其配有多个存储单元、多条数据线和参照电压生成部。多个存储单元，按矩阵方式配置，各存储单元包括：磁性存储部，根据所写入的存储数据电平而改变电阻值；存取部，在读出数据时有选择地接通以使数据读出电流通过。多条数据线，分别与多个存储单元列对应设置，在读出数据时有选择地接收所提供的数据读出电流。多个参照电压生成部，分别与列对应设置。各参照电压生成部，在读出数据时根据列选择结果被有选择地活性化，生成与多条数据线中对应的1条的电压进行比较的参照电压。各存储单元被耦合在多条数据线中对应的1条与规定电压之间。

因此，可以在非被选列对应的参照电压发生部处于非活性化的状态下实施数据读出。其结果是，通过抑制参照电压发生部中的电力消耗，可以在较大的信号裕度下实施数据读出。

附图说明

图1是表示本发明实施方式下MRAM装置1的总体构成的概略方框图。

图2是表示存储器阵列10及其外围电路在实施方式1下的构成概念图。

图3是表示图2所示的数据读出电路构成的电路图。

图4是说明实施方式1下数据读出动作的定时图。

图5是表示存储器阵列10及其外围电路的实施方式1变形例1下的构成概念图。

图6是表示图5所示数据读出电路构成的电路图。

图7是说明实施方式1变形例1下的数据读出动作的定时图。

图8是表示存储器阵列10及其外围电路的实施方式1变形例2下的构成概念图。

图9是表示图8所示的数据读出电路构成的电路图。

图10是说明实施方式1变形例2下的数据读出动作的定时图。

图11是表示存储器阵列10及其外围电路的实施方式1变形例3下的构成概念图。

图12是说明实施方式1变形例3下的数据读出动作的定时图。

图13是表示存储器阵列10及其外围电路的实施方式1变形例4下的构成概念图。

图14是说明实施方式1变形例4下的数据读出动作的定时图。

图15是表示存储器阵列10及其外围电路实施方式2下的构成概念图。

图16是表示图15所示的数据写入电路构成的电路图。

图17是表示列选择时钟生成电路构成的电路图。

图18是说明列选择时钟相位变化的定时图。

图19是说明实施方式2下数据读出及数据写入动作的定时图。

图20是表示存储单元中隧道磁阻元件构成的剖面图。

图21是表示隧道磁阻元件中自由磁性层中的磁化方向的概念图。

图22是用于说明易于磁化轴区域内磁化特性的磁滞曲线。

图23是用于说明难于磁化轴区域内磁化特性的磁滞曲线。

图24A～24E是说明写入数据时自由磁性层磁化的概念图。

图25是表示存储器阵列10及其外围电路实施方式3下的构成概念图。

图26是表示图25所示的位线及源线配置的构造图。

图27是表示存储器阵列10及其外围电路的实施方式3变形例1下的构成概念图。

图28是表示图27所示的写入字线及源线配置的构造图。

图29是表示图27所示的数据读出电路构成的电路图。

图30是表示存储器阵列10及其外围电路的实施方式3变形例2下的构成概念图。

图31是表示存储器阵列10及其外围电路的实施方式3变形例3下的构成概念图。

图32是表示存储器阵列10及其外围电路的实施方式3变形例4下的构成概念图。

图33是表示存储器阵列10及其外围电路实施方式4下的构成概念图。

图34是表示图33所示的数据读出电路构成的电路图。

图35是说明实施方式4下数据读出动作的定时图。

图36是表示存储器阵列10及其外围电路的实施方式4变形例1下的构成概念图。

图37是表示存储器阵列10及其外围电路的实施方式4变形例2下的构成概念图。

图38是表示存储器阵列10及其外围电路的实施方式4变形例3下的构成概念图。

图39是表示MTJ存储单元构成的概略图。

图40是说明从MTJ存储单元读出数据动作的概念图。

图41是说明对MTJ存储单元写入数据动作的概念图。

图42是说明写入数据时数据写入电流方向与数据写入磁场方向之间关系的概念图。

图43是表示以矩阵方式集成配置的MTJ存储单元的概念图。

实施方式

以下参照图面对本发明实施方式作以详细说明。此外在以下说明中，对相同或类似的部分附加相同的参照符号。

实施方式1

参见图1，在本发明实施方式1下，MRAM装置1对来自外部的控制信号CMD及地址信号ADD响应，进行随机存取，实施写入数据DIN的输入及读出数据DOUT的输出。

MRAM装置1包括：对控制信号CMD响应，对MRAM装置1的总体动作实施控制的控制电路5、配有按矩阵配置的多个MTJ存储单元的存储器阵列10。有关存储器阵列10的构成在后文中有更详细的说明，它的多个写入字线WWL及读出字线RWL分别与MTJ存储单元行对应配置。此外位线BL及源线SL分别与MTJ存储单元列对应配置。

MRAM装置1还配有行译码器20、列译码器25、字线驱动器30、字线电流控制电路40、读出/写入控制电路50、60。

行译码器20根据地址信号ADD所表示的行地址RA，在存储器阵列10内实施行选择。列译码器25根据地址信号ADD所表示的列地址CA，在存储器阵列10内实施列选择。字线驱动器30基于行译码器20的行选择结果，对读出字线RWL或写入字线WWL进行有选择地活性化。行地址RA及列地址CA表示数据读出或数据写入动作对象指定的被选存储单元。

字线电流控制电路40用于在数据写入时使数据写入电流流经写入字线WWL。比如，通过利用字线电流控制电路40把各写入字线WWL与接地电压VSS耦合，可以通过字线驱动器30把数据写入电流提供给有选择地与电源电压VDD耦合的写入字线。读出/写入控制电路50、60分别是在数据读出及数据写入时为使数据写入电流及传感电流(数据读出电流)流经位线而在存储器阵列10的相邻区域内配置的电路等的总称。

图2是表示存储器阵列10及其外围电路在实施方式1下的构成概念图。图2主要表示与数据读出有关的构成。

参见图2，存储器阵列10包括具有图39所示构成的按n行×m列配置的MTJ存储单元MC(以下也简称为“存储单元MC”)。读出字线RWL1～RWLn及写入字线WWL1～WWLn分别按MTJ存储单元行(以下也简称为“存储单元行”)配置。位线BL1～BLm及源线SL1～SLm分别按MTJ存储单元的列(以下也简称为“存储单元列”)配置。

图2有代表性地表示与第1行及第2行和第1、2及m列对应的写入字线WWL1、WWL2，读出字线RWL1、RWL2，位线BL1、BL2、BLm，源线SL1、SL2、SLm及部分存储单元。

以下，在总体表示写入字线、读出字线、位线及源线的场合下，分别用符号WWL、RWL、BL及SL代表，在表示特定的写入字线、读出字线、位线及源线的场合下，分别用在这些符号上加字的RWL1、WWL1、BL1、SL1代表。此外，信号或信号线的高电压状态(电源电压VDD)及低电压状态(接地电压VSS)分别被称为H电平及L电平。

字线驱动器30在读出数据时，根据行地址RA的解码结果即行选择结果，使读出字线RWL1～RWLn中的1条线达到H电平，使其活性化。与此对应，所选择出的存储单元行所属的各存储单元中，当存取晶体管ATR处于通路状态后，磁性隧道接合部MTJ被电耦合到所对应的位线BL与源线SL之间。

在与存储器阵列10相邻的区域内，沿着与读出字线RWL及写入字线WWL相同的方向配置数据总线DB。用于实施列选择的列选择线CSL1～CSLm分别与存储单元列对应配置。列译码器25根据列地址CA的解码结果即列选择结果，在读出数据时使列选择线CSL1～CSLm中的1条线达到H电平，使其活性化。

位线选择门电路BCSGa1～BCSGam分别与位线BL1～BLm对应配置。位线选择门电路BCSGa1包括在电源电压VDD与位线BL1之间电耦合的位线预充电晶体管Ta1及在数据总线DB与位线BL1之间电耦合的位线驱动晶体管Ta2。

预充电晶体管Ta1由P型MOS晶体管构成，位线驱动晶体管Ta2由位线预充电晶体管Ta1与反向导电式N型MOS晶体管构成。位线预充电晶体管Ta1与位线驱动晶体管Ta2的门电路与列选择线CSL1耦合。

由于与其它存储单元列对应配置的位线选择门电路BCSGa2～BCSGam的各自构成都相同，所以不再重复详细说明。

源线选择门电路SCSGa1～SCSGam分别对应于源线SL1～SLm配置。源线选择门电路SCSGa1包括在接地电压VSS与源线SL1之间电耦合的源线驱动晶体管Ta3及在电源电压VDD与源线SL1之间电耦合的源线预充电晶体管Ta4。

源线驱动晶体管Ta3由N型MOS晶体管构成，源线预充电晶体管Ta4由源线驱动晶体管Ta3与反向导电式P型MOS晶体管构成。源线驱动晶体管Ta3与源线预充电晶体管Ta4的门电路与列选择线CSL1耦合。

由于与其它存储单元列对应配置的源线选择门电路SCSGa2～SCSGam的各自构成都相同，所以不再重复详细说明。

以下，在分别总称列选择线CSL1～CSLm、位线选择门电路BCSGa1～BCSGam及源线选择门电路SCSGa1～SCSGam的场合下，也简称为列选择线CSL、位线选择门电路BCSGa及源线选择门电路SCSGa。

数据读出电路51r根据数据总线DB的电压输出读出数据DOUT。

参见图3，数据读出电路51r包括差分放大器57、传输门电路TGa、TGb、锁定电路58、预充电晶体管PTa。

差分放大器57用于放大2个输入节点之间的电压差，生成读出数据Dout。传输门电路TGa根据触发脉冲Фr动作。在触发脉冲Фr的活性化期间响应后，传输门电路TGa使数据总线DB与差分放大器57输入节点中的某一个进行电耦合。在差分放大器57的另一个输入节点上输入规定的参照电压VREF。

传输门电路TGb与传输门电路TGa同样，对触发脉冲Фr响应后动作。在触发脉冲Фr的活性化期间响应后，传输门电路TGb把差分放大器57的输出传送给锁定电路58。锁定电路58把被锁定的差分放大器57的输出电压作为读出数据DOUT输出。

这样，数据读出电路51r在触发脉冲Фr的活性化期间对数据总线DB与参照电压VREF的电压差进行放大，设定读出数据DOUT的数据电平。在触发脉冲Фr的非活性化期间，读出数据DOUT的电平由锁定电路58保持。

预充电晶体管PTa被电耦合在电源电压VDD与数据总线DB之间，根据控制信号/PR通、断。控制信号/PR在数据总线DB的预充电期间被设定为活性化状态(L电平)。控制信号/PR在MRAM装置1的活性化期间内，至少在实施读出数据之前的规定期间内达到L电平，处于活性化状态。另一方面，在MRAM装置1在活性化期间内的数据读出动作中，控制信号/PR达到H电平，处于非活性化状态。

其结果是，在控制信号/PR达到L电平并处于活性化状态的预充电期间，数据总线DB与位线同样被充电至电源电压VDD。另一方面，在数据读出动作时，由于控制信号/PR达到H电平，处于非活性化状态，因而数据总线DB与电源电压VDD断离。

图4表示在第j个(j：1～m的自然数)存储单元列被选为数据读出对象场合下的数据读出动作过程。

参见图4，在数据读出动作开始时刻t0以前，所有读出字线RWL及列选择线CSL都处于非活性化(L电平)状态。

与此对应，由于各位线选择门电路BCSGa中的位线预充电晶体管Ta1通路，各源线选择门电路SCSGa中的源线预充电晶体管Ta4也通路，因而各位线BL及各源线SL被预充电至电源电压VDD。

此外，数据总线DB与读出数据前被设定为活性化状态的控制信号/PR相对应，被预充电至电源电压VDD。

在t0时刻数据读出动作开始时，控制信号/PR达到H电平，处于非活性化状态。与此对应，数据总线DB在数据读出动作时，随着预充电晶体管PTa的断路，与电源电压VDD断离。

与选择行对应的读出字线通过字线驱动器30达到H电平，处于活性化状态。其结果是，与被选行对应的存储单元在各位线BL与各源线SL之间被电耦合。另一方面，与非被选行对应的其余读出字线被保持在L电平。

此外，与被选行对应的列选择线CSLj被有选择地活性化，达到H电平，处于活性化状态。与此对应，在与被选行对应的位线选择门电路BCSGaj及源选择门电路SCSGaj中，源线驱动晶体管Ta2及源线驱动晶体管Ta3分别通路，位线预充电晶体管Ta1及源线预充电晶体管Ta4分别断路。

其结果是，位线选择门电路BCSGaj使与被选列对应的位线BLj与作为预充电电压的电源电压VDD断离，同时与数据总线DB耦合。此外，源选择门电路SCSGaj使与被选列对应的源线SLj与接地电压VSS电耦合。即只有与被选列对应的源线SLj在接地电压VSS下被有选择地驱动。

这样，在数据总线DB(电源电压VDD预充电)～位线驱动晶体管Ta2～位线BLj～所选择的存储单元～源线SLj(在接地电压VSS下驱动)之间形成电流通路，在数据总线DB中产生其速度与所选择的存储单元的电阻值对应的呈下降方向的电压变化。

即由于数据总线DB中从预充电电压开始的电压变化速度根据所选择的存储单元的存储数据电平的不同而异，因而如果在数据读出动作中每隔一定的定时检测一次数据总线DB的电压，则可以读出所选择的存储单元的存储数据电平。

另一方面，图中未示出，由于与非被选列对应的其余列选择线被保持在L电平，因而与非被选列对应的各位线BL及源线被保持在预充电电压原值上。

因此，在与非被选列对应的位线BL及源线SL之间有与二者的预充电电压差对应的电流流过。因此，通过使源线SL及位线BL的预充电电压达到相同，可以避免不需要的充放电电流流过非被选列所对应的位线BL。

在始于数据读出动作开始的规定时间过去之后的时刻t1下，触发脉冲Фr处于一次性活性化状态(H电平)。与此对应，数据读出电路51r对数据总线DB的电压进行检测，并对该电压与规定的参照电压VREF之间的电压差进行放大，生成读出数据DOUT。参照电压VREF被设定为与存储数据电平处于H电平及L电平场合分别对应的时刻t1下数据总线DB电压的中间值。

这样，通过不把源线SL的电压固定在数据读出时应被驱动的接地电压VSS上，而是在读出数据前实施与位线BL同样的预充电，由于只有数据读出动作所直接必需的被选列所对应的位线BLj耗用充放电电流，因而可降低读出数据动作所消耗的电能。

此外在开始读出数据时，通过缓慢调节被选列所对应的源线SLj的电压变化速度，可以抑制所选择的存储单元中的磁性隧道接合MTJ两端的附加偏置电压。源线SLj内的电压变化速度可以通过与源线驱动晶体管Ta3的晶体管容量有关的通过电流量调整。至少源线驱动晶体管Ta3的晶体管容量的设计应小于预充电电流流经其中的源线预充电晶体管Ta4的容量。

其结果是，由于在各存储单元中易于发生存储数据电平所对应的电阻值的变化，因而在数据总线DB的电压检测定时(时刻t1)中，由于存储数据电平的不同而产生的数据总线DB的电压差被扩大，可以保证数据读出裕度。

在读出动作结束后，与时刻t0之前相同，所有读出字线RWL及列选择线CSL处于非活性化状态(L电平)。由于控制信号/PR被再度活性化，所以各位线BL、各源线SL及数据总线DB被预充电至电源电压VDD。

此外在实施方式1下，位线BL、各源线SL及数据总线DB的预充电电压虽然为电源电压VDD，但预充电电压也可以设定为VDD/2等不同的电压电平。

实施方式1变形例1

参见图5，在实施方式1变形例1的构成中，位线选择门电路BCSGa1～BCSGam及源线选择门电路SCSGa1～SCSGam分别被位线选择门电路BCSGb1～BCSGbm及源线选择门电路SCSGb1～SCSGbm取代，而且数据读出电路51r被数据读出电路52r取代，这与图2所示的实施方式1的构成不同。由于其它部分的构成与实施方式1相同，所以不再重复详细说明。

在实施方式1变形例1中，位线BL与源线SL的预充电电压被设定为接地电压VSS，数据读出动作中的源线SL的驱动电压被设定为电源电压VDD。即预充电电压与数据读出动作时的驱动电压的极性与实施方式1的场合相反。

位线选择门电路BCSGb1包括在接地电压VSS与位线BL1之间电耦合的位线预充电晶体管Tb1、在数据总线DB与位线BL1之间电耦合的位线驱动晶体管Tb2。位线预充电晶体管Tb1及位线驱动晶体管Tb2由N型MOS晶体管构成。在位线预充电晶体管Tb1的门电路中输入列选择线CSL1的反相电压。位线驱动晶体管Tb2的门电路与列选择线CSL1耦合。

由于与其它存储单元列对应配置的位线选择门电路BCSG2b～BCSGbm各自的构成都相同，所以不再重复详细说明。

源线选择门电路SCSGb1包括在电源电压VDD与源线SL1之间电耦合的源线驱动晶体管Tb3、在接地电压VSS与源线SL1之间电耦合的源线预充电晶体管Tb4。

源线驱动晶体管Tb3由P型MOS晶体管构成，源线预充电晶体管Tb4由N型MOS晶体管构成。在源线驱动晶体管Tb3及源线预充电晶体管Tb4的门电路中输入列选择线CSL1的反相电压。

由于与其它存储单元列对应配置的源线选择门电路SCSGa2～BCSGam各自的构成都相同，所以不再重复详细说明。

此外在分别总称位线选择门电路BCSGb1～BCSGbm及源线选择门电路SCSGb1～SCSGbm的场合下，也简称为位线选择门电路BCSGb及源线选择门电路SCSGb。

各位线选择门电路BCSGb在对应的列选择线CSL为非活性化状态(L电平)的场合下，使对应的位线BL与作为预充电电压的接地电压VSS电耦合，在对应的列选择线CSL为活性化状态(H电平)的场合下，使对应的位线BL与数据总线DB电耦合。

各源线选择门电路SCSGb在对应的列选择线CSL为非活性化状态(L电平)的场合下，使对应的源线SL与作为预充电电压的接地电压VSS电耦合，在对应的列选择线CSL为活性化状态(H电平)的场合下，在电源电压VDD下驱动对应的源线SL。

参见图6，数据读出电路52r与数据读出电路51r的不同之处在于，预充电晶体管PTa被预充电晶体管PTb取代。其它部分的构成与数据读出电路51r相同，所以不再重复详细说明。

预充电晶体管PTb被电耦合在接地电压VSS与数据总线DB之间，根据控制信号PR通、断。控制信号PR在数据总线DB的预充电期间被设定为活性化状态(H电平)。控制信号PR及/PR虽然在活性化状态下具有不同的信号电平，但活性化期间被同样设定。

其结果是，在控制信号PR达到H电平，处于活性化状态下的预充电期间，数据总线DB与位线BL同样被充电至接地电压VSS。另一方面，在读出数据动作时，由于控制信号PR达到L电平，处于非活性化状态，因而数据总线DB与接地电压VSS断离。

以下结合图7，对实施方式1变形例1下的数据读出动作作以说明。

参见图7，在时刻t0之前，各位线BL及各源线SL被预充电至接地电压VSS。数据总线DB也同样被预充电至接地电压VSS。

在时刻t0下，当数据读出动作开始时，与被选行对应的读出字线RWL被活性化，与被选行对应的存储单元被电耦合到各位线BL与各源线SL之间。

在数据读出动作时预充电晶体管PTb断路，数据总线DB与接地电压VSS断离。

此外，与被选列对应的列选择线CSLj被有选择地活性化，达到H电平。与此对应，被选列所对应的位线BLj及源线SLj被分别电耦合到数据总线DB及电源电压VDD上。即只有被选列所对应的源线SLj在电源电压VDD下被有选择地驱动。

被选列对应的源线SLj的电压变化速度与实施方式1的场合相同，可以根据源线驱动晶体管Tb3的晶体管容量调整。这样，可以抑制所选择的存储单元中的磁性隧道接合部MTJ两端上附加的偏置电压，保证数据读出动作的信号裕度。源线驱动晶体管Tb3及源线预充电晶体管Tb4的晶体管容量设计可以与源线驱动晶体管Ta3及源线预充电晶体管Ta4的晶体管容量设计相同。

与列选择线CSLj的活性化对应，在数据总线DB(接地电压VSS预充电)～位线驱动晶体管Tb2～位线BLj～所选择的存储单元～源线SLj(在电源电压VDD下驱动)之间形成电流通路，在数据总线DB中产生其速度与所选择的存储单元的电阻值对应的呈上升方向的电压变化。

因此与实施方式1的场合相同，在规定时刻t1下，可使触发脉冲Фr以一次性方式被活性化(H电平)，通过数据读出电路52r实施数据总线DB的电压检测及与参照电压VREF之间的电压差的放大，生成读出数据DOUT。

此外，由于与非被选列对应的各条位线BL及源线SL被保持在预充电电压原值上，因而可以避免不需要的充放电电流流过与非被选列对应的位线BL。其结果是，可以达到与实施方式1相同的低电耗效果。

在实施方式1下的变形例1中，由于把预充电电压设定到接地电压VSS上，所以位线BL及源线SL在预充电时所消耗的充电电流可进一步减少。其结果是，与实施方式1的场合相比，可以达到进一步降低电耗的效果。

实施方式1变形例2

参见图8，在图5所示的实施方式1变形例1下的构成的基础上，实施方式1变形例2下的构成中增加了以下部分：用于生成参照电压VREF的虚存储单元DMC、与此对应设置的虚位线DBL、虚源线DSL、虚位线选择门电路BCSGd及虚源线选择门电路SCSGbd。

此外，设置了用于在与数据总线DB之间构成数据总线偶DBP并传送参照电压VREF的数据总线/DB。另外设置了数据读出电路53r，以取代数据读出电路52r。由于其它部分的构成与实施方式1相同，所以不再重复详细说明。

虚存储单元DMC包括在虚位线DBL及虚源线DSL之间串联连接的虚电阻MTJd、虚存取晶体管ATRd。虚电阻MTJd的电阻值Rd相当于与存储数据电平处于H电平及L电平场合分别对应的存储单元MC的电阻值R1与R0的中间值。由于在虚存取晶体管ATRd的门电路上加有电源电压VDD，因而虚电阻MTJd被电耦合到虚位线DBL与虚源线DSL之间。

虚选择线CSLd在数据读出时，不管列选择结果如何，始终被设定在活性化状态(H电平)。

虚位线选择门电路BCSGd包括一个被电耦合在接地电压VSS与虚位线DBL之间，根据虚选择线CSLd的反相电压通、断的晶体管开关。因此，虚位线选择门电路BCSGd在虚选择线CSLd被设定为非活性化状态(L电平)的数据读出之前，把虚位线DBL预充电至接地电压VSS，同时在虚选择线CSLd被设定为活性化状态(H电平)的数据读出时，使虚位线DBL与接地电压VSS断离。另外虚位线DBL与数据总线/DB电耦合。

虚源线选择门电路SCSGbd与源线选择门电路SCSGb的构成相同，在数据读出前使虚源线DSL被预充电至接地电压VSS，同时在数据读出时，在电源电压VDD下驱动虚源线DSL。即虚源线DSL的电压与被选列对应的源线SL同样设定。

通过上述构成，在数据读出时，虚位线DBL及数据总线/DB与虚存储单元DMC耦合，数据总线DB与被选存储单元耦合。

参见图9，数据读出电路53r与数据读出电路52r的不同之处在于，它还包括与数据总线/DB对应配置的预充电晶体管PTc及传输门电路TGc。其它部分的构成与数据读出电路51r相同，所以不再重复详细说明。

预充电晶体管PTc被电耦合在接地电压VSS与数据总线/DB之间，与预充电晶体管PTb相同，根据控制信号PR通、断。因此，在数据读出前，各数据总线DB及/DB被充电至接地电压VSS。此外在读出数据时，各数据总线DB及/DB与接地电压VSS断离。

传输门电路TGc被连接在数据总线/DB与差分放大器57的输入节点之间，与传输门电路TGa同样根据触发脉冲Фr动作。因此，在触发脉冲Фr的活性化期间，传输门电路TGa及TGc把数据总线DB及/DB电耦合到差分放大器57的各输入节点上。

差分放大器57根据所传送的数据总线DB及/DB的电压差生成读出数据DOUT。

以下通过图10，对实施方式1变形例2下的数据读出动作作以说明。

参见图10，虚选择线CSLd及虚源线DSL的电压对应于选择列被实施与列选择线CSLj及源线SLj同样的设定。

在图10中，除了图4所示的定时图之外，还示出了虚位线DBL及数据总线/DB的电压波形。

在通过虚存储单元DMC被电耦合到在电源电压VDD下驱动的虚源线DSL上的虚位线DBL及数据总线/DB中，产生其速度与虚电阻MTJd的中间电阻值Rd对应的电压变化。即数据总线/DB的电压变化速度为在存储数据电平为H电平的场合下数据总线DB的电压变化速度与在存储数据电平为L电平的场合下数据总线DB的电压变化速度的中间速度。

因此，与实施方式1变形例1相同，在规定时刻t1下，使触发脉冲Фr以一次性方式活性化(H电平)，通过数据读出电路53r对数据总线DB及/DB的电压差的检测和放大，生成读出数据DOUT。

此外，为利用虚存储单元DMC正确生成参照电压VREF，数据总线DB、/DB、位线BL及虚位线DBL的设计有必要保证在数据读出电路53r与接地电压VSS之间形成的包括所选择的存储单元的第1电流通路与包括虚存储单元DMC的第2电流通路具有相同的电阻值。比如，在设计上述配线的单位长度电阻值时最好考虑上述条件。

这样，通过利用虚存储单元生成作为比较对象的参照电压VREF，即使在数据读出电路53r的电压检测定时即触发脉冲Фr的活性化定时中产生误差，也可以正确实施数据读出。也就是说即使发生数据读出电路53r的电压检测定时波动，也可以保证数据读出裕度。

实施方式1变形例3

实施方式1变形例3所示为开放型位线构成下虚存储单元的配置。

参见图11，在实施方式1变形例3下的构成中，存储器阵列10在行方向上被分为2个存储器组MTa及MTb。在各存储器组MTa及MTb中，配置与存储单元行分别对应的读出字线RWL和写入字线WWL，还配置与存储单元列分别对应的位线BL及源线SL。

在各存储器组MTa及MTb中，均基于所谓开放型位线构成配置m条位线。在图11中，用BL1～BLm，SL1～SLm表示在一个存储器组MTa中配置的位线及源线，用/BL1～/BLm，/SL1～/SLm表示在另一个存储器组MTa中配置的位线及源线。存储单元MC被设置在各存储单元行中的位线BL与源线SL之间。在总体用/BL1～/BLm表示位线及用/SL1～/SLm表示源线的场合下，简单地表示为位线/BL及源线/SL。

相对存储器组MTa的位线BL1～BLm，分别配置位线选择门电路BCSGb1a～BCSGbma。同样相对存储器组MTb的位线/BL1～/BLm，分别配置位线选择门电路BCSGb1b～BCSGbmb。

位线选择门电路BCSGb1a～BCSGbma各自的构成与位线选择门电路BCSGb相同，在数据读出之前，把对应的位线BL预充电至接地电压VSS，同时在数据读出时选择对应的存储单元列的场合下，把对应的位线BL电耦合到数据总线/DB上。

位线选择门电路BCSGb1b～BCSGbmb各自的构成与位线选择门电路BCSGb相同，在数据读出动作之前，把对应的位线/BL预充电至接地电压VSS，同时在数据读出时选择对应的存储单元列的场合下，把对应的位线/BL电耦合到数据总线/DB上。

相对存储器组MTa的源线SL1～SLm，分别配置源线选择门电路SCSGb1a～SCSGbma。同样相对存储器组MTb的源线/SL1～/SLm，分别配置源线选择门电路SCSGb1b～SCSGbmb。

源线选择门电路SCSGb1a～SCSGbma及SCSGb1b～SCSGbmb各自的构成与源线选择门电路SCSGb相同，在数据读出动作之前，把对应的源线SL或/SL预充电至接地电压VSS，同时在数据读出时选择对应的存储单元列的场合下，在电源电压VDD下驱动对应的源线SL或/SL。

具有图9所示构成的数据读出电路53r对构成数据总线偶DBP的数据总线DB及/DB实施预充电及数据电压检测放大。

在各存储器组MTa及MTb中，按照形成1个虚行的方式配置多个虚存储单元DMC。配置在存储器组MTa内的多个虚存储单元被分别设置在位线BL1～BLm与源线SL1～SLm之间。即同一存储单元列所属的多个存储单元MC与虚存储单元DMC按照共享位线BL、源线SL、位线选择门电路BCSGb及源线选择门电路SCSGb的方式被有效配置。

同样，在各存储器组MTb中配置的多个虚存储单元被分别设置在位线/BL1～/BLm与源线/SL1～/SLm之间。即同一存储单元列所属的多个存储单元MC与虚存储单元DMC按照共享位线/BL、源线/SL、位线选择门电路BCSGb及源线选择门电路SCSGb的方式配置。

在存储器组MTa中，读出字线RWL1a，RWL2a，……及写入字线WWL1a，WWL2a，……分别与存储单元行对应配置。虚读出字线DRWLa及虚写入字线DWWLa与虚行对应配置。此外，虽然不要求对虚存储单元DMC实施磁性数据写入，但即使这样，为保证与存储单元MC的配置区域之间的外形连续性，最好配置虚写入字线DWWLa。

同样，在存储器组MTb中，读出字线RWL1b，RWL2b，……及写入字线WWL1b，WWL2b，……分别与存储单元行对应配置。此外虚读出字线DRWLb及虚写入字线DWWLb与虚行对应配置。

图12是说明实施方式1变形例3下的数据读出动作的定时图。

参见图12，虚读出字线DRWLa及DRWLb在不包括在作为数据读出对象的被选存储单元内的非被选存储器块内被活性化。另一方面，在包括被选存储单元的被选存储器块中，读出字线RWL根据行选择结果被活性化。

比如，在被选存储单元处于存储器组MTa的第i行(i：自然数)的场合下，在被选存储器组MTa中，读出字线RWLia被活性化(H电平)，虚读出字线DRWLa保持在非活性化状态(L电平)。在非被选存储器组MTb中，虽然虚读出字线DRWLb被活性化，但读出字线RWL1b～RWLnb均保持在非活性化状态(L电平)。

反之，在被选存储单元处于存储器组MTb的第i行(i：自然数)的场合下，在被选存储器组MTb中，读出字线RWLib被活性化(H电平)，虚读出字线DRWLb保持在非活性化状态(L电平)。此时，在非被选存储器组MTa中，虚读出字线DRWLa被活性化，读出字线RWL1a～RWLna均保持在非活性化状态(L电平)。

其结果是，在被选存储器组中，存储单元MC被电耦合到各位线与源线之间，在非被选存储器组中，虚存储单元DMC被电耦合到各位线与源线之间。

此外，在被预充电到接地电压VSS的各位线BL，/BL及各源线SL，/SL中，与被选列对应的位线BLj及/BLj分别与数据总线DB及/DB耦合，被选列对应的源线SLj及/SLj在电源电压VDD下被驱动。

图12表示在存储器组MTa被选择的场合下，即被选存储单元被耦合到位线BLj及数据总线DB上，虚存储单元DMC被耦合到位线/BLj及数据总线/DB上的场合下的电压波形。

由于被选列所对应的位线BLj，/BLj和源线SLj，/SLj及数据总线DB，/DB的电压变化与图10场合相同，因而不再重复详细说明。

因此，与实施方式1变形例2相同，即使数据读出电路53r的电压检测定时即触发脉冲Фr的活性化定时发生变动，也能保证数据读出裕度。

此外与实施方式1变形例2的构成作一下比较，由于无需设置虚存储单元专用的虚位线DBL、虚源线DSL及与此对应的选择门电路，因而可以实现装置的小型化。

此外，如果在存储器组MTa、MTb中分别成对配置的位线BL与/BL、源线SL与/SL以及数据总线DB与/DB按相同的材质、断面形状、断面积等设计，以使单位长度下的电阻值相同，则无需采取其它特别措施，便可使在数据读出电路53r与接地电压VSS之间形成的包括被选存储单元的第1电流通路与包括虚存储单元DMC的第2电流通路具有相同的电阻值，可正确生成参照电压VREF。

实施方式1变形例4

实施方式1变形例4表示折叠型位线构成下的虚存储单元的配置。

参见图13，在实施方式1变形例4的构成中，位线偶BLP与源线SL分别与各存储单元列对应配置。位线偶BLP由补充位线BL及/BL构成。

图13以代表性示例方式表示与第1存储单元列对应配置的由位线BL1及/BL1构成的位线偶BLP1及源线SL1。

位线选择门电路BCSGb1及/BCSGb1分别对应于位线BL1和/BL1配置。位线选择门电路BCSGb1与位线选择门电路BCSGb的构成相同，在数据读出前，位线BL1被预充电至接地电压VSS，同时在数据读出时选择对应存储单元列的场合下，位线BL1与数据总线DB电耦合。

位线选择门电路/BCSGb1的构成与位线选择门电路BCSGb相同，在数据读出前把位线/BL1预充电至接地电压VSS，同时在数据读出时选择对应存储单元列的场合下，使位线/BL1与数据总线/DB电耦合。

源线选择门电路SCSGb1与源线SL1对应配置。源线选择门电路SCSGb1的构成与源线选择门电路SCSGb相同，在数据读出前把源线SL1预充电至接地电压VSS，同时在数据读出时选择对应存储单元列的场合下，在电源电压VDD下驱动源线SL1。

对以后的存储单元列也以相同方法配置位线偶、与构成位线偶的补充位线分别对应的位线选择门电路、源线及源线选择门电路。

具有图9所示构成的数据读出电路53r对构成数据总线偶DBP的数据总线DB及/DB实施预充电及数据电压的检测与放大。

读出字线RWL1，RWL2，……及写入字线WWL1，WWL2，……分别与存储单元行对应配置。各行上的存储单元MC被设置在位线BL及/BL任一方与源线SL之间。比如以第1列所属的存储单元MC为例作以说明，第1行的存储单元被设置在位线BL1与源线SL1之间，第2行的存储单元被设置在位线/BL1与源线SL1之间。以下同样，奇数行的各存储单元MC被设置在位线BL与源线SL之间，偶数行的被设置在位线/BL与源线之间。

其结果是，当读出字线RWL根据行选择结果被有选择地活性化时，各存储单元列中的存储单元MC被耦合到位线BL及源线SL之间或者位线/BL及源线SL之间。

虚存储单元DMC按2个虚行设置。虚读出字线DRWL0及DRWL1与虚写入字线DWWL0及DWWL1分别与虚行对应配置。如上所述，从与配置存储单元MC的区域间的外形连续性考虑，配置虚写入字线DWWL0，DWWL1。

在各存储单元列中，虚存储单元DMC被分别设置在位线BL及/BL与源线SL之间。即同一存储单元列所属的多个存储单元MC与虚存储单元DMC按照共享位线BL、/BL、源线SL、位线选择门电路BCSGb、/BCSGb及源线选择门电路SCSGb的方式被有效配置。

结合图14，对实施方式1变形例4下的数据读出动作作以说明。

参见图14，虚读出字线DRWL0及DRWL1被有选择地活性化，以使各位线偶中的位线BL及/BL中未与存储单元MC耦合的一个与虚存储单元DMC耦合。

即在选择奇数行的场合下，虚读出字线DRWL1被活性化，在选择偶数行的场合下，虚读出字线DRWL0被活性化。其结果是，在各存储单元列中，存储单元MC及虚存储单元DMC中的一个分别在位线BL及/BL与源线SL之间耦合。

图14中的示例假设所选择的是第i行(i：奇数)。其结果是，在各存储单元列中，存储单元MC在位线BL与源线SL之间电耦合，虚存储单元DMC在位线/BL与源线SL之间电耦合。

另外，被预充电至接地电压VSS的各位线BL、/BL及各源线SL中，与被选列对应的位线BLj及/BLj分别与数据总线DB及/DB耦合，与被选列对应的源线SLj在电源电压VDD下被驱动。

由于与被选列对应的位线BLj，/BLj、源线SLj，/SLj及数据总线DB，/DB上的电压变化与图10及图12的场合相同，所以不再重复详细说明。

因此，与实施方式1变形例3下的构成相同，即使数据读出电路53r的电压检测定时产生变动，仍可以保证数据读出裕度，同时由于存储单元MC及虚存储单元DMC共享源线、位线偶及与此对应的选择门电路，因而可以使装置达到小型化。此外，无需采取特别措施，也能容易地使在数据读出电路53r与接地电压VSS之间形成的包括被选存储单元的第1电流通路与包括虚存储单元DMC的第2电流通路的电阻值达到相同，正确地生成参照电压VREF。

此外在实施方式1变形例4下的构成中，由于可以基于折叠型位线构成实施数据读出，所以可以提高位线偶BLP及数据总线偶DBP的抗电噪声能力。

实施方式2

以下对在实施方式2下对旨在稳定存储单元数据写入动作的数据写入电流供应的构成作以说明。

参见图15，在实施方式2下的构成中，存储器阵列10中，存储单元MC、读出字线RWL、位线偶BLP、源线SL等以及与数据读出有关的电路群的构成与图13所示构成相同，因而不再重复详细说明。

图15进一步表示用于提供数据写入电流的字线电流控制电路40及数据写入电路51w。位线耦合晶体管62与各位线偶对应设置。位线耦合晶体管62按照夹存储器阵列10的方式被设置在位线选择门电路BCGSb及源线选择门电路SCSGb的对侧区域内。图15以代表性示例方式表示与位线偶BLP1对应的位线耦合晶体管62-1。

位线耦合晶体管62在数据写入时，使构成对应位线偶的各补充位线的同端互相电耦合。比如，位线耦合晶体管62-1根据在数据写入时被活性化至H电平的控制信号WE使位线BL1与/BL1电耦合。

字线电流控制电路40在夹存储器阵列10的字线驱动器30的对侧区域内使各写入字线WWL与接地电压VSS耦合。字线驱动器30根据行选择结果，使被选行所对应的写入字线WWL通过与电源电压VDD的电耦合活性化。因此在字线驱动器30的作用下，根据写入字线WWL有选择性的活性化，可使数据写入电流Ip在从字线驱动器30到字线电流控制电路40的方向上流过。

参见图16，数据写入电路51w根据控制信号WE动作。数据写入电路51w包括用于向内部节点Nw0提供稳定电流的P型MOS晶体管151、构成用于控制晶体管151的通过电流的电流反射镜电路的P型MOS晶体管152及电流源153。

数据写入电路51w还配有接收来自内部节点Nw0的动作电流进行动作的反转器154、155、156。反转器154用于使写入数据DIN的电压电平反转后向数据总线DB传送。反转器155用于使写入数据DIN的电压电平反转后向反转器156的输入节点传送。反转器156用于使反转器154的输出反转后向数据总线/DB传送。

这样，数据写入电路51w根据写入数据DIN的电压电平把数据总线DB及/DB的电压设定为电源电压VDD及接地电压VSS中的任意一个。

再次参见图15，即使在数据写入时，被选列所对应的列选择线CSL也能达到H电平，处于活性化状态。与此对应，被选列所对应的位线BL及/BL分别与由数据写入电路51w设定为与写入数据DIN电平对应的电压的数据总线DB及/DB电耦合。

如上所述，在各存储单元列中，位线BL及/BL的对应端通过位线耦合晶体管62互相电耦合。因此，在被选列中，根据对应的列选择线CSL的活性化性(H电平)，与写入数据DIN的电平对应方向上的数据写入电流±1w可以在由数据写入电路51w～数据总线DB(/DB)～位线选择门电路SCSGb(/SCSGb)～位线BL(/BL)～位线耦合晶体管62～位线/BL(BL)～位线选择门电路/BCSGb(BCSGb)～数据总线/DB(DB)～数据写入电路51w形成的往复电流通路中流通。

字线驱动器30在对应于内部时钟CLK的定时下，基于行选择结果对读出字线RWL或写入字线WWL进行有选择的活性化。与此相对，列译码器25在对应于列选择时钟/CS的定时下，基于列选择结果对列选择线CSL进行有选择的活性化。

参见图17，列选择时钟生成电路200包括由多个反转器构成的延时器202和逻辑门电路203及204。

延时器202用于使内部时钟CLK按照规定的延时时间ΔTW延时。逻辑门电路203用于输出由延时器202延时的内部时钟及控制信号/WE的OR逻辑演算结果。控制信号/WE在数据写入时以及数据读出时分别被设定为活性化状态(L电平)及非活性化状态(H电平)。逻辑门电路204把逻辑门电路203的输出与内部时钟CLK的NAND逻辑演算结果作为列选择时钟/CS输出。

参见图18，在数据读出时，由于控制信号/WE被设定为H电平，因而逻辑门电路203持续输出H电平。其结果是，列选择时钟/CS与内部时钟CLK的反转信号对应。因此，内部时钟CLK与列选择时钟/CS的活性化定时相同。

与此相对，在数据写入时，由于控制信号/WE被设定为L电平，因而逻辑门电路203输出在延时器202中被延时的内部时钟。其结果是，列选择时钟/CS的活性化定时通过延时器202被设定为比内部时钟CLK迟ΔTW的延时时间。

以下结合图19说明实施方式2下的数据读出及数据写入动作。

参见图19，在时刻ts下的数据读出动作开始后，在时刻t0下，字线驱动器30基于内部时钟CLK使被选行所对应的读出字线RWLi活性化。同样，列译码器25基于与内部时钟CLK的活性化定时几乎相同的列选择时钟/CS，在与时刻t0几乎相同的定时下，使被选列所对应的列选择线CSLj活性化。

根据读出字线RWL与列选择线CSL的活性化性，传感电流(数据读出电流)流经存储单元，在选择列所对应的位线BLj、/BLj及源线SLj中，产生与图14所示相同的电压变化，实施与实施方式1变形例4相同的数据读出。

即在数据读出时，基于相同的定时决定读出字线RWL及列选择线CSL的活性化性。即对读出字线RWL及列选择线CSL的活性化顺序不作特别制约，使其分别在最早的定时下被活性化，以实现高速存取。

即使在数据写入时，字线驱动器30与数据读出时相同，在基于内部时钟CLK的定时下动作。因此，在时刻ts下开始数据写入动作后，在与数据读出时相同的时刻t0下，字线驱动器30使与被选行对应的写入字线WWLi活性化。与此对应，开始与写入字线WWLi对应的数据写入电流的供应。

另一方面，列译码器25基于具有比内部时钟CLK迟ΔTW的活性化定时的列选择时钟/CS，在迟于时刻t0的时刻t3下使与被选列对应的列选择线CSLj活性化。与此对应，与被选列对应的位线BLj及/BLj通过数据总线DB及/DB分别按照电源电压VDD及接地电压VSS对应设定，开始对位线供应数据写入电流。

这样，在数据写入时，对与被选列对应的位线供应数据写入电流的开始定时设定有意识地迟于对写入字线供应数据写入电流的开始定时。即数据写入电流供应的开始定时被分阶段设定。

其结果是，对于所选择的存储单元，首先附加由流经写入字线WWL的数据写入电流Ip产生的数据写入磁场，然后再进一步附加由流经位线BL的数据写入电流±Iw产生的数据写入磁场。

以下说明上述数据写入电流的阶段式供应与存储单元的磁性数据写入特性之间的关系。

参见图20，相当于磁性隧道接合部MTJ的隧道磁阻元件TMR包括反强磁性层101、在反强磁性层101上形成的具有一定方向的固定磁场的固定磁性层102的部分区域、被附加磁场磁化的自由磁性层103、在固定磁性层102与自由磁性层103之间形成的作为绝缘膜的隧道屏障104、接触电极105。

反强磁性层101、固定磁性层102及自由磁性层103由FeMn、NiFe等适当的磁性材料形成。隧道屏障104由AI₂O₃等形成。

隧道磁阻元件TMR通过必要时配备的作为用于与金属配线电耦合的缓冲材料的屏障金属106与上部配线电耦合。接触电极105与下部配线(图中未示出)电耦合。比如，上部配线相当于位线BL，下部配线相当于与存取晶体管ATR耦合的金属配线。

这样，可以使配有磁性隧道接合的隧道磁阻元件TMR在上部配线与下部配线之间电耦合。

图21表示作为一个示例的在隧道磁阻元件TMR被设为长方形形状场合下的自由磁性层103的平面图。

参见图21，在长方形自由磁性层103中，在长度方向上(图21中的左右方向)形成易于磁化轴(EA：Easy Axis)，在宽度方向上(图21中的上下方向)形成难于磁化轴(HA：Hard Axis)。

由流经位线BL的数据写入电流发生的数据写入磁场的方向处在易于磁化轴(EA)方向上。另一方面，由流经写入字线WWL的数据写入电流发生的数据写入磁场的方向处在难于磁化轴(HA)方向上。为使数据写入磁场方向达到上述状态，对于比如长方形存储单元，写入字线WWL沿长边方向配置，位线BL沿短边方向配置。

在中心部分附近的易于磁化轴区域107内，根据在易于磁化轴方向上附加的外部磁场，磁化方向容易反转。另一方面，在左右端的难于磁化轴区域108、109内，即使在易于磁化轴方向上附加外部磁场，磁化方向也不易反转。

图22及图23表示用于说明易于磁化轴区域及难于磁化轴区域中各自的磁化特性的磁滞曲线。

参见图22，易于磁化轴区域107在附加大于易于磁化轴方向的规定磁场+Hc的正向磁场的场合下被磁化为+Mc，在附加大于规定磁场-Hc的负向磁场的场合下被磁化为-Mc。因此，在附加-Hc～+Hc范围内的规定电平以下的磁场的场合下，磁化方向不变，因此具有作为存储单元所希望具备的特性。

参见图23，难于磁化轴区域108、109不容易根据易于磁化轴方向上的磁场被磁化，具有磁化方向及磁化量缓慢变化的特性。因此，与根据易于磁化轴方向的磁场，其磁化方向及磁化量被设定为二进制的易于磁化轴区域不同，难于磁化轴区域具有作为存储单元所不希望具备的特性。

图24A～24E是用于说明数据写入时自由磁性层的磁化过程的概念图。为能在存储单元内稳定地写入数据，如图24A或24B所示，有必要使自由层的易于磁化轴区域107在沿易于磁化轴方向上得到单向均匀磁化，同时使难于磁化轴区域108、109在沿难于磁化轴方向上得到单向均匀的磁化。

如上所述，通过使列选择线CSL的活性化定时迟于写入字线WWL的定时，可以使产生沿难于磁化轴方向的数据写入磁场的数据写入电流流经写入字线WWL，使难于磁化轴区域108、109中的磁化方向都达到同一方向(图24A，24B中的向上方向)，然后可以把产生沿易于磁化轴方向的数据写入磁场的数据写入电流提供给位线BL。其结果如图24A，24B所示，易于磁化轴区域107根据写入数据电平沿易于磁化轴方向得到单向均匀磁化，从而可以得到数据存储所希望的磁化状态。

与此相对，在写入字线WWL与列选择线CSL几乎被同时活性化，或者列选择线CSL被早于写入字线WWL活性化的场合下，自由磁性层处于多重稳定状态，如图24C，24D，24E所示，磁化方向处于所希望的稳定状态之外的不均匀性中间状态。其结果是，数据写入后自由磁性层的磁化方向将达不到图24A或24B所示的设想方向。因此，在数据写入后的存储单元中，不能保证与存储数据电平差对应的所需电阻差，从而将导致误动作，影响MRAM装置的动作稳定性。

即如实施方式2所示，通过按照在提供产生沿难于磁化轴方向的磁场的数据写入电流之后，再提供产生沿易于磁化轴方向的磁场的数据写入电流的方式，分段设定数据写入电流开始供应的定时，可以在考虑存储单元的磁特性的基础上实施稳定的数据写入。

看一下与被选列对应的位线，通过使列选择时钟/CS的活性化定时在数据读出时与数据写入时之间切换，把从数据写入动作开始到数据写入电流流过这一期间的时间(图19中ts～t3)设定得大于从数据读出动作开始到传感电流流过这一期间的时间(图19中ts～t0)。即通过在数据写入时有意识地延迟数据写入电流的供给定时，同时在数据读出时在最早的定时下开始提供传感电流，可以同时实现稳定的数据写入与快速的数据读出。

此外在图16中，虽然以图14所示实施方式1变形例4的构成为基础，对用于提供实施方式2下的数据写入电流的构成作以说明，但也可以不依据存储器阵列及数据读出相关的外围电路构成，采用实施方式2下的构成。

实施方式3

在实施方式3中对用于有效供应数据写入电流的构成作以说明。

参见图25，在实施方式3下的构成中，在具有按n行×m列配置的存储单元MC的存储器阵列10中，读出字线RWL1，RWL2，……及写入字线WWL1，WWL2，……分别与存储单元行对应配置。位线BL1～BLm及源线SL1～SLm分别与存储单元列对应配置。

字线电流控制电路40在夹存储器阵列10的字线驱动器30的对侧区域内使各写入字线WWL与接地电压VSS耦合。

在与存储器阵列10相邻的区域内与读出字线RWL及写入字线WWL同一方向上设有由数据总线DB及/DB构成的数据总线偶DBP。

用于实施列选择的列选择线CSL1～CSLm、写入列选择线WCSL1～WCSLm、列选择门电路CSG1～CSGm及写入列选择门电路WCSG1～WCSGm分别与存储单元列对应配置。

列选择门电路CSG1～CSGm及写入列选择门电路WCSG1～WCSGm分别被配置在夹存储器阵列10的互为对置的区域内。

以下在整体表示写入列选择线、列选择门电路及写入列选择门电路的场合下，分别用符号WCSL、CSG及WCSG表示，在表示特定的写入列选择线、列选择门电路及写入列选择门电路的场合下，分别在这些符号上附加数字，以WCSL1、CSG1及WCSG1表示。

在数字写入时，列译码器25根据列地址CA的解码结果即列选择结果，使列选择线CSL1～CSLm中的1条及写入列选择线WCSL1～WCSLm中的1条达到H电平，处于活性化状态。在数据读出时，根据列选择结果，使列选择线CSL1～CSLm中的1条被活性化。即在数据读出时，不论列选择结果如何，均使写入列选择线WCSL1～WCSLm中的各线保持在非活性化状态(L电平)。

在对应的列选择线CSL被活性化的场合下，列选择门电路CSG使对应的位线BL及源线SL分别与数据总线DB及/DB耦合。其结果是，数据总线DB及/DB分别被与选择列对应的位线BL及源线SL电耦合。

写入列选择门电路WCSG在对应的写入列选择线WCSL被活性化的场合下，使对应的位线BL及源线SL的对应同端电耦合。

在数据写入时，字线驱动器30使与被选行对应的写入字线WWL活性化，使数据写入电流流通。此外，数据写入电路51w按照各接地电压VSS及电源电压VDD设定数据总线DB及/DB，用以提供数据写入电流。

在选择列中，位线BL及源线SL通过列选择门电路CSG与数据总线DB及/DB耦合，此外，位线BL及源线SL的对应同端通过写入列选择门电路WCSG被耦合。

其结果是，由数据写入电路51w～数据总线DB～位线BL～写入列选择门电路WCSG～源线SL～数据总线/DB～数据写入电路51w形成往复电流通路，可以把写入数据电平对应方向上的数据写入电流±Iw提供给与被选列对应的位线。

这样，在数据写入时，在被选列对应的位线BL及源线SL中虽然有互相相反方向的电流流通，但在位线BL与源线SL配置时考虑到了使分别由流经位线BL及源线SL的电流产生的磁场在磁性隧道接合部MTJ中具有相同方向。

参见图26，在半导体主基片SUB上的P型区域PAR内形成存取晶体管ATR。存取晶体管ATR配有作为n型区的源/漏极区110，120及控制极130。源/漏极区110与在第1金属配线层M1上形成的源线SL耦合。

位线BL在第2金属配线层M2上形成，与磁性隧道接合部MTJ耦合。写入字线WWL在第3金属配线层M3上形成。写入字线WWL及位线BL有必要使用于在数据写入时产生大于规定值磁场的数据写入电流流通。因此，采用金属配线形成位线BL与写入字线WWL。

另一方面，读出字线RWL用于控制存取晶体管ATR的控制极电压，因此没有必要主动提供电流。但是，从提高集成度的观点出发，不重新设置独立的金属配线层，读出字线RWL在与控制极130的同一配线层中采用多晶硅层及多酸构造等形成。

存取晶体管ATR的源/漏极区120通过在接触孔上形成的金属膜150、第1金属配线层M1及屏障金属层140与磁性隧道接合部MTJ电耦合。屏障金属层140是用于使磁性隧道接合部MTJ与金属配线电耦合而设置的缓冲材料。

这样，位线BL及源线SL通过采用不同的金属配线层，在上、下方向夹磁性隧道接合部MTJ而形成。因此，在数据写入时，通过分别互相反向流过位线BL与源线SL的电流在磁性隧道接合部MTJ上产生的磁场在增强方向上互相作用。这样，在数据写入时，可以减小流经位线BL的数据写入电流。这样，便可以在数据写入时通过降低消耗电力及位线电流密度提高可靠性并抑制对相邻单元产生的磁场噪声。

再次参见图25，数据读出电路54r除了与数据总线DB对应设置的数据读出电路51r之外，还配有对应于数据总线/DB设置的预充电晶体管59a及驱动晶体管59b。

由于数据读出电路51r的构成与图3所示相同，所以不再重复详细的说明。数据读出电路51r用于在数据读出前将数据总线DB预充电至电源电压VDD。数据总线/DB也在与数据总线DB同样的定时下，通过预充电晶体管59a被预充电至电源电压VDD。同样，各位线BL也在数据读出前被预充电至电源电压VDD。

在数据读出时，预充电晶体管59a断路，同时驱动晶体管59b根据控制信号RE通路。此外，各写入列选择门电路WCSG断路。

数据总线DB及/DB通过与被选列对应的列选择门电路CSG分别与被选列的位线BL及源线SL耦合后，源线SL将在接地电压VSS下被驱动，与被选存储单元耦合的数据总线DB中将发生与图4所示相同的电压变化。其结果是，可以实施与实施方式1相同的数据读出。

此外，在使数据总线DB的预充电电压达到接地电压VSS的同时，也可以在数据读出时使被选列的位线BL及源线SL在电源电压VDD下被驱动，实施数据读出。在该场合下，在数据读出电路54r中所配置的是图6所示的数据读出电路52r，而不是数据读出电路51r，同时也可以将预充电晶体管59a配置到接地电压VSS与数据总线/DB之间，再将驱动晶体管59b配置到电源电压VDD与数据总线/DB之间。此时，最好采用N型及P型MOS晶体管作为预充电晶体管59a及驱动晶体管59b。

实施方式3变形例1

参见图27，在实施方式3变形例1下的构成中，在具有按n行×m列配置的存储单元MC的存储器阵列10中，读出字线RWL、写入字线WWL及源线SL与各存储单元行对应设置。此外，位线BL与各存储单元列对应设置。

图27有代表性地表示与第1行及第1、2及m列对应的写入字线WWL1、读出字线RWL1、源线SL1、位线BL1、BL2、BLm，及与此对应的部分存储单元。

各源线SL在字线驱动器30的一端与接地电压VSS耦合。各源线SL的另一端与同一行对应的写入字线WWL在夹存储器阵列10的字线驱动器30的对侧区内电耦合。此外，在夹存储器阵列10的字线驱动器30的对侧区内，省略了用于将各写入字线WWL与接地电压VSS耦合的字线电流控制电路40的配置。

在数据写入时，字线驱动器30使与被选行对应的写入字线WWL在H电平(电源电压VDD)下被活性化。因此在被选行中，形成字线驱动器30～写入字线WWL～接合(字线驱动器30的对侧)～源线SL～接地电压VSS(字线驱动器30侧)的往复电流通路，一定方向上的数据写入电流Ip在写入字线WWL上流通。

这样，在数据写入时，在被选列对应的写入字线WWL及源线SL中虽然有互相相反方向的电流流通，但在写入字线WWL与源线SL的设置中考虑到了使分别由流经写入字线WWL及源线SL的电流产生的磁场在磁性隧道接合部MTJ中具有相同方向。

参见图28，存取晶体管ATR、磁性隧道接合部MTJ、源线SL、位线BL、写入字线WWL及读出字线RWL的配置与图26所示相同。因此，写入字线WWL及源线SL利用不同的金属配线层，按照在上下方向夹磁性隧道接合部MTJ的方式形成。

其结果是，在数据写入时，通过分别互相反向流过写入字线WWL与源线SL的电流在磁性隧道接合部MTJ上产生的磁场在增强方向上互相作用。这样，在数据写入时，可以减小流经写入字线WWL的数据写入电流。这样，便可以在数据写入时通过降低消耗电力及写入字线电流密度提高可靠性及抑制对相邻单元的磁场噪声。

再次参见图27，在夹存储器阵列10的互为对侧的区域内，沿着与读出字线RWL及写入字线WWL相同的方向，设置数据总线DB和/DB。

列选择门电路CSG被配置在各数据总线DB与位线BL之间。写入列选择门电路WCSG配置在各数据总线/DB与位线BL之间。列选择门电路CSG及写入列选择门电路WCSG分别相应所对应的列选择线CSL及写入列选择线WCSL的活性化而接通。

在数据写入时，选择列中位线BL被电耦合在数据总线DB与/DB之间。数据写入电路51w按照各接地电压VSS及电源电压VDD设定用于提供数据写入电流的数据总线DB及/DB。其结果是，可以使写入数据电平对应方向上的数据写入电流±Iw在与被选列对应的位线中流通。

数据读出电路55r基于数据总线DB的电压变化生成读出数据DOUT。

参见图29，数据读出电路55r在数据读出时根据被活性化的控制信号RE动作。

数据读出电路55r包括以下单元：用于接收电源电压VDD，并分别向节点Ns1及Ns2提供稳定电流的电流源161及162、在节点Ns1与数据总线DB之间电耦合的N型MOS晶体管163、在节点Ns2与接地电压VSS之间串联耦合的N型MOS晶体管164及电阻168、用于放大节点Ns1及Ns2之间的电压电平差，并输出读出数据DOUT的放大器165。

在晶体管163与164的控制极上附加规定电压Vr。电流源161及162的供应电流量及规定电压Vr根据传感电流Is的设计值设定。电阻166及167用于使节点Ns1及Ns2的电压下拉到接地电压VSS。

通过上述构成，数据读出电路55r在数据读出时向数据总线DB提供稳定的传感电流Is。在数据读出时，由于各写入列选择门电路WCSG被断开，因而传感电流Is通过在数据读出电路55r与接地电压VSS之间形成的即数据读出电路55r～数据总线DB～列选择门电路CSG～位线BL～被选存储单元～源线SL～接地电压VSS的电流通路流通。

与此对应，根据被选存储单元的存储数据电平所发生的位线BL电压变化可以被传送到节点Ns1上。通过按照与图8所示的虚电阻MTJd相同的方式设计电阻168的电阻值Rref，可以在节点Ns2上生成参照电压VREF。

因此，数据读出电路55r通过放大节点Ns1及Ns2的电压差，可以读出被选存储单元的存储数据电平。

实施方式3变形例2

参见图30，在实施方式3变形例2下的构成中，写入字线WWL还兼有在数据读出时源线SL的功能。各写入字线WWL通过字线电流控制电路40与接地电压VSS耦合。此外，字线驱动器30在数据读出时，使各写入字线WWL的一端与接地电压VSS耦合，保持其非活性化状态(L电平)。

因此，即使省略源线SL的配置，也可以使被选行所属的存储单元在各位线BL1～BLm与接地电压VSS之间电耦合，实施与图27相同的数据读出。其结果是，通过减少配线数量，可以实现装置小型化及制造过程的简易化。

在数据写入时，字线驱动器30与图25的场合相同，使写入字线WWL一端与电源电压VDD耦合，使之活性化。数据写入电流在活性化后的写入字线WWL中按照从字线驱动器30到字线电流控制电路40的方向流通。

通过与图27所示同样配置的数据写入电路51w、列选择门电路CSG、写入列选择门电路WCSG及数据总线DB、/DB，可与实施方式3变形例1同样，实施对位线BL的数据写入电流的供应。

实施方式3变形例3

图31是表示存储器阵列10及其外围电路在实施方式3变形例3下的构成概念图。

参见图31，在实施方式3变形例3下的构成中，除了图30所示的构成外，各写入字线WWL还配置了在与其它多个写入字线之间耦合的写入字线耦合开关。

在图31所示的构成中，作为一例，在各相邻的2条写入字线WWL之间配置写入字线耦合开关。即对于代表性例示的第j行的写入字线WWLj，在相邻写入字线WWLj-1及WWLj+1之间，配置写入字线耦合开关210-j及210-(j+1)。

此外，在夹存储器阵列10的字线驱动器30的对侧区内，省略了用于使各写入字线WWL与接地电压VSS耦合的字线电流控制电路40的配置。

各写入字线耦合开关在自身被耦合的2条写入字线中的任意1条处于被选行的场合下接通。比如，写入字线耦合开关210-j在逻辑门电路212-j的输出处于H电平的场合下接通。在第(j-1)行及第j行在写入数据时被选择的场合下，逻辑门电路212-j输出分别被活性化(H电平)的写入行解码信号WRDj-1及WRDj之间的OR逻辑演算结果。

其结果是，写入字线耦合开关210-j在数据写入时第(j-1)行或第j行被选择的场合下使写入字线WWLj与WWLj-1电耦合。在各互相邻接的2条写入字线WWL之间也配置同样的写入字线耦合开关。

因此，在比如第j行在数据写入时被选择的场合下，写入字线WWLj使写入字线WWLj-1与WWLj+1电耦合。与被选行对应的写入字线WWLj通过字线驱动器30被活性化，其一端与电源电压VDD耦合。另一方面，写入字线WWLj-1与WWLj+1由于与非被选行对应，所以各自的一端通过字线驱动器30与接地电压VSS耦合。

因此，流经被选行写入字线WWLj的数据写入电流Ip的回程通路可以通过非被选行的写入字线WWLj-1与WWLj+1形成。即各-Ip/2的回程电流通过各非被选行的写入字线WWLj-1与WWLj+1流通。

这样，通过将被选行对应的写入字线与非被选行对应的多条字线在夹存储器阵列10的字线驱动器30的对侧区内电耦合，可形成数据写入电流Ip的回程通路。此时，与图27所示的由源线SL产生的磁场相同，由非被选行的写入字线对被选存储单元附加的磁场与由被选行的写入字线对被选存储单元附加的磁场相互增强。在对侧的非被选行的存储单元中，由被选行及非被选行所分别对应的写入字线附加的对应磁场则互相抵消。

其结果是，在数据写入时，可以减小流经写入字线WWL的数据写入电流。这样，便可以在数据写入时通过降低消耗电力及写入字线电流密度提高可靠性并抑制对相邻单元产生的磁场噪声。

此外，通过采用多条非被选行写入字线WWL形成数据写入电流Ip的回程通路，可以对流经各非被选行写入字线WWL的回程电流的电平进行抑制，使之不能在对应的非被选行存储单元内错误地写入数据。

此外虽然图31例示为在各写入字线WWL与各相邻2条对应写入字线之间耦合写入字线耦合开关的构成，但写入字线耦合开关也可以配置在与其它任意写入字线WWL之间。

实施方式3变形例4

参见图32，实施方式3变形例4下的构成是一种写入字线WWL及源线SL单独配置的构成。源线SL与存储单元行分别对应配置，字线驱动器30侧的一端与接地电压VSS耦合。

此外，写入字线耦合开关被配置在各对应写入字线WWL与属于其它行的至少1条源线SL之间。写入字线耦合开关被配置到夹存储器阵列10的字线驱动器30的对侧区内。

在图32中，作为一例，各对应写入字线WWL在与相邻二行分别对应的2条源线SL之间配有写入字线耦合开关。即对于代表性例示的第j行写入字线WWLj，在相邻存储单元行的源线SLj-1与SLj+1之间，分别配有电耦合的写入字线耦合开关220-j及221-j。

此外，在夹存储器阵列10的字线驱动器30的对侧区内省略了用于使各写入字线WWL与接地电压VSS耦合的字线电流控制电路40的配置。

各写入字线耦合开关在对应写入字线WWL被选的场合下通路。比如，写入字线耦合开关220-j及221-j在写入行解码信号WRDj活性化时通路。对于其它各写入字线WWL，也配置同样的写入字线耦合开关。

因此，在数据写入时比如第j行被选的场合下，写入字线WWLj与源线SLj-1及SLj+1电耦合。被选行对应的写入字线WWLj在字线驱动器30的作用下被活性化，其中一端与电源电压VDD耦合。另一方面，源线SLj-1及SLj+1处于字线驱动器30侧的一端与接地电压VSS耦合。

因此，可以利用与其它存储单元对应的源线SLj-1及SLj+1形成流经被选行的写入字线WWLj的数据写入电流Ip的回程通路。即各-Ip/2的回程电流通过各源线SLj-1及SLj+1流通。

这样，通过将被选行对应的写入字线与非被选行对应的多条源线在夹存储器阵列10的字线驱动器30的对侧区内电耦合，可形成数据写入电流Ip的回程通路。此时，由非被选行对应的源线对被选存储单元附加的磁场与由被选行的写入字线对被选存储单元附加的磁场相互增强。反之，在非被选行的存储单元中，由被选行的写入字线及该非被选行的源线所分别附加的对应磁场则互相抵消。

其结果是，与实施方式3变形例3相同，可以在数据写入时通过降低消耗电力及写入字线电流密度提高可靠性并抑制对相邻单元产生的磁场噪声。

此外，通过采用与其它存储单元行对应的多条源线SL形成数据写入电流Ip的回程通路，可以对流经各源线SL的回程电流的电平进行抑制，使之不能在对应的非被选行存储单元内错误地写入数据。

此外虽然图32例示为各写入字线WWL的写入字线耦合开关被耦合在与各相邻行的源线之间的构成，但写入字线耦合开关也可以配置在与其它任意源线SL之间。

实施方式4

在实施方式4下，对降低采用虚存储单元的数据读出消耗电力的构成作说明。

图33表示存储器阵列10及其外围电路在实施方式4下的构成。图33主要表示与数据读出相关的构成。

参见图33，在存储器阵列10中，读出字线RWL及写入字线WWL分别对应于各存储单元行配置，位线BL及/BL对应于各存储单元列配置。在对应的读出字线RWL被活性化的场合下，各存储单元MC在存取晶体管ATR通路时被电耦合在对应的位线BL与接地电压VSS之间。

图33有代表性地示出了与第1行、第2行、第1、2、3、m列对应的写入字线WWL1、WWL2，读出字线RWL1、RWL2，位线BL1、BL2、BL3、BLm以及与此对应的存储单元的一部分。

在与存储器阵列10相邻的区域内，沿着与读出字线RWL及写入字线WWL相同的方向配置构成数据总线偶的数据总线DB及/DB。

列选择门电路CSG1～CSGm分别对应于存储单元列配置。各列选择门电路CSG在对应的列选择线CSL活性化时通路，把所对应的位线BL及/BL分别电耦合到数据总线DB及/DB上。其结果是，在数据读出时，被选存储单元在数据总线DB与接地电压VSS之间电耦合。

此外，有m个虚存储单元DMC分别对应于存储单元列配置。由于各虚存储单元DMC的构成与图8所示相同，所以不再重复详细说明。虚存取晶体管ATRd在对应的列选择线CSL活性化后通路。虚存取晶体管ATRd通路后的虚存储单元被活性化，在数据总线/DB与接地电压VSS之间电耦合。

因此，在数据读出时，只有与被选列对应的虚存储单元DMC被活性化。其结果是，由于在非被选列所对应的位线/BL中不产生充放电电流，因而可以实现数据读出动作中的低耗电性。

数据读出电路56r对与被选存储单元电耦合的数据总线DB及与虚存储单元DMC电耦合的数据总线/DB的电压差进行检测，生成读出数据DOUT。

参见图34，数据读出电路56r除了图9所示的数据读出电路53r的构成之外，还包括驱动晶体管DTa及DTb，由于其它部分的构成与数据读出电路56r相同，因而不再重复详细说明。

驱动晶体管DTa及DTb被分别电耦合在电源电压VDD与数据总线DB及/DB之间。驱动晶体管DTa及DTb根据在数据读出时被活性化至L电平的控制信号/RE通、断。因此在数据读出时，数据总线DB及/DB各自通过电源电压VDD驱动。

参见图35，在数据读出前，位线BL、/BL及数据总线DB、/DB被充电至接地电压VSS。此外，在各存储单元中，存取晶体管ATR的源极侧电压被固定到接地电压VSS上。

在时刻t0下数据读出动作开始，与被选存储单元对应的读出字线RWLi及列选择线CSLj被活性化。与此对应，被选存储单元及被选列所对应的虚存储单元被分别电耦合到数据总线DB及/DB与接地电压VSS之间。

因此，传感电流(数据读出电流)在由数据读出电路56r在电源电压VDD下驱动的数据总线DB及/DB与分别通过被选存储单元及虚存储单元DMC被电耦合的接地电压VSS之间流通。

其结果是，在位线BL、/BL及数据总线DB、/DB上产生与被电耦合的存储单元或虚存储单元的电阻值对应的电压变化。因此与实施方式1变形例2的场合相同，在规定时刻t1下，通过根据触发脉冲Фr对数据总线DB及/DB的电压差的检测与放大，可以读出被选存储单元的存储数据。

因此，可以在抑制虚存储单元中的消耗电力的同时，实施具有较大信号裕度的数据读出。此外，由于在电源电压下驱动位线BL、/BL及数据总线DB、/DB，因此数据总线DB及/DB所收敛的电压各不相同。因此，通过对这些对应收敛电压的比较，即把触发脉冲Фr的活性化定时设定到数据总线DB及/DB的电压收敛之后，则可以进一步稳定数据的读出。

为能利用虚存储单元DMC正确实施数据读出，在设计数据总线DB、/DB、位线BL、/BL时，有必要使在数据读出电路56r与接地电压VSS之间形成的包括被选存储单元的第1电流通路与包括虚存储单元DMC的第2电流通路的电阻值相同。

实施方式4变形例1

实施方式4变形例1介绍折叠型位线构成下虚存储单元的配置。

参见图36，在实施方式4变形例1下的构成中，各位线BL及/BL基于折叠型位线构成配置。在各存储单元列中，每行的存储单元MC被设置在位线BL及/BL中的一方与接地电压VSS之间。具体地说，奇数行存储单元被设置在位线BL与接地电压VSS之间，偶数行存储单元被设置在位线/BL与接地电压VSS之间。

各存储单元列配置2个虚存储单元DMC。在各存储单元列中，2个虚存储单元被分别电耦合到位线BL及/BL与接地电压VSS之间。

列选择门电路CSG与各存储单元列对应设置，根据列选择线CSL通、断，被选列所对应的位线BL及/BL与数据总线DB及/DB电耦合。

此外，虚列选择门电路CSGd1～CSGdm分别对应于存储单元列配置。虚列选择门电路CSGd1包括：用于输出控制信号RA0与列选择线CSL1电压电平的AND逻辑演算结果的逻辑门电路LG1、输出控制信号/RA0与列选择线CSL1电压电平的AND逻辑演算结果的逻辑门电路LG2。

在选择奇数行场合下，控制信号RA0被设定为H电平，在选择偶数行场合下，被设定为L电平。控制信号/RA0具有与控制信号RA0相反的信号电平，在选择偶数行的场合下，被设定为H电平。

与位线/BL1对应的虚存储单元中的虚存取晶体管ATRd在逻辑门电路LG1的输出被设定为H电平时通路。另一方面，与位线BL1对应的虚存储单元中的虚存取晶体管ATRd在逻辑门电路LG2的输出被设定为H电平时通路。

其它的虚列选择门电路CSGd2～CSGdm也具有相同的构成。

在选择对应存储单元列的场合下，当选择奇数列时，各虚列选择门电路CSGd1～CSGdm使被设置在对应的位线/BL与接地电压VSS之间的虚存储单元活性化，当选择偶数列时，使被设置在对应的位线BL与接地电压VSS之间的虚存储单元活性化。因此，只使被选存储单元列中的虚存储单元被活性化。

其结果是，当选择了奇数行时，被选存储单元被电耦合在数据总线DB与接地电压VSS之间，而被选虚存储单元DMC被电耦合在数据总线/DB与接地电压VSS之间。

当选择了偶数行时，被选存储单元被电耦合在数据总线/DB与接地电压VSS之间，而被选虚存储单元DMC被电耦合在数据总线DB与接地电压VSS之间。数据读出电路56r基于数据总线DB及/DB电压与实施方式4同样生成读出数据DOUT。

通过上述构成，可以在抑制虚存储单元的消耗电力的同时，实施基于具有较高耐电噪音性能的折叠型位线构成的数据读出。

此外，即使在实施方式4及其变形例1下，也可以与实施方式1相同，在对数据总线DB及/DB预充电至电源电压VDD后，在数据读出时，将数据总线DB及/DB与电源电压VDD断离，实施数据读出。在这种场合下，在图3所示的数据读出电路51r中具有与数据总线/DB以及数据总线DB所对应的预充电晶体管PTa及传输门电路TGa同样配置构成的数据读出电路可以代替图33及图36中的数据读出电路56r。在这种构成的场合下，在数据读出时，与虚存储单元DMC电耦合的数据总线/DB的电压变化速度为图4所示的存储数据电平为H电平场合下数据总线DB的电压变化速度与存储数据电平为L电平场合下数据总线DB的电压变化速度的中间速度。因此在规定的定时下，通过对数据总线DB与/DB的电压比较，可以实施与实施方式1相同的数据读出。

实施方式4变形例2

在实施方式4变形例2中，介绍开放型位线构成下的虚存储单元的配置。

参见图37，在实施方式4变形例2的构成下，存储器阵列10的构成与图11所示构成相同，被分为2个存储器组MTa及MTb。在存储器组MTa中，读出字线RWL1a，RWL2a，……及写入字线WWL1a，WWL2a，……分别与存储单元行对应配置。同样，在存储器组MTb中，读出字线RWL1b，RWL2b，……及写入字线WWL1b，WWL2b，……分别与存储单元行对应配置。各存储单元MC在对应的读出字线RWL被活性化的场合下，在存取晶体管ATR通路后，被电耦合到对应位线BL与接地电压VSS之间。

在存储器组MTa及MTb的任意一方中，指定了一个被选存储单元所属的被选行后，在数据读出时与被选行对应的读出字线RWL被活性化。另一方面，存储器组MTa及MTb共享列选择线CSL，被选列所对应的1条列选择线CSL被有选择地活性化至H电平。

在所选择的存储单元属于存储单元组MTa的场合下，控制信号RAx被设定到H电平，控制信号/RAx被设定到L电平。反之，在所选择的存储单元属于存储单元组MTb的场合下，控制信号/RAx被设定到H电平。

分别与存储单元列对应的相同数量的位线基于所谓开放型位线构成被配置到各存储器组MTa及MTb中。在图37中，被配置到存储器组MTa内的位线用BL1，BL2，……表示，被配置到存储器组MTb内的位线用/BL1，/BL2，……表示。

多个虚存储单元DMC以形成1个虚行的方式被配置在各存储器组MTa及MTb中。被配置在存储器组MTa内的多个虚存储单元被分别设置到位线BL1～BLm与接地电压VSS之间。同样，被配置在存储器组MTb内的多个虚存储单元被分别设置到位线/BL1～/BLm与接地电压VSS之间。

在存储器组MTa中，列选择门电路CSG1a，CSG2a，……被分别配置在数据总线DB与位线BL1，BL2，……之间，根据所对应的列选择线CSL通、断。同样，在存储器组MTb中，列选择门电路CSG1b，CSG2b，……被分别配置在数据总线/DB与位线/BL1，/BL2，……之间，根据所对应的列选择线CSL通、断。

因此，选择列所对应的位线BL(存储器组MTa)及/BL(存储器组MTb)被分别与数据总线DB及/DB电耦合。

此外虚列选择门电路CSGd1a，CSGd2a，……在存储器组MTa中分别对应于存储单元列配置，虚列选择门电路CSGd1b，CSGd2b，……在存储器组MTb中分别对应于存储单元列配置。

虚列选择门电路CSGd1a由用于输出对应的列选择线CSL1及控制信号RAx电压电平的AND逻辑演算结果的逻辑门电路构成。在其它存储单元列中对应配置的虚列选择门电路CSGd2a，……也以同方式构成。

另一方面，虚列选择门电路CSGd1b由用于输出对应的列选择线CSL1及控制信号/RAx电压电平的AND逻辑演算结果的逻辑门电路构成。在其它存储单元列中对应配置的虚列选择门电路CSGd2b，……也以同方式构成。

与存储器组MTa对应的各虚列选择门电路在对应的存储单元列被选择的场合下，在存储器组MTa被选择时，使设置在对应的位线BL与接地电压VSS之间的虚存储单元活性化。

同样，与存储器组MTb对应的各虚列选择门电路在对应的存储单元列被选择的场合下，在存储器组MTb被选择时，使设置在对应的位线/BL与接地电压VSS之间的虚存储单元活性化。因此，只有被选存储器组的被选存储单元列所对应的虚存储单元被活性化。

其结果是，当存储器组MTa被选择时，被选存储单元被电耦合在数据总线DB与接地电压VSS之间，另一方面，被选虚存储单元DMC被电耦合在数据总线/DB与接地电压VSS之间。

当存储器组MTb被选择时，被选存储单元被电耦合在数据总线/DB与接地电压VSS之间，另一方面，被选虚存储单元DMC被电耦合在数据总线DB与接地电压VSS之间。数据读出电路56r基于数据总线DB及/DB电压，以与实施方式4同样的方式生成读出数据DOUT。

通过上述构成，可以在抑制虚存储单元的消耗电力的同时实施基于开放型位线构成的数据读出。

实施方式4变形例3

实施方式4变形例3介绍实施方式4变形例2与实施方式1的组合构成。

参见图38，实施方式4变形例3下的构成与图37所示的构成相比有以下不同：在各存储器组MTa及MTb中，都配置与各存储单元列对应的源线SL。各存储单元MC及虚存储单元DMC被设置在对应的位线BL与源线SL之间。

此外，与实施方式1变形例1相同的位线驱动门电路BCSGb及源线驱动门电路SCSGb分别相对各位线BL与各源线SL配置。与此对应，设置了图9所示的数据读出电路53r，取代数据读出电路56r。

在上述构成下，除了实施方式4变形例2下的构成所具有的效果外，还可以达到实施方式1中说明的低耗电及提高数据读出裕度的目的。

此外，还可以配置图2所示的位线驱动门电路BCSGa及源线驱动门电路SCSGa，取代位线驱动门电路BCSGb及源线驱动门电路SCSGb。

此外对于实施方式4及其变形例1的构成，还可以进一步配置源线SL、位线选择门电路BCSGa或BCSGb及源线选择门电路SCSGa或SCSGb，以进一步得到与实施方式1相同的效果。

此外如实施方式1所示，在数据读出时在接地电压VSS下驱动源线SL的构成中，在实施数据读出时，也可以在电源电压VDD下驱动数据总线DB，主动提供传感电流(数据读出电流)。

同样，如实施方式1变形例及实施方式2、3、4及其变形例所示，在数据读出时在电源电压VDD下驱动源线SL的构成中，在实施数据读出时，也可以在接地电压VSS下驱动数据总线DB，主动提供传感电流(数据读出电流)。

Claims

1.一种薄膜磁体存储装置，包括以下部分：

多个存储单元，电阻值根据在附加磁场下写入的存储数据电平而变化；

多条第1数据线，各条线按照上述多个存储单元对应的一定区间设置，用于在读出数据时读出上述存储数据电平；

多条源线，分别与上述多条第1数据线对应配置，各源线在读出上述数据时通过从属于上述对应的一定区间的存储单元中选择出的一个与上述多条第1数据线中对应的1条实现电耦合；

多个第1数据线选择部，分别与上述多条第1数据线对应配置，

各上述第1数据线选择部，在读出上述数据之前对上述多条第1数据线中对应的1条预充电至第1电压，同时在读出上述数据时，使上述对应的1条第1数据线与上述第1电压电断离；

多个源线选择部，分别与上述多条源线对应配置，

各上述源线选择部包括：

源线预充电部，用于在读出上述数据之前对上述多条源线中对应的1条预充电至第2电压；

源线驱动部，用于在读出上述数据时使上述对应的1条源线与第3电压产生电耦合。

2.权利要求1记载的薄膜磁体存储装置，其中，

上述第1及第2电压为同一电压。

3.权利要求1记载的薄膜磁体存储装置，其中，

各上述存储单元，具有随着两端附加电压的增加，难以出现根据上述存储数据电平不同所产生的电阻值差异的特性，

上述第1及第2电压为同一电压，

各上述源线驱动部具有第1电流开关部，用于在上述对应的1条源线与上述第3电压之间形成规定通过电流量的通路，并在上述对应的1条源线中对上述数据读出时的电压变化速度进行调整。

4.权利要求3记载的薄膜磁体存储装置，其中，

各上述源线预充电部具有第2电流开关部，在上述对应的1条源线与上述第2电压之间进行电耦合，

上述第1电流开关部的上述通过电流量小于上述第2电流开关部的通过电流量。

5.权利要求1记载的薄膜磁体存储装置，其中，

上述多个存储单元以矩阵方式配置，

上述多条第1数据线分别对应于存储单元列设置，

各上述第1数据线选择部，在对应的存储单元列被选为数据读出对象的场合下使上述对应的1条第1数据线与上述第1电压电断离，

非被选存储单元列所对应的其余第1数据线保持在上述第1电压。

6.权利要求1记载的薄膜磁体存储装置，其中，

上述多个存储单元以矩阵方式配置，

上述多条源线分别对应于存储单元列设置，

上述源线驱动部，在对应的存储单元列被选为数据读出对象的场合下使上述对应的1条源线与上述第3电压电耦合，

非被选存储单元列所对应的其余源线保持在上述第2电压。

7.权利要求1记载的薄膜磁体存储装置，还包括以下部分：

第2数据线，传送用于与被选为上述数据读出对象的存储单元所对应的从上述多条第1数据线中被选出的1条的电压进行比较的参照电压；

数据读出电路，用于对上述选出的第1数据线及上述第2数据线的电压差进行检测放大；

虚存储单元，具有分别与上述存储数据电平对应的各上述存储单元的上述电阻值的中间电阻值；

虚源线，与上述第2数据线对应配置，在上述数据读出时通过上述虚存储单元与上述第2数据线电耦合；

与上述第2数据线对应的第2数据线选择部；

与上述虚源线对应的虚源线选择部；其中，

上述第2数据线选择部，在读出上述数据之前把上述第2数据线预充电至上述第1电压，同时在读出上述数据时使上述第2数据线与上述第1电压电断离，

上述虚源线选择部包括：

虚源线预充电部，用于在读出上述数据之前把上述虚源线预充电至上述第2电压；

虚源线驱动部，用于在读出上述数据时使上述虚源线与上述第3电压电耦合。

8.一种薄膜磁体存储装置，包括以下部分：

用于存储数据的存储单元，

上述存储单元包括：

根据存储数据电平改变电阻值的磁性存储部，

上述磁性存储部具有：

第1磁体层，用于保持所固定的规定磁化方向，

第2磁体层，保持根据用于附加沿难于磁化轴方向磁场的第1数据写入磁场及用于附加沿易于磁化轴方向磁场的第2数据写入磁场的组合写入的磁化方向；

第1信号线，用于使发生上述第1数据写入磁场的第1数据写入电流流通；

第2信号线，用于使发生上述第2数据写入磁场的第2数据写入电流流通；

在写入数据时，上述第1数据写入电流的供应先于上述第2数据写入电流的供应。

9.权利要求8记载的薄膜磁体存储装置，其中，

上述第2信号线在数据读出时使用于从上述磁性存储部中通过的数据读出电流流通，

在上述第2信号线中，从数据读出动作开始到上述数据读出电流开始流通的时间短于从数据写入动作开始到上述第2数据写入电流开始流通的时间。

10.权利要求8记载的薄膜磁体存储装置，还包括以下部分：

第3信号线，用于在读出上述数据时通过上述存储单元与上述第2信号线电耦合；

第1信号线选择部，用于对上述第2信号线的电压进行控制；

第2信号线选择部，用于对上述第3信号线的电压进行控制；

上述第1信号线选择部，在读出上述数据之前把上述第2信号线预充电至第1电压，同时在读出上述数据时使上述第2信号线与上述第1电压电断离，

上述第2信号线选择部包括：

预充电部，用于在读出上述数据之前把上述第3信号线预充电至第2电压；

信号线驱动部，用于在读出上述数据时使上述第3信号线与第3电压电耦合。

11.一种薄膜磁体存储装置，包括以下部分：

多个存储单元，按矩阵方式配置，

上述多个存储单元各包括

根据通过第1及第2数据写入磁场的组合写入的存储数据电平而改变电阻值的磁性存储部；

多个写入字线，分别与上述多个存储单元行对应配置，在写入数据时被有选择地活性化，使用于产生上述第1数据写入磁场的第1数据写入电流流过；

多条位线，分别与上述多个存储单元列对应配置；

多条源线，分别与上述列对应配置，各个都配置成在与上述多条位线中对应的1条之间夹对应的属于上述列的存储单元；

多个耦合开关，分别与上述列对应配置，用于在写入数据时使上述多条源线及位线中与列选择结果对应的每条的同端之间电耦合；

数据写入电路，用于在上述数据写入时提供产生上述第2数据写入磁场的第2数据写入电流，

上述数据写入电路，使与上述列选择结果对应的每条源线及位线的另一端分别根据上述存储数据电平与第1及第2电压的各方耦合。

12.一种薄膜磁体存储装置，包括以下部分：

多个存储单元，按矩阵方式配置，

上述多个存储单元各包括

多条写入字线，分别与上述多个存储单元行对应配置，在写入数据时为使产生上述第1数据写入磁场的第1数据写入电流流过而被有选择地活性化；

多条源线，分别与上述行对应配置，使每个的一端与第1电压耦合；

多条位线，分别与上述多个存储单元列对应配置，根据列选择结果有选择地接收用于在上述数据写入时产生上述第2数据写入磁场的第2数据写入电流；

字线驱动器，用于在写入上述数据时将上述多条写入字线中被活性化的1条的一端与第2电压耦合；

上述第1数据写入电流，从由上述被活性化的写入字线及上述多条源线中的与上述被活性化的写入字线在另一端之间电耦合的至少1条所构成的电流路中流过。

13.一种薄膜磁体存储装置，包括以下部分：

多个存储单元，按矩阵方式配置，

上述多个存储单元各包括

磁性存储部，根据通过第1及第2数据写入磁场的组合写入的存储数据电平而改变电阻值，

存取部，与上述磁性存储部串联耦合，在读出数据时有选择地接通，在使数据读出电流通过的同时，在数据写入时断开；

多条读出字线，分别与上述存储单元行对应配置，在读出数据时根据行选择结果使上述存取部接通；

多条写入字线，分别与上述行对应配置，在写入数据时为使产生上述第1数据写入磁场的第1数据写入电流流过而被有选择地活性化；

多条位线，分别与上述多个存储单元列对应配置，各位线都通过上述存储单元与上述多条写入字线进行电耦合；

字线驱动器，在写入上述数据时为使上述第1数据写入电流流过，使上述多条写入字线中被活性化的1条的一端与第1电压耦合，同时把其余的写入字线设为第2电压；

耦合开关，在各上述写入字线与其它的属于上述行的多条上述写入字线的每条之间进行耦合，在被耦合的2条写入字线中的任意1条被活性化的场合下开通；

数据读出电路，在读出数据时对上述多条位线中的与上述列选择结果对应的1条提供数据读出电流，同时基于与上述列选择结果对应的1条位线的电压变化实施数据读出；

上述字线驱动器在读出上述数据时将各上述写入字线设定为规定电压。

14.一种薄膜磁体存储装置，包括以下部分：

多个存储单元，按矩阵方式配置，

上述多个存储单元各包括

磁性存储部，根据所写入的存储数据电平改变电阻值，

存取部，用于在数据读出时有选择地开通，使数据读出电流流过；

多条数据线，分别与上述多个存储单元列对应设置，在数据读出时有选择地接收上述数据读出电流；

多个参照电压生成部，分别与上述列对应配置，每个在读出上述数据时根据列选择结果被有选择地活性化，生成用于与上述多条数据线中对应的1条的电压进行比较的参照电压；

各上述存储单元被耦合在上述多条数据线中对应的1条与规定电压之间。

15.权利要求14记载的薄膜磁体存储装置，其中，

还包括虚数据线，分别与上述列对应配置，在读出上述数据时，当对应的上述列被选为数据读出对象的场合下，接收上述数据读出电流，

各上述参照电压生成部包括：

虚电阻器，具有与各上述存储单元的上述存储数据电平分别对应的上述电阻值的中间电阻值；

虚存储单元，具有在上述对应的1条数据线及上述规定电压之间与上述虚电阻器串联电耦合，在对应的上述列被选择的场合下开通的虚存取部；

虚选择部，用于在对应的上述列被选择为数据读出对象的场合下，使上述虚存取部开通。