CN109584923A - 感应电路及其内存宏码 - Google Patents

感应电路及其内存宏码 Download PDF

Info

Publication number
CN109584923A
CN109584923A CN201810789785.3A CN201810789785A CN109584923A CN 109584923 A CN109584923 A CN 109584923A CN 201810789785 A CN201810789785 A CN 201810789785A CN 109584923 A CN109584923 A CN 109584923A
Authority
CN
China
Prior art keywords
voltage
induction end
ground terminal
sensor circuit
storage unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810789785.3A
Other languages
English (en)
Other versions
CN109584923B (zh
Inventor
李岳陞
李豪哲
王康隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wingstone Co Ltd
Original Assignee
Wingstone Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wingstone Co Ltd filed Critical Wingstone Co Ltd
Publication of CN109584923A publication Critical patent/CN109584923A/zh
Application granted granted Critical
Publication of CN109584923B publication Critical patent/CN109584923B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本发明提出一感应电路，其包括第一感应端、第二感应端、第二接地端，以及第二接地端。第一感应端通过一位线连接至内存宏码的晶体管的源极。第二感应端其通过一电阻存储装置至源线，电性连接至该内存宏码的晶体管的漏极，且不连续地连接至该接地电压。该第一接地端是当作第一感应端的电压的参考电压。该第二接地端是当作第二感应端的电压的参考电压。感应电路依据第一感应端以及第二感应端之间的电压差异输出一感应信号。

Description

感应电路及其内存宏码
技术领域
本发明涉及一种用于内存的感应电路，特别涉及一种用于高速且低功率的内存的感应电路。
背景技术
现今多种新推出的存储装置，带来更快的执行速度与低功率，取代市场上闪存。这些新兴存储装置主要类似电性可编程电阻，其电阻可依据被施加的电压与电流改变。举例来说，磁阻随机存取内存(magnetoresistive random access memory,MRAM)是通过改变一磁性隧道接面(magnetic tunnel junction,MTJ)中的磁矩方向来存储数据，其包括被一隧穿阻隔(tunneling barrier)分开的两磁性层。若该两层的磁矩方向相同，则该磁阻随机存取内存会呈现一低电阻态(低电阻态,LRS)；若该两层的磁矩方向相反，则该磁阻随机存取内存会呈现一高电阻态(high resistive state,HRS)。
同样地，其他电阻存储装置也具存储单元的不同阻抗态，也就是该低、高电阻态。
请参照图1，图1是一内存宏码中所使用的一晶体管以及一电阻存储装置示意图。一般来说，如图1所示，一存储单元包括至少一晶体管T以及一电阻R，其中一个晶体管以及一个电阻存储装置的结构也称作1T-1R单元。
在图1中，该晶体管T的一漏极通过该电阻存储装置R连接至一位线BL。该晶体管T的栅极连接至一字线WL，该晶体管T的源极连接至一源线SL。该晶体管T由所要的字线WL所选择，该字线WL则会开启该晶体管T以让该存储装置连接至该源线SL以及位线BL。
一般来说，该源线SL连接至一接地电压。该感应电路用于该存储单元且能检测该位线BL的电压以决定该存储装置的状态。
随着技术的发展，延伸的多样性以及装置电阻带来的不只是更长的读取时间，也使得更大的功率被花在耗时变多的数据线。因此，需要提出一种感应方法来达到高速且节能的感应。
在该实施例中，一种用于图1中该存储单元的感应方法是通过重复使用位线BL的读取电流，以在该源线SL上产生一不同的电压摆动。该位线BL的电压以及该源线SL的电压被结合用于一更大的感应信号。为获同样的信号大小余量，位线BL上需要有较小的电压摆动，以达到减少读取时间与功率的目的。
发明内容
本发明提出一感应电路，该感应电路电性连接至一存储单元。该存储单元包括一晶体管以及一电阻存储装置。该感应电路包括一第一感应端，其通过连至一位线的该电阻存储装置至一位线，电性连接至该晶体管的一漏极，其中，该第一感应端不连续地连接至一预充电电压；一第二感应端，其通过一源线电性连接至该晶体管的一源极，其中，该第二感应端不连续地连接至该接地电压；一第一接地端，其连接至一参考位线以及当作该第一感应端的一电压的一参考电压；以及一第二接地端，其连接至一参考源线以及当作该第二感应端的一电压的一参考电压。该感应电路针对该第二感应端以及该第二接地端之间的该电压差异，依据该第一感应端以及该第一接地端之间的一电压差异，输出一感应信号。当该感应电路在一初始状态时，该第一感应端以及该第一接地端被连接至一预充电电压，且该第二感应端与该第二接地端被连接至该接地电压。在信号发展期间，该第一感应端、该第二感应端、该第一接地端以及该第二接地端是被浮接的。
本发明提出一内存宏码，其包括一主控制模块；一输入输出驱动器；一存储单元数组，其包括多个存储单元，每一存储单元包括一晶体管以及一电阻存储装置；一X轴译码器，其电性连接至该主控制模块，以接收至少一X轴方向控制信号；一Y轴多工器，其电性连接至该主控制模块，以接收至少一Y轴方向控制信号；以及一读取/写入电路，其包括多个感应电路，其中，该读取/写入电路通过该Y轴多工器电性连接至该存储单元数组，并电性连接至该输入输出驱动器。该感应电路是电性连接至一存储单元，该感应电路包括：一第一感应端，其通过连至一位线的该电阻存储装置，电性连接至该晶体管的一漏极，且不连续地连接至一预充电电压；一第二感应端，其通过一源线电性连接至该晶体管的一源极，且不连续地连接至一参考电压；一第一接地端，当作该第一感应端的一电压的一参考；以及一第二接地端，当作该第二感应端的一电压的一参考。该感应电路针对该第二感应端以及该第二接地端之间的该电压差异，依据该第一感应端以及该第一接地端之间的一电压差异，输出一感应信号。当该感应电路在一初始状态时，该第一感应端以及该第一接地端被连接至一预充电电压，而该第二感应端以及该第二接地端被连接至该接地电压。在信号发展期间，该第一感应端、该第二感应端、该第一接地端以及该第二接地端是被浮接的。
承上，本发明的感应电路使用了两个浮接输入端以及两个参考端(总共四个电压端)来检测该存储单元的高电阻态的电阻以及该低电阻态的电阻，以提升读取速度并降低功率。更进一步地，本发明的该感应电路也能减少读取期间的电压，以减少干扰。上述实施例可参照为双数据线(dual-data line,DDL)方法。
为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本发明加以限制。
附图说明
图1是包括一存储装置中使用的一晶体管以及一电阻存储装置的一存储单元的示意图。
图2是本发明一实施例的一存储装置示意图。
图3是本发明一实施例的一感应电路示意图。
图4是本发明该实施例与传统的读取操作期间的波形示意图。
图5A～图5B是本发明在图4中的读取波形的等式清单。
图6A～图6D是本发明一实施例的一感应放大器示意图。
图7是本发明一实施例将一感应余量当作时间函数的一仿真结果。
图8是本发明一实施例将该感应余量当作R比值函数的一仿真结果。
图9是本发明一实施例将该双数据线感应电路的该感应时间当作R比值函数的一仿真结果。
图10是本发明一实施例将该双数据线感应电路的该感应功率当作R比值函数的一仿真结果。
图11是本发明一实施例将该双数据线感应电路的该感应良率当作BL发送时间函数的一仿真结果。
具体实施方式
以上所公开的内容仅为本发明的优选可行实施例，并非因此局限本发明的权利要求的保护范围，故凡运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的权利要求的保护范围内。
请参照图2与图3，图2是本发明一实施例的一存储宏码示意图，而图3是本发明一实施例的一感应电路示意图。
请参照图2，一存储装置1包括一主控制模块10，一X轴译码器12，一输入输出驱动器13，一读取/写入电路14，一Y轴多工器15，以及一存储单元数组16。在该实施例中，该存储单元数组16包括多个存储单元160。在该实施例中，该读取/写入电路14包括多个感应电路140a以及多个写入驱动器(无图标)。每一感应电路140a以及每一写入驱动器(无图标)分别通过该Y轴多工器15电性连接至至少一存储单元160。该X轴译码器12电性连接至该主控制模块10，以接收至少一X轴方向控制信号，来选择至少一该存储单元160。该Y轴多工器15电性连接至该主控制模块10，以接收至少一Y轴方向控制信号，来对至少一存储单元160读取或写入。
请参照图3，该感应电路140a是一感应放大器，其包括一第一感应端P+、一第二感应端P-、一第一接地端N+以及一第二接地端N-。在该实施例中，该感应电路140a电性连接至一存储单元160。该存储单元160包括，通过一位线以及一源线，一晶体管T1以及一电阻存储装置R1。该第一感应端P+电性连接至该晶体管T1的一漏极，通过该位线BL，以及该电阻存储装置，且该第二感应端P-通过该源线SL电性连接至该晶体管T1的一源极。该晶体管T1的该栅极电性连接至一字线WL。在该实施例中，该多个字线WL是由该X轴译码器12所选择。
在上述实施例中，该源线SL与该参考源线REFSL连接至该接地电压，且不连接至该感应放大器的输入端。在本实施例中，该第一接地端N+被当作一参考，连接至该参考位线REFBL，亦即该感应电路140a能检测该第一感应端P+与该第一接地端N+之间的电压，以观测该位线之间的电压VBL-VREFBL。该第二接地端N-被当作一参考，连接至该参考源线REFSL，亦即该感应电路140a能检测该第二感应端P-与该第二接地端N-之间的电压，以观测该源线之间的电压VSL-VREFSL。该放大器会检测该第一感应端P+与该第一接地端N+，相较于该第二感应端P-与该第二接地端N-之间的电压差异，也就是VBL-VSL-VREFBL+VREFSL。换言之，该第一感应端P+与该第二感应端P-的电压是可变而非接地的。
请参照图4，该图4的上半部是施加至该晶体管T1的该栅极的字线WL的波形。在该实施例中，该字线WL的波形是一梯形波。图4中间是传统与本发明中的该位线BL与该源线SL波形。该虚线是施加至该源线SL以及位线BL的一传统波形，亦即该存储单元的该传统源线SL连接至一接地电压。图4中间的实线部分是施加于本发明该实施例的该源线的电压波形，亦即本发明允许该源线SL与该位线BL的发展。图4的下半部是该感应余量，其是该位线BL与该参考位线REFBL之间的一电压差异，且相较于本发明中该源线SL与该参考源线REFSL，其被改善后能达到传统的一至两倍。
该感应电路140a中该源线SL在该读取操作期间并非一直接地，而是在一开始连接至一接地电压，然后当该位线BL开始发展时变为浮接状态。当决定出该字线WL电压，该位线VBL放电时的该读取电流会对该源线SL充电(与该传统情形中的流至接地不同，也就是不同于该源线连接至该接地电压的情形)，因此，相较于该位线BL上的电压摆动，于该源线SL上造成一相似但相反的电压摆动。该位线电压VBL与该源线电压VSL之间的电压差是施加至该感应放大器，而非施加电压VBL至该感应放大器。换言之，在该初始状态，该第一感应端P+连接至一预充电电压，而该第二感应端P-连接至该接地电压。在信号发展期间，该第一感应端P+与该第二感应端P-是浮接状态。依据该感应电路的该第一感应端P+与该第二感应端P-、该第一接地端N+的该参考电压、以及该第二接地端N-的该参考电压之间的电压差异，该感应电路140a输出该感应信号。
假如该存储单元是在一低电阻态，一较大的单元电流会对该位线BL进行一快速放电，对该源线SL进行一快速充电。相对地，一高电阻存储单元产生一小单元电流，因此该位线BL与该源线SL分别保持着接近电压VREAD以及该接地电压的状态。图4显示了该感应电路140a的读取操作期间的波形。通过再使用该单元读取电流，可产生一差分电压，摆动在该源线SL上，并且与原本的位线电压VBL相连接，以达到增大总余量的效果。在本实施例中，该源线SL与该位线BL都是不连续地连接至一固定电压，亦即一接地电压或是一参考电压，而该源线SL以及该位线BL都是浮接的。
以传统感应方法来说，该位线电压在以时间当作参数的函数中会基于一电阻电容乘积(RC)值放电，如图5A中等式(1)所示，此时该源线SL连接至该接地电压。传统电路的电压VM_CONV的读取余量可由图5A中的等式(2)表示，其中电压VM_CONV被定义为读取一HRS单元与一LRS单元之间的该位线电压差异VBL_CONV的一半。
在此实施例中，VREAD是用于预充电的一直流电压电平。CBL是该位线的一电容。CSL是该源线的一电容。RCELL是该存储单元的一电阻，RH是该高电阻态的电阻，而RL是该低电阻态的电阻。在此实施例中，该等式(1)与该等式(2)是一阶近似。
该位线的电压VBL与该源线电压VSL在此为一时间函数，分别由图5B中的等式(3)与等式(4)表示：
在此实施例中，VBL_DDL是该第一感应端P+的电压。VSL_DDL是该第二感应端P-的电压。VREAD是用于预充电的一直流电压电平。CBL是该位线的电容。RCELL是该存储单元的电阻，RH是该高电阻态的电阻，而RL是该低电阻态的电阻。CSL是该源线的电容。在该等式中，如图5B中的等式(7)所示：
CX＝(CBL*CSL)/(CBL+CSL) (7)
假设该位线电容CBL等于该源线电容CSL，该余量被定义为该位线电压VBL与该源线电压VSL之间电压差异的一半，如图5B的等式(5)所示。在此实施例中，本发明的该电压余量是VM_DDL。在此实施例中，该读取电压VREAD是一直流参考电压，被当作该预充电电压。换言之，依据该第一感应端P+与该第一接地端N+之间的该电压差异，相对于该第二感应端P-与该第二接地端N-之间的该电压差异，该感应电路140a的一输出端OUT的一感应信号被输出至该输入输出驱动器13。在该实施例中，该等式(3)与该等式(4)为一阶近似。
在此实施例中，VM_DDL是该第一感应端P+与该第二感应端P-之间的电压余量的一半。通过等式(2)与(5)的比较，可看出本发明的该感应电路140a达到与传统方法相同的余量只须耗费该位线电压VBL发展时间的一半。该位线BL的功率可由图5B中的等式(6)得到。在此实施例中，该等式(5)是一阶近似。
EREAD＝CBL*VREAD(VREAD-VBL) (6)
在此实施例中，依据该等式(6)，该功率能被降低一半。
请参照图6A、图6B、图6C以及图6D，图6A～图6D是本发明一实施例的一感应放大器示意图。
为使用该源线SL上额外的摆动电压，该感应电路140a需要能利用该位线与该源线之间的电压(VBL-VSL)。举例来说，图6A中的一对额外输入可以直接加在相同的感应电路140a。在图6B中，该感应电路140a能同时搭配降压(pull-down)与升压(pull-up)路径。在图6C中，另一方法是同时搭配来自该降压路径与该感应节点的输入。在图6D中，该位线电压VBL与该源线电压VSL可存储于一电容并当作一单一输入。
更进一步地，本发明所提出的方法也包括使用切换电容的偏移消除放大器或是余量扩大放大器，但本发明不被限制于此。
请参照图7～图11，图7是本发明一实施例将一感应余量当作时间函数的一仿真结果，图8是本发明一实施例将该感应余量当作R比值函数的一仿真结果，图9是本发明一实施例将该双数据线感应电路的该感应时间当作R比值函数的一仿真结果，图10是本发明一实施例将该双数据线感应电路的该感应功率当作R比值函数的一仿真结果，以及图11是本发明一实施例将该双数据线感应电路的该感应良率当作BL发送时间函数的一仿真结果。
请参照图7，一电压余量2VM(100mV)是当作一比较参考，而传统感应方法发展到此电压余量所需的时间是由tCONV_100mV表示。本发明的该感应电路在时间点tCONV_100mV能达到多出52％的余量(亦即152mV)。以相同余量来说，本发明的感应电路能减少44％的BL发送时间。
请参照图8，依据参数像是工艺、技术、材料，不同内存宏码在其高电阻态与低电阻态下具有不同电阻值(R值)、比值(R比值)。
本发明的感应电路在2、10、以及100的R比值下，分别达到69％、89％、以及91％的平均余量增幅。对于不同的LRS值：2k、10k、以及100k，可得到92％、88％、以及78％的余量增幅。
请参照图9，该感应时间是该余量到达100mV的时间。该DDL在所有情况下能达到一逼近50％的感应时间降幅。
请参照图10，该功率降幅逼近50％，且不会在不同情况下大幅变动。
请参照图11，当该感应时间增加时，两感应方法的良率都会增加。为了达到良率大于99.9％的规格，该传统感应方法需要0.9a.u.的感应时间，而本发明的感应电路在0.5a.u.的BL发展时间下达到相同效能。
承上所述，本发明的该感应电路使用两个浮接输入端以及两个参考端(总共四个电压端)来检测该存储单元的该高电阻态电阻与该低电阻态电阻，以增大该读取速度并降低功率。更进一步地，本发明的感应电路也会降低跨于该存储单元上的电压压力，以减低干扰。上述实施例为使用双数据线(dual-data line,DDL)的方式。
以上所公开的内容仅为本发明的优选可行实施例，并非因此局限本发明的权利要求的保护范围，故凡运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的权利要求的保护范围内。

Claims (11)

1.一种感应电路，该感应电路是电性连接至一存储单元，该存储单元包括一晶体管以及一电阻存储装置，其特征在于，该感应电路包括：
一第一感应端，其通过连至一位线的该电阻存储装置，电性连接至该晶体管的一漏极，其中，该第一感应端不连续地连接至一预充电电压；
一第二感应端，其通过一源线电性连接至该晶体管的一源极，其中，该第二感应端不连续地连接至该接地电压；
一第一接地端，其连接至一参考位线且当作该第一感应端的一电压的一参考电压；以及
一第二接地端，其连接至一参考源线且当作该第二感应端的一电压的一参考电压；
其中，当该感应电路在一初始状态时，该第一感应端以及该第一接地端被连接至一预充电电压，以及该第二感应端与该第二接地端被连接至该接地电压，在信号发展期间，该第一感应端、该第二感应端、该第一接地端以及该第二接地端是被浮接的；
其中，该感应电路针对该第二感应端以及该第二接地端之间的该电压差异，依据该第一感应端以及该第一接地端之间的一电压差异，输出一感应信号。
2.如权利要求1所述的感应电路，其特征在于，其中该第一感应端的电压是由下列一阶近似法中的等式得到：
其中，该VBL_DDL是该第一感应端的电压，VREAD是一直流电压源，CBL是该位线的一电容，CSL是该源线一电容，且CX＝(CBL*CSL)/(CBL+CSL)，以及RCELL是该存储单元的一电阻。
3.如权利要求2所述的感应电路，其特征在于，其中该感应端的电压是由以下等式得到：
其中，该VSL_DDL是该第二感应端的电压，VREAD是一直流电压源，CBL是该位线的一电容，CSL是该源线的一电容，CX＝(CBL*CSL)/(CBL+CSL)，RCELL是该存储单元的一电阻。
4.如权利要求1所述的感应电路，其特征在于，其中该存储单元的该晶体管的一栅极电性连接至一字线。
5.如权利要求1所述的感应电路，其特征在于，其中该感应电路是一放大器，其针对该第二感应端以及该第二接地端之间的该电压差异，计算该第一感应端以及该第一接地端之间的该电压差异。
6.一内存宏码，其特征在于，包括：
一主控制模块；
一输入输出驱动器；
一存储单元数组，其包括多个存储单元，每一存储单元包括一晶体管以及一电阻存储装置；
一X轴译码器，其电性连接至该主控制模块，以接收至少一X轴方向控制信号；
一Y轴多工器，其电性连接至该主控制模块，以接收至少一Y轴方向控制信号；以及
一读取/写入电路，其包括多个感应电路，其中，该读取/写入电路通过该Y轴多工器电性连接至该存储单元数组，并电性连接至该输入输出驱动器；
其中，该感应电路电性连接至一存储单元，该感应电路包括：
一第一感应端，其通过连至一位线该电阻存储装置，电性连接至该晶体管的一漏极，且不连续地连接至一预充电电压；
一第二感应端，其通过一源线电性连接至该晶体管的一源极，且不连续地连接至一参考电压；
一第一接地端，当作该第一感应端的一电压的一参考；以及
一第二接地端，当作该第二感应端的一电压的一参考；
其中，当该感应电路在一初始状态时，该第一感应端以及该第一接地端被连接至一预充电电压，而该第二感应端以及该第二接地端被连接至该接地电压，在信号发展期间，该第一感应端、该第二感应端、该第一接地端以及该第二接地端是被浮接的；
其中，该感应电路针对该第二感应端以及该第二接地端之间的该电压差异，依据该第一感应端以及该第一接地端之间的一电压差异，输出一感应信号。
7.如权利要求6所述的内存宏码，其特征在于，其中该第一感应端的电压是通过下列等式得到：
其中，该VBL_DDL是该第一感应端的电压，VREAD是一直流电压源，CBL是该位线的一电容，CSL是该源线一电容，且CX＝(CBL*CSL)/(CBL+CSL)，以及RCELL是该存储单元的一电阻；
其中，该等式是一第一近似。
8.如权利要求7所述的内存宏码，其特征在于，其中该感应端的电压是由以下等式得到：
其中，该VSL_DDL是该第二感应端的电压，VREAD是一直流电压源，CBL是该位线的一电容，CSL是该源线的一电容，CX＝(CBL*CSL)/(CBL+CSL)，RCELL是该存储单元的一电阻；
其中，该等式是一第一近似。
9.如权利要求6所述的内存宏码，其特征在于，其中该存储单元的该晶体管的一栅极电性连接至一字线。
10.如权利要求6所述的内存宏码，其特征在于，其中该感应电路是一放大器，其针对该第二感应端以及该第二接地端之间的该电压差异，计算该第一感应端以及该第一接地端之间的该电压差异。
11.如权利要求6所述的内存宏码，其特征在于，其中该第一感应端以及该第一接地端初始是连接至该接地电压，而该第二感应端以及该第二接地端连接至该预充电电压，在信号发展期间，该第一感应端、该第二感应端、该第一接地端以及该第二接地端是被浮接的。
CN201810789785.3A 2017-09-28 2018-07-18 感应电路及其内存宏码 Active CN109584923B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/718,312 2017-09-28
US15/718,312 US10199100B1 (en) 2017-09-28 2017-09-28 Sensing circuit and memory using thereof

Publications (2)

Publication Number Publication Date
CN109584923A true CN109584923A (zh) 2019-04-05
CN109584923B CN109584923B (zh) 2023-05-30

Family

ID=65200174

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810789785.3A Active CN109584923B (zh) 2017-09-28 2018-07-18 感应电路及其内存宏码

Country Status (2)

Country Link
US (2) US10199100B1 (zh)
CN (1) CN109584923B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08180684A (ja) * 1994-12-28 1996-07-12 Hitachi Ltd 半導体集積回路装置
JPH09121037A (ja) * 1995-10-25 1997-05-06 Nec Corp 不揮発性半導体メモリ
CN1251683A (zh) * 1997-03-31 2000-04-26 英特尔公司 减小编程易变性的闪速存储器vds补偿技术
CN1385860A (zh) * 2001-05-16 2002-12-18 三菱电机株式会社 具有磁性隧道接合部的薄膜磁体存储装置
JP2006351064A (ja) * 2005-06-14 2006-12-28 Matsushita Electric Ind Co Ltd 電流または電圧測定回路、センス回路、および半導体不揮発性メモリ
US20110157966A1 (en) * 2009-12-30 2011-06-30 Hynix Semiconductor Inc. Nonvolatile memory device
CN103854693A (zh) * 2012-11-29 2014-06-11 台湾积体电路制造股份有限公司 磁阻式随机存取存储器（mram）差分位单元及其使用方法
US20140211549A1 (en) * 2013-01-30 2014-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Accommodating balance of bit line and source line resistances in magnetoresistive random access memory
US20150023100A1 (en) * 2013-07-18 2015-01-22 Sandisk Technologies Inc. Dynamic Regulation of Memory Array Source Line

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6845052B1 (en) 2003-05-30 2005-01-18 Macronix International Co., Ltd. Dual reference cell sensing scheme for non-volatile memory
US7286429B1 (en) 2006-04-24 2007-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. High speed sensing amplifier for an MRAM cell
TWI334604B (en) 2007-06-25 2010-12-11 Ind Tech Res Inst Sensing circuits of phase change memory
US9384790B2 (en) * 2012-07-30 2016-07-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Memory device with separately controlled sense amplifiers

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08180684A (ja) * 1994-12-28 1996-07-12 Hitachi Ltd 半導体集積回路装置
JPH09121037A (ja) * 1995-10-25 1997-05-06 Nec Corp 不揮発性半導体メモリ
CN1251683A (zh) * 1997-03-31 2000-04-26 英特尔公司 减小编程易变性的闪速存储器vds补偿技术
CN1385860A (zh) * 2001-05-16 2002-12-18 三菱电机株式会社 具有磁性隧道接合部的薄膜磁体存储装置
JP2006351064A (ja) * 2005-06-14 2006-12-28 Matsushita Electric Ind Co Ltd 電流または電圧測定回路、センス回路、および半導体不揮発性メモリ
US20110157966A1 (en) * 2009-12-30 2011-06-30 Hynix Semiconductor Inc. Nonvolatile memory device
CN103854693A (zh) * 2012-11-29 2014-06-11 台湾积体电路制造股份有限公司 磁阻式随机存取存储器（mram）差分位单元及其使用方法
US20140211549A1 (en) * 2013-01-30 2014-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Accommodating balance of bit line and source line resistances in magnetoresistive random access memory
US20150023100A1 (en) * 2013-07-18 2015-01-22 Sandisk Technologies Inc. Dynamic Regulation of Memory Array Source Line

Also Published As

Publication number Publication date
CN109584923B (zh) 2023-05-30
US10199100B1 (en) 2019-02-05
US10255976B1 (en) 2019-04-09
US20190108879A1 (en) 2019-04-11

Similar Documents

Publication Publication Date Title
CN103854693B (zh) 磁阻式随机存取存储器（mram）差分位单元及其使用方法
US20120026777A1 (en) Variable-resistance memory device
CN102054530A (zh) 存储器件和读取存储器件的方法
US20080056041A1 (en) Memory circuit
US9530476B2 (en) Memory device with shared read/write circuitry
US6356491B1 (en) Method and circuit for rapidly equilibrating paired digit lines of a memory device during testing
KR102256196B1 (ko) 판독 전압 부스트를 포함하는 메모리 회로
CN101178927B (zh) 应用于存储器的多稳态感测放大器
CN101276638B (zh) 具有铁电器件的半导体存储器器件及其更新方法
CN103971725A (zh) 基于电阻的随机存取存储器
CN101013599A (zh) 具有多个存储块的半导体存储装置
US20040100845A1 (en) Technique for sensing the state of a magneto-resistive random access memory
CN101506903A (zh) 测试静态随机存取存储器的方法
CN109584923A (zh) 感应电路及其内存宏码
US9076501B2 (en) Apparatuses and methods for reducing current leakage in a memory
KR101748063B1 (ko) 메모리 디바이스 내의 감지 증폭기용 셀프 타이머
CN110223725A (zh) 一种非易失性随机存储器数据读取电路、存储器及方法
CN102789807B (zh) 具有二极管在存储串列中的三维阵列存储器架构
US7542362B2 (en) Sense-amplifier circuit for a memory device with an open bit line architecture
CN111755044B (zh) 磁性存储器的读出电路及磁性存储器
CN102789802B (zh) 具有二阶段位线预充电的存储装置、偏压电路及感测方法
WO2019087769A1 (ja) 抵抗変化型メモリ装置の読み出し回路及びその読み出し方法
CN112542189B (zh) 磁性存储器及其编程控制方法、读取方法、磁性存储装置
US9318187B2 (en) Method and apparatus for sensing in a memory
CN114388019B (zh) 存储器的检测方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant