CN103854693A - 磁阻式随机存取存储器（mram）差分位单元及其使用方法 - Google Patents

磁阻式随机存取存储器（mram）差分位单元及其使用方法 Download PDF

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Abstract

本申请公开了一种MRAM位单元，包括连接至第一数据线的第一磁隧道结（MTJ）和连接至第二数据线的第二MTJ。MRAM位单元进一步包括第一晶体管，其具有连接至第一MTJ的第一端子和连接至第二MTJ的第二端子。MRAM位单元进一步包括第二晶体管，其具有连接至驱动线的第一端子和连接至第一MTJ的第二端子。MRAM位单元进一步包括第三晶体管，其具有连接至驱动线的第一端子和连接至第二MTJ的第二端子。本申请还描述了一种使用MRAM位单元的方法。本申请还公开了一种磁阻式随机存取存储器（MRAM）差分位单元及其使用方法。

Description

磁阻式随机存取存储器(MRAM)差分位单元及其使用方法
技术领域
本发明涉及半导体技术领域，更具体地，涉及磁阻式随机存取存储器（MRAM）差分位单元及其使用方法。
背景技术
磁阻式随机存取存储器（MRAM）使用磁隧道结（MTJ）存储数据。一个MTJ包括被介电层隔开的固定层和自由层。固定层和自由层的相对取向决定MTJ的电阻。如果固定层和自由层定以同一方向定向，则MTJ具有低电阻。如果固定层和自由层以相反的方向定向，则MTJ具有高电阻。由于固定层是固定的，所以由自由层来决定相对取向。通过使高电流流经MTJ来设置自由层的方向。电流的方向决定自由层的方向。
在现有方法中，第一MRAM位单元包括连接至位线和传输门晶体管的一个MTJ。传输门晶体管选择性地将MTJ与源线连接。为了在第一MRAM位单元上实施读取操作，形成用于比较的基准电压。形成该基准电压包括将额外的电路和复杂度引入至存储器阵列设计。
在现有方法中，第二MRAM位单元包括分别连接至位线和位线条（bitline bar）以及两个传输门晶体管的两个MTJ。两个晶体管中的每一个都选择性地将对应的MTJ连接至源线。两个传输门晶体管都足够稳健以处理对转动每一MTJ的自由层所必要的全部电流。传输门晶体管的尺寸是确定MRAM位单元的总尺寸的一个因素。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种磁阻式随机存取存储器（MRAM）位单元，包括：
第一磁隧道结（MTJ），连接至第一数据线；
第二MTJ，连接至第二数据线；
第一晶体管，具有连接至所述第一MTJ的第一端子和连接至所述第二MTJ的第二端子；
第二晶体管，具有连接至驱动线的第一端子和连接至所述第一MTJ的第二端子；以及
第三晶体管，具有连接至所述驱动线的第一端子和连接至所述第二MTJ的第二端子。
在可选实施例中，所述第一晶体管的栅极连接至所述第二晶体管的栅极、所述第三晶体管的栅极和控制线。
在可选实施例中，所述第二晶体管的第二端子连接至所述第一晶体管的第一端子。
在可选实施例中，所述第三晶体管的第二端子连接至所述第一晶体管的第二端子。
在可选实施例中，所述驱动线经由通过所述第二晶体管的第一路径和通过所述第三晶体管和所述第一晶体管的第二路径选择性地连接至所述第一MTJ。
在可选实施例中，所述驱动线经由通过所述第三晶体管的第一路径和通过所述第二晶体管和所述第一晶体管的第二路径选择性地连接至所述第二MTJ。
根据本发明的另一方面，还提供了一种磁阻式随机存取存储器（MRAM）位单元，包括：
第一磁隧道结（MTJ），连接至第一数据线；
第二MTJ，连接至第二数据线；以及
晶体管组件，被配置成选择性地将所述第一MTJ和所述第二MTJ连接至驱动线，所述晶体管组件包括：
用于将所述第一MTJ选择性地连接至所述驱动线的第一电路径；
用于将所述第一MTJ选择性地连接至所述驱动线的不同于所述第一电路径的第二电路径；
用于将所述第二MTJ选择性地连接至所述驱动线的第三电路径；以及
用于将所述第二MTJ选择性地连接至所述驱动线的不同于所述第三电路径的第四电路径。
在可选实施例中，传输门组件包括：第一晶体管，具有连接至控制线的栅极；第二晶体管，具有连接至所述控制线的栅极；以及，第三晶体管，具有连接至所述控制线的栅极。
在可选实施例中，所述第一电路径包括第一晶体管；所述第二电路径包括第二晶体管和第三晶体管；所述第三电路径包括所述第二晶体管；以及，所述第四电路径包括所述第一晶体管和所述第三晶体管。
根据本发明的又一方面，还提供了一种使用磁阻式随机存取存储器（MRAM）位单元的方法，所述方法包括：
将第一磁隧道结（MTJ）设置为第一阻态；
将第二MTJ设置为第二阻态；
提供第一信号至所述第一MTJ；
提供第二信号至所述第二MTJ；
使用晶体管组件将所述第一MTJ和所述第二MTJ选择性地连接至驱动线；以及
执行待命操作、读取操作或写入操作中的至少一个。
在可选实施例中，执行所述读取操作，所述读取操作包括：将所述第一信号和所述第二信号设置为预充电电压；将所述驱动线设置为基准电压；以及，将所述第一MTJ和所述第二MTJ连接至所述驱动线。
在可选实施例中，将所述第一MTJ和所述第二MTJ连接至所述驱动线包括：使用被设置为电源电压的控制线来激活所述晶体管组件。
在可选实施例中，所述方法进一步包括：从所述待命操作转变为所述读取操作，其中所述转变包括：使所述第一信号和所述第二信号保持在预充电电压；使所述驱动线上的电压降至基准电压；以及，使所述第一MTJ和所述第二MTJ连接至所述驱动线。
在可选实施例中，将所述第一MTJ和所述第二MTJ选择性地连接至所述驱动线包括：使用控制线激活所述晶体管组件。
在可选实施例中，如果执行所述待命操作，则将所述控制线设置为第一电压电平；如果执行所述读取操作，则将所述控制线设置为大于所述第一电压电平的第二电压电平；以及，如果执行所述写入操作，则将所述控制线设置为大于或等于所述第二电压电平的第三电压电平。
在可选实施例中，执行所述待命操作，所述待命操作包括：将所述第一信号、所述第二信号和所述驱动线设置为基准电压或者预充电电压；以及，使所述第一MTJ和所述第二MTJ与所述驱动线断开。
在可选实施例中，执行所述写入操作，所述写入操作包括：在第一写入周期期间使第一电流沿第一方向通过所述第一MTJ；在第二写入周期期间使第二电流沿与所述第一方向相反的第二方向通过所述第二MTJ。
在可选实施例中，所述写入操作进一步包括：在所述第一写入周期期间将所述源线设置为第一电压电平；以及，在所述第二写入周期期间将所述源线设置为不同于所述第一电压电平的第二电压电平。
在可选实施例中，所述写入操作进一步包括：在所述第一写入周期和所述第二写入周期期间维持所述第一信号的电压电平；以及，在所述第一写入周期和所述第二写入周期期间维持所述第二信号的电压电平。
在可选实施例中，将所述第一MTJ选择性地连接至所述驱动线包括：通过第一电路径将所述第一MTJ选择性地连接至所述驱动线；以及通过不同于所述第一电路径的第二电路径将所述第一MTJ选择性地连接至所述驱动线；以及，将所述第二MTJ选择性地连接至所述驱动线包括：通过第三电路径将所述第二MTJ选择性地连接至所述驱动线；以及通过不同于所述第三电路径的第四电路径将所述第二MTJ选择性地连接至所述驱动线。
在可选实施例中，所述方法还包括：对MRAM差分位单元的写入操作在两个写入周期期间执行，其中，从高阻态转换到低阻态的所述第一MTJ或所述第二MTJ在所述第一写入周期执行写入操作。
附图说明
通过实例示出了一个或多个实施例，但并不限于此，在附图部分的所有图中，相同的参考数字编号表示相同的元件。根据工业中的标准实践，各种部件没有按比例绘制并且仅用于说明的目的。实际上，为了清楚地论述，附图中各种部件的尺寸可以任意地增大或缩小。本发明的特征示出如下：
图1是根据一个或多个实施例的磁阻式随机存取存储器（MRAM）位单元的电路图；
图2是根据一个或多个实施例的使用MRAM位单元的方法的流程图；
图3是根据一个或多个实施例的用于MRAM位单元的数个操作的在MRAM位单元各个位置的电压值的表格；
图4是根据一个或多个实施例的用于MRAM位单元的数个操作的在MRAM位单元各个位置的电压值的表格；
图5是根据一个或多个实施例的包括MRAM位单元的存储电路的示意图；
图6是根据一个或多个实施例的MRAM位单元的电路图。
具体实施方式
本发明提供了许多不同的实施例或实例以实施本发明的不同特征。以下描述了部件和布置的具体实例以简化本发明。这些仅是实例而不用于限制。
图1是根据一个或多个实施例的磁阻式随机存取存储器（MRAM）位单元100的电路图。MRAM位单元100包括第一MTJ102和第二MTJ104。第一MTJ102连接至位线BL和传输门组件（pass gate assembly）105。第二MTJ连接至位线条BLB（bit line bar，反向位线）和传输门组件105。在一些实施例中，位线BL和位线条被称为数据线，因为位线和位线条将数据载入MRAM位单元100和从MRAM位单元100载出数据。设置传输门组件105以使源线SL与第一MTJ102和第二MTJ104电连接和断开。在一些实施例中，源线SL被称为驱动线，因为源线提供与位线BL和位线条BLB的电位差以驱动电流流经第一MTJ102和第二MTJ104。传输门组件105包括第一传输门晶体管106，其具有通过节点A连接至第一MTJ102的源极，通过节点B连接至第二MTJ104的漏极，以及连接至字线WL的栅极。在一些实施例中，字线WL被称为控制线，因为字线控制传输门组件105。传输门组件105进一步包括第二传输门晶体管108，其具有源极，连接至源线SL；漏极，通过节点A连接至第一MTJ102和连接至第一传输门晶体管106的源极；以及栅极，连接至字线WL和第一传输门晶体管106的栅极。传输门组件105进一步包括第三传输门晶体管110，其具有源极，连接至源线SL；漏极，通过节点B连接至第二MTJ104和连接至第一传输门晶体管106的漏极，以及栅极，连接至字线WL、第一传输门晶体管106和第二传输门晶体管108的栅极。第二传输门晶体管108的漏极连接至第一传输门晶体管106的源极。第三传输门晶体管110的漏极连接至第一传输门晶体管106的漏极。第二传输门晶体管108的源极和第三传输门晶体管110连接。MRAM位单元100还被称为三晶体管二结型（3T2J）MRAM差分位单元，因为该位单元包括三个晶体管和两个MTJ。在图1的实施例中，传输门组件105连接至第一MTJ102和第二MTJ104的固定层。传输门组件105连接至第一MTJ102和第二MTJ104的固定层被称为标准连接。在一些实施例中，传输门组件105连接至第一MTJ102和第二MTJ104的自由层。传输门组件105连接至第一MTJ102和第二MTJ104的自由层被称为反向连接。
第一MTJ102和第二MTJ104被配置成用以存储互补的数据。基于MTJ的电阻水平（resistance level）在MTJ中存储数据。电阻水平能够在低阻态（RL）和高阻态（RH）之间转换。在低阻态时，MTJ的固定层和自由层以同一方向定向。在高阻态时，固定层和自由层以相反的方向定向。在图1所描述的实施例中，第一MTJ102处于高阻态，如在第一MTJ中用相反指向的箭头所表示；而第二MTJ104处于低阻态，如在第二MTJ中用相同指向的箭头所表示。为简要起见，本文没有详细论述MTJ的结构。于2010年7月1日提交的申请号为12/828,593的美国专利申请中对MTJ的结构进行了更加详细的描述，其全部内容结合于此作为参考。
传输门组件105被配置成根据字线WL的逻辑状态选择性地使第一MTJ102和第二MTJ104中的每一个与源线SL电连接和断开。如果激活MRAM位单元100，则字线WL处在逻辑高态并且传输门105将源线SL电连接至第一MTJ102和第二MTJ104。
传输门组件105包括三个传输门晶体管106、108和110，它们中的每一个都具有连接至字线WL的栅极。传输门晶体管106、108和110是n型金属氧化物半导体（NMOS）晶体管。在一些实施例中，传输门晶体管106、108和110是不同类型的开关元件，诸如p型金属氧化物半导体（PMOS）、双极结型晶体管（BJT）、晶闸管或者其他合适的开关元件。
传输门晶体管106、108和110足够稳健以传导能够改变第一MTJ102和第二MTJ104的阻态的电流。传输门晶体管106、108和110中的每一个都具有基本相同的尺寸。在一些实施例中，传输门晶体管106、108和110中的至少一个的尺寸与传输门晶体管106、108和110中的至少另一个的尺寸不相同。
基于字线WL来激活传输门组件105。传输门晶体管106、108和110都包括电连接至字线WL的栅极。如果激活字线WL，则激活传输门晶体管106、108和110中的每一个。激活的传输门组件105提供了从源线SL至第一MTJ102和第二MTJ104中的每一个的两条电路径。从源线SL至第一MTJ102的第一电路径通过第二传输门晶体管108提供。从源线SL至第一MTJ102的第二电路径通过第三传输门晶体管110和第一传输门晶体管106提供。从源线SL至第二MTJ104的第一电路径通过第三传输门晶体管110提供。从源线SL至第二MTJ104的第二电路径通过第二传输门晶体管108和第一传输门晶体管106提供。
通过提供到第一MTJ102和第二MTJ104的每一个的两条电路径,相对于仅具有到第一MTJ和第二MTJ的一条电路径的其他MRAM位单元设计来说，缩小了传输门晶体管106、108和110的尺寸。尺寸的缩小是在一个以上的晶体管之间共享写入电流的结果，共享该写入电流足以改变第一MTJ102和第二MTJ104的阻态。传输门组件105中的每一个晶体管都不单独处理全部的写入电流。流经每一个传输门晶体管106、108和110的减小的电流允许传输门组件105和总的MRAM位单元100的尺寸缩小。在一些实施例中，每一个传输门晶体管106、108和110的尺寸大约是能够处理写入电流的单个晶体管的尺寸的一半。尽管传输门组件105包括三个晶体管而不是其他的位单元设计中的两个晶体管，但是由于缩小了传输门组件的尺寸，所以传输门组件105的尺寸减小了25%。
图6是根据一个或多个实施例MRAM位单元600的电路图。MRAM位单元600类似于MRAM位单元100。用于MRAM位单元600的参考序号与用于MRAM位单元100的参考序号增加500后的序号相同，例如传输门组件605类似于传输门组件105。在反向连接中，MRAM位单元600的传输门组件605连接至第一MTJ602和第二MTJ604的自由层。
图2是操作MRAM位单元100的方法200的流程图。方法200开始于操作202，将第一MTJ设置为第一阻态。在MRAM位单元100中，将第一MTJ设置为高阻态。方法200继续操作204，将第二MTJ设置为第二阻态。在MRAM位单元100中，将第二MTJ104设置为低阻态。在一些实施例中，第一阻态和第二阻态相同。例如，在一些实施例中，在制造工艺期间将所有的MTJ都设置为初始阻态。在另一实例中，在双相写入工艺中，两个MTJ在两个写入工艺之间都具有相同的阻态。
方法200继续操作206，提供第一信号至第一MTJ。在MRAM位单元100中，位线BL提供第一信号至第一MTJ102。在一些实施例中，第一信号等于基准电压例如VSS。在一些实施例中，第一信号等于电源电压例如VDD。在一些实施例中，第一信号等于介于基准电压和电源电压之间的预充电电压。在一些实施例中，第一信号具有不同的电压值。
方法200继续操作208，提供第二信号至第二MTJ。在MRAM位单元100中，位线条BLB提供第二信号至第二MTJ104。在一些实施例中，第二信号等于基准电压例如VSS。在一些实施例中，第二信号等于电源电压例如VDD。在一些实施例中，第二信号等于介于基准电压和电源电压之间的预充电电压。在一些实施例中，第二信号具有不同的电压值。
方法200继续操作210，使用传输门组件将第一MTJ和第二MTJ选择性地连接至源线。在MRAM位单元100中，通过传输门组件105将第一MTJ102和第二MTJ104选择性地连接至源线SL。基于字线WL来激活传输门组件105，因此如果字线WL被激活，则第一MTJ102和第二MTJ104被电连接至源线SL。
方法200继续操作212，实施待命操作（stand-by operation）、读取操作或写入操作中的至少一个。以下依次论述这些操作的每一个的细节。图3是对于一些实施例用于MRAM位单元的数个操作的在MRAM位单元100中各点的电压值的表格。图4是对于一些实施例用于MRAM位单元的数个操作的在MRAM位单元100中各点的电压值的表格。图3和图4的表格中示出了在字线WL、位线BL、节点A、节点B、位线条BLB和源线SL的电压值的实例。这些操作包括待命操作、读取操作和写入操作，其中写入操作将低阻态写入到MTJ102、将高阻态写入到MTJ104、将高阻态写入到第一MTJ102和将低阻态写入到第二MTJ104。0V的电压值被视为基准电压VSS。1V的电压值被视为电源电压VDD。在一些实施例中，基准电压和电源电压具有不同的值。基于MRAM位单元100的设计来选择用于基准电压和电源电压的值。
待命操作
当MRAM位单元存储数据但不接收新数据或者输出存储的数据时，发生待命操作。在一些实施例中，在待命操作期间使MRAM位单元100与电源断开。在一些实施例中，MRAM位单元100保持连接至电源，位线BL、位线条BLB和源线SL保持在预充电电压电平。在待命操作期间，字线WL处于基准电压，因此传输门组件105是不活跃的（未被激活），并且源线SL与第一MTJ102和第二MTJ104电断开。此外，第一MTJ102和第二MTJ104相互之间电断开。在一些实施例中，如图3所示，位线BL、位线条BLB、源线SL、节点A和节点B都处于基准电压。在一些实施例中，如图4所示，位线BL、位线条BLB、源线SL、节点A和节点B处在介于基准电压和电源电压之间的预充电电压电平。在一些实施例中，预充电电压电平等于0.2V。在一些实施例中，预充电电压电平大于或者小于0.2V。在图3和图4中，位线BL、位线条BLB和源线SL的电压值相同，因此，不存在电位差以驱动电流流经第一MTJ102和第二MTJ104。
在待命操作期间，传输门晶体管106、108和110的减小的尺寸提供了减少泄露的额外益处。存储在第一MTJ102或第二MTJ104中的电荷可能通过第二传输门晶体管108或第三传输门晶体管110泄漏至源线SL，甚至在第二传输门晶体管和第三传输门晶体管处于不活跃状态的情况下。然而，因为较小的电流能够穿过传输门晶体管108和110的较小的沟道，所以与其他的MRAM位单元设计相比，第二传输门晶体管108和第三传输门晶体管110的减小的尺寸降低了潜在的泄漏量。与其他的MRAM位单元设计相比，电流泄露的降低有助于保护多个电源并且维持从MRAM位单元100读取数据或写入数据到MRAM位单元100的更高的准确性。
读取操作
当存储在MRAM位单元100中的数据被检测到并且被传输至外部电路时，发生读取操作。在读取操作中，字线WL处于电源电压以激活传输门组件105从而使第一MTJ102和第二MTJ104电连接至源线SL。在图3的实施例中，位线BL和位线条BLB处在预充电电压值，而源线SL保持在基准电压。位线BL和源线SL之间的电压差使得电流从字线流至源线并且使节点A处的电压降至预充电电压以下的值。同样，位线条BLB和源线SL之间的电压差使得电流从位线条流至源线并且使节点B处的电压降至预充电电压以下的值。第一MTJ102和第二MTJ104的电阻决定相应的电流中的每一个的量级。感测放大器（图5）测量位线BL和位线条BLB之间的电流差。以这种方式，感测放大器确定MRAM位单元100存储“1”还是“0”。
在图4的实施例中，位线BL和位线条BLB保持在预充电电压值，而源线SL处在基准电压。通过维持位线BL和位线条BLB处的常量电压值，避免或者降低了因电压值的改变所产生的从BL至节点A和从BLB至节点B的寄生电流对存储器阵列（包含MRAM位单元100）中属于同一列的非选择单元的影响，因为节点A和节点B的电压基本上等于位线BL和位线条BLB的电压。减小的寄生电流使读取干扰以及对非选择单元中MTJ的阻态的无意转换的可能性降到最低。此外，由于源线SL从预充电电压值降至基准电压所必需的时间小于位线BL和位线条BLB从基准电压预充至预充电电压的时间（这是由于源线SL较低的总电容导致的），所以读取操作更快速。较少的时间使得位线BL和位线条BLB上的电流差更快地产生并且被感测放大器更早地检测到。
与包括单个MTJ的其他MRAM位单元设计相比，MRAM位单元100省略了用于与位线BL上产生的电流比较的基准电流的产生。因为没有电路需要用于产生基准电流，因此与其他的MRAM位单元设计相比，外部电路的量减少了。此外，由于基准电流中的错误可能导致不正确的读取操作，所以消除了潜在的错误来源。
与单端的MRAM位单元设计相比，MRAM位单元100作为差分单元的额外优点是能够形成较大量级的电流差。用于MRAM位单元100的电流差的量级比用于单端的MRAM位单元设计的量级大两倍。较大量级的电流差减小了感测放大器的尺寸并且缩短了执行读取操作的时间。
写入操作
当新数据被传输至用于存储的MRAM位单元100时，发生写入操作。在图3和图4的实施例中写入操作是类似的。写入操作发生在两个部分。在一些实施例中，在用于MRAM位单元100的两个不同的时钟周期期间发生写入操作。在第一写入操作中，将第一MTJ102设置为第一阻态。在第二写入操作中，将第二MTJ104设置为互补的第二阻态。
在写入操作期间，将字线WL设置为两倍的电源电压。字线WL设置为两倍的电源电压以便使流经传输门晶体管106、108和110的电流比字线WL设置为电源电压时的电流高。传导更高的电流的能力使得写入操作更快。
为了在MRAM位单元100中写入逻辑“0”，在第一写入周期期间将第一MTJ102设置为低阻态（RL），然后在第二写入周期期间将第二MTJ104设置为高阻态（RH）。为了在MRAM位单元100中写入逻辑“1”，在第一写入周期期间将第一MTJ102设置为高阻态（RH），然后在第二写入周期期间将第二MTJ104设置为低阻态（RL）。在一些实施例中，用于第一MTJ102和第二MTJ104的逻辑值和电阻值之间的关系是相反的。
在逻辑“0”写入MRAM位单元100期间，将位线BL设置为电源电压并且将位线条BLB设置为基准电压。位线BL和位线条BLB的电压值在第一写入周期和第二写入周期之间不会改变。
为将第一MTJ102设置为低阻态，将源线SL设置为基准电压。处于基准电压的源线SL产生了从位线BL穿过第一MTJ102至源线SL的方向的电流。源线SL经由通过第二传输门晶体管108的第一电路径和经由通过第三传输门晶体管110和第一传输门晶体管106的第二电路径连接至第一MTJ102。电流的方向设置与第一MTJ104的固定层的方向相同的第一MTJ102的自由层的方向。处于基准电压的源线SL在从位线条BLB至源线SL没有产生电位差，因此第二MTJ104的阻态保持不变。更准确地说，流经第二电路径的电流在节点B产生了电压。然而，考虑到MTJ的电阻显著大于第二电路径的总电阻，节点B处的电压接近于基准电压，参见图3和图4的实施例。节点B处的电压并不足以改变第二MTJ104的阻态。
为将第二MTJ104设置为高阻态，将源线SL设置为电源电压。处于电源电压的源线SL产生了从源线SL穿过第二MTJ104至位线BL的方向的电流。源线SL经由通过第三传输门晶体管110的第一电路径和经由通过第二传输门晶体管108和第一传输门晶体管106的第二电路径连接至第二MTJ104。因为穿过第三传输门晶体管110的电压降小于穿过第一传输门晶体管106和第二传输门晶体管108的总电压降，所以节点B处的电压大于节点A处的电压。电流的方向设置与第二MTJ104的固定层的方向相反的第二MTJ104的自由层的方向。处在电源电压的源线SL在从位线BL至源线SL没有产生电位差，因此第一MTJ102的阻态保持不变。在这两个写入步骤之后，在MRAM位单元100中存储逻辑“0”。
在逻辑“1”写入MRAM位单元100期间，将位线BL设置为基准电压并且将位线条BLB设置为源电压。位线BL和位线条BLB的电压值在第一写入周期和第二写入周期之间不会改变。
独立于写入的数据，源线SL可以在设置第一MTJ102的阻态时保持在基准电压；在设置第二MTJ104的阻态时保持在电源电压。
为将第二MTJ104设置为低阻态，将源线SL设置为基准电压。处于基准电压的源线SL产生了在从位线BL穿过第二MTJ104至源线SL的方向的电流。源线经由通过第三传输门晶体管110的第一电路径和经由通过第二传输门晶体管108和第一传输门晶体管106的第二电路径连接至第二MTJ104。电流的方向设置为第二MTJ104的自由层的方向，其与第二MTJ的固定层的方向相同。处于基准电压的源线SL在从位线BL至源线SL没有产生电位差，因此第一MTJ102的阻态保持不变。流经第二电路径的电流在节点A处产生了电压。然而，考虑到MTJ的电阻显著大于第二电路径的总电阻，节点A处的电压接近基准电压，参见图3和图4的实施例。
为使第一MTJ102设置为高阻态，将源线SL设置为电源电压。处于电源电压的源线SL产生了在从源线SL穿过第一MTJ102至位线BL的方向的电流。源线SL经由通过第二传输门晶体管108的第一电路径和经由通过第三传输门晶体管110和第一传输门晶体管106的第二电路径连接至第一MTJ102。因为穿过第一传输门晶体管106的电压降小于穿过第二传输门晶体管108和第三传输门晶体管110的总电压低，所以节点A处的电压大于节点B处的电压。电流的方向设置与第一MTJ的固定层的方向相反的第一MTJ102的自由层的方向。处于电源电压的源线SL在从位线条BLB至源线SL没有产生电位差，因此第二MTJ104的阻态保持不变。
在这两个写入步骤之后，逻辑“1”存储在MRAM位单元100中。以上所描述的并且在图3和图4中示出的电压值用于示例说明的目的，用于待命、读取和写入操作的不同的电压值都包括在本发明的范围内。
MRAM框图
图5是包括MRAM位单元100的存储电路500的示意图。存储电路500包括以行和列布置的MRAN位单元100的阵列。存储电路500还包括多根位线BL、位线条BLB、源线SL和字线WL，为简要起见，图中只标示出一根位线BL、位线条BLB、源线SL和字线WL。每一MRAM位单元100连接至一根位线BL、一根位线条BLB、一根源线SL和一根字线WL。同一列中的MRAM位单元100共享共同的位线BL、位线条BLB和源线SL。同一行中的MRAM位单元100共享共同的字线WL。
存储电路500包括被配置成从与存储电路500相关的外部电路接收各种信号的控制块502。控制块502连接至读取/写入驱动器504a和端部读取/写入驱动器504b，被配置成控制位线BL、位线条BLB和源线SL的电压值。控制块502还连接至行解码器和字线驱动器506，行解码器和字线驱动器506被配置成控制字线WL的电压值和确定用于被选单元的行地址。控制块502还连接至写入驱动器控制508，写入驱动器控制508被配置成控制读取/写入驱动器504a和端部读取/写入驱动器504b。控制块502连接至列解码器，列解码器被配置成确定用于被选单元的列地址。控制块502还连接至读取复用器512，读取复用器512被配置成将数列输出结合成单一输出。控制块502还连接至感测放大器514，感测放大器514被配置成增强从读取复用器512接收的单一输出和产生输出信号RDOUT。
在操作中，控制块502接收时钟信号CLK、芯片使能信号CE、写入信号WR和地址信号AD。时钟信号CLK用于确定用于存储电路500的时钟周期。例如，在一些实施例中所描述的写入操作期间，在基于时钟信号确定的一个时钟周期期间发生第一写入周期，而在另一时钟周期期间发生第二写入周期。芯片使能信号CE用于选择性地激活存储电路500。输入数据信号WRDIN将要写入的信息传输至所选择的MRAM位单元100。地址信号AD包括所选择的MRAM位单元100的地址。
控制块502处理信号CLK、CE和WR并且提供控制信号到存储电路500的各种部件。如果写入信号WR指示写入操作，则控制块502发送写入使能信号WEN到读取/写入驱动器504a、端部读取/写入驱动器504b和写入驱动器控制508。基于写入使能信号WEN，位线BL、位线条BLB和源线SL充电。图3和图4示出了用于写入操作的电压值的实例。如果写入信号WR指示读取操作，即写入信号不包含要写入的信息，但芯片使能信号CE指示存储电路500实施操作，则控制块502发送读取使能信号REN到读取/写入驱动器504a、端部读取/写入驱动器504b和读取复用器512。控制块502还发送感测放大器使能信号SAEN到感测放大器514以激活感测放大器。基于读取使能信号REN，激活读取复用器512。读取/写入驱动器504a和端部读取/写入驱动器504b为用于读取操作的位线BL、位线条BLB和源线SL充电。如果芯片使能信号CE处在低逻辑电平，则存储电路500实施待命操作。图3和图4示出了用于读取操作的电压值的实例。
控制块502还处理地址信号AD并且提供控制信号到存储电路500的各种部件。列地址信号AY被传输到列解码器510以识别所选的MRAM位单元100的列。基于列地址信号AY，列解码器510选择性地激活被识别的列的读取/写入驱动器504a和端部读取/写入驱动器504b。剩下的读取/写入驱动器504a和端部读取/写入驱动器504b保持不活跃以避免无意地写入到非选择的MRAM位单元100中。行地址信号AX被传输到行解码器和字线驱动器506以识别所选的MRAM位单元100的行。基于行地址信号AX，行解码器和字线驱动器506选择性地激活被连接至所选择的MRAM位单元100的字线WL。
读取/写入驱动器504a和端部读取/写入驱动器504b的包括有助于保证足够的电流被提供给MRAM位单元100以促进MRAM位单元内MTJ的阻态的改变。通过包括读取/写入驱动器504a和端部读取/写入驱动器504b，减少了沿位线BL、位线条BLB和源线SL的电压降，从而使得读取和写入操作都以基本相似的速度发生而与列内的MRAM位单元100的位置无关。在一些实例中，由位线BL、位线条BLB或源线SL内固有的电阻所导致的电压降太大，则读取或写入操作将不能在时钟周期内完成，从而错误的数据被写入到MRAM位单元100或从MRAM位单元100读取。
本发明的一个方面涉及磁阻式随机存取存储器（MRAM）位单元。MRAM位单元包括连接至第一数据线的第一磁隧道结（MTJ）和连接至第二数据线的第二MTJ。MRAM位单元进一步包括第一晶体管，其具有连接至第一MTJ的第一端子和连接至第二MTJ的第二端子。MRAM位单元进一步包括第二晶体管，其具有连接至驱动线的第一端子和连接至第一MTJ的第二端子。MRAM位单元进一步包括第三晶体管，其具有连接至驱动线的第一端子和连接至第二MTJ的第二端子。
本发明的另一方面涉及磁阻式随机存取存储器（MRAM）位单元。MRAM位单元包括连接至第一数据线的第一磁隧道结（MTJ）和连接至第二数据线的第二MTJ。MRAM位单元进一步包括晶体管组件，被配置成选择性地将第一MTJ和第二MTJ连接至驱动线。晶体管组件包括用于将第一MTJ选择性地连接至驱动线的第一电路径和用于将第一MTJ选择性地连接至驱动线的不同于第一电路径的第二电路径。晶体管组件进一步包括用于将第二MTJ选择性地连接至驱动线的第三电路径和用于将第二MTJ选择性地连接至驱动线的不同于第三电路径的第四电路径。
本发明的又一方面涉及一种使用磁阻式随机存取存储器（MRAM）位单元的方法。该方法包括将第一磁隧道结（MTJ）设置为第一阻态以及将第二MTJ设置为第二阻态。该方法进一步包括提供第一信号至第一MTJ以及提供第二信号至第二MTJ。该方法进一步包括使用晶体管组件来将第一MTJ和第二MTJ选择性地连接至驱动线，以及执行待命操作、读取操作或写入操作中的至少一个。
本领域技术人员可以很容易地理解以上所列举的本发明实施例的一个或多个优点。在阅读上述说明书后，本领域技术人员将能够设想出本发明宽泛披露的各种变化、等同的替代和各种其他的实施例。因此，本发明的授权保护范围旨在只受包含在所附权利要求和其等同中的限定的限制。

Claims (15)

1.一种磁阻式随机存取存储器（MRAM）位单元，包括：
第一磁隧道结（MTJ），连接至第一数据线；
第二MTJ，连接至第二数据线；
第一晶体管，具有连接至所述第一MTJ的第一端子和连接至所述第二MTJ的第二端子；
第二晶体管，具有连接至驱动线的第一端子和连接至所述第一MTJ的第二端子；以及
第三晶体管，具有连接至所述驱动线的第一端子和连接至所述第二MTJ的第二端子。
2.根据权利要求1所述的MRAM位单元，其中，所述第一晶体管的栅极连接至所述第二晶体管的栅极、所述第三晶体管的栅极和控制线。
3.根据权利要求1所述的MRAM位单元，其中，满足下列条件中的至少一个：
所述第二晶体管的第二端子连接至所述第一晶体管的第一端子；或者，
所述第三晶体管的第二端子连接至所述第一晶体管的第二端子。
4.根据权利要求1所述的MRAM位单元，其中：
所述驱动线经由通过所述第二晶体管的第一路径和通过所述第三晶体管和所述第一晶体管的第二路径选择性地连接至所述第一MTJ；或者，
所述驱动线经由通过所述第三晶体管的第一路径和通过所述第二晶体管和所述第一晶体管的第二路径选择性地连接至所述第二MTJ。
5.一种磁阻式随机存取存储器（MRAM）位单元，包括：
第一磁隧道结（MTJ），连接至第一数据线；
第二MTJ，连接至第二数据线；以及
晶体管组件，被配置成选择性地将所述第一MTJ和所述第二MTJ连接至驱动线，所述晶体管组件包括：
用于将所述第一MTJ选择性地连接至所述驱动线的第一电路径；
用于将所述第一MTJ选择性地连接至所述驱动线的不同于所述第一电路径的第二电路径；
用于将所述第二MTJ选择性地连接至所述驱动线的第三电路径；以及
用于将所述第二MTJ选择性地连接至所述驱动线的不同于所述第三电路径的第四电路径。
6.根据权利要求5所述的MRAM位单元，还包括传输门，其中，传输门组件包括：
第一晶体管，具有连接至控制线的栅极；
第二晶体管，具有连接至所述控制线的栅极；以及
第三晶体管，具有连接至所述控制线的栅极。
7.根据权利要求5所述的MRAM位单元，其中：
所述第一电路径包括第一晶体管；
所述第二电路径包括第二晶体管和第三晶体管；
所述第三电路径包括所述第二晶体管；以及
所述第四电路径包括所述第一晶体管和所述第三晶体管。
8.一种使用磁阻式随机存取存储器（MRAM）位单元的方法，所述方法包括：
将第一磁隧道结（MTJ）设置为第一阻态；
将第二MTJ设置为第二阻态；
提供第一信号至所述第一MTJ；
提供第二信号至所述第二MTJ；
使用晶体管组件将所述第一MTJ和所述第二MTJ选择性地连接至驱动线；以及
执行待命操作、读取操作或写入操作中的至少一个。
9.根据权利要求8所述的方法，其中，执行所述读取操作，所述读取操作包括：
将所述第一信号和所述第二信号设置为预充电电压；
将所述驱动线设置为基准电压；以及
将所述第一MTJ和所述第二MTJ连接至所述驱动线。
10.根据权利要求8所述的方法，进一步包括：从所述待命操作转变为所述读取操作，其中所述转变包括：
使所述第一信号和所述第二信号保持在预充电电压；
使所述驱动线上的电压降至基准电压；以及
使所述第一MTJ和所述第二MTJ连接至所述驱动线。
11.根据权利要求8所述的方法，其中：
将所述第一MTJ和所述第二MTJ选择性地连接至所述驱动线包括：使用控制线激活所述晶体管组件；或者，
所述方法还包括：
如果执行所述待命操作，则将所述控制线设置为第一电压电平；
如果执行所述读取操作，则将所述控制线设置为大于所述第一电压电平的第二电压电平；以及
如果执行所述写入操作，则将所述控制线设置为大于或等于所述第二电压电平的第三电压电平。
12.根据权利要求8所述的方法，其中，执行所述待命操作，所述待命操作包括：
将所述第一信号、所述第二信号和所述驱动线设置为基准电压或者预充电电压；以及
使所述第一MTJ和所述第二MTJ与所述驱动线断开。
13.根据权利要求8所述的方法，其中，执行所述写入操作，所述写入操作包括：
在第一写入周期期间使第一电流沿第一方向通过所述第一MTJ；
在第二写入周期期间使第二电流沿与所述第一方向相反的第二方向通过所述第二MTJ。
14.根据权利要求13所述的方法，其中：
所述写入操作进一步包括：
在所述第一写入周期期间将所述源线设置为第一电压电平；以及
在所述第二写入周期期间将所述源线设置为不同于所述第一电压电平的第二电压电平；或者，
所述写入操作进一步包括：
在所述第一写入周期和所述第二写入周期期间维持所述第一信号的电压电平；以及
在所述第一写入周期和所述第二写入周期期间维持所述第二信号的电压电平。
15.根据权利要求8所述的方法，其中：
将所述第一MTJ选择性地连接至所述驱动线包括：通过第一电路径将所述第一MTJ选择性地连接至所述驱动线；以及通过不同于所述第一电路径的第二电路径将所述第一MTJ选择性地连接至所述驱动线；以及，将所述第二MTJ选择性地连接至所述驱动线包括：通过第三电路径将所述第二MTJ选择性地连接至所述驱动线；以及通过不同于所述第三电路径的第四电路径将所述第二MTJ选择性地连接至所述驱动线；或者，
对MRAM差分位单元的写入操作在两个写入周期期间执行，其中，从高阻态转换到低阻态的所述第一MTJ或所述第二MTJ在所述第一写入周期执行写入操作。
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