CN107636762B - 使用mram堆叠设计实现的一次可编程存储器 - Google Patents

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Abstract

一种集成电路，包含由多个磁性OTP存储单元所形成的磁性OTP存储器阵列，磁性OTP存储单元具有包含固定磁性层、隧道势垒绝缘层、自由磁性层和第二电极的MTJ堆叠。当跨越磁性OTP存储单元施加电压时，MTJ堆叠和栅控晶体管的电阻形成分压器，以在MTJ堆叠上施加大电压让隧道势垒层击穿，而使固定层短路于自由层。集成电路具有多个MRAM阵列，其被配置为使得多个MRAM阵列中的每一个的性能和密度标准匹配于基于MOS晶体管的存储器，包括SRAM、DRAM和闪存存储器。集成电路可包括与磁性OTP存储器阵列连接的功能逻辑单元和用于提供数字数据储存的MRAM阵列。

Description

使用MRAM堆叠设计实现的一次可编程存储器
本申请案根据35U.S.C.§119主张2015年4月3日申请的申请号为 62/142,591的美国临时申请案的优先权，其让渡给共同受让人，并在此以引用的方式结合于本文中。
技术领域
本发明涉及一种结合于阵列中的磁性随机存取存储(MRAM)单元。更特别的是，本发明涉及一种一次可编程(OTP)MRAM单元，其可与其他多次可编程MRAM类型一同嵌入于阵列中。
背景技术
近年来芯片上存储器的容量的快速增长已经重新寻求一种通用的嵌入式存储器技术，以结合快速读/写、低电压操作、低功耗、非易失性、无限耐久性以及与CMOS流程的兼容性。自旋-转移力矩磁阻随机存取存储器 (STT-MRAM)自开始以来一直被认为是有希望的候选者。此技术于本质上是非易失性的，且其已经显示基于垂直磁化磁隧道结装置(PMA-MTJ)的 STT-MRAM单元可以以低功率高速写入。图1是一种自旋力矩-转移磁隧道结装置的横截面图，其来自现有技术中「演示用于非易失性嵌入式存储器的全功能8Mb垂直STT-MRAM芯片，其使用亚-5纳秒写入」一文，为Jan等人于2014年6月发表在VLSI技术(VLSI-Technology)2014年研讨会的技术论文摘要中第1-2页，可见于3/11/2015在：ieeexplore.ieee.org/stamp/stamp.jsp？ tp＝&arnumber＝6894357&isnumber＝6894335，乃描述了PMA-MTJ堆叠是基于夹在覆盖层15和氧化镁(MgO)隧道势垒层25之间的钴、铁和硼(CoFeB) 的自由层20的合金，以提供垂直各向异性。隧道势垒层25形成在CoFeB合金的参考层30或钉扎层上。参考层30形成在底部电极35上。底部电极 35是用于外部连接到外部装置。硬掩模接触层10形成在覆盖层15上，且顶部电极5形成在硬掩模接触层10上。
最近的研究显示，MTJ装置可以在与SRAM一样快的亚-纳秒切换时间下工作，并且MTJ装置的尺寸可以小于25纳米，且其单元大约为6F2(集成电路技术的最小特征尺寸)。这种单元的尺寸与独立的DRAM一样小。此外， MTJ装置是非易失性的(类似于闪存)，并且具有比闪存高得多的耐久性。然而，虽然MRAM非常万用，但设计一个能够在所有性能要求方面都很出色的MTJ堆叠是很困难的。有一种方法是将不同的堆叠用于不同的程序，但整合的成本会大大增加。
发明内容
本发明的一个目的是提供一种磁性一次可编程存储器单元。
本发明的另一个目的是提供一种磁性一次可编程存储器阵列。
此外，本发明的另一个目的是提供一种集成电路，其具有与至少一种其他MRAM类型整合的磁性一次可编程存储器阵列。
为了实现至少一个前述目的，本发明揭露一种磁性一次可编程存储单元，其由与栅控金属氧化物半导体(MOS)晶体管串联连接的磁隧道结(MTJ)堆叠所构成。MTJ堆叠具有形成在第一电极上的固定磁性层。隧道势垒绝缘层形成在固定磁性层上。自由磁性层形成在隧道势垒绝缘层上。然后，第二电极形成在自由磁性层上。使用约1.5伏的标准工作电压，可计算出隧道势垒层的厚度等于MRAM存储单元的MTJ堆叠的厚度。MTJ堆叠的面积被选定为直径约小20％，使得MTJ堆叠的电阻比MRAM存储单元约大50％。因此，当跨越磁性一次可编程存储单元施加电压时，MTJ堆叠和栅控晶体管的电阻会形成分压器，使得跨越MTJ堆叠的电压可由以下方程决定：
Figure GDA0002794399940000021
其中：
VMTJ是跨越MTJ堆叠所形成的电压。
VBL是跨越磁性一次可编程存储单元上所施加的电压。
RMOST是栅控MOS晶体管的电阻。
RMTJ是MTJ堆叠的电阻。
在MTJ堆叠上所形成的电压VMTJ必须足够大，使隧道势垒绝缘层击穿。这种击穿会导致固定磁性层和自由磁性层短路，从而对磁性一次可编程存储单元进行编程，使其为低电阻状态，这通常被解释为二进制「1」的状态。
此栅控MOS晶体管是和MRAM存储单元的栅控MOS晶体管等效。栅控MOS晶体管的漏极连接到MTJ堆叠的第一电极，并且栅控MOS晶体管的源极提供到外部电路的第一连接。栅控MOS晶体管的栅极提供与外部电路的第二连接。磁性一次可编程存储单元的第二电极提供到外部电路的第三连接。
为了实现至少一个前述目的，在其他实施例中，一种磁性一次可编程存储器阵列具有以行和列排列的多个磁性一次可编程存储单元。多列磁性一次可编程存储单元被连接到一对位线。第一对位线连接到该阵列中一相关列的磁性一次可编程存储单元的MTJ堆叠的第二电极。第二对位线连接到该阵列中的一相关列的磁性一次可编程存储单元的栅控MOS晶体管的源极。每一行的磁性一次可编程存储单元的栅控MOS晶体管的栅极连接到与磁性一次可编程存储单元的每一行相关联的字线。
磁性一次可编程存储器阵列具有列译码器，列译码器是连接到与多列磁性一次可编程存储单元相连接的多对位线。列译码器会将电压施加到选定列的磁性一次可编程存储单元，以选择性地对在选定行上的磁性一次可编程存储单元进行编程。行译码器是连接到接合于每行磁性一次可编程存储单元的字线。行译码器激发一选定行的栅控MOS晶体管，用于读取和写入所选定的一次可编程存储单元。
磁性一次可编程存储器阵列具有一列译码器，列译码器是连接到与多列磁性一次可编程存储单元相连接的多对位线。列译码器会将电压施加到选定列的磁性一次可编程存储单元，以选择性地对在选定行上的磁性一次可编程存储单元进行编程。行译码器是连接到接合于每行磁性一次可编程存储单元的字线。行译码器激发一选定行的栅控MOS晶体管，用于读取和写入所选定的一次可编程存储单元。
又为了实现至少一个前述目的，在其他实施例中，一种集成电路是建构于半导体衬底上，其具有至少一磁性一次可编程存储器阵列和至少一磁性随机存取存储器阵列。该至少一磁性随机存取存储器阵列是由以行和列排列的多个磁性一次可编程存储单元所形成。每个磁性一次可编程存储单元具有 MTJ堆叠串联连接于与磁性一次可编程存储单元的结构相同的栅控MOS晶体管。磁性随机存取存储单元的MTJ堆叠具有比磁性一次可编程存储单元更大的面积，因此具有更大的单元尺寸。磁性随机存取存储单元的MTJ堆叠面积的直径比磁性一次可编程存储单元约大20％，使得MTJ堆叠的电阻比磁性可编程存储单元的电阻约小50％。
在多种实施例中，集成电路具有多个磁性随机存取存储器阵列，其配置成使得该多个磁性随机存取存储器阵列中的每一个所具有的性能和密度标准，可与基于诸如静态随机存取存储器(SRAM)、动态随机存取存储器 (DRAM)和闪存的存储器的MOS晶体管相匹配。这些实施例的性能标准为数据传输读取和写入时间对SRAM为少于10纳秒，对DRAM为从10纳秒到大约100纳秒，对闪存为大于100纳秒。目前技术中，DRAM的密度非常高，具有约0.03平方微米的单元面积。SRAM的密度不是一项影响因素，但是面积小(以目前技术约30平方微米)可达到较快的读取和写入时间。闪存为非易失性存储器，必须有大于10年的长保存期或约100,000循环的写入/ 擦除，需要较大的单元尺寸，以目前技术约0.04平方微米。
在一些实施例中，集成电路具有至少一种功能逻辑单元，例如计算机处理器或模拟信号处理电路，或环境传感电路，用于该至少一磁性可编程存储器阵列与该至少一磁性随机存取存储器阵列，以供储存由该至少一种其他电路功能所处理的数据。
又为了实现至少一个前述目的，在其他实施例中，一种建构在半导体衬底上的集成电路的形成方法。至少一磁性一次可编程存储器阵列是制作于该衬底上。该至少一磁性一次可编程存储器阵列是通过形成以行和列排列的多个磁性一次可编程存储单元所制得。多列磁性一次可编程存储单元被连接到一对位线。第一对位线连接到该阵列中一相关列的磁性一次可编程存储单元的MTJ堆叠的第二电极。第二对位线连接到该阵列中的一相关列的磁性一次可编程存储单元的栅控MOS晶体管的源极。
列译码器是被形成来连接到与多列磁性一次可编程存储单元相连接的多对位线。列译码器是建构成会将电压施加到选定列的磁性一次可编程存储单元，以选择性地对在所选定的行上的磁性一次可编程存储单元进行编程。行译码器是被形成来连接到接合于每行磁性一次可编程存储单元的字线。行译码器激发一选定行的栅控MOS晶体管，用于读取和写入所选定的一次可编程存储单元。
至少一磁性随机存取存储是制作于衬底上。该至少一磁性随机存取存储器阵列是通过形成以行和列排列的多个磁随机存取存储单元所制得。每个磁性一次可编程存储单元是由MTJ堆叠串联连接于与磁性一次可编程存储单元的结构相同的栅控MOS晶体管所形成。形成磁性随机存取存储单元的 MTJ堆叠，其具有比磁性一次可编程存储单元更大的面积并导致具有更大的单元尺寸。磁性随机存取存储单元的MTJ堆叠面积的直径比磁性一次可编程存储单元约大20％，使得MTJ堆叠的电阻比磁性可编程存储单元的电阻约小50％。
在多种实施例中，集成电路是制作成具有多个磁性随机存取存储器阵列，使得该多个磁性随机存取存储器阵列中的每一个所具有的性能和密度标准，可与基于诸如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM) 和闪存的存储器的MOS晶体管相匹配。这些实施例的性能标准为数据传输读取和写入时间对SRAM为少于10纳秒，对DRAM为从10纳秒到大约100 纳秒，对闪存为大于100纳秒。目前技术中，DRAM的密度非常高，具有约 0.03平方微米的单元面积。SRAM的密度不是一项影响因素，但是面积小(以目前技术约30平方微米)可达到较快的读取和写入时间。闪存为非易失性存储器，必须有大于10年的耐久性或约100,000循环的写入/擦除，需要较大的单元尺寸，以目前技术约0.04平方微米。
在一些实施例中，集成电路是制作成具有至少一种功能逻辑单元，例如计算机处理器、模拟信号处理电路或环境传感电路等等。该至少一磁性可编程存储器阵列与该至少一磁性随机存取存储器阵列是制作成连接该至少一种其他电路功能，以提供由该至少一种其他电路功能所处理的数据的储存。
在多种实施例中，一种磁性一次可编程存储单元是由与栅控金属氧化物半导体(MOS)晶体管串联连接的磁隧道结(MTJ)堆叠所构成。MTJ堆叠具有形成在第一电极上的自由磁性层。隧道势垒绝缘层形成在自由磁性层上。固定磁性层形成在隧道势垒绝缘层上。然后，第二电极形成在固定磁性层上。使用约1.5伏的标准工作电压，可计算出隧道势垒层的厚度等于MRAM存储单元的MTJ堆叠的厚度。MTJ堆叠的面积被选定为直径约小20％，使得MTJ堆叠的电阻比MRAM存储单元约大50％。因此，当跨越磁性一次可编程存储单元施加电压时，MTJ堆叠和栅控晶体管的电阻会形成分压器，使得跨越MTJ堆叠的电压可如上述说明来决定。栅控MOS晶体管的漏极连接到 MTJ堆叠的第一电极，并且栅控MOS晶体管的源极提供到外部电路的第一连接。栅控MOS晶体管的栅极提供与外部电路的第二连接。磁性一次可编程存储单元的第二电极提供到外部电路的第三连接。该结构基本上与上述 MRAM单元的结构相同，不同的是MTJ堆叠被反转。
附图说明
图1是现有技术中的一种自旋力矩-转移磁隧道结装置的横截面图。
图2a、2b、2c和2d是实现本发明原理的磁性随机存取存储单元的示意图。
图3是实现本发明原理的具有磁性随机存取存储器阵列和磁性一次可编程存储器阵列的集成电路装置的示意图。
图4是实现本发明原理的磁性随机存取存储单元的示意图。
图5是实现本发明原理的具有磁性一次可编程存储器阵列与磁性随机存取存储器阵列整合的集成电路装置的示意图。
图6是实现本发明原理的磁性一次可编程存储器阵列的示意图。
图7是实现本发明原理的具有磁性一次可编程存储器阵列与磁性随机存取存储器阵列整合的集成电路装置的示意图。
图8是实现本发明原理的制作与集成电路装置的方法的流程图。
具体实施方式
为了满足具有至少一个磁性一次可编程存储单元的阵列和与至少一个 MRAM单元的阵列的集成电路可与数字和/或模拟功能电路块整合的需求，单个MTJ堆叠和栅控MOS晶体管是被建构成用以达成至少两种不同类型的存储器。MTJ堆叠将会针对其主要应用进行优化(无论是高速工作存储器、高密度存储器还是长时间数据保存存储器)，并且栅控MOS晶体管相同于磁存储单元类型的基本布局。图2a、2b、2c和2d是一种磁性随机存取存储单元的示意图。如图2a和图2b所示，MRAM单元105具有与栅控MOS晶体管M1串联连接的MTJ堆叠110。第一电极连接MTJ堆叠110的自由磁性层106与真位线100。真位线100连接MRAM单元105到列译码器(图中未示)，以提供用于选择和操作MRAM单元105所需要的电压和电流信号。
栅控MOS晶体管M1的漏极连接到MTJ堆叠110的第二电极。第二电极进一步连接到钉扎磁性层108。隧道势垒层107位于自由磁性层106和固定磁性层108之间。尽管简化了说明，但是此结构基本上与图1的MRAM 单元的结构相同。
栅控MOS晶体管M1的源极连接到补充位线115。补充位线115连接到列译码器(图中未示)，还提供用于选择和操作MRAM单元105所需要的电压和电流信号。栅控MOS晶体管M1的栅极连接到与一行MRAM单元105 相关联的字线120(图中未示)。字线120连接到行译码器(图中未示)。行译码器向栅控MOS晶体管M1的栅极提供选择信号，以激发或取消激发栅控MOS晶体管M1，来选择或取消选择用于写入或读取的MRAM单元105。
钉扎磁性层108具有不受通过MTJ堆叠110的写入电流影响的固定磁性自旋取向125。自由磁性层106具有由通过MTJ堆叠110的写入电流所决定的可选磁性自旋取向130。图2a显示了MTJ堆叠110的平行状态，其自由磁性层106和钉扎磁性层108的磁性取向为平行或相同方向。这导致MTJ 堆叠110的电阻是低的或具有二进制「0」的数字状态，因为电子在穿隧过程期间保持它们的自旋取向，并且只能穿隧进入相同自旋取向的子带。
图2b显示了MTJ堆叠110的反平行状态，其中自由磁性层106和钉扎磁性层108的磁性取向处于相反方向或反平行。从图2a中两个电极的平行磁化配置到反平行配置(图2b)的改变，将导致用于穿隧过程的其中一个电极的两个自旋子带之间的交换。接着，电阻会变得相对较高或具有数字状态或二进制「1」。
在第2c和2d图中，MRAM单元150具有与栅控MOS晶体管M1串联连接的MTJ堆叠155。第一电极连接MTJ堆叠155的钉扎磁性层158与真位线100。真位线100连接MRAM单元150至列译码器(图中未示)，以提供用于选择和操作MRAM单元150所需要的电压和电流信号。
栅控MOS晶体管M1的漏极连接到MTJ堆叠155的第二电极。第二电极还连接到自由磁性层156。隧道势垒层157被设置在自由磁性层156和固定磁性层158之间。虽然简化了说明，但是此结构与图1的MRAM单元的结构基本相同，除了MTJ堆叠155与图1所示相反。
栅控MOS晶体管M1的源极连接到补充位线115。补充位线115连接到列译码器(图中未示)，还提供用于选择和操作MRAM所需要的电压和电流信号。栅控MOS晶体管M1的栅极连接到与一行MRAM单元150相关联的字线120。字线120连接到行译码器(图中未示)。行译码器向栅控MOS晶体管M1的栅极提供选择信号，以激发或取消激发栅控MOS晶体管M1，来选择或取消选择用于写入或读取的MRAM单元150。
钉扎磁性层158具有不受通过MTJ堆叠155的写入电流影响的固定磁性自旋取向165。自由磁性层156具有由通过MTJ堆叠110的写入电流所决定的可选磁性自旋取向130。图2a显示了MTJ堆叠110的平行状态，其自由磁性层156和钉扎磁性层158的磁性取向为平行或相同方向。这导致MTJ 堆叠155的电阻是低的或或具有二进制「0」的数字状态，因为电子在穿隧过程期间保持它们的自旋取向，并且只能穿隧进入相同自旋取向的子带。
图2d显示了MTJ堆叠155的反平行状态，其中自由磁性层156和钉扎磁性层158的磁性取向处于相反方向或反平行。从图2c中两个电极的平行磁化配置到反平行配置(图2d)的改变，将导致用于穿隧过程的其中一个电极的两个自旋子带之间的交换。接着，电阻会变得相对较高或具有数字状态或二进制「1」。
图3是实现本发明原理的具有磁性随机存取存储器阵列205和磁性一次可编程存储器阵列210的集成电路装置200的示意图。集成电路装置200具有自旋力矩转移MRAM205和磁性一次可编程存储器阵列210。自旋力矩转移MRAM205显示两列MRAM单元215和220。MRAM单元215和220中每一个的结构则如第2a和2b图所示。如图2a所示，MRAM单元215被编程，其中MRAM单元215被编程为平行或二进制「0」的状态。如图2b所示，MRAM单元220被编程，其中MRAM单元220被编程为反平行或二进制「1」的状态。
与包含MRAM单元215的列相关联的真位线225连接到MRAM单元 215的MTJ堆叠的第一电极。与包含MRAM单元215的列相关联的补充位线245连接到栅控MOS晶体管M1的源极。与包含MRAM单元215的行相关联的字线235连接到MRAM单元215的栅控MOS晶体管M1的栅极。真位线225和补充位线245连接到列译码器(图中未示)，以提供用于选择和操作MRAM单元215所需要的电压和电流信号。字线235连接到用于选择包含MRAM单元215的行的行译码器(图中未示)。
与包含MRAM单元220的列相关联的真位线230连接到MRAM单元 220的MTJ堆叠的第一电极。与包含MRAM单元215的列相关联的补充位线245连接到栅控MOS晶体管M1的源极。与包含MRAM单元220的行相关联的字线235连接到MRAM单元220的栅控MOS晶体管M1的栅极。真位线245和补充位线250连接到行译码器(图中未示)，以提供用于选择和操作MRAM单元215所需要的电压和电流信号。真位线225和补充位线245 连接到行译码器(图中未示)，以提供选择和操作MRAM单元220所需要的电压和电流信号。字线240连接到用于选择包含MRAM单元220的行的行译码器。
一次可编程存储器阵列210显示了两列磁性OTP存储单元255和260。磁性OTP存储单元255和260中每一个的结构，如第2a和2b图所示的 MRAM单元，除了反熔丝MTJ堆叠256和261各自具有选定为直径约小20％的面积，使得反熔丝MTJ堆叠256和261的电阻大约比MRAM存储单元 215或220的MTJ堆叠约大50％。因此，当跨越磁性可编程存储单元施加电压时，反熔丝MTJ堆叠256和261和栅控晶体管的电阻会形成分压器，使得跨越反熔丝MTJ堆叠256和261的电压足够大，而导致隧道势垒层258 或263的击穿。隧道势垒层258和263分别形成在自由磁性层257和262与固定或钉扎磁性层259和264之间。
如上所述，在击穿时，隧道势垒层258和263会形成使得自由磁性层258 和262以及固定或钉扎磁性层259和264一起短路的空隙。磁性OTP存储单元255显示出处于编程状态的磁性OTP存储单元，其具有基本为零欧姆的非常低的电阻值。磁性OTP存储单元260显示出处于未编程状态的磁性 OTP存储单元，其中隧道势垒层263分隔自由磁性层262与固定或钉扎磁性层264。而电阻值的范围，是从对于具有反平行磁取向的OTP存储单元260 大约为3600欧姆，到对于以并行状态编程的OTP存储单元260大约为7,200 欧姆。
由于磁性OTP存储单元255和260与MRAM单元215和220的结构差异，仅在于相对于MRAM单元215和220的MTJ堆叠的反熔丝MTJ堆叠 256和261的面积，所以有需要进行单个掩模的更改(此掩模决定MTJ的尺寸)来造成这样的改变。此单个掩模的更改可提升存储器阵列的适应性和多功能性。
图4是实现本发明原理的磁性随机存取存储单元的示意图。如图所示， MRAM单元是由选择性地构造为图3中的MTJ堆叠216、221、256和261 的MTJ堆叠295所形成。MTJ堆叠295串联连接到栅控MOS晶体管M1。如图3所示，第一电极连接到真位线BLT，而真位线BLT连接到产生位线电压VBL的列译码器。栅控MOS晶体管M1的源极连接到也连接到列译码器的补充位线BLC，以提供用于位线电压VBL的电流的返回路径。MTJ堆叠295的第二电极连接到栅控MOS晶体管295的漏极。栅控MOS晶体管 M1的栅极连接到字线WL，字线WL连接到产生行选择信号的行译码器，用以选择性地打开栅控MOS晶体管M1。当MRAM单元被激发时，MTJ堆叠295和栅控MOS晶体管295用作分压器。MTJ堆叠电压是由以下方程决定：
Figure GDA0002794399940000101
其中：
VMTJ是跨越MTJ堆叠295所形成的电压。
VBL是跨越磁性一次可编程存储单元上所施加的电压。
RMOST是栅控MOS晶体管M1的电阻。
RMTJ是MTJ堆叠295的电阻。
如已知的，MTJ堆叠295的电阻是MTJ堆叠295的面积和自由磁性层相对于固定磁性层的磁性取向的函数。如果自由磁性层平行于MTJ堆叠295 的固定磁性层，则对于图3中的MRAM单元215而言，MTJ堆叠295的电阻较低。如果自由磁性层与固定磁性层反平行于MTJ堆叠295，则MTJ堆叠295的电阻比图3中MRAM单元220的MTJ堆叠215的电阻约高两到三倍。如果自由磁性层和MTJ堆叠295的固定磁性层短路，则对于图3中的 MRAM单元255，MTJ堆叠295的电阻基本上为零欧姆。如果自由磁性层和MTJ堆叠295的固定磁性层短路，则对于图3中的MRAM单元255，MTJ 堆叠295的电阻基本上为零欧姆。
MTJ堆叠215和220的结构会造成跨越MTJ堆叠215和220所形成的电压VMTJ为从位线电压VBL的大约40％到大约60％。MTJ堆叠255和 260的构造会使得跨越未编程的MTJ堆叠255和260的电压VMTJ为从位线电压VBL的大约80％到大约90％。
在写入操作期间，MTJ堆叠215和220的写入电压将不会影响MTJ堆叠215和220的隧道势垒层。然而，对于位线电压VBL和MTJ堆叠255和 260设置相同的写入电压等级是未编程，跨越未编程的MTJ堆叠255和260 的电压足够大，使得隧道势垒层263将会击穿，从而如MTJ堆叠255所示对单元进行编程。
图5是实现本发明原理的一种集成电路装置300的示意图，此集成电路装置300具有整合的自旋力矩转移磁性随机存取存储器阵列305与磁性一次可编程存储器阵列310。STT-MRAM305包括以行和列排列的多个MRAM单元MC00…MC0n、MC10…MC1n。附加到每一行的MRAM单元MC00… MC0n、MC10…MC1n是一对参考MRAM单元RC01…RC02、RC11…RC12。 MRAM单元MC00…MC0n、MC10…MC1n的每一列连接到一对位线BLT1、 BLC1…BLTn、BLCn。该位线BLT1、BLC1…BLTn、BLCn连接到列译码器 320，列译码器320产生用于进行编程及决定MRAM单元MC00…MC0n、 MC10…MC1n的MTJ堆叠的数字内容所需要的写入和读取信号。
MRAM单元MC00…MC0n、MC10…MC1n的每一行都连接到与行译码器315连接的字线WL1、WL2。行译码器315产生字线选择信号来施加到字线WL1、WL2，以选择STT-MRAM305的行。
每列上的多对参考MRAM单元RC01…RC02，RC11…RC12连接到一对真位线BLT1、BLT2和补充位线BLC1、BLC2。一对真位线BLT1、BLT2 和补充位线BLC1、BLC2连接到参考偏压电路325。参考偏压电路325产生用于进行编程和读取每对参考MRAM单元RC01…RC02、RC11…RC12所需要的信号。对于每对参考MRAM单元RC01…RC02、RC11…RC12进行编程，使得每对参考MRAM单元RC01、RC11中的一列被编程为具有反平行磁取向，并且每对参考MRAM单元RC02、RC12中的另一列被编程为具有平行磁取向。
OTP MRAM310是由以行和列排列的多个磁性OTP存储单元OC00… OC0n、OC10…OC1n所形成。附加到每一行的磁性OTP存储单元OC00… OC0n、OC10…OC1n是一对参考磁性OTP存储单元ORC01…ORC02、 ORC11…ORC12。每一列的OTP存储单元OC00…OC0n、OC10…OC1n连接到与列译码器320连接的一对位线BLT1、BLC1、…、BLTn、BLCn，以接收用于进行编程及决定OTP存储单元OC00…OC0n、OC10…OC1n的MTJ 堆叠的数字内容所需的写入和读取信号。
每行的OTP存储单元OC00…OC0n、OC10…OC1n都连接到与行译码器315连接的字线WLi、WLj。行译码器315产生字线选择信号来施加到字线WLi、WLj，以选择OTP-MRAM310的行。
每列上的多对参考磁性OTP存储单元ORC01、ORC02、ORC11、ORC12 连接到多对真位线BLTR1、BLTRn和补充位线BLCR1、BLCRn。每对真位线BLTR1、BLTRn和补充位线BLCR1、BLCRn连接到参考偏压电路325。参考偏压电路325产生用于进行编程和读取每对参考磁性OTP存储单元 ORC01、ORC02、ORC11、ORC12所需要的信号。对于每对参考磁性OTP 存储单元ORC01、ORC02、ORC11、ORC12进行编程，使得每对参考磁性 OTP存储单元ORC01、ORC11的一列被编程为具有短路于固定磁性层的自由磁性层，因而基本上是零欧姆电阻。而每对参考磁性OTP存储单元ORC02、 ORC12的另一列并未被编程且具有相对较高的电阻值。
在STT-MRAM305或OTP-MRAM310的读取操作期间，列译码器320 和参考偏压电路325产生读取信号来施加到每对位线BLT1、BLC1…BLTn、 BLCn以及每对真位线和补充位线BLTR1、BLCR1…BLTR2、BLCR2。行译码器315激发字线WL0、WL1、WLi、WLj中的一个，以选择MRAM单元 MC00…MC0n、MC10…MC1n的阵列的一行及其附加的每对参考MRAM单元RC01…RC02、RC11…RC12或OTP存储单元OC00…OC0n、OC10…OC1n 及其附加的参考OTP存储单元ORC01、ORC02、ORC11、ORC12。
施加到MRAM单元MC00…MC0n、MC10…MC1n的一个的读取信号，是由列译码器320传感并施加到传感放大器330的一个端子(+)。施加到每对参考OTP存储单元ORC01、ORC02、ORC11、ORC12的读取信号，是由参考偏压电路325传感并施加到传感放大器330的第二个端子(-)。被传感到施加于每对参考OTP存储单元ORC01、ORC02、ORC11、ORC12的读取信号会成为传感放大器330的参考电压，以决定从已经由所选定的MRAM单元 MC00…MC0n、MC10…MC1n读取的传感放大器330的数据输出335。虽然图中示出为一个传感放大器330，但通常使用多个传感放大器来决定储存在 MRAM单元MC00…MC0n、MC10…MC1n的选定行中的数字数据。
图6为实现本发明原理的具有磁性OTP存储器阵列405的集成电路装置400的示意图。磁性OTP存储器阵列405具有以行和列排列的多个磁性 OTP单元OC00…OC0n、OC10…OC1n、…、OCm0…OCmn。多个磁性OTP 存储单元OC00…OC0n、OC10…OC1n、…、OCm0…OCmn是由反熔丝磁隧道结AFMTJ堆叠串联连接前述栅控MOS晶体管M1所构成。附加到每行磁性OTP存储单元OC00…OC0n、OC10…OC1n、…、OCm0…OCmn是一对参考磁性OTP存储单元ORC01、ORC02、ORC11、ORC12、…、ORCm1、 OCm2。
多列磁性OTP存储单元OC00…OC0n、OC10…OC1n、…、OCm0…OCmn 连接到相关联的真位线和补充位线BLT1、BLC1…BLTn、BLCn。真位线 BLT1…BLTn连接到栅控MOS晶体管M1的源极，并且补充位线BLC1… BLCn连接到AFMTJ堆叠的第一电极上。每对真位线和补充位线BLT1、 BLC1…BLTn、BLCn连接到列译码器420，其产生用于进行编程和决定磁性 OTP存储单元OC00…OC0n、OC10…OC1n、…、OCm0…OCmn的AFMTJ 堆叠的数字内容所需要的写入和读取信号。
每列上的多对参考磁性OTP存储单元ORC01、ORC02、ORC11、 ORC12、…、ORCm1、OCm2连接到多对真位线和补充位线BLTR1、BLCR1、 BLTR2、BLCR2。多对真位线和补充位线BLTR1、BLCR1、BLTR2、BLCR2 连接到参考偏压电路425。参考偏压电路425产生用于进行编程和读取每对参考磁性OTP存储单元ORC01、ORC02、ORC11、ORC12、…、ORCm1、 OCm2所需要的信号。对于每对参考磁性OTP存储单元ORC01、ORC02、 ORC11、ORC12、…、ORCm1、OCm2进行编程，得每对参考磁性OTP存储单元ORC01、ORC11…ORCm1的一列被编程为具有短路于固定磁性层的自由磁性层，因此基本上具有零欧姆电阻。而每对参考磁性OTP存储单元 ORC02、ORC12…OCm2的另一列并未被编程且具有相对较高的电阻值。
在OTP-MRAM的读取操作期间，列译码器420和参考偏压电路325产生读取信号，以施加到多对位线BLT1、BLC1…BLTn、BLCn和多对真位线和补充位线BLTR1、BLCR1、BLTR2、BLCR2。行译码器415激发字线WL0、 WL1、WL2…WLm中的一个，以选定磁性OTP存储单元OC00…OC0n、OC10、…、OC1n…OCm0、…、OCmn的阵列的一行及其附加的参考OTP 存储单元ORC01、ORC11…ORCm1。
施加到磁性OTP存储单元OC00…OC0n、OC10、…、OC1n…OCm0、…、 OCmn中的一个的读取信号，是由行译码器415传感并施加于传感放大器430 的一个端子(+)。施加到每对参考OTP存储单元ORC01、ORC11…ORCm1 的读取信号，是由参考偏压电路425传感并施加到传感的第二个端子(-)。被传感到施加于每对参考OTP存储单元ORC01、ORC11…ORCm1上的读取信号会成为传感放大器430的参考电压，以决定从已经由所选定的磁性OTP 存储单元OC00…OC0n、OC10、…、OC1n…OCm0、…、OCmn读取的传感放大器430的数据输出。虽然图中示出为一个传感放大器430，但通常使用多个传感放大器来决定储存在磁性OTP存储单元OC00…OC0n、OC10、…、 OC1n…OCm0、…、OCmn的选定行中的数字数据。
图7是实现本发明原理的具有一个磁性一次可编程存储器阵列505和多个自旋力矩转移磁性随机存取存储器阵列510、515、520的集成电路装置500 的示意图。磁性一次可编程存储器阵列505的结构和功能，其如同前面对于图6中的磁性一次可编程存储器阵列405所作的说明。STT-MRAM510、515、 520的结构和功能，则如同前面对于图5中的STT-MRAM305所作的说明。每个STT-MRAM510、515、520之间的差异在于MTJ堆叠的直径，使得STT-MRAM510、515、520具有MOSSRAM的性能标准。
在类SRAM的STT-MRAM510中，MTJ堆叠的直径足够小，使得读取和写入速度接近MOSSRAM或在目前的MOSSRAM装置中低于10纳秒。 MRAM单元的尺寸决定了类SRAM的STT-MRAM510的性能，因此将小于约0.03平方微米。在类DRAM的STT-MRAM515中，对于单元面积约0.03 平方微米，其密度是主要关注点。类DRAM的STT-MRAM的读取和写入时间必须从10纳秒到大约100纳秒。在类闪存RAM的STT-MRAM520中，耐久性是关键的性能标准。对于STT-MRAM单元具有大于10年的数据保存和约100,000个周期的写入/擦除的耐久性，STT-MRAM单元的单元尺寸大约为0.04平方微米。
集成电路装置500更包含功能逻辑单元565。功能逻辑单元565可以包括计算机处理器、模拟信号处理电路、环境传感电路等。制造磁性OTP存储器阵列505和STT-MRAM510、515、520来连接到功能逻辑单元565，以将由功能逻辑单元565处理的数据来提供储存。
磁性OTP存储器阵列505的输出连接到传感放大器525。传感放大器 525决定从选定的磁性OTP存储单元输出的数据，并将数据输出530传送到功能逻辑单元565或外部电路进行处理。类似地，STT-MRAM510、515、520 的输出分别连接到传感放大器535、545和555。传感放大器535、554和555 决定从选定的STT-MRAM单元输出的数据，并将数据输出540、550和560 传送到功能逻辑单元565或外部电路进行处理。
图8是实现本发明原理的制造和整合电路装置的方法的流程图。此集成电路装置的结构如同前面针对图7所作的说明，并被制造成具有至少一个磁性OTP存储单元和至少一个STT-MRAM，其中至少一个STT-MRAM为类 SRAM的STT-MRAM、类DRAM的STT-MRAM或闪存类RAM的 STT-MRAM。制造OTP-MRAM(见步骤805)。OTP-MTJ堆叠的大小是从 STT-MRAM单元按比例缩小，使得隧道势垒层击穿，位线电压VBL为 STT-MRAM单元的正常工作电压，如同前面针对图3所作的说明。
制造类SRAM的STT-MRAM(见步骤810)。类SRAM的MTJ单元的大小是从STT-MRAM单元按比例缩小到大约0.03平方微米，使得写入和读取时间小于10纳秒，位线电压VBL是STT-MRAM的正常工作电压，如同前面针对图3所作的说明。制造类DRAM的STT-MRAM(见步骤815)。类DRAM 的MTJ单元的尺寸对于约0.03平方微米的MOSDRAM单元提供了非常高密度。匹配MOSDRAM单元的性能必须从10纳秒到大约100纳秒。
制造闪存类RAM的STT-MRAM(见步骤820)。闪存类RAM的MTJ单元的大小是按比例缩放到超过STT-MRAM单元而约大0.04平方微米，使得保存时间超过10年，并且写入/擦除耐久性大约为100,000次的循环。可选择地，如果要求将多种类型的OTP-MRAM单元、类SRAM的STT-MRAM 单元、类DRAM的STT-MRAM单元和闪存类RAM的STT-MRAM单元整合成单个阵列，通过各种单元类型之间的单个掩模的改变可允许制造(见步骤825)任何的OTP-MRAM单元、类SRAM的STT-MRAM单元、类DRAM 的STT-MRAM单元和闪存类RAM的STT-MRAM单元成为单个阵列。
可选择地，制造一个或多个其它功能逻辑单元，以将诸如计算机处理器、模拟信号处理电路、环境传感电路等的电路整合，以连接到一个或多个 OTP-MRAM单元、类SRAM的STT-MRAM单元、类DRAM的STT-MRAM 单元以及类闪存RAM的STT-MRAM单元，来形成集成电路装置(见步骤 825)。此集成电路装置的衬底通常是硅衬底，但并不限制于严格定义的硅衬底。
综上所述，本发明提供了整合多种类型的MRAM存储器阵列，其性能标准可以匹配或超过MOSSRAM、MOSDRAM、MOS闪存RAM和MOS 一次可编程RAM。这些多种类型的存储器基本上基于具有隧道势垒层的相同的STT-MRAM堆叠。针对OTPMRAM单元，OTPMRAM堆叠的直径会使得隧道势垒层介电击穿，并具有类SRAM、类DRAM和类闪存RAM的 STT-MRAM堆叠的电压等级。OTPMRAM单元可为编码储存、修整储存、加密密钥或任何需要在芯片的整个寿命期间能够可靠地储存下来的数据，提供了一种理想的解决方案。
唯以上所述者，仅为本发明之较佳实施例而已，并非用来限定本发明实施之范围。故即凡依本发明申请范围所述之特征及精神所为之均等变化或修饰，均应包括于本发明之申请专利范围内。

Claims (22)

1.一种建构于一半导体衬底上的集成电路，包含：
至少一磁性一次可编程存储器阵列，包含：
多个磁性一次可编程存储单元，以多个行和多个列排列，其中每一磁性一次可编程存储单元包含：
一磁性隧道结(MTJ)装置，包含一固定磁性层、一隧道势垒绝缘层、一自由磁性层以及一第二电极，该固定磁性层制作于一第一电极上，该隧道势垒绝缘层制作于该固定磁性层上，该自由磁性层制作于该隧道势垒绝缘层上，该第二电极制作于该自由磁性层上；及
一栅控金属氧化物半导体(MOS)晶体管，串联连接到该MTJ装置；
多对位线，其中所述多对位线中的一第一位线连接到该阵列中一相关列的该磁性一次可编程存储单元的该MTJ装置的该第二电极，所述多对位线中的一第二位线连接到该阵列中一相关列的该磁性一次可编程存储单元的该栅控MOS晶体管的源极；及
多个字线，其中每一字线与多个磁性一次可编程存储单元的每一行相关，使得每一行的所述多个磁性一次可编程存储单元的该栅控MOS晶体管的栅极连接到与每一行的所述多个磁性一次可编程存储单元相关的所述多个字线；及
至少一磁性随机存取存储器(MRAM)阵列，配置为具有匹配于基于MOS晶体管的存储器的性能和密度标准，其中该基于MOS晶体管的存储器为静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或闪存存储器，
其中该MTJ装置的直径被选定，使得该隧道势垒绝缘层的电阻增加到该隧道势垒绝缘层会被施加在该磁性一次性可编程存储单元上的一编程电压所击穿，其中该编程电压是该MRAM阵列的一MRAM单元的一写入电压，以及该MRAM单元的隧道势垒绝缘层的厚度相同于该MTJ装置的该隧道势垒绝缘层。
2.如权利要求1所述的集成电路，其中该MTJ装置所选定的直径比该MRAM单元的一MTJ装置约小20％，使得该MTJ装置之电阻比该MRAM单元的该MTJ装置约大50％。
3.如权利要求1所述的集成电路，其中用于该基于MOS晶体管的存储器的性能标准是一数据传输的读取和写入时间对于SRAM为小于10纳秒，对于DRAM为10纳秒至约100纳秒，对于闪存为大于100纳秒，其中该DRAM的密度非常高并具有约0.03平方微米的单元面积，并且该SRAM的密度不是影响因素，但是面积小(约0.03平方微米)，使其读取和写入时间更快，其中该闪存具有大于10年的长保存期或约100,000个循环的写入/擦除，需要约0.04平方微米的较大单元尺寸。
4.如权利要求1所述的集成电路，更包含至少一功能逻辑单元，该至少一功能逻辑单元配置为一计算机处理器、模拟信号处理电路或环境传感电路，用于该至少一磁性一次可编程存储器阵列和至少一MRAM，以供储存由该至少一功能逻辑单元所处理的数据。
5.一种建构在一半导体衬底上的集成电路的形成方法，其步骤包含：
通过下列步骤形成至少一磁性一次可编程存储器阵列制作于该衬底上：
通过下列步骤形成多个磁性一次可编程存储单元：
通过下列步骤形成一第一磁性隧道结(MTJ)装置于该衬底上：
制作一固定磁性层于一第一电极上；
制作一隧道势垒绝缘层于该固定磁性层上；
制作一自由磁性层于该隧道势垒绝缘层上；及
制作一第二电极于该自由磁性层上；及
形成一栅控金属氧化物半导体(MOS)晶体管于该衬底上；
串联连接该栅控MOS晶体管到该第一MTJ装置；
配置多个磁性一次可编程存储单元成多个行和多个列；
形成多对位线；
将一对位线中的一第一位线连接到该阵列中的一相关列的该磁性一次可编程存储单元的该第一MTJ装置的该第二电极；及
将该一对位线中的一第二位线连接到该阵列中的一相关列的该磁性一次可编程存储单元的该栅控MOS晶体管的源极；及
通过下列步骤制作至少一磁性随机存取存储器阵列于该衬底上：
形成以多个行和多个列排列的多个MRAM单元，其中形成每一MRAM单元包含下列步骤：
形成一第二MTJ装置；
形成一栅控MOS晶体管，该栅控MOS晶体管配置成结构相同于该磁性一次可编程存储器阵列的该磁性一次可编程存储单元；及
将该第二MTJ装置串联连接该栅控MOS晶体管，
其中该第一MTJ装置的直径被选定，使得该隧道势垒绝缘层的电阻增加到该隧道势垒绝缘层会被施加在该磁性一次性可编程存储单元上的一编程电压所击穿，其中该编程电压是一MRAM单元的一写入电压，以及该MRAM单元的隧道势垒绝缘层的厚度相同于该第一MTJ装置的该隧道势垒绝缘层。
6.如权利要求5所述的集成电路的形成方法，其中形成至少一磁性一次可编程存储器阵列更包含下列步骤：
形成一列译码器，该列译码器配置为向选定列的该磁性一次可编程存储单元施加一电压，用以选择性地对在一选定行上的该一次性可编程存储单元进行编程；
将该列译码器连接到与所述多个列该磁性一次可编程存储单元相连接的所述多对位线；
形成一行译码器，该行译码器配置为用于激发一选定行的该栅控MOS晶体管，用于读取和写入所选定的该磁性一次可编程存储单元；及
将该行译码器连接到接合于每一行的所述多个磁性一次可编程存储单元的所述多个字线。
7.如权利要求5所述的集成电路的形成方法，其中形成该第二MTJ装置包含将该第二MTJ装置配置成具有比该第一MTJ装置大的面积因而具有比该第一MTJ装置更大的单元尺寸的步骤。
8.如权利要求7所述的集成电路的形成方法，其中该磁性随机存取存储单元的该第二MTJ装置所选定的面积为比该第一MTJ装置在直径上约大20％，使得该MTJ装置的电阻比该第一MTJ装置约小50％。
9.如权利要求5所述的集成电路的形成方法，更包含下列步骤：
制作多个磁性随机存取存储器阵列，其被配置为使得所述多个磁性随机存取存储器阵列中的每一个具有匹配基于MOS晶体管的存储器的性能和密度标准，其中该基于MOS晶体管的存储器为静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或闪存存储器。
10.如权利要求9所述的集成电路的形成方法，其中用于该基于MOS晶体管的存储器的性能标准是一数据传输的读取和写入时间对于SRAM为小于10纳秒，对于DRAM为10纳秒至约100纳秒，对于闪存为大于100纳秒，其中该DRAM的密度非常高并具有约0.03平方微米的单元面积，并且该SRAM的密度不是影响因素，但是面积小(约0.03平方微米)，使其读取和写入时间更快，其中该闪存具有大于10年的长保存期或约100,000个循环的写入/擦除，需要约0.04平方微米的较大单元尺寸。
11.如权利要求5所述的集成电路的形成方法，更包含下列步骤：
制作至少一功能逻辑单元，该至少一功能逻辑单元配置为一计算机处理器、模拟信号处理电路或环境传感电路，用于该至少一磁性一次可编程存储器阵列和至少一MRAM，以供储存由该至少一功能逻辑单元所处理的数据。
12.一种建构于一半导体衬底上的集成电路，包含：
至少一磁性一次可编程存储器阵列，包含：
多个磁性一次可编程存储单元，以多个行和多个列排列，其中每一磁性一次可编程存储单元包含：
一磁性隧道结(MTJ)装置，包含：
一自由磁性层；
一固定磁性层；
一隧道势垒绝缘层，形成于该自由磁性层和该固定磁性层间；及
一对电极，制造成使得该对电极中的一个电极连接到该自由磁性层，且另一电极连接到该固定磁性层；及
一栅控金属氧化物半导体(MOS)晶体管，串联连接到该MTJ装置，使得该MOS晶体管的一漏极连接到该MTJ装置的两个电极中的一个电极；
多对位线，其中所述多对位线中的一第一位线连接到该阵列中一相关列的该磁性一次可编程存储单元的该MTJ装置中该两个电极中的另一个电极，所述多对位线中的一第二位线连接到该阵列中一相关列的该磁性一次可编程存储单元的该栅控MOS晶体管的源极；
多个字线，其中每一字线与多个磁性一次可编程存储单元的每一行相关，使得每一行的所述多个磁性一次可编程存储单元的该栅控MOS晶体管的栅极连接到与每一行的所述多个磁性一次可编程存储单元相关的所述多个字线；及
至少一磁性随机存取存储器(MRAM)阵列，配置为具有匹配于基于MOS晶体管的存储器的性能和密度标准，其中该基于MOS晶体管的存储器为静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或闪存存储器，
其中该MTJ装置的直径被选定，使得该隧道势垒绝缘层的电阻增加到该隧道势垒绝缘层会被施加在该磁性一次性可编程存储单元上的一编程电压所击穿，其中该编程电压是该MRAM阵列的一MRAM单元的一写入电压，以及该MRAM单元的隧道势垒绝缘层的厚度相同于该MTJ装置的该隧道势垒绝缘层。
13.如权利要求12所述的集成电路，其中该MTJ装置所选定的直径比该MRAM单元的一MTJ装置约小20％，使得该MTJ装置之电阻比该MRAM单元的该MTJ装置约大50％。
14.如权利要求12所述的集成电路，其中用于该基于MOS晶体管的存储器的性能标准是一数据传输的读取和写入时间对于SRAM为小于10纳秒，对于DRAM为10纳秒至约100纳秒，对于闪存为大于100纳秒，其中该DRAM的密度非常高并具有约0.03平方微米的单元面积，并且该SRAM的密度不是影响因素，但是面积小(约0.03平方微米)，使其读取和写入时间更快，其中该闪存具有大于10年的长保存期或约100,000个循环的写入/擦除，需要约0.04平方微米的较大单元尺寸。
15.如权利要求12所述的集成电路，更包含至少一功能逻辑单元，该至少一功能逻辑单元配置为一计算机处理器、模拟信号处理电路或环境传感电路，用于该至少一磁性一次可编程存储器阵列和至少一MRAM，以供储存由该至少一功能逻辑单元所处理的数据。
16.一种建构在一半导体衬底上的集成电路的形成方法，其步骤包含：
通过下列步骤形成至少一磁性一次可编程存储器阵列制作于该衬底上：
通过下列步骤形成多个磁性一次可编程存储单元：
通过下列步骤形成一第一磁性隧道结(MTJ)装置于该衬底上：
制作一自由磁性层；
制作一固定磁性层；
制作一隧道势垒绝缘层于该自由磁性层与该固定磁性层间；
制作一对电极，使得该对电极的一个电极连接到该自由磁性层，且该对电极中的另一个电极连接到该固定磁性层；及
形成一栅控金属氧化物半导体(MOS)晶体管于该衬底上；
串联连接该栅控MOS晶体管到该第一MTJ装置，使得该对电极中的一个电极连接到该MOS晶体管中的一漏极；
配置多个磁性一次可编程存储单元成多个行和多个列；
形成多对位线；
将一对位线中的一第一位线连接到该阵列中的一相关列的该磁性一次可编程存储单元的该第一MTJ装置的该对电极中的另一电极；及
将该一对位线中的一第二位线连接到该阵列中的一相关列的该磁性一次可编程存储单元的该栅控MOS晶体管的源极；及
通过下列步骤制作至少一磁性随机存取存储器阵列于该衬底上：
形成以多个行和多个列排列的多个MRAM单元，其中形成每一MRAM单元包含下列步骤：
形成一第二MTJ装置；
形成一栅控MOS晶体管，该栅控MOS晶体管配置成结构相同于该磁性一次可编程存储器阵列的该磁性一次可编程存储单元；及
将该第二MTJ装置串联连接该栅控MOS晶体管，
其中该第一MTJ装置的直径被选定，使得该隧道势垒绝缘层的电阻增加到该隧道势垒绝缘层会被施加在该磁性一次性可编程存储单元上的一编程电压所击穿，其中该编程电压是该MRAM单元的一写入电压，以及该MRAM单元的隧道势垒绝缘层的厚度相同于该第一MTJ装置的该隧道势垒绝缘层。
17.如权利要求16所述的集成电路的形成方法，其中形成至少一磁性一次可编程存储器阵列更包含下列步骤：
形成一列译码器，该列译码器配置为向选定列的该磁性一次可编程存储单元施加一电压，用以选择性地对在一选定行上的该一次性可编程存储单元进行编程；
将该列译码器连接到与所述多个列该磁性一次可编程存储单元相连接的所述多对位线；
形成一行译码器，该行译码器配置为用于激发一选定行的该栅控MOS晶体管，用于读取和写入所选定的该磁性一次可编程存储单元；及
将该行译码器连接到接合于每一行的所述多个磁性一次可编程存储单元的所述多个字线。
18.如权利要求16所述的集成电路的形成方法，其中形成该第二MTJ装置包含将该第二MTJ装置配置成具有比该第一MTJ装置大的面积因而具有比该第一MTJ装置更大的单元尺寸的步骤。
19.如权利要求18所述的集成电路的形成方法，其中该磁性随机存取存储单元的该第二MTJ装置所选定的面积为比该第一MTJ装置在直径上约大20％，使得该MTJ装置的电阻比该第一MTJ装置约小50％。
20.如权利要求16所述的集成电路的形成方法，更包含下列步骤：
制作多个磁性随机存取存储器阵列，其被配置为使得所述多个磁性随机存取存储器阵列中的每一个具有匹配基于MOS晶体管的存储器的性能和密度标准，其中该基于MOS晶体管的存储器为静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或闪存存储器。
21.如权利要求20所述的集成电路的形成方法，其中用于该基于MOS晶体管的存储器的性能标准是一数据传输的读取和写入时间对于SRAM为小于10纳秒，对于DRAM为10纳秒至约100纳秒，对于闪存为大于100纳秒，其中该DRAM的密度非常高并具有约0.03平方微米的单元面积，并且该SRAM的密度不是影响因素，但是面积小(约0.03平方微米)，使其读取和写入时间更快，其中该闪存具有大于10年的长保存期或约100,000个循环的写入/擦除，需要约0.04平方微米的较大单元尺寸。
22.如权利要求16所述的集成电路的形成方法，更包含下列步骤：
制作至少一功能逻辑单元，该至少一功能逻辑单元配置为一计算机处理器、模拟信号处理电路或环境传感电路，用于该至少一磁性一次可编程存储器阵列和至少一MRAM，以供储存由该至少一功能逻辑单元所处理的数据。
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