JP2022134618A - 抵抗変化型素子を備えた記憶回路 - Google Patents

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Abstract

【課題】微細化及び大規模化が可能で、且つ、読み出し速度を高速化することができる記憶回路を提供することを目的とする。【解決手段】記憶回路１１は、抵抗変化型素子から構成されたメモリセルＭＣのメモリセルアレイ２１と、読み出し対象のメモリセルＭＣijの抵抗値をデータ電圧に変換する抵抗電圧変換回路ＲＴjと、リファレンス電圧を生成するリファレンス回路２２，ＲＴRと、データ電圧とリファレンス電圧をそれぞれ第１と第２の入力端に受けて比較することにより、読み出しデータを判別するセンスアンプＳＡと、抵抗電圧変換回路ＲＴjとセンスアンプＳＡの第１の入力端の間又はリファレンス回路２２，ＲＴRとセンスアンプＳＡの第２の入力端との間に配置されたアナログバッファ回路ＢＵと、を備える。アナログバッファ回路ＢＵの電流駆動能力は大きい。【選択図】図１

Description

この発明は、抵抗変化型素子を記憶セルとして備える記憶回路に関する。
磁気抵抗効果素子をメモリセルとする記憶回路が開発されている。この記憶回路は、データを読み出す際、記憶データに応じてビット線の電圧を変化させ、これをセンスアンプでリファレンス電圧と比較して、記憶データを判別する。
特許文献１は、リファレンスセルがメモリセルアレイの行毎に配置された構成を開示する。本願の図１６に、特許文献１の図１に示されている記憶回路の読出回路部分の構成を示す。ここでは、読み出し対象のメモリセルを２行ｎ列のメモリセルＭＣ2nとする。この場合、ルートＰ１を介して、読み出し負荷トランジスタＲＴnからメモリセルＭＣ2nに電流Ｉcellが流れる。また、電流Icellの一部は、ビット線ＢＬnと垂直ビット線ＶＢＬに過渡的に流れ込み、これを充電する。このため、ビット線ＢＬ1の電圧が記憶データに対応する電圧（以下データ電圧）Ｖbに変化する。データ電圧Ｖbは、ルートＰ２とＰ３を介してセンスアンプＳＡの正入力端子に伝達される。
読み出し対象のメモリセルＭＣ2nと同一行のリファレンスセルＲＣ2も選択される。これにより、ルートＲ１を介して、リファレンス読み出し負荷トランジスタＲＴRからリファレンスセルＲＣ2に電流Ｉrefが流れる。これにより、リファレンスビット線ＢＬRの電圧がリファレンス電圧Ｖrefに変化し、ルートＲ２とＲ３を介してセンスアンプＳＡの負入力端子に伝達される。
センスアンプＳＡは供給されたデータ電圧Ｖbとリファレンス電圧Ｖrefとを差動増幅して、選択されたメモリセルＭＣ2nの記憶データＤＡＴＡを出力する。
国際公開第２０１６／１８６０８６号 国際公開第２０１９／１１２０６８号
図１６に示す従来の記憶回路において、データ電圧ＶbをセンスアンプＳＡに伝えるルートはＰ２→Ｐ３であり、ルートＰ３はｊ＝ｎのときが最も長い。一方、リファレンス電圧ＶrefをセンスアンプＳＡに伝えるルートは、Ｒ２→Ｒ３である。構造上、Ｐ２≒Ｒ２、Ｐ３＞Ｒ３であり、ｊ＝ｎのとき、ルートの距離の差が最も大きい。このため、データ電圧ＶbをセンスアンプＳＡに伝達するのに要する時間（以下、「配線駆動時間」）と、リファレンス電圧Ｖrefの配線駆動時間に差が生じ、読み出し速度を律速してしまう。
配線駆動時間を決定する要因は主に配線の抵抗と浮遊容量である。このうち配線抵抗に起因する分は、配線を太くして、抵抗を下げることで低減できる。しかし、配線の浮遊容量（配線容量）は、低減が困難である。例えば、配線を太くすることにより、浮遊容量はかえって大きくなってしまう。
配線駆動時間を小さくするため、読み出し負荷トランジスタＲＴjのオン抵抗を小さく、配線容量を急速に充電することも考えられる。しかし、読み出し負荷トランジスタＲＴjのオン抵抗を小さくすると、メモリセルＭＣijに流れる読み出し電流Ｉcellも大きくなってしまい、読み出し動作によるメモリセルデータ破壊（Read Disturb、リードディスターブ）の原因となってしまう。
記憶回路には、素子の縮小化と全体としての大規模化という技術トレンドがある。この技術トレンドから、記憶回路のサイズが大きくなるため、配線容量は増加する傾向にある。一方、センスアンプＳＡの読み出しマージンを確保するため、データ電圧Ｖbはあまり変更できない。また、メモリセルＭＣの小型化のため、リードディスターブを防ぐ観点から、読み出し電流Ｉcellは小さくなり、読み出し負荷トランジスタＲＴのオン抵抗は大きくなる傾向にある。これらのことから、個々の素子の縮小化と全体としての大規模化により、読み出し速度が遅くなることが予想される。
これらの問題を解決するため、特許文献２に開示されているように、ビット線毎にセンスアンプを備える構成とすることが考えられる。しかし、この構成の場合、１つのリファレンス回路からリファレンス電圧Ｖrefを複数のセンスアンプに伝達する配線が長くなる。このため、配線駆動時間が大きくなってしまい、読み出し速度が遅くなり、同様の問題が発生する。
本発明は、こうした実情に鑑みてなされたものであり、微細化及び大規模化が可能で、且つ、読み出し速度を高速化することができる記憶回路を提供することを目的とする。
上記目的を達成するために、本発明の第１の観点に係る記憶回路は、
少なくとも二段階に抵抗値が変化する抵抗変化型素子から構成されたメモリセルのマトリクスを含むメモリセルアレイと、
前記メモリセルアレイ内の読み出し対象のメモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、
前記データ電圧との比較に用いるリファレンス電圧を生成するリファレンス回路と、
前記データ電圧とリファレンス電圧をそれぞれ第１と第２の入力端に受け、両電圧を比較することにより、前記読み出し対象のメモリセルに記憶されているデータを判別するセンスアンプと、
前記抵抗電圧変換回路と前記センスアンプの第１の入力端の間と、前記リファレンス回路と前記センスアンプの第２の入力端との間と、の少なくとも一方に配置されたアナログバッファ回路と、
を備える。
例えば、前記抵抗電圧変換回路は、前記メモリセルアレイの列毎に配置され、それぞれ、対応する列の読み出し対象のメモリセルの抵抗値をデータ電圧に変換し、前記アナログバッファ回路は、前記メモリセルアレイの少なくとも１つの列に配置され、その列の抵抗電圧変換回路が生成したデータ電圧をバッファして、前記センスアンプの第１の入力端に伝達し、前記アナログバッファ回路の電流駆動能力は、その列の抵抗電圧変換回路の電流駆動能力よりも高い。
前記アナログバッファ回路は、例えば、前記メモリセルアレイの２つ以上の列に配置され、その列の前記抵抗電圧変換回路と前記センスアンプの第１の入力端との距離に応じて異なる電流駆動能力を有する。
例えば、前記抵抗電圧変換回路と前記センスアンプは、前記メモリセルアレイの複数の列にそれぞれ配置され、前記アナログバッファ回路は、前記リファレンス回路の出力するリファレンス電圧をバッファして、前記複数のセンスアンプの第２の入力端に伝達し、前記アナログバッファ回路の電流駆動能力は、前記リファレンス回路の電流駆動能力よりも高い。
前記アナログバッファ回路は、例えば、アクセス対象の列の前記センスアンプまでの距離に応じて、電流駆動能力を調整可能となっている。
例えば、前記アナログバッファ回路は、トランジスタ回路から構成され、その電流駆動能力は、トランジスタ回路を構成するトランジスタのサイズにより調整されている。
例えば、前記アナログバッファ回路の電流駆動能力は、該アナログバッファ回路の電源電圧により調整されている。
前記アナログバッファ回路は、例えば、増幅率が１倍で、かつ、インピーダンスを変換する。
例えば、前記アナログバッファ回路は、前記抵抗電圧変換回路と前記センスアンプの第１の入力端の間と、前記リファレンス回路と前記センスアンプの第２の入力端との間と、の両方に配置されたソースフォロワ回路から構成されている。
上記目的を達成するために、本発明の第２の観点に係る記憶回路は、
少なくとも二段階に抵抗値が変化する抵抗変化型素子から構成されたメモリセルのマトリクスを含むメモリセルアレイと、
前記メモリセルアレイの列毎に設けられ、同一列の読み出し対象のメモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、
前記データ電圧との比較に用いるリファレンス電圧を生成するリファレンス回路と、
前記メモリセルアレイの列毎に設けられ、同一列の抵抗電圧変換回路で生成されたデータ電圧と前記リファレンス回路で生成されたリファレンス電圧をそれぞれ第１と第２の入力端に受け、両電圧を比較することにより、前記読み出し対象のメモリセルに記憶されているデータを判別するセンスアンプと、
を備え、
前記リファレンス回路は、各前記抵抗電圧変換回路よりも電流駆動能力が高い。
例えば、前記リファレンス回路は、抵抗値が変化する抵抗変化型素子を含むリファレンスセルと、リファレンスセルの抵抗値をリファレンス電圧に変換するリファレンス電圧変換回路と、を含み、前記リファレンス電圧変換回路の電流駆動能力は、前記抵抗電圧変換回路の電流駆動能力よりも高い。
前記リファレンス回路は、例えば、アクセス対象の列の前記センスアンプまでの距離に応じて、電流駆動能力を調整可能となっている。
例えば、前記リファレンス電圧変換回路と前記抵抗電圧変換回路は、それぞれ、トランジスタ回路から構成されており、電流駆動能力は、トランジスタ回路を構成するトランジスタのサイズにより調整されている。
例えば、前記リファレンス電圧変換回路の電流駆動能力は、該リファレンス電圧変換回路の電源電圧により調整されている。
例えば、前記リファレンス電圧変換回路は複数個並列に配置されている。この場合、前記リファレンス電圧変換回路を活性化させる数を制御する手段を備えてもよい。
本発明によれば、アナログバッファ回路或いはリファレンス回路により信号を伝達する配線を高速に充電できる。従って、記憶回路の微細化及び大規模化が可能で、且つ、読み出し速度を高速化することができる。
本発明の実施の形態１に係る記憶回路のブロック図である。 （ａ）は図１に示すアナログバッファ回路の構成を示す回路図、（ｂ）図１に示すリファレンスバッファ回路の構成を示す回路図である。 （ａ）～（ｉ）は、図１に示す記憶回路の読み出し動作を説明するためのタイミングチャートである。 （ａ）～（ｆ）は、図１に示す記憶回路において、メモリセルにデータ「０」を書き込む動作を説明するためのタイミングチャートである。 （ａ）～（ｆ）は、図１に示す記憶回路において、メモリセルにデータ「１」を書き込む動作を説明するためのタイミングチャートである。 （ａ）と（ｂ）は、それぞれ、図１に示すアナログバッファ回路及びリファレンスバッファ回路の回路例を示す回路図である。 （ａ）と（ｂ）は、それぞれ、図１に示すアナログバッファ回路及びリファレンスバッファ回路の他の回路例を示す回路図である。 （ａ）、（ｂ）は、記憶回路のリファレンス回路の変形例を示す図である。 実施の形態２に係る記憶回路の主要部のブロック図である。 実施の形態２の他の例に係る記憶回路の主要部のブロック図である。 実施の形態３に係る記憶回路の主要部のブロック図である。 （ａ）、（ｂ）は、それぞれ、実施の形態４に係る記憶回路のアナログバッファ回路の主要部のブロック図である。 実施の形態５に係る記憶回路の主要部のブロック図である。 実施の形態５に係る他の記憶回路の主要部のブロック図である。 従来技術と各実施の形態に係る記憶回路における配線駆動時間と記憶容量との関係を示すシミュレーション結果を示す図である。 特許文献１に開示されている記憶回路の課題を説明するためのブロック図である。
以下、図面を参照して本発明の実施の形態に係る記憶回路を説明する。
（実施の形態１）
図１に、実施の形態１に係る記憶回路１１のｍ×ｎビット分の構成を示す。
図示するように、記憶回路１１は、メモリセルアレイ２１とリファレンスセルアレイ２２を有する。
メモリセルアレイ２１は、メモリセルＭＣij（ｉ＝１～ｍ、ｊ＝１～ｎ）が、ｍ行ｎ列のマトリクス状に配列されて構成されている。ｍとｎはそれぞれ、自然数である。
一方、リファレンスセルアレイ２２は、リファレンスセルＲＣi（i＝１～ｍ）が、ｍ行１列に配列されて構成されている。
メモリセルＭＣijの一端には、選択トランジスタＳＴijの電流路の一端が接続されている。また、各リファレンスセルＲＣiの一端には、リファレンス選択トランジスタＡＴiの電流路の一端が接続されている。
選択トランジスタＳＴijとリファレンス選択トランジスタＡＴiとは、それぞれ、ＮチャネルＭＯＳトランジスタから構成され、そのドレインがメモリセルＭＣij又はリファレンスセルＲＣiに接続されている。
第ｊ列のメモリセルＭＣijの他端は、第ｊ列のビット線ＢＬjに共通に接続されている。
リファレンスセルＲＣiの他端は、リファレンスビット線ＢＬRに共通に接続されている。
第ｊ列のメモリセルＭＣijに接続された第ｊ列の選択トランジスタＳＴijの電流路の他端は、第ｊ列に配置されたソース線ＳＬjに共通に接続されている。
リファレンスセルＲＣiに接続されたリファレンス選択トランジスタＡＴiの電流路の他端は、リファレンスソース線ＳＬRに共通に接続されている。
一方、第ｉ行の選択トランジスタＳＴijとリファレンス選択トランジスタＡＴiのゲートは、第ｉ行のワード線ＷＬiに共通に接続されている。
ビット線ＢＬ1～ＢＬnは、互いにほぼ等しい材質、幅、厚みの金属層、例えば、アルミ層、銅層などから構成されている。ビット線ＢＬjは、アナログバッファ回路（以下、単にバッファ回路）ＢＵjとコラム選択トランジスタＣＴjの電流路とを介して垂直ビット線ＶＢＬに共通に接続されている。
垂直ビット線ＶＢＬは、列方向に延在し、センスアンプＳＡの正入力端子（＋）に接続されている。垂直ビット線ＶＢＬは、ビット線ＢＬ1～ＢＬnよりも断面が大きく、単位長さあたりの抵抗値は、ビット線ＢＬjよりも小さい。正入力端子（＋）は、センスアンプＳＡの第１入力端の一例である。
リファレンスセルＲＣ1～ＲＣmは、読み出し動作時に、ＭＴＪ素子を含んで基準抵抗値を提供し、リファレンスビット線ＢＬRに共通に接続されている。リファレンスビット線ＢＬRは、ビット線ＢＬ1～ＢＬnとほぼ等しい材質、幅、厚みの金属層から構成されておりビット線ＢＬ1～ＢＬnとほぼ等しい電気的特性を示す。リファレンスビット線ＢＬRは、リファレンスバッファ回路ＢＵRとリファレンスコラム選択トランジスタＣＴRの電流路とを介して、センスアンプＳＡの負入力端子（－）に接続されている。負入力端子（－）は、センスアンプＳＡの第２入力端の一例である。
コラム選択トランジスタＣＴ1～ＣＴnとリファレンスコラム選択トランジスタＣＴRは、互いに同一のサイズ及び特性を有する。
以下の説明において、ビット線ＢＬjのバッファ回路ＢＵjの入力側部分を第１のビット線ＢＬj1、出力側部分を第２のビット線ＢＬj2として区別することがある。また、リファレンスビット線ＢＬRのリファレンスバッファ回路ＢＵRの入力側部分を第１のリファレンスビット線ＢＬR1を，出力側部分を第２のリファレンスビット線ＢＬR2を付して区別することがある。
第ｊ列の第１のビット線ＢＬj1には、読み出し負荷トランジスタＲＴjの電流路の一端が接続されている。読み出し負荷トランジスタＲＴjの電流路の他端には、読み出し電圧ＶＲが印加されている。読み出し負荷トランジスタＲＴjは、データ読み出し時に、負荷として機能する負荷トランジスタである。
第ｊ列の第１のビット線ＢＬj1には、さらに、書き込みトランジスタＷＴＰjの電流路の一端とＷＴＮjの電流路の一端とが接続されている。書き込みトランジスタＷＴＰjの電流路の他端には、書き込み電圧ＶＷが印加されている。一方、書き込みトランジスタＷＴＮjの電流路の他端は接地されている。書き込みトランジスタＷＴＰjはＰチャネルＭＯＳトランジスタから構成され、書き込みトランジスタＷＴＮjはＮチャネルＭＯＳトランジスタから構成されている。
リファレンスセルＲＣiに接続された第１のリファレンスビット線ＢＬR1には、リファレンス読み出し負荷トランジスタＲＴRの電流路の一端が接続されている。リファレンス読み出し負荷トランジスタＲＴRの電流路の他端には、読み出し電圧ＶＲが印加されている。リファレンス読み出し負荷トランジスタＲＴRは、データ読み出し時に、負荷として機能する負荷トランジスタであり、読み出し負荷トランジスタＲＴ1～ＲＴnと同一のサイズ及び特性を有する。
リファレンスビット線ＢＬR1とリファレンス読み出し負荷トランジスタＲＴRとは、協働して、リファレンスセルＲＣiの抵抗値をリファレンス抵抗に変換するリファレンス電圧変換回路として機能する。
各ソース線ＳＬjには、書き込みトランジスタＷＱjの電流路の一端と読み出し／書き込みトランジスタＲＷＱjの電流路の一端とが接続されている。書き込みトランジスタＷＱjの電流路の他端には、書き込み電圧ＶＷが印加されている。一方、読み出し／書き込みトランジスタＲＷＱjの電流路の他端は接地されている。書き込みトランジスタＷＱjはＰチャネルＭＯＳトランジスタから構成され、書き込みトランジスタＷＴＰ1～ＷＴＰnと同一のサイズ及び特性を有する。読み出し／書き込みトランジスタＲＷＱjはＮチャネルＭＯＳトランジスタから構成され、互いに同一のサイズ及び特性を有する。
リファレンスソース線ＳＬRは、リファレンス読み出しトランジスタＲＷＱRの電流路を介して接地されている。リファレンス読み出しトランジスタＲＷＱRはＮチャネルＭＯＳトランジスタから構成され、読み出し／書き込みトランジスタＲＷＱ1～ＲＷＱnと同一のサイズ及び特性を有する。リファレンス読み出しトランジスタＲＷＱRのゲートはプルアップされている。
ワード線ＷＬ1～ＷＬmは、ローデコーダ３１に接続されている。
コラム線ＣＬ1～ＣＬnの一端はコラムデコーダ３２に接続されている。
コラム線ＣＬjの他端は、同一列のナンドゲートＲＧjの一方の入力端に接続されている。ナンドゲートＲＧjの他方の入力端には、リードイネーブル信号ＲＥが供給されている。ナンドゲートＲＧjの出力信号は対応する読み出し負荷トランジスタＲＴjのゲートとバッファ回路ＢＵjのイネーブル端子に出力する。これにより、リードイネーブル信号ＲＥにより読み出しが指示され、且つ、コラム選択信号により第ｊ列のメモリセルＭＣijが選択されたときに、読み出し負荷トランジスタＲＴjがオンし、また、バッファ回路ＢＵjが、イネーブル状態となって、第１のビット線ＢＬj1の電圧を１倍に増幅して第２のビット線ＢＬj2に出力する。
コラム線ＣＬjは、同一列のナンドゲートＮＧjの一方の入力端に接続されている。ナンドゲートＮＧjの他方の入力端には、書き込み制御信号ＷＢＬＨが供給されている。ナンドゲートＮＧjは、コラム線ＣＬjの電圧と書き込み制御信号ＷＢＬＨが共にハイレベルの時に、ローレベルの出力信号を、対応する書き込みトランジスタＷＴＰjのゲートに出力する。
コラム線ＣＬjは、同一列のアンドゲートＡＧjの一方の入力端に接続されている。アンドゲートＡＧjの他方の入力端には、書き込み制御信号ＷＢＬＬが供給されている。アンドゲートＡＧjは、コラム線ＣＬjの電圧と書き込み制御信号ＷＢＬＬが共にハイレベルの時に、ハイレベルの出力信号を同一列の書き込みトランジスタＷＴＮjのゲートに出力する。
コラム線ＣＬjは、さらに、同一列のコラム選択トランジスタＣＴjのゲートに接続されている。コラム選択トランジスタＣＴjは、第ｊ列が選択されたときにオンする。
リファレンスコラム線ＣＬRの一端部はリファレンスコラムデコーダ３３に接続され、リファレンスコラム線ＣＬRの他端は、リファレンスナンドゲートＲＧRの一方の入力端に接続されている。リファレンスナンドゲートＲＧRの他方の入力端には、リードイネーブル信号ＲＥが供給されている。リファレンスナンドゲートＲＧRは、出力信号を、リファレンス読み出し負荷トランジスタＲＴRのゲートとリファレンスバッファ回路ＢＵRのイネーブル端子に出力する。これにより、リファレンス読み出し負荷トランジスタＲＴRは、データの読み出しが指示されたときにオンし、負荷として機能する。また、リファレンスバッファ回路ＢＵRは、データの読み出しが指示されたときにイネーブル状態となる。
リファレンスコラム線ＣＬRは、リファレンスナンドゲートＮＧRの一方の入力端に接続されている。リファレンスナンドゲートＮＧRの他方の入力端には、書き込み制御信号ＷＢＬＨが供給されている。リファレンスナンドゲートＮＧRは、リファレンスコラム線ＣＬRの電圧と書き込み制御信号ＷＢＬＨが共にハイレベルの時に、ローレベルの出力信号をリファレンス書き込みトランジスタＷＴＰRのゲートに出力する。
リファレンスコラム線ＣＬRは、リファレンスコラム選択トランジスタＣＴRのゲートに接続されている。従って、リファレンスコラム選択トランジスタＣＴRは、リファレンスコラム線ＣＬRがハイレベルのときにオンする。
第ｊ列のソース線ＳＬjに接続された書き込みトランジスタＷＱjのゲートには、インバータＩＮを介して書き込み制御信号ＷＳＬＨが印加される。従って、書き込み制御信号ＷＳＬＨがハイレベルのとき、換言すると、メモリセルＭＣｊに「１」を書き込むときに、書き込みトランジスタＷＱjがオンする。
第ｊ列のソース線ＳＬjに接続された読み出し／書き込みトランジスタＲＷＱjのゲートには、オアゲートＯＲの出力端が接続されている。オアゲートＯＲの一方の入力端には、リードイネーブル信号ＲＥが供給され、他方の入力端には、書き込み制御信号ＷＳＬＬが供給される。オアゲートＯＲは、リードイネーブル信号ＲＥと書き込み制御信号ＷＳＬＬの少なくとも一方がハイレベル、すなわち、読み出し時かメモリセルに「０」を書き込むときに、ハイレベルの信号を出力し、読み出し／書き込みトランジスタＲＷＱ1～ＲＷＱnをオンさせる。
リード／ライトコントローラ３４は、図示せぬ上位装置からの指示に従って、データリード時に、リードイネーブル信号ＲＥをハイレベルとし、データ「０」を書き込む時に、書き込み制御信号ＷＢＬＨとＷＳＬＬとをハイレベルとし、データ「１」を書き込む時に、書き込み制御信号ＷＢＬＬとＷＳＬＨとをハイレベルとする。
センスアンプＳＡは、正入力端子の電圧とリファレンスビット線ＢＬRの電圧とを比較し、正入力端子の電圧が負入力端子の電圧よりも低ければ、ローレベルのＤＡＴＡ信号を出力し、高ければ、ハイレベルのＤＡＴＡ信号を出力する。
メモリセルＭＣijは１つのＭＴＪ（Magnetic Tunneling Junction：磁気トンネル接合）素子から構成される。ＭＴＪ素子は、ピン（固定）層、絶縁層、フリー（自由）層の３層から構成される。ピン層の磁化の方向は固定されており、層内を電流が流れてもその磁化の方向は変わらない。一方、フリー層の磁化の方向は可変であり、層内を電流が流れると、その磁化の方向は変化する。絶縁層は、ピン層とフリー層との間に設けられた薄膜である。
ＭＴＪ素子は、ピン層とフリー層の磁化の方向が互いに揃っている状態（平行状態）では低抵抗値Ｒpを、ピン層とフリー層の磁化の方向が反対方向を向いている状態（反平行状態）では、高抵抗値Ｒap（＞Ｒp）を示す。
本実施形態では、ＭＴＪ素子の低抵抗値をデータ「０」、高抵抗値をデータ「１」に対応付けている。
次に、リファレンスセルＲＣiについて説明する。リファレンスセルＲＣiは、１つのＭＴＪ素子Ｍと１つの固定抵抗ＦＲの直列回路から構成される。ＭＴＪ素子は、メモリセルＭＣijを構成するＭＴＪ素子と同一の構造（材質、サイズ、不純物濃度等）を有し、ピン層とフリー層の磁化の方向が互いに揃っている低抵抗状態（平行状態）に設定されている。
固定抵抗ＦＲの抵抗値Ｒoffsetは、０より大きく、且つ、Ｒap－Ｒp（＝Ｒp×ＭＲ比）より小さい値に設定される。
また、各リファレンスセルＲＣiのＭＴＪ素子は、読み出し電流が流れた時に、その低抵抗状態が維持されるように接続される。例えば、読み出し時に、リファレンスビット線ＢＬRの電圧がリファレンスソース線ＳＬRよりも高く設定される。本実施形態の構成では、フリー層がリファレンスビット線ＢＬR1に、ピン層がリファレンスソース線ＳＬR側に接続される。
なお、読み出し負荷トランジスタＲＴjと、ビット線ＢＬjと、選択トランジスタＳＴijと、ソース線ＳＬjと、読み出し／書き込みトランジスタＲＷＱjとは、アクセス対象のメモリセルＭＣijの抵抗を電圧に変換する抵抗電圧変換回路として機能する。
第ｊ列のバッファ回路ＢＵjは、入力信号をバッファして出力するアナログバッファ回路である。より詳細には、図２（ａ）に示すように、第ｊ列のバッファ回路ＢＵjは、正入力端子（＋）に第ｊ列の第１のビット線ＢＬj1が接続され、出力端が第ｊ列の第２のビット線ＢＬj2と負入力端子（－）に接続された増幅回路ＯＰjから構成され、入力電圧を１倍に増幅して出力する。第ｊ列のバッファ回路ＢＵjは、読み出し負荷トランジスタＲＴjの電流駆動能力よりも高い電流駆動能力を有する。なお、電流駆動能力、即ち、ドライブ能力は、出力にどれだけの電流を流す事ができるかという能力の大きさである。増幅回路ＯＰjは、理想的には、入力インピーダンスが無限大で、出力インピーダンスが０であり、インピーダンス変換機能も備える。増幅回路ＯＰjは、イネーブル端子ＥＮに供給されるイネーブル信号がローレベルのとき、即ち、リードモードで、且つ、対応する列ｊが選択されたときにイネーブル状態となる。
図１に示すように、第ｊ列のバッファ回路ＢＵjは、その入力端が、第ｊ列の第１のビット線ＢＬj1と読み出し負荷トランジスタＲＴjの接続点、及び、第ｊ列の第１のビット線ＢＬj1と書き込みトランジスタＷＴＰj及びＷＴＮjの接続点、よりもセンスアンプＳＡ側となる位置であって、且つ、これらの接続点の近傍に配置されている。また、第ｊ列のバッファ回路ＢＵjの出力端は、第2ビット線ＢＬj2と垂直ビット線ＶＢＬを介して、センスアンプＳＡの正入力端に接続されている。即ち、抵抗電圧変換回路の一例である負荷トランジスタＲＴjとセンスアンプＳＡの第１の入力端の一例である正入力端の間に配置されている。
リファレンスバッファ回路ＢＵRは、入力信号をバッファして出力するアナログバッファ回路である。より詳細には、図２（ｂ）に示すように、リファレンスバッファ回路ＢＵRも、正入力端子（＋）に第１のリファレンスビット線ＢＬR1が接続され、出力端が第２のリファレンスビット線ＢＬR2と負入力端子（－）に接続され、増幅率１倍に設定された増幅回路ＯＰRから構成される。リファレンスバッファ回路ＢＵRは、リファレンス読み出し負荷トランジスタＲＴRの電流駆動能力よりも高い電流駆動能力を有する。増幅回路ＯＰRは、理想的には、入力インピーダンスが無限大で、出力インピーダンスが０であり、インピーダンス変換機能も備える。増幅回路ＯＰRは、イネーブル端子ＥＮに供給されるイネーブル信号がローレベルのとき、即ち、リードモードで、且つ、リファレンスセルＲＣが選択されたときにイネーブル状態となる。
図１に示すように、リファレンスバッファ回路ＢＵRは、その入力端が、第１のリファレンスビット線ＢＬR1とリファレンス読み出し負荷トランジスタＲＴRの接続点、及び、第１のリファレンスビット線ＢＬR1とリファレンス書き込みトランジスタＷＴＰRの接続点、よりもセンスアンプＳＡ側となる位置に配置であって、且つ、これらの接続点の近傍に配置される。また、リファレンスバッファ回路ＢＵＲの出力端は、リファレンスビット線ＢＬＲを介して、センスアンプＳＡの負入力端に接続されている。即ち、リファレンス回路とセンスアンプＳＡの第２の入力端の一例である負入力端の間に配置されている。
次に、上記構成を有する、記憶回路１１の動作を説明する。
（読み出し動作）
図３のタイミングチャートを参照して読み出し動作を説明する。
第ｉ行ｊ列のメモリセルＭＣijからデータを読み出す場合を例とする。
コラムデコーダ３２は、コラムアドレスをデコードし、図３（ｂ）に示すように、タイミングｔ１で第ｊ列のコラム線ＣＬjをハイレベルに、他のコラム線ＣＬをローレベルに維持する。また、リファレンスコラムデコーダ３３は、図３（ｂ）に示すように、リファレンスコラム線ＣＬRをハイレベルとする。
また、リード／ライトコントローラ３４は、図３（ｃ）に示すように、タイミングｔ１で、リードイネーブル信号ＲＥをハイレベルとする。これにより、第ｊ列のナンドゲートＲＧjの入力が共にハイレベルとなって、図３（ｄ）に示すようにナンドゲートＲＧjの出力はローレベルとなる。これにより、読み出し負荷トランジスタＲＴRはオンする。これにより、図３（ｅ）に示すように、第ｊ列のビット線ＢＬj1が読み出し電圧ＶＲにより充電される。
同様に、タイミングｔ１で、リファレンスナンドゲートＲＧRの２つの入力であるリファレンスコラム線ＣＬRの電圧とリードイネーブル信号ＲＥが共にハイレベルとなる。このため、図３（ｄ）に示すように、リファレンスナンドゲートＲＧRの出力がローレベルとなり、リファレンス読み出し負荷トランジスタＲＴRがオンする。これにより、図３（ｇ）に示すように、リファレンスビット線ＢＬR1が読み出し電圧ＶＲにより一旦充電される。
また、リードイネーブル信号ＲＥがハイレベルとなることで、オアゲートＯＲの出力がハイレベルとなり、読み出し／書き込みトランジスタＲＷＱ1～ＲＷＱnがオンする。これにより、ｊ列のソース線ＳＬjはグランドに接続される。なお、リファレンス読み出しトランジスタＲＷＱRは、ゲートがプルアップされており、常時オンしている。これにより、リファレンスソース線ＳＬRはグランドに接続されている。
続いて、ローデコーダ３１は、ローアドレスをデコードし、タイミングｔ２で、図３（ａ）に示すように、第ｉ行のワード線ＷＬiをハイレベルとし、他のワード線ＷＬをローレベルに維持する。これにより、選択トランジスタＳＴijとリファレンス選択トランジスタＡＴiがオンする。
選択トランジスタＳＴijがオンすることにより、読み出し負荷トランジスタＲＴj→第１のビット線ＢＬj1→メモリセルＭＣij→ソース線ＳＬj→読み出し／書き込みトランジスタＲＷＱj→グランド、と電流が流れ、ｊ列の第１のビット線ＢＬj1の電圧（データ電圧）Ｖb1は、図３（ｅ）に示すように、メモリセルＭＣijの抵抗値に対応する電圧に変化する。具体的には、メモリセルＭＣijを構成するＭＴＪ素子の抵抗値が高抵抗（記憶データが「１」）の場合には、比較的高電圧に変化し、ＭＴＪ素子の抵抗値が低抵抗（記憶データが「０」）の場合には、比較的低電圧に変化する。
第ｊ列の第１のビット線ＢＬj1は、入力インピーダンスが大きいバッファ回路ＢＵjの入力端に接続されている。このため、読み出し負荷トランジスタＲＴjで充電する部分は、垂直ビット線ＶＢＬまで充電する従来と比較して短く、配線容量は十分小さい。このため、第ｊ列の第１のビット線ＢＬj1の電圧の変化は従来と比して高速である。
図３（ｄ）に示すように、タイミングｔ1でナンドゲートＲＧjの出力がローレベルになると、バッファ回路ＢＵjは、イネーブル状態となり、第１のビット線ＢＬj1のデータ電圧Ｖb1と同一のデータ電圧Ｖb2を第２のビット線ＢＬj2に出力する。バッファ回路ＢＵjの電流駆動能力は、読み出し負荷トランジスタＲＴjの電流駆動能力よりも大きい。このため、第２のビット線ＢＬj2及び垂直ビット線ＶＢＬの配線容量は比較的大きいが、これを高速に充電して、図３（ｅ）と（ｆ）に示すように、垂直ビット線ＶＬＢの電圧Ｖb2を第１のビット線ＢＬj1のデータ電圧Ｖb1に追従させることができる。垂直ビット線ＶＢＬの電圧Ｖb2がセンスアンプＳＡの正入力端子に供給される。
タイミングｔ２で、第ｉ行のワード線ＷＬiがハイレベルになり、リファレンス選択トランジスタＡＴiがオンすると、リファレンス読み出し負荷トランジスタＲＴR→第１のリファレンスビット線ＢＬR1→リファレンスセルＲＣi→リファレンス選択トランジスタＡＴi→リファレンスソース線ＳＬR→リファレンス読み出しトランジスタＲＷＱR→グランド、と電流が流れる。このため、第１のリファレンスビット線ＢＬR1の電圧は、図３（ｇ）に示すようにリファレンス電圧Ｖref1に変化する。
タイミングｔ１で、リファレンスバッファ回路ＢＵRは、イネーブル状態になっており、第１のリファレンスビット線ＢＬR1のリファレンス電圧Ｖref1と同一のリファレンス電圧Ｖref2を出力する。リファレンスバッファ回路ＢＵRの電流駆動能力は大きいので、図３（ｈ）に示すように、第２のリファレンスビット線ＢＬR2及び垂直ビット線ＶＢＬRを高速に充電し、リファレンス電圧Ｖref2を第１のリファレンスビット線ＢＬR1のリファレンス電圧Ｖref1の変化に追従させることができる。
センスアンプＳＡは、図３（ｉ）に示すように、正入力端に印加された垂直ビット線ＶＢＬのデータ電圧Ｖb2が負入力端に印加されたリファレンス電圧Ｖref2より高ければ、ハイレベル、垂直ビット線ＶＢＬのデータ電圧Ｖb2がリファレンス電圧Ｖref2より低ければ、ローレベルの出力信号ＤＡＴＡを出力する。ハイレベルを「１」、ローレベルを「０」として信号処理することにより、第ｉ行ｊ列のメモリセルＭＣijの記憶データを読み出したことになる。
その後、ワード線ＷＬi、リードイネーブル信号ＲＥ、コラム線ＣＬjとＣＬRを順次ローレベルとして、１回の読み出しサイクルを終了する。
なお、読み出し動作では、書き込み制御信号ＷＢＬＨ，ＷＢＬＬ，ＷＳＬＨ，ＷＳＬＬはローレベルを維持する。
（書き込み動作）
第ｉ行ｊ列のメモリセルＭＣijにデータを書き込む場合、コラムデコーダ３２は、コラムアドレスをデコードし、図４（ｂ）、図５（ｂ）に示すように、第ｊ列のコラム線ＣＬjをハイレベルに、他のコラム線ＣＬをローレベルに維持する。
一方、リード／ライトコントローラ３４は、書き込みデータに応じて、書き込み制御信号ＷＢＬＨ，ＷＢＬＬ，ＷＳＬＨ，ＷＳＬＬを制御する。
また、書き込みモードでは、リードイネーブル信号ＲＥがローレベルのため、ナンドゲートＲＧj及びＲＧRはハイレベルの信号を出力する。このため、読み出し負荷トランジスタＲＴj及びＲＴRはオフし、バッファ回路ＢＵj及びＢＵRは、ディスエイブル状態となり、動作しない。このため、書き込み電流が第２ビット線ＢＬj2及び垂直ビット線ＶＢＬに流れ込むことはない。
まず、「０」を書き込む場合の動作を説明する。
リード／ライトコントローラ３４は、図４（ｃ）に示すように、書き込み制御信号ＷＢＬＨとＷＳＬＬをハイレベルとし、図４（ｄ）に示すように、書き込み制御信号ＷＢＬＬとＷＳＬＨをローレベルに維持する。これにより、第ｊ列の書き込みナンドゲートＮＧjの出力はローレベルとなり、書き込みトランジスタＷＴＰjがオンする。これにより、図４（ｅ）に示すように、第ｊ列の第１のビット線ＢＬj1が書き込み電圧となる。第１のビット線ＢＬj1は比較的短いため、充電に要する時間は短時間である。
一方、書き込み制御信号ＷＳＬＬがハイレベルとなることにより、オアゲートＯＲの出力がハイレベルとなり、読み出し／書き込みトランジスタＲＷＱjがオンし、図４（ｆ）に示すように、ソース線ＳＬjが接地される。
続いて、ローデコーダ３１は、ローアドレスをデコードし、図４（ａ）に示すように、第ｉ行のワード線ＷＬiをハイレベルとし、選択トランジスタＳＴiをオンする。すると、書き込みトランジスタＷＴＰj→第ｊ列の第１のビット線ＢＬj1→メモリセルＭＣij→ソース線ＳＬj→読み出し／書き込みトランジスタＲＷＱj→グランド、と電流が流れる。これにより、メモリセルＭＣijを構成するＭＴＪ素子は平行状態に設定され、その抵抗値は低抵抗となる。すなわち、データ「０」が書き込まれる。
次に、データ「１」を書き込む場合の動作を説明する。
この場合、リード／ライトコントローラ３４は、図５（ｄ）に示すように、書き込み制御信号ＷＢＬＬとＷＳＬＨをハイレベルとし、図５（ｃ）に示すように、書き込み制御信号ＷＢＬＨとＷＳＬＬをローレベルに維持する。これにより、第ｊ列のアンドゲートＡＧjの出力はハイレベルとなり、書き込みトランジスタＷＴＮjがオンする。
一方、書き込み制御信号ＷＳＬＨがハイレベルとなることにより、インバータＩＮの出力がローレベルとなり、書き込みトランジスタＷＱjがオンし、図５（ｆ）に示すように、ソース線ＳＬjに書き込み電圧ＶＷが印加される。
続いて、ローデコーダ３１は、ローアドレスをデコードし、図５（ａ）に示すように、第ｉ行のワード線ＷＬiをハイレベルとし、選択トランジスタＳＴiをオンする。これにより、書き込みトランジスタＷＱj→ソース線ＳＬj→メモリセルＭＣij→第ｊ列の第１のビット線ＢＬj1→書き込みトランジスタＷＴＮj→グランド、と電流が流れる。メモリセルＭＣijを構成するＭＴＪ素子に電流が流れ、ＭＴＪ素子は反平行状態に設定され、その抵抗値は高抵抗となる。すなわち、データ「１」が書き込まれる。
その後、ワード線ＷＬi、コラム線ＣＬj、書き込み制御信号ＷＢＬＬ、書き込み制御信号ＷＳＬＨを順次ローレベルとして、１サイクル分の書き込み処理を終了する。
（リファレンスセルＲＣiへデータの書き込み）
リファレンスセルには、データ「０」のみが書き込まれる。
書き込み方法とじては、外部から磁界を印加する方法と、書き込み電流による方法がある。
以下、リファレンスセルＲＣに書き込み電流を流すことにより低抵抗状態（平行状態）に設定する方法を説明する。
まず、リファレンスコラムデコーダ３３は、リファレンスコラム線ＣＬRをハイレベルとする。一方、リード／ライトコントローラ３４は、書き込み制御信号ＷＢＬＨをハイレベルとする。これにより、リファレンスナンドゲートＮＧRがローレベルの信号を出力する。これにより、リファレンス書き込みトランジスタＷＴＰRがオンする。
一方、ローデコーダ３１は、ワード線ＷＬ1をハイレベルに設定し、他のワード線ＷＬをグランドレベルに設定する。これにより、リファレンス選択トランジスタＡＴ1がオンする。
すると、リファレンス書き込みトランジスタＷＴＰR→リファレンスビット線ＢＬR1→リファレンスセルＲＣ1→リファレンス選択トランジスタＡＴ1→リファレンスソース線ＳＬR→リファレンス読み出しトランジスタＲＷＱR→グランドと電流が流れる。これにより、リファレンスセルＲＣ1を構成するＭＴＪ素子に電流が流れ、ＭＴＪ素子のフリー層ＭＦは、ピン層ＭＰと同一方向に磁化され、ＭＴＪ素子の両端子間の抵抗は低抵抗Ｒpとなる。
ローデコーダ３１は、リファレンスセルＲＣ1へのデータ「０」の書き込みが完了すると、ワード線ＷＬ1をローレベルとし、ワード線ＷＬ2をハイレベルとする。以後、リファレンス選択トランジスタＡＴ3～ＡＴmを順番に選択することにより、リファレンスセルＲＣ2～ＲＣmに電流を順番に流し、各ＭＴＪ素子にデータ「０」を書き込む。
こうして、全てのリファレンスセルＲＣ1～ＲＣmにデータ「０」を書き込むことができる。
以上説明したように、本実施の形態に係る記憶回路１１においては、各ビット線ＢＬにバッファ回路が配置されている。このため、データの読み出し時に、読み出し負荷トランジスタＲＴjが充電する必要のある部分が第１のビット線ＢＬj1部分のみであり、相対的に短い。このため、第１のビット線ＢＬj1配線容量を高速に充電して、データ電圧Ｖb1を確定することができる。
バッファ回路ＢＵjは、読み出し負荷トランジスタＲＴjよりも電流駆動能力が大きい。このため、第２のビット線ＢＬj2と垂直ビット線ＶＢＬを、読み出し負荷トランジスタＲＴjを通過した電流で充電する場合よりも、高速で充電することができる。このため、センスアンプＳＡの正入力端子の電圧Ｖb2を従来に比して短時間で確定することができる。従って、データを高速に読み出すことができる。
センスアンプＳＡの負入力端子に印加されるリファレンス電圧Ｖref2も短時間で確定可能である。
また、書き込み電流が垂直ビット線ＶＢＬに回り込むことを防止でき、書き込み速度を向上し、さらに、漏れ電流を抑え、消費電力を抑えることができる。
バッファ回路ＢＵj及びＢＵRは、具体的には、例えば、図６（ａ）、（ｂ）等に示す既知のトランジスタ回路から構成された増幅回路から構成される。
図６（ａ）に示す増幅器を構成する各トランジスタは、読み出し負荷トランジスタＲＴよりも電流駆動能力の大きいＭＯＳトランジスタ、例えば、チャネル幅の大きいトランジスタから構成され、回路全体としても、電流駆動能力が大きい。また、正入力端子はＭＯＳトランジスタのゲートに接続されており、入力インピーダンスが非常に高い。
図６（ｂ）に示す増幅器は、図６（ａ）に示す増幅器と、出力段（駆動段）ＤＲを備える。この構成の場合、出力段ＤＲは、読み出し負荷トランジスタＲＴよりも電流駆動能力の大きいＭＯＳトランジスタ、例えば、チャネル幅の大きいトランジスタから構成され、回路全体としても、電流駆動能力が読み出し負荷トランジスタＲＴよりも大きい。
バッファ回路ＢＵjに供給する電源電圧ＶＤＤは、読み出し電圧ＶRと異なる電圧であってもよい。また、図６（ｂ）で、電源電圧ＶＤＤとＶＣＣは互いに異なっていてもよい。
また、図６（ａ）、（ｂ）では、増幅率１倍、即ち、入力電圧Ｖin＝出力電圧Ｖoutという特性を有するバッファ回路を例示したが、これに限定されない。センスアンプＳＡでのデータ電圧Ｖb1とリファレンス電圧Ｖref1の比較に悪影響を与えないならば、どのような入出力特性のバッファ回路を使用してもよい。
例えば、バッファ回路ＢＵとして、図７（ａ）例示するＮＭＯＳＦＥＴソースフォロワ回路、図７（ｂ）に例示するＰＭＯＳＦＥＴソースフォロワ回路を使用することも可能である。ソースフォロワ回路は、Ｖout＝Ｖin－Ｖgsという特性を有する。ここで、Ｖgsは、ソースに対するゲートの電圧を意味する。
図１に示す回路構成において、図７（ａ）又は（ｂ）に示すソースフォロワ回路をバッファ回路ＢＵj及びリファレンスバッファ回路ＢＵRとして使用した場合を想定する。この場合、センスアンプＳＡの正入力端子に印加される電圧と負入力端子に印加される電圧との差ΔＶreadは式（１）で示される。
ΔＶread＝Ｖb2－Ｖref2
＝（Ｖb1－Ｖgs）－（Ｖref1－Ｖgs）
＝Ｖb1－Ｖref1 ・・・（１）
このように、２つのバッファ回路ＢＵjとＢＵRの間で、ソースゲート間電圧Ｖgsの影響はキャンセルされ、センスアンプＳＡは適切な信号ＤＡＴＡを出力することができる。
図１の構成では、リファレンスビット線ＢＬRにもバッファ回路ＢＵRを配置したが、リファレンスビット線ＢＬRの配線容量が小さく、信号遅延を無視可能な場合には、バッファ回路を配置しなくてもよい。同様に、センスアンプＳＡ近傍のビット線ＢＬには、バッファ回路を設けなくても良い。どの列からバッファ回路ＢＵを設けるかは、任意に設定可能である。
図１の構成では、各リファレンスセルＲＣiが固定抵抗ＦＲとＭＴＪ素子とを備えたが、図８（ａ）、（ｂ）に示すように、固定抵抗ＦＲを複数のリファレンスセルＲＣiに共通にすることも可能である。
上記実施の形態では、ＭＴＪ素子の低抵抗にデータ「０」を、高抵抗にデータ「１」を割り当てたが、ＭＴＪ素子の低抵抗にデータ「１」を、高抵抗にデータ「０」を割り当ててもよい。
以上の説明では、読み出し負荷トランジスタＲＴjとバッファ回路ＢＵjの入力端子に接続されている第１の信号線にＭＴＪ素子から構成されるメモリセルＭＣijが接続され、書き込みトランジスタＷＱj及び書き込み／読み出しトランジスタＷＲＱjに接続されている第２の信号線に選択トランジスタＳＴijを接続している。このため、第１の信号線をビット線ＢＬij、第２の信号線をソース線ＳＬijと呼ぶ。ただし、第１の信号線に選択トランジスタＳＴijを接続し、第２の信号線にメモリセルＭＣijを接続してもよい。この場合、第１の信号線がソース線、第２の信号線がビット線となる。この場合、読み出し電流は、読み出し負荷トランジスタＲＴj→ソース線ＳＬj→選択トランジスタＳＴij→メモリセルＭＣij→ビット線ＢＬij→書き込み／読み出しトランジスタＷＲＱj→グランド と流れる。同様に、リファレンス読み出し負荷トランジスタＲＴRに接続されている第１のリファレンス信号線にリファレンスセルＲＣiが接続され、リファレンス読み出しトランジスタＲＷＱRに接続されている第２のリファレンス信号線にリファレンス選択トランジスタＡＴiを接続している。このため、第１のリファレンス信号線をリファレンスビット線ＢＬR、第２のリファレンス信号線をリファレンスソース線ＳＬRと呼ぶ。ただし、第１のリファレンス信号線にリファレンス選択トランジスタＡＴiを接続し、第２のリファレンス信号線にリファレンスセルRＣiを接続してもよい。この場合、第１のリファレンス信号線がリファレンスソース線、第２のリファレンス信号線がリファレンスビット線となる。また、信号線の名称、トランジスタの名称等は任意である。以下の説明においても同様である。
また、バッファ回路ＢＵjの電流駆動能力は、例えば、次のようにして決定される。
メモリセルのＭＣijに流す読み出し電流は、読み出し破壊（リードディスターブ）を引き起こさないようにするため、書き込み電流の最小値の１／２以下に設定される。ここでの「書き込み電流」は、予め設定された書き込み期間ＴＷ中に、電流を流し続けることによりメモリセルＭＣijの記憶データを書き換えることができる電流を意味する。理論的には、書き込み電流の最小値＞読み出し電流が成立すれば、リードディスターブは発生しないはずであるが、電圧、温度、製造プロセスのばらつきなどの諸要因の変動に対するマージンを確保するために、このように設定される。ここで、バッファユニットＢＵjの電流駆動能力は、メモリセルＭＣijに流す読み出し電流は書き込み電流の最小値の１／２以下という条件を保ったまま、バッファ回路ＢＵjが設けられていない状態で垂直ビット線ＶＢＬに流れる電流より大きい電流を流すことで垂直ビット線ＶＢＬを高速充電できるように選択する。
（実施の形態２）
実施の形態１では、全てのバッファ回路ＢＵj、ＢＵRを同一のサイズとした。ここで、各列の第２ビット線ＢＬj2の長さは同一であり、配線容量はほぼ同一である。また、垂直ビット線ＶＢＬは全列共用である。従って、各バッファ回路ＢＵjの充電対象の配線容量は互いに等しい。しかし、センスアンプＳＡの正入力端の入力電圧を確定するために充電すべき実質的な配線容量は列毎に異なる。例えば、図１において、第ｎ列のバッファ回路ＢＵnが、センスアンプＳＡの正入力端の電圧を確定するために充電しなければならない配線容量は、第１列のバッファ回路ＢＵ1が、センスアンプＳＡの正入力端の電圧を確定するために充電しなければならない配線容量よりも大きい。
この点に注目し、図９に模式的に示すように、列毎にバッファ回路ＢＵjの電流駆動能力を異ならせるようにしてもよい。
図９の記憶回路１２では、第ｎ列、第（ｎ－１）列、．．．第１列の順に、バッファ回路ＢＵjの電流駆動能力が小さくなる。なお、図９では、電流駆動能力をバッファ回路ＢＵを示す三角形の記号の大きさで示している。また、リファレンスビット線ＢＬRにはバッファ回路を配置していない。
また、図１０に示すように、連続する１又は複数の列を１つのグループとし、グループ毎にバッファ回路ＢＵの電流駆動能力を異ならせてもよい。１つのグループに属す列の数は同一でも互いに異なってもよい。
図１０の例では、第１グループには２列、第２グループに３列、．．．、第ｋグループに２列が属し、グループ番号が大きくなるに従って、バッファ回路ＢＵjの電流駆動能力が大きくなっている。なお、グループ内では、バッファ回路ＢＵjの電流駆動能力は等しい。なお、図９の構成は、全グループが１つの列から構成される構成に相当する。
このような構成により、読み出し動作の高速化、消費電力を抑え、占有面積を抑えることが可能となる。
バッファ回路ＢＵの電流駆動能力を調整する・異ならせる手法は任意である。
例えば、１）同一構成のバッファ回路ＢＵを使用し、電源電圧ＶＤＤを異ならせる手法、２）回路構成は同一であるが、構成するトランジスタのサイズ（特にチャネル幅）を異ならせる手法、３）バッファ回路毎に回路構成を異ならせる手法、４）並列接続するバッファ回路の数を異ならせる手法、５）これらの組みあわせ、等が採用可能である。
（実施の形態３）
実施の形態１及び２では、メモリセルアレイ全体に１つのセンスアンプＳＡを配置したが、特許文献２に開示されているように、メモリセルアレイの列毎にセンスアンプを配置する構成も採用可能である。図１１に、このような構成の記憶回路１３の主要部を示す。
図１１に示すように、本実施の形態においては、メモリセルアレイ２１の列毎にセンスアンプＳＡが配置されている。
第ｊ列のビット線ＢＬjは、コラム選択トランジスタＣＴjの電流路を介して、第ｊ列のセンスアンプＳＡの正入力端子に接続されている。
一方、リファレンスビット線ＢＬRには、バッファ回路ＢＵRが配置されている。以下の説明では、実施形態１と同様に、バッファ回路ＢＵRの入力端に接続されたリファレンスビット線を第１のリファレンスビット線ＢＬR1、バッファ回路ＢＵRの出力端に接続されたリファレンスビット線を第２のリファレンスビット線ＢＬR2を呼ぶ。第２のリファレンスビット線ＢＬR2は、センスアンプＳＡ1～ＳＡnに共通に配置された垂直リファレンスビット線ＶＲＢＬに接続されている。
バッファ回路ＢＵRは、読み出し負荷トランジスタＲＴ1～ＲＴnのいずれよりも電流駆動能力が大きい。
垂直リファレンスビット線ＶＲＢＬは、列方向に延在し、センスアンプＳＡ1～ＳＡnの負入力端子に接続されている。
記憶回路１３の読み出し動作を説明する。なお、基本動作は、実施形態１の記憶回路１１における読み出し動作と同一であり、差異点を中心として説明する。
第ｉ行ｊ列のメモリセルＭＣijからデータを読み出す例を説明する。
まず、ｊ列が選択されて、読み出し負荷トランジスタＲＴjがオンすると、第ｊ列のビット線ＢＬjが読み出し電圧ＶＲにより充電される。同時に、リファレンス読み出し負荷トランジスタＲＴRがオンする。これにより、第１のリファレンスビット線ＢＬR1が読み出し電圧ＶＲにより充電される。
続いて、図示せぬ読み出し／書き込みトランジスタＲＷＱ1～ＲＷＱnがオンする。
続いて、第ｉ行のワード線ＷＬiがハイレベルとされ、選択トランジスタＳＴijとリファレンス選択トランジスタＡＴiがオンする。
すると、読み出し電流が、読み出し負荷トランジスタＲＴj→ビット線ＢＬj→メモリセルＭＣij→ソース線ＳＬj→読み出し／書き込みトランジスタＲＷＱj→グランド、と流れる。これにより、ｊ列のビット線ＢＬjの電圧（データ電圧）Ｖbは、メモリセルＭＣijの抵抗値に対応する電圧Ｖbに変化する。図１１の構成では、垂直ビット線は配置されておらず、ビット線ＢＬjは比較的短い。このため、データ電圧Ｖbは、短時間で、センスアンプＳＡの正入力端子に伝播する。
同時に、選択トランジスタＡＴiがオンすることにより、リファレンス電流が、リファレンス読み出し負荷トランジスタＲＴR→ビット線ＢＬR1→リファレンスセルＲＣi→ソース線ＳＬR→リファレンス読み出しトランジスタＲＷＱR→グランド、と流れる。第１のリファレンスビット線ＢＬR1は相対的に短く、短時間で充電され、その電圧は、短時間でリファレンス電圧Ｖref1に変化する。
リファレンス読み出し負荷トランジスタＲＴRのオンと同時にリファレンスバッファ回路ＢＵRがイネーブル状態となる。リファレンスバッファ回路ＢＵRは、電流駆動能力が高いため、第２のリファレンスビット線ＢＬR2と垂直リファレンスビット線ＶＲＢＬの配線容量を急速に充電して、第ｊ列のセンスアンプＳＡjの負入力端子にリファレンス電圧Ｖref2を短時間で供給できる。このため、リファレンス電圧Ｖref2をリファレンス回路から離れた位置のセンスアンプに伝達するために時間を要し、読み出し速度が律速されるという事態を防止できる。
（実施の形態４）
実施の形態３においては、垂直リファレンスビット線ＶＲＢＬ全体を急速に充電する例を説明したが、第１列をアクセスするときと、第ｎ列をアクセスするときとでは、充電する必要がある垂直リファレンスビット線ＶＲＢＬの実効的な長さが異なる。例えば、第１列のメモリセルＭＣi1をアクセスする場合には、垂直リファレンスビット線ＶＲＢＬのうちセンスアンプＳＡ１の負入力端までの範囲の配線容量を充電できればよく、第ｎ列のメモリセルＭＣinをアクセスする場合には、垂直リファレンスビット線ＶＲＢＬのほぼ全体の配線容量を充電する必要がある。このため、実施形態２と同様に、消費電力を抑えるため、アクセス対象の列に応じて、バッファ回路ＢＵRの駆動能力を調整してもよい。
図１２（ａ）は、１つのバッファ回路ＢＵRの電流駆動能力を、アクセス対象の列に応じて変更する構成を例示する。図１２（ａ）において、バッファ回路ＢＵRの電源電圧といてＶＤ１～ＶＤｋが用意されている。ＶＤk＞...＞ＶＤ2＞ＶＤ1 である。
セレクタ４１は、コラムアドレスをデコードし、リファレンス回路に最も近い第１のグループに属す列がアクセス対象のときは、スイッチＳＷにより電圧ＶＤ1を選択して、リファレンス回路に２番目に近い第２のグループに属す列がアクセス対象のときは、スイッチＳＷにより電圧ＶＤ2を選択して、．．．、リファレンスセル列にｋ番目に近い（最も遠い）第ｋのグループに属す列がアクセス対象のときは、スイッチＳＷにより電圧ＶＤkを選択する。
バッファ回路ＢＵRは、スイッチＳＷを介して印加される電圧により動作する。従って、アクセス対象の列がリファレンス回路から離れるに従って電源電圧が階段的に高くなり、駆動能力が階段的に高くなる。
図１２（ｂ）は、電流駆動能力の異なる複数のバッファ回路ＢＵR1～ＢＵRkを、アクセス対象の列に応じて切り替える構成を例示する。図１２（ｂ）において、ｋ台のバッファ回路ＢＵR1～ＢＵRkが用意されている。電流駆動能力はＢＵｋ≧..≧ＢＵ2≧ＢＵ1 である。
第１のリファレンスビット線ＢＬR1は、ｋ台のバッファ回路ＢＵR1～ＢＵRkの正入力端に共通に接続される。ｋ台のバッファ回路ＢＵR1～ＢＵRkの出力端子は、それぞれ、トランスファゲートＴＧ1～ＴＧkを介して、リファレンスコラム選択トランジスタＣＴRに接続される。
セレクタ４２は、コラムアドレスをデコードし、リファレンス回路に最も近い第１のグループに属す列がアクセス対象のときは、バッファ回路ＢＵ1にイネーブル信号を供給すると共にトランスファゲートＴＧ1にオン信号を供給し、リファレンス回路に２番目に近い第２のグループに属す列がアクセス対象のときは、バッファ回路ＢＵ2にイネーブル信号を供給すると共にトランスファゲートＴＧ2にオン信号を供給し、．．．、リファレンス回路にｋ番目に近い（最も遠い）第ｋのグループに属す列がアクセス対象のときは、バッファ回路ＢＵkにイネーブル信号を供給すると共にトランスファゲートＴＧkにオン信号を供給する。
セレクタ４２によりイネーブル状態に設定されたバッファ回路ＢＵRは、入力電圧を１倍に増幅し、オンしているトランスファゲートＴＧを介して垂直リファレンスビット線ＶＲＢＬにリファレンス電圧Ｖref2を印加する。従って、アクセス対象の列がリファレンス回路から離れるに従って電流駆動能力の高いバッファ回路ＢＵが選択され、駆動能力が階段的に高くなる。
なお、図１２（ｂ）の構成において、電流駆動能力の異なるバッファ回路は、例えば、ｉ）バッファ回路に供給される電源電圧が異なることにより、ｉｉ）バッファ回路を構成するトランジスタのサイズ（特にチャネル幅）が互いに異なることにより、ｉｉｉ）バッファ回路の回路構成が互いに異なることにより、ｉｖ）これらの組みあわせにより、実現される。また、同時にイネーブル状態にするバッファ回路の組みあわせを変更することにより、電流駆動能力を変更するようにしてもよい。これらは、一例であり、これらに限定されるものではない。
（実施の形態５）
実施の形態３において、バッファ回路ＢＵRを配置することにより、リファレンス回路の電流駆動能力を大きくしているが、これに限定されず、リファレンス回路の電流駆動能力自体を大きくしてもよい。
例えば、図１３に示す記憶回路１４において、リファレンス読み出し負荷トランジスタＲＴRのサイズを、読み出し負荷トランジスタＲＴ1～ＲＴnよりも大きくして、リファレンス回路の電流駆動能力を相対的に大きくしてもよい。
例えば、ｉ）電圧ＶＥ＝ＶRとし、ｉｉ）リファレンス読み出し負荷トランジスタＲＴRのサイズ（特にチャネル幅）を、読み出し負荷トランジスタＲＴ1～ＲＴnのサイズ（特にチャネル幅）のｐ（ｐ＞１）倍とし、ｉｉｉ）リファレンスセルＲＣiを構成する抵抗ＲＦの断面積をｐ倍として抵抗値を１／ｐとし、ｉｖ）リファレンスセルＲＣiを構成するＭＴＪの断面積をｐ倍して、平行状態での抵抗値をＲp／ｐとする。
このような構成とすることにより、リファレンス電圧Ｖrefを維持したまま、電流駆動能力をｐ倍にでき、大きい電流で垂直リファレンスビット線ＶＲＢＬの配線容量を急速に充電することができる。
また、電圧ＶＥ＞ＶRとし、式（２）で表されるリファレンス電圧Ｖrefが適切な値となるように、リファレンス読み出し負荷トランジスタＲＴRのオン抵抗と、リファレンスセルＣiの抵抗（固定抵抗ＦＲとＭＴＪ素子の合成抵抗）を調整する。
Ｖref＝ＶＥ・（ＲRF＋Ｒp)／［（ＲRF＋Ｒp)＋Ｒon）］ ・・・（２）
ＲFR：固定抵抗ＦＲの抵抗値、Ｒp：ＭＴＪ素子の平行状態での抵抗値
Ｒon：リファレンス読み出し負荷トランジスタＲＴRのオン抵抗の値
さらに、図１４の記憶回路１５に示すように、リファレンス回路を複数台、例えば、ｐ台（個）並列に配置してもよい。
ｐ個のリファレンス回路は、互いに同一の電流駆動能力を有していてもよいし、互いに異なる電流駆動能力でもよい。
リファレンスコラムデコーダ４３は、アクセス対象の列に応じて、最適な電流駆動能力が得られるように、１又は複数のリファレンス回路を選択し、リファレンス回路のリファレンス読み出し負荷トランジスタＲＴRのゲートにオン信号を印加する。
本願発明は、行数ｍ及び列数ｎが大きい場合に、効果を発揮しうる。一方、行数ｍ及び列数ｎが小さい場合には、バッファ回路ＢＵjを配置する分だけ回路規模が大きくなるのに対し、高速化のメリットは小さい。そこで、回路規模と効果の関係を検証する。
図１５は、垂直ビット線ＶＢＬ（図１）又は垂直リファレンスビット線ＶＲＢＬ（図１１）の長さと、遅延時間に相当する、垂直ビット線ＶＢＬ又は垂直リファレンスビット線ＶＲＢＬを駆動するのに要する時間（配線駆動時間）ｔreadのシミュレーション結果を示す。
まず、バッファ回路ＢＵj及びリファレンスバッファ回路ＢＵRが設けられていない記憶回路（図１５）において、垂直ビット線ＶＢＬの配線駆動時間ｔreadを次式で定義する。
ｔread＝Ｃ・Ｌ／Ｉcell
ここで、Ｃは、垂直ビット線ＶＢＬ又は垂直リファレンスビット線ＶＲＢＬの単位長さあたりの容量（配線容量，寄生容量）である。ここでは、International Roadmap for Devices and Systems (IRDS) 2018により、２０８ａＦ／μｍ（２０８×１０－１８Ｆ／μｍ）と設定する。なお、ＩＲＤＳは、２０ｎｍ世代以降、この数値は変わらないと予想している。また、Ｌは、垂直ビット線ＶＢＬ（又は垂直リファレンスビット線ＶＲＢＬ，以下同じ）の長さであり、列数ｎの数に対応する。Ｉcellは、読み出し動作時に読み出し負荷トランジスタＲＴjからメモリセルＭＣij及びビット線ＢＬjと垂直ビット線ＶＢＬに流れる電流である。
また、１つのメモリセルＭＣijと選択トランジスタＳＴijの組（又はリファレンスメモリセルＲＣjとリファレンス選択トランジスタＡＴiの組）の行方向と列方向のサイズは、１組みあたり行方向および列方向にそれぞれ２本ずつ配線を通す必要があるため、最小加工寸法Ｆを使って表すと４Ｆとなる。面積では１６Ｆ２となる。
ここでは、Ｆ＝２０ｎｍと仮定する。また、ビット線ＢＬjの電圧は、０．８Ｖとし、各トランジスタのサイズを、チャネル長５５ｎｍ世代で設計したものとする。
また、データ読み出し時に各メモリセルＭＣijに流す読み出し電流Ｉcellを、記憶容量１２８Ｍbitのときの標準的な読み出し電流である４０μＡ、記憶容量２Ｇbitのときの標準的な読み出し電流として出願人が予想している２．５μＡとする。
これらの前提に基づいて、バッファ回路ＢＵjが設けられていない場合の、垂直ビット線ＶＢＬに接続されるビット線ＢＬの数と配線駆動時間ｔreadとの関係のシミュレーション結果を図１５のグラフ１と２に示す。
グラフ２から、比較的低容量である１２８Ｍbitにおける標準的読み出し電流Ｉcell＝４０μＡでは、読み出し電流に余裕があるために、配線駆動時間ｔreadが十分に小さいことが分かる。これに対し、記憶容量の大容量化が進み、容量２Ｇbitに到達した場合のＩcell＝２．５μＡでは（グラフ１）、記憶容量の増大と共に配線駆動時間が極めて大きくなることがわかる。このことから今後の記憶容量の増加に伴い、対策が望ましいことがわかる。
次に、実施の形態による配線駆動時間について検討する。
前提として、メモリセルの構成は同一。ビット線ＢＬjの電圧は０．８Ｖ、読み出しＩcell＝２．５μＡとする。
ｉ）シミュレーション１：
図１に示す記憶回路１１のバッファ回路ＢＵjとして、図６（ａ）又は（ｂ）に示すボルテージフォロワ回路を採用した場合のシミュレーション結果をグラフ３に示す。
ｉｉ）シミュレーション２：
図１１に示す記憶回路１３のバッファ回路ＢＵjとして、図６（ａ）又は（ｂ）に示すボルテージフォロワ回路を採用した場合のシミュレーション結果は、構成の類似性からグラフ３と同一である。
ｉｉｉ）シミュレーション３：
図１に示す記憶回路１１のバッファ回路ＢＵjとして、図７（ａ）又は（ｂ）に示すソースフォロワ回路を採用した場合のシミュレーション結果をグラフ４に示す。
ｉｖ）シミュレーション４：
図１１に示す記憶回路１３のバッファ回路ＢＵjとして、図７（ａ）又は（ｂ）に示すソースフォロワ回路を採用した場合のシミュレーション結果は、構成の類似性からグラフ４と同一である。
ｖ）シミュレーション５：
図１４に示す記憶回路において、リファレンス回路の数ｐを２とした場合のシミュレーション結果をグラフ５に示す。
ｖｉ）シミュレーション６：
図１４に示す記憶回路において、リファレンス回路の数ｐを４とした場合のシミュレーション結果をグラフ６に示す。
グラフ２とグラフ３～６の比較から、実施の形態によれば、メモリセルの数にもよるが、読み出し電流Ｉcellを２．５μＡとする共通の条件の下で、配線駆動時間ｔread を１／２以下にでき、読み出し速度を高速化できることがわかる。
配線駆動時間ｔreadの短縮の効果は、垂直ビット線ＶＢＬ又は垂直リファレンスビット線ＶＲＢＬに接続されるメモリセルの数が増える程大きい。これはメモリセルの大容量化に向けて大きな効果がある。
更に分析すると、図１及び図１１のバッファ回路を配置する構成において、図６に例示するようなバッファ回路ＢＵjとしてボルテージフォロワ回路を採用した場合、ボルテージフォロワ回路自体の遅延時間（約１．５ｎｓ）で全体の配線駆動時間ｔreadが規制され、配線あたりのメモリセルの数にはあまり依存しない。一方、図７に例示するようなソースフォロワ回路を採用する場合には、ソースフォロワ回路のそれ自体の遅延は比較的小さいが、負荷に比例して、遅延は増大する。
リファレンス回路を並列に配置する構成では、配線駆動時間ｔreadは、配線あたりのメモリ数及び回路の並列数に依存し、並列数が増えるに従って、減少する。
図１５に示すシミュレーション結果より、各実施の形態により、記憶回路が高集積化され、読み出し電流が小さくなった場合も、上記各実施の形態により、配線駆動時間を抑えて、読み出し速度を高速化することができる。
また、図１５のシミュレーションに示されるように、垂直ビット線ＶＢＬ又は垂直リファレンスビット線ＶＲＢＬに接続されたビット線の数が２５６未満では、配線駆動時間ｔreadに大きな差異はない。これに対し、それ以上になると、ビット線の数の増加に伴って、配線遅延時間削減の効果は大きくなる。従って、各実施の形態は、垂直ビット線ＶＢＬ又は垂直リファレンスビット線ＶＲＢＬに接続されたビット線の数が２５６以上のときに、特に効果があると考えられる。
以上、本発明の複数の実施の形態に係る記憶回路を説明したがこの発明は上記実施の形態に限定されず、適宜変更可能である。
例えば、記憶素子は、ＭＴＪ素子に限定されず、ReRAM（Resistance Random Access Memory）等の抵抗変化型素子であればよい。例えば、記憶素子は、ＭＴＪ素子に限定されず、ReRAM（Resistance Random Access Memory）等の抵抗変化型素子であればよい。
また、抵抗が２段階に可変な例を示したが、３段階以上に可変であってもよい。この場合、抵抗がどの段階にあるかを判別するための２以上のリファレンス電圧を生成するリファレンス回路を用意すればよい。
以上、本発明は、上記実施形態の説明および図面によって限定されるものではなく、上記実施形態および図面に適宜変更等を加えることは可能である。
１１ 記憶回路
２１ メモリセルアレイ
２２ リファレンスセルアレイ
３１ ローデコーダ
３２ コラムデコーダ
３３ リファレンスコラムデコーダ
３４ リード／ライトコントローラ
４１ セレクタ
４２ セレクタ
４３ リファレンスコラムデコーダ
ＢＵ アナログバッファ回路（バッファ回路）
ＣＬ1～ＣＬn コラム線
ＣＬR リファレンスコラム線
ＷＬ1～ＷＬm ワード線
ＢＬ1～ＢＬn ビット線
ＢＬR リファレンスビット線
ＶＢＬ 垂直ビット線
ＳＴ11～ＳＴmn 選択トランジスタ
ＡＴR リファレンス選択トランジスタ
ＳＬ1～ＳＬn ソース線
ＳＬR リファレンスソース線
ＲＴ1～ＲＴn 読み出し負荷トランジスタ
ＲＴR リファレンス読み出し負荷トランジスタ
ＣＴ1～ＣＴn コラム選択トランジスタ
ＣＴR リファレンスコラム選択トランジスタ
ＷＴＰ1～ＷＴＰn 書き込みトランジスタ
ＷＴＰR リファレンス書き込みトランジスタ
ＷＴＮ1～ＷＴＮn 書き込みトランジスタ
ＷＱ1～ＷＱn 書き込みトランジスタ
ＲＷＱ1～ＲＷＱn 読み出し／書き込みトランジスタ
ＲＷＱR リファレンス読み出しトランジスタ
ＲＧ1～ＲＧn ナンドゲート
ＲＧR リファレンスナンドゲート
ＮＧ1～ＮＧn ナンドゲート
ＮＧR リファレンスナンドゲート
ＡＧ1～ＡＧn アンドゲート
ＯＲ オアゲート
ＩＮ インバータ
ＳＡ センスアンプ
ＶＲ 読み出し電圧
ＶＷ 書き込み電圧

Claims (16)

  1. 少なくとも二段階に抵抗値が変化する抵抗変化型素子から構成されたメモリセルのマトリクスを含むメモリセルアレイと、
    前記メモリセルアレイ内の読み出し対象のメモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、
    前記データ電圧との比較に用いるリファレンス電圧を生成するリファレンス回路と、
    前記データ電圧とリファレンス電圧をそれぞれ第１と第２の入力端に受け、両電圧を比較することにより、前記読み出し対象のメモリセルに記憶されているデータを判別するセンスアンプと、
    前記抵抗電圧変換回路と前記センスアンプの第１の入力端の間と、前記リファレンス回路と前記センスアンプの第２の入力端との間と、の少なくとも一方に配置されたアナログバッファ回路と、
    を備える記憶回路。
  2. 前記抵抗電圧変換回路は、前記メモリセルアレイの列毎に配置され、それぞれ、対応する列の読み出し対象のメモリセルの抵抗値をデータ電圧に変換し、
    前記アナログバッファ回路は、前記メモリセルアレイの少なくとも１つの列に配置され、その列の抵抗電圧変換回路が生成したデータ電圧をバッファして、前記センスアンプの第１の入力端に伝達し、
    前記アナログバッファ回路の電流駆動能力は、その列の抵抗電圧変換回路の電流駆動能力よりも高い、
    請求項１に記載の記憶回路。
  3. 前記アナログバッファ回路は、前記メモリセルアレイの２つ以上の列に配置され、その列の前記抵抗電圧変換回路と前記センスアンプの第１の入力端との距離に応じて異なる電流駆動能力を有する、
    請求項２に記載の記憶回路。
  4. 前記抵抗電圧変換回路と前記センスアンプは、前記メモリセルアレイの複数の列にそれぞれ配置され、
    前記アナログバッファ回路は、前記リファレンス回路の出力するリファレンス電圧をバッファして、前記複数のセンスアンプの第２の入力端に伝達し、
    前記アナログバッファ回路の電流駆動能力は、前記リファレンス回路の電流駆動能力よりも高い、
    請求項１に記載の記憶回路。
  5. 前記アナログバッファ回路は、アクセス対象の列の前記センスアンプまでの距離に応じて、電流駆動能力を調整可能となっている、
    請求項４に記載の記憶回路。
  6. 前記アナログバッファ回路は、トランジスタ回路から構成されており、
    前記アナログバッファ回路の電流駆動能力は、トランジスタ回路を構成するトランジスタのサイズにより調整されている、
    請求項１から５のいずれか１項に記載の記憶回路。
  7. 前記アナログバッファ回路の電流駆動能力は、該アナログバッファ回路の電源電圧により調整されている、
    請求項１から６のいずれか１項に記載の記憶回路。
  8. 前記アナログバッファ回路は、増幅率が１倍で、かつ、インピーダンスを変換する、
    請求項１から７のいずれか１項に記載の記憶回路。
  9. 前記アナログバッファ回路は、前記抵抗電圧変換回路と前記センスアンプの第１の入力端の間と、前記リファレンス回路と前記センスアンプの第２の入力端との間と、の両方に配置されたソースフォロワ回路から構成されている、
    請求項１から７のいずれか１項に記載の記憶回路。
  10. 少なくとも二段階に抵抗値が変化する抵抗変化型素子から構成されたメモリセルのマトリクスを含むメモリセルアレイと、
    前記メモリセルアレイの列毎に設けられ、同一列の読み出し対象のメモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、
    前記データ電圧との比較に用いるリファレンス電圧を生成するリファレンス回路と、
    前記メモリセルアレイの列毎に設けられ、同一列の抵抗電圧変換回路で生成されたデータ電圧と前記リファレンス回路で生成されたリファレンス電圧をそれぞれ第１と第２の入力端に受け、両電圧を比較することにより、前記読み出し対象のメモリセルに記憶されているデータを判別するセンスアンプと、
    を備え
    前記リファレンス回路は、各前記抵抗電圧変換回路よりも電流駆動能力が高い、
    記憶回路。
  11. 前記リファレンス回路は、抵抗値が変化する抵抗変化型素子を含むリファレンスセルと、リファレンスセルの抵抗値をリファレンス電圧に変換するリファレンス電圧変換回路と、を含み、
    前記リファレンス電圧変換回路の電流駆動能力は、前記抵抗電圧変換回路の電流駆動能力よりも高い、
    請求項１０に記載の記憶回路。
  12. 前記リファレンス回路は、アクセス対象の列の前記センスアンプまでの距離に応じて、電流駆動能力を調整可能となっている、
    請求項１０又は１１に記載の記憶回路。
  13. 前記リファレンス電圧変換回路と前記抵抗電圧変換回路は、それぞれ、トランジスタ回路から構成されており、
    電流駆動能力は、トランジスタ回路を構成するトランジスタのサイズにより調整されている、
    請求項１１に記載の記憶回路。
  14. 前記リファレンス電圧変換回路の電流駆動能力は、該リファレンス電圧変換回路の電源電圧により調整されている、
    請求項１１又は１３に記載の記憶回路。
  15. 前記リファレンス電圧変換回路は複数個並列に配置されている、
    請求項１１から１４いずれか１項に記載の記憶回路。
  16. 前記リファレンス電圧変換回路を活性化させる数を制御する手段を備える、
    請求項１５に記載の記憶回路。
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