TWI828276B - 記憶體裝置及降低記憶體裝置的操作電壓的方法 - Google Patents

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Abstract

一種記憶體裝置，包括用以形成零電晶體一電阻器陣列結構的電阻式隨機存取記憶體(RRAM)記憶體單元，其中RRAM記憶體單元的存取電晶體經旁路或經移除。或者，RRAM記憶體單元的存取電晶體可以並聯結構配置，以減少相關聯IR降，從而致能降低的寫入電壓操作。

Description

記憶體裝置及降低記憶體裝置的操作電壓的方法
本案係關於一種記憶體裝置及降低記憶體裝置的操作電壓的方法，特別係關於一種包含電阻式隨機存取記憶體單元的記憶體陣列的記憶體裝置及降低記憶體裝置的操作電壓的方法。
電阻式隨機存取記憶體(Resistive Random Access Memory，RRAM)係一種使用電阻改變而非電荷以儲存資料位元的記憶體技術。RRAM中的電阻切換藉由設定(SET)及重置(RESET)操作執行。在典型的RRAM裝置中，由於沿位元線/選擇線(bit line/select line，BL/SL)及選擇器裝置的大電流及高IR降(IR drop)，需要高寫入電壓來執行SET。因此，電荷泵通常用於提供高寫入電壓。RRAM裝置亦可在多路複用(mux)設計中採用高電壓(high voltage，HV)裝置以供可靠性標準。因此，隨著電荷泵與HV裝置的合併，RRAM裝置可能被更高的寫入功率消耗、更高的面積消耗(area overhead)及縮小邏輯的困難所抑制。
本案的一實施例提供一種記憶體裝置，其包含多個電阻式隨機存取記憶體單元的陣列、多個第一行選擇電晶體及多個第二行選擇電晶體。電阻式隨機存取記憶體單元配置於多個列與多個行中。第一行選擇電晶體連接至電阻式隨機存取記憶體單元中每一者的源極線。第二行選擇電晶體連接至電阻式隨機存取記憶體單元中每一者的位元線。電阻式隨機存取記憶體單元中的每一者包括直接連接於源極線與位元線之間的電阻式隨機存取記憶體電阻元件。
本案的另一實施例提供一種降低記憶體裝置的操作電壓的方法，其包含以下步驟：提供包含多個電阻式隨機存取記憶體單元的記憶體陣列；控制多個行選擇電晶體以啟動被選電阻式隨機存取記憶體單元的源極線及位元線；及用寫入電流對被選電阻式隨機存取記憶體單元的電阻式隨機存取記憶體電阻元件進行程式化，其中電阻式隨機存取記憶體電阻元件直接連接於源極線與位元線之間。
本案的另一實施例提供一種記憶體裝置，其包含多個電阻式隨機存取記憶體單元的陣列。電阻式隨機存取記憶體單元配置於多個列與多個行中。電阻式隨機存取記憶體單元中的每一者包含電阻電阻式隨機存取記憶體元件及多個存取電晶體。電阻電阻式隨機存取記憶體元件包括連接至位元線的第一端子。存取電晶體配置於並聯結構中且包括連接至電阻電阻式隨機存取記憶體元件的第二端子的多個第一源極/汲極端子、連接至源極線的多個第二源極/ 汲極端子、及連接至字元線的多個閘極端子。存取電晶體的並聯結構減少施加於電阻電阻式隨機存取記憶體元件的寫入電流的IR降。
100:記憶體單元陣列
101:記憶體裝置
102:字元線解碼器
103:位元線解碼器
104:選擇線解碼器
105:感測電路系統
110-1~110-M:記憶體單元
110a~110d:記憶體單元
112:存取電晶體
112-1~112-N:存取電晶體
114:RRAM電阻元件
114-1:RRAM單元
114-2:RRAM單元
130:金屬佈線
150:虛線
171:第一電壓
172:第二電壓
173:第三電壓
174:第四電壓
175:虛線環
176:虛線
178:虛線，電壓
180:條形圖
182:箭頭
200:調整寫入電壓電路
202-1:選擇電晶體
202-2:選擇電晶體
204-1:選擇電晶體
204-2:選擇電晶體
205:重置電晶體
206:寫入選擇電晶體
230:運算放大器
232:寫入驅動電晶體
234:節點
300:低電壓電流限制器電路
302:底部電晶體
312:電流源
314:第一電晶體
320:第二電晶體
322:第三電晶體
330:第四電晶體
331:第一節點
332:第二節點
333:第三節點
341:第五電晶體
342:第六電晶體
350:緩衝器
370:運算放大器
400:寫入終端電路
461:第一電晶體
462:第二電晶體
463:節點
470:緩衝器
480:延遲電路
500:時序圖
600:低讀取電壓產生器電路
610:感測放大器電路
612:箝位電晶體
612-1:箝位電晶體
612-2:箝位電晶體
620:參考電路
622:可調式電阻器
631-1:讀取電晶體
631-2:讀取電晶
632-1:參考選擇電晶體
632-2:參考選擇電晶體
641:第一電晶體
642:第二電晶體
643:節點
650:運算放大器
660:參考電路
662:可調式電阻器
700:並聯結構
773:IR降
800:方法
802~814:操作
ADDR1~ADDR3:位址
BL:位元線
BL1~BL2:位元線
SL:選擇線
SL1~SL2:選擇線
WL:字元線
WL1~WL2:字元線
本案的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。
第1A圖係根據一些實施例的記憶體裝置之方塊圖。
第1B圖係根據一些實施例的用於記憶體裝置的實例記憶體單元陣列之示意圖。
第1C圖係根據一些實施例的記憶體單元的寫入路徑之示意圖。
第1D圖係根據一些實施例的記憶體單元的寫入路徑之另一示意圖。
第1E圖係圖示根據一些實施例的記憶體單元的寫入操作電壓的圖形。
第2圖圖示根據一些實施例的用於記憶體單元陣列的實例調整寫入電壓電路。
第3圖圖示根據一些實施例的用於記憶體單元陣列的實例低壓電流限制器電路。
第4圖圖示根據一些實施例的記憶體單元陣列的實例寫入終端電路。
第5圖係根據一些實施例的合併寫入終端電路的記憶 體單元陣列之時序圖
第6圖圖示根據一些實施例的用於記憶體單元陣列的實例低讀取電壓產生器電路。
第7A圖圖示根據一些實施例的用於減少IR降的實例並聯結構。
第7B圖係根據一些實施例的用於並聯結構的寫入路徑之示意圖。
第8圖圖示降低記憶體裝置的操作電壓的實例方法。
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本案。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本案在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在......下方」、「在......之下」、「下部」、「在......之上」、「上部」及類似者，來描述諸圖中圖示中之一者個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定對以外的裝 置在使用或操作時的不同定對。器件可另外定對(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述符可類似地加以相應解釋。
本文揭示的一些實施例係關於用於達成諸如電阻式隨機存取記憶體(Resistive Random Access Memory，RRAM)的記憶體架構的低電壓操作的系統及/或方法。在一個實施例中，各個記憶體單元的選擇器裝置或電晶體經旁路(bypassed)或經移除，從而消除其相關聯IR降並降低用於執行寫入操作的最小電壓。有利地，記憶體架構可達成非電荷泵設計及/或消除HV裝置以減少面積消耗及邏輯處理。
第1A圖係根據一些實施例的記憶體裝置101之方塊圖。記憶體裝置101包括由記憶體單元110組成的一或多個記憶體單元陣列100。在一些實例中，記憶體單元110係RRAM記憶體單元，下文將進一步討論。一列記憶體單元110(例如，記憶體單元110a~110b或110c~110d)分別可操作地耦接至字元線WL1或WL2，而一行記憶體單元110(例如，記憶體單元110a~110c或110b~110d)分別可操作地耦接至位元線BL1或BL2及選擇線SL1或SL2。記憶體單元110分別與位址相關聯，該位址可由字元線WL1或WL2與位元線BL1或BL2及/或選擇線SL1或SL2的交點界定。
記憶體單元陣列100可耦接至支援電路系統，其用以自記憶體單元110讀取資料及/或將資料寫入記憶體 單元110。在一些實施例中，支援電路系統包含字元線解碼器102、位元線解碼器103、選擇線解碼器104、及/或感測電路系統105。字元線解碼器102用以基於第一位址ADDR1選擇性地將訊號(例如，電流及/或電壓)施加於字元線WL1~WL2中之一者，位元線解碼器103用以基於第二位址ADDR2選擇性地將訊號施加於複數個位元線BL1~BL2中之一者，且選擇線解碼器104用以基於第三位址ADDR3選擇性地將訊號施加於複數個選擇線SL1~SL2中之一者。在一些實施例中，第二位址ADDR2與第三位址ADDR3可係相同的位址。
記憶體單元110可包含具有可變電阻元件以儲存資料位元的RRAM單元。在典型的一電晶體一電阻器(one-transistor and one-resistor，1T1R)RRAM陣列中，各個記憶體單元110可包括一個存取電晶體112及一個RRAM電阻元件114。RRAM電阻元件114具有可在低電阻狀態與高電阻狀態之間切換的電阻狀態，以指示儲存於RRAM電阻元件114內的資料值(例如，「1」或「0」)。如下文更詳細地描述的，根據本案的一些態樣，記憶體單元110的存取電晶體112用諸如金屬佈線130的導電元件旁路，以降低執行寫入操作的最小電壓。儘管為了便於說明，第1A圖中相對於單個記憶體單元110a顯示單個存取電晶體112、RRAM電阻元件114、及金屬佈線130，但應理解，該概念適用於記憶體裝置101的多個或所有記憶體單元110。
第1B圖係根據一些實施例的用於記憶體裝置的實例記憶體單元陣列100的一部分之示意圖。如結合第1A圖所述，記憶體單元陣列100包括以列及/或行配置的記憶體單元110的網格(為了便於說明及解釋，第1B圖中顯示各個行1~M中具有一個記憶體單元110的一個列)。
RRAM中的電阻切換藉由稱為設定及重置操作的寫入操作執行。舉例而言，可對記憶體單元110施加「設定」電壓，以將可變電阻介電層自第一電阻率(例如，對應於邏輯「0」的高電阻狀態(high resistance state，HRS))改變成第二電阻率(例如，對應於邏輯「1」的低電阻狀態(low resistance state，LRS))。類似地，可對記憶體單元110施加「重置」電壓，以將可變電阻介電層自第二電阻率改回第一電阻率。各個記憶體單元110可作為包括位元線(bit line，BL)、選擇線或源極線(select line or source line，SL)、及字元線(word line，WL)的三端子裝置來操作。記憶體單元陣列100包括行選擇電晶體202/204，用以將區域BL或SL切換或連接至全域位元線(global bit line，GBL)或全域源極線(global source line，GSL)，以將被選記憶體單元110連接至寫入電路系統(例如，關於第2圖所述)。當前記憶體裝置合併電荷泵，以提供足夠高的電壓用於執行寫入操作，且亦合併多路複用器或邏輯中的高電壓裝置，以可靠地處置高電壓寫入訊號。
因此，在一個實施例中，記憶體單元陣列100用 以旁路(bypass)記憶體單元110的存取電晶體112，從而有效地將其自記憶體單元移除。在一些實例中，諸如金屬佈線130的導電元件可連接各個存取電晶體112的源極/汲極端子以旁路(bypass)存取電晶體112，從而形成零電晶體一電阻器(zero-transistor and one-resistor，0T1R)RRAM陣列。連接各個存取電晶體112的源極/汲極端子的其他導電元件在本案的範疇內。有利地，消除寫入操作期間與存取電晶體112相關聯的IR降，從而減少用於執行寫入的最小電壓，且亦減少面積消耗，而無需改變前端裝置。另外或其他，如大體上由虛線150所示，可移除存取電晶體112、字元線(word line，WL)、及/或WL驅動器電路系統，以進一步減少面積消耗。舉例而言，關於第1A圖，這可表示移除一或多個字元線(例如，WL1、WL2等)及/或字元線解碼器102(或其組件，諸如多路複用設計中的電荷泵及/或高電壓裝置)。
第1C圖係根據一些實施例的記憶體單元110的寫入路徑之示意圖。第1D圖係根據一些實施例的記憶體單元110的寫入路徑的另一示意圖。第1E圖係圖示根據一些實施例的記憶體單元110的寫入操作電壓之圖形。如第1E圖的條形圖170所示，習知寫入電壓VWRITE可考慮四個電壓：與位元線(bit line，BL)相關聯的第一電壓(V_RBL)171，與源極線(source line，SL)相關聯的第二電壓(V_RSL)172，與存取電晶體112相關聯的第三電壓(V_selector)173，及與用於改變RRAM電 阻元件114的電阻率的最小電壓相關聯的第四電壓(VRRAM)174。因此，由虛線176指示的最小寫入電壓VWRITE可高於由虛線178表示的供應電壓(VDIO)(見第2圖)。因此，習知電阻記憶體裝置合併電荷泵及高電壓裝置，以提供並處置高寫入電壓。
相較之下，藉由合併金屬佈線130以旁路存取電晶體112(例如，如第1C圖中所示)，第三電壓(V_selector)173的IR降經消除，從而致能記憶體裝置的最小操作電壓(例如，如第1E圖中所示)降低。由於金屬佈線130有效地將存取電晶體112自電路移除，故亦不需要字元線WL，因此可如第1B圖中虛線150所示可選地移除字元線WL。另外或其他，如第1D圖中所示，可藉由移除由虛線環175所示的存取電晶體112來獲得類似的結果，以便RRAM電阻元件114直接連接於BL/SL之間(例如，在RRAM電阻元件114與BL或SL之間沒有諸如存取電晶體112的中間裝置)。如第1E圖的條形圖180所示，寫入電壓(例如，第1C圖及第1D圖中的VWRITE)能夠降低至供應電壓VDIO 178之下的位準，如由箭頭182所示。除了與消除相關聯支援電路系統(例如，第1A圖中所示的字元線解碼器102、位元線解碼器103、選擇線解碼器104、感測電路系統105等)中的電荷泵及高電壓裝置相關聯的技術益處以外，本文描述的0T1R RRAM架構可提供用於記憶體單元陣列100的RRAM電阻元件114的元件特性的綜合測試結構。此外， 快速操作及低功率能力對於諸如電熔絲應用的特定應用係有利的。第1C圖至第1D圖中的電路顯示如何達成降低的電壓，而沒有顯示習知最小操作電壓。此外，注意，雖然可移除WL，但在一些實施例中不必移除WL。
第2圖圖示根據一些實施例的用以輸出記憶體單元陣列(諸如第1A圖及第1B圖中所示的記憶體單元陣列100)的VWRITE電壓的實例調整寫入電壓電路200。可用記憶體單元陣列100實施調整寫入電壓電路200，記憶體單元陣列100中透過金屬佈線130(例如，第1C圖)旁路或移除(例如，第1D圖)存取電晶體112，以形成能夠低電壓操作的0T1R陣列。如第2圖中所示，給定列的M個單元的各個記憶體單元110可透過發送至行選擇電晶體202/204的閘極的訊號Ysel_SL/Ysel_BL及發送至適當行的重置電晶體205的RESET訊號來接收寫入操作(例如，SET/RESET)。
在一個實施例中，記憶體單元110的第一端子連接至第一SL選擇電晶體202-1與第二SL選擇電晶體202-2之間的源極線(source line，SL)，且記憶體單元110的第二端子連接至第一BL選擇電晶體204-1與第二BL選擇電晶體204-2之間的位元線(bit line，BL)。亦即，第一對選擇電晶體202-1/204-1可包含連接於全域/源極位元線(global/source bit line，GBL/GSL)與記憶體單元110之間的p型金屬氧化物半導體(PMOS)電晶體，且第二對選擇電晶體202-2/204-2可包含連接於 記憶體單元110與接地之間的n型金屬氧化物半導體(NMOS)電晶體。第一對選擇電晶體202-1/204-1可透過個別源極/汲極(source/drain，S/D)端子與寫入選擇電晶體206連接。
調整寫入電壓電路200用以透過寫入選擇電晶體206將寫入電壓VWRITE及相應寫入電流Iwrite提供至記憶體陣列100。調整寫入電壓電路200包括以閉迴路配置的運算放大器(operational amplifier，op amp)230與寫入驅動電晶體232(例如，PMOS)。op amp 230的第一輸入(例如，反向輸入)自I/O電路系統(未顯示)接收參考電壓Vref_write。op amp 230的輸出耦接至寫入驅動電晶體232的閘極。寫入驅動電晶體232包括連接至電力供應(VDIO)的第一S/D端子及透過節點234連接至op amp 230的第二輸入(例如，非反向輸入)的第二S/D端子以形成閉迴路。節點234亦將寫入驅動電晶體232的第二S/D端子連接至寫入選擇電晶體206的S/D端子。
相應地，op amp 230基於參考電壓Vref_write的值將閘極電壓輸出至寫入驅動電晶體232的閘極，使得調整寫入電壓電路200將寫入電壓VWRITE輸出至被選記憶體單元110。由於正回饋迴路，若VWRITE低於Vref_write，則op amp 230的輸出朝向負供電軌(例如，接地)飽和，接通寫入驅動電晶體232，以提供等於或基於電力供應VDIO的VWRITE。否則，若VWRITE 高於Vref_write，則op amp 230的輸出朝向正供電軌飽和，關斷寫入驅動電晶體232，以降低VWRITE。因此，調整寫入電壓電路200有利地用以在較寬的供應電壓VDIO範圍內針對先前描述的低壓RRAM結構提供穩定的寫入電壓。亦即，若VWRITE等於電力供應VDIO且電力供應VDIO過高，則調整寫入電壓電路200可防止對被選記憶體單元110的RRAM電阻元件114施加應力。基於電晶體202、204的閘極端子處的相應Ysel_BL及Ysel SL訊號，將由調整寫入電壓電路200輸出的寫入電壓VWRITE應用於記憶體單元陣列100的適當源極線SL及/或位元線BL。
第3圖圖示根據一些實施例的用於記憶體單元陣列100的實例低壓電流限制器電路300。如下文更詳細地描述的，低壓電流限制器電路300用以操作第二SL選擇電晶體202-2及底部電晶體302，以將RRAM電阻元件114寫入穩定狀態，同時防止過度設定(over-SET)。低壓電流限制器電路300可用記憶體單元陣列100來實施，其中存取電晶體112透過金屬佈線130經旁路或經移除以形成能夠如前所述進行低電壓操作的0T1R陣列。如第3圖中所示，寫入電流Iwrite在朝向接地行進時自記憶體單元110流動至第二SL選擇電晶體202-2，接著流動至底部電晶體302。
低電壓電流限制器電路300包括電流源312，電流源312用以將參考電流提供至使用二極體接法的第一電 晶體314(例如，NMOS)。具體而言，第一電晶體314包括連接至電流源312的第一S/D端子、連接至接地的第二S/D端子、及連接至其第一S/D端子且亦連接至第二電晶體320(例如，NMOS)之閘極的閘極，以形成電流鏡像電路。第二電晶體320包括連接至接地的第一S/D端子、及連接至使用二極體接法的第三電晶體322(例如，PMOS)之第一S/D端子的第二S/D端子。
第三電晶體322包括連接至電力供應VDIO的第二S/D端子、及連接至其第一S/D端子且亦連接至第四電晶體330(例如，PMOS)之閘極的閘極，以形成電流鏡像電路。第四電晶體330包括連接至電力供應VDIO的第一S/D端子及連接至第一節點331的第二S/D端子。因此，由電流源312提供的參考電流在第一節點331處經鏡像。第一節點331連接至第五電晶體341(例如，NMOS)的第一S/D端子。第一節點331亦透過第二節點332連接至底部電晶體302的閘極，以防止寫入電流Iwrite的過度SET，如下所述。
第五電晶體341與op amp 370配置於閉迴路中。具體而言，op amp 370的第一輸入(例如，非反向輸入)自I/O電路系統(未顯示)接收參考電壓Vref。op amp 370的輸出連接至第五電晶體341的閘極。op amp 370的輸出亦連接至緩衝器350，以將其輸出電壓VY路由至記憶體單元陣列100的第二SL選擇電晶體(多個)202-2的閘極。舉例而言，針對被選行1~M，施加於其相應第二 SL選擇電晶體202-2的閘極的電壓等於op amp 370的輸出電壓。各個第二SL選擇電晶體202-2與前述記憶體單元陣列100的底部電晶體302串聯。第五電晶體341包括透過第三節點333連接至op amp 370的第二輸入端子(例如，反向輸入)的第二S/D端子，以形成閉迴路。
第三節點333亦將第五電晶體341的第二S/D端子連接至第六電晶體342(例如，NMOS)的第一S/D端子。第六電晶體342包括連接至接地的第二S/D端子以及連接至第二節點332及底部電晶體302的閘極。因此，在第六電晶體342及底部電晶體302兩者的閘極與第五電晶體341的第一S/D端子之間形成閉迴路連接，使得流動穿過底部電晶體302的電流鏡像化流動穿過第六電晶體342的電流。
由於負回饋迴路，第三節點333處的電壓跟隨Vref，第六電晶體342及鏡像化底部電晶體302的汲極-源極電壓亦跟隨Vref。因此，op amp 370用以調整底部電晶體302的閘極電壓VG以限制寫入電流Iwrite。亦即，選擇Vref以將電壓偏置VG提供至底部電晶體302的閘極，以便在飽和區域中操作底部電晶體302。因此，底部電晶體302充當可變電阻器，並限制在SET操作期間允許沿源極線SL流動的電流。舉例而言，針對0.1V的Vref，在達到0.1V電壓位準之後，寫入電流逐漸飽和，從而將RRAM電阻元件114寫入穩定狀態，同時防止過度SET，且亦限制由於大約0.1V的頭空位消耗(head room overhead)導致的寫入偏置的增加。在一些實施例中，低電壓電流限制器電路300係全域的，且用以針對記憶體單元陣列100的所有行產生閘極電壓VG及輸出電壓VY。為了便於說明及解釋，第3圖顯示各個行1~M中具有一個記憶體單元110的一個列，但應理解，如第1A圖中所示，各個行1~M中可存在複數個列及複數個記憶體單元110。
第4圖圖示根據一些實施例的用於記憶體單元陣列100的實例寫入終端電路400。寫入終端電路400用以將RRAM電阻元件114寫入穩定狀態，並防止過度設定/重置(over-SET/RESET)。寫入終端電路400可用記憶體單元陣列100來實施，其中存取電晶體112透過金屬佈線130經旁路或經移除以形成能夠如前所述的低電壓操作的0T1R陣列。如第4圖中所示，寫入終端電路400包括第一電晶體461(例如，PMOS)及第二電晶體462(例如，NMOS)，用其間的節點463串聯連接，以連接其個別汲極。第一電晶體461的源極連接至電力供應VDIO，且第二電晶體462的源極連接至接地。寫入終端電路400亦包括緩衝器470，緩衝器470的輸入連接至節點463，且輸出連接至延遲電路480，以提供寫入終端訊號WRITE_B。
第一電晶體461的閘極連接至調整寫入電壓電路200的op amp 230之輸出。因此，寫入終端電路400用以基於寫入電流Iwrite產生參考電流Iref_write。在 判定寫入操作期間將RRAM電阻元件114寫入目標值(例如，基於使用Iref_write在節點463處偵測的臨限電壓)之後，寫入終端電路400將寫入終端訊號WRITE_B輸出至寫入選擇電晶體206的閘極，以藉由關斷寫入選擇電晶體206來關斷寫入操作。藉由使用節點463處的臨限電壓作為關斷寫入選擇電晶體206的代理(proxy)，寫入終端電路400有利地將RRAM電阻元件114寫入穩定狀態，並防止過度SET/RESET。此外，因為寫入終端電壓基於參考電流Iref_write，所以其不具有頭空位空間消耗，亦不會增加寫入偏置。
第5圖係根據一些實施例的合併寫入終端電路400的記憶體單元陣列100的時序圖500。在時間T1處，啟動SET操作。此後，例如在被選記憶體單元的選擇電晶體202-1(見例如第4圖)的閘極端子處接收的行選擇訊號YE在時間T2處經斷言，導致被選記憶體單元的RRAM電阻元件114接收(例如，透過SL及/或BL)隨時間增加的寫入電流Icell。在一些時間點，即時間T3處，寫入終端電路400偵測到寫入電流Icell已達到其目標值(例如，透過節點463處的Vdetect)，並將寫入終端訊號WRITE_B(例如，斷言邏輯高)切換至寫入選擇電晶體206的閘極，以關斷寫入操作。因此，防止寫入電流Icell導致RRAM電阻元件114的過度SET/RESET。
第6圖圖示根據一些實施例的記憶體單元(諸如記憶體單元陣列100的記憶體單元110)的實例低讀取電 壓產生器電路600。低讀取電壓產生器電路600可用記憶體單元陣列100來實施，其中存取電晶體112透過金屬佈線130經旁路或經移除以形成能夠如前所述的低電壓操作的0T1R陣列。此外，如第6圖中所示，記憶體單元陣列100可包括一或多個讀取路徑(例如，左/右RRAM單元及透過BL_L及BL_R的相應讀取路徑)及參考路徑，其連接至用以讀取RRAM電阻元件114的位元值的感測放大器電路610。
記憶體單元陣列100可包括箝位電晶體612、位元線(bit line，BL)讀取電晶體631、及參考選擇電晶體632，以連接所需RRAM讀取路徑及參考路徑。舉例而言，為了讀取左/右對(RRAM單元114-1/114-2)的左RRAM單元114-1，第一BL讀取電晶體631-1接通以將左RRAM單元連接至感測放大器電路610的第一端子，且第二BL讀取電晶體631-2關斷。此外，第一參考選擇電晶體632-1關斷，且第二參考選擇電晶體632-2接通，以將參考電路620連接至感測放大器電路610的第二端子。可使用相反的開關控制讀取該對的右RRAM單元。參考電路620包括可調式電阻器622，其經調整以模擬被選RRAM單元。參考電路620可使用諸如結合第1C圖及第1D圖描述的0T1R結構來操作，使得感測放大器電路610用以跟蹤記憶體單元陣列100的讀取路徑的製程、電壓、及溫度(process,voltage,and temperature，PVT)變化。
低讀取電壓產生器電路600連接至箝位電晶體612的閘極，以控制被選左/右側的讀取電壓位準。舉例而言，第一箝位電晶體612-1連接於感測放大器電路610的第一端子與左讀取路徑之間，且第二箝位電晶體612-2連接於感測放大器電路610的第二端子與右讀取路徑之間。如下文更詳細地描述的，低讀取電壓產生器電路600用以保持低讀取電壓，並在讀取電壓變得過高時避免讀取干擾。
低讀取電壓產生器電路600包括第一電晶體641(例如，PMOS)，其中第一S/D端子連接至電力供應VDIO，且第二S/D端子連接至第二電晶體642(例如，NMOS)的第一S/D端子。第二電晶體642與op amp 650配置於封閉迴路中。具體而言，op amp 650的第一輸入(例如，非反向輸入)自I/O電路(未顯示)接收讀取控制電壓V讀取。op amp 650的輸出連接至第二電晶體642的閘極。op amp 650的輸出亦連接至箝位電晶體612的閘極，以用其輸出箝位電壓VCL使其接通。第二電晶體642包括透過節點643連接至op amp 650的第二輸入(例如，反向輸入)的第二S/D端子，以形成閉迴路。
低讀取電壓產生器電路600亦包括連接於節點643與接地之間的參考電路660。參考電路660包括一或多個可調式電阻器662，以將參考電流調整至所需值。與記憶體單元陣列100的參考電路620類似，這一第二參考電路660可與0T1R RRAM單元結構一起使用，並調整 可調式電阻器662，以模擬被選RRAM單元並跟蹤記憶體單元陣列100的讀取路徑的製程、電壓、及溫度(process,voltage,and temperature，PVT)變化。換言之，可調式電阻器662可經調整以補償RRAM單元讀取路徑的各種組件(例如，BL、SL、存取電晶體、電阻元件等)的PVT變化。由於負回饋迴路，節點643處的電壓跟隨讀取控制電壓V讀取。因此，低讀取電壓產生器電路600用以保持低讀取電壓(例如，大約0.1V)，並在讀取電壓過高時避免讀取干擾。
第7A圖圖示根據一些實施例的用於減少IR降的實例並聯結構700。第7B圖係根據一些實施例的並聯結構700的寫入路徑之示意圖。第7A圖及第7B圖顯示結合第1C圖及第1D圖描述的0T1R的替代結構，用於降低最小操作寫入電壓。並非如第1C圖及第1D圖中所示存取電晶體112經旁路或經消除，而係提供替代存取電晶體配置以減少IR降。在一個實施例中，記憶體單元陣列100的存取電晶體112(例如，一列存取電晶體112-1至112-N)並聯配置，使得其閘極連接至公共字元線(word line，WL)，其第一S/D端子連接至RRAM電阻元件114的公共端子，且其第二S/D端子連接至選擇線(select line or source line，SL)的公共端子。RRAM電阻元件114的另一端子連接至位元線(bit line，BL)。因此，藉由使用並聯連接的多個存取電晶體112-1、......、112-N來減少與單個存取電晶體112相關聯的IR降773，從而 減少最小操作電壓，同時保持用WL控制執行寫入操作的能力。
第8圖圖示降低記憶體裝置的操作電壓的實例方法800。在操作802處，提供包含RRAM記憶體單元的記憶體陣列(例如，記憶體單元陣列100)。在操作804處，控制複數個行選擇電晶體202/204以啟動被選RRAM記憶體單元的源極線及位元線。在操作806處，用寫入電流對被選RRAM記憶體單元的RRAM電阻元件114進行程式化，其中RRAM電阻元件114直接連接於源極線與位元線之間。
亦即，降低通常與RRAM記憶體單元的存取電晶體(例如，存取電晶體112)相關聯的IR降，並可針對RRAM記憶體單元產生基於降低的IR降而降低的寫入電流/電壓。在一個實施例中，減少IR降包含跨越存取電晶體的源極/汲極端子連接金屬佈線130以旁路存取電晶體。在另一實施例中，減少IR降包含自RRAM記憶體單元消除存取電晶體。在又一實施例中，減少IR降包含以並聯結構配置存取電晶體。
在操作808處，寫入電壓在電力供應電壓的大範圍內穩定(例如，透過調整寫入電壓電路200)。在操作810處，在使用低電壓電流限制器電路300的寫入操作期間防止過度SET。在操作812處，在用寫入終端電路400的寫入操作期間防止過度SET/RESET。在操作814處，在具有製程、電壓、及溫度(process,voltage,and temperature，PVT)跟蹤的感測放大器電路610的讀取操作期間，避免讀取干擾(例如，透過低讀取電壓產生器電路600)。
因此，本文揭示的各種實施例提供一種記憶體裝置，包含以列與行配置的RRAM記憶體單元陣列，第一行選擇電晶體連接至各個RRAM記憶體單元的源極線，且第二行選擇電晶體連接至各個RRAM記憶體單元的位元線，其中各個RRAM記憶體單元包括直接連接於源極線與位元線之間的RRAM電阻元件。在一個實施例中，記憶體裝置進一步包括金屬佈線，以跨越各個RRAM記憶體單元的存取電晶體的源極/汲極端子進行連接，其中金屬佈線旁路存取電晶體，以直接連接源極線與位元線之間的RRAM電阻元件。在另一實施例中，各個RRAM記憶體單元的源極線與位元線之間沒有存取電晶體。
在一些實施例中，記憶體裝置進一步包含電阻式隨機存取記憶體單元的多個存取電晶體及金屬佈線。電阻式隨機存取記憶體單元的存取電晶體連接於電阻式隨機存取記憶體單元中每一者的源極線與位元線之間。金屬佈線跨越連接存取電晶體的多個源極/汲極端子。金屬佈線旁路存取電晶體，以直接連接源極線與位元線之間電阻式隨機存取記憶體單元中每一者的電阻式隨機存取記憶體電阻元件。
在一些實施例中，電阻式隨機存取記憶體單元中的每一者在源極線與位元線之間沒有存取電晶體。
在一些實施例中，記憶體裝置進一步包含調整寫入電壓電路。調整寫入電壓電路包含運算放大器及寫入驅動電晶體。運算放大器用以在第一輸入端子處接收參考寫入電壓訊號。寫入驅動電晶體包括閘極端子、第一源極/汲極端子及第二源極/汲極端子，閘極端子連接至運算放大器的輸出，第一源極/汲極端子用以接收電力供應電壓，第二源極/汲極端子透過節點連接至運算放大器的第二輸入端子以形成正回饋迴路。節點藉由寫入選擇電晶體可操作地連接至電阻式隨機存取記憶體單元的位元線及源極線。
在一些實施例中，記憶體裝置進一步包含低電壓電流限制器電路。低電壓電流限制器電路包含運算放大器、第一電晶體及第二電晶體。運算放大器用以在第一輸入端子處接收參考電壓訊號。第一電晶體包括第一閘極端子、第一源極/汲極端子及第二源極/汲極端子，第一閘極端子連接至運算放大器的輸出，第一源極/汲極端子連接至電流鏡像電路，第二源極/汲極端子透過第一節點連接至運算放大器的第二輸入端子以形成負回饋迴路。第二電晶體包括第三源極/汲極端子、第四源極/汲極端子及第二閘極端子，第三源極/汲極端子連接至第一節點，第四源極/汲極端子連接至接地，第二閘極端子透過第二節點連接至電阻式隨機存取記憶體單元的陣列的底部電晶體之第三閘極端子。第二節點連接至電流鏡像電路。運算放大器的輸出連接至與底部電晶體串聯連接的源極線選擇電晶體的第四閘極端子。低電壓電流限制器電路用以控制源極線選擇電晶體及 底部電晶體，以防止被選電阻式隨機存取記憶體單元的過度設定。
在一些實施例中，記憶體裝置進一步包含寫入終端電路。寫入終端電路包含第一電晶體、第二電晶體及緩衝器。第一電晶體及第二電晶體用其間的節點串聯連接以連接第一電晶體及第二電晶體個別的汲極端子。第一電晶體的第一閘極端子連接至用於產生參考寫入電流的調整寫入電壓電路。緩衝器包括連接至節點的輸入及連接至電阻式隨機存取記憶體單元的陣列的寫入選擇電晶體的第二閘極端子的輸出。寫入終端電路用以回應於偵測到寫入操作的臨限值，將寫入禁用訊號提供至寫入選擇電晶體以防止過度設定/重置。
在一些實施例中，記憶體裝置進一步包含低讀取電壓產生器電路。低讀取電壓產生器電路連接至電阻式隨機存取記憶體單元的箝位電晶體的閘極，低讀取電壓產生器電路用以控制箝位電晶體以界定電阻式隨機存取記憶體單元的讀取電壓，以在具有製程、電壓及溫度跟蹤的感測放大器電路的讀取操作期間避免讀取干擾。
在一些實施例中，字元線及相關聯寫入電路系統自記憶體裝置移除。
在一些實施例中，記憶體裝置進一步包含金屬佈線。金屬佈線跨越連接電阻式隨機存取記憶體單元的多個存取電晶體的多個源極/汲極端子。
根據進一步揭示的實施例，降低記憶體裝置的操作 電壓的方法包括提供包含RRAM記憶體單元的記憶體陣列，控制複數個行選擇電晶體以啟動被選RRAM記憶體單元的源極線及位元線，及用寫入電流對被選RRAM記憶體單元的RRAM電阻元件進行程式化，其中RRAM電阻元件直接連接於源極線與位元線之間。
在一些實施例中，方法進一步含以下步驟：跨越多個電阻式隨機存取記憶體單元中每一者的存取電晶體的多個源極/汲極端子提供金屬佈線，其中金屬佈線旁路存取電晶體，以在源極線與位元線之間直接連接電阻式隨機存取記憶體電阻元件。
在一些實施例中，方法進一步含以下步驟：移除源極與位元線之間的存取電晶體。
在一些實施例中，方法進一步含以下步驟：在運算放大器的第一輸入端子處提供參考寫入電壓訊號；及用與運算放大器配置於正回饋迴路中的寫入驅動電晶體產生寫入電壓。
在一些實施例中，方法進一步含以下步驟：啟動寫入選擇電晶體，以基於寫入電壓將寫入電流提供至被選電阻式隨機存取記憶體單元。
在一些實施例中，方法進一步含以下步驟：基於參考寫入電壓訊號提供參考寫入電流；基於參考寫入電流偵測在被選電阻式隨機存取記憶體單元的寫入期間達到臨限值；及若達到臨限值，則將寫入終端訊號施加於寫入選擇電晶體，以防止被選電阻式隨機存取記憶體單元的過度設 定。
在一些實施例中，方法進一步含以下步驟：用電流鏡像電路提供參考電流；在運算放大器的第一輸入端子處提供參考寫入電壓訊號；用與運算放大器配置於負回饋迴路中的第一電晶體產生輸出電壓；用與第一電晶體及電流鏡像電路串聯連接的第二電晶體產生閘極電壓；及將輸出電壓及閘極電壓分別施加於源極線選擇電晶體及底部電晶體，以限制寫入電流並防止被選電阻式隨機存取記憶體單元的過度設定/重置。
在一些實施例中，方法進一步含以下步驟：控制電阻式隨機存取記憶體單元的箝位電晶體的閘極端子，以界定電阻式隨機存取記憶體單元的讀取電壓，並在具有製程、電壓、及溫度跟蹤的感測放大器電路的讀取操作期間避免讀取干擾。
根據其他揭示的實施例，記憶體裝置包含以列與行配置的RRAM記憶體單元陣列，各個RRAM記憶體單元包含：電阻RRAM元件，包括連接至位元線的第一端子；及複數個存取電晶體，其以並聯結構配置，並包括連接至電阻RRAM元件的第二端子的第一S/D端子、連接至源極線的第二S/D端子、及連接至字元線的閘極端子，其中複數個存取電晶體的並聯結構減少施加於電阻RRAM元件的寫入電流的IR降。
在一些實施例中，存取電晶體的並聯結構設置於電阻電阻式隨機存取記憶體元件與源極線之間。
在一些實施例中，存取電晶體的閘極端子連接在一起。
本案概述各種實施例，使得熟習此項技術者可更佳地理解本案的態樣。熟習此項技術者應瞭解，其可易於使用本案作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本案的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本案的精神及範疇。
101:記憶體裝置
102:字元線解碼器
103:位元線解碼器
104:選擇線解碼器
105:感測電路系統
110a~110d:記憶體單元
112:存取電晶體
114:RRAM電阻元件
130:金屬佈線
ADDR1~ADDR3:位址
BL1~BL2:位元線
SL1~SL2:選擇線
WL1~WL2:字元線

Claims (10)

  1. 一種記憶體裝置，其包含：多個電阻式隨機存取記憶體單元的一陣列，該些電阻式隨機存取記憶體單元配置於多個列與多個行中；多個第一行選擇電晶體，連接至該些電阻式隨機存取記憶體單元中每一者的一源極線；及多個第二行選擇電晶體，連接至該些電阻式隨機存取記憶體單元中每一者的一位元線，其中該些電阻式隨機存取記憶體單元中的每一者包括直接連接於該源極線與該位元線之間的一電阻式隨機存取記憶體電阻元件。
  2. 如請求項1所述記憶體裝置，其進一步包含：該些電阻式隨機存取記憶體單元的多個存取電晶體，連接於該些電阻式隨機存取記憶體單元中每一者的該源極線與該位元線之間；及一金屬佈線，跨越連接該些存取電晶體的多個源極/汲極端子，其中該金屬佈線旁路該些存取電晶體，以直接連接該源極線與該位元線之間該些電阻式隨機存取記憶體單元中每一者的該電阻式隨機存取記憶體電阻元件。
  3. 如請求項1所述之記憶體裝置，其進一步包含：一調整寫入電壓電路，其包含： 一運算放大器，其用以在一第一輸入端子處接收一參考寫入電壓訊號；及一寫入驅動電晶體，其包括一閘極端子、一第一源極/汲極端子及一第二源極/汲極端子，該閘極端子連接至該運算放大器的一輸出，該第一源極/汲極端子用以接收一電力供應電壓，該第二源極/汲極端子透過一節點連接至該運算放大器的一第二輸入端子以形成一正回饋迴路，其中該節點藉由一寫入選擇電晶體可操作地連接至一電阻式隨機存取記憶體單元的該位元線及該源極線。
  4. 如請求項1所述之記憶體裝置，其進一步包含：一低電壓電流限制器電路，其包含：一運算放大器，其用以在一第一輸入端子處接收一參考電壓訊號；一第一電晶體，其包括一第一閘極端子、一第一源極/汲極端子及一第二源極/汲極端子，該第一閘極端子連接至該運算放大器的一輸出，該第一源極/汲極端子連接至一電流鏡像電路，該第二源極/汲極端子透過一第一節點連接至該運算放大器的一第二輸入端子以形成一負回饋迴路；及一第二電晶體，其包括一第三源極/汲極端子、一第四源極/汲極端子及一第二閘極端子，該第三源極/汲極端子連接至該第一節點，該第四源極/汲極端子連接至接地， 該第二閘極端子透過一第二節點連接至該電阻式隨機存取記憶體單元的該陣列的一底部電晶體之一第三閘極端子，其中該第二節點連接至該電流鏡像電路，其中該運算放大器的該輸出連接至與該底部電晶體串聯連接的一源極線選擇電晶體的一第四閘極端子，且其中該低電壓電流限制器電路用以控制該源極線選擇電晶體及該底部電晶體，以防止一被選電阻式隨機存取記憶體單元的過度設定。
  5. 如請求項1所述之記憶體裝置，其進一步包含：一寫入終端電路，其包含：一第一電晶體及一第二電晶體，該第一電晶體及該第二電晶體用其間的一節點串聯連接以連接該第一電晶體及該第二電晶體個別的汲極端子，其中該第一電晶體的一第一閘極端子連接至用於產生一參考寫入電流的一調整寫入電壓電路；及一緩衝器，其包括連接至該節點的一輸入及連接至該些電阻式隨機存取記憶體單元的該陣列的一寫入選擇電晶體的一第二閘極端子的一輸出，其中該寫入終端電路用以回應於偵測到一寫入操作的一臨限值，將一寫入禁用訊號提供至該寫入選擇電晶體以防止過度設定/重置。
  6. 如請求項1所述之記憶體裝置，其進一步包含一低讀取電壓產生器電路，連接至一電阻式隨機存取記憶體單元的一箝位電晶體的一閘極，該低讀取電壓產生器電路用以控制該箝位電晶體以界定該電阻式隨機存取記憶體單元的一讀取電壓，以在具有製程、電壓、及溫度跟蹤的一感測放大器電路的一讀取操作期間避免讀取干擾。
  7. 一種降低一記憶體裝置的操作電壓的方法，其包含以下步驟：提供包含多個電阻式隨機存取記憶體單元的一記憶體陣列；控制複數個行選擇電晶體以啟動一被選電阻式隨機存取記憶體單元的一源極線及一位元線；及用一寫入電流對該被選電阻式隨機存取記憶體單元的一電阻式隨機存取記憶體電阻元件進行程式化，其中該電阻式隨機存取記憶體電阻元件直接連接於該源極線與該位元線之間。
  8. 如請求項7所述的方法，其進一步含以下步驟：跨越該些多個電阻式隨機存取記憶體單元中每一者的一存取電晶體的多個源極/汲極端子提供一金屬佈線，其中該金屬佈線旁路該存取電晶體，以在該源極線與該位元線之 間直接連接該電阻式隨機存取記憶體電阻元件。
  9. 如請求項7所述的方法，其進一步含以下步驟：在一運算放大器的一第一輸入端子處提供一參考寫入電壓訊號；及用與該運算放大器配置於一正回饋迴路中的一寫入驅動電晶體產生一寫入電壓。
  10. 一種記憶體裝置，其包含：多個電阻式隨機存取記憶體單元的一陣列，該些電阻式隨機存取記憶體單元配置於多個列與多個行中，該些電阻式隨機存取記憶體單元中的每一者包含：一電阻式隨機存取記憶體電阻元件，其包括連接至一位元線的一第一端子；及複數個存取電晶體，配置於一並聯結構中且包括連接至該電阻式隨機存取記憶體電阻元件的一第二端子的多個第一源極/汲極端子、連接至一源極線的多個第二源極/汲極端子、及連接至一字元線的多個閘極端子，其中該些存取電晶體的該並聯結構減少施加於該電阻式隨機存取記憶體電阻元件的一寫入電流的IR降，其中該些存取電晶體的該多個第一源極/汲極端子透過金屬佈線連接該些存取電晶體的該多個第二源極/汲極端子。
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