[実施の形態1]
図1は、この発明の実施の形態1に従う不揮発性半導体記憶装置のデータ読出に関連する部分の構成を概略的に示す図である。図1において、不揮発性半導体記憶装置は、メモリセルMCが行列状に配列されるメモリセルアレイ1を含む。メモリセルアレイ1において、メモリセルMCの各行に対応してワード線WLが配設され、また、メモリセルMCの各列に対応してビット線BLが配設される。メモリセルMCは、それぞれソース線SLに結合され、選択時に、対応のビット線と対応のソース線に電流が流れる経路を形成する。ソース線SLは、ビット線BLと並行に配設されてもよく、またワード線WLと並行に配設されてもよい。図1においては、ソース線SLがビット線BLと並行に配設されるように示す。ソース線SLは、データ読出時、接地ノードに結合される。
メモリセルMCは、データを不揮発的に格納する不揮発性メモリセルであり、データ読出時、その記憶データに応じてビット線BLとソース線SLの間に流れる電流量が設定される。このメモリセルMCは、チャネル抵抗が記憶データに応じて変更されるフラッシュメモリセルまたは絶縁膜トラップ型メモリセルであってもよく、また、磁気メモリセル、抵抗性メモリセルまたは相変化メモリセルなどの記憶データに応じて抵抗値が設定される可変抵抗素子を記憶素子として含むメモリセルであってもよい。
不揮発性半導体記憶装置は、さらに、外部からのアドレス信号ADに従って内部行アドレス信号XAおよび内部列アドレス信号YAを生成するアドレス入力回路2と、内部行アドレス信号XAに従ってメモリセルアレイ1のアドレス指定された行に対応するワード線を選択する行選択回路3と、内部列アドレス信号YAに従ってメモリセルアレイ1の選択列に対応するビット線を内部データ線5に結合する列選択回路4と、データ読出時、読出電流を供給しかつ選択メモリセルの駆動電流を検知して内部読出データを生成する読出回路6と、読出回路6から読出された内部読出データに従って外部読出データDoutを出力する出力回路7を含む。
アドレス入力回路2は、外部アドレス信号ADに従って内部で連続的にアドレス信号を生成してもよく、また、外部からのアドレス信号ADに従って、内部行および列アドレス信号XAおよびYAを生成してもよい。
読出回路6は、内部データ線5に、データ読出時、読出電流を供給する電流源と、選択メモリセルMCが、その抵抗値に応じて放電するメモリセル電流を読出電流に基づいて検出して内部データを生成するセンスアンプとを含む。
読出電流源は、データ読出時、ビット線が所定電位レベルにプリチャージされた後にメモリセル電流に応じた電流を供給する。
読出回路6は、データ判定基準となる参照電流を生成し、その参照電流と選択メモリセルの駆動電流(読出電流源の供給電流)との比較に基づいて内部読出データを生成してもよく、また、内部データ線5上の電圧レベルを基準電圧と比較して内部読出データを生成してもよく、また単に、内部データ線5上の電圧に従って内部読出データを生成してもよい。
不揮発性半導体記憶装置は、さらに、データ読出モード時、読出データ線5から、一定の大きさの電流を放電する補助電流源10を含む。この補助電流源10は、読出データ線5に対して、選択メモリセルMCと並列に接続される。補助電流源10の駆動する電流は、選択メモリセルMCの駆動する電流に重畳され、読出回路6において、その合成電流をメモリセル電流と見なして、メモリセルデータの検知および内部読出データの生成を行なう。
内部読出データ線5に対しては、さらにデータ読出時、内部読出データ線5を介して選択ビット線を所定の電圧レベルにプリチャージするプリチャージ回路8が設けられる。プリチャージ回路8によるプリチャージ電圧により、選択メモリセルMCが、その抵抗値に応じて電流を駆動することができる。このプリチャージ電圧は、リードディスターブが生じないように、1Vから0.1Vの範囲のレベルの比較的低い電圧レベルに設定される。ビット線は、その構成は後に詳細に説明するが、接地電圧レベルにプリチャージされ、選択ビット線に対してプリチャージ回路8からのプリチャージ電圧が供給され、非選択ビット線は接地電圧レベルに維持される。
図2は、図1に示す読出回路6および補助電流源10およびメモリセルMCの構成を概略的に示す図である。図2において、メモリセルMCは、抵抗性素子(チャネル抵抗を含む)Rcを含み、その抵抗値または選択時の駆動電流量が記憶情報に応じて設定される。
読出回路6は、データ読出モード時、内部読出データ線5に読出電流Irを供給する読出電流源15と、内部読出データ線5上の電流または電圧レベルに応じて内部読出データSOを生成するセンスアンプ16を含む。
補助電流源10は、内部読出データ線5と接地ノードの間に結合され、一定の電流Iaを駆動する定電流源17を含む。補助電流源10の駆動する電流Iaが、メモリセルMCの駆動する電流Imに重畳され、合成電流Im+Iaが等価的にメモリセルを流れる電流として見なされて、センスアンプ16による内部読出データの生成が行なわれる。読出電流Irと合成電流とは、Ir=Im+Iaの関係を満たす。
図3は、図2に示すデータ読出系の動作を示す信号波形図である。図3において、横軸に時間を示し、縦軸に電圧を示す。読出データ線5は、データ読出前にプリチャージ回路8により所定電圧レベルに駆動される。メモリセルMCが選択されると、読出データ線5を介して、メモリセルの抵抗性素子Rcの抵抗値に応じた大きさの電流Imが流れる。読出回路6が、電圧センス方式でメモリセルデータを検知する場合と電流センス方式でメモリセルデータを検知する場合とで内部読出データ線5の電位変化は異なる。以下では、電圧センス方式の場合のデータ読出動作について説明する。メモリセルMCの抵抗性素子Rcが、低抵抗の場合、大きな電流が流れ、高速で内部読出データ線5の電位が低下する。一方、メモリセルMCの抵抗性素子Rcの抵抗値が高い場合には、メモリセル電流Imは小さく、読出回路6からの読出電流Irに従って内部読出データ線5の電圧レベルが上昇する。
時刻t0において、内部読出データ線5上の下側電圧値と上側電圧値との中心点がセンスアンプ16の動作点となると、センスアンプ16が活性化されてデータの内部読出が行なわれる。一方、破線で示すように、補助電流源10が設けられていない場合には、メモリセル電流Imのみで放電され、放電速度は遅く、時刻t1においてセンスアンプ16の比較基準値に対する入力電位差が十分大きくなり、センスアンプ16が活性化される。したがって、この補助電流源10を設けることにより、内部読出データ線5の放電速度を速くでき、高速読出が実現される。
また、メモリセルMCの抵抗値Rcが高抵抗状態であっても、補助電流源10で一定の大きさの電流Iaが放電され、メモリセルMCへ供給される電流が低減され、このビット線または内部読出データ線5の電位上昇が抑制される。したがって、メモリセルMCが相変化材料素子を記憶部として有する場合または抵抗性RAMセルで構成される場合に、ビット線電位が高くなり、抵抗値が変化するのを防止でき、リードディスターブの発生を防止することができる。
読出回路6のセンスアンプ16が電流センス方式でセンス動作を行う場合には、読出電流源15は、例えばカレントミラー回路で構成され、内部データ線5を流れる電流と同じ大きさの電流をセンスアンプ16に供給し、センスアンプ16において、この読出電流Irに従って内部読出データを生成する。この電流センス方式の場合、センスアンプ16内において読出電流Irを電圧に変換して内部読出データが生成されてもよく、また、センスアンプ16が、読出電流と参照電流とを比較し、その比較結果に従って内部読出データを生成してもよい。
このような電流センス方式のセンスアンプを用いる場合においても、低抵抗状態のメモリセルの駆動電流を補助電流源10で大きくすることができ、応じて、読出電流Irが大きくなり、電流センスを高速で行うことができる。
以上のように、この発明の実施の形態1に従えば、読出電流供給源に対して選択メモリセルを介して電流(セル読出電流)が流れる経路と並列に電流を駆動する補助電流源を設けており、ビット線電位の上昇を抑制することができるとともに、高速で、読出電流を駆動して、センスアンプの最適動作領域に内部データ線の電位を変化させることができ、高速でセンス動作を行なうことができる。また、センスアンプ(読出回路)が電流検出型の構成の場合、大きな電流が駆動されるため、高速でセンス動作を行なうことができる。
なお、図1に示す構成においては補助電流源10は、メモリセルアレイ1においてビット線BLそれぞれに対して設けられてもよい。
[実施の形態2]
図4は、この発明の実施の形態2に従う不揮発性半導体記憶装置の要部の構成を示す図である。図4においては、メモリセルMCの構成の一例として、相変化メモリセルの構成を示す。この相変化メモリセルは、記憶データに応じて結晶相が結晶化状態(結晶状態または多結晶状態)および非晶質状態のいずれかに設定される相変化材料素子と、対応のワード線上の電位に従って選択的に導通して対応の相変化材料素子をソース線に結合するアクセストランジスタを含む。
図4において、メモリセルアレイ1が、メモリアレイ1Aおよび1Bに分割される。メモリアレイ1Aおよび1Bには、それぞれメモリセルMCが行列状に配列されるが、図4においては、メモリセルアレイ1Aおよび1Bそれぞれにおいて、データを記憶するメモリセル(正規メモリセル)が1行2列に配列される場合のメモリセル配置を代表的に示す。すなわち、メモリアレイ1Aにおいては、メモリセルMCA0およびMCA1がワード線WLAに共通に接続され、また、メモリセルMCA0およびMCA1の相変化材料素子を含む可変抵抗素子PTMが、サブビット線SBLA0およびSBLA1にそれぞれ接続される。メモリセルMCA0およびMCA1のアクセストランジスタATに接続されるソース線SLAは、一例としてワード線WLAと平行方向に配設される。このソース線SLAは、拡散層で構成され、上層の金属配線と所定間隔でコンタクトが取られいわゆる杭打ち構造が実現されてもよい。
メモリアレイ1Aにおいて、メモリセルMCそれぞれに整列して、参照セルRMCA0およびRMCA1が設けられる。参照セルRMCA(RMCA0,RMCA1)は、行方向に整列して配置され、それぞれのアクセストランジスタATの制御ゲートが、参照ワード線RWLに接続される。参照メモリセルRMCA0およびRMCA1においては、2個の低抵抗状態の可変抵抗素子PTM0が直列にアクセストランジスタATと対応のサブビット線SBLA0またはSBLA1の間に接続される。
アクセス参照セルRMCA0およびRMCA1においてもアクセストランジスタATが参照ワード線RWLAと並行に延在するソース線RSLAにソースノードが結合される。
ソース線SLAおよびRSLAは、メモリセルにおいて、可変抵抗素子PTMまたはPTM0、PTM1とアクセストランジスタATが対応のサブビット線と対応のソース線との間に直列に接続され、選択時に対応のサブビット線と対応のソース線(接地ノード)との間に電流を流す経路を形成するように接続されればよい。従って、これらのソース線SLAおよびRSLAは、ビット線と平行な方向に延在するように配置されてもよい。
サブビット線SBLA0およびSBLA1に対して、それぞれ、サブビット線プリチャージ指示信号PREに応答して、サブビット線SBLA0およびSBLA1を、接地電圧レベルにプリチャージするサブビット線プリチャージトランジスタBQA0およびBQA1が設けられる。
メモリアレイ1Bにおいても、メモリアレイ1Aと同様、メモリセルMCB0およびMCB1が行方向に整列して配置され、ワード線WLBにそれぞれのアクセストランジスタATが接続され、また、それぞれの可変抵抗素子PTMが、対応のサブビット線SBLB0およびSBLB1に接続される。
これらのメモリセルMCB0およびMCB1に整列して、各列に参照セルRMCB0およびRMCB1が設けられる。参照セルRMCB0およびRMCB1においては、2個の低抵抗状態の可変抵抗素子(相変化材料素子を含む)PTM0が直列に接続され、参照ワード線RWLBが、これらの参照セルRMCB0およびRMCB1のアクセストランジスタATに共通に接続される。
また、ワード線WLBおよびRWLBと並行にソース線SLBおよびRSLBがハイセルされ、対応の行のメモリセルのアクセストランジスタATと結合される。これらのソース線SLBおよびRSLBは、メモリアレイ1Aにおいてと同様、ビット線と同一方向に延在して配置されてもよい。メモリアレイ1Aおよび1Bにおいて、同一のメモリアレイ配置が実現されていればよい。
このソース線の配置は、以下の実施の形態においても同様であり、その延在方向はワード線延在方向およびビット線延在方向のいずれであってもよい。
また、サブビット線SBLB0およびSBLB1に対して、サブビット線プリチャージ指示信号PREに応答して対応のサブビット線を接地電圧レベルにプリチャージするサブビット線プリチャージトランジスタBQB0およびBQB1が設けられる。
これらのメモリアレイ1Aおよび1Bの間の領域に、書込/読出電流を伝達する内部データ線が配設される。すなわち、メモリアレイ1Aに対しては、読出データ線RLIOA0およびRLIOA1と書込データ線WLIOA0およびWLIOA1とが設けられ、メモリアレイ1Bに対しては、読出データ線RLIOB0およびRLIOB1と書込データ線WLIOB0およびWLIOB1とが設けられる。
メモリアレイ1Aおよび1Bそれぞれに、書込/読出データ線を別々に設けることにより、読出データ線の負荷を軽減する。書込データ線WLIOA0およびWLIOA1、WLIOB0およびWLIOB1には、ライトドライバWRPDRが結合される。このライトドライバWRTDRは、可変電流源を含み、内部書込データDIN0およびDIN1に従って書込電流を生成して、選択メモリアレイに対して設けられた書込データ線に生成した書込電流を伝達する。ライトドライバWRTDRは、選択メモリセルを高抵抗状態に設定する場合には、急激に変化する振幅の比較的大きな電流パルスを生成して、相変化材料素子PTMの急速加熱および冷却を行って、相変化材料素子を非晶質状態に設定する。選択メモリセルを低抵抗状態に設定する場合には、ライトドライバWRTDRは、比較的パルス幅の広い小振幅の電流パルスを生成して、選択メモリセルの相変化材料素子を加熱徐冷して結晶化状態に設定する。
図4に示す構成においては、2ビットの並列書込および2ビットの並列読出が行なわれる。メモリアレイ1Aに対する列選択回路4Aにおいては、サブビット線SBLA0に対して読出列選択ゲートARG0および書込列選択ゲートAWG0が設けられ、サブビット線SBLA1に対して、読出列選択ゲートARG1および書込列選択ゲートAWG1が設けられる。読出列選択ゲートARG0は、読出列選択信号RCSL0に従ってサブビット線SBLA0を、読出データ線RLIOA0に接続し、読出列選択ゲートARG1は、読出列選択信号RCSL1に従ったサブビット線SBLA1を、読出データ線RLIOA1に接続する。
書込列選択ゲートAWG0は、書込列選択信号WCSL0に従って、サブビット線SBLA0を書込データ線WLIOA0に接続し、書込列選択ゲートAWG1は、書込列選択信号WCSL1に従って、サブビット線SBLA1を書込データ線WLIOA1に接続する。
メモリアレイ1Bに対する列選択回路4Bにおいては、サブビット線SBLB0に対して読出列選択ゲートBRG0および書込列選択ゲートBWG0が設けられ、サブビット線SBLB1に対して、読出列選択ゲートBRG1および書込列選択ゲートBWG1が設けられる。読出列選択ゲートBRG0およびBRG1は、それぞれ、読出列選択信号RCSL0およびRCSL1に従ってサブビット線SBLB0およびSBLB1を、それぞれ、読出データ線RLIOB0およびRLIOB1に結合する。
書込列選択ゲートBWG0およびBWG1は、それぞれ、書込列選択信号WCSL0およびWCSL1に従って、サブビット線SBLB0おびSBLB1を、それぞれ、書込データ線WLIOB0およびWLIOB1に接続する。
列選択回路4Aおよび4Bには、共通に列選択信号が与えられ、対応する列のサブビット線が並行して選択される。メモリアレイ1Aおよび1Bの一方において(正規)メモリセルが選択されたとき、他方のメモリアレイにおいて参照セルが選択される。参照セルRMC(RMCA0,RMCA1,RMCB0,RMCB1)は、それぞれメモリセルMC(MCA0,MCA1,MCB0,MCB1)と同じ製造工程で形成され、同一の特性を有する。したがって、参照セルRMCは、温度特性がメモリセルMCとで同じであり、正確にメモリセル電流に対して等価的に温度補償を行った参照電流を生成する。
読出データ線RLIOA0およびRLIOA1が、それぞれローカルデータ線LIO0aおよびLIO1aに接続され、読出データ線LIOB0およびLIOB1が、それぞれ、ローカルデータ線LIO0bおよびLIO1bに接続される。ローカルデータ線LIO0aおよびLIO0bの対において、一方がメモリセル電流を伝達し、他方が参照セルを介して流れる参照電流を伝達する。同様、ローカルデータ線LIO1aおよびLIO1bにおいても、一方にメモリセル電流が流れ、他方に参照電流が流れる。これらのローカルデータ線LIO0aおよびLIO0bで構成されるローカルデータ線対LIOP0およびローカルデータ線LIO1aおよびLIO1bで構成されるローカルデータ線対LIOP1において参照電流を利用することにより、高速の読出を実現する。
データ読出系回路として、ローカルデータ線LIO0aおよびLIO0bをプリチャージ指示信号LIOPREに従って所定電位にプリチャージしかつイコライズするデータ線イコライズ回路EQ0と、アレイ選択信号BSA,BSBに従って、ローカルデータ線LIO0およびLIO0bとセンス入力線SIO0および/SIO0の接続経路を切換えるデータ線切換回路ADSW0と、センス入力線SIO1および/SIO0と信号活性化時差動増幅して内部読出データSAOAおよび/SAOAを生成するセンスアンプ回路(S/A)SA0が設けられる。
同様、ローカルデータ線LIO1aおよびLIO1bに対して、データ読出系回路として、プリチャージ指示信号LIOPREに従って、ローカルデータ線LIO1aおよびLIO1bを所定電位にプリチャージしかつイコライズするデータ線イコライズ回路EQ1と、アレイ選択信号BSAおよびBSBに従ってローカルデータ線LIO1aおよびLIO1bとセンス入力線SIO1および/SIO1との接続経路を切換えるデータ線切換回路ADSW1と、活性化時、入力線SIO1および/SIO1上の信号を差動増幅して内部読出データSAOBおよび/SAOBを生成するセンスアンプ回路(S/A)SA1が設けられる。
データ線イコライズ回路EQ0およびEQ1が図1に示すプリチャージ回路8に対応し、センスアンプ回路SA0およびSA1とデータ線切換回路ADSW0およびADSW1が、図1に示す読出回路6に対応する。
センスアンプ回路SA0およびSA1においては、正確かつ高速にデータの読出を行なうために、センス入力線SIO0およびSIO1に選択メモリセルMCが結合され、補のセンス入力線/SIO0および/SIO1に参照セルが結合される。メモリアレイ1Aおよび1Bのいずれが選択されるかに応じて、参照セルが接続するローカルデータ線が異なる。正確に、センスアンプ回路SA0およびSA1に対して、選択メモリセルをセンス入力線SIOおよびSIO1に結合するために、データ線切換回路ADSWO0およびADSW1が設けられる。
センスアンプ回路SA0およびSA1は、その構成は後に詳細に説明するが、センスアンプ活性化信号SEおよび/SEの活性化時活性化され、電流センス方式に従ってメモリセル電流と参照電流とを比較してセンス動作を行なう。基準電圧VRefは、メモリセル電流を制限するための基準電圧であり、プリアンプ活性化信号PAEは、出力段の差動増幅器(プリアンプ)を活性化するための出力制御信号である。
相変化素子で構成される可変抵抗素子PTMの抵抗変化量について、説明を簡単にするために、低抵抗状態で10KΩ、高抵抗状態で1000KΩ程度とする。参照セルRMCの参照抵抗値を中間抵抗値に設定する場合、500KΩ程度となる。この場合、参照セルを流れる電流は極めて小さく、高抵抗状態のメモリセルの記憶データを読出す場合には、メモリセル読出電流が小さく、参照セル電流とメモリセル読出電流の差が小さくなり、正確なセンスができなくなる。
電流センス方式でデータを読出す場合の参照電流の最適点は、高抵抗状態および低抵抗状態のメモリセルを流れるメモリセル電流の中間値である。たとえば、データ読出時、サブビット線SBLの電圧が0.1Vに設定される(プリチャージされる)場合、低抵抗状態の抵抗素子を10KΩに設定した場合、その低抵抗状態のメモリセルを流れる電流は、10μA(マイクロアンペア)となる。一方、高抵抗状態を1000KΩとした場合には、この高抵抗状態のメモリセルを流れる電流は、0.1μAとなる。このとき、高抵抗状態のメモリセルの抵抗が無限大であると考え、流れる電流が実質的に0と考えると、中間電流は、5μAである。ビット線読出電圧が0.1Vであれば、この中間電流を生成するための抵抗値は、20KΩとなる。したがって、参照セルRMCにおいては、低抵抗状態の可変抵抗素子PTM0を直列に2個接続することにより、中間電流を生成する抵抗値を実現することができる。この低抵抗状態の相変化材料素子は、結晶化状態にあり、安定な状態であり、リードディスターブを受けにくい状態にある。従って、メモリセルの選択回数に比べて、参照セルRMCの選択回数が多い場合においても、抵抗値の変化はほぼ生じず、安定に参照電流を供給することができる。
補助電流源10は、データ線切換回路ADSW0およびADSW1とセンスアンプ回路(S/A)SA0およびSA1の間の信号線SIO0,/SIO0,SIO1および/SIO1それぞれに対して設けられるNチャネルMOSトランジスタQ0−Q3を含む。これらのMOSトランジスタQ0−Q3のゲートには、一定の電圧レベルの基準電圧VRFPRが与えられ、対応のセンス入力線を接地電位方向に駆動する。
基準電圧VRFPRは、読出時、常時生成され、MOSトランジスタQ0‐Q3は読出時常時オン状態にある。しかしながら、センスアンプ回路(S/A)SA0およびSA1は非活性化時電流は供給しないため、また、スタンバイ時においては、データ線イコライズ回路EQ0およびEQ1が、内部データ線LIO0a,LIO0b、LIO1AおよびLIO1bをそれぞれ接地電圧レベルにプリチャージするため、スタンバイ時、MOSトランジスタQ0−Q3が常時オン状態とされても、電流が流れる経路は生じない。
内部データの読出時間は、センスアンプ回路の最適な電位状態にセンス入力線SIO0,/SIO0,SIO1,/SIO1が駆動されるまでに要する時間と、このセンスアンプ回路の内部の出力電位振幅(プリアンプ入力信号振幅)とにより決定される。センスアンプ回路(S/A)は、後に詳細にその構成を説明するように、初段センス部としてカレントミラー型差動増幅回路の構成を備え、その出力電位の振幅は、それぞれの入力部(センス入力線SIO、/SIO)に与えられる電流差により決定される。
前述のように低抵抗状態のメモリセルが駆動する電流は10μAであり、高抵抗状態のメモリセルが駆動する電流は0.1μAである。参照セルが駆動する電流は、5μAである。この条件下においては、補助電流源10のMOSトランジスタQ0−Q3の駆動電流量は、20μAに設定される。
上述の条件では、センスアンプ回路(S/A)SA0およびSA1に対しては、以下の電流が入力される。
(1) 低抵抗状態のメモリセルに対する電流10μA+20μAと参照セルに対する電流5μA+20μA;
(2) 高抵抗状態のメモリセルに対する電流0.1μA+20μAと参照セルに対する電流5μA+20μA
補助電流源10のMOSトランジスタQ0−Q3により、センスアンプ回路SA0、SA1に与えられる電流が、メモリセル電流および参照電流それぞれに対して20μA重畳され、センスアンプ回路の動作が安定するまでの時間が短縮される。センス動作は差動増幅動作であり、この重畳される20μAは相殺され、正確にメモリセル電流と参照電流との差を、感度の高い領域においてセンスすることができる。
データ書込線WLIOA0,WLIOA1,WLIOB0,WLIOB1が、読出データ線RLIOA0,RLIOA1,RLIOB0,RLIOB1と別に設けられており、データ書込時、これらの補助電流源のMOSトランジスタQ0−Q3が常時オン状態とされても、データ書込には何ら悪影響は及ぼさない。
図5は、図4に示す不揮発性半導体記憶装置の列読出時の動作を示す信号波形図である。以下、図5を参照して、図4に示す不揮発性半導体記憶装置のデータ読出時の動作について説明する。なお、図5においては、1ビットのデータ読出に関連する部分の信号波形を示す。
時刻t1以前においては、不揮発性半導体記憶装置はスタンバイ状態にあり、サブビット線プリチャージ指示信号PREがHレベルであり、サブビット線イコライズトランジスタBQA0、BQA1、BQB0およびBQB1はすべてオン状態であり、サブビット線SBLA0、SBLA1、SBLB0およびSBLB1はすべて、接地電圧レベルにプリチャージされる。また、データ線イコライズ回路EQ0およびEQ1においても、プリチャージトランジスタが活性状態にあり、ローカルデータ線LIO0aおよびLIO0b、LIO1aおよびLIO1bはすべて接地電圧レベルに維持される。センスアンプ回路SA0およびSA1は非活性状態であり、データ線切換回路ADSW0およびADSW1は、アレイ選択信号BSAおよびBSBに従って、その接続経路を初期状態に設定している(ハイインピーダンス状態であってもよい)。
時刻t1において、アドレス信号が入力され、このアドレス信号の変化に従ってセンスアンプ回路SA0およびSA1に対するセンス活性化信号SEが活性化され、また、ビット線プリチャージ指示信号PREが非活性状態に駆動される。これにより、サブビット線およびローカルデータ線のプリチャージ動作が停止される。また、アドレス信号の入力に従って選択メモリセルを含む選択メモリアレイが設定され、アレイ選択信号BSAおよびBSBが生成される。
データ線切換回路ADSW(ADSW1、ADSW0)は、アレイ選択信号BSAおよびBSBに従ってデータ線の接続経路を設定する。メモリアレイ1Aが選択されている場合、ローカルデータ線LIO0aおよびLIO1aを、それぞれセンス入力線SIO0およびSIO1に結合する。メモリアレイ1Bが選択メモリセルを含む場合には、逆に、データ線切換回路ADSW0およびADSW1は、ローカルデータ線LIO0bおよびLIO1bをセンス入力線SIO0およびSIO1にそれぞれ結合する。
次いで、ローカルデータ線プリチャージ指示信号LIOPREが活性化され、イコライズ回路EQ0およびEQ1が活性化され、ローカルデータ線LIOP0およびLIOP1を介して読出データ線RLIOA0、RLIOB0、RLIOA1およびRLIOB1を所定電圧レベルにプリチャージする。このプリチャージ動作においては、メモリセルの選択は行われていないときには、補助電流源トランジスタQ0‐Q3による電流の放電があり、この補助電流源トランジスタQ0‐Q3の駆動電流よりも大きな駆動電流で、データ線イコライズ回路EQ0‐EQ1がプリチャージ動作を行う。
このプリチャージ動作開始後、アレイ選択信号BSAおよびBSBと行アドレス信号に従ってワード線および参照ワード線が選択状態へ駆動される。今、メモリアレイ1Aにおいて正規のメモリセルMCが選択され、メモリアレイ1Bにおいて参照セルRMCBが選択される状態を考える。列アドレス信号に従って、読出列選択信号RCSL0およびRCSL1が選択状態へ駆動され、サブビット線SBLA0およびSBLA1が、それぞれ、読出データ線RLIOA0およびRLIOA1に接続され、また、サブトビット線SBLB0およびSBLB1が、それぞれ読出データ線RLIOB0およびRLIOB1に接続される。また、これと並行して、ワード線WLAが選択状態へ駆動され、かつ参照ワード線RWLBが選択状態へ駆動される。このサブビット線およびワード線および参照ワード線の選択に従って、サブビット線の電圧がイコライズ回路EQ0およびEQ1からのプリチャージ電流により所定電位レベルに上昇する。
センスアンプ回路SA0およびSA1において、センスアンプ活性化信号SEが活性化されても、メモリセル電流が流れない状態では、同じ大きさの電流が補助電流源トランジスタQ0−Q3により駆動されているだけであり、内部の初段センス出力の読出信号Soutおよび/Soutは、それぞれ、電源電圧レベルに維持されている。
時刻t2において、データ線プリチャージ信号LIOPREが非活性化されると、メモリセルMCA0およびMCA1の記憶データに応じた電流がサブビット線SBL0およびSBL1を介してそれぞれ流れ、ローカルデータ線LIO0aおよびLIO1aにメモリセルの駆動電流に応じた電流変化が生じる。また、参照セルRMCB0およびRMCB1が、中間電流を駆動しており、ローカルデータ線LIO0bおよびLIO1bにおいて電流差が生じる。この電流変化時においては、補助電流源トランジスタQ0‐Q3による駆動電流により低抵抗状態のメモリセルに対しては高速でセンスアンプ内部ノードの電位が低下し、また、高抵抗状態のメモリセルに対しても補助電流源トランジスタQ0‐Q3により電流が駆動されており、高速でセンスアンプの内部ノードの電位が拡大され、また、内部電位がセンスアンプの感度の最も高い領域に移動する。
センスアンプ回路SA0およびSA1の初段センス出力Soutおよび/Soutにおいて、補助電流源トランジスタQ0‐Q3の駆動電流は相殺され、選択メモリセルの記憶データ(駆動電流)および参照セルの駆動電流に応じて電位差が生じる。選択メモリセルの抵抗値が高抵抗状態Rmaxの場合には、参照セルの抵抗値Refよりも高い抵抗状態であり、駆動電流が小さく、センスアンプ回路SA0およびSA1の内部信号Soutの電圧レベルが高くなる。一方、選択メモリセルが低抵抗状態Rminの状態のときには、メモリセルの駆動電流は、参照セルの駆動電流よりも大きいため、センスアンプ回路SA0およびSA1の内部信号Soutの電位レベルがさらに低下する。
センスアンプ内部信号Soutおよび/Soutの電位差が十分に拡大されると、時刻t3においてプリアンプ活性化信号PAEが活性化され、センスアンプ回路SA0およびSA1の内部の差動増幅器(プリアンプ)が活性化され、センス初段出力の読出信号Soutおよび/Soutに応じた読出データSAO(相補データSAO、/SAO)が生成される。
補助電流源トランジスタQ0‐Q3を利用することにより、センスアンプ内部ノードの電位を高速で変化させることができ、図5に示す時刻t2およびt3の間の時間を短縮することができ、安定なセンス動作を高速で行うことができる。また、補助電流源トランジスタQ0−Q3は、ゲートに基準電圧VRFPRを受けており、ローカルデータ線対LIOP0およびLIOP1を介して接続される選択サブビット線の電位の上昇を抑制することができる。
また、いわゆるオープンビット線方式でメモリセルを配置しており、データ線構造を読出データに応じて電位変化が生じるデータ線および参照電流を流す参照データ線の相補データ線構造とすることができ、相補データ線の容量を平衡化させることができ、また、各メモリアレイにおいてワード線を選択してセル読出電流および参照電流を生成しており、ワード線選択時のワード線/ビット線間ノイズの影響も、セル読出電流および参照電流に対して同一とすることができる。また、選択ビット線に対してのみプリチャージ電圧が供給され、非選択ビット線は非選択状態(接地電圧レベル)に維持されその電圧変化は生じず、非選択ビット線からの選択ビット線へのノイズの影響は生じない。これにより、参照電流を用いて正確なデータの読出を行なうことができる。
補助電流源10のMOSトランジスタQ0−Q3は、センスアンプ回路(S/A)の入力に配置することにより、補助電流源10のトランジスタの数を低減することができる。内部読出データビット幅×2のトランジスタ素子が必要とされるだけである。また、内部データ線(書込データ線、読出データ線、およびローカルデータ線)に関連する部分のレイアウトに影響を及ぼすことなく補助電流源トランジスタを配置することができる。
また、補助電流源10のトランジスタQ0−Q3の駆動電流量を、基準電圧VRFPRで調整することにより、外部から補助電流源10の駆動電流量を調整することができる(基準電圧VRFPRの電圧レベルをトリミング工程により調整する)。これにより、各メモリセル電流を等価的に最適値にシフトさせることができ、低電源電圧下においても、高速でかつ正確にセンス動作を行って内部読出データを生成することができる。
また、MOSトランジスタを、この補助電流源トランジスタとして利用することにより、拡散抵抗またはポリシリコン抵抗などの純抵抗素子を用いる場合に比べて、素子のレイアウト面積を低減することができる。
なお、図4に示す参照セルにおいては、低抵抗状態の相変化材料素子PTMを直列に2つ接続している。しかしながら、参照セルRMCは、メモリセルの高抵抗状態および低抵抗状態の駆動電流の中間値の電流を駆動することが要求されるだけであり、他の構成が用いられてもよい。たとえば高抵抗状態のメモリセルと低抵抗状態のメモリセルをそれぞれ流れる電流を平均化する構成、たとえば、センス入力線/SOI0および/SIO1にそれぞれ高抵抗状態のメモリセルおよび低抵抗状態のメモリセルを結合しかつこれらのセンス入力信号線を短絡する構成が用いられてもよい。また、この構成において、高抵抗状態の参照セルとして、メモリセルが設けられずサブビット線がオープン状態とされる構造が利用されてもよい。
図6は、図4に示すデータ線切換回路ADSW0およびADSW1の構成の一例を示す図である。図6において、データ線切換回路ADSWi(i=0または1)は、ローカルデータ線LIOiaをセンス入力線SIOiに接続するNチャネルMOSトランジスタNT20と、アレイ選択信号BSBに従ってローカルデータ線LIOiaをセンス入力線/SIOiに接続するNチャネルMOSトランジスタNT21と、アレイ選択信号BSAに従ってローカルデータ線LIOibをセンス入力線/SIOiに接続するNチャネルMOSトランジスタNT22と、アレイ選択信号BSBに従ってローカルデータ線LIOibをセンス入力線SIOiに接続するNチャネルMOSトランジスタNT23を含む。
アレイ選択信号BSAおよびBSBは、たとえば、行アドレス信号の最上位ビット(または最下位ビット)を用いて生成され、メモリアレイ1Aが選択メモリセルを含む場合には、アレイ選択信号BSAがHレベルへ駆動され、メモリアレイ1Bが選択メモリセルを含む場合には、アレイ選択信号BSBがHレベルに駆動される。したがって、メモリアレイ1Aが選択メモリセルを含む場合には、NチャネルMOSトランジスタNT20およびNT22がオン状態となり、ローカルデータ線LIOiaおよびLIObが、それぞれ、センス入力線SIOiおよび/SIOiに接続される。一方、メモリアレイ1bが選択メモリセルを含む場合には、アレイ選択信号BSBがHレベルへ駆動され、ローカルデータ線LIOiaおよびLIOibが、それぞれ、センス入力線/SIOiおよびSIOiに接続される。
データ線切換回路ADSWiを利用することにより、オープンビット線構成において参照セルを利用する場合においても、正確にセンスアンプ回路SAiにおいて、センス入力線SIOiおよび/SIOiを選択メモリセルおよび参照セルにそれぞれ接続することができる。
図7は、図4に示すセンスアンプ回路(S/A)SA0およびSA1の構成の一例を示す図である。図7においては、代表的に、1つのセンスアンプ回路SAi(i=0、1)の構成を示す。
図7において、センスアンプ回路SAiは、電源ノードとノードND10の間に接続され、かつそのゲートにセンスアンプ活性化信号/SEを受けるPチャネルMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)PT10と、ノードND10とノードND11の間に接続されかつそのゲートがノードND11に接続されるPチャネルMOSトランジスタPT11と、電源ノードとノードND10の間に接続されかつゲートがノードND11に接続されるPチャネルMOSトランジスタPT12と、電源ノードとノードND13の間に接続されかつそのゲートがノードND11に接続されるPチャネルMOSトランジスタPT13と、電源ノードとノードND14の間に接続されかつそのゲートがノードND16に接続されるPチャネルMOSトランジスタPT14と、電源ノードとノードND15の間に接続されかつそのゲートがノードND16に接続されるPチャネルMOSトランジスタPT15と、ノードND10とノードND16の間に接続されかつそのゲートがノードND16に接続されるPチャネルMOSトランジスタPT16を含む。
センスアンプ回路SAiの活性化時、MOSトランジスタPT11およびPT12が、MOSトランジスタPT11をマスタとするカレントミラー回路を構成し、また、MOSトランジスタPT15およびPT16が、MOSトランジスタPT16をマスタとするカレントミラー回路を構成する。従って、センスアンプ回路SAiの活性化時、MOSトランジスタPT11およびPT16をそれぞれ流れる電流に対応する大きさの電流が、MOSトランジスタPT12およびPT15をそれぞれ流れる。
センスアンプ回路SAiは、さらに、ノードND11とセンス入力線SIOiの間に接続されかつそのゲートに基準電圧Vrefを受けるNチャネルMOSトランジスタNT10と、ノードND12とノードND17の間に接続されかつそのゲートがノードND12に接続されるNチャネルMOSトランジスタNT11と、ノードND14とノードND17の間に接続されかつそのゲートがノードND12に接続されるNチャネルMOSトランジスタNT12と、ノードND13とノードND17の間に接続されかつそのゲートがノードND15に接続されるNチャネルMOSトランジスタNT13と、ノードND15とノードND17の間に接続されかつそのゲートがノードND15に接続されるNチャネルMOSトランジスタNT14と、ノードND16とセンス入力線/SIOiの間に接続されかつそのゲートに基準電圧Vrefを受けるNチャネルMOSトランジスタNT15と、ノードND17と接地ノードとの間に接続されかつそのゲートにセンスアンプ活性信号SEを受けるNチャネルMOSトランジスタNT16を含む。
センスアンプ回路SAiの活性化時、MOSトランジスタNT11およびNT12がカレントミラー回路を構成し、またMOSトランジスタNT13およびNT14がカレントミラー回路を構成する。したがって、これらのMOSトランジスタNT11−NT14が同一サイズの場合には、MOSトランジスタNT12およびNT13には、それぞれ、MOSトランジスタNT11およびNT14を介して流れる電流と同じ大きさの電流が流れる。
センスアンプ回路SAiは、さらに、プリアンプ活性化信号PAEに応答して活性化され、活性化時、ノードND13およびND14からの相補センス信号(センス初段出力信号)Soutおよび/Soutを差動増幅して相補内部読出データSAOiおよび/SAOiを生成する差動増幅回路(プリアンプ)AMPを含む。
この図7に示すセンスアンプ回路SAiにおいては、センス入力線SIOiおよび/SIOiにそれぞれ電流を供給するMOSトランジスタNT10およびNT15の最大駆動電流量は、基準電圧Vrefにより決定される。また、センス入力線SIOiおよび/SIOiの電位レベルの上限値は、基準電圧VrefとMOSトランジスタNT10およびNT15のしきい値電圧Vthとの差、Vref−Vthにより決定される。
センスアンプ回路SAiの非活性化時、MOSトランジスタPT10およびNT16はともにオフ状態であり、センス動作電流が流れる経路は遮断され、センスアンプ回路SAiは非活性状態にある。スタンバイ時において、センス入力線SIOiおよび/SIOiが接地電圧レベルにプリチャージされる場合、MOSトランジスタPT11およびPT16は、オン状態となるものの電源トランジスタPT10がオフ状態であり、電流は流れない。また、内部ノードND10およびND16を除く内部ノードは、電源電圧VCCレベルにある。
スタンバイ時においては、センス初段出力Soutおよび/Soutは、ともに電源電圧れるのHレベルである。差動増幅器AMPは、非活性化時、その出力信号SAOiおよび/SAOiを接地電圧レベルに維持する。
センスアンプ回路SAiが活性化されるときには、センスアンプ活性化信号/SEおよびSEがそれぞれLレベルおよびHレベルに駆動され、MOSトランジスタPT10およびNT16がともにオン状態となる。応じて、ノードND10が電源電圧VCCとなり、ノードND17が接地電圧レベルに駆動される。メモリアレイにおいてはメモリセルおよび参照セルの選択動作が行なわれており、センス入力線SIOiおよび/SIOiが、列選択回路に含まれる列選択ゲートを介して選択列のサブビット線に結合される。
センス動作時に、MOSトランジスタPT11およびNT10を介して読出データ線RDBiを介して選択列のサブビット線に読出電流が供給される。
選択メモリセルが低抵抗状態の場合には、センス入力線SIOiiを流れる電流は、センス入力線SIOiを流れる電流よりも大きくなり、MOSトランジスタPT11を介して流れる電流が、MOSトランジスタPT16を介して流れる電流よりも大きくなる。応じて、MOSトランジスタPT12を介して流れる電流が、MOSトランジスタPT15を介して流れる電流よりも大きくなる。ここで、以下の説明において、説明を簡単にするために、PチャネルMOSトランジスタPT11−PT16のサイズはチャネル幅Wとチャネル長Lの比(W/L)は同一とし、またはNチャネルMOSトランジスタNT11−NT14のサイズも同一とする。
MOSトランジスタPT12を介して流れる電流が、ノードND12を介してMOSトランジスタNT11へ供給される。MOSトランジスタPT15からの電流は、MOSトランジスタNT14へ供給される。MOSトランジスタNT12は、MOSトランジスタNT11の駆動電流と同じ大きさの電流を駆動することができる。MOSトランジスタNT13も、MOSトランジスタNT14を流れる電流と同じ大きさの電流を駆動することができる。MOSトランジスタPT12およびPT13は、そのゲートがノードND11に共通に結合されており、したがって、MOSトランジスタPT13は、MOSトランジスタPT11と同じ大きさの電流を駆動し、またMOSトランジスタPT14は、MOSトランジスタPT15およびPT16と同じ大きさの電流を駆動する。
今、選択メモリセルが低抵抗状態であるため、MOSトランジスタPT13を介して流れる電流は、MOSトランジスタPT14を介して流れる電流よりも大きい。一方、MOSトランジスタNT12はMOSトランジスタNT13よりも大きな電流を駆動することができ、したがって、ノードND14の電位レベルが高速で低下する。一方、ノードND13の電位は、MOSトランジスタPT13の駆動電流が、MOSトランジスタNT13の放電電流よりも大きいため、ほとんど低下しない。
センス入力線SIOiおよび/SIOiの電流量の差による内部ノードの電位変化は、補助電流源トランジスタを用いているため大きくされており、高速で、内部ノードの電位差が拡大され、また、高抵抗状態および低抵抗状態いずれにおいても電流が補助電流源トランジスタにより駆動されており、センス初段出力信号Soutおよび/Soutが差動増幅器AMPの最適動作点へ高速で変化する。
ノードND13およびND14の相補信号Soutおよび/Soutの電位差が十分に拡大されると、プリアンプ活性化信号PAEが活性化され、差動増幅器AMPで相補信号Soutおよび/Soutを差動増幅することにより、相補内部読出データSAOiおよび/SAOiが生成される。
選択メモリセルが高抵抗状態の場合には、センス入力線SIOiを流れる電流が、センス入力線/SIOiを流れる電流よりも小さくなる。従って、上述の動作と逆に、ノードND14の電位レベルがノードND13の電位レベルよりも低くなり、差動増幅器AMPからの相補内部読出データSAOiおよび/SAOiは、低抵抗状態のメモリセルのデータ読出時と逆の論理値のデータとなる。
このセンスアンプ回路SAiを利用することにより、読出電流(メモリセル電流)と参照電流の差を電圧差に高速で変換して内部読出データを生成することができる。また、MOSトランジスタNT10に基準電圧Vrefを与え、その電流駆動力を制限しかつ伝達することのできる電圧レベルを制限する。高抵抗状態のメモリセルのサブビット線の電位が上昇すると、読出電流により、サブビット線電位が上昇してメモリセルに電流が流れ、相変化が生じ、高抵抗状態が低抵抗状態に変化することが考えられる。このセンスアンプ回路のトランジスタNT10およびNT15により読出電流および電圧に上限値を設けることにより、メモリセルが高抵抗状態であっても、補助電流源トランジスタの作用と相俟って確実に対応のビット線電位が上昇するのを制限することができ、応じて、メモリセルの相変化材料素子の相変化が生じるのを防止することができる。これにより、読出電流によりメモリセルの抵抗状態が変化して記憶データが変更されるというリードディスターブの問題をより確実に回避することができる。また、以下の問題も回避することができる。
すなわち、図7に示す構成のセンスアンプ回路SAiが各選択メモリセルに対して設けられ、複数ビットのデータが並列に読出が行なわれる場合を考える。ソース線とビット線とが直交して配置される場合、ソース線には、複数の選択メモリセルMCが並列に接続される。1つのメモリセルが製造パラメータのばらつきなどにより、その抵抗値が小さくなり、駆動電流が大きくなっても、その駆動電流の上限は、MOSトランジスタNT10により制限される。これにより、共有ソース線SLの電位が上昇するのを抑制でき、また、他の選択メモリセルの読出電流が低減されるなどの悪影響を防止することができ、読出マージンが損なわれるという問題を回避することができる。
ここで、補助電流源トランジスタQ0‐Q3は、ゲート電圧に従って一定電流を放電するだけであり、電圧クランプ機能は有していない。しかしながら、補助電流源トランジスタQ0−Q3は、低抵抗状態のメモリセルを流れる電流と同程度の大きさの電流を駆動しており、サブビット線SBLの電位上昇は十分に抑制される。メモリセル内の可変抵抗素子が相変化材料素子で構成される場合、低抵抗状態と高抵抗状態の抵抗値の比は、1:1000程度であり、十分にメモリセルの記憶データにかかわらずサブビット線電位の上昇を抑制することができる。抵抗比TMRが1:2程度の可変抵抗素子であれば、補助電流源トランジスタQ0−Q3の駆動電流を低抵抗状態のメモリセルを流れる電流と同程度とすることにより、十分に所望の効果を得ることができる。従って、サブビット線電位の上昇が補助電流源トランジスタQ0‐Q3により十分に抑制される場合には、電流センス型のセンスアンプ回路SAiにおいては、メモリセルと補助電流源トランジスタの合計駆動電流および参照セルと補助電流源トランジスタの合計駆動電流が供給されるだけであり、電流制限および電圧上限値設定用のMOSトランジスタNT10およびNT15は、特に設けられなくてもよい。
図8は、データ線イコライズ回路EQi(i=0または1)の構成の一例を示す図である。図8において、データ線イコライズ回路EQiは、データ線プリチャージ信号LIOPREに従ってローカルデータ線LIOiaおよびLIObにそれぞれプリチャージ電圧VIを伝達するNチャネルMOSトランジスタNT30およびNT31と、データ線プリチャージ信号LIOPREに従ってローカルデータ線LIOiaおよびLIOibを電気的に短絡するNチャネルMOSトランジスタNT32と、サブビット線プリチャージ指示信号PREの活性化に従ってローカルデータ線LIOiaおよびLIOibをそれぞれ接地ノードに結合するNチャネルMOSトランジスタNT33およびNT34を含む。
プリチャージ電圧VIは、たとえば基準電圧をゲートに受けてソースフォロアモードで動作するNチャネルMOSトランジスタにより生成される。ソースフォロアモードトランジスタの電流駆動力を大きくすることにより、基準電圧からソースフォロアモードトランジスタのしきい値電圧分低い電圧レベルにプリチャージ電圧VIを設定して、かつ大きな電流駆動力で、ローカルデータ線、データ読出線およびサブビット線を所定電位レベルにプリチャージすることができる。このプリチャージ電圧VIにより、データ読出時のサブビット線電位が決定され、応じてメモリセルの駆動電流量が決定される。
図8に示すローカルデータ線イコライズ回路EQiの構成の場合、ローカルデータ線プリチャージ指示信号LIOPREがHレベルとなると、MOSトランジスタNT30およびNT32により、ローカルデータ線LIOiaおよびLIOibが電圧VIレベルにプリチャージされる。このときには、MOSトランジスタNT33およびNT34がオフ状態である。スタンバイ時には、サブビット線プリチャージ指示信号PREが活性化され、ローカルデータ線LIOiaおよびLIOibが接地電圧レベルにプリチャージされる。
データ線イコライズ回路EQiを利用することにより、サブビット線SBLと読出データ線RLIOAiおよびRLIOBiが分離された状態で、サブビット線のプリチャージが行なわれる場合においても、ローカルデータ線および読出データ線の接地電圧レベルへのプリチャージを確実に行なうことができる。また、データ読出時、正確にサブビット線を所定電圧レベルにプリチャージしてサブビット線読出電圧を供給することができる。
図9は、図4に示す参照セルの断面構造を概略的に示す図である。図9においては、1つの参照セルの断面構造を概略的に示す。
図9において、基板領域50表面に間をおいてn型不純物領域51および52が形成される。基板領域50の隣接参照セル位置に対応する領域には不純物領域は形成されない。不純物領域51および52は、それぞれ低抵抗のプラグPLG0およびPLG1に電気的に接続される。プラグPLG0およびPLG1の間の基板領域表面上に図示しないゲート絶縁膜を介して参照ワード線RWLが配設される。
ワード線上層にソース線SLが形成され、このソース線SLと同一製造工程で、中間ベース層53bおよび53aが形成される。ソース線SLはプラグPLG1に電気的に接続され、中間ベース層53bがプラグPLG0に接続される。ソース線SLは、例えば第1メタル配線で構成される。第1メタル配線は、多層メタル配線構造の第1層目の配線層の配線である。
中間ベース層53aおよび53b上に、電極層ELL、ヒータ層HP、および相変化材料素子PCEが順次配置される。これらの相変化材料素子PCE、ヒータ層HTおよび電極層ELLが、相変化素子PTMを構成する。図40においては、相変化材料素子PCEのヒータ層HTに接触する部分において結晶相変化が生じている状態を示す。この結晶相変化が生じる領域の体積は、ヒータ層HTが発生する熱が到達する領域を調整することにより変更することができる。通常、相変化メモリにおいては、相変化材料素子の全体が相変化を起こすことは特に要求されず、その一部において相変化が生じても、十分に大きな抵抗値変化を生じさせることができる。
中間ベース層53aには、また、相変化素子PCEが接続される部分と異なる領域において導電体54が接続される。相変化材料素子PCE上部に、たとえば第2メタル配線で形成される低抵抗の導電線55aおよび55bが互いに分離して配置される。第2メタル配線は、多層メタル配線構造の第2層目の配線層の配線で構成される。これらの導電線55aおよび55bは、サブビット線と同一製造工程で形成され、導電層55aが連続的に延在してメモリセルの相変化素子が接続されるサブビット線を構成する。導電線55bが、導電体54に電気的に接続される。
データの書込/読出時においては、導電線55aから電流Iが供給されて、相変化素子PTMから中間ベース層53a、導電体54および分割配線55bを介して電流が流れる。2個の相変化素子PTMを低抵抗状態に設定することにより、低抵抗状態の相変化素子を直列に接続する構成が実現される。
一例として、参照セルは、以下の工程で製造される。正規メモリセル形成工程において、1つの参照セルに対するアクセストランジスタを形成し、他方のセルに対しては、ソース線SLの製造工程において中間ベース層53aを形成する。相変化素子PTMの形成工程において導電体54を形成する。導電体54は、相変化素子PTMの上部電極およびビット線コンタクトの形成時に並行して形成されてもよく、また、その一部が、電極配線ELLと同一工程で形成されてもよい。
サブビット線形成工程において、導電線55aおよび55bの間の部分が分離されるようにマスクを形成して、分割構造のサブビット線を形成する。これらの一連の工程により、2つの相変化素子PTMを直列に接続することができる。何ら余分のプロセスを設けることなく、低抵抗状態の相変化素子を直列に接続することができる。
なお、図9に示す構成においては、ソース線SLがサブビット線SBLと直交する方向に配設されるように示す。しかしながら、ソース線SLはサブビット線SBLと平行に配設されてもよく、この場合、ソース線SLと行方向において異なる位置に中間ベース層53aおよび53bを形成することにより、ソース線SLと中間ベース層53aおよび53bとの衝突を防止して、低抵抗状態の相変化素子を2個直列に接続する構成を実現することができる。
[変更例]
図10は、この発明の実施の形態2に従う不揮発性半導体記憶装置の変更例の構成を示す図である。図10に示す不揮発性半導体記憶装置においては、補助電流源10は、ローカルデータ線LIO0a、LIO0b、LIO1aおよびLIO1bそれぞれに対して設けられるNチャネルMOSトランジスタQ10、Q11、Q12、およびQ13を含む。これらのMOSトランジスタ(補助電流源トランジスタ)Q10−Q13のゲートへは、基準電圧VRFPRが与えられる。
図8に示す不揮発性半導体記憶装置の他の構成は、図4に示す不揮発性半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
ローカルデータ線対LIOP0およびLIOP1の各データ線に対して、補助電流源10を構成するトランジスタQ10−Q13を設けることにより、補助電流源10をセンスアンプ回路SA0およびSA1に近接して配置することが要求されず、補助電流源トランジスタの配設位置の自由度が大きくされ、レイアウト効率が改善される。
補助電流源10の各トランジスタQ10−Q13は、内部読出データ線RLIOA0、RLIOA1、RLIOB0およびRLIOB1それぞれに対して設けられてもよい。従って、補助電流源10は、列選択回路3Aおよび3Bからセンスアンプ回路(S/A)SA0,SA1の入力部までの間の読出データ伝達線の適切な位置に配置されればよい。
以上のように、この発明の実施の形態2に従えば、メモリセル電流を参照電流と比較するとともに、メモリセル電流および参照電流それぞれを補助電流源を用いて等価的に駆動電流を増大させており、サブビット線読出電圧を高くすることなくセンスアンプ回路に対するメモリセル電流および参照電流を増大させることができ、高速でセンス動作を行なうことができる。また、補助電流源によりサブビット線を放電しておりサブビット線電位の上昇を抑制することができ、リードディスターブの発生を回避しつつ高速読出を実現することができる。
なお、メモリセルは、記憶データに応じて選択時の駆動電流量が設定される抵抗性素子(チャネル抵抗を含む)であればよく、磁気メモリセルおよびフラッシュメモリセルなどの他の不揮発性メモリセルが用いられてもよい。
また、サブビット線SBLを用いているのは、メモリアレイ1Aおよび1Bが、複数個並列に配列され、選択メモリアレイのサブビット線がグローバルビット線を介して内部データ線に接続される構成を想定している。従って、メモリアレイのビット線構成としては、グローバル/サブビット線の階層ビット線構造が利用されてもよく、ビット線が、直接列選択ゲートを介して内部データ線に接続される構成であってもよい。
[実施の形態3]
図11は、この発明の実施の形態3に従う不揮発性半導体記憶装置の要部の構成を示す図である。この図9に示す不揮発性半導体記憶装置においては、メモリアレイ1Aおよび1B内に補助電流源10Aおよび10Bがそれぞれ設けられる。すなわち、補助電流源10Aは、サブビット線SBLA0およびSBLA1に対応して設けられるNチャネルMOSトランジスタQA0およびQA1を含み、補助電流源10Bは、サブビット線SBLB0およびSBLB1それぞれに対して設けられるNチャネルMOSトランジスタQB0およびQB1を含む。これらのMOSトランジスタQA0、QA1、QB0およびQB1のゲートへは、基準電圧VRFPRが与えられる。
サブビット線SBLA0、SBLA1、SBLB0、およびSBLB1に対してはサブビット線プリチャージトランジスタは設けられない。補助電流源のトランジスタQA1、QA0、QB0、およびQB1が、サブビット線プリチャージトランジスタとしても用いられる。
この図11に示す不揮発性半導体記憶装置の他の構成は、図4に示す不揮発性半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
補助電流源のトランジスタQA1、QA0、QB0、およびQB1は常時導通状態にあり、データ読出時において、サブビット線SBLA0、SBLA1、SBLB0およびSBLB1がそれぞれ接地電位へ駆動される電流経路が形成される。非選択サブビット線のフローティング状態を防止することができ、ワード線選択時またはサブビット線選択時におけるワード線−ビット線間カップリングノイズまたは隣接ビット線間ノイズによる非選択サブビット線電位の上昇の問題をなくすことができる。
すなわち、このようなカップリングにより非選択サブビット線の電位上昇が生じた場合、選択ワード線と非選択サブビット線の交差部に対応して配置されるメモリセルに、リーク電流が流れる経路が形成される。対応のワード線が選択状態にありかつ対応のサブビット線が非選択状態にあるという半選択状態のメモリセルが高抵抗状態のとき、このようなカップリングによるサブビット線電位上昇により相転移が生じる可能性がある。各サブビット線に対応して、補助電流源トランジスタを配置することにより、このカップリングによる非選択サブビット線電位の上昇を抑制することができ、正確なデータ読出を実現することができる。
また、サブビット線プリチャージトランジスタを補助電流源トランジスタと共用することができ、素子数を低減することができる。なお、図11に示す構成のデータ読出時の信号波形は、図5に示す信号波形と同様である。
この図11に示す構成においても、サブビット線のデータ読出時の電位上昇を抑制することができ、また、サブビット線プリチャージ電圧を高くすることなくメモリセル電流を等価的に増大させることができ、リードディスターブを生じさせることなく高速でデータの読出を行なうことができる。
[実施の形態4]
図12は、この発明の実施の形態4に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図12においては、1つのセンスアンプSAPに対する構成を概略的に示す。センスアンプSAPは、たとえばカレントミラー型の差動増幅回路を含み、正入力(+)および負入力(−)を有する。センスアンプSAPの正入力に、メモリセルMCおよび補助電流源10aが結合され、その負入力に、参照セルRMCおよび補助電流源10bが結合される。
補助電流源10aおよびメモリセルMCは、接地ノードとセンスアンプ正入力との間に並列に接続され、補助電流源10bと参照セルRMCは、センスアンプSAPの負入力と接地ノードの間に並列に接続される。メモリセルMCは、記憶データに応じて選択時の駆動電流量が設定される可変抵抗性素子を備える。
参照セルRMCも、メモリセルMCと同一の構成を有する。参照セルRMCの駆動電流は、メモリセルMCが選択時に駆動する電流Icの最大値Icmaxと最小値Icminの1/2倍である。補助電流源10aおよび10bは、それぞれ一定の電流Irを駆動する。図12において、これらの補助電流源10aおよび10bは、MOSトランジスタの電流源トランジスタとして含むように示す。
この図12に示す構成においても、センスアンプSAPに対する電流においては、補助電流源10aおよび10bにより、一定電流IrだけメモリセルMCおよび参照セルRMCを流れる電流に重畳される。したがって、センスアンプSAPの検知電流が大きくなり、高速でセンス動作を行なうことができる。また、メモリセルMCがビット線(図12には示さず)に接続されているため、メモリセルMCが高抵抗状態のときに、ビット線の電位が上昇するのを抑制することができる。
実施の形態4における不揮発性半導体記憶装置のメモリセルアレイの構成および内部データ線の構成は任意である。メモリアレイが、実施の形態2または3に示すように分割アレイ構造(オープンビット線構成)であってもよく、また、メモリアレイが複数個並列に配置され、選択セルを含むメモリアレイのみが内部データ線に接続されるブロック分割アレイ構造であってもよい。また、参照セルRMCおよびメモリセルMCがともに同一のメモリセルアレイ内に配置されてもよく、また、参照セルRMCがメモリセルアレイ外部に参照電流生成専用に配置されてもよい。
この図12に示す不揮発性半導体記憶装置の構成においては、単に、選択メモリセルの電流経路と並列に補助電流源が接続され、また参照セルRMCと並列に補助電流源10bが接続され、選択メモリセル、補助電流源および参照セルが同一方向に(接地電位方向に)電流を駆動する条件が満たされれば、具体的なアレイおよびデータ線の構成は任意である。
メモリセルMCおよび参照セルRMCは、相変化材料素子を記憶素子として含む相変化メモリセルに限定されず、他の記憶データに応じてその抵抗値(選択時の駆動電流量)が変化する駆動電流可変型メモリセル構造であれば、本発明は適用可能である。
以上のように、この発明の実施の形態4に従えば、選択メモリセルおよび参照セルそれぞれと並列に一定の電流を駆動する補助電流源を設けてセンスアンプに接続しており、ビット線(サブビット線)電位を高くすることなく、センスアンプに対するメモリセル電流および参照電流を増大させることができ、高速でデータの読出を行なうことができる。
また、ビット線(サブビット線)の電位の上昇を抑制でき、リードディスターブの問題を回避することができ、信頼性の高い読出を実現することができる。
1 メモリセルアレイ、1A,1B メモリアレイ、2 アドレス入力回路、3 行選択回路、4 列選択回路、6 読出回路、10 補助電流源、16 センスアンプ、SA0,SA1 センスアンプ回路(S/A)、10,10A,10B 補助電流源、Q0−Q3,Q10−Q13,QA0,QA1,QB0,QB1 NチャネルMOSトランジスタ(補助電流源トランジスタ)。