JPS61131296A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61131296A JPS61131296A JP59252313A JP25231384A JPS61131296A JP S61131296 A JPS61131296 A JP S61131296A JP 59252313 A JP59252313 A JP 59252313A JP 25231384 A JP25231384 A JP 25231384A JP S61131296 A JPS61131296 A JP S61131296A
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- JP
- Japan
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- bit line
- transistor
- circuit
- bias
- memory device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体記憶装置に関し、特に不揮発性記憶
装置の信号読出し回路部分の改良に係るものである。
装置の信号読出し回路部分の改良に係るものである。
第９図は、従来半導体記憶装置における信号読出し回路
であり、説明の便宜上、２層ポリシリコン構造による浮
遊ゲートを有したトランジスタ１１をセルとするＥＰＲ
ＯＭ（紫外線消去型プログラマブル読出し専用記憶装置
）を例に示している。この種の回路では、１２がワード
線であり、１３がビット線として用いられ、ビット線１
３の途中には、ピント選択トランジスタ１４が設けられ
ている。ビット線１３には、比較的大きな容量が存在す
るので、このビット線１３に生じる信号の振幅をトラン
ジスタ１５゜１６によって小さく制限するようにしてい
る。
であり、説明の便宜上、２層ポリシリコン構造による浮
遊ゲートを有したトランジスタ１１をセルとするＥＰＲ
ＯＭ（紫外線消去型プログラマブル読出し専用記憶装置
）を例に示している。この種の回路では、１２がワード
線であり、１３がビット線として用いられ、ビット線１
３の途中には、ピント選択トランジスタ１４が設けられ
ている。ビット線１３には、比較的大きな容量が存在す
るので、このビット線１３に生じる信号の振幅をトラン
ジスタ１５゜１６によって小さく制限するようにしてい
る。
そして、この小振幅に制限された信号を、抵抗性負荷１
７によって後段の増幅器が検知しやすいように大振幅に
増幅するようにしている。
７によって後段の増幅器が検知しやすいように大振幅に
増幅するようにしている。
今、ビット線１３の容量をＣＢＩＴ ｓ信号振幅をΔ■
、セル電流をＩＣＥＬＬ とすると、ビット線の遅延
時間は、 ＣＢＩＴ ＸΔｖ／ Ｉｃ１ＬＬ となり、ビット線信号の振幅に比例する。この振幅は、
通常０．２ Ｖに設定されている。
、セル電流をＩＣＥＬＬ とすると、ビット線の遅延
時間は、 ＣＢＩＴ ＸΔｖ／ Ｉｃ１ＬＬ となり、ビット線信号の振幅に比例する。この振幅は、
通常０．２ Ｖに設定されている。
ここで、クランプ手段を構成するトランジスタ１５．１
６のしきい値電圧をＶＴＮ 、 トランジスタ１５．１
６に対するバイアス回路１８の出力電位をＶｎ とす
る。今、電源電位ＶｎＤが５Ｖ。
６のしきい値電圧をＶＴＮ 、 トランジスタ１５．１
６に対するバイアス回路１８の出力電位をＶｎ とす
る。今、電源電位ＶｎＤが５Ｖ。
バイアス電位ＶＢ が２Ｖにクランプされているもの
とすると、ビット線１３の最大電位は、Ｖｎ −ＶｒＮ
（約Ｉ Ｖ） −１Ｖに制限される。
とすると、ビット線１３の最大電位は、Ｖｎ −ＶｒＮ
（約Ｉ Ｖ） −１Ｖに制限される。
上記の動作、つまりビット線１３の最大電位がＩＶに制
限されるのは、記憶装置が通常の短いサイクル期間で動
作している場合である。しかし、サイクル時間が長くな
ると、トランジスタ１５．１６には、弱反転電流が存在
し、期待値ｖｎ−ｖＴ、 以上にビット線１３が充電
されてしまう。このため、ビット線１３の信号振幅ΔＶ
をみた場合、０．２Ｖで良いものが、サイクル時間が長
いと、０．５Ｖ程度になる。このような場合、ビット線
１３の放電時間は、０．２Ｖの場合よりも長い時間が必
要となり、結局、従来の記憶装置では、サイクル時間が
長くなると、それだけ、アクセス時間も長くなってくる
という問題があった。
限されるのは、記憶装置が通常の短いサイクル期間で動
作している場合である。しかし、サイクル時間が長くな
ると、トランジスタ１５．１６には、弱反転電流が存在
し、期待値ｖｎ−ｖＴ、 以上にビット線１３が充電
されてしまう。このため、ビット線１３の信号振幅ΔＶ
をみた場合、０．２Ｖで良いものが、サイクル時間が長
いと、０．５Ｖ程度になる。このような場合、ビット線
１３の放電時間は、０．２Ｖの場合よりも長い時間が必
要となり、結局、従来の記憶装置では、サイクル時間が
長くなると、それだけ、アクセス時間も長くなってくる
という問題があった。
この発明は上記の事情に鑑みてなされたもので、ビット
線に起動サイクルが長い場合であっても、ビット線に対
する不要な充電成分を除去し、アクセス時間の増大を防
止した半導体記憶装置を提供することを目的とする。
線に起動サイクルが長い場合であっても、ビット線に対
する不要な充電成分を除去し、アクセス時間の増大を防
止した半導体記憶装置を提供することを目的とする。
この発明は、例えば第１図に示すようにビット線に対し
て電源電位をクランプして力えるトランジスタＱ１の弱
反転電流を、弱反転電流放出回路２３によって接地電位
側に放出する構成とすることにより上記目的を達成する
ものである０ 〔発明の実施例〕 以下、この発明の実施例を図面を参照して説明する。
て電源電位をクランプして力えるトランジスタＱ１の弱
反転電流を、弱反転電流放出回路２３によって接地電位
側に放出する構成とすることにより上記目的を達成する
ものである０ 〔発明の実施例〕 以下、この発明の実施例を図面を参照して説明する。
第１図はこの発明の一実施例であり、１ノは半導体記憶
装置におけるメモリセルトランジスタであり、ゲートに
はワード線１２が接続されている。このトランジスタ１
１の記憶信号は、ビット線１３を介して、後段の増幅器
へ入力される。ビット線１３の途中には、ビット選択ト
ランジスタ１４、クランプ回路２１、抵抗性負荷回路２
２が接続されている。
装置におけるメモリセルトランジスタであり、ゲートに
はワード線１２が接続されている。このトランジスタ１
１の記憶信号は、ビット線１３を介して、後段の増幅器
へ入力される。ビット線１３の途中には、ビット選択ト
ランジスタ１４、クランプ回路２１、抵抗性負荷回路２
２が接続されている。
そして、この発明では、特にクランプ回路２１が設けら
れているビット線１３の部分に、弱反転電流放出回路２
３が接続されている。
れているビット線１３の部分に、弱反転電流放出回路２
３が接続されている。
２４は、バイアス回路であり、クランプ回路２１を構成
するトランジスタＱ１．Ｑ２及び弱反転電流放出回路２
３を構成するトランジスタＱ３のゲートにバイアス電位
（２ＶＴＮ ）を与えるだめの回路である。
するトランジスタＱ１．Ｑ２及び弱反転電流放出回路２
３を構成するトランジスタＱ３のゲートにバイアス電位
（２ＶＴＮ ）を与えるだめの回路である。
クランプ回路２１におけるトランジスタＱ１゜Ｑ２は、
ＮチャンネルＭＯ８トランジスタであり、トランジスタ
Ｑ１のソースには電源電位ＶＤＤが与えられ、ビット線
１３の電位を設定する負荷トランジスタとして作用して
いる。また、トランジスタＱ２は、トランスファーゲー
トトして作用している。また、抵抗性負荷回路２２を構
成するＰチャンネルトランジスタＱ４は、出力側に一定
の直流レベルを設定し、次段の増幅器への結合を容易に
している。また、バイアス回路２４は、ＰチャンネルＭ
Ｏ８トランジスタＱ５、ＮチャンネルＭ０８ １−ラン
ジスタＱ６〜Ｑ８から成り、バイアス電圧２ＶＴＮを出
力する０ ここで、バイアス電圧２ＶｔＮは、トランジスタＱ７．
Ｑ、’、ＱＪの各ゲートに印加される。
ＮチャンネルＭＯ８トランジスタであり、トランジスタ
Ｑ１のソースには電源電位ＶＤＤが与えられ、ビット線
１３の電位を設定する負荷トランジスタとして作用して
いる。また、トランジスタＱ２は、トランスファーゲー
トトして作用している。また、抵抗性負荷回路２２を構
成するＰチャンネルトランジスタＱ４は、出力側に一定
の直流レベルを設定し、次段の増幅器への結合を容易に
している。また、バイアス回路２４は、ＰチャンネルＭ
Ｏ８トランジスタＱ５、ＮチャンネルＭ０８ １−ラン
ジスタＱ６〜Ｑ８から成り、バイアス電圧２ＶＴＮを出
力する０ ここで、バイアス電圧２ＶｔＮは、トランジスタＱ７．
Ｑ、’、ＱＪの各ゲートに印加される。
トランジスタＱ３は、ビット線１３への充電電流のうち
、トランジスタＱ、ｙ 、Ｑ２の弱反転電流分を接地側
へ放電するトランジスタである。
、トランジスタＱ、ｙ 、Ｑ２の弱反転電流分を接地側
へ放電するトランジスタである。
従って、このトランジスタＱ３のチャンネル幅及び長さ
は、上記弱反転電流を相殺する程度に設定されている。
は、上記弱反転電流を相殺する程度に設定されている。
上記のように、クランプ回路２１からの弱反転電流を放
電する弱反転電流放出回路２３をビット線１３に接続す
ることにより、ビット線１３の不要な醒位上昇を抑える
ことができる。よって、記憶装置の起動サイクルが長く
ても、従来の如くアクレス時間が長くなることはない。
電する弱反転電流放出回路２３をビット線１３に接続す
ることにより、ビット線１３の不要な醒位上昇を抑える
ことができる。よって、記憶装置の起動サイクルが長く
ても、従来の如くアクレス時間が長くなることはない。
上記の実施例では、クランプ凹路２ノと弱反転電流放出
回路２３に対するバイアス回路を共通のバイアス回路２
４とした。よって、トランジスタＱ３のチャンネル幅及
びチャンネル長を微小放電ができるように設定する必要
がある。
回路２３に対するバイアス回路を共通のバイアス回路２
４とした。よって、トランジスタＱ３のチャンネル幅及
びチャンネル長を微小放電ができるように設定する必要
がある。
しかし、トランジスタＱ３の大きさを変えなくても、第
２図に示すように、トランジスタＱ３に対する専用のバ
イアス回路２５を用窓してもよい。即ち、第１図と同一
部分には、同符号を付して説明は省略するが、この実施
例では、弱反転電流放出回路２３を構成するトランジス
タＱ３に対して、Ｐチャンイ・ル、Ｎチャンネルトラン
ジスタＱ９．ＱＩＯで構成されるバイアス回路２５から
のバイアス電位（ＶＲ＃ ＶＴＮ）が力えられる。これ
によって、トランジスタＱ３に弱反転電流と等しい電流
を流すようにし、第１図の回路と同様な効果を得るもの
である。
２図に示すように、トランジスタＱ３に対する専用のバ
イアス回路２５を用窓してもよい。即ち、第１図と同一
部分には、同符号を付して説明は省略するが、この実施
例では、弱反転電流放出回路２３を構成するトランジス
タＱ３に対して、Ｐチャンイ・ル、Ｎチャンネルトラン
ジスタＱ９．ＱＩＯで構成されるバイアス回路２５から
のバイアス電位（ＶＲ＃ ＶＴＮ）が力えられる。これ
によって、トランジスタＱ３に弱反転電流と等しい電流
を流すようにし、第１図の回路と同様な効果を得るもの
である。
第３図は、弱反転電流を放出するトランジスタＱ３の微
少電流を一層正確に設定し得るようにした実施例である
。即ち、ＰチャンネルＭＯＳトランジスタＱ １１ 、
Ｑ １２ 、 Ｎチャンネル′ＭＯ８トランジスタＱ
１３．Ｑ１４．抵抗２６ａ（例えばポリシリコン抵抗、
拡散抵抗等）により、カレントミラー型の回路２６を構
成し、トランジスタＱ１４のミラー電流が流れる抵抗２
６ａに生じる電圧をトランジスタＱ３のゲートに与える
ものである。この場合、トランジスタＱ３のゲートに印
加される電圧は、抵抗２６ａによって設定されるが、カ
レントミラー回路によって、トランジスタのしきい値電
圧や、電源電圧に影響されず、トランジスタＱ３の微少
電流は安定した一定電流となる。
少電流を一層正確に設定し得るようにした実施例である
。即ち、ＰチャンネルＭＯＳトランジスタＱ １１ 、
Ｑ １２ 、 Ｎチャンネル′ＭＯ８トランジスタＱ
１３．Ｑ１４．抵抗２６ａ（例えばポリシリコン抵抗、
拡散抵抗等）により、カレントミラー型の回路２６を構
成し、トランジスタＱ１４のミラー電流が流れる抵抗２
６ａに生じる電圧をトランジスタＱ３のゲートに与える
ものである。この場合、トランジスタＱ３のゲートに印
加される電圧は、抵抗２６ａによって設定されるが、カ
レントミラー回路によって、トランジスタのしきい値電
圧や、電源電圧に影響されず、トランジスタＱ３の微少
電流は安定した一定電流となる。
更に、第４図は弱反転電流放出回路２３のトランジスタ
Ｑ３をセルフバイアス方式に接続シた例である。
Ｑ３をセルフバイアス方式に接続シた例である。
また、第５図の実施例は、弱反転電流放出回路２３のト
ランジスタＱ３に対して直列に更に、セルフバイアスさ
れたトランジスタＱ１５を直列接続した例であり、トラ
ンジスタＱ２ 、 Ｑｓのチャンネル長、チャンネル幅
が同じであっても、トランジスタＱ１５によって放出電
流値を調整できる。さらにまた、第６図の実施例は、弱
反転電流放出回路２３のトランジスタＱ３に対してトラ
ンジスタＱ１６を直列接続し、そのゲートに対して任意
のバイアスを与えられるようにした例である。この場合
は、トランジスタＱ１６のゲートバイアスを調整できる
ように構成するので、回路特性に応じて放出電流値を設
定できる。
ランジスタＱ３に対して直列に更に、セルフバイアスさ
れたトランジスタＱ１５を直列接続した例であり、トラ
ンジスタＱ２ 、 Ｑｓのチャンネル長、チャンネル幅
が同じであっても、トランジスタＱ１５によって放出電
流値を調整できる。さらにまた、第６図の実施例は、弱
反転電流放出回路２３のトランジスタＱ３に対してトラ
ンジスタＱ１６を直列接続し、そのゲートに対して任意
のバイアスを与えられるようにした例である。この場合
は、トランジスタＱ１６のゲートバイアスを調整できる
ように構成するので、回路特性に応じて放出電流値を設
定できる。
上記の説明は、ＥＦＲＯＭのビット線を対象として説明
したが、この発明は、エンハンスメント・レジスタ型の
スタテイクラムに用いることもできる。第７図は、その
実施例であって、３０はメモリセルであり、３５はワー
ド線である。メモリセルｓｏは、抵抗とエンハンスメン
トトランジスタを用いたフリップフロップ回路であり、
ピント線３０に、３０Ｂにその反転。
したが、この発明は、エンハンスメント・レジスタ型の
スタテイクラムに用いることもできる。第７図は、その
実施例であって、３０はメモリセルであり、３５はワー
ド線である。メモリセルｓｏは、抵抗とエンハンスメン
トトランジスタを用いたフリップフロップ回路であり、
ピント線３０に、３０Ｂにその反転。
非反転ノードがそれぞれトランジスタ３６゜３７を介し
て接続されている。また、トランジスタ３１．３２は、
トランスファーゲートであり、トランジスタ３．９ 、
３４は、ビット線３０に、３０Ｂの電位設定用である。
て接続されている。また、トランジスタ３１．３２は、
トランスファーゲートであり、トランジスタ３．９ 、
３４は、ビット線３０に、３０Ｂの電位設定用である。
このようなビット線３０Ａ、ｓｏＢに対して、高抵抗負
荷３８．３９及び４０，４１を接続し、トランジスタ３
１．．９３，３２ｊ３４による弱反転電流を放出できる
ように構成することで、先の実施例と同様な効果を得る
ことができる。
荷３８．３９及び４０，４１を接続し、トランジスタ３
１．．９３，３２ｊ３４による弱反転電流を放出できる
ように構成することで、先の実施例と同様な効果を得る
ことができる。
さらに、この発明はＥＰＲＯＭ、スタテック型ＲＡＭ
の他に、ＥＥＰＲＯＭ 、マスクＲＯＭ 等ＭＯ８型記
憶装置への適用も可能である。
の他に、ＥＥＰＲＯＭ 、マスクＲＯＭ 等ＭＯ８型記
憶装置への適用も可能である。
第８図は、本発明を適用した記憶装置と従来の記憶装置
の起動サイクルと、アクセス時間の関係を比較して示す
図である。○叩上の線本発明の記憶装置の特性であり、
Ｘ叩上の線は従来の記憶装置の特性である。この測定結
果がらもわかるように、本発明のものがサイクル時間が
大きくても、アクセス時間が短いことが理解できる。
の起動サイクルと、アクセス時間の関係を比較して示す
図である。○叩上の線本発明の記憶装置の特性であり、
Ｘ叩上の線は従来の記憶装置の特性である。この測定結
果がらもわかるように、本発明のものがサイクル時間が
大きくても、アクセス時間が短いことが理解できる。
上記したように、この発明はビット線の電位を設定する
負荷トランジスタの弱反転電流に起因した無駄なビット
線電位の上昇を相殺する弱反転電流放出回路を、該ビッ
ト線に接続することで、起動サイクルの長い記憶素子の
アクセス時間が増大するのを抑え得、高速化が得られる
半導体記憶装置を提供できる。
負荷トランジスタの弱反転電流に起因した無駄なビット
線電位の上昇を相殺する弱反転電流放出回路を、該ビッ
ト線に接続することで、起動サイクルの長い記憶素子の
アクセス時間が増大するのを抑え得、高速化が得られる
半導体記憶装置を提供できる。
第１図はこの発明の一実施例を示す回路図、第２図、第
３図、第４図、第５図、第６図、第７図はそれぞれこの
発明の他の実施例を示す回路図、第８図は、この発明の
装置と従来の装置の特性を比較して示す特性図、第９図
は従来の半導体記憶装置の一部を示す回路である。 １３・・・ビット線、２１・・・クランプ回路、２２
１・・・抵抗性負荷回路、２３・・・弱反転電流
放出回路、２４．２５・・・バイアス回路。
３図、第４図、第５図、第６図、第７図はそれぞれこの
発明の他の実施例を示す回路図、第８図は、この発明の
装置と従来の装置の特性を比較して示す特性図、第９図
は従来の半導体記憶装置の一部を示す回路である。 １３・・・ビット線、２１・・・クランプ回路、２２
１・・・抵抗性負荷回路、２３・・・弱反転電流
放出回路、２４．２５・・・バイアス回路。
Claims (4)
- （１）電源電位が負荷トランジスタによってクランプさ
れてそのクランプ電位がビット線に供給される半導体記
憶装置において、 上記負荷トランジスタの弱反転電流に起因して上記ビッ
ト線電位が上昇するのを防止するために、上記ビット線
に、上記弱反転電流を相殺する弱反転電流放出手段を接
続してなることを特徴とする半導体記憶装置。 - （２）前記弱反転電流放出手段は、上記ビット線と接地
電位間に接続されたＭＯＳトランジスタを有し、 このトランジスタのゲートには、前記負荷トランジスタ
にバイアスを与えているバイアス回路から共通のバイア
スが与えられるように構成したことを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。 - （３）前記弱反転電流放出手段は、上記ビット線と接地
電位間に接続されたＭＯＳトランジスタを有し、このト
ランジスタのゲートにバイアスを与えるバイアス回路は
、前記負荷トランジスタにバイアスを与えているバイア
ス回路とは独立した専用のバイアス回路であることを特
徴とする特許請求の範囲第１項記載の半導体記憶装置。 - （４）前記弱反転電流放出手段は、上記ビット線と接地
電位間に接続されたＭＯＳトランジスタを有し、このト
ランジスタのゲートに与えられるバイアスは、カレント
ミラー回路から導出されていることを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252313A JPS61131296A (ja) | 1984-11-29 | 1984-11-29 | 半導体記憶装置 |
| US06/802,376 US4694429A (en) | 1984-11-29 | 1985-11-27 | Semiconductor memory device |
| DE8585115143T DE3580454D1 (de) | 1984-11-29 | 1985-11-29 | Halbleiterspeicheranordnung. |
| DE89121879T DE3587457T2 (de) | 1984-11-29 | 1985-11-29 | Halbleiterspeichereinrichtung. |
| EP89121879A EP0361546B1 (en) | 1984-11-29 | 1985-11-29 | Semiconductor memory device |
| EP85115143A EP0184148B1 (en) | 1984-11-29 | 1985-11-29 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252313A JPS61131296A (ja) | 1984-11-29 | 1984-11-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131296A true JPS61131296A (ja) | 1986-06-18 |
| JPH0423360B2 JPH0423360B2 (ja) | 1992-04-22 |
Family
ID=17235510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59252313A Granted JPS61131296A (ja) | 1984-11-29 | 1984-11-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131296A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6318595A (ja) * | 1986-07-09 | 1988-01-26 | Toshiba Corp | 半導体集積回路 |
| JP2006294182A (ja) * | 2005-04-14 | 2006-10-26 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154692A (ja) * | 1983-02-23 | 1984-09-03 | Toshiba Corp | 半導体記憶装置 |
| JPS59186197A (ja) * | 1983-04-07 | 1984-10-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS6124095A (ja) * | 1984-07-11 | 1986-02-01 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
-
1984
- 1984-11-29 JP JP59252313A patent/JPS61131296A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154692A (ja) * | 1983-02-23 | 1984-09-03 | Toshiba Corp | 半導体記憶装置 |
| JPS59186197A (ja) * | 1983-04-07 | 1984-10-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS6124095A (ja) * | 1984-07-11 | 1986-02-01 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6318595A (ja) * | 1986-07-09 | 1988-01-26 | Toshiba Corp | 半導体集積回路 |
| JP2006294182A (ja) * | 2005-04-14 | 2006-10-26 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0423360B2 (ja) | 1992-04-22 |
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