JP2005032304A - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 230000005291 magnetic effect Effects 0.000 claims description 50
- 230000005415 magnetization Effects 0.000 claims description 15
- 230000000295 complement effect Effects 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 7
- 230000004048 modification Effects 0.000 description 57
- 238000012986 modification Methods 0.000 description 57
- 238000010586 diagram Methods 0.000 description 48
- 230000004044 response Effects 0.000 description 14
- 102000000582 Retinoblastoma-Like Protein p107 Human genes 0.000 description 9
- 108010002342 Retinoblastoma-Like Protein p107 Proteins 0.000 description 9
- 102000004642 Retinoblastoma-Like Protein p130 Human genes 0.000 description 9
- 108010003494 Retinoblastoma-Like Protein p130 Proteins 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 230000005641 tunneling Effects 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000005294 ferromagnetic effect Effects 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 101100317273 Caenorhabditis elegans ddl-1 gene Proteins 0.000 description 2
- 101100540711 Caenorhabditis elegans ddl-2 gene Proteins 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 244000145845 chattering Species 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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Abstract
【課題】電流ドライバの占有面積を削減して装置の小型化を実現する半導体記憶装置を提供する。
【解決手段】電流ドライバ５０，５５は、それぞれ対応する書込ビット線ＷＢＬ１，ＷＢＬ２の一端に配置され、書込ビット線ＷＢＬ１，ＷＢＬ２の他端は、共通線ＰＬに直接接続される。電流ドライバ５０，５５は、電源電圧Ｖｃｃ２および接地電圧ＧＮＤを受け、共通線ＰＬは、接地電圧ＧＮＤよりも高く、かつ、電源電圧Ｖｃｃ２よりも低い電源電圧Ｖｃｃ１を受ける。電流ドライバ５０，５５は、それぞれ書込ビット線ＷＢＬ１，ＷＢＬ２において、電源電圧Ｖｃｃ２と電源電圧Ｖｃｃ１との電圧差に基づいてデータ書込電流Ｉｗ（０）を流し、電源電圧Ｖｃｃ１と接地電圧ＧＮＤとの電圧差に基づいてデータ書込電流Ｉｗ（１）を流す。
【選択図】 図４
【解決手段】電流ドライバ５０，５５は、それぞれ対応する書込ビット線ＷＢＬ１，ＷＢＬ２の一端に配置され、書込ビット線ＷＢＬ１，ＷＢＬ２の他端は、共通線ＰＬに直接接続される。電流ドライバ５０，５５は、電源電圧Ｖｃｃ２および接地電圧ＧＮＤを受け、共通線ＰＬは、接地電圧ＧＮＤよりも高く、かつ、電源電圧Ｖｃｃ２よりも低い電源電圧Ｖｃｃ１を受ける。電流ドライバ５０，５５は、それぞれ書込ビット線ＷＢＬ１，ＷＢＬ２において、電源電圧Ｖｃｃ２と電源電圧Ｖｃｃ１との電圧差に基づいてデータ書込電流Ｉｗ（０）を流し、電源電圧Ｖｃｃ１と接地電圧ＧＮＤとの電圧差に基づいてデータ書込電流Ｉｗ（１）を流す。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、メモリセルにデータを書込むためにデータ書込線に双方向に電流を流す電流ドライバを備える半導体記憶装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発性の記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が注目されている。ＭＲＡＭは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭについては、下記の非特許文献１〜非特許文献３等に開示されている。
【０００４】
磁気トンネル接合を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する。）を備えたＭＲＡＭにおいては、データ書込時、所定の電源電圧が供給されて動作する電流ドライバによって、選択されたビット線においては書込データに応じた方向に電流が流され、非選択のビット線はフローティング状態とされる。そして、選択ビット線において所定量の電流が流れることによって、データ書込対象のメモリセル（以下、「選択メモリセル」とも称する。）において自由磁化層と呼ばれる強磁性層の磁化方向が変化する。そして、この内部状態の変化により抵抗が変化することを利用してメモリセルにデータが不揮発的に記憶される。
【０００５】
ＭＲＡＭにおいてデータの書込みを行なうには、上記のように、ビット線に双方向に電流を流す必要がある。そこで、従来のＭＲＡＭにおいては、給電用のＰチャネルＭＯＳトランジスタと放電用のＮチャネルＭＯＳトランジスタとからなる電流ドライバが各ビット線の両側に配置され、書込データに応じて一方の電流ドライバから他方の電流ドライバへ電流を流すことによって、メモリセルへのデータの書込みが行なわれている。
【０００６】
ここで、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとにおいて同じ電流駆動力を得るためには、ＰチャネルＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタに比べて一般に大型化するところ、特開２００２−９３１４４号公報には、ＮチャネルＭＯＳトランジスタとこれに直列接続される電流電源とによって構成される小面積の電流ドライバが開示されている（特許文献１参照）。
【０００７】
【特許文献１】
特開２００２−９３１４４号公報
【０００８】
【非特許文献１】
ロイ・ショイアーライン（Ｒｏｙ Ｓｃｈｅｕｅｒｌｉｎｅ）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた１０ｎｓ読出・書込の不揮発メモリアレイ（Ａ １０ｎｓ Ｒｅａｄ ａｎｄ Ｗｒｉｔｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ ａ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ａｎｄ ＦＥＴ Ｓｗｉｔｃｈ ｉｎ ｅａｃｈ Ｃｅｌｌ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（２０００ ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ＴＡ７．２），ｐ．１２８−１２９
【０００９】
【非特許文献２】
ダーラム（Ｍ．Ｄｕｒｌａｍ）他５名、“磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ（Ｎｏｎｖｏｌａｔｉｌｅ ＲＡＭ ｂａｓｅｄ ｏｎ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ Ｅｌｅｍｅｎｔｓ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．３（２０００ ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ＴＡ７．３），ｐ．１３０−１３１
【００１０】
【非特許文献３】
ナジ（Ｐｅｔｅｒ Ｋ． Ｎａｊｉ）他４名、“２５６ｋｂ、３．０ボルトおよび１トランジスタ１磁気トンネル接合型の不揮発性磁気抵抗性ランダムアクセスメモリ（Ａ ２５６ｋｂ ３．０Ｖ １Ｔ１ＭＴＪ Ｎｏｎｖｏｌａｔｉｌｅ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ）”，（米国），２００１年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．６（２００１ ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ＴＡ７．６），ｐ．１２２−１２３
【００１１】
【発明が解決しようとする課題】
近年、電子機器の携帯化などを背景に、半導体記憶装置に対する小型化のニーズがますます高まってきている。ＭＲＡＭのように、ビット線に双方向に電流を流すことによってメモリセルにデータを書込む半導体記憶装置においては、一般に、ビット線ごとに、かつ、その両側に電流ドライバが配置されているため、電流ドライバの占有面積が大きい。そこで、ＭＲＡＭに代表されるこのような半導体記憶装置においては、特に、電流ドライバの面積削減が従来より課題とされている。
【００１２】
また、近年の省エネルギー化を背景に、半導体記憶装置においては、小型化に加え、低消費電力化も大きな課題である。消費電力は電源電圧の２乗に比例するため、低消費電力化に対しては、電源電圧の低電圧化が有効である。
【００１３】
上述した従来のＭＲＡＭでは、ビット線の一端の電流ドライバに接続される高電位側の電源からビット線の他端の電流ドライバに接続される低電位側の電源までの電流経路にＭＯＳトランジスタが２つ直列に介在する。すなわち、一方の電流ドライバに接続される高電位側の電源からＰチャネルＭＯＳトランジスタを介してビット線へデータ書込電流が流れ、そのデータ書込電流は、他端に接続される電流ドライバのＮチャネルＭＯＳトランジスタを介して低電位側の電源へ流れる。
【００１４】
このため、従来のＭＲＡＭにおいては、これら２つのＭＯＳトランジスタのオン抵抗によって電流経路全体としての抵抗が大きくなり、ビット線に所定のデータ書込電流を流すには電源電圧をある程度高くする必要がある。したがって、このような電流ドライバの構成を有する従来のＭＲＡＭでは、電源電圧の低電圧化に限界があり、その結果、さらなる低消費電力化を図ることが困難な状況にあった。
【００１５】
また、特開２００２−９３１４４号公報に記載されたＭＲＡＭの電流ドライバは、小面積を実現し、装置の小型化に寄与するものであるが、電流経路には、やはり２つのＭＯＳトランジスタ（ＮチャネルＭＯＳトランジスタ）が直列に介在する。したがって、この電流ドライバによっても、上述の問題点を解決することはできない。
【００１６】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、電流ドライバの占有面積を削減して装置の小型化を実現する半導体記憶装置を提供することである。
【００１７】
また、この発明の別の目的は、電流ドライバに供給される電源電圧を低電圧化して装置の低消費電力化を実現する半導体記憶装置を提供することである。
【００１８】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、行列状に配置される複数のメモリセルと、複数のメモリセルの行または列に対応して設けられる複数のデータ書込線と、第１の電源電位の電圧および第１の電源電位よりも低い第２の電源電位の電圧を受け、各々が対応するデータ書込線の一端に接続される複数の電流ドライバと、第１の電源電位よりも低く第２の電源電位よりも高い第３の電源電位の電圧を受け、複数のデータ書込線の各々の他端に接続される共通線とを備え、複数の電流ドライバの各々は、書込データが第１の論理レベルのとき、第１の電源電位と共通線に印加された第３の電源電位との電位差に基づいて、当該電流ドライバから共通線へ向かう方向に対応するデータ書込線にデータ書込電流を流す第１のトランジスタと、書込データが第１の論理レベルに相補な第２の論理レベルのとき、共通線に印加された第３の電源電位と第２の電源電位との電位差に基づいて、共通線から当該電流ドライバへ向かう方向に対応するデータ書込線にデータ書込電流を流す第２のトランジスタとを含む。
【００１９】
また、この発明によれば、半導体記憶装置は、行列状に配置される複数のメモリセルと、複数のメモリセルの行または列に対応して設けられる複数のデータ書込線と、第１の電源電位の電圧および第１の電源電位よりも低い第２の電源電位の電圧を受け、各々が対応するデータ書込線の一端に接続される複数の電流ドライバと、複数のデータ書込線の各々の他端に接続される共通線と、第１および第２の電源電位の電圧を受け、第１および第２の電源電位によってそれぞれ示される第１の論理レベルおよび第１の論理レベルに相補な第２の論理レベルからなる信号を共通線へ出力する信号出力回路とを備え、複数の電流ドライバの各々は、書込データが第１の値である場合に信号が第２の論理レベルの時、当該電流ドライバが受ける第１の電源電位と共通線における第２の電源電位との電位差に基づいて、当該電流ドライバから共通線へ向かう方向に対応するデータ書込線にデータ書込電流を流す第１のトランジスタと、書込データが第１の値に相補な第２の値である場合に信号が第１の論理レベルの時、共通線における第１の電源電位と当該電流ドライバが受ける第２の電源電位との電位差に基づいて、共通線から当該電流ドライバへ向かう方向に対応するデータ書込線にデータ書込電流を流す第２のトランジスタとを含む。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００２１】
［実施の形態１］
図１は、この発明の実施の形態１によるＭＲＡＭの全体構成を示す回路図である。
【００２２】
図１を参照して、ＭＲＡＭ１は、行列状に配置された複数のＭＴＪメモリセルＭＣおよび複数のダミーＭＴＪメモリセルＤＭＣを含むメモリアレイ１０と、行デコーダ２０と、ディジット線ドライバ２５と、列デコーダ３０と、書込制御回路４０と、電流ドライバ５０，５５と、列選択ゲート７０と、センスアンプ８０と、プリチャージ／イコライズ回路９０とを備える。
【００２３】
また、ＭＲＡＭ１は、メモリセルの行に対応して設けられる複数の読出ワード線ＲＷＬ１，ＲＷＬ２…および複数のディジット線ＤＬ１，ＤＬ２…と、同じくメモリセルの行に対応して設けられる複数のダミー読出ワード線ＤＲＷＬ１，ＤＲＷＬ２…および複数のダミーディジット線ＤＤＬ１，ＤＤＬ２…と、メモリセルの列に対応して設けられる複数の書込ビット線ＷＢＬ１，ＷＢＬ２…および複数の読出ビット線ＲＢＬ１，ＲＢＬ２…と、共通線ＰＬと、データバスＤＢ，／ＤＢとを備える。
【００２４】
なお、この図１では、説明の関係上、第１および第２行目ならびに第１および第２列目についてのみ示されているが、その他の行および列も繰返し配置され、それらにそれぞれ対応して電流ドライバなどが設けられる。以下では、図１に示された範囲内で説明を行なう。
【００２５】
メモリアレイ１０に配置されるＭＴＪメモリセルＭＣおよびダミーＭＴＪメモリセルＤＭＣの各々は、対応する書込ビット線ＷＢＬｊ（ｊは自然数）と読出ビット線ＲＢＬｊとの間に直列に配置されるトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含む。ダミーＭＴＪメモリセルＤＭＣは、データ読出時に選択メモリセルに流れるメモリセル電流Ｉｃｅｌｌと比較される基準電流を生成するためのメモリセルであり、その構造は、ＭＴＪメモリセルＭＣと同じである。ここで、ＭＴＪメモリセルＭＣの構成およびデータ記憶原理について説明する。
【００２６】
図２は、ＭＴＪメモリセルＭＣの構成およびＭＴＪメモリセルＭＣへのデータ書込動作を説明する概念図である。
【００２７】
図２を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、「固定磁化層」と称する。）ＦＬと、外部からの印加磁界に応じた方向に磁化される強磁性体層（以下、「自由磁化層」と称する。）ＶＬとを有する。固定磁化層ＦＬと自由磁化層ＶＬとの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれるデータの値に応じて、固定磁化層ＦＬと同一方向または反対方向（反平行方向）に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００２８】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、自由磁化層ＶＬの磁化方向が固定磁化層ＦＬの磁化方向と平行である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対方向（反平行方向）である場合に最大値Ｒｍａｘとなる。
【００２９】
データ書込時は、読出ワード線ＲＷＬが不活性化され、アクセストランジスタＡＴＲはＯＦＦされる。この状態で、書込データの論理レベルに応じた方向のデータ書込電流Ｉｗが書込ビット線ＷＢＬに流され、一定方向のデータ書込電流Ｉｐがディジット線ＤＬに流される。そうすると、書込ビット線ＷＢＬおよびディジット線ＤＬの各々において電流方向に応じた磁界が発生し、これらの磁界の和が自由磁化層ＶＬに印加される。そして、自由磁化層ＶＬは、この発生された磁界によって、固定磁化層ＦＬの磁化方向に沿った磁化容易軸方向に沿って固定磁化層ＦＬと平行方向あるいは反平行方向（反対方向）に磁化される。
【００３０】
ＭＴＪメモリセルＭＣの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、書込ビット線ＷＢＬおよびディジット線ＤＬの両方に所定レベル以上のデータ書込電流を流す必要がある。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータの書込みが実行されるまでの間、不揮発的に保持される。
【００３１】
図３は、ＭＴＪメモリセルＭＣからのデータ読出動作を説明する概念図である。
【００３２】
図３を参照して、データ読出時においては、アクセストランジスタＡＴＲは、読出ワード線ＲＷＬの活性化に応答してＯＮする。また、書込ビット線ＷＢＬは、接地電圧ＧＮＤに設定される。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤでプルダウンされた状態で読出ビット線ＲＢＬと電気的に結合される。
【００３３】
この状態で、読出ビット線ＲＢＬを所定電圧でプルアップすると、読出ビット線ＲＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルＭＣの記憶データの値に応じたメモリセル電流Ｉｃｅｌｌが通過する。そして、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルＭＣから記憶データが読出される。
【００３４】
なお、ダミーＭＴＪメモリセルＤＭＣは、この所定の基準電流を発生させるためのメモリセルであり、ダミーＭＴＪメモリセルＤＭＣを通過するメモリセル電流Ｉｒｅｆが所定の基準電流として用いられる。
【００３５】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎを記憶データの値（“１”および“０”）とそれぞれ対応付けることによって、不揮発的にデータを記憶することができる。
【００３６】
再び図１を参照して、行デコーダ２０は、行アドレスＡｄｄ（ＲＡ）に基づいて、メモリセル行ごとに行選択信号を生成し、その生成した行選択信号をディジット線ドライバ２５へ出力する。ディジット線ドライバ２５においては、行デコーダ２０から受ける行選択信号に応じて、選択されたメモリセル行（以下、「選択行」とも称する。）のドライバトランジスタがＯＮする。これにより、選択行のディジット線ＤＬには、電源ノードからディジット線ドライバ２５へ向かう方向にデータ書込電流Ｉｐが流れる。
【００３７】
列デコーダ３０は、列アドレスＡｄｄ（ＣＡ）に基づいて、メモリセル列ごとに列選択信号ＣＳＬを生成し、データ書込時、その生成した列選択信号ＣＳＬを書込制御回路４０へ出力する。書込制御回路４０は、書込データＤｉｎおよび列デコーダ３０から受ける列選択信号ＣＳＬに応じて、各メモリセル列における書込制御信号Ｄａｔａｊ（Ｈ），Ｄａｔａｊ（Ｌ）（「ｊ」は「列」を示す自然数）を制御する。書込制御信号Ｄａｔａｊ（Ｈ），Ｄａｔａｊ（Ｌ）は、選択されたメモリセル列（以下、「選択列」とも称する。）の書込ビット線ＷＢＬｊに書込データＤｉｎに応じた方向のデータ書込電流Ｉｗを流すように設定される。また、列デコーダ３０は、データ読出時、生成した列選択信号ＣＳＬｊをそれぞれ対応する列選択ゲート７０へ出力する。
【００３８】
電流ドライバ５０は、電源電圧Ｖｃｃ１に固定された共通線ＰＬに一端が接続された書込ビット線ＷＢＬ１の他端に設けられ、ＰチャネルＭＯＳトランジスタ５１と、ＮチャネルＭＯＳトランジスタ５２とを含む。ＰチャネルＭＯＳトランジスタ５１は、電源電圧Ｖｃｃ２と書込ビット線ＷＢＬ１との間に接続され、書込制御信号Ｄａｔａ１（Ｈ）をゲートに受ける。ＮチャネルＭＯＳトランジスタ５２は、書込ビット線ＷＢＬ１と接地電圧ＧＮＤとの間に接続され、書込制御信号Ｄａｔａ１（Ｌ）をゲートに受ける。
【００３９】
また、電流ドライバ５５は、共通線ＰＬに一端が接続された書込ビット線ＷＢＬ２の他端に設けられ、ＰチャネルＭＯＳトランジスタ５６と、ＮチャネルＭＯＳトランジスタ５７とを含む。ＰチャネルＭＯＳトランジスタ５６は、電源電圧Ｖｃｃ２と書込ビット線ＷＢＬ２との間に接続され、書込制御信号Ｄａｔａ２（Ｈ）をゲートに受ける。ＮチャネルＭＯＳトランジスタ５７は、書込ビット線ＷＢＬ２と接地電圧ＧＮＤとの間に接続され、書込制御信号Ｄａｔａ２（Ｌ）をゲートに受ける。
【００４０】
電流ドライバ５０は、書込制御回路４０から受ける書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）に基づいて、書込ビット線ＷＢＬ１に双方向にデータ書込電流Ｉｗを流すことができる。また、電流ドライバ５５は、書込制御回路４０から受ける書込制御信号Ｄａｔａ２（Ｈ），Ｄａｔａ２（Ｌ）に基づいて、書込ビット線ＷＢＬ２に双方向にデータ書込電流Ｉｗを流すことができる。この電流ドライバ５０，５５の動作については、後ほどこのＭＲＡＭ１におけるデータ書込動作の説明の際に詳しく述べる。
【００４１】
列選択ゲート７０は、ＮチャネルＭＯＳトランジスタ７１，７２を含む。ＮチャネルＭＯＳトランジスタ７１は、読出ビット線ＲＢＬ１とデータバス／ＤＢとの間に接続され、列選択信号ＣＳＬｊをゲートに受ける。ＮチャネルＭＯＳトランジスタ７２は、読出ビット線ＲＢＬ２とデータバスＤＢとの間に接続され、列選択信号ＣＳＬｊをゲートに受ける。
【００４２】
センスアンプ８０は、ＮチャネルＭＯＳトランジスタ８１，８２と、ＰチャネルＭＯＳトランジスタ８３〜８５とを含む。ＮチャネルＭＯＳトランジスタ８１は、データバスＤＢとノードＮＤ１との間に接続され、基準電圧Ｖｒｅｆをゲートに受ける。ＮチャネルＭＯＳトランジスタ８２は、データバス／ＤＢとノードＮＤ２との間に接続され、基準電圧Ｖｒｅｆをゲートに受ける。ＰチャネルＭＯＳトランジスタ８３は、ノードＮＤ１，ＮＤ３の間に接続され、ノードＮＤ１にゲートが接続される。ＰチャネルＭＯＳトランジスタ８４は、ノードＮＤ２，ＮＤ３の間に接続され、ノードＮＤ１にゲートが接続される。ＰチャネルＭＯＳトランジスタ８５は、電源ノードとノードＮＤ３との間に接続され、センスアンプ活性化信号の反転信号／ＳＥをゲートに受ける。
【００４３】
プリチャージ／イコライズ回路９０は、ＮチャネルＭＯＳトランジスタ９１〜９３を含む。ＮチャネルＭＯＳトランジスタ９１は、読出ビット線ＲＢＬ１と接地電圧ＧＮＤとの間に接続され、ビット線イコライズ信号ＢＬＥＱをゲートに受ける。ＮチャネルＭＯＳトランジスタ９２は、読出ビット線ＲＢＬ２と接地電圧ＧＮＤとの間に接続され、ビット線イコライズ信号ＢＬＥＱをゲートに受ける。ＮチャネルＭＯＳトランジスタ９３は、読出ビット線ＲＢＬ１，ＲＢＬ２の間に接続され、ビット線イコライズ信号ＢＬＥＱをゲートに受ける。
【００４４】
列選択ゲート７０、センスアンプ８０およびプリチャージ／イコライズ回路９０の動作については、後ほどこのＭＲＡＭ１のデータ読出動作を説明する際に述べる。
【００４５】
次に、このＭＲＡＭ１のデータ書込動作ついて説明する。
図４は、図１に示したＭＲＡＭのデータ書込ドライバに関する部分を抽出した回路図である。なお、図４においても、図１と同様に、第１および第２列目の書込ビット線ＷＢＬ１，ＷＢＬ２およびそれらに対応する部分のみが代表的に示され、以下では、図に示された範囲内で説明を行なう。
【００４６】
図４を参照して、実施の形態１によるＭＲＡＭ１のデータ書込ドライバは、書込ビット線ＷＢＬ１，ＷＢＬ２と、それらにそれぞれ接続される電流ドライバ５０，５５と、書込ビット線ＷＢＬ１，ＷＢＬ２に接続される共通線ＰＬとによってその主要部分が構成される。共通線ＰＬは、電源電圧Ｖｃｃ１を受け、電流ドライバ５０，５５は、電源電圧Ｖｃｃ２および接地電圧ＧＮＤを受ける。ここで、電源電圧Ｖｃｃ１は、このＭＲＡＭ１の外部から供給される１．２Ｖの一般論理回路用電源電圧であり、電源電圧Ｖｃｃ２は、同様に外部から供給される２．５ＶのＩ／Ｏ用電源電圧である。また、接地電圧ＧＮＤも外部から供給される。
【００４７】
電流ドライバ５０，５５は、それぞれ対応する書込ビット線ＷＢＬ１，ＷＢＬ２の一端に配置され、書込ビット線ＷＢＬ１，ＷＢＬ２の他端は、共通線ＰＬに直接接続されている。このような構成とすることによって、書込ビット線の両側に電流ドライバが配置されていた従来のＭＲＡＭに比べて、電流ドライバの占有面積が縮小される。
【００４８】
また、後述するように、電源電圧Ｖｃｃ２と電源電圧Ｖｃｃ１との電圧差、または電源電圧Ｖｃｃ１と接地電圧ＧＮＤとの電圧差によって書込ビット線にデータ書込電流が流されるが、その電流経路にはドライバトランジスタが１つのみしか介在しないので、電流経路中のドライバトランジスタによる電圧降下が小さい。したがって、電源電圧Ｖｃｃ１，Ｖｃｃ２を低電圧化することができ、ＭＲＡＭ１の消費電力を低減することができる。
【００４９】
図５は、実施の形態１によるＭＲＡＭ１のデータ書込動作を説明する動作波形図である。
【００５０】
図５および図１，４を参照して、ＭＲＡＭ１は、クロック信号ＣＬＫに同期して動作する。時刻Ｔ１に先立って、ＭＲＡＭ１の外部から制御信号として入力される書込イネーブル信号／ＷＥがＬ（論理ロー）レベルとなり、書込データＤｉｎ＃１（データ“１”とする。）およびアドレスＡｄｄ＃１が入力される。なお、図中の斜線の部分は、特にデータが規定されていないことを示す。
【００５１】
時刻Ｔ１において、クロック信号ＣＬＫが立下がると、列デコーダ３０は、列アドレスＡｄｄ＃１（ＣＡ）に基づいて列選択信号ＣＳＬを書込制御回路４０へ出力する。書込制御回路４０は、列選択信号ＣＳＬを受けると、その受けた列選択信号ＣＳＬおよび書込データＤｉｎ＃１に基づいて、書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）をいずれもＨ（論理ハイ）レベルで出力し、これに応じてＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＦＦ，ＯＮする。そうすると、共通線ＰＬにおける１．２Ｖの電源電圧Ｖｃｃ１と電流ドライバ５０が受ける接地電圧ＧＮＤとの電圧差に基づいて、書込ビット線ＷＢＬ１に共通線ＰＬから電流ドライバ５０へ向かう方向にデータ書込電流Ｉｗ（１）が流れる。
【００５２】
一方、行デコーダ２０は、行アドレスＡｄｄ＃１（ＲＡ）に基づいて行選択信号をディジット線ドライバ２５へ出力する。そうすると、ディジット線ドライバ２５において、ディジット線ＤＬ２に接続されるドライバトランジスタが行選択信号に応答してＯＮし、ディジット線ＤＬ２にデータ書込電流Ｉｐが流れる。したがって、データ書込対象である、書込ビット線ＷＢＬ１およびディジット線ＤＬ２に接続されるＭＴＪメモリセルＭＣにデータ書込電流Ｉｗ（１）の方向に応じてデータ“１”が書込まれる。
【００５３】
時刻Ｔ２において、クロック信号ＣＬＫが立上がると、書込イネーブル信号／ＷＥがＨレベルとなり、それに応じて書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）は、それぞれＨレベル，Ｌレベルとなる。したがって、電流ドライバ５０のＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２は、いずれもＯＦＦし、データ書込電流Ｉｗ（１）は０となる。
【００５４】
次に、時刻Ｔ３に先立って、書込イネーブル信号／ＷＥが再びＬレベルとなり、書込データＤｉｎ＃２（データ“０”とする。）およびアドレスＡｄｄ＃２が入力される。
【００５５】
時刻Ｔ３において、クロック信号ＣＬＫが立下がると、列デコーダ３０は、列アドレスＡｄｄ＃２（ＣＡ）に基づいて列選択信号ＣＳＬを書込制御回路４０へ出力する。書込制御回路４０は、列選択信号ＣＳＬを受けると、その受けた列選択信号ＣＳＬおよび書込データＤｉｎ＃２に基づいて、書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）をいずれもＬレベルで出力し、これに応じてＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＮ，ＯＦＦする。そうすると、電流ドライバ５０が受ける２．５Ｖの電源電圧Ｖｃｃ２と共通線ＰＬにおける１．２Ｖの電源電圧Ｖｃｃ１との電圧差に基づいて、書込ビット線ＷＢＬ１に電流ドライバ５０から共通線ＰＬへ向かう方向にデータ書込電流Ｉｗ（０）が流れる。
【００５６】
そして、ディジット線ＤＬ２が選択され、データ“１”の書込時と同様にディジット線ＤＬ２にデータ書込電流Ｉｐが流されると、データ書込対象である、書込ビット線ＷＢＬ１およびディジット線ＤＬ２に接続されるＭＴＪメモリセルＭＣにデータ書込電流Ｉｗ（０）の方向に応じてデータ“０”が書込まれる。
【００５７】
そして、時刻Ｔ４において、クロック信号ＣＬＫが立上がると、書込イネーブル信号／ＷＥが再びＨレベルとなり、それに応じて書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）は、それぞれＨレベル，Ｌレベルとなる。したがって、電流ドライバ５０のＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２は、いずれもＯＦＦし、データ書込電流Ｉｗ（０）は０となる。
【００５８】
なお、書込ビット線ＷＢＬ２に接続されるＭＴＪメモリセルＭＣにデータが書込まれる場合も同様にして行なわれる。
【００５９】
次に、このＭＲＡＭ１のデータ読出動作について説明する。
再び図１を参照して、読出動作に先立って、ビット線イコライズ信号ＢＬＥＱがＨレベルにされ、ビット線対を構成する読出ビット線ＲＢＬ１，ＲＢＬ２がプリチャージ／イコライズ回路９０によって接地電圧ＧＮＤにプリチャージされる。書込ビット線ＷＢＬ１，ＷＢＬ２は、データ読出動作中、接地電圧ＧＮＤに設定される。
【００６０】
そして、選択行の読出ワード線ＲＷＬ２が活性化されるとともに、選択メモリセルが接続される読出ビット線ＲＢＬ１とビット線対を構成する読出ビット線ＲＢＬ２に接続されるダミーＭＴＪメモリセルＤＭＣを選択するため、そのダミーＭＴＪメモリセルＤＭＣが接続されるダミー読出ワード線ＤＲＷＬ１が併せて活性化される。
【００６１】
その後、選択列の列選択信号ＣＳＬｊが列デコーダ３０によってＨレベルにされると、列選択ゲート７０によって読出ビット線ＲＢＬ１，ＲＢＬ２がそれぞれデータバス／ＤＢ，ＤＢと電気的に接続される。そうすると、データバス／ＤＢ，ＤＢに接続されるセンスアンプ８０から選択メモリセルおよびダミーＭＴＪメモリセルＤＭＣにデータ読出電流が供給され、選択メモリセルおよびダミーＭＴＪメモリセルＤＭＣの抵抗値に応じた電圧がそれぞれ読出ビット線ＲＢＬ１，ＲＢＬ２に発生する。そして、読出ビット線ＲＢＬ１，ＲＢＬ２の電圧差がセンスアンプ８０によって増幅され、センスアンプ８０から読出データＤｏｕｔ，／Ｄｏｕｔが出力される。
【００６２】
以上のように、実施の形態１によるＭＲＡＭ１によれば、電流ドライバを書込ビット線の片側のみに配置し、書込ビット線の他端には所定の電圧が印加される共通線ＰＬを接続するようにしたので、電流ドライバの占有面積が縮小される。
【００６３】
また、このＭＲＡＭ１によれば、データ書込電流の電流経路に介在するドライバトランジスタの数を１つのみとしたので、電流経路の抵抗が小さく、電源電圧Ｖｃｃ１，Ｖｃｃ２を低電圧化することができる。
【００６４】
［実施の形態１の変形例１］
実施の形態１では、図１，図４に示したように、電流ドライバ５０，５５は、それぞれ対応する書込ビット線ＷＢＬ１，ＷＢＬ２に対して同一側に配置されるが、実施の形態１の変形例１では、書込ビット線ごとに電流ドライバが左右交互に配置される。
【００６５】
図６は、実施の形態１の変形例１によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【００６６】
図６を参照して、この変形例１によるＭＲＡＭのデータ書込ドライバにおいては、書込ビット線ＷＢＬ１，ＷＢＬ２…の両側に電源電圧Ｖｃｃ１が印加された共通線ＰＬ１，ＰＬ２がそれぞれ配置される。書込ビット線ＷＢＬ１は、共通線ＰＬ１に一端が接続され、他端に電流ドライバ５０が接続される。一方、書込ビット線ＷＢＬ１に隣接する書込ビット線ＷＢＬ２は、共通線ＰＬ２に一端が接続され、他端に電流ドライバ５５が接続される。
【００６７】
このように、電流ドライバを書込ビット線ごとに左右交互に配置することによって、書込ビット線の微細なレイアウトピッチに合わせて電流ドライバを配置することができ、ＭＲＡＭのさらなる小型化を図ることができる。
【００６８】
［実施の形態１の変形例２］
実施の形態１では、電源電圧Ｖｃｃ１，Ｖｃｃ２および接地電圧ＧＮＤは、いずれも外部から供給され、電源電圧Ｖｃｃ１は、電源電圧Ｖｃｃ２と接地電圧ＧＮＤとの中間程度の電圧であることが望ましい。実施の形態１の変形例２では、電源電圧Ｖｃｃ２および接地電位ＧＮＤが外部から供給され、電源電圧Ｖｃｃ１は、ＭＲＡＭ内部に備えられる内部降圧回路によって発生される。
【００６９】
図７は、実施の形態１の変形例２によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【００７０】
図７を参照して、このＭＲＡＭのデータ書込ドライバは、図４に示した実施の形態１におけるデータ書込ドライバの構成において、共通線ＰＬに接続される内部降圧回路６０をさらに備える。
【００７１】
内部降圧回路６０は、電源電圧Ｖｃｃ２および接地電圧ＧＮＤを外部から受け、内部電源電圧Ｉｎｔ．Ｖｃｃ１を発生して共通線ＰＬへ出力する。ここで、この内部電源電圧Ｉｎｔ．Ｖｃｃ１は、外部から受ける電源電圧Ｖｃｃ２と接地電圧との中間程度の電圧であることが望ましく、ここでは、２．５Ｖの電源電圧Ｖｃｃ２に対して、内部降圧回路６０は、１．２Ｖの内部電源電圧Ｉｎｔ．Ｖｃｃ１を発生する。
【００７２】
なお、このＭＲＡＭのデータ書込ドライバのその他の構成は、図４に示したデータ書込ドライバの構成と同じであるので、その説明は繰返さない。
【００７３】
図８は、図７に示した内部降圧回路６０の構成を示す回路図である。
図８を参照して、内部降圧回路６０は、コンパレータ６０２，６０４と、ＰチャネルＭＯＳトランジスタ６０６と、ＮチャネルＭＯＳトランジスタ６０８とを含む。コンパレータ６０２は、ノード６１０の電圧すなわち出力電圧である内部電源電圧Ｉｎｔ．Ｖｃｃ１を第１の基準電圧Ｖｒｅｆａと比較し、内部電源電圧Ｉｎｔ．Ｖｃｃ１が第１の基準電圧Ｖｒｅｆａよりも低いとき、Ｌレベルの信号を出力する。コンパレータ６０４は、出力電圧である内部電源電圧Ｉｎｔ．Ｖｃｃ１を第２の基準電圧Ｖｒｅｆｂと比較し、内部電源電圧Ｉｎｔ．Ｖｃｃ１が第２の基準電圧Ｖｒｅｆｂよりも高いとき、Ｈレベルの信号を出力する。
【００７４】
ここで、第１および第２の基準電圧Ｖｒｅｆａ，Ｖｒｅｆｂは、それぞれ（１．２Ｖ−α）および（１．２Ｖ＋α）に設定される。なお、αは、チャタリング防止のために設けられるものであり、適当な小さい値が設定される。
【００７５】
ＰチャネルＭＯＳトランジスタ６０６は、電源電圧Ｖｃｃ２とノード６１０との間に接続され、コンパレータ６０２からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタ６０８は、ノード６１０と接地電圧ＧＮＤとの間に接続され、コンパレータ６０４からの出力信号をゲートに受ける。
【００７６】
この内部降圧回路６０においては、内部電源電圧Ｉｎｔ．Ｖｃｃ１が第１の基準電圧Ｖｒｅｆａよりも低くなると、コンパレータ６０２の出力がＬレベルとなり、ＰチャネルＭＯＳトランジスタ６０６がＯＮして内部電源電圧Ｉｎｔ．Ｖｃｃ１が上昇する。一方、内部電源電圧Ｉｎｔ．Ｖｃｃ１が第２の基準電圧Ｖｒｅｆｂよりも高くなると、コンパレータ６０４の出力がＨレベルとなり、ＮチャネルＭＯＳトランジスタ６０８がＯＮして内部電源電圧Ｉｎｔ．Ｖｃｃ１が低下する。このようにして、内部降圧回路６０は、電源電圧Ｖｃｃ２を降圧して一定の内部電源電圧Ｉｎｔ．Ｖｃｃ１を発生することができる。
【００７７】
このように、この変形例２によれば、実施の形態１と同様の効果を得ることができ、さらに、外部電源を１電源化することができる。
【００７８】
［実施の形態１の変形例３］
実施の形態１では、読出ビット線ＲＢＬは、書込ビット線ＷＢＬと分離されているが、この実施の形態１の変形例３では、両ビット線が共通化される。
【００７９】
図９は、実施の形態１の変形例３によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【００８０】
図９を参照して、ビット線ＢＬ１，ＢＬ２は、データ書込時およびデータ読出時に共用される。実施の形態１では読出ビット線に接続されていたＭＴＪメモリセルＭＣおよび図示されないダミーＭＴＪメモリセルＤＭＣのアクセストランジスタＡＴＲのソースは、接地される。電流ドライバ５０，５５は、それぞれビット線ＢＬ１，ＢＬ２の一端に接続され、ビット線ＢＬ１，ＢＬ２の他端には、列選択ゲート７０Ａが接続される。
【００８１】
列選択ゲート７０Ａは、ＮチャネルＭＯＳトランジスタ７１，７２と、ＰチャネルＭＯＳトランジスタ７３，７４とを含む。ＮチャネルＭＯＳトランジスタ７１は、ビット線ＢＬ１とデータバス／ＤＢとの間に接続され、列選択信号ＣＳＬｊをゲートに受ける。ＮチャネルＭＯＳトランジスタ７２は、ビット線ＢＬ２とデータバスＤＢとの間に接続され、列選択信号ＣＳＬｊをゲートに受ける。ＰチャネルＭＯＳトランジスタ７３は、ビット線ＢＬ１と共通線ＰＬとの間に接続され、列選択信号ＣＳＬｊをゲートに受ける。ＰチャネルＭＯＳトランジスタ７４は、ビット線ＢＬ２と共通線ＰＬとの間に接続され、列選択信号ＣＳＬｊをゲートに受ける。
【００８２】
列選択ゲート７０Ａは、列選択信号ＣＳＬｊがＬレベルのとき、すなわちデータ書込時を含むデータ読出時以外のとき、ビット線ＢＬ１，ＢＬ２を共通線ＰＬと電気的に接続する。したがって、データ書込時、ビット線ＢＬ１，ＢＬ２は、書込ビット線として機能する。
【００８３】
一方、列選択ゲート７０Ａは、列選択信号ＣＳＬｊがＨレベルのとき、すなわちデータ読出時、ビット線ＢＬ１，ＢＬ２を共通線ＰＬから電気的に分離し、それらをそれぞれデータバス／ＤＢ，ＤＢと電気的に接続する。したがって、データ読出時、ビット線ＢＬ１，ＢＬ２は、読出ビット線として機能する。
【００８４】
このように、この変形例３においても、電流ドライバは、ビット線の片側のみに配置されるので、電流ドライバの占有面積が縮小される。
【００８５】
［実施の形態１の変形例４］
上記の実施の形態１およびその変形例１，２では、書込データに対応したデータ書込電流Ｉｗは、書込ビット線ＷＢＬに流されるが、実施の形態１の変形例４では、書込データに対応したデータ書込電流Ｉｗは、ディジット線ＤＬに流される。
【００８６】
図１０は、実施の形態１の変形例４によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。なお、図１０では、第１および第２列目の書込ビット線ＷＢＬ１，ＷＢＬ２および第１行目のディジット線ＤＬ１、ならびにそれらに対応する部分のみが代表的に示され、以下では、図に示された範囲内で説明を行なう。
【００８７】
図１０を参照して、この変形例４によるＭＲＡＭのデータ書込ドライバは、ディジット線ＤＬ１の一端に電流ドライバ５０Ａを備え、ディジット線ＤＬ１の他端は、書込ビット線ＷＢＬ１，ＷＢＬ２に平行に配置され、かつ、電源電圧Ｖｃｃ１が印加された共通線ＰＬに直接接続される。電流ドライバ５０Ａは、電源電圧Ｖｃｃ２とディジット線ＤＬ１との間に接続され、かつ、書込制御信号Ｄａｔａ１（Ｈ）をゲートに受けるＰチャネルＭＯＳトランジスタ５１Ａと、ディジット線ＤＬ１と接地電圧ＧＮＤとの間に接続され、かつ、書込制御信号Ｄａｔａ１（Ｌ）をゲートに受けるＮチャネルＭＯＳトランジスタ５２Ａとを含む。
【００８８】
書込ビット線ＷＢＬ１の両端には、それぞれＰチャネルＭＯＳトランジスタ１１１およびＮチャネルＭＯＳトランジスタ１１２が設けられ、書込ビット線ＷＢＬ２の両端には、それぞれＰチャネルＭＯＳトランジスタ１１３およびＮチャネルＭＯＳトランジスタ１１４が設けられる。ＰチャネルＭＯＳトランジスタ１１１およびＮチャネルＭＯＳトランジスタ１１２は、列選択信号ＣＤ１がＨレベルのときＯＮし、このとき書込ビット線ＷＢＬ１に一方向のデータ書込電流Ｉｐを流す。また、ＰチャネルＭＯＳトランジスタ１１３およびＮチャネルＭＯＳトランジスタ１１４は、列選択信号ＣＤ２がＨレベルのときＯＮし、このとき書込ビット線ＷＢＬ２に一方向のデータ書込電流Ｉｐを流す。
【００８９】
この実施の形態１の変形例４においては、電流ドライバ５０Ａが受ける電源電圧Ｖｃｃ２と共通線ＰＬにおける電源電圧Ｖｃｃ１との電圧差、または共通線ＰＬにおける電源電圧Ｖｃｃ１と電流ドライバ５０Ａが受ける接地電圧ＧＮＤとの電圧差に基づいて、電流ドライバ５０Ａによってディジット線ＤＬ１に書込データに応じた方向のデータ書込電流Ｉｗが流される。
【００９０】
一方、書込ビット線ＷＢＬ１，ＷＢＬ２の各々においては、両端に設けられるＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタによって一方向のデータ書込電流Ｉｐが流される。
【００９１】
そして、書込データに応じた方向のデータ書込電流Ｉｗがディジット線ＤＬ１に流され、書込ビット線ＷＢＬ１が選択されて書込ビット線ＷＢＬ１にデータ書込電流Ｉｐが流されたとき、ディジット線ＤＬ１および書込ビット線ＷＢＬ１に接続されるＭＴＪメモリセルＭＣにデータ書込電流Ｉｗの電流方向に応じた書込データが書込まれる。
【００９２】
なお、データの読出動作は、実施の形態１と同様にして行なわれる。
この変形例４によれば、ディジット線ごとに電流ドライバ５０Ａと同じ構成の電流ドライバが設けられるため、この部分に関しては従来のＭＲＡＭに比べて回路面積が増大するが、書込ビット線の電流ドライバの構成が簡略化される。したがって、ディジット線および書込ビット線の電流ドライバ全体としてみれば、電流ドライバの占有面積が縮小される。
【００９３】
［実施の形態１の変形例５］
実施の形態１の変形例５では、変形例４と同様に、書込データに対応したデータ書込電流Ｉｗは、ディジット線ＤＬに流されるが、ビット線がデータ書込時およびデータ読出時に共用される点において変形例４と異なる。
【００９４】
図１１は、実施の形態１の変形例５によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。なお、図１１では、第１および第２列目のビット線ＢＬ１，ＢＬ２および第１行目のディジット線ＤＬ１、ならびにそれらに対応する部分のみが代表的に示され、以下では、図に示された範囲内で説明を行なう。
【００９５】
図１１を参照して、この変形例５によるＭＲＡＭのデータ書込ドライバは、ディジット線ＤＬ１の一端に電流ドライバ５０Ａを備え、ディジット線ＤＬ１の他端は、電源電圧Ｖｃｃ１が印加された共通線ＰＬに直接接続される。ビット線ＢＬ１，ＢＬ２は、データ書込時およびデータ読出時に共用され、ＭＴＪメモリセルＭＣおよび図示されないダミーＭＴＪメモリセルＤＭＣのアクセストランジスタＡＴＲのソースは、接地される。
【００９６】
ビット線ＢＬ１の両端には、それぞれＰチャネルＭＯＳトランジスタ１１１およびＮチャネルＭＯＳトランジスタ１１２が設けられ、ビット線ＢＬ２の両端には、それぞれＰチャネルＭＯＳトランジスタ１１３およびＮチャネルＭＯＳトランジスタ１１４が設けられる。また、ビット線ＢＬ１，ＢＬ２の一端は、列選択ゲート７０と接続される。列選択ゲート７０は、読出列選択信号ＲＣＳＬｊがＨレベルのとき、すなわちデータ読出時、ビット線ＢＬ１，ＢＬ２をそれぞれデータバス／ＤＢ，ＤＢと電気的に接続する。一方、列選択ゲート７０は、読出列選択信号ＲＣＳＬｊがＬレベルのとき、すなわちデータ書込時を含むデータ読出時以外のとき、ビット線ＢＬ１，ＢＬ２をそれぞれデータバス／ＤＢ，ＤＢから電気的に切離す。
【００９７】
この実施の形態１の変形例５においては、上記の変形例４と同様に、データ書込時、電流ドライバ５０Ａが受ける電源電圧Ｖｃｃ２と共通線ＰＬにおける電源電圧Ｖｃｃ１との電圧差、または共通線ＰＬにおける電源電圧Ｖｃｃ１と電流ドライバ５０Ａが受ける接地電圧ＧＮＤとの電圧差に基づいて、電流ドライバ５０Ａによってディジット線ＤＬ１に書込データに応じた方向のデータ書込電流Ｉｗが流される。
【００９８】
また、データ書込対象のＭＴＪメモリセルＭＣが接続されるビット線ＢＬ１に対応する書込列選択信号ＷＣＳＬ１がＨレベルとなり、読出列選択信号ＲＣＳＬｊは、Ｌレベルとなる。したがって、ビット線ＢＬ１において、両端に設けられたＰチャネルＭＯＳトランジスタ１１１およびＮチャネルＭＯＳトランジスタ１１２によってデータ書込電流Ｉｐが流される。
【００９９】
そして、データ書込電流Ｉｗが流されたディジット線ＤＬ１およびデータ書込電流Ｉｐが流されたビット線ＢＬ１の交点に位置するＭＴＪメモリセルＭＣにデータ書込電流Ｉｗの電流方向に応じた書込データが書込まれる。
【０１００】
一方、データ読出時は、書込列選択信号ＷＣＳＬ１，ＷＣＳＬ２がいずれもＬレベルになり、読出列選択信号ＲＣＳＬｊがＨレベルとなる。したがって、ビット線ＢＬ１，ＢＬ２にデータ書込電流Ｉｐが流されることはなく、列選択ゲート７０によってビット線ＢＬ１，ＢＬ２がそれぞれデータバス／ＤＢ，ＤＢと電気的に接続される。すなわち、ビット線ＢＬ１，ＢＬ２は、読出ビット線として機能する。その後のデータ読出動作については、実施の形態１と同様にして行なわれる。
【０１０１】
以上のように、この変形例５によっても、上述した変形例４と同様の効果を得ることができる。
【０１０２】
［実施の形態２］
実施の形態１では、共通線ＰＬには常時電圧が印加されていたが、実施の形態２では、電流ドライバが活性化されている期間のみ、所定の電圧が共通線ＰＬに印加される。
【０１０３】
図１２は、実施の形態２によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【０１０４】
図１２を参照して、このＭＲＡＭのデータ書込ドライバは、図４に示した実施の形態１におけるデータ書込ドライバの構成において、共通線ＰＬに接続される信号出力回路６２をさらに備え、電流ドライバ５０，５５には、電源電圧Ｖｃｃ２に代えて電源電圧Ｖｃｃ１が供給される。
【０１０５】
信号出力回路６２は、電源電圧Ｖｃｃ１および接地電圧ＧＮＤを受け、φ信号を生成して共通線ＰＬに出力する。ここで、φ信号は、電流ドライバの活性期間の前半が接地電圧ＧＮＤで示されるＬレベルであり、後半が電源電圧Ｖｃｃ１で示されるＨレベルの信号である。
【０１０６】
このＭＲＡＭのデータ書込ドライバのその他の構成は、図４に示した実施の形態１におけるデータ書込ドライバの構成と同じである。
【０１０７】
このデータ書込ドライバにおいては、電流ドライバ５０のＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタＮ５２がそれぞれＯＮ，ＯＦＦしているときにφ信号がＬレベルになると、電流ドライバ５０は、それが受ける電源電圧Ｖｃｃ１と共通線ＰＬにおける接地電圧ＧＮＤとの電圧差に基づいて、書込ビット線ＷＢＬ１に電流ドライバ５０から共通線ＰＬへ向かう方向にデータ書込電流Ｉｗ（０）を流す。
【０１０８】
一方、電流ドライバ５０のＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタＮ５２がそれぞれＯＦＦ，ＯＮしているときにφ信号がＨレベルになると、電流ドライバ５０は、共通線ＰＬにおける電源電圧Ｖｃｃ１と電流ドライバ５０が受ける接地電圧ＧＮＤとの電圧差に基づいて、書込ビット線ＷＢＬ１に共通線ＰＬから電流ドライバ５０へ向かう方向にデータ書込電流Ｉｗ（０）を流す。
【０１０９】
なお、ＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタＮ５２がそれぞれＯＮ，ＯＦＦ中にφ信号がＨレベルのとき、または、ＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタＮ５２がそれぞれＯＦＦ，ＯＮ中にφ信号がＬレベルのときは、書込ビット線ＷＢＬ１の両端に電圧差は発生しないので、書込ビット線ＷＢＬ１にデータ書込電流は流れない。
【０１１０】
電流ドライバ５５も、同様にして、書込ビット線ＷＢＬ２にデータ書込電流を流すことができる。なお、電流ドライバ５５についての説明は、上記説明のほぼ繰返しになるので、その説明は省略する。
【０１１１】
このように、このデータ書込ドライバにおいては、電源電圧Ｖｃｃ２を必要とせず、接地電圧ＧＮＤを除く外部からの供給電圧は、低電圧の電源電圧Ｖｃｃ１のみで足りる。
【０１１２】
図１３は、図１２に示したデータ書込ドライバの動作を説明する動作波形図である。なお、図１３においても、実施の形態１におけるデータ書込ドライバの動作を説明した図５と同様に、時刻Ｔ１〜Ｔ３において、書込ビット線ＷＢＬ１に接続される選択メモリセルにデータ“１”である書込データＤｉｎ＃１の書込動作が行なわれ、時刻Ｔ４〜Ｔ６において、書込ビット線ＷＢＬ１に接続される選択メモリセルにデータ“０”である書込データＤｉｎ＃２の書込動作が行なわれる場合について説明する。
【０１１３】
図１３を参照して、時刻Ｔ１において、クロック信号ＣＬＫが立下がると、書込制御回路４０は、列選択信号ＣＳＬおよび書込データＤｉｎ＃１に基づいて、書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）をいずれもＨレベルで出力し、これに応じてＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＦＦ，ＯＮする。
【０１１４】
また、信号出力回路６２は、φ信号をＬレベル（接地電圧ＧＮＤ）で出力する。このとき、書込ビット線ＷＢＬ１の両端は、いずれも接地電圧ＧＮＤであり、書込ビット線ＷＢＬ１にデータ書込電流は流れない。
【０１１５】
時刻Ｔ２において、信号出力回路６２がφ信号をＨレベルにすると、書込ビット線ＷＢＬ１において、共通線ＰＬにおける電源電圧Ｖｃｃ１と電流ドライバ５０が受ける接地電圧ＧＮＤとの電位差に基づいて、共通線ＰＬから電流ドライバ５０へ向かう方向にデータ書込電流Ｉｗ（１）が流れる。
【０１１６】
時刻Ｔ３において、クロック信号ＣＬＫが立上がると、書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）は、それぞれＨレベル，Ｌレベルとなる。したがって、電流ドライバ５０のＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２は、いずれもＯＦＦし、データ書込電流Ｉｗ（１）は０となる。
【０１１７】
時刻Ｔ４において、クロック信号ＣＬＫが再び立下がると、書込制御回路４０は、列選択信号ＣＳＬおよび書込データＤｉｎ＃２に基づいて、書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）をいずれもＬレベルで出力し、これに応じてＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＮ，ＯＦＦする。
【０１１８】
一方、信号出力回路６２は、φ信号をＬレベル（接地電圧ＧＮＤ）で出力する。したがって、書込ビット線ＷＢＬ１において、電流ドライバ５０が受ける電源電圧Ｖｃｃ１と共通線ＰＬにおける接地電圧ＧＮＤとの電位差に基づいて、電流ドライバ５０から共通線ＰＬへ向かう方向にデータ書込電流Ｉｗ（０）が流れる。
【０１１９】
時刻Ｔ５において、信号出力回路６２がφ信号をＨレベルにすると、書込ビット線ＷＢＬ１の両端は、いずれも電源電圧Ｖｃｃ１となり、書込ビット線ＷＢＬ１のデータ書込電流Ｉｗ（０）は０となる。
【０１２０】
そして、時刻Ｔ６において、クロック信号ＣＬＫが立上がると、書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）は、それぞれＨレベル，Ｌレベルとなり、電流ドライバ５０のＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２は、いずれもＯＦＦする。
【０１２１】
以上のようにして、書込ビット線ＷＢＬ１にデータ書込電流Ｉｗ（０），Ｉｗ（１）が流され、電流ドライバ５０が活性化している時刻Ｔ１〜Ｔ３およびＴ４〜Ｔ６において、選択メモリセルに対応するディジット線ＤＬにデータ書込電流Ｉｐが流されると、その選択メモリセルにデータ書込電流Ｉｗ（０），Ｉｗ（１）に対応するデータが書込まれる。
【０１２２】
なお、特に図示しないが、この実施の形態２においても、実施の形態１における変形例１および変形例３〜５と同様に変形例を構成することができる。
【０１２３】
以上のように、この実施の形態２によるＭＲＡＭによっても、実施の形態１と同様の効果を得ることができる。また、このＭＲＡＭによれば、外部電源を１電源化することができるともに、その外部電源を低電圧化することができる。
【０１２４】
［実施の形態３］
実施の形態３では、隣接するメモリブロックにおいて共通線ＰＬが共用される。
【０１２５】
図１４は、実施の形態３によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【０１２６】
図１４を参照して、この実施の形態３によるＭＲＡＭにおいては、行列状に配置される複数のＭＴＪメモリセルＭＣおよび複数のダミーＭＴＪメモリセルＤＭＣが複数のブロックに分割される。なお、図１４においては、隣接するブロック＃１，＃２が示されており、以下では、図に示された範囲内で説明を行なう。
【０１２７】
ブロック＃１は、電流ドライバ５０１，５５１と、それらにそれぞれ対応する書込ビット線ＷＢＬ１１，ＷＢＬ２１とを含む。ブロック＃２は、電流ドライバ５１１，５６１と、それらにそれぞれ対応する書込ビット線ＷＢＬ１２，ＷＢＬ２２とを含む。電流ドライバ５０１，５５１，５１１，５６１は、いずれも電源電圧Ｖｃｃ２および接地電圧ＧＮＤを受ける。
【０１２８】
ブロック＃１の書込ビット線ＷＢＬ１１，ＷＢＬ２１およびブロック＃２の書込ビット線ＷＢＬ１２，ＷＢＬ２２は、電源電圧Ｖｃｃ１が印加された共通線ＰＬに接続される。
【０１２９】
このデータ書込ドライバにおける動作は、実施の形態１におけるデータ書込ドライバと同じである。隣接するブロックで共通線ＰＬが共用されているが、その隣接するブロックで同時にデータの書込を行なうこともできる。
【０１３０】
なお、特に図示しないが、この実施の形態３においても、実施の形態１における変形例１〜５と同様の変形例を構成することができる。
【０１３１】
以上のように、この実施の形態３によるＭＲＡＭによれば、共通線ＰＬが隣接するブロックで共用されるので、この点からも装置の小型化が図られる。
【０１３２】
［実施の形態４］
実施の形態４では、実施の形態２におけるデータ書込ドライバの構成をベースに、隣接するメモリブロックにおいて共通線ＰＬが共用される。
【０１３３】
図１５は、実施の形態４によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【０１３４】
図１５を参照して、この実施の形態４によるＭＲＡＭは、実施の形態３と同様に、行列状に配置される複数のＭＴＪメモリセルＭＣおよび複数のダミーＭＴＪメモリセルＤＭＣが複数のブロックに分割される。ここで、図１５においても、隣接するブロック＃１，＃２のみが示されており、以下では、図に示された範囲内で説明を行なう。
【０１３５】
ブロック＃１，＃２の構成は、実施の形態３で既に説明した各ブロックと同じであるが、ブロック＃１，＃２に含まれる電流ドライバ５０１，５５１，５１１，５６１には、いずれも電源電圧Ｖｃｃ２に代えて電源電圧Ｖｃｃ１が供給される点が実施の形態３と異なる。そして、ブロック＃１の書込ビット線ＷＢＬ１１，ＷＢＬ２１およびブロック＃２の書込ビット線ＷＢＬ１２，ＷＢＬ２２は、いずれも共通線ＰＬに接続され、共通線ＰＬには、信号出力回路６２が接続される。信号出力回路６２については、既に説明したので、その説明は繰返さない。
【０１３６】
このデータ書込ドライバにおける動作は、実施の形態２におけるデータ書込ドライバと基本的には同じであるが、ブロック＃１の電流ドライバが活性化されているときは、隣接するブロック＃２の電流ドライバは、活性化されない。一方、ブロック＃２の電流ドライバが活性化されているときは、隣接するブロック＃１の電流ドライバは、活性化されない。
【０１３７】
なお、特に図示しないが、この実施の形態４においても、実施の形態１における変形例１および変形例３〜５と同様の変形例を構成することができる。
【０１３８】
以上のように、この実施の形態４によるＭＲＡＭによっても、実施の形態２と同様の効果を得ることができる。また、共通線ＰＬが隣接するブロックで共用されるので、この点からも装置の小型化が図られる。
【０１３９】
［実施の形態５］
ＭＲＡＭにおいては、隣接する書込ビット線において発生したデータ書込磁界が当該書込ビット線に影響を与え、問題となることがある。実施の形態５では、実施の形態２におけるデータ書込ドライバの構成において、隣接するビット線において発生したデータ書込磁界の影響をキャンセルする回路が備えられる。
【０１４０】
図１６は、実施の形態５によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。なお、図１６でも、第１および第２列目の書込ビット線ＷＢＬ１，ＷＢＬ２に対応する部分のみが示されており、以下では、図に示された範囲内でその説明を行なう。
【０１４１】
図１６を参照して、このＭＲＡＭのデータ書込ドライバは、図１２に示した実施の形態２におけるデータ書込ドライバの構成において、電流ドライバ５０，５５に代えてそれぞれ電流ドライバ１５０，１５５を備え、信号出力回路６２に代えて信号出力回路６２Ａを備える。また、共通線ＰＬに代えて２本の共通線ＰＬ１，ＰＬ２が設けられ、書込ビット線ＷＢＬ１，ＷＢＬ２は、それぞれ共通線ＰＬ１，ＰＬ２に接続されている。
【０１４２】
電流ドライバ１５０は、電流ドライバ５０の構成において、ＰチャネルＭＯＳトランジスタ１５１と、ＮチャネルＭＯＳトランジスタ１５２とをさらに含む。ＰチャネルＭＯＳトランジスタ１５１は、電源電圧Ｖｃｃ１と書込ビット線ＷＢＬ１との間に接続され、書込制御回路４０（図示せず）から出力される書込制御信号Ｄａｔａ１ｃ（Ｈ）をゲートに受ける。ＮチャネルＭＯＳトランジスタ１５２は、書込ビット線ＷＢＬ１と接地電圧ＧＮＤとの間に接続され、書込制御回路４０から出力される書込制御信号Ｄａｔａ１ｃ（Ｌ）をゲートに受ける。
【０１４３】
電流ドライバ１５５は、電流ドライバ５５の構成において、ＰチャネルＭＯＳトランジスタ１５６と、ＮチャネルＭＯＳトランジスタ１５７とをさらに含む。ＰチャネルＭＯＳトランジスタ１５６は、電源電圧Ｖｃｃ１と書込ビット線ＷＢＬ２との間に接続され、書込制御回路４０から出力される書込制御信号Ｄａｔａ２ｃ（Ｈ）をゲートに受ける。ＮチャネルＭＯＳトランジスタ１５７は、書込ビット線ＷＢＬ２と接地電圧ＧＮＤとの間に接続され、書込制御回路４０から出力される書込制御信号Ｄａｔａ２ｃ（Ｌ）をゲートに受ける。
【０１４４】
ＰチャネルＭＯＳトランジスタ１５１，１５６およびＮチャネルＭＯＳトランジスタ１５２，１５７は、隣接する書込ビット線から受けるデータ書込磁界の影響を打消すキャンセル電流を対応する書込ビット線に流すためのドライバトランジスタである（以下、「キャンセルドライバ」とも称する。）。このキャンセルドライバは、隣接する書込ビット線から受けるデータ書込磁界の影響を打消すのに必要十分なサイズに設定される。
【０１４５】
ここで、この実施の形態５におけるキャンセルドライバがゲートに受ける書込制御信号Ｄａｔａｊｃ（Ｈ），Ｄａｔａｊｃ（Ｌ）（ｊは自然数）は、下式によって生成される。
【０１４６】
Ｄａｔａｊｃ（Ｈ）＝／（Ｄａｔａｊ＋１（Ｌ） ＯＲ Ｄａｔａｊ−１（Ｌ）） …（１）
Ｄａｔａｊｃ（Ｌ）＝／Ｄａｔａｊ＋１（Ｈ） ＯＲ ／Ｄａｔａｊ−１（Ｈ） …（２）
（１）式は、隣接する書込ビット線のいずれかの電流ドライバにおいてＮチャネルＭＯＳトランジスタがＯＮしたとき、当該書込ビット線の電流ドライバにおけるＰチャネルのキャンセルドライバをＯＮさせることを示す。（２）式は、隣接する書込ビット線のいずれかの電流ドライバにおいてＰチャネルＭＯＳトランジスタがＯＮしたとき、当該書込ビット線の電流ドライバにおけるＮチャネルのキャンセルドライバをＯＮさせることを示す。これにより、隣接する書込ビット線にデータ書込電流が流されたときに、そのデータ書込電流と反対方向のキャンセル電流を当該書込ビット線に流すことができる。
【０１４７】
信号出力回路６２Ａは、電源電圧Ｖｃｃ１および接地電圧ＧＮＤを受け、φ１信号およびφ２信号を生成してそれぞれ共通線ＰＬ１，ＰＬ２へ出力する。ここで、φ１信号は、上述したφ信号に相当し、φ２信号は、電流ドライバが活性化されている期間において、φ１信号と逆相の信号である。
【０１４８】
図１７は、図１６に示したデータ書込ドライバの動作を説明する動作波形図である。なお、図１７においても、これまでに説明した動作波形と同様に、時刻Ｔ１〜Ｔ３において、書込ビット線ＷＢＬ１に接続される選択メモリセルにデータ“１”である書込データＤｉｎ＃１の書込動作が行なわれ、時刻Ｔ４〜Ｔ６において、書込ビット線ＷＢＬ１に接続される選択メモリセルにデータ“０”である書込データＤｉｎ＃２の書込動作が行なわれるものとする。
【０１４９】
図１７を参照して、時刻Ｔ１において、クロック信号ＣＬＫが立下がると、列選択信号ＣＳＬおよび書込データＤｉｎ＃１に応じて書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）がいずれもＨレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＦＦ，ＯＮする。また、上述した（１），（２）式に基づいて、書込制御信号Ｄａｔａ２ｃ（Ｈ），Ｄａｔａ２ｃ（Ｌ）は、いずれもＬレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ１５６およびＮチャネルＭＯＳトランジスタ１５７がそれぞれＯＮ，ＯＦＦする。
【０１５０】
また、時刻Ｔ１において、信号出力回路６２Ａは、φ１，φ２信号をそれぞれＬレベル，Ｈレベルで出力する。このとき、書込ビット線ＷＢＬ１の両端は、いずれも接地電圧ＧＮＤであり、書込ビット線ＷＢＬ１にデータ書込電流は流れない。一方、書込ビット線ＷＢＬ２の両端は、いずれも電源電圧Ｖｃｃ１であり、書込ビット線ＷＢＬ２にもキャンセル電流は流れない。
【０１５１】
時刻Ｔ２において、信号出力回路６２Ａがφ１，φ２信号をそれぞれＨレベル，Ｌレベルに反転すると、書込ビット線ＷＢＬ１において、共通線ＰＬ１における電源電圧Ｖｃｃ１と電流ドライバ１５０が受ける接地電圧ＧＮＤとの電位差に基づいて、共通線ＰＬ１から電流ドライバ１５０へ向かう方向にデータ書込電流Ｉｗ（１）が流れる。一方、書込ビット線ＷＢＬ２においては、電流ドライバ１５５が受ける電源電圧Ｖｃｃ１と共通線ＰＬ２における接地電圧ＧＮＤとの電位差に基づいて、電流ドライバ１５５から共通線ＰＬ２へ向かう方向にキャンセル電流Ｉｗ（０）が流れる。
【０１５２】
次に、時刻Ｔ４において、クロック信号ＣＬＫが立下がると、列選択信号ＣＳＬおよび書込データＤｉｎ＃２に応じて書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）がいずれもＬレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＮ，ＯＦＦする。また、上述した（１），（２）式に基づいて、書込制御信号Ｄａｔａ２ｃ（Ｈ），Ｄａｔａ２ｃ（Ｌ）は、いずれもＨレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ１５６およびＮチャネルＭＯＳトランジスタ１５７がそれぞれＯＦＦ，ＯＮする。
【０１５３】
また、信号出力回路６２Ａは、φ１，φ２信号をそれぞれＬレベル，Ｈレベルで出力する。このとき、書込ビット線ＷＢＬ１において、電流ドライバ１５０が受ける電源電圧Ｖｃｃ１と共通線ＰＬ１における接地電圧ＧＮＤとの電位差に基づいて、電流ドライバ１５０から共通線ＰＬ１へ向かう方向にデータ書込電流Ｉｗ（０）が流れる。一方、書込ビット線ＷＢＬ２においては、共通線ＰＬ２における電源電圧Ｖｃｃ１と電流ドライバ１５５が受ける接地電圧ＧＮＤとの電圧差に基づいて、共通線ＰＬ２から電流ドライバ１５５に向かう方向にキャンセル電流Ｉｗ（１）が流れる。
【０１５４】
時刻Ｔ５において、信号出力回路６２Ａがφ１，φ２信号をそれぞれＨレベル，Ｌレベルに反転すると、書込ビット線ＷＢＬ１の両端は、いずれも電源電圧Ｖｃｃ１となり、書込ビット線ＷＢＬ１におけるデータ書込電流Ｉｗ（０）は０となる。また、書込ビット線ＷＢＬ２の両端は、いずれも接地電圧ＧＮＤとなり、書込ビット線ＷＢＬ２におけるキャンセル電流Ｉｗ（１）も０となる。
【０１５５】
以上のように、この実施の形態５によるＭＲＡＭによっても、実施の形態２と同様の効果を得ることができる。そして、このＭＲＡＭによれば、さらに、隣接する書込ビット線から受けるデータ書込磁界の影響が打消されるので、データ書込動作時の動作マージンが向上する。
【０１５６】
［実施の形態５の変形例］
実施の形態５では、図１６に示したように、電流ドライバ１５０，１５５は、それぞれ対応する書込ビット線ＷＢＬ１，ＷＢＬ２に対して同一側に配置されるが、実施の形態５の変形例では、書込ビット線ごとに電流ドライバが左右交互に配置される。
【０１５７】
図１８は、実施の形態５の変形例によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。なお、図１８では、第１列目〜第３列目の書込ビット線ＷＢＬ１〜ＷＢＬ３に対応する部分のみが示されており、以下では、図に示された範囲内でその説明を行なう。
【０１５８】
図１８を参照して、電流ドライバ１６０は、書込ビット線ＷＢＬ３に対応して設けられている。共通線ＰＬ１，ＰＬ２は、書込ビット線ＷＢＬ１，ＷＢＬ２，ＷＢＬ３…の両側にそれぞれ配置される。書込ビット線ＷＢＬ１，ＷＢＬ３は、共通線ＰＬ１に一端が接続され、他端にそれぞれ電流ドライバ１５０，１６０が接続される。一方、書込ビット線ＷＢＬ２は、共通線ＰＬ２に一端が接続され、他端に電流ドライバ１５５が接続される。
【０１５９】
ここで、この実施の形態５の変形例におけるキャンセルドライバがゲートに受ける書込制御信号Ｄａｔａｊｃ（Ｈ），Ｄａｔａｊｃ（Ｌ）は、下式によって生成される。
【０１６０】
Ｄａｔａｊｃ（Ｈ）＝／（／Ｄａｔａｊ＋１（Ｈ） ＯＲ ／Ｄａｔａｊ−１（Ｈ）） …（３）
Ｄａｔａｊｃ（Ｌ）＝Ｄａｔａｊ＋１（Ｌ） ＯＲ Ｄａｔａｊ−１（Ｌ） …（４）
（３）式は、隣接する書込ビット線のいずれかの電流ドライバにおいてＰチャネルＭＯＳトランジスタがＯＮしたとき、当該書込ビット線の電流ドライバにおけるＰチャネルのキャンセルドライバをＯＮさせることを示す。（２）式は、隣接する書込ビット線のいずれかの電流ドライバにおいてＮチャネルＭＯＳトランジスタがＯＮしたとき、当該書込ビット線の電流ドライバにおけるＮチャネルのキャンセルドライバをＯＮさせることを示す。
【０１６１】
信号出力回路６２Ｂは、電源電圧Ｖｃｃ１および接地電圧ＧＮＤを受け、φ１信号およびφ２信号を生成してそれぞれ共通線ＰＬ１，ＰＬ２へ出力する。ここで、φ１，φ２信号は、上述したφ信号に相当する。すなわち、実施の形態５における信号出力回路６２Ａは、φ２信号をφ１信号と逆相で出力したのに対し、信号出力回路６２Ｂは、φ２信号をφ１信号と同相で出力する。
【０１６２】
図１９は、図１８に示したデータ書込ドライバの動作を説明する動作波形図である。なお、図１９においても、これまでに説明した動作波形と同様に、時刻Ｔ１〜Ｔ３において、書込ビット線ＷＢＬ１に接続される選択メモリセルにデータ“１”である書込データＤｉｎ＃１の書込動作が行なわれ、時刻Ｔ４〜Ｔ６において、書込ビット線ＷＢＬ１に接続される選択メモリセルにデータ“０”である書込データＤｉｎ＃２の書込動作が行なわれるものとする。
【０１６３】
図１９を参照して、時刻Ｔ１において、クロック信号ＣＬＫが立下がると、これまでの動作波形図と同様に、ＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＦＦ，ＯＮする。また、上述した（３），（４）式に基づいて、書込制御信号Ｄａｔａ２ｃ（Ｈ），Ｄａｔａ２ｃ（Ｌ）は、いずれもＨレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ１５６およびＮチャネルＭＯＳトランジスタ１５７がそれぞれＯＦＦ，ＯＮする。
【０１６４】
また、信号出力回路６２Ｂは、φ１，φ２信号をいずれもＬレベルで出力する。このとき、書込ビット線ＷＢＬ１の両端は、いずれも接地電圧ＧＮＤであり、書込ビット線ＷＢＬ１にデータ書込電流は流れない。一方、書込ビット線ＷＢＬ２の両端も、いずれも接地電圧ＧＮＤであり、書込ビット線ＷＢＬ２にもキャンセル電流は流れない。
【０１６５】
時刻Ｔ２において、信号出力回路６２Ｂがφ１，φ２信号をＨレベルに反転すると、書込ビット線ＷＢＬ１において、共通線ＰＬ１における電源電圧Ｖｃｃ１と電流ドライバ１５０が受ける接地電圧ＧＮＤとの電位差に基づいて、共通線ＰＬ１から電流ドライバ１５０へ向かう方向にデータ書込電流Ｉｗ（１）が流れる。また、書込ビット線ＷＢＬ２においては、共通線ＰＬ２における電源電圧Ｖｃｃ１と電流ドライバ１５５が受ける接地電圧ＧＮＤとの電位差に基づいて、共通線ＰＬ２から電流ドライバ１５５へ向かう方向にキャンセル電流Ｉｗ（１）が流れる。
【０１６６】
次に、時刻Ｔ４において、クロック信号ＣＬＫが立下がると、これまでの動作波形図と同様に、ＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＮ，ＯＦＦする。また、上述した（３），（４）式に基づいて、書込制御信号Ｄａｔａ２ｃ（Ｈ），Ｄａｔａ２ｃ（Ｌ）は、いずれもＬレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ１５６およびＮチャネルＭＯＳトランジスタ１５７がそれぞれＯＮ，ＯＦＦする。
【０１６７】
また、信号出力回路６２Ｂは、φ１，φ２信号をいずれもＬレベルで出力する。したがって、書込ビット線ＷＢＬ１において、電流ドライバ１５０が受ける電源電圧Ｖｃｃ１と共通線ＰＬ１における接地電圧ＧＮＤとの電位差に基づいて、電流ドライバ１５０から共通線ＰＬ１へ向かう方向にデータ書込電流Ｉｗ（０）が流れる。一方、書込ビット線ＷＢＬ２においては、電流ドライバ１５５が受ける電源電圧Ｖｃｃ１と共通線ＰＬ２における接地電圧ＧＮＤとの電位差に基づいて、電流ドライバ１５５から共通線ＰＬ２へ向かう方向にキャンセル電流Ｉｗ（０）が流れる。
【０１６８】
時刻Ｔ５において、信号出力回路６２Ｂがφ１，φ２信号をＨレベルに反転すると、書込ビット線ＷＢＬ１の両端は、いずれも電源電圧Ｖｃｃ１となり、書込ビット線ＷＢＬ１におけるデータ書込電流Ｉｗ（０）は０となる。また、書込ビット線ＷＢＬ２の両端も、いずれも電源電圧Ｖｃｃ１となり、書込ビット線ＷＢＬ２におけるキャンセル電流Ｉｗ（０）も０となる。
【０１６９】
以上のように、この実施の形態５の変形例によるＭＲＡＭによれば、電流ドライバのレイアウト効率が向上するほか、信号出力回路６２Ｂが出力するφ１，φ２信号が同相であるので、信号の制御も容易となる。
【０１７０】
なお、特に図示しないが、実施の形態５において、実施の形態１における変形例３〜５と同様の変形例を構成することができる。
【０１７１】
［実施の形態６］
実施の形態６では、実施の形態１におけるデータ書込ドライバの構成において、隣接するビット線において発生したデータ書込磁界の影響をキャンセルする回路が備えられる。
【０１７２】
図２０は、実施の形態６によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。なお、図２０でも、第１および第２列目の書込ビット線ＷＢＬ１，ＷＢＬ２に対応する部分のみが示されており、以下では、図に示された範囲内でその説明を行なう。
【０１７３】
図２０を参照して、このデータ書込ドライバは、実施の形態１におけるデータ書込ドライバの構成において、電流ドライバ５０，５５に代えてそれぞれ電流ドライバ１５０，１５５を備える。そして、この実施の形態６では、電流ドライバ１５０，１５５は、いずれも電源電圧Ｖｃｃ２および接地電圧ＧＮＤを受ける。なお、電流ドライバ１５０，１５５の構成については、既に説明したので、その説明は繰返さない。
【０１７４】
実施の形態６においては、キャンセルドライバがゲートに受ける書込制御信号Ｄａｔａｊｃ（Ｈ），Ｄａｔａｊｃ（Ｌ）は、上述した式（１），（２）によって生成される。
【０１７５】
図２１は、図２０に示したデータ書込ドライバの動作を説明する動作波形図である。なお、図２１においても、これまでに説明した動作波形と同様に、時刻Ｔ１〜Ｔ２において、書込ビット線ＷＢＬ１に接続される選択メモリセルにデータ“１”である書込データＤｉｎ＃１の書込動作が行なわれ、時刻Ｔ３〜Ｔ４において、書込ビット線ＷＢＬ１に接続される選択メモリセルにデータ“０”である書込データＤｉｎ＃２の書込動作が行なわれるものとする。
【０１７６】
図２１を参照して、時刻Ｔ１において、クロック信号ＣＬＫが立下がると、列選択信号ＣＳＬおよび書込データＤｉｎ＃１に応じて書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）がいずれもＨレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＦＦ，ＯＮする。そうすると、書込ビット線ＷＢＬ１において、共通線ＰＬにおける電源電圧Ｖｃｃ１と電流ドライバ１５０が受ける接地電圧ＧＮＤとの電位差に基づいて、共通線ＰＬから電流ドライバ１５０へ向かう方向にデータ書込電流Ｉｗ（１）が流れる。
【０１７７】
一方、上述した（１），（２）式に基づいて、書込制御信号Ｄａｔａ２ｃ（Ｈ），Ｄａｔａ２ｃ（Ｌ）は、いずれもＬレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ１５６およびＮチャネルＭＯＳトランジスタ１５７がそれぞれＯＮ，ＯＦＦする。そうすると、書込ビット線ＷＢＬ２において、電流ドライバ１５５が受ける電源電圧Ｖｃｃ２と共通線ＰＬにおける電源電圧Ｖｃｃ１との電圧差に基づいて、電流ドライバ１５５から共通線ＰＬへ向かう方向にキャンセル電流Ｉｗ（０）が流れる。
【０１７８】
時刻Ｔ３においては、クロック信号ＣＬＫが立下がると、列選択信号ＣＳＬおよび書込データＤｉｎ＃２に応じて書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）がいずれもＬレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＮ，ＯＦＦする。そうすると、書込ビット線ＷＢＬ１において、電流ドライバ１５０が受ける電源電圧Ｖｃｃ２と共通線ＰＬにおける電源電圧Ｖｃｃ１との電位差に基づいて、電流ドライバ１５０から共通線ＰＬへ向かう方向にデータ書込電流Ｉｗ（０）が流れる。
【０１７９】
一方、上述した（１），（２）式に基づいて、書込制御信号Ｄａｔａ２ｃ（Ｈ），Ｄａｔａ２ｃ（Ｌ）は、いずれもＨレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ１５６およびＮチャネルＭＯＳトランジスタ１５７がそれぞれＯＦＦ，ＯＮする。そうすると、書込ビット線ＷＢＬ２において、共通線ＰＬにおける電源電圧Ｖｃｃ１と電流ドライバ１５５が受ける接地電圧ＧＮＤとの電圧差に基づいて、共通線ＰＬから電流ドライバ１５５へ向かう方向にキャンセル電流Ｉｗ（１）が流れる。
【０１８０】
以上のように、この実施の形態６によるＭＲＡＭによっても、実施の形態１と同様の効果を得ることができる。そして、隣接する書込ビット線から受けるデータ書込磁界の影響が打消されることによって、データ書込動作時の動作マージンが向上する。
【０１８１】
［実施の形態６の変形例］
実施の形態６の変形例では、実施の形態６に対して書込ビット線ごとに電流ドライバが左右交互に配置される。
【０１８２】
図２２は、実施の形態６の変形例によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。なお、図２２では、第１列目〜第３列目の書込ビット線ＷＢＬ１〜ＷＢＬ３に対応する部分のみが示されており、以下では、図に示された範囲内でその説明を行なう。
【０１８３】
図２２を参照して、書込ビット線ＷＢＬ１〜ＷＢＬ３、それらにそれぞれ対応する電流ドライバ１５０，１５５，１６０、および共通線ＰＬ１，ＰＬ２の構成および配置は、実施の形態５の変形例について図１８に示した構成と同じである。ここで、各電流ドライバ１５０，１５５，１６０は、電源電圧Ｖｃｃ２および接地電圧ＧＮＤを受ける。そして、共通線ＰＬ１，ＰＬ２には、電源電圧Ｖｃｃ１が印加される。なお、電流ドライバ１５０，１５５，１６０の構成については、既に説明したので、その説明は繰返さない。
【０１８４】
実施の形態６の変形例においては、キャンセルドライバがゲートに受ける書込制御信号Ｄａｔａｊｃ（Ｈ），Ｄａｔａｊｃ（Ｌ）は、上述した式（３），（４）によって生成される。
【０１８５】
図２３は、図２２に示したデータ書込ドライバの動作を説明する動作波形図である。なお、図２３においても、これまでに説明した動作波形と同様に、時刻Ｔ１〜Ｔ２において、書込ビット線ＷＢＬ１に接続される選択メモリセルにデータ“１”である書込データＤｉｎ＃１の書込動作が行なわれ、時刻Ｔ３〜Ｔ４において、書込ビット線ＷＢＬ１に接続される選択メモリセルにデータ“０”である書込データＤｉｎ＃２の書込動作が行なわれるものとする。
【０１８６】
図２３を参照して、時刻Ｔ１において、クロック信号ＣＬＫが立下がると、列選択信号ＣＳＬおよび書込データＤｉｎ＃１に応じて書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）がいずれもＨレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＦＦ，ＯＮする。そうすると、書込ビット線ＷＢＬ１において、共通線ＰＬ１における電源電圧Ｖｃｃ１と電流ドライバ１５０が受ける接地電圧ＧＮＤとの電位差に基づいて、共通線ＰＬ１から電流ドライバ１５０へ向かう方向にデータ書込電流Ｉｗ（１）が流れる。
【０１８７】
一方、上述した（３），（４）式に基づいて、書込制御信号Ｄａｔａ２ｃ（Ｈ），Ｄａｔａ２ｃ（Ｌ）は、いずれもＨレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ１５６およびＮチャネルＭＯＳトランジスタ１５７がそれぞれＯＦＦ，ＯＮする。そうすると、書込ビット線ＷＢＬ２において、共通線ＰＬ２における電源電圧Ｖｃｃ１と電流ドライバ１５５が受ける接地電圧ＧＮＤとの電圧差に基づいて、共通線ＰＬ２から電流ドライバ１５５へ向かう方向にキャンセル電流Ｉｗ（１）が流れる。
【０１８８】
時刻Ｔ３においては、クロック信号ＣＬＫが立下がると、列選択信号ＣＳＬおよび書込データＤｉｎ＃１に応じて書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）がいずれもＬレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＮ，ＯＦＦする。そうすると、書込ビット線ＷＢＬ１において、電流ドライバ１５０が受ける電源電圧Ｖｃｃ２と共通線ＰＬ１における電源電圧Ｖｃｃ１との電位差に基づいて、電流ドライバ１５０から共通線ＰＬ１へ向かう方向にデータ書込電流Ｉｗ（０）が流れる。
【０１８９】
一方、上述した（３），（４）式に基づいて、書込制御信号Ｄａｔａ２ｃ（Ｈ），Ｄａｔａ２ｃ（Ｌ）は、いずれもＬレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ１５６およびＮチャネルＭＯＳトランジスタ１５７がそれぞれＯＮ，ＯＦＦする。そうすると、書込ビット線ＷＢＬ２において、電流ドライバ１５５が受ける電源電圧Ｖｃｃ２と共通線ＰＬ２における電源電圧Ｖｃｃ１との電圧差に基づいて、電流ドライバ１５５から共通線ＰＬ２へ向かう方向にキャンセル電流Ｉｗ（０）が流れる。
【０１９０】
以上のように、この実施の形態６の変形例によるＭＲＡＭによれば、実施の形態６と同様の効果が得られ、さらに、電流ドライバのレイアウト効率が向上する。
【０１９１】
なお、特に図示しないが、実施の形態６において、実施の形態１における変形例２〜５と同様の変形例を構成することができる。
【０１９２】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１９３】
【発明の効果】
この発明によれば、電流ドライバをデータ書込線の片側のみに配置し、データ書込線の他端には所定の電圧が印加される共通線を接続するようにしたので、電流ドライバの占有面積が縮小される。したがって、半導体記憶装置を小型化することができる。
【０１９４】
また、この発明によれば、データ書込電流の電流経路に介在するドライバトランジスタの数を１つのみとしたので、電流経路の抵抗が小さく、電源電圧を低電圧化することができる。したがって、半導体記憶装置の消費電力を低減することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＭＲＡＭの全体構成を示す回路図である。
【図２】ＭＴＪメモリセルの構成およびＭＴＪメモリセルへのデータ書込動作を説明する概念図である。
【図３】ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図４】図１に示すＭＲＡＭのデータ書込ドライバに関する部分を抽出した回路図である。
【図５】実施の形態１によるＭＲＡＭのデータ書込動作を説明する動作波形図である。
【図６】実施の形態１の変形例１によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図７】実施の形態１の変形例２によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図８】図７に示す内部降圧回路の構成を示す回路図である。
【図９】実施の形態１の変形例３によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図１０】実施の形態１の変形例４によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図１１】実施の形態１の変形例５によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図１２】実施の形態２によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図１３】図１２に示すデータ書込ドライバの動作を説明する動作波形図である。
【図１４】実施の形態３によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図１５】実施の形態４によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図１６】実施の形態５によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図１７】図１６に示すデータ書込ドライバの動作を説明する動作波形図である。
【図１８】実施の形態５の変形例によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図１９】図１８に示すデータ書込ドライバの動作を説明する動作波形図である。
【図２０】実施の形態６によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図２１】図２０に示すデータ書込ドライバの動作を説明する動作波形図である。
【図２２】実施の形態６の変形例によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図２３】図２２に示すデータ書込ドライバの動作を説明する動作波形図である。
【符号の説明】
１ ＭＲＡＭ、１０ メモリアレイ、２０ 行デコーダ、２５ ディジット線ドライバ、３０ 列デコーダ、４０ 書込制御回路、５０，５０Ａ，５５，１５０，１５５，１６０，５０１，５１１，５５１，５６１ 電流ドライバ、６０ 内部降圧回路、６２，６２Ａ，６２Ｂ 信号出力回路、７０，７０Ａ 列選択ゲート、８０ センスアンプ、９０ プリチャージ／イコライズ回路、６０２，６０４ コンパレータ、ＡＴＲ アクセストランジスタ、ＢＬ１，ＢＬ２ ビット線、ＤＢ，／ＤＢ データバス、ＤＤＬ１，ＤＤＬ２ ダミーディジット線、ＤＬ１，ＤＬ２ ディジット線、ＤＭＣ ダミーＭＴＪメモリセル、ＤＲＷＬ１，ＤＲＷＬ２ ダミー読出ワード線、ＦＬ 固定磁化層、ＭＣ ＭＴＪメモリセル、ＰＬ，ＰＬ１，ＰＬ２ 共通線、ＲＢＬ１，ＲＢＬ２ 読出ビット線、ＲＷＬ１，ＲＷＬ２ 読出ワード線、ＴＢ トンネルバリア、ＴＭＲ トンネル磁気抵抗素子、ＶＬ 自由磁化層、ＷＢＬ１，ＷＢＬ２，ＷＢＬ３ 書込ビット線。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、メモリセルにデータを書込むためにデータ書込線に双方向に電流を流す電流ドライバを備える半導体記憶装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発性の記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が注目されている。ＭＲＡＭは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭについては、下記の非特許文献１〜非特許文献３等に開示されている。
【０００４】
磁気トンネル接合を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する。）を備えたＭＲＡＭにおいては、データ書込時、所定の電源電圧が供給されて動作する電流ドライバによって、選択されたビット線においては書込データに応じた方向に電流が流され、非選択のビット線はフローティング状態とされる。そして、選択ビット線において所定量の電流が流れることによって、データ書込対象のメモリセル（以下、「選択メモリセル」とも称する。）において自由磁化層と呼ばれる強磁性層の磁化方向が変化する。そして、この内部状態の変化により抵抗が変化することを利用してメモリセルにデータが不揮発的に記憶される。
【０００５】
ＭＲＡＭにおいてデータの書込みを行なうには、上記のように、ビット線に双方向に電流を流す必要がある。そこで、従来のＭＲＡＭにおいては、給電用のＰチャネルＭＯＳトランジスタと放電用のＮチャネルＭＯＳトランジスタとからなる電流ドライバが各ビット線の両側に配置され、書込データに応じて一方の電流ドライバから他方の電流ドライバへ電流を流すことによって、メモリセルへのデータの書込みが行なわれている。
【０００６】
ここで、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとにおいて同じ電流駆動力を得るためには、ＰチャネルＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタに比べて一般に大型化するところ、特開２００２−９３１４４号公報には、ＮチャネルＭＯＳトランジスタとこれに直列接続される電流電源とによって構成される小面積の電流ドライバが開示されている（特許文献１参照）。
【０００７】
【特許文献１】
特開２００２−９３１４４号公報
【０００８】
【非特許文献１】
ロイ・ショイアーライン（Ｒｏｙ Ｓｃｈｅｕｅｒｌｉｎｅ）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた１０ｎｓ読出・書込の不揮発メモリアレイ（Ａ １０ｎｓ Ｒｅａｄ ａｎｄ Ｗｒｉｔｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ ａ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ａｎｄ ＦＥＴ Ｓｗｉｔｃｈ ｉｎ ｅａｃｈ Ｃｅｌｌ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（２０００ ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ＴＡ７．２），ｐ．１２８−１２９
【０００９】
【非特許文献２】
ダーラム（Ｍ．Ｄｕｒｌａｍ）他５名、“磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ（Ｎｏｎｖｏｌａｔｉｌｅ ＲＡＭ ｂａｓｅｄ ｏｎ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ Ｅｌｅｍｅｎｔｓ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．３（２０００ ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ＴＡ７．３），ｐ．１３０−１３１
【００１０】
【非特許文献３】
ナジ（Ｐｅｔｅｒ Ｋ． Ｎａｊｉ）他４名、“２５６ｋｂ、３．０ボルトおよび１トランジスタ１磁気トンネル接合型の不揮発性磁気抵抗性ランダムアクセスメモリ（Ａ ２５６ｋｂ ３．０Ｖ １Ｔ１ＭＴＪ Ｎｏｎｖｏｌａｔｉｌｅ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ）”，（米国），２００１年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．６（２００１ ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ＴＡ７．６），ｐ．１２２−１２３
【００１１】
【発明が解決しようとする課題】
近年、電子機器の携帯化などを背景に、半導体記憶装置に対する小型化のニーズがますます高まってきている。ＭＲＡＭのように、ビット線に双方向に電流を流すことによってメモリセルにデータを書込む半導体記憶装置においては、一般に、ビット線ごとに、かつ、その両側に電流ドライバが配置されているため、電流ドライバの占有面積が大きい。そこで、ＭＲＡＭに代表されるこのような半導体記憶装置においては、特に、電流ドライバの面積削減が従来より課題とされている。
【００１２】
また、近年の省エネルギー化を背景に、半導体記憶装置においては、小型化に加え、低消費電力化も大きな課題である。消費電力は電源電圧の２乗に比例するため、低消費電力化に対しては、電源電圧の低電圧化が有効である。
【００１３】
上述した従来のＭＲＡＭでは、ビット線の一端の電流ドライバに接続される高電位側の電源からビット線の他端の電流ドライバに接続される低電位側の電源までの電流経路にＭＯＳトランジスタが２つ直列に介在する。すなわち、一方の電流ドライバに接続される高電位側の電源からＰチャネルＭＯＳトランジスタを介してビット線へデータ書込電流が流れ、そのデータ書込電流は、他端に接続される電流ドライバのＮチャネルＭＯＳトランジスタを介して低電位側の電源へ流れる。
【００１４】
このため、従来のＭＲＡＭにおいては、これら２つのＭＯＳトランジスタのオン抵抗によって電流経路全体としての抵抗が大きくなり、ビット線に所定のデータ書込電流を流すには電源電圧をある程度高くする必要がある。したがって、このような電流ドライバの構成を有する従来のＭＲＡＭでは、電源電圧の低電圧化に限界があり、その結果、さらなる低消費電力化を図ることが困難な状況にあった。
【００１５】
また、特開２００２−９３１４４号公報に記載されたＭＲＡＭの電流ドライバは、小面積を実現し、装置の小型化に寄与するものであるが、電流経路には、やはり２つのＭＯＳトランジスタ（ＮチャネルＭＯＳトランジスタ）が直列に介在する。したがって、この電流ドライバによっても、上述の問題点を解決することはできない。
【００１６】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、電流ドライバの占有面積を削減して装置の小型化を実現する半導体記憶装置を提供することである。
【００１７】
また、この発明の別の目的は、電流ドライバに供給される電源電圧を低電圧化して装置の低消費電力化を実現する半導体記憶装置を提供することである。
【００１８】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、行列状に配置される複数のメモリセルと、複数のメモリセルの行または列に対応して設けられる複数のデータ書込線と、第１の電源電位の電圧および第１の電源電位よりも低い第２の電源電位の電圧を受け、各々が対応するデータ書込線の一端に接続される複数の電流ドライバと、第１の電源電位よりも低く第２の電源電位よりも高い第３の電源電位の電圧を受け、複数のデータ書込線の各々の他端に接続される共通線とを備え、複数の電流ドライバの各々は、書込データが第１の論理レベルのとき、第１の電源電位と共通線に印加された第３の電源電位との電位差に基づいて、当該電流ドライバから共通線へ向かう方向に対応するデータ書込線にデータ書込電流を流す第１のトランジスタと、書込データが第１の論理レベルに相補な第２の論理レベルのとき、共通線に印加された第３の電源電位と第２の電源電位との電位差に基づいて、共通線から当該電流ドライバへ向かう方向に対応するデータ書込線にデータ書込電流を流す第２のトランジスタとを含む。
【００１９】
また、この発明によれば、半導体記憶装置は、行列状に配置される複数のメモリセルと、複数のメモリセルの行または列に対応して設けられる複数のデータ書込線と、第１の電源電位の電圧および第１の電源電位よりも低い第２の電源電位の電圧を受け、各々が対応するデータ書込線の一端に接続される複数の電流ドライバと、複数のデータ書込線の各々の他端に接続される共通線と、第１および第２の電源電位の電圧を受け、第１および第２の電源電位によってそれぞれ示される第１の論理レベルおよび第１の論理レベルに相補な第２の論理レベルからなる信号を共通線へ出力する信号出力回路とを備え、複数の電流ドライバの各々は、書込データが第１の値である場合に信号が第２の論理レベルの時、当該電流ドライバが受ける第１の電源電位と共通線における第２の電源電位との電位差に基づいて、当該電流ドライバから共通線へ向かう方向に対応するデータ書込線にデータ書込電流を流す第１のトランジスタと、書込データが第１の値に相補な第２の値である場合に信号が第１の論理レベルの時、共通線における第１の電源電位と当該電流ドライバが受ける第２の電源電位との電位差に基づいて、共通線から当該電流ドライバへ向かう方向に対応するデータ書込線にデータ書込電流を流す第２のトランジスタとを含む。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００２１】
［実施の形態１］
図１は、この発明の実施の形態１によるＭＲＡＭの全体構成を示す回路図である。
【００２２】
図１を参照して、ＭＲＡＭ１は、行列状に配置された複数のＭＴＪメモリセルＭＣおよび複数のダミーＭＴＪメモリセルＤＭＣを含むメモリアレイ１０と、行デコーダ２０と、ディジット線ドライバ２５と、列デコーダ３０と、書込制御回路４０と、電流ドライバ５０，５５と、列選択ゲート７０と、センスアンプ８０と、プリチャージ／イコライズ回路９０とを備える。
【００２３】
また、ＭＲＡＭ１は、メモリセルの行に対応して設けられる複数の読出ワード線ＲＷＬ１，ＲＷＬ２…および複数のディジット線ＤＬ１，ＤＬ２…と、同じくメモリセルの行に対応して設けられる複数のダミー読出ワード線ＤＲＷＬ１，ＤＲＷＬ２…および複数のダミーディジット線ＤＤＬ１，ＤＤＬ２…と、メモリセルの列に対応して設けられる複数の書込ビット線ＷＢＬ１，ＷＢＬ２…および複数の読出ビット線ＲＢＬ１，ＲＢＬ２…と、共通線ＰＬと、データバスＤＢ，／ＤＢとを備える。
【００２４】
なお、この図１では、説明の関係上、第１および第２行目ならびに第１および第２列目についてのみ示されているが、その他の行および列も繰返し配置され、それらにそれぞれ対応して電流ドライバなどが設けられる。以下では、図１に示された範囲内で説明を行なう。
【００２５】
メモリアレイ１０に配置されるＭＴＪメモリセルＭＣおよびダミーＭＴＪメモリセルＤＭＣの各々は、対応する書込ビット線ＷＢＬｊ（ｊは自然数）と読出ビット線ＲＢＬｊとの間に直列に配置されるトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含む。ダミーＭＴＪメモリセルＤＭＣは、データ読出時に選択メモリセルに流れるメモリセル電流Ｉｃｅｌｌと比較される基準電流を生成するためのメモリセルであり、その構造は、ＭＴＪメモリセルＭＣと同じである。ここで、ＭＴＪメモリセルＭＣの構成およびデータ記憶原理について説明する。
【００２６】
図２は、ＭＴＪメモリセルＭＣの構成およびＭＴＪメモリセルＭＣへのデータ書込動作を説明する概念図である。
【００２７】
図２を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、「固定磁化層」と称する。）ＦＬと、外部からの印加磁界に応じた方向に磁化される強磁性体層（以下、「自由磁化層」と称する。）ＶＬとを有する。固定磁化層ＦＬと自由磁化層ＶＬとの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれるデータの値に応じて、固定磁化層ＦＬと同一方向または反対方向（反平行方向）に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００２８】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、自由磁化層ＶＬの磁化方向が固定磁化層ＦＬの磁化方向と平行である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対方向（反平行方向）である場合に最大値Ｒｍａｘとなる。
【００２９】
データ書込時は、読出ワード線ＲＷＬが不活性化され、アクセストランジスタＡＴＲはＯＦＦされる。この状態で、書込データの論理レベルに応じた方向のデータ書込電流Ｉｗが書込ビット線ＷＢＬに流され、一定方向のデータ書込電流Ｉｐがディジット線ＤＬに流される。そうすると、書込ビット線ＷＢＬおよびディジット線ＤＬの各々において電流方向に応じた磁界が発生し、これらの磁界の和が自由磁化層ＶＬに印加される。そして、自由磁化層ＶＬは、この発生された磁界によって、固定磁化層ＦＬの磁化方向に沿った磁化容易軸方向に沿って固定磁化層ＦＬと平行方向あるいは反平行方向（反対方向）に磁化される。
【００３０】
ＭＴＪメモリセルＭＣの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、書込ビット線ＷＢＬおよびディジット線ＤＬの両方に所定レベル以上のデータ書込電流を流す必要がある。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータの書込みが実行されるまでの間、不揮発的に保持される。
【００３１】
図３は、ＭＴＪメモリセルＭＣからのデータ読出動作を説明する概念図である。
【００３２】
図３を参照して、データ読出時においては、アクセストランジスタＡＴＲは、読出ワード線ＲＷＬの活性化に応答してＯＮする。また、書込ビット線ＷＢＬは、接地電圧ＧＮＤに設定される。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤでプルダウンされた状態で読出ビット線ＲＢＬと電気的に結合される。
【００３３】
この状態で、読出ビット線ＲＢＬを所定電圧でプルアップすると、読出ビット線ＲＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルＭＣの記憶データの値に応じたメモリセル電流Ｉｃｅｌｌが通過する。そして、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルＭＣから記憶データが読出される。
【００３４】
なお、ダミーＭＴＪメモリセルＤＭＣは、この所定の基準電流を発生させるためのメモリセルであり、ダミーＭＴＪメモリセルＤＭＣを通過するメモリセル電流Ｉｒｅｆが所定の基準電流として用いられる。
【００３５】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎを記憶データの値（“１”および“０”）とそれぞれ対応付けることによって、不揮発的にデータを記憶することができる。
【００３６】
再び図１を参照して、行デコーダ２０は、行アドレスＡｄｄ（ＲＡ）に基づいて、メモリセル行ごとに行選択信号を生成し、その生成した行選択信号をディジット線ドライバ２５へ出力する。ディジット線ドライバ２５においては、行デコーダ２０から受ける行選択信号に応じて、選択されたメモリセル行（以下、「選択行」とも称する。）のドライバトランジスタがＯＮする。これにより、選択行のディジット線ＤＬには、電源ノードからディジット線ドライバ２５へ向かう方向にデータ書込電流Ｉｐが流れる。
【００３７】
列デコーダ３０は、列アドレスＡｄｄ（ＣＡ）に基づいて、メモリセル列ごとに列選択信号ＣＳＬを生成し、データ書込時、その生成した列選択信号ＣＳＬを書込制御回路４０へ出力する。書込制御回路４０は、書込データＤｉｎおよび列デコーダ３０から受ける列選択信号ＣＳＬに応じて、各メモリセル列における書込制御信号Ｄａｔａｊ（Ｈ），Ｄａｔａｊ（Ｌ）（「ｊ」は「列」を示す自然数）を制御する。書込制御信号Ｄａｔａｊ（Ｈ），Ｄａｔａｊ（Ｌ）は、選択されたメモリセル列（以下、「選択列」とも称する。）の書込ビット線ＷＢＬｊに書込データＤｉｎに応じた方向のデータ書込電流Ｉｗを流すように設定される。また、列デコーダ３０は、データ読出時、生成した列選択信号ＣＳＬｊをそれぞれ対応する列選択ゲート７０へ出力する。
【００３８】
電流ドライバ５０は、電源電圧Ｖｃｃ１に固定された共通線ＰＬに一端が接続された書込ビット線ＷＢＬ１の他端に設けられ、ＰチャネルＭＯＳトランジスタ５１と、ＮチャネルＭＯＳトランジスタ５２とを含む。ＰチャネルＭＯＳトランジスタ５１は、電源電圧Ｖｃｃ２と書込ビット線ＷＢＬ１との間に接続され、書込制御信号Ｄａｔａ１（Ｈ）をゲートに受ける。ＮチャネルＭＯＳトランジスタ５２は、書込ビット線ＷＢＬ１と接地電圧ＧＮＤとの間に接続され、書込制御信号Ｄａｔａ１（Ｌ）をゲートに受ける。
【００３９】
また、電流ドライバ５５は、共通線ＰＬに一端が接続された書込ビット線ＷＢＬ２の他端に設けられ、ＰチャネルＭＯＳトランジスタ５６と、ＮチャネルＭＯＳトランジスタ５７とを含む。ＰチャネルＭＯＳトランジスタ５６は、電源電圧Ｖｃｃ２と書込ビット線ＷＢＬ２との間に接続され、書込制御信号Ｄａｔａ２（Ｈ）をゲートに受ける。ＮチャネルＭＯＳトランジスタ５７は、書込ビット線ＷＢＬ２と接地電圧ＧＮＤとの間に接続され、書込制御信号Ｄａｔａ２（Ｌ）をゲートに受ける。
【００４０】
電流ドライバ５０は、書込制御回路４０から受ける書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）に基づいて、書込ビット線ＷＢＬ１に双方向にデータ書込電流Ｉｗを流すことができる。また、電流ドライバ５５は、書込制御回路４０から受ける書込制御信号Ｄａｔａ２（Ｈ），Ｄａｔａ２（Ｌ）に基づいて、書込ビット線ＷＢＬ２に双方向にデータ書込電流Ｉｗを流すことができる。この電流ドライバ５０，５５の動作については、後ほどこのＭＲＡＭ１におけるデータ書込動作の説明の際に詳しく述べる。
【００４１】
列選択ゲート７０は、ＮチャネルＭＯＳトランジスタ７１，７２を含む。ＮチャネルＭＯＳトランジスタ７１は、読出ビット線ＲＢＬ１とデータバス／ＤＢとの間に接続され、列選択信号ＣＳＬｊをゲートに受ける。ＮチャネルＭＯＳトランジスタ７２は、読出ビット線ＲＢＬ２とデータバスＤＢとの間に接続され、列選択信号ＣＳＬｊをゲートに受ける。
【００４２】
センスアンプ８０は、ＮチャネルＭＯＳトランジスタ８１，８２と、ＰチャネルＭＯＳトランジスタ８３〜８５とを含む。ＮチャネルＭＯＳトランジスタ８１は、データバスＤＢとノードＮＤ１との間に接続され、基準電圧Ｖｒｅｆをゲートに受ける。ＮチャネルＭＯＳトランジスタ８２は、データバス／ＤＢとノードＮＤ２との間に接続され、基準電圧Ｖｒｅｆをゲートに受ける。ＰチャネルＭＯＳトランジスタ８３は、ノードＮＤ１，ＮＤ３の間に接続され、ノードＮＤ１にゲートが接続される。ＰチャネルＭＯＳトランジスタ８４は、ノードＮＤ２，ＮＤ３の間に接続され、ノードＮＤ１にゲートが接続される。ＰチャネルＭＯＳトランジスタ８５は、電源ノードとノードＮＤ３との間に接続され、センスアンプ活性化信号の反転信号／ＳＥをゲートに受ける。
【００４３】
プリチャージ／イコライズ回路９０は、ＮチャネルＭＯＳトランジスタ９１〜９３を含む。ＮチャネルＭＯＳトランジスタ９１は、読出ビット線ＲＢＬ１と接地電圧ＧＮＤとの間に接続され、ビット線イコライズ信号ＢＬＥＱをゲートに受ける。ＮチャネルＭＯＳトランジスタ９２は、読出ビット線ＲＢＬ２と接地電圧ＧＮＤとの間に接続され、ビット線イコライズ信号ＢＬＥＱをゲートに受ける。ＮチャネルＭＯＳトランジスタ９３は、読出ビット線ＲＢＬ１，ＲＢＬ２の間に接続され、ビット線イコライズ信号ＢＬＥＱをゲートに受ける。
【００４４】
列選択ゲート７０、センスアンプ８０およびプリチャージ／イコライズ回路９０の動作については、後ほどこのＭＲＡＭ１のデータ読出動作を説明する際に述べる。
【００４５】
次に、このＭＲＡＭ１のデータ書込動作ついて説明する。
図４は、図１に示したＭＲＡＭのデータ書込ドライバに関する部分を抽出した回路図である。なお、図４においても、図１と同様に、第１および第２列目の書込ビット線ＷＢＬ１，ＷＢＬ２およびそれらに対応する部分のみが代表的に示され、以下では、図に示された範囲内で説明を行なう。
【００４６】
図４を参照して、実施の形態１によるＭＲＡＭ１のデータ書込ドライバは、書込ビット線ＷＢＬ１，ＷＢＬ２と、それらにそれぞれ接続される電流ドライバ５０，５５と、書込ビット線ＷＢＬ１，ＷＢＬ２に接続される共通線ＰＬとによってその主要部分が構成される。共通線ＰＬは、電源電圧Ｖｃｃ１を受け、電流ドライバ５０，５５は、電源電圧Ｖｃｃ２および接地電圧ＧＮＤを受ける。ここで、電源電圧Ｖｃｃ１は、このＭＲＡＭ１の外部から供給される１．２Ｖの一般論理回路用電源電圧であり、電源電圧Ｖｃｃ２は、同様に外部から供給される２．５ＶのＩ／Ｏ用電源電圧である。また、接地電圧ＧＮＤも外部から供給される。
【００４７】
電流ドライバ５０，５５は、それぞれ対応する書込ビット線ＷＢＬ１，ＷＢＬ２の一端に配置され、書込ビット線ＷＢＬ１，ＷＢＬ２の他端は、共通線ＰＬに直接接続されている。このような構成とすることによって、書込ビット線の両側に電流ドライバが配置されていた従来のＭＲＡＭに比べて、電流ドライバの占有面積が縮小される。
【００４８】
また、後述するように、電源電圧Ｖｃｃ２と電源電圧Ｖｃｃ１との電圧差、または電源電圧Ｖｃｃ１と接地電圧ＧＮＤとの電圧差によって書込ビット線にデータ書込電流が流されるが、その電流経路にはドライバトランジスタが１つのみしか介在しないので、電流経路中のドライバトランジスタによる電圧降下が小さい。したがって、電源電圧Ｖｃｃ１，Ｖｃｃ２を低電圧化することができ、ＭＲＡＭ１の消費電力を低減することができる。
【００４９】
図５は、実施の形態１によるＭＲＡＭ１のデータ書込動作を説明する動作波形図である。
【００５０】
図５および図１，４を参照して、ＭＲＡＭ１は、クロック信号ＣＬＫに同期して動作する。時刻Ｔ１に先立って、ＭＲＡＭ１の外部から制御信号として入力される書込イネーブル信号／ＷＥがＬ（論理ロー）レベルとなり、書込データＤｉｎ＃１（データ“１”とする。）およびアドレスＡｄｄ＃１が入力される。なお、図中の斜線の部分は、特にデータが規定されていないことを示す。
【００５１】
時刻Ｔ１において、クロック信号ＣＬＫが立下がると、列デコーダ３０は、列アドレスＡｄｄ＃１（ＣＡ）に基づいて列選択信号ＣＳＬを書込制御回路４０へ出力する。書込制御回路４０は、列選択信号ＣＳＬを受けると、その受けた列選択信号ＣＳＬおよび書込データＤｉｎ＃１に基づいて、書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）をいずれもＨ（論理ハイ）レベルで出力し、これに応じてＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＦＦ，ＯＮする。そうすると、共通線ＰＬにおける１．２Ｖの電源電圧Ｖｃｃ１と電流ドライバ５０が受ける接地電圧ＧＮＤとの電圧差に基づいて、書込ビット線ＷＢＬ１に共通線ＰＬから電流ドライバ５０へ向かう方向にデータ書込電流Ｉｗ（１）が流れる。
【００５２】
一方、行デコーダ２０は、行アドレスＡｄｄ＃１（ＲＡ）に基づいて行選択信号をディジット線ドライバ２５へ出力する。そうすると、ディジット線ドライバ２５において、ディジット線ＤＬ２に接続されるドライバトランジスタが行選択信号に応答してＯＮし、ディジット線ＤＬ２にデータ書込電流Ｉｐが流れる。したがって、データ書込対象である、書込ビット線ＷＢＬ１およびディジット線ＤＬ２に接続されるＭＴＪメモリセルＭＣにデータ書込電流Ｉｗ（１）の方向に応じてデータ“１”が書込まれる。
【００５３】
時刻Ｔ２において、クロック信号ＣＬＫが立上がると、書込イネーブル信号／ＷＥがＨレベルとなり、それに応じて書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）は、それぞれＨレベル，Ｌレベルとなる。したがって、電流ドライバ５０のＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２は、いずれもＯＦＦし、データ書込電流Ｉｗ（１）は０となる。
【００５４】
次に、時刻Ｔ３に先立って、書込イネーブル信号／ＷＥが再びＬレベルとなり、書込データＤｉｎ＃２（データ“０”とする。）およびアドレスＡｄｄ＃２が入力される。
【００５５】
時刻Ｔ３において、クロック信号ＣＬＫが立下がると、列デコーダ３０は、列アドレスＡｄｄ＃２（ＣＡ）に基づいて列選択信号ＣＳＬを書込制御回路４０へ出力する。書込制御回路４０は、列選択信号ＣＳＬを受けると、その受けた列選択信号ＣＳＬおよび書込データＤｉｎ＃２に基づいて、書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）をいずれもＬレベルで出力し、これに応じてＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＮ，ＯＦＦする。そうすると、電流ドライバ５０が受ける２．５Ｖの電源電圧Ｖｃｃ２と共通線ＰＬにおける１．２Ｖの電源電圧Ｖｃｃ１との電圧差に基づいて、書込ビット線ＷＢＬ１に電流ドライバ５０から共通線ＰＬへ向かう方向にデータ書込電流Ｉｗ（０）が流れる。
【００５６】
そして、ディジット線ＤＬ２が選択され、データ“１”の書込時と同様にディジット線ＤＬ２にデータ書込電流Ｉｐが流されると、データ書込対象である、書込ビット線ＷＢＬ１およびディジット線ＤＬ２に接続されるＭＴＪメモリセルＭＣにデータ書込電流Ｉｗ（０）の方向に応じてデータ“０”が書込まれる。
【００５７】
そして、時刻Ｔ４において、クロック信号ＣＬＫが立上がると、書込イネーブル信号／ＷＥが再びＨレベルとなり、それに応じて書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）は、それぞれＨレベル，Ｌレベルとなる。したがって、電流ドライバ５０のＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２は、いずれもＯＦＦし、データ書込電流Ｉｗ（０）は０となる。
【００５８】
なお、書込ビット線ＷＢＬ２に接続されるＭＴＪメモリセルＭＣにデータが書込まれる場合も同様にして行なわれる。
【００５９】
次に、このＭＲＡＭ１のデータ読出動作について説明する。
再び図１を参照して、読出動作に先立って、ビット線イコライズ信号ＢＬＥＱがＨレベルにされ、ビット線対を構成する読出ビット線ＲＢＬ１，ＲＢＬ２がプリチャージ／イコライズ回路９０によって接地電圧ＧＮＤにプリチャージされる。書込ビット線ＷＢＬ１，ＷＢＬ２は、データ読出動作中、接地電圧ＧＮＤに設定される。
【００６０】
そして、選択行の読出ワード線ＲＷＬ２が活性化されるとともに、選択メモリセルが接続される読出ビット線ＲＢＬ１とビット線対を構成する読出ビット線ＲＢＬ２に接続されるダミーＭＴＪメモリセルＤＭＣを選択するため、そのダミーＭＴＪメモリセルＤＭＣが接続されるダミー読出ワード線ＤＲＷＬ１が併せて活性化される。
【００６１】
その後、選択列の列選択信号ＣＳＬｊが列デコーダ３０によってＨレベルにされると、列選択ゲート７０によって読出ビット線ＲＢＬ１，ＲＢＬ２がそれぞれデータバス／ＤＢ，ＤＢと電気的に接続される。そうすると、データバス／ＤＢ，ＤＢに接続されるセンスアンプ８０から選択メモリセルおよびダミーＭＴＪメモリセルＤＭＣにデータ読出電流が供給され、選択メモリセルおよびダミーＭＴＪメモリセルＤＭＣの抵抗値に応じた電圧がそれぞれ読出ビット線ＲＢＬ１，ＲＢＬ２に発生する。そして、読出ビット線ＲＢＬ１，ＲＢＬ２の電圧差がセンスアンプ８０によって増幅され、センスアンプ８０から読出データＤｏｕｔ，／Ｄｏｕｔが出力される。
【００６２】
以上のように、実施の形態１によるＭＲＡＭ１によれば、電流ドライバを書込ビット線の片側のみに配置し、書込ビット線の他端には所定の電圧が印加される共通線ＰＬを接続するようにしたので、電流ドライバの占有面積が縮小される。
【００６３】
また、このＭＲＡＭ１によれば、データ書込電流の電流経路に介在するドライバトランジスタの数を１つのみとしたので、電流経路の抵抗が小さく、電源電圧Ｖｃｃ１，Ｖｃｃ２を低電圧化することができる。
【００６４】
［実施の形態１の変形例１］
実施の形態１では、図１，図４に示したように、電流ドライバ５０，５５は、それぞれ対応する書込ビット線ＷＢＬ１，ＷＢＬ２に対して同一側に配置されるが、実施の形態１の変形例１では、書込ビット線ごとに電流ドライバが左右交互に配置される。
【００６５】
図６は、実施の形態１の変形例１によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【００６６】
図６を参照して、この変形例１によるＭＲＡＭのデータ書込ドライバにおいては、書込ビット線ＷＢＬ１，ＷＢＬ２…の両側に電源電圧Ｖｃｃ１が印加された共通線ＰＬ１，ＰＬ２がそれぞれ配置される。書込ビット線ＷＢＬ１は、共通線ＰＬ１に一端が接続され、他端に電流ドライバ５０が接続される。一方、書込ビット線ＷＢＬ１に隣接する書込ビット線ＷＢＬ２は、共通線ＰＬ２に一端が接続され、他端に電流ドライバ５５が接続される。
【００６７】
このように、電流ドライバを書込ビット線ごとに左右交互に配置することによって、書込ビット線の微細なレイアウトピッチに合わせて電流ドライバを配置することができ、ＭＲＡＭのさらなる小型化を図ることができる。
【００６８】
［実施の形態１の変形例２］
実施の形態１では、電源電圧Ｖｃｃ１，Ｖｃｃ２および接地電圧ＧＮＤは、いずれも外部から供給され、電源電圧Ｖｃｃ１は、電源電圧Ｖｃｃ２と接地電圧ＧＮＤとの中間程度の電圧であることが望ましい。実施の形態１の変形例２では、電源電圧Ｖｃｃ２および接地電位ＧＮＤが外部から供給され、電源電圧Ｖｃｃ１は、ＭＲＡＭ内部に備えられる内部降圧回路によって発生される。
【００６９】
図７は、実施の形態１の変形例２によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【００７０】
図７を参照して、このＭＲＡＭのデータ書込ドライバは、図４に示した実施の形態１におけるデータ書込ドライバの構成において、共通線ＰＬに接続される内部降圧回路６０をさらに備える。
【００７１】
内部降圧回路６０は、電源電圧Ｖｃｃ２および接地電圧ＧＮＤを外部から受け、内部電源電圧Ｉｎｔ．Ｖｃｃ１を発生して共通線ＰＬへ出力する。ここで、この内部電源電圧Ｉｎｔ．Ｖｃｃ１は、外部から受ける電源電圧Ｖｃｃ２と接地電圧との中間程度の電圧であることが望ましく、ここでは、２．５Ｖの電源電圧Ｖｃｃ２に対して、内部降圧回路６０は、１．２Ｖの内部電源電圧Ｉｎｔ．Ｖｃｃ１を発生する。
【００７２】
なお、このＭＲＡＭのデータ書込ドライバのその他の構成は、図４に示したデータ書込ドライバの構成と同じであるので、その説明は繰返さない。
【００７３】
図８は、図７に示した内部降圧回路６０の構成を示す回路図である。
図８を参照して、内部降圧回路６０は、コンパレータ６０２，６０４と、ＰチャネルＭＯＳトランジスタ６０６と、ＮチャネルＭＯＳトランジスタ６０８とを含む。コンパレータ６０２は、ノード６１０の電圧すなわち出力電圧である内部電源電圧Ｉｎｔ．Ｖｃｃ１を第１の基準電圧Ｖｒｅｆａと比較し、内部電源電圧Ｉｎｔ．Ｖｃｃ１が第１の基準電圧Ｖｒｅｆａよりも低いとき、Ｌレベルの信号を出力する。コンパレータ６０４は、出力電圧である内部電源電圧Ｉｎｔ．Ｖｃｃ１を第２の基準電圧Ｖｒｅｆｂと比較し、内部電源電圧Ｉｎｔ．Ｖｃｃ１が第２の基準電圧Ｖｒｅｆｂよりも高いとき、Ｈレベルの信号を出力する。
【００７４】
ここで、第１および第２の基準電圧Ｖｒｅｆａ，Ｖｒｅｆｂは、それぞれ（１．２Ｖ−α）および（１．２Ｖ＋α）に設定される。なお、αは、チャタリング防止のために設けられるものであり、適当な小さい値が設定される。
【００７５】
ＰチャネルＭＯＳトランジスタ６０６は、電源電圧Ｖｃｃ２とノード６１０との間に接続され、コンパレータ６０２からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタ６０８は、ノード６１０と接地電圧ＧＮＤとの間に接続され、コンパレータ６０４からの出力信号をゲートに受ける。
【００７６】
この内部降圧回路６０においては、内部電源電圧Ｉｎｔ．Ｖｃｃ１が第１の基準電圧Ｖｒｅｆａよりも低くなると、コンパレータ６０２の出力がＬレベルとなり、ＰチャネルＭＯＳトランジスタ６０６がＯＮして内部電源電圧Ｉｎｔ．Ｖｃｃ１が上昇する。一方、内部電源電圧Ｉｎｔ．Ｖｃｃ１が第２の基準電圧Ｖｒｅｆｂよりも高くなると、コンパレータ６０４の出力がＨレベルとなり、ＮチャネルＭＯＳトランジスタ６０８がＯＮして内部電源電圧Ｉｎｔ．Ｖｃｃ１が低下する。このようにして、内部降圧回路６０は、電源電圧Ｖｃｃ２を降圧して一定の内部電源電圧Ｉｎｔ．Ｖｃｃ１を発生することができる。
【００７７】
このように、この変形例２によれば、実施の形態１と同様の効果を得ることができ、さらに、外部電源を１電源化することができる。
【００７８】
［実施の形態１の変形例３］
実施の形態１では、読出ビット線ＲＢＬは、書込ビット線ＷＢＬと分離されているが、この実施の形態１の変形例３では、両ビット線が共通化される。
【００７９】
図９は、実施の形態１の変形例３によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【００８０】
図９を参照して、ビット線ＢＬ１，ＢＬ２は、データ書込時およびデータ読出時に共用される。実施の形態１では読出ビット線に接続されていたＭＴＪメモリセルＭＣおよび図示されないダミーＭＴＪメモリセルＤＭＣのアクセストランジスタＡＴＲのソースは、接地される。電流ドライバ５０，５５は、それぞれビット線ＢＬ１，ＢＬ２の一端に接続され、ビット線ＢＬ１，ＢＬ２の他端には、列選択ゲート７０Ａが接続される。
【００８１】
列選択ゲート７０Ａは、ＮチャネルＭＯＳトランジスタ７１，７２と、ＰチャネルＭＯＳトランジスタ７３，７４とを含む。ＮチャネルＭＯＳトランジスタ７１は、ビット線ＢＬ１とデータバス／ＤＢとの間に接続され、列選択信号ＣＳＬｊをゲートに受ける。ＮチャネルＭＯＳトランジスタ７２は、ビット線ＢＬ２とデータバスＤＢとの間に接続され、列選択信号ＣＳＬｊをゲートに受ける。ＰチャネルＭＯＳトランジスタ７３は、ビット線ＢＬ１と共通線ＰＬとの間に接続され、列選択信号ＣＳＬｊをゲートに受ける。ＰチャネルＭＯＳトランジスタ７４は、ビット線ＢＬ２と共通線ＰＬとの間に接続され、列選択信号ＣＳＬｊをゲートに受ける。
【００８２】
列選択ゲート７０Ａは、列選択信号ＣＳＬｊがＬレベルのとき、すなわちデータ書込時を含むデータ読出時以外のとき、ビット線ＢＬ１，ＢＬ２を共通線ＰＬと電気的に接続する。したがって、データ書込時、ビット線ＢＬ１，ＢＬ２は、書込ビット線として機能する。
【００８３】
一方、列選択ゲート７０Ａは、列選択信号ＣＳＬｊがＨレベルのとき、すなわちデータ読出時、ビット線ＢＬ１，ＢＬ２を共通線ＰＬから電気的に分離し、それらをそれぞれデータバス／ＤＢ，ＤＢと電気的に接続する。したがって、データ読出時、ビット線ＢＬ１，ＢＬ２は、読出ビット線として機能する。
【００８４】
このように、この変形例３においても、電流ドライバは、ビット線の片側のみに配置されるので、電流ドライバの占有面積が縮小される。
【００８５】
［実施の形態１の変形例４］
上記の実施の形態１およびその変形例１，２では、書込データに対応したデータ書込電流Ｉｗは、書込ビット線ＷＢＬに流されるが、実施の形態１の変形例４では、書込データに対応したデータ書込電流Ｉｗは、ディジット線ＤＬに流される。
【００８６】
図１０は、実施の形態１の変形例４によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。なお、図１０では、第１および第２列目の書込ビット線ＷＢＬ１，ＷＢＬ２および第１行目のディジット線ＤＬ１、ならびにそれらに対応する部分のみが代表的に示され、以下では、図に示された範囲内で説明を行なう。
【００８７】
図１０を参照して、この変形例４によるＭＲＡＭのデータ書込ドライバは、ディジット線ＤＬ１の一端に電流ドライバ５０Ａを備え、ディジット線ＤＬ１の他端は、書込ビット線ＷＢＬ１，ＷＢＬ２に平行に配置され、かつ、電源電圧Ｖｃｃ１が印加された共通線ＰＬに直接接続される。電流ドライバ５０Ａは、電源電圧Ｖｃｃ２とディジット線ＤＬ１との間に接続され、かつ、書込制御信号Ｄａｔａ１（Ｈ）をゲートに受けるＰチャネルＭＯＳトランジスタ５１Ａと、ディジット線ＤＬ１と接地電圧ＧＮＤとの間に接続され、かつ、書込制御信号Ｄａｔａ１（Ｌ）をゲートに受けるＮチャネルＭＯＳトランジスタ５２Ａとを含む。
【００８８】
書込ビット線ＷＢＬ１の両端には、それぞれＰチャネルＭＯＳトランジスタ１１１およびＮチャネルＭＯＳトランジスタ１１２が設けられ、書込ビット線ＷＢＬ２の両端には、それぞれＰチャネルＭＯＳトランジスタ１１３およびＮチャネルＭＯＳトランジスタ１１４が設けられる。ＰチャネルＭＯＳトランジスタ１１１およびＮチャネルＭＯＳトランジスタ１１２は、列選択信号ＣＤ１がＨレベルのときＯＮし、このとき書込ビット線ＷＢＬ１に一方向のデータ書込電流Ｉｐを流す。また、ＰチャネルＭＯＳトランジスタ１１３およびＮチャネルＭＯＳトランジスタ１１４は、列選択信号ＣＤ２がＨレベルのときＯＮし、このとき書込ビット線ＷＢＬ２に一方向のデータ書込電流Ｉｐを流す。
【００８９】
この実施の形態１の変形例４においては、電流ドライバ５０Ａが受ける電源電圧Ｖｃｃ２と共通線ＰＬにおける電源電圧Ｖｃｃ１との電圧差、または共通線ＰＬにおける電源電圧Ｖｃｃ１と電流ドライバ５０Ａが受ける接地電圧ＧＮＤとの電圧差に基づいて、電流ドライバ５０Ａによってディジット線ＤＬ１に書込データに応じた方向のデータ書込電流Ｉｗが流される。
【００９０】
一方、書込ビット線ＷＢＬ１，ＷＢＬ２の各々においては、両端に設けられるＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタによって一方向のデータ書込電流Ｉｐが流される。
【００９１】
そして、書込データに応じた方向のデータ書込電流Ｉｗがディジット線ＤＬ１に流され、書込ビット線ＷＢＬ１が選択されて書込ビット線ＷＢＬ１にデータ書込電流Ｉｐが流されたとき、ディジット線ＤＬ１および書込ビット線ＷＢＬ１に接続されるＭＴＪメモリセルＭＣにデータ書込電流Ｉｗの電流方向に応じた書込データが書込まれる。
【００９２】
なお、データの読出動作は、実施の形態１と同様にして行なわれる。
この変形例４によれば、ディジット線ごとに電流ドライバ５０Ａと同じ構成の電流ドライバが設けられるため、この部分に関しては従来のＭＲＡＭに比べて回路面積が増大するが、書込ビット線の電流ドライバの構成が簡略化される。したがって、ディジット線および書込ビット線の電流ドライバ全体としてみれば、電流ドライバの占有面積が縮小される。
【００９３】
［実施の形態１の変形例５］
実施の形態１の変形例５では、変形例４と同様に、書込データに対応したデータ書込電流Ｉｗは、ディジット線ＤＬに流されるが、ビット線がデータ書込時およびデータ読出時に共用される点において変形例４と異なる。
【００９４】
図１１は、実施の形態１の変形例５によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。なお、図１１では、第１および第２列目のビット線ＢＬ１，ＢＬ２および第１行目のディジット線ＤＬ１、ならびにそれらに対応する部分のみが代表的に示され、以下では、図に示された範囲内で説明を行なう。
【００９５】
図１１を参照して、この変形例５によるＭＲＡＭのデータ書込ドライバは、ディジット線ＤＬ１の一端に電流ドライバ５０Ａを備え、ディジット線ＤＬ１の他端は、電源電圧Ｖｃｃ１が印加された共通線ＰＬに直接接続される。ビット線ＢＬ１，ＢＬ２は、データ書込時およびデータ読出時に共用され、ＭＴＪメモリセルＭＣおよび図示されないダミーＭＴＪメモリセルＤＭＣのアクセストランジスタＡＴＲのソースは、接地される。
【００９６】
ビット線ＢＬ１の両端には、それぞれＰチャネルＭＯＳトランジスタ１１１およびＮチャネルＭＯＳトランジスタ１１２が設けられ、ビット線ＢＬ２の両端には、それぞれＰチャネルＭＯＳトランジスタ１１３およびＮチャネルＭＯＳトランジスタ１１４が設けられる。また、ビット線ＢＬ１，ＢＬ２の一端は、列選択ゲート７０と接続される。列選択ゲート７０は、読出列選択信号ＲＣＳＬｊがＨレベルのとき、すなわちデータ読出時、ビット線ＢＬ１，ＢＬ２をそれぞれデータバス／ＤＢ，ＤＢと電気的に接続する。一方、列選択ゲート７０は、読出列選択信号ＲＣＳＬｊがＬレベルのとき、すなわちデータ書込時を含むデータ読出時以外のとき、ビット線ＢＬ１，ＢＬ２をそれぞれデータバス／ＤＢ，ＤＢから電気的に切離す。
【００９７】
この実施の形態１の変形例５においては、上記の変形例４と同様に、データ書込時、電流ドライバ５０Ａが受ける電源電圧Ｖｃｃ２と共通線ＰＬにおける電源電圧Ｖｃｃ１との電圧差、または共通線ＰＬにおける電源電圧Ｖｃｃ１と電流ドライバ５０Ａが受ける接地電圧ＧＮＤとの電圧差に基づいて、電流ドライバ５０Ａによってディジット線ＤＬ１に書込データに応じた方向のデータ書込電流Ｉｗが流される。
【００９８】
また、データ書込対象のＭＴＪメモリセルＭＣが接続されるビット線ＢＬ１に対応する書込列選択信号ＷＣＳＬ１がＨレベルとなり、読出列選択信号ＲＣＳＬｊは、Ｌレベルとなる。したがって、ビット線ＢＬ１において、両端に設けられたＰチャネルＭＯＳトランジスタ１１１およびＮチャネルＭＯＳトランジスタ１１２によってデータ書込電流Ｉｐが流される。
【００９９】
そして、データ書込電流Ｉｗが流されたディジット線ＤＬ１およびデータ書込電流Ｉｐが流されたビット線ＢＬ１の交点に位置するＭＴＪメモリセルＭＣにデータ書込電流Ｉｗの電流方向に応じた書込データが書込まれる。
【０１００】
一方、データ読出時は、書込列選択信号ＷＣＳＬ１，ＷＣＳＬ２がいずれもＬレベルになり、読出列選択信号ＲＣＳＬｊがＨレベルとなる。したがって、ビット線ＢＬ１，ＢＬ２にデータ書込電流Ｉｐが流されることはなく、列選択ゲート７０によってビット線ＢＬ１，ＢＬ２がそれぞれデータバス／ＤＢ，ＤＢと電気的に接続される。すなわち、ビット線ＢＬ１，ＢＬ２は、読出ビット線として機能する。その後のデータ読出動作については、実施の形態１と同様にして行なわれる。
【０１０１】
以上のように、この変形例５によっても、上述した変形例４と同様の効果を得ることができる。
【０１０２】
［実施の形態２］
実施の形態１では、共通線ＰＬには常時電圧が印加されていたが、実施の形態２では、電流ドライバが活性化されている期間のみ、所定の電圧が共通線ＰＬに印加される。
【０１０３】
図１２は、実施の形態２によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【０１０４】
図１２を参照して、このＭＲＡＭのデータ書込ドライバは、図４に示した実施の形態１におけるデータ書込ドライバの構成において、共通線ＰＬに接続される信号出力回路６２をさらに備え、電流ドライバ５０，５５には、電源電圧Ｖｃｃ２に代えて電源電圧Ｖｃｃ１が供給される。
【０１０５】
信号出力回路６２は、電源電圧Ｖｃｃ１および接地電圧ＧＮＤを受け、φ信号を生成して共通線ＰＬに出力する。ここで、φ信号は、電流ドライバの活性期間の前半が接地電圧ＧＮＤで示されるＬレベルであり、後半が電源電圧Ｖｃｃ１で示されるＨレベルの信号である。
【０１０６】
このＭＲＡＭのデータ書込ドライバのその他の構成は、図４に示した実施の形態１におけるデータ書込ドライバの構成と同じである。
【０１０７】
このデータ書込ドライバにおいては、電流ドライバ５０のＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタＮ５２がそれぞれＯＮ，ＯＦＦしているときにφ信号がＬレベルになると、電流ドライバ５０は、それが受ける電源電圧Ｖｃｃ１と共通線ＰＬにおける接地電圧ＧＮＤとの電圧差に基づいて、書込ビット線ＷＢＬ１に電流ドライバ５０から共通線ＰＬへ向かう方向にデータ書込電流Ｉｗ（０）を流す。
【０１０８】
一方、電流ドライバ５０のＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタＮ５２がそれぞれＯＦＦ，ＯＮしているときにφ信号がＨレベルになると、電流ドライバ５０は、共通線ＰＬにおける電源電圧Ｖｃｃ１と電流ドライバ５０が受ける接地電圧ＧＮＤとの電圧差に基づいて、書込ビット線ＷＢＬ１に共通線ＰＬから電流ドライバ５０へ向かう方向にデータ書込電流Ｉｗ（０）を流す。
【０１０９】
なお、ＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタＮ５２がそれぞれＯＮ，ＯＦＦ中にφ信号がＨレベルのとき、または、ＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタＮ５２がそれぞれＯＦＦ，ＯＮ中にφ信号がＬレベルのときは、書込ビット線ＷＢＬ１の両端に電圧差は発生しないので、書込ビット線ＷＢＬ１にデータ書込電流は流れない。
【０１１０】
電流ドライバ５５も、同様にして、書込ビット線ＷＢＬ２にデータ書込電流を流すことができる。なお、電流ドライバ５５についての説明は、上記説明のほぼ繰返しになるので、その説明は省略する。
【０１１１】
このように、このデータ書込ドライバにおいては、電源電圧Ｖｃｃ２を必要とせず、接地電圧ＧＮＤを除く外部からの供給電圧は、低電圧の電源電圧Ｖｃｃ１のみで足りる。
【０１１２】
図１３は、図１２に示したデータ書込ドライバの動作を説明する動作波形図である。なお、図１３においても、実施の形態１におけるデータ書込ドライバの動作を説明した図５と同様に、時刻Ｔ１〜Ｔ３において、書込ビット線ＷＢＬ１に接続される選択メモリセルにデータ“１”である書込データＤｉｎ＃１の書込動作が行なわれ、時刻Ｔ４〜Ｔ６において、書込ビット線ＷＢＬ１に接続される選択メモリセルにデータ“０”である書込データＤｉｎ＃２の書込動作が行なわれる場合について説明する。
【０１１３】
図１３を参照して、時刻Ｔ１において、クロック信号ＣＬＫが立下がると、書込制御回路４０は、列選択信号ＣＳＬおよび書込データＤｉｎ＃１に基づいて、書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）をいずれもＨレベルで出力し、これに応じてＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＦＦ，ＯＮする。
【０１１４】
また、信号出力回路６２は、φ信号をＬレベル（接地電圧ＧＮＤ）で出力する。このとき、書込ビット線ＷＢＬ１の両端は、いずれも接地電圧ＧＮＤであり、書込ビット線ＷＢＬ１にデータ書込電流は流れない。
【０１１５】
時刻Ｔ２において、信号出力回路６２がφ信号をＨレベルにすると、書込ビット線ＷＢＬ１において、共通線ＰＬにおける電源電圧Ｖｃｃ１と電流ドライバ５０が受ける接地電圧ＧＮＤとの電位差に基づいて、共通線ＰＬから電流ドライバ５０へ向かう方向にデータ書込電流Ｉｗ（１）が流れる。
【０１１６】
時刻Ｔ３において、クロック信号ＣＬＫが立上がると、書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）は、それぞれＨレベル，Ｌレベルとなる。したがって、電流ドライバ５０のＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２は、いずれもＯＦＦし、データ書込電流Ｉｗ（１）は０となる。
【０１１７】
時刻Ｔ４において、クロック信号ＣＬＫが再び立下がると、書込制御回路４０は、列選択信号ＣＳＬおよび書込データＤｉｎ＃２に基づいて、書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）をいずれもＬレベルで出力し、これに応じてＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＮ，ＯＦＦする。
【０１１８】
一方、信号出力回路６２は、φ信号をＬレベル（接地電圧ＧＮＤ）で出力する。したがって、書込ビット線ＷＢＬ１において、電流ドライバ５０が受ける電源電圧Ｖｃｃ１と共通線ＰＬにおける接地電圧ＧＮＤとの電位差に基づいて、電流ドライバ５０から共通線ＰＬへ向かう方向にデータ書込電流Ｉｗ（０）が流れる。
【０１１９】
時刻Ｔ５において、信号出力回路６２がφ信号をＨレベルにすると、書込ビット線ＷＢＬ１の両端は、いずれも電源電圧Ｖｃｃ１となり、書込ビット線ＷＢＬ１のデータ書込電流Ｉｗ（０）は０となる。
【０１２０】
そして、時刻Ｔ６において、クロック信号ＣＬＫが立上がると、書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）は、それぞれＨレベル，Ｌレベルとなり、電流ドライバ５０のＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２は、いずれもＯＦＦする。
【０１２１】
以上のようにして、書込ビット線ＷＢＬ１にデータ書込電流Ｉｗ（０），Ｉｗ（１）が流され、電流ドライバ５０が活性化している時刻Ｔ１〜Ｔ３およびＴ４〜Ｔ６において、選択メモリセルに対応するディジット線ＤＬにデータ書込電流Ｉｐが流されると、その選択メモリセルにデータ書込電流Ｉｗ（０），Ｉｗ（１）に対応するデータが書込まれる。
【０１２２】
なお、特に図示しないが、この実施の形態２においても、実施の形態１における変形例１および変形例３〜５と同様に変形例を構成することができる。
【０１２３】
以上のように、この実施の形態２によるＭＲＡＭによっても、実施の形態１と同様の効果を得ることができる。また、このＭＲＡＭによれば、外部電源を１電源化することができるともに、その外部電源を低電圧化することができる。
【０１２４】
［実施の形態３］
実施の形態３では、隣接するメモリブロックにおいて共通線ＰＬが共用される。
【０１２５】
図１４は、実施の形態３によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【０１２６】
図１４を参照して、この実施の形態３によるＭＲＡＭにおいては、行列状に配置される複数のＭＴＪメモリセルＭＣおよび複数のダミーＭＴＪメモリセルＤＭＣが複数のブロックに分割される。なお、図１４においては、隣接するブロック＃１，＃２が示されており、以下では、図に示された範囲内で説明を行なう。
【０１２７】
ブロック＃１は、電流ドライバ５０１，５５１と、それらにそれぞれ対応する書込ビット線ＷＢＬ１１，ＷＢＬ２１とを含む。ブロック＃２は、電流ドライバ５１１，５６１と、それらにそれぞれ対応する書込ビット線ＷＢＬ１２，ＷＢＬ２２とを含む。電流ドライバ５０１，５５１，５１１，５６１は、いずれも電源電圧Ｖｃｃ２および接地電圧ＧＮＤを受ける。
【０１２８】
ブロック＃１の書込ビット線ＷＢＬ１１，ＷＢＬ２１およびブロック＃２の書込ビット線ＷＢＬ１２，ＷＢＬ２２は、電源電圧Ｖｃｃ１が印加された共通線ＰＬに接続される。
【０１２９】
このデータ書込ドライバにおける動作は、実施の形態１におけるデータ書込ドライバと同じである。隣接するブロックで共通線ＰＬが共用されているが、その隣接するブロックで同時にデータの書込を行なうこともできる。
【０１３０】
なお、特に図示しないが、この実施の形態３においても、実施の形態１における変形例１〜５と同様の変形例を構成することができる。
【０１３１】
以上のように、この実施の形態３によるＭＲＡＭによれば、共通線ＰＬが隣接するブロックで共用されるので、この点からも装置の小型化が図られる。
【０１３２】
［実施の形態４］
実施の形態４では、実施の形態２におけるデータ書込ドライバの構成をベースに、隣接するメモリブロックにおいて共通線ＰＬが共用される。
【０１３３】
図１５は、実施の形態４によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【０１３４】
図１５を参照して、この実施の形態４によるＭＲＡＭは、実施の形態３と同様に、行列状に配置される複数のＭＴＪメモリセルＭＣおよび複数のダミーＭＴＪメモリセルＤＭＣが複数のブロックに分割される。ここで、図１５においても、隣接するブロック＃１，＃２のみが示されており、以下では、図に示された範囲内で説明を行なう。
【０１３５】
ブロック＃１，＃２の構成は、実施の形態３で既に説明した各ブロックと同じであるが、ブロック＃１，＃２に含まれる電流ドライバ５０１，５５１，５１１，５６１には、いずれも電源電圧Ｖｃｃ２に代えて電源電圧Ｖｃｃ１が供給される点が実施の形態３と異なる。そして、ブロック＃１の書込ビット線ＷＢＬ１１，ＷＢＬ２１およびブロック＃２の書込ビット線ＷＢＬ１２，ＷＢＬ２２は、いずれも共通線ＰＬに接続され、共通線ＰＬには、信号出力回路６２が接続される。信号出力回路６２については、既に説明したので、その説明は繰返さない。
【０１３６】
このデータ書込ドライバにおける動作は、実施の形態２におけるデータ書込ドライバと基本的には同じであるが、ブロック＃１の電流ドライバが活性化されているときは、隣接するブロック＃２の電流ドライバは、活性化されない。一方、ブロック＃２の電流ドライバが活性化されているときは、隣接するブロック＃１の電流ドライバは、活性化されない。
【０１３７】
なお、特に図示しないが、この実施の形態４においても、実施の形態１における変形例１および変形例３〜５と同様の変形例を構成することができる。
【０１３８】
以上のように、この実施の形態４によるＭＲＡＭによっても、実施の形態２と同様の効果を得ることができる。また、共通線ＰＬが隣接するブロックで共用されるので、この点からも装置の小型化が図られる。
【０１３９】
［実施の形態５］
ＭＲＡＭにおいては、隣接する書込ビット線において発生したデータ書込磁界が当該書込ビット線に影響を与え、問題となることがある。実施の形態５では、実施の形態２におけるデータ書込ドライバの構成において、隣接するビット線において発生したデータ書込磁界の影響をキャンセルする回路が備えられる。
【０１４０】
図１６は、実施の形態５によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。なお、図１６でも、第１および第２列目の書込ビット線ＷＢＬ１，ＷＢＬ２に対応する部分のみが示されており、以下では、図に示された範囲内でその説明を行なう。
【０１４１】
図１６を参照して、このＭＲＡＭのデータ書込ドライバは、図１２に示した実施の形態２におけるデータ書込ドライバの構成において、電流ドライバ５０，５５に代えてそれぞれ電流ドライバ１５０，１５５を備え、信号出力回路６２に代えて信号出力回路６２Ａを備える。また、共通線ＰＬに代えて２本の共通線ＰＬ１，ＰＬ２が設けられ、書込ビット線ＷＢＬ１，ＷＢＬ２は、それぞれ共通線ＰＬ１，ＰＬ２に接続されている。
【０１４２】
電流ドライバ１５０は、電流ドライバ５０の構成において、ＰチャネルＭＯＳトランジスタ１５１と、ＮチャネルＭＯＳトランジスタ１５２とをさらに含む。ＰチャネルＭＯＳトランジスタ１５１は、電源電圧Ｖｃｃ１と書込ビット線ＷＢＬ１との間に接続され、書込制御回路４０（図示せず）から出力される書込制御信号Ｄａｔａ１ｃ（Ｈ）をゲートに受ける。ＮチャネルＭＯＳトランジスタ１５２は、書込ビット線ＷＢＬ１と接地電圧ＧＮＤとの間に接続され、書込制御回路４０から出力される書込制御信号Ｄａｔａ１ｃ（Ｌ）をゲートに受ける。
【０１４３】
電流ドライバ１５５は、電流ドライバ５５の構成において、ＰチャネルＭＯＳトランジスタ１５６と、ＮチャネルＭＯＳトランジスタ１５７とをさらに含む。ＰチャネルＭＯＳトランジスタ１５６は、電源電圧Ｖｃｃ１と書込ビット線ＷＢＬ２との間に接続され、書込制御回路４０から出力される書込制御信号Ｄａｔａ２ｃ（Ｈ）をゲートに受ける。ＮチャネルＭＯＳトランジスタ１５７は、書込ビット線ＷＢＬ２と接地電圧ＧＮＤとの間に接続され、書込制御回路４０から出力される書込制御信号Ｄａｔａ２ｃ（Ｌ）をゲートに受ける。
【０１４４】
ＰチャネルＭＯＳトランジスタ１５１，１５６およびＮチャネルＭＯＳトランジスタ１５２，１５７は、隣接する書込ビット線から受けるデータ書込磁界の影響を打消すキャンセル電流を対応する書込ビット線に流すためのドライバトランジスタである（以下、「キャンセルドライバ」とも称する。）。このキャンセルドライバは、隣接する書込ビット線から受けるデータ書込磁界の影響を打消すのに必要十分なサイズに設定される。
【０１４５】
ここで、この実施の形態５におけるキャンセルドライバがゲートに受ける書込制御信号Ｄａｔａｊｃ（Ｈ），Ｄａｔａｊｃ（Ｌ）（ｊは自然数）は、下式によって生成される。
【０１４６】
Ｄａｔａｊｃ（Ｈ）＝／（Ｄａｔａｊ＋１（Ｌ） ＯＲ Ｄａｔａｊ−１（Ｌ）） …（１）
Ｄａｔａｊｃ（Ｌ）＝／Ｄａｔａｊ＋１（Ｈ） ＯＲ ／Ｄａｔａｊ−１（Ｈ） …（２）
（１）式は、隣接する書込ビット線のいずれかの電流ドライバにおいてＮチャネルＭＯＳトランジスタがＯＮしたとき、当該書込ビット線の電流ドライバにおけるＰチャネルのキャンセルドライバをＯＮさせることを示す。（２）式は、隣接する書込ビット線のいずれかの電流ドライバにおいてＰチャネルＭＯＳトランジスタがＯＮしたとき、当該書込ビット線の電流ドライバにおけるＮチャネルのキャンセルドライバをＯＮさせることを示す。これにより、隣接する書込ビット線にデータ書込電流が流されたときに、そのデータ書込電流と反対方向のキャンセル電流を当該書込ビット線に流すことができる。
【０１４７】
信号出力回路６２Ａは、電源電圧Ｖｃｃ１および接地電圧ＧＮＤを受け、φ１信号およびφ２信号を生成してそれぞれ共通線ＰＬ１，ＰＬ２へ出力する。ここで、φ１信号は、上述したφ信号に相当し、φ２信号は、電流ドライバが活性化されている期間において、φ１信号と逆相の信号である。
【０１４８】
図１７は、図１６に示したデータ書込ドライバの動作を説明する動作波形図である。なお、図１７においても、これまでに説明した動作波形と同様に、時刻Ｔ１〜Ｔ３において、書込ビット線ＷＢＬ１に接続される選択メモリセルにデータ“１”である書込データＤｉｎ＃１の書込動作が行なわれ、時刻Ｔ４〜Ｔ６において、書込ビット線ＷＢＬ１に接続される選択メモリセルにデータ“０”である書込データＤｉｎ＃２の書込動作が行なわれるものとする。
【０１４９】
図１７を参照して、時刻Ｔ１において、クロック信号ＣＬＫが立下がると、列選択信号ＣＳＬおよび書込データＤｉｎ＃１に応じて書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）がいずれもＨレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＦＦ，ＯＮする。また、上述した（１），（２）式に基づいて、書込制御信号Ｄａｔａ２ｃ（Ｈ），Ｄａｔａ２ｃ（Ｌ）は、いずれもＬレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ１５６およびＮチャネルＭＯＳトランジスタ１５７がそれぞれＯＮ，ＯＦＦする。
【０１５０】
また、時刻Ｔ１において、信号出力回路６２Ａは、φ１，φ２信号をそれぞれＬレベル，Ｈレベルで出力する。このとき、書込ビット線ＷＢＬ１の両端は、いずれも接地電圧ＧＮＤであり、書込ビット線ＷＢＬ１にデータ書込電流は流れない。一方、書込ビット線ＷＢＬ２の両端は、いずれも電源電圧Ｖｃｃ１であり、書込ビット線ＷＢＬ２にもキャンセル電流は流れない。
【０１５１】
時刻Ｔ２において、信号出力回路６２Ａがφ１，φ２信号をそれぞれＨレベル，Ｌレベルに反転すると、書込ビット線ＷＢＬ１において、共通線ＰＬ１における電源電圧Ｖｃｃ１と電流ドライバ１５０が受ける接地電圧ＧＮＤとの電位差に基づいて、共通線ＰＬ１から電流ドライバ１５０へ向かう方向にデータ書込電流Ｉｗ（１）が流れる。一方、書込ビット線ＷＢＬ２においては、電流ドライバ１５５が受ける電源電圧Ｖｃｃ１と共通線ＰＬ２における接地電圧ＧＮＤとの電位差に基づいて、電流ドライバ１５５から共通線ＰＬ２へ向かう方向にキャンセル電流Ｉｗ（０）が流れる。
【０１５２】
次に、時刻Ｔ４において、クロック信号ＣＬＫが立下がると、列選択信号ＣＳＬおよび書込データＤｉｎ＃２に応じて書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）がいずれもＬレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＮ，ＯＦＦする。また、上述した（１），（２）式に基づいて、書込制御信号Ｄａｔａ２ｃ（Ｈ），Ｄａｔａ２ｃ（Ｌ）は、いずれもＨレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ１５６およびＮチャネルＭＯＳトランジスタ１５７がそれぞれＯＦＦ，ＯＮする。
【０１５３】
また、信号出力回路６２Ａは、φ１，φ２信号をそれぞれＬレベル，Ｈレベルで出力する。このとき、書込ビット線ＷＢＬ１において、電流ドライバ１５０が受ける電源電圧Ｖｃｃ１と共通線ＰＬ１における接地電圧ＧＮＤとの電位差に基づいて、電流ドライバ１５０から共通線ＰＬ１へ向かう方向にデータ書込電流Ｉｗ（０）が流れる。一方、書込ビット線ＷＢＬ２においては、共通線ＰＬ２における電源電圧Ｖｃｃ１と電流ドライバ１５５が受ける接地電圧ＧＮＤとの電圧差に基づいて、共通線ＰＬ２から電流ドライバ１５５に向かう方向にキャンセル電流Ｉｗ（１）が流れる。
【０１５４】
時刻Ｔ５において、信号出力回路６２Ａがφ１，φ２信号をそれぞれＨレベル，Ｌレベルに反転すると、書込ビット線ＷＢＬ１の両端は、いずれも電源電圧Ｖｃｃ１となり、書込ビット線ＷＢＬ１におけるデータ書込電流Ｉｗ（０）は０となる。また、書込ビット線ＷＢＬ２の両端は、いずれも接地電圧ＧＮＤとなり、書込ビット線ＷＢＬ２におけるキャンセル電流Ｉｗ（１）も０となる。
【０１５５】
以上のように、この実施の形態５によるＭＲＡＭによっても、実施の形態２と同様の効果を得ることができる。そして、このＭＲＡＭによれば、さらに、隣接する書込ビット線から受けるデータ書込磁界の影響が打消されるので、データ書込動作時の動作マージンが向上する。
【０１５６】
［実施の形態５の変形例］
実施の形態５では、図１６に示したように、電流ドライバ１５０，１５５は、それぞれ対応する書込ビット線ＷＢＬ１，ＷＢＬ２に対して同一側に配置されるが、実施の形態５の変形例では、書込ビット線ごとに電流ドライバが左右交互に配置される。
【０１５７】
図１８は、実施の形態５の変形例によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。なお、図１８では、第１列目〜第３列目の書込ビット線ＷＢＬ１〜ＷＢＬ３に対応する部分のみが示されており、以下では、図に示された範囲内でその説明を行なう。
【０１５８】
図１８を参照して、電流ドライバ１６０は、書込ビット線ＷＢＬ３に対応して設けられている。共通線ＰＬ１，ＰＬ２は、書込ビット線ＷＢＬ１，ＷＢＬ２，ＷＢＬ３…の両側にそれぞれ配置される。書込ビット線ＷＢＬ１，ＷＢＬ３は、共通線ＰＬ１に一端が接続され、他端にそれぞれ電流ドライバ１５０，１６０が接続される。一方、書込ビット線ＷＢＬ２は、共通線ＰＬ２に一端が接続され、他端に電流ドライバ１５５が接続される。
【０１５９】
ここで、この実施の形態５の変形例におけるキャンセルドライバがゲートに受ける書込制御信号Ｄａｔａｊｃ（Ｈ），Ｄａｔａｊｃ（Ｌ）は、下式によって生成される。
【０１６０】
Ｄａｔａｊｃ（Ｈ）＝／（／Ｄａｔａｊ＋１（Ｈ） ＯＲ ／Ｄａｔａｊ−１（Ｈ）） …（３）
Ｄａｔａｊｃ（Ｌ）＝Ｄａｔａｊ＋１（Ｌ） ＯＲ Ｄａｔａｊ−１（Ｌ） …（４）
（３）式は、隣接する書込ビット線のいずれかの電流ドライバにおいてＰチャネルＭＯＳトランジスタがＯＮしたとき、当該書込ビット線の電流ドライバにおけるＰチャネルのキャンセルドライバをＯＮさせることを示す。（２）式は、隣接する書込ビット線のいずれかの電流ドライバにおいてＮチャネルＭＯＳトランジスタがＯＮしたとき、当該書込ビット線の電流ドライバにおけるＮチャネルのキャンセルドライバをＯＮさせることを示す。
【０１６１】
信号出力回路６２Ｂは、電源電圧Ｖｃｃ１および接地電圧ＧＮＤを受け、φ１信号およびφ２信号を生成してそれぞれ共通線ＰＬ１，ＰＬ２へ出力する。ここで、φ１，φ２信号は、上述したφ信号に相当する。すなわち、実施の形態５における信号出力回路６２Ａは、φ２信号をφ１信号と逆相で出力したのに対し、信号出力回路６２Ｂは、φ２信号をφ１信号と同相で出力する。
【０１６２】
図１９は、図１８に示したデータ書込ドライバの動作を説明する動作波形図である。なお、図１９においても、これまでに説明した動作波形と同様に、時刻Ｔ１〜Ｔ３において、書込ビット線ＷＢＬ１に接続される選択メモリセルにデータ“１”である書込データＤｉｎ＃１の書込動作が行なわれ、時刻Ｔ４〜Ｔ６において、書込ビット線ＷＢＬ１に接続される選択メモリセルにデータ“０”である書込データＤｉｎ＃２の書込動作が行なわれるものとする。
【０１６３】
図１９を参照して、時刻Ｔ１において、クロック信号ＣＬＫが立下がると、これまでの動作波形図と同様に、ＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＦＦ，ＯＮする。また、上述した（３），（４）式に基づいて、書込制御信号Ｄａｔａ２ｃ（Ｈ），Ｄａｔａ２ｃ（Ｌ）は、いずれもＨレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ１５６およびＮチャネルＭＯＳトランジスタ１５７がそれぞれＯＦＦ，ＯＮする。
【０１６４】
また、信号出力回路６２Ｂは、φ１，φ２信号をいずれもＬレベルで出力する。このとき、書込ビット線ＷＢＬ１の両端は、いずれも接地電圧ＧＮＤであり、書込ビット線ＷＢＬ１にデータ書込電流は流れない。一方、書込ビット線ＷＢＬ２の両端も、いずれも接地電圧ＧＮＤであり、書込ビット線ＷＢＬ２にもキャンセル電流は流れない。
【０１６５】
時刻Ｔ２において、信号出力回路６２Ｂがφ１，φ２信号をＨレベルに反転すると、書込ビット線ＷＢＬ１において、共通線ＰＬ１における電源電圧Ｖｃｃ１と電流ドライバ１５０が受ける接地電圧ＧＮＤとの電位差に基づいて、共通線ＰＬ１から電流ドライバ１５０へ向かう方向にデータ書込電流Ｉｗ（１）が流れる。また、書込ビット線ＷＢＬ２においては、共通線ＰＬ２における電源電圧Ｖｃｃ１と電流ドライバ１５５が受ける接地電圧ＧＮＤとの電位差に基づいて、共通線ＰＬ２から電流ドライバ１５５へ向かう方向にキャンセル電流Ｉｗ（１）が流れる。
【０１６６】
次に、時刻Ｔ４において、クロック信号ＣＬＫが立下がると、これまでの動作波形図と同様に、ＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＮ，ＯＦＦする。また、上述した（３），（４）式に基づいて、書込制御信号Ｄａｔａ２ｃ（Ｈ），Ｄａｔａ２ｃ（Ｌ）は、いずれもＬレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ１５６およびＮチャネルＭＯＳトランジスタ１５７がそれぞれＯＮ，ＯＦＦする。
【０１６７】
また、信号出力回路６２Ｂは、φ１，φ２信号をいずれもＬレベルで出力する。したがって、書込ビット線ＷＢＬ１において、電流ドライバ１５０が受ける電源電圧Ｖｃｃ１と共通線ＰＬ１における接地電圧ＧＮＤとの電位差に基づいて、電流ドライバ１５０から共通線ＰＬ１へ向かう方向にデータ書込電流Ｉｗ（０）が流れる。一方、書込ビット線ＷＢＬ２においては、電流ドライバ１５５が受ける電源電圧Ｖｃｃ１と共通線ＰＬ２における接地電圧ＧＮＤとの電位差に基づいて、電流ドライバ１５５から共通線ＰＬ２へ向かう方向にキャンセル電流Ｉｗ（０）が流れる。
【０１６８】
時刻Ｔ５において、信号出力回路６２Ｂがφ１，φ２信号をＨレベルに反転すると、書込ビット線ＷＢＬ１の両端は、いずれも電源電圧Ｖｃｃ１となり、書込ビット線ＷＢＬ１におけるデータ書込電流Ｉｗ（０）は０となる。また、書込ビット線ＷＢＬ２の両端も、いずれも電源電圧Ｖｃｃ１となり、書込ビット線ＷＢＬ２におけるキャンセル電流Ｉｗ（０）も０となる。
【０１６９】
以上のように、この実施の形態５の変形例によるＭＲＡＭによれば、電流ドライバのレイアウト効率が向上するほか、信号出力回路６２Ｂが出力するφ１，φ２信号が同相であるので、信号の制御も容易となる。
【０１７０】
なお、特に図示しないが、実施の形態５において、実施の形態１における変形例３〜５と同様の変形例を構成することができる。
【０１７１】
［実施の形態６］
実施の形態６では、実施の形態１におけるデータ書込ドライバの構成において、隣接するビット線において発生したデータ書込磁界の影響をキャンセルする回路が備えられる。
【０１７２】
図２０は、実施の形態６によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。なお、図２０でも、第１および第２列目の書込ビット線ＷＢＬ１，ＷＢＬ２に対応する部分のみが示されており、以下では、図に示された範囲内でその説明を行なう。
【０１７３】
図２０を参照して、このデータ書込ドライバは、実施の形態１におけるデータ書込ドライバの構成において、電流ドライバ５０，５５に代えてそれぞれ電流ドライバ１５０，１５５を備える。そして、この実施の形態６では、電流ドライバ１５０，１５５は、いずれも電源電圧Ｖｃｃ２および接地電圧ＧＮＤを受ける。なお、電流ドライバ１５０，１５５の構成については、既に説明したので、その説明は繰返さない。
【０１７４】
実施の形態６においては、キャンセルドライバがゲートに受ける書込制御信号Ｄａｔａｊｃ（Ｈ），Ｄａｔａｊｃ（Ｌ）は、上述した式（１），（２）によって生成される。
【０１７５】
図２１は、図２０に示したデータ書込ドライバの動作を説明する動作波形図である。なお、図２１においても、これまでに説明した動作波形と同様に、時刻Ｔ１〜Ｔ２において、書込ビット線ＷＢＬ１に接続される選択メモリセルにデータ“１”である書込データＤｉｎ＃１の書込動作が行なわれ、時刻Ｔ３〜Ｔ４において、書込ビット線ＷＢＬ１に接続される選択メモリセルにデータ“０”である書込データＤｉｎ＃２の書込動作が行なわれるものとする。
【０１７６】
図２１を参照して、時刻Ｔ１において、クロック信号ＣＬＫが立下がると、列選択信号ＣＳＬおよび書込データＤｉｎ＃１に応じて書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）がいずれもＨレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＦＦ，ＯＮする。そうすると、書込ビット線ＷＢＬ１において、共通線ＰＬにおける電源電圧Ｖｃｃ１と電流ドライバ１５０が受ける接地電圧ＧＮＤとの電位差に基づいて、共通線ＰＬから電流ドライバ１５０へ向かう方向にデータ書込電流Ｉｗ（１）が流れる。
【０１７７】
一方、上述した（１），（２）式に基づいて、書込制御信号Ｄａｔａ２ｃ（Ｈ），Ｄａｔａ２ｃ（Ｌ）は、いずれもＬレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ１５６およびＮチャネルＭＯＳトランジスタ１５７がそれぞれＯＮ，ＯＦＦする。そうすると、書込ビット線ＷＢＬ２において、電流ドライバ１５５が受ける電源電圧Ｖｃｃ２と共通線ＰＬにおける電源電圧Ｖｃｃ１との電圧差に基づいて、電流ドライバ１５５から共通線ＰＬへ向かう方向にキャンセル電流Ｉｗ（０）が流れる。
【０１７８】
時刻Ｔ３においては、クロック信号ＣＬＫが立下がると、列選択信号ＣＳＬおよび書込データＤｉｎ＃２に応じて書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）がいずれもＬレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＮ，ＯＦＦする。そうすると、書込ビット線ＷＢＬ１において、電流ドライバ１５０が受ける電源電圧Ｖｃｃ２と共通線ＰＬにおける電源電圧Ｖｃｃ１との電位差に基づいて、電流ドライバ１５０から共通線ＰＬへ向かう方向にデータ書込電流Ｉｗ（０）が流れる。
【０１７９】
一方、上述した（１），（２）式に基づいて、書込制御信号Ｄａｔａ２ｃ（Ｈ），Ｄａｔａ２ｃ（Ｌ）は、いずれもＨレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ１５６およびＮチャネルＭＯＳトランジスタ１５７がそれぞれＯＦＦ，ＯＮする。そうすると、書込ビット線ＷＢＬ２において、共通線ＰＬにおける電源電圧Ｖｃｃ１と電流ドライバ１５５が受ける接地電圧ＧＮＤとの電圧差に基づいて、共通線ＰＬから電流ドライバ１５５へ向かう方向にキャンセル電流Ｉｗ（１）が流れる。
【０１８０】
以上のように、この実施の形態６によるＭＲＡＭによっても、実施の形態１と同様の効果を得ることができる。そして、隣接する書込ビット線から受けるデータ書込磁界の影響が打消されることによって、データ書込動作時の動作マージンが向上する。
【０１８１】
［実施の形態６の変形例］
実施の形態６の変形例では、実施の形態６に対して書込ビット線ごとに電流ドライバが左右交互に配置される。
【０１８２】
図２２は、実施の形態６の変形例によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。なお、図２２では、第１列目〜第３列目の書込ビット線ＷＢＬ１〜ＷＢＬ３に対応する部分のみが示されており、以下では、図に示された範囲内でその説明を行なう。
【０１８３】
図２２を参照して、書込ビット線ＷＢＬ１〜ＷＢＬ３、それらにそれぞれ対応する電流ドライバ１５０，１５５，１６０、および共通線ＰＬ１，ＰＬ２の構成および配置は、実施の形態５の変形例について図１８に示した構成と同じである。ここで、各電流ドライバ１５０，１５５，１６０は、電源電圧Ｖｃｃ２および接地電圧ＧＮＤを受ける。そして、共通線ＰＬ１，ＰＬ２には、電源電圧Ｖｃｃ１が印加される。なお、電流ドライバ１５０，１５５，１６０の構成については、既に説明したので、その説明は繰返さない。
【０１８４】
実施の形態６の変形例においては、キャンセルドライバがゲートに受ける書込制御信号Ｄａｔａｊｃ（Ｈ），Ｄａｔａｊｃ（Ｌ）は、上述した式（３），（４）によって生成される。
【０１８５】
図２３は、図２２に示したデータ書込ドライバの動作を説明する動作波形図である。なお、図２３においても、これまでに説明した動作波形と同様に、時刻Ｔ１〜Ｔ２において、書込ビット線ＷＢＬ１に接続される選択メモリセルにデータ“１”である書込データＤｉｎ＃１の書込動作が行なわれ、時刻Ｔ３〜Ｔ４において、書込ビット線ＷＢＬ１に接続される選択メモリセルにデータ“０”である書込データＤｉｎ＃２の書込動作が行なわれるものとする。
【０１８６】
図２３を参照して、時刻Ｔ１において、クロック信号ＣＬＫが立下がると、列選択信号ＣＳＬおよび書込データＤｉｎ＃１に応じて書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）がいずれもＨレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＦＦ，ＯＮする。そうすると、書込ビット線ＷＢＬ１において、共通線ＰＬ１における電源電圧Ｖｃｃ１と電流ドライバ１５０が受ける接地電圧ＧＮＤとの電位差に基づいて、共通線ＰＬ１から電流ドライバ１５０へ向かう方向にデータ書込電流Ｉｗ（１）が流れる。
【０１８７】
一方、上述した（３），（４）式に基づいて、書込制御信号Ｄａｔａ２ｃ（Ｈ），Ｄａｔａ２ｃ（Ｌ）は、いずれもＨレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ１５６およびＮチャネルＭＯＳトランジスタ１５７がそれぞれＯＦＦ，ＯＮする。そうすると、書込ビット線ＷＢＬ２において、共通線ＰＬ２における電源電圧Ｖｃｃ１と電流ドライバ１５５が受ける接地電圧ＧＮＤとの電圧差に基づいて、共通線ＰＬ２から電流ドライバ１５５へ向かう方向にキャンセル電流Ｉｗ（１）が流れる。
【０１８８】
時刻Ｔ３においては、クロック信号ＣＬＫが立下がると、列選択信号ＣＳＬおよび書込データＤｉｎ＃１に応じて書込制御信号Ｄａｔａ１（Ｈ），Ｄａｔａ１（Ｌ）がいずれもＬレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５２がそれぞれＯＮ，ＯＦＦする。そうすると、書込ビット線ＷＢＬ１において、電流ドライバ１５０が受ける電源電圧Ｖｃｃ２と共通線ＰＬ１における電源電圧Ｖｃｃ１との電位差に基づいて、電流ドライバ１５０から共通線ＰＬ１へ向かう方向にデータ書込電流Ｉｗ（０）が流れる。
【０１８９】
一方、上述した（３），（４）式に基づいて、書込制御信号Ｄａｔａ２ｃ（Ｈ），Ｄａｔａ２ｃ（Ｌ）は、いずれもＬレベルとなり、これに応じてＰチャネルＭＯＳトランジスタ１５６およびＮチャネルＭＯＳトランジスタ１５７がそれぞれＯＮ，ＯＦＦする。そうすると、書込ビット線ＷＢＬ２において、電流ドライバ１５５が受ける電源電圧Ｖｃｃ２と共通線ＰＬ２における電源電圧Ｖｃｃ１との電圧差に基づいて、電流ドライバ１５５から共通線ＰＬ２へ向かう方向にキャンセル電流Ｉｗ（０）が流れる。
【０１９０】
以上のように、この実施の形態６の変形例によるＭＲＡＭによれば、実施の形態６と同様の効果が得られ、さらに、電流ドライバのレイアウト効率が向上する。
【０１９１】
なお、特に図示しないが、実施の形態６において、実施の形態１における変形例２〜５と同様の変形例を構成することができる。
【０１９２】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１９３】
【発明の効果】
この発明によれば、電流ドライバをデータ書込線の片側のみに配置し、データ書込線の他端には所定の電圧が印加される共通線を接続するようにしたので、電流ドライバの占有面積が縮小される。したがって、半導体記憶装置を小型化することができる。
【０１９４】
また、この発明によれば、データ書込電流の電流経路に介在するドライバトランジスタの数を１つのみとしたので、電流経路の抵抗が小さく、電源電圧を低電圧化することができる。したがって、半導体記憶装置の消費電力を低減することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＭＲＡＭの全体構成を示す回路図である。
【図２】ＭＴＪメモリセルの構成およびＭＴＪメモリセルへのデータ書込動作を説明する概念図である。
【図３】ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図４】図１に示すＭＲＡＭのデータ書込ドライバに関する部分を抽出した回路図である。
【図５】実施の形態１によるＭＲＡＭのデータ書込動作を説明する動作波形図である。
【図６】実施の形態１の変形例１によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図７】実施の形態１の変形例２によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図８】図７に示す内部降圧回路の構成を示す回路図である。
【図９】実施の形態１の変形例３によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図１０】実施の形態１の変形例４によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図１１】実施の形態１の変形例５によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図１２】実施の形態２によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図１３】図１２に示すデータ書込ドライバの動作を説明する動作波形図である。
【図１４】実施の形態３によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図１５】実施の形態４によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図１６】実施の形態５によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図１７】図１６に示すデータ書込ドライバの動作を説明する動作波形図である。
【図１８】実施の形態５の変形例によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図１９】図１８に示すデータ書込ドライバの動作を説明する動作波形図である。
【図２０】実施の形態６によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図２１】図２０に示すデータ書込ドライバの動作を説明する動作波形図である。
【図２２】実施の形態６の変形例によるＭＲＡＭのデータ書込ドライバの構成を示す回路図である。
【図２３】図２２に示すデータ書込ドライバの動作を説明する動作波形図である。
【符号の説明】
１ ＭＲＡＭ、１０ メモリアレイ、２０ 行デコーダ、２５ ディジット線ドライバ、３０ 列デコーダ、４０ 書込制御回路、５０，５０Ａ，５５，１５０，１５５，１６０，５０１，５１１，５５１，５６１ 電流ドライバ、６０ 内部降圧回路、６２，６２Ａ，６２Ｂ 信号出力回路、７０，７０Ａ 列選択ゲート、８０ センスアンプ、９０ プリチャージ／イコライズ回路、６０２，６０４ コンパレータ、ＡＴＲ アクセストランジスタ、ＢＬ１，ＢＬ２ ビット線、ＤＢ，／ＤＢ データバス、ＤＤＬ１，ＤＤＬ２ ダミーディジット線、ＤＬ１，ＤＬ２ ディジット線、ＤＭＣ ダミーＭＴＪメモリセル、ＤＲＷＬ１，ＤＲＷＬ２ ダミー読出ワード線、ＦＬ 固定磁化層、ＭＣ ＭＴＪメモリセル、ＰＬ，ＰＬ１，ＰＬ２ 共通線、ＲＢＬ１，ＲＢＬ２ 読出ビット線、ＲＷＬ１，ＲＷＬ２ 読出ワード線、ＴＢ トンネルバリア、ＴＭＲ トンネル磁気抵抗素子、ＶＬ 自由磁化層、ＷＢＬ１，ＷＢＬ２，ＷＢＬ３ 書込ビット線。
Claims (18)
- 行列状に配置される複数のメモリセルと、
前記複数のメモリセルの行または列に対応して設けられる複数のデータ書込線と、
第１の電源電位の電圧および前記第１の電源電位よりも低い第２の電源電位の電圧を受け、各々が対応するデータ書込線の一端に接続される複数の電流ドライバと、
前記第１の電源電位よりも低く前記第２の電源電位よりも高い第３の電源電位の電圧を受け、前記複数のデータ書込線の各々の他端に接続される共通線とを備え、
前記複数の電流ドライバの各々は、
書込データが第１の論理レベルのとき、前記第１の電源電位と前記共通線に印加された前記第３の電源電位との電位差に基づいて、当該電流ドライバから前記共通線へ向かう方向に前記対応するデータ書込線にデータ書込電流を流す第１のトランジスタと、
前記書込データが前記第１の論理レベルに相補な第２の論理レベルのとき、前記共通線に印加された前記第３の電源電位と前記第２の電源電位との電位差に基づいて、前記共通線から当該電流ドライバへ向かう方向に前記対応するデータ書込線に前記データ書込電流を流す第２のトランジスタとを含む、半導体記憶装置。 - 前記第１から第３の電源電位の電圧は、外部から供給される、請求項１に記載の半導体記憶装置。
- 前記第１から第３の電源電位の電圧は、それぞれＩ／Ｏ用電源電圧、接地電圧、および論理回路用電源電圧である、請求項２に記載の半導体記憶装置。
- 前記第１および第２の電源電位の電圧を外部から受け、前記第１の電源電位の電圧を降圧して前記第３の電源電位の電圧を発生する内部降圧回路をさらに備える、請求項１に記載の半導体記憶装置。
- 前記複数の電流ドライバの各々は、前記対応するデータ書込線において、隣接するデータ書込線に接続される電流ドライバと反対側の端部に接続される、請求項１から請求項４のいずれか１項に記載の半導体記憶装置。
- 前記複数の電流ドライバの各々は、隣接するデータ書込線に前記データ書込電流が流されるとき、前記データ書込電流と反対方向の所定の電流を前記対応するデータ書込線に流す、請求項１から請求項５のいずれか１項に記載の半導体記憶装置。
- 前記複数の電流ドライバの各々は、
前記第１の電源電位と前記共通線に印加された前記第３の電源電位との電位差に基づいて、当該電流ドライバから前記共通線へ向かう方向に前記対応するデータ書込線に前記所定の電流を流す第３のトランジスタと、
前記共通線に印加された前記第３の電源電位と前記第２の電源電位との電位差に基づいて、前記共通線から当該電流ドライバへ向かう方向に前記対応するデータ書込線に前記所定の電流を流す第４のトランジスタとをさらに含む、請求項６に記載の半導体記憶装置。 - 行列状に配置される複数のメモリセルと、
前記複数のメモリセルの行または列に対応して設けられる複数のデータ書込線と、
第１の電源電位の電圧および前記第１の電源電位よりも低い第２の電源電位の電圧を受け、各々が対応するデータ書込線の一端に接続される複数の電流ドライバと、
前記複数のデータ書込線の各々の他端に接続される共通線と、
前記第１および第２の電源電位の電圧を受け、前記第１および第２の電源電位によってそれぞれ示される第１の論理レベルおよび前記第１の論理レベルに相補な第２の論理レベルからなる信号を前記共通線へ出力する信号出力回路とを備え、
前記複数の電流ドライバの各々は、
書込データが第１の値である場合に前記信号が前記第２の論理レベルの時、当該電流ドライバが受ける前記第１の電源電位と前記共通線における前記第２の電源電位との電位差に基づいて、当該電流ドライバから前記共通線へ向かう方向に前記対応するデータ書込線にデータ書込電流を流す第１のトランジスタと、
前記書込データが前記第１の値に相補な第２の値である場合に前記信号が前記第１の論理レベルの時、前記共通線における前記第１の電源電位と当該電流ドライバが受ける前記第２の電源電位との電位差に基づいて、前記共通線から当該電流ドライバへ向かう方向に前記対応するデータ書込線に前記データ書込電流を流す第２のトランジスタとを含む、半導体記憶装置。 - 前記信号出力回路は、前記第１および第２のトランジスタのいずれかがオンしているとき、第１の期間において前記信号を前記第１の論理レベルとし、前記第１の期間以外の第２の期間において前記信号を前記第２の論理レベルとする、請求項８に記載の半導体記憶装置。
- 前記共通線は、第１および第２の信号線を含み、
前記複数のデータ書込線は、前記第１および第２の信号線と交互に接続され、
前記信号出力回路は、前記第１および第２のトランジスタのいずれかがオンしているとき、前記信号および前記信号に相補なもう１つの信号をそれぞれ前記第１および第２の信号線へ出力し、
前記複数の電流ドライバの各々は、隣接するデータ書込線に前記データ書込電流が流されるとき、前記データ書込電流と反対方向の所定の電流を前記対応するデータ書込線に流す、請求項８または請求項９に記載の半導体記憶装置。 - 前記複数の電流ドライバの各々は、前記対応するデータ書込線において、隣接するデータ書込線に接続される電流ドライバと反対側の端部に接続され、
前記共通線は、前記複数のデータ書込線の両側にそれぞれ設けられる第１および第２の信号線を含み、
前記複数のデータ書込線は、前記第１および第２の信号線と交互に接続され、
前記信号出力回路は、前記第１および第２のトランジスタのいずれかがオンしているとき、前記信号および前記信号と同相のもう１つの信号をそれぞれ前記第１および第２の信号線へ出力し、
前記複数の電流ドライバの各々は、隣接するデータ書込線に前記データ書込電流が流されるとき、前記データ書込電流と反対方向の所定の電流を前記対応するデータ書込線に流す、請求項８または請求項９に記載の半導体記憶装置。 - 前記複数の電流ドライバの各々は、
当該電流ドライバが受ける前記第１の電源電位と前記対応するデータ書込線が接続される前記第１または第２の信号線における前記第２の電源電位との電位差に基づいて、当該電流ドライバから前記対応するデータ書込線が接続される前記第１または第２の信号線へ向かう方向に前記対応するデータ書込線に前記所定の電流を流す第３のトランジスタと、
前記対応するデータ書込線が接続される前記第１または第２の信号線における前記第１の電源電位と当該電流ドライバが受ける前記第２の電源電位との電位差に基づいて、前記対応するデータ書込線が接続される前記第１または第２の信号線から当該電流ドライバへ向かう方向に前記対応するデータ書込線に前記所定の電流を流す第４のトランジスタとをさらに含む、請求項１０または請求項１１に記載の半導体記憶装置。 - 前記複数のメモリセルは、複数のブロックに分割され、
前記共通線は、隣接するブロックによって共用される、請求項１から請求項４、請求項８および請求項９のいずれか１項に記載の半導体記憶装置。 - 前記複数のメモリセルの各々は、記憶データに応じた方向に磁化される磁性体層を有し、データ書込時、当該メモリセルが接続されるデータ書込線に流される電流の方向に応じて決定される前記磁性体層の磁化方向によって書込データを記憶する、請求項１から請求項１３のいずれか１項に記載の半導体記憶装置。
- 前記複数のメモリセルの列に対応して設けられ、読出データが読出される複数の読出ビット線をさらに備え、
前記複数のデータ書込線は、前記複数のメモリセルの列に対応して設けられ、かつ、前記磁性体層を磁化する磁界を発生させる前記データ書込電流が流される複数の書込ビット線である、請求項１４に記載の半導体記憶装置。 - 前記複数のデータ書込線に対応して設けられ、各々が対応するデータ書込線と前記共通線との間に設けられる複数の列選択ゲートをさらに備え、
前記複数のデータ書込線は、前記複数のメモリセルの列に対応して設けられ、かつ、前記磁性体層を磁化する磁界を発生させる前記データ書込電流が流される複数のビット線であり、
前記複数の列選択ゲートの各々は、データ読出時、前記対応するビット線を前記共通線から電気的に切離す、請求項１４に記載の半導体記憶装置。 - 前記複数のメモリセルの列に対応して設けられ、データ書込時、所定の方向に所定の電流が流される複数の書込ビット線と、
前記複数のメモリセルの列に対応して設けられ、データ読出時、読出データが読出される複数の読出ビット線とをさらに備え、
前記複数のデータ書込線は、前記複数のメモリセルの行に対応して設けられ、かつ、前記磁性体層を磁化する磁界を発生させる前記データ書込電流が流される複数の書込ディジット線である、請求項１４に記載の半導体記憶装置。 - 前記複数のメモリセルの列に対応して設けられ、データ書込時、所定の方向に所定の電流が流され、データ読出時、読出データが読出される複数のビット線と、
前記複数のビット線に対応して設けられ、各々が対応するビット線と前記データが読出されるデータバスとの間に設けられる複数の列選択ゲートとをさらに備え、
前記複数のデータ書込線は、前記複数のメモリセルの行に対応して設けられ、かつ、前記磁性体層を磁化する磁界を発生させる前記データ書込電流が流される複数の書込ディジット線であり、
前記複数の列選択ゲートの各々は、データ書込時、前記対応するビット線を前記データバスから電気的に切離し、データ読出時、前記対応するビット線を前記データバスと電気的に接続する、請求項１４に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003193762A JP4290494B2 (ja) | 2003-07-08 | 2003-07-08 | 半導体記憶装置 |
| US10/885,706 US7085174B2 (en) | 2003-07-08 | 2004-07-08 | Semiconductor memory device with current driver providing bi-directional current to data write line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003193762A JP4290494B2 (ja) | 2003-07-08 | 2003-07-08 | 半導体記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2005032304A true JP2005032304A (ja) | 2005-02-03 |
| JP2005032304A5 JP2005032304A5 (ja) | 2006-06-22 |
| JP4290494B2 JP4290494B2 (ja) | 2009-07-08 |
Family
ID=33562482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003193762A Expired - Fee Related JP4290494B2 (ja) | 2003-07-08 | 2003-07-08 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7085174B2 (ja) |
| JP (1) | JP4290494B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007193931A (ja) * | 2006-01-20 | 2007-08-02 | Ind Technol Res Inst | 高帯域幅磁気抵抗ランダムアクセスメモリデバイスとその操作方法 |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040064195A1 (en) * | 2002-07-15 | 2004-04-01 | Hugh Herr | Variable-mechanical-impedance artificial legs |
| US8075633B2 (en) | 2003-09-25 | 2011-12-13 | Massachusetts Institute Of Technology | Active ankle foot orthosis |
| JP4553620B2 (ja) * | 2004-04-06 | 2010-09-29 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| US7777607B2 (en) * | 2004-10-12 | 2010-08-17 | Allegro Microsystems, Inc. | Resistor having a predetermined temperature coefficient |
| US8500823B2 (en) | 2005-03-31 | 2013-08-06 | Massachusetts Institute Of Technology | Powered artificial knee with agonist-antagonist actuation |
| US20070162152A1 (en) * | 2005-03-31 | 2007-07-12 | Massachusetts Institute Of Technology | Artificial joints using agonist-antagonist actuators |
| US20060249315A1 (en) | 2005-03-31 | 2006-11-09 | Massachusetts Institute Of Technology | Artificial human limbs and joints employing actuators, springs, and variable-damper elements |
| US20070123997A1 (en) * | 2005-03-31 | 2007-05-31 | Massachusetts Institute Of Technology | Exoskeletons for running and walking |
| US11278433B2 (en) | 2005-03-31 | 2022-03-22 | Massachusetts Institute Of Technology | Powered ankle-foot prosthesis |
| US8864846B2 (en) | 2005-03-31 | 2014-10-21 | Massachusetts Institute Of Technology | Model-based neuromechanical controller for a robotic leg |
| US10307272B2 (en) | 2005-03-31 | 2019-06-04 | Massachusetts Institute Of Technology | Method for using a model-based controller for a robotic leg |
| US20070043449A1 (en) | 2005-03-31 | 2007-02-22 | Massachusetts Institute Of Technology | Artificial ankle-foot system with spring, variable-damping, and series-elastic actuator components |
| US8512415B2 (en) | 2005-03-31 | 2013-08-20 | Massachusetts Institute Of Technology | Powered ankle-foot prothesis |
| US7376006B2 (en) * | 2005-05-13 | 2008-05-20 | International Business Machines Corporation | Enhanced programming performance in a nonvolatile memory device having a bipolar programmable storage element |
| JP2007080344A (ja) * | 2005-09-13 | 2007-03-29 | Toshiba Corp | 半導体記憶装置 |
| JP5076361B2 (ja) * | 2006-05-18 | 2012-11-21 | 株式会社日立製作所 | 半導体装置 |
| US7865797B2 (en) * | 2006-11-16 | 2011-01-04 | Freescale Semiconductor, Inc. | Memory device with adjustable read reference based on ECC and method thereof |
| US7564716B2 (en) * | 2006-11-16 | 2009-07-21 | Freescale Semiconductor, Inc. | Memory device with retained indicator of read reference level |
| US7719899B2 (en) * | 2007-02-13 | 2010-05-18 | Micron Technology, Inc. | Circuits, systems and methods for driving high and low voltages on bit lines in non-volatile memory |
| US7795862B2 (en) * | 2007-10-22 | 2010-09-14 | Allegro Microsystems, Inc. | Matching of GMR sensors in a bridge |
| US20110082566A1 (en) * | 2008-09-04 | 2011-04-07 | Herr Hugh M | Implementing a stand-up sequence using a lower-extremity prosthesis or orthosis |
| WO2010027968A2 (en) | 2008-09-04 | 2010-03-11 | Iwalk, Inc. | Hybrid terrain-adaptive lower-extremity systems |
| US9549827B2 (en) | 2009-04-13 | 2017-01-24 | U.S. Department Of Veterans Affairs | Ankle-foot prosthesis for automatic adaptation to sloped walking surfaces |
| KR20110109125A (ko) * | 2010-03-30 | 2011-10-06 | 주식회사 하이닉스반도체 | 반도체메모리칩 및 집적회로 |
| EP2555716A2 (en) | 2010-04-05 | 2013-02-13 | Iwalk, Inc. | Controlling torque in a prosthesis or orthosis |
| WO2013067407A1 (en) | 2011-11-02 | 2013-05-10 | Iwalk, Inc. | Biomimetic transfemoral prosthesis |
| US8929132B2 (en) | 2011-11-17 | 2015-01-06 | Everspin Technologies, Inc. | Write driver circuit and method for writing to a spin-torque MRAM |
| US9032635B2 (en) | 2011-12-15 | 2015-05-19 | Massachusetts Institute Of Technology | Physiological measurement device or wearable device interface simulator and method of use |
| US9221177B2 (en) | 2012-04-18 | 2015-12-29 | Massachusetts Institute Of Technology | Neuromuscular model-based sensing and control paradigm for a robotic leg |
| WO2013188510A2 (en) | 2012-06-12 | 2013-12-19 | Iwalk, Inc. | Prosthetic, orthotic or exoskeleton device |
| US9208880B2 (en) | 2013-01-14 | 2015-12-08 | Zeno Semiconductor, Inc. | Content addressable memory device having electrically floating body transistor |
| US11187764B2 (en) | 2020-03-20 | 2021-11-30 | Allegro Microsystems, Llc | Layout of magnetoresistance element |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002008368A (ja) * | 2000-05-03 | 2002-01-11 | Hewlett Packard Co <Hp> | 大型ｍｒａｍアレイ用の書き込み回路 |
| JP2002203388A (ja) * | 2000-10-31 | 2002-07-19 | Infineon Technologies Ag | Ｍｒａｍ装置における、望ましくないプログラミングを阻止する方法 |
| JP2003142753A (ja) * | 2000-09-27 | 2003-05-16 | Canon Inc | 磁性膜の磁化反転方法、磁気抵抗効果膜及びそれを用いた磁気メモリ |
| JP2003173672A (ja) * | 2001-12-03 | 2003-06-20 | Hewlett Packard Co <Hp> | メモリアレイ内の温度変動に対する書込み電流による補償 |
| WO2003054887A1 (en) * | 2001-12-20 | 2003-07-03 | Micron Technology Inc. | A programmable conductor random access memory and a method for writing thereto |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10032272C2 (de) | 2000-07-03 | 2002-08-29 | Infineon Technologies Ag | Strom-Treiberanordnung für MRAM |
| JP3920564B2 (ja) * | 2000-12-25 | 2007-05-30 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
| JP2002270790A (ja) * | 2000-12-27 | 2002-09-20 | Toshiba Corp | 半導体記憶装置 |
| JP2004110961A (ja) * | 2002-09-19 | 2004-04-08 | Renesas Technology Corp | 電流駆動回路および半導体記憶装置 |
-
2003
- 2003-07-08 JP JP2003193762A patent/JP4290494B2/ja not_active Expired - Fee Related
-
2004
- 2004-07-08 US US10/885,706 patent/US7085174B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002008368A (ja) * | 2000-05-03 | 2002-01-11 | Hewlett Packard Co <Hp> | 大型ｍｒａｍアレイ用の書き込み回路 |
| JP2003142753A (ja) * | 2000-09-27 | 2003-05-16 | Canon Inc | 磁性膜の磁化反転方法、磁気抵抗効果膜及びそれを用いた磁気メモリ |
| JP2002203388A (ja) * | 2000-10-31 | 2002-07-19 | Infineon Technologies Ag | Ｍｒａｍ装置における、望ましくないプログラミングを阻止する方法 |
| JP2003173672A (ja) * | 2001-12-03 | 2003-06-20 | Hewlett Packard Co <Hp> | メモリアレイ内の温度変動に対する書込み電流による補償 |
| WO2003054887A1 (en) * | 2001-12-20 | 2003-07-03 | Micron Technology Inc. | A programmable conductor random access memory and a method for writing thereto |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007193931A (ja) * | 2006-01-20 | 2007-08-02 | Ind Technol Res Inst | 高帯域幅磁気抵抗ランダムアクセスメモリデバイスとその操作方法 |
| JP4616242B2 (ja) * | 2006-01-20 | 2011-01-19 | 財団法人工業技術研究院 | 高帯域幅磁気抵抗ランダムアクセスメモリデバイスとその操作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7085174B2 (en) | 2006-08-01 |
| US20050007834A1 (en) | 2005-01-13 |
| JP4290494B2 (ja) | 2009-07-08 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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