JP2002203388A - Ｍｒａｍ装置における、望ましくないプログラミングを阻止する方法 - Google Patents
Ｍｒａｍ装置における、望ましくないプログラミングを阻止する方法Info
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Abstract
(57)【要約】
【課題】 散乱磁場による、選択メモリセルに隣接して
いるメモリセルのプログラミング不能を、確実に且つ簡
単に阻止できるような、ＭＲＡＭ装置における望ましく
ないプログラミングを阻止する方法を提供する。 【解決手段】 ビット線ＢＬ２を流れる電流ＩBL2 は、
ビット線ＢＬ３とワード線ＷＬ１との交差部にあるＭＴ
Ｊメモリセルｌ3 に散乱磁場を発生させる。そこで、本
発明では、この散乱磁場の影響を抑制するため、ビット
線ＢＬ３に適当な補償電流ＩBL3 を流し、この補償電流
ＩBL3 により発生する補償磁場によって、ＭＴＪメモリ
セルｌ3 における散乱磁場を打ち消すようになってい
る。
いるメモリセルのプログラミング不能を、確実に且つ簡
単に阻止できるような、ＭＲＡＭ装置における望ましく
ないプログラミングを阻止する方法を提供する。 【解決手段】 ビット線ＢＬ２を流れる電流ＩBL2 は、
ビット線ＢＬ３とワード線ＷＬ１との交差部にあるＭＴ
Ｊメモリセルｌ3 に散乱磁場を発生させる。そこで、本
発明では、この散乱磁場の影響を抑制するため、ビット
線ＢＬ３に適当な補償電流ＩBL3 を流し、この補償電流
ＩBL3 により発生する補償磁場によって、ＭＴＪメモリ
セルｌ3 における散乱磁場を打ち消すようになってい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルフィー
ルド内のメモリセルがワード線またはプログラミング線
とビット線との間の少なくとも１つの面内にあるＭＲＡ
Ｍ装置（ＭＲＡＭ構造；ＭＲＡＭ＝magnetoresistiver
Speicher磁気抵抗メモリ）における、望ましくないプロ
グラミングを阻止する方法であって、選択対象のメモリ
セルに属するワード線とビット線にプログラミング電流
を送り、プログラミング電流が、選択対象のメモリセル
に隣接している少なくとも１つのメモリセルにも、そこ
で散乱磁場として作用する磁場を発生させるようにした
前記方法に関するものである。
ルド内のメモリセルがワード線またはプログラミング線
とビット線との間の少なくとも１つの面内にあるＭＲＡ
Ｍ装置（ＭＲＡＭ構造；ＭＲＡＭ＝magnetoresistiver
Speicher磁気抵抗メモリ）における、望ましくないプロ
グラミングを阻止する方法であって、選択対象のメモリ
セルに属するワード線とビット線にプログラミング電流
を送り、プログラミング電流が、選択対象のメモリセル
に隣接している少なくとも１つのメモリセルにも、そこ
で散乱磁場として作用する磁場を発生させるようにした
前記方法に関するものである。
【０００２】
【従来の技術】図５は、ワード線ＷＬと、これに対して
垂直に延びているビット線ＢＬとの間にあって、その交
差部に配置されるいわゆるＭＴＪメモリセル（ＭＴＪ＝
Magnetic Tunnel Junctionまたはmagnetischer Tunnelu
ebergang）１を示す斜視図である。
垂直に延びているビット線ＢＬとの間にあって、その交
差部に配置されるいわゆるＭＴＪメモリセル（ＭＴＪ＝
Magnetic Tunnel Junctionまたはmagnetischer Tunnelu
ebergang）１を示す斜視図である。
【０００３】ＭＴＪメモリセルは、軟磁性層（自由な方
向に磁化される磁性層）ＷＭＬと、トンネルバリアー層
ＴＬと、硬磁性層（磁化方向の固定された磁性層）ＨＭ
Ｌとから成る多層系から構成されている。そして、硬磁
性層ＨＭＬ内での磁化方向に対し、軟磁性層ＷＭＬの磁
化方向を変化（または回転）させることにより、情報の
蓄積を行うものである。
向に磁化される磁性層）ＷＭＬと、トンネルバリアー層
ＴＬと、硬磁性層（磁化方向の固定された磁性層）ＨＭ
Ｌとから成る多層系から構成されている。そして、硬磁
性層ＨＭＬ内での磁化方向に対し、軟磁性層ＷＭＬの磁
化方向を変化（または回転）させることにより、情報の
蓄積を行うものである。
【０００４】また、軟磁性層ＷＭＬ内の磁化方向の変化
に必要な磁場は、ワード線ＷＬ内の電流ＩWLとビット線
ＢＬ内の電流ＩBLとによって発生させる。これらの磁場
は、ワード線ＷＬとビット線ＢＬとの交差部において重
畳する。すなわち、両磁性層ＷＭＬ・ＨＭＬ内での磁化
方向が等しいか、互いに平行であると、ＭＴＪメモリセ
ル１は、低抵抗ＲC を有する。これに対し、両磁性層Ｗ
ＭＬ・ＨＭＬ内での磁化方向が等しくないか、互いに反
平行（非平行）であると、ＭＴＪメモリセル１は高抵抗
ＲC となる（図６の等価回路を参照）。
に必要な磁場は、ワード線ＷＬ内の電流ＩWLとビット線
ＢＬ内の電流ＩBLとによって発生させる。これらの磁場
は、ワード線ＷＬとビット線ＢＬとの交差部において重
畳する。すなわち、両磁性層ＷＭＬ・ＨＭＬ内での磁化
方向が等しいか、互いに平行であると、ＭＴＪメモリセ
ル１は、低抵抗ＲC を有する。これに対し、両磁性層Ｗ
ＭＬ・ＨＭＬ内での磁化方向が等しくないか、互いに反
平行（非平行）であると、ＭＴＪメモリセル１は高抵抗
ＲC となる（図６の等価回路を参照）。
【０００５】なお、図５において、符号「ＲC 」の後ろ
に示した矢印↑または↓は、この抵抗変化を表してい
る。また、この抵抗変化は、情報の蓄積に利用される。
また、この構成では、電流ＩWL・ＩBLの少なくとも一方
の方向を切換えることができれば、軟磁性層ＷＭＬ内の
磁化方向を回転または変化させることが十分に可能であ
る。
に示した矢印↑または↓は、この抵抗変化を表してい
る。また、この抵抗変化は、情報の蓄積に利用される。
また、この構成では、電流ＩWL・ＩBLの少なくとも一方
の方向を切換えることができれば、軟磁性層ＷＭＬ内の
磁化方向を回転または変化させることが十分に可能であ
る。
【０００６】図６は、ビット線ＢＬと、これに対して垂
直に延びているワード線ＷＬとの間にある、抵抗ＲC と
してのＭＴＪメモリセル１を、概略的に示す説明図であ
り、図５に示したＭＴＪメモリセルの等価回路図であ
る。
直に延びているワード線ＷＬとの間にある、抵抗ＲC と
してのＭＴＪメモリセル１を、概略的に示す説明図であ
り、図５に示したＭＴＪメモリセルの等価回路図であ
る。
【０００７】図５・図６からすぐに見て取れるように、
ＭＲＡＭ装置（ＭＲＡＭ構造）では、それぞれ中間にＭ
ＴＪメモリセルを備えた複数の金属化系（Metallisieru
ngssysteme）を積層させれば、かなり高い記憶密度を得
ることができる。
ＭＲＡＭ装置（ＭＲＡＭ構造）では、それぞれ中間にＭ
ＴＪメモリセルを備えた複数の金属化系（Metallisieru
ngssysteme）を積層させれば、かなり高い記憶密度を得
ることができる。
【０００８】このような積層に対しては、３つの異なる
アレイバリエーションが可能である。これを図７ないし
図９に概略的に示した。図７に示したバリエーションで
は、個々のＭＴＪメモリセル（抵抗によって示してい
る）は、マトリックス（マトリックス構造）において、
ワード線ＷＬとビット線ＢＬとの間に、直接に位置して
いる。このようなＭＲＡＭ装置では、かなり寄生的な効
果が生じる。これは、選択されたメモリセルでは（黒塗
りした抵抗を参照）、選択されたワード線または選択さ
れたビット線と接続されているメモリセルによる散乱電
流の発生を回避できないからである。
アレイバリエーションが可能である。これを図７ないし
図９に概略的に示した。図７に示したバリエーションで
は、個々のＭＴＪメモリセル（抵抗によって示してい
る）は、マトリックス（マトリックス構造）において、
ワード線ＷＬとビット線ＢＬとの間に、直接に位置して
いる。このようなＭＲＡＭ装置では、かなり寄生的な効
果が生じる。これは、選択されたメモリセルでは（黒塗
りした抵抗を参照）、選択されたワード線または選択さ
れたビット線と接続されているメモリセルによる散乱電
流の発生を回避できないからである。
【０００９】図８・図９のアレイバリエーションの場合
は、それぞれダイオード（図８）またはトランジスタ
（図９）が、個々のＭＴＪメモリセルに対して直列に配
置されている。このアレイバリエーションは、かなりコ
スト高であり、特に図９のバリエーションにおいて顕著
である。これは、ビット線ＢＬに加えて、プログラミン
グ線ＰＲＬ，ゲート線ＧＬ，ソース線ＳＬを設ける必要
があるからである。
は、それぞれダイオード（図８）またはトランジスタ
（図９）が、個々のＭＴＪメモリセルに対して直列に配
置されている。このアレイバリエーションは、かなりコ
スト高であり、特に図９のバリエーションにおいて顕著
である。これは、ビット線ＢＬに加えて、プログラミン
グ線ＰＲＬ，ゲート線ＧＬ，ソース線ＳＬを設ける必要
があるからである。
【００１０】
【発明が解決しようとする課題】ところで、ＭＲＡＭ装
置におけるメモリセルフィールドを、図７ないし図９に
示したアレイバリエーションのいずれを用いて構築する
にしても、対応するビット線ＢＬとワード線ＷＬ（図９
のアレイバリエーションではプログラミング線ＰＲＬ）
とによってメモリセルをプログラミングする場合、選択
メモリセルのそれぞれに、電流ＩBLまたは（ワード線内
の）ＩWLを印加せねばならない。そして、その結果、こ
れらの電流から生じる磁場によって、両線の交差個所に
おいて、選択ＭＴＪメモリセルをプログラミングするこ
とができる。
置におけるメモリセルフィールドを、図７ないし図９に
示したアレイバリエーションのいずれを用いて構築する
にしても、対応するビット線ＢＬとワード線ＷＬ（図９
のアレイバリエーションではプログラミング線ＰＲＬ）
とによってメモリセルをプログラミングする場合、選択
メモリセルのそれぞれに、電流ＩBLまたは（ワード線内
の）ＩWLを印加せねばならない。そして、その結果、こ
れらの電流から生じる磁場によって、両線の交差個所に
おいて、選択ＭＴＪメモリセルをプログラミングするこ
とができる。
【００１１】図１０は、この過程を概略的に示すもので
あり、ワード線ＷＬ１とビット線ＢＬ１, ＢＬ２, ＢＬ
３との交差個所を示す説明図である。ここで、電流ＩWL
がワード線ＷＬ１を流れ、電流ＩBL2 がビット線ＢＬ２
を流れるとすると、たとえば電流ＩBL2 によって発生し
た磁場ＨBL2 の影響は、ビット線ＢＬ２とワード線ＷＬ
１との交差個所にあるＭＴＪメモリセルｌ2 だけに及ぶ
のではない。すなわち、この磁場ＨBL2 は、図１０に概
略的に示したように、ビット線ＢＬ１・ＢＬ３とワード
線ＷＬ１との間にある、ＭＴＪメモリセルｌ1 ・ｌ3 に
も作用する。
あり、ワード線ＷＬ１とビット線ＢＬ１, ＢＬ２, ＢＬ
３との交差個所を示す説明図である。ここで、電流ＩWL
がワード線ＷＬ１を流れ、電流ＩBL2 がビット線ＢＬ２
を流れるとすると、たとえば電流ＩBL2 によって発生し
た磁場ＨBL2 の影響は、ビット線ＢＬ２とワード線ＷＬ
１との交差個所にあるＭＴＪメモリセルｌ2 だけに及ぶ
のではない。すなわち、この磁場ＨBL2 は、図１０に概
略的に示したように、ビット線ＢＬ１・ＢＬ３とワード
線ＷＬ１との間にある、ＭＴＪメモリセルｌ1 ・ｌ3 に
も作用する。
【００１２】従って、ＭＲＡＭ装置においては、本来の
選択ＭＴＪメモリセルの横にある（近接する）ＭＴＪメ
モリセルが、選択されたワード線またはビット線内の電
流による散乱磁場により、適切にプログラミングされな
いことが十分に起こりうる。これは、プログラミング障
害またはプログラム撹乱と呼ばれる。
選択ＭＴＪメモリセルの横にある（近接する）ＭＴＪメ
モリセルが、選択されたワード線またはビット線内の電
流による散乱磁場により、適切にプログラミングされな
いことが十分に起こりうる。これは、プログラミング障
害またはプログラム撹乱と呼ばれる。
【００１３】これは特に、冒頭で述べた、多層系（多層
系のメモリセル）を形成しているＭＲＡＭ装置に言える
ことである。すなわち、複数レベルの導体軌道と、その
間にあるＭＴＪメモリセルとを備えた、一般的に望まし
い、目標とする高密度メモリアレイに対して特に言える
ことである。このようなメモリセルアレイでは、この種
のプログラミング障害またはプログラム撹乱は極めて望
ましくないものである。
系のメモリセル）を形成しているＭＲＡＭ装置に言える
ことである。すなわち、複数レベルの導体軌道と、その
間にあるＭＴＪメモリセルとを備えた、一般的に望まし
い、目標とする高密度メモリアレイに対して特に言える
ことである。このようなメモリセルアレイでは、この種
のプログラミング障害またはプログラム撹乱は極めて望
ましくないものである。
【００１４】本発明は、上記のような従来の問題点を解
決するために成されたものである。そして、その課題
（目的）は、ＭＲＡＭ装置における、望ましくないプロ
グラミングを阻止する方法において、散乱磁場による、
選択メモリセルに隣接しているメモリセルのプログラミ
ング不能を、確実に且つ簡単に阻止できる前記方法を提
供することである。
決するために成されたものである。そして、その課題
（目的）は、ＭＲＡＭ装置における、望ましくないプロ
グラミングを阻止する方法において、散乱磁場による、
選択メモリセルに隣接しているメモリセルのプログラミ
ング不能を、確実に且つ簡単に阻止できる前記方法を提
供することである。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の方法は、メモリセルフィールド内のメモ
リセルがワード線またはプログラミング線とビット線と
の間の少なくとも１つの面内にあるＭＲＡＭ装置におけ
る、望ましくないプログラミングを阻止する方法であっ
て、選択対象のメモリセルに属するワード線とビット線
とにプログラミング電流を送り、プログラミング電流
が、選択対象のメモリセルに隣接している少なくとも１
つのメモリセルにも、そこで散乱磁場として作用する磁
場を発生させるようにした前記方法において、ワード線
あるいはプログラミング線、またはビット線、または前
記隣接している少なくとも１つのメモリセルの別個の線
に、散乱磁場に反作用する補償磁場を提供する補償電流
を流す方法である。
めに、本発明の方法は、メモリセルフィールド内のメモ
リセルがワード線またはプログラミング線とビット線と
の間の少なくとも１つの面内にあるＭＲＡＭ装置におけ
る、望ましくないプログラミングを阻止する方法であっ
て、選択対象のメモリセルに属するワード線とビット線
とにプログラミング電流を送り、プログラミング電流
が、選択対象のメモリセルに隣接している少なくとも１
つのメモリセルにも、そこで散乱磁場として作用する磁
場を発生させるようにした前記方法において、ワード線
あるいはプログラミング線、またはビット線、または前
記隣接している少なくとも１つのメモリセルの別個の線
に、散乱磁場に反作用する補償磁場を提供する補償電流
を流す方法である。
【００１６】また、この方法では、補償電流を、選択対
象のビット線の次の次のビット線に印加するようにして
もよい。なお、この場合には、補償電流をプログラミン
グ電流よりも弱く設定することが好ましい。
象のビット線の次の次のビット線に印加するようにして
もよい。なお、この場合には、補償電流をプログラミン
グ電流よりも弱く設定することが好ましい。
【００１７】また、上記の補償電流を、多層系において
ワード線またはビット線に複数の面内で印加するように
してもよい。さらに、補償電流の強さを、自動調整回路
により制御するようにしてもよい。
ワード線またはビット線に複数の面内で印加するように
してもよい。さらに、補償電流の強さを、自動調整回路
により制御するようにしてもよい。
【００１８】すなわち、上記の課題は、本発明によれ
ば、冒頭で述べた種類の方法において、ワード線，プロ
グラミング線またはビット線、または隣接している少な
くとも１つのメモリセルの別個の線に、散乱磁場に反作
用する（散乱磁場を打ち消す）ような補償磁場を発生さ
せる（提供する）補償電流を流すことによって解決され
る。
ば、冒頭で述べた種類の方法において、ワード線，プロ
グラミング線またはビット線、または隣接している少な
くとも１つのメモリセルの別個の線に、散乱磁場に反作
用する（散乱磁場を打ち消す）ような補償磁場を発生さ
せる（提供する）補償電流を流すことによって解決され
る。
【００１９】つまり、本発明では、ＭＲＡＭ装置内にお
いてプログラミング対象であるメモリセルに隣接してい
るメモリセルに対する散乱磁場の影響を、補償磁場を用
いて回避するようになっている。
いてプログラミング対象であるメモリセルに隣接してい
るメモリセルに対する散乱磁場の影響を、補償磁場を用
いて回避するようになっている。
【００２０】そして、本発明では、この補償磁場を、ビ
ット線またはワード線、あるいは隣接しているメモリセ
ルのプログラミング線、または危険性のあるメモリセル
の横に延びている別個の線（ソース線等）に、補償電流
を直接的に流すことにより発生させる。従って、本発明
の方法によれば、危険性のあるメモリセルでのプログラ
ミング障害またはプログラム撹乱を確実に防止できる。
ット線またはワード線、あるいは隣接しているメモリセ
ルのプログラミング線、または危険性のあるメモリセル
の横に延びている別個の線（ソース線等）に、補償電流
を直接的に流すことにより発生させる。従って、本発明
の方法によれば、危険性のあるメモリセルでのプログラ
ミング障害またはプログラム撹乱を確実に防止できる。
【００２１】また、本発明の方法は、多層系（多層系の
メモリセル）に適用すると特に有利である。というの
は、多層系のメモリセルでは、個々の層が互いに近接し
ているために、散乱磁場の発生が特に問題となるからで
ある。
メモリセル）に適用すると特に有利である。というの
は、多層系のメモリセルでは、個々の層が互いに近接し
ているために、散乱磁場の発生が特に問題となるからで
ある。
【００２２】また、本発明のプログラミング方法は、複
数のメモリセルを有するＭＲＡＭ装置に対するプログラ
ミング方法であって、選択メモリセルに関わるプログラ
ム配線に電流を流して磁場を発生させることで、その選
択メモリセルのメモリ内容を書き換えるプログラミング
方法において、選択メモリセルの近傍に位置するメモリ
セルに関わるメモリ線に補償電流を流す工程を含み、こ
の補償電流によって、選択メモリセルのメモリ線から発
生する磁場を、選択メモリセル以外のメモリセルの位置
において小さくするような補償磁場を発生させる方法で
ある。
数のメモリセルを有するＭＲＡＭ装置に対するプログラ
ミング方法であって、選択メモリセルに関わるプログラ
ム配線に電流を流して磁場を発生させることで、その選
択メモリセルのメモリ内容を書き換えるプログラミング
方法において、選択メモリセルの近傍に位置するメモリ
セルに関わるメモリ線に補償電流を流す工程を含み、こ
の補償電流によって、選択メモリセルのメモリ線から発
生する磁場を、選択メモリセル以外のメモリセルの位置
において小さくするような補償磁場を発生させる方法で
ある。
【００２３】この方法は、ＭＲＡＭ装置の選択メモリセ
ルに関わるプログラム配線に適切な電流（プログラミン
グ電流）を流して磁場を発生させ、この磁場によって、
選択メモリセル（プログラミングの対象となるメモリセ
ル）のメモリ内容（抵抗値）を更新する方法である。
ルに関わるプログラム配線に適切な電流（プログラミン
グ電流）を流して磁場を発生させ、この磁場によって、
選択メモリセル（プログラミングの対象となるメモリセ
ル）のメモリ内容（抵抗値）を更新する方法である。
【００２４】ここで、プログラム配線とは、メモリセル
に書き込みを行うための配線（ビット線やワード線、プ
ログラミング線等）のことである。また、メモリセルに
関わるプログラム配線とは、そのメモリセルのために配
置されているプログラム配線のことである。
に書き込みを行うための配線（ビット線やワード線、プ
ログラミング線等）のことである。また、メモリセルに
関わるプログラム配線とは、そのメモリセルのために配
置されているプログラム配線のことである。
【００２５】また、特に、この方法では、選択メモリセ
ルの近傍に位置する非選択のメモリセルに関わるメモリ
線に、補償電流を流すようになっている。そして、この
補償電流によって、散乱磁場を、選択メモリセル以外の
メモリセルの位置において小さくするような、補償磁場
を発生するようになっている。ここで、散乱磁場とは、
選択メモリセルのプログラム配線から発生し、他のメモ
リセルに漏れる磁場のことである。
ルの近傍に位置する非選択のメモリセルに関わるメモリ
線に、補償電流を流すようになっている。そして、この
補償電流によって、散乱磁場を、選択メモリセル以外の
メモリセルの位置において小さくするような、補償磁場
を発生するようになっている。ここで、散乱磁場とは、
選択メモリセルのプログラム配線から発生し、他のメモ
リセルに漏れる磁場のことである。
【００２６】また、メモリ線とは、メモリセルに関わる
配線のことであり、上記のプログラム配線や、メモリ内
容の読み取るための配線、調整等を行うための配線を含
むものである。メモリ線としては、例えば、上記したビ
ット線やワード線、プログラミング線、メモリセルにお
けるトランジスタのゲート線やソース線等を挙げられ
る。
配線のことであり、上記のプログラム配線や、メモリ内
容の読み取るための配線、調整等を行うための配線を含
むものである。メモリ線としては、例えば、上記したビ
ット線やワード線、プログラミング線、メモリセルにお
けるトランジスタのゲート線やソース線等を挙げられ
る。
【００２７】これにより、この方法では、散乱磁場の影
響を補償磁場によって低減できるため、非選択メモリセ
ルのメモリ内容を書き換えてしまうことを回避できる。
このため、プログラミングエラー（正しくない（不本意
な）プログラミング）を低減させることが可能となる。
響を補償磁場によって低減できるため、非選択メモリセ
ルのメモリ内容を書き換えてしまうことを回避できる。
このため、プログラミングエラー（正しくない（不本意
な）プログラミング）を低減させることが可能となる。
【００２８】また、この方法では、選択メモリセルに隣
接するメモリセル（隣接メモリセル）に対する散乱磁場
の影響を回避するために、この隣接メモリセルにさらに
隣接するメモリセル（対向メモリセル）に関わるメモリ
線に、補償電流を流すようにしてもよい。この方法で
は、隣接メモリセルを挟んで散乱磁場の発生源（プログ
ラム配線）とほぼ等距離にある対向メモリセルのメモリ
線によって補償磁場を発生させられるため、散乱磁場の
影響を抑制することが容易となる。
接するメモリセル（隣接メモリセル）に対する散乱磁場
の影響を回避するために、この隣接メモリセルにさらに
隣接するメモリセル（対向メモリセル）に関わるメモリ
線に、補償電流を流すようにしてもよい。この方法で
は、隣接メモリセルを挟んで散乱磁場の発生源（プログ
ラム配線）とほぼ等距離にある対向メモリセルのメモリ
線によって補償磁場を発生させられるため、散乱磁場の
影響を抑制することが容易となる。
【００２９】なお、この場合、補償電流を、プログラミ
ングのための電流よりも弱く設定することが好ましい。
これにより、補償磁場を小さくできるので、補償磁場に
よって対向メモリセル（およびその周囲のメモリセル）
を不本意にプログラミングしてしまうことを回避でき
る。
ングのための電流よりも弱く設定することが好ましい。
これにより、補償磁場を小さくできるので、補償磁場に
よって対向メモリセル（およびその周囲のメモリセル）
を不本意にプログラミングしてしまうことを回避でき
る。
【００３０】また、この方法では、散乱磁場の影響を回
避するために、複数の非選択メモリセルに関わる複数の
メモリ線に、補償電流を流すようにしてもよい。このよ
うな方法は、ＭＲＡＭ装置が多層構造（メモリセルを積
層させている構造）にある場合に、特に有効である。
避するために、複数の非選択メモリセルに関わる複数の
メモリ線に、補償電流を流すようにしてもよい。このよ
うな方法は、ＭＲＡＭ装置が多層構造（メモリセルを積
層させている構造）にある場合に、特に有効である。
【００３１】また、この方法において、ＭＲＡＭ装置に
おける各部位に対する散乱磁場をセンサーで測定し、測
定値に基づいて、補償電流を流すメモリ線、および、補
償電流の値（強さ・方向）を、自動調整回路によって決
定（制御）するようにしてもよい。
おける各部位に対する散乱磁場をセンサーで測定し、測
定値に基づいて、補償電流を流すメモリ線、および、補
償電流の値（強さ・方向）を、自動調整回路によって決
定（制御）するようにしてもよい。
【００３２】また、この方法によってプログラミングす
るＭＲＡＭ装置は、プログラム配線であるワード線とビ
ット線との交点にメモリセルを有し、ワード線とビット
線とでメモリセルを挟む構造であってもよい。また、ワ
ード線とビット線とが、格子状に配置されているもので
もよい。また、上記のプログラミング方法は、メモリセ
ルとしてＭＴＪメモリセルを有するＭＲＡＭ装置に対
し、好適に使用することが可能である。
るＭＲＡＭ装置は、プログラム配線であるワード線とビ
ット線との交点にメモリセルを有し、ワード線とビット
線とでメモリセルを挟む構造であってもよい。また、ワ
ード線とビット線とが、格子状に配置されているもので
もよい。また、上記のプログラミング方法は、メモリセ
ルとしてＭＴＪメモリセルを有するＭＲＡＭ装置に対
し、好適に使用することが可能である。
【００３３】
【発明の実施の形態】次に、本発明の実施形態を、図面
を用いて詳細に説明する。図１は、ＭＴＪメモリセルの
プログラミング障害が本発明の第１実施形態に従ってい
かに低減されるかを説明する概略図である。図２は、Ｍ
ＴＪメモリセルのプログラミング障害が本発明の第２実
施形態に従っていかに低減されるかを説明する概略図で
ある。図３は、多層系の斜視図である。図４は、多層系
のプログラミング障害が本発明の第３実施形態に従って
いかに低減されるかを説明する概略図である。なお、図
１〜４および既に説明した図５〜９においては、互いに
対応している部品には同じ符号を使用する。
を用いて詳細に説明する。図１は、ＭＴＪメモリセルの
プログラミング障害が本発明の第１実施形態に従ってい
かに低減されるかを説明する概略図である。図２は、Ｍ
ＴＪメモリセルのプログラミング障害が本発明の第２実
施形態に従っていかに低減されるかを説明する概略図で
ある。図３は、多層系の斜視図である。図４は、多層系
のプログラミング障害が本発明の第３実施形態に従って
いかに低減されるかを説明する概略図である。なお、図
１〜４および既に説明した図５〜９においては、互いに
対応している部品には同じ符号を使用する。
【００３４】図１，図２および図４においては、図１０
と同様に、図面を簡潔にするため、磁場を円形に示して
いる。なお、通常、ビット線およびワード線用のケーブ
ルの横断面は長方形であり、しかも、ビット線およびワ
ード線を流れる電流によって、種々の磁場が重畳した状
態となる。このため、実際のＭＲＡＭ装置においては、
複雑な磁場分布が発生する。しかしながら、このような
複雑な磁場分布においても、基本的には、磁場分布を円
形とした場合と同様の条件が存在することとなる。
と同様に、図面を簡潔にするため、磁場を円形に示して
いる。なお、通常、ビット線およびワード線用のケーブ
ルの横断面は長方形であり、しかも、ビット線およびワ
ード線を流れる電流によって、種々の磁場が重畳した状
態となる。このため、実際のＭＲＡＭ装置においては、
複雑な磁場分布が発生する。しかしながら、このような
複雑な磁場分布においても、基本的には、磁場分布を円
形とした場合と同様の条件が存在することとなる。
【００３５】図１の実施形態では、図１０の装置の場合
と同様に、ＭＴＪメモリセルｌ2 が、ビット線ＢＬ２と
ワード線ＷＬ１との交差部においてプログラミングされ
るべきものとする。このプログラミングは、ワード線Ｗ
Ｌ１のプログラミング電流Ｉ WLとビット線ＢＬ２のプロ
グラミング電流ＩBL2 とによって発生する磁場を重畳さ
せることにより成される。
と同様に、ＭＴＪメモリセルｌ2 が、ビット線ＢＬ２と
ワード線ＷＬ１との交差部においてプログラミングされ
るべきものとする。このプログラミングは、ワード線Ｗ
Ｌ１のプログラミング電流Ｉ WLとビット線ＢＬ２のプロ
グラミング電流ＩBL2 とによって発生する磁場を重畳さ
せることにより成される。
【００３６】図１では、図１０の場合と同様に、ビット
線ＢＬ２内を図面の面内へ向けて流れるプログラミング
電流ＩBL2 によって発生する、磁場ＨBL2 だけを図示し
た。この電流ＩBL2 は、ビット線ＢＬ２とワード線ＷＬ
１との交差部において、ＭＴＪメモリセルｌ2 の層系内
に、強い平行磁場成分を発生させる。これにより、ワー
ド線電流ＩWLにより提供される磁場とともに、いわゆる
ＭＴＪメモリセルｌ2がプログラミングされる。
線ＢＬ２内を図面の面内へ向けて流れるプログラミング
電流ＩBL2 によって発生する、磁場ＨBL2 だけを図示し
た。この電流ＩBL2 は、ビット線ＢＬ２とワード線ＷＬ
１との交差部において、ＭＴＪメモリセルｌ2 の層系内
に、強い平行磁場成分を発生させる。これにより、ワー
ド線電流ＩWLにより提供される磁場とともに、いわゆる
ＭＴＪメモリセルｌ2がプログラミングされる。
【００３７】他方、ビット線ＢＬ２を流れる電流ＩBL2
は、ビット線ＢＬ１およびビット線ＢＬ３とワード線Ｗ
Ｌ１との交差部の領域にも散乱磁場を発生させる。この
散乱磁場により、前記交差部にあるＭＴＪメモリセルｌ
1 ・ｌ3 は、望ましくない影響を受け、その結果、プロ
グラミング障害または「プログラム撹乱（Program Dist
urbs）」が発生する。
は、ビット線ＢＬ１およびビット線ＢＬ３とワード線Ｗ
Ｌ１との交差部の領域にも散乱磁場を発生させる。この
散乱磁場により、前記交差部にあるＭＴＪメモリセルｌ
1 ・ｌ3 は、望ましくない影響を受け、その結果、プロ
グラミング障害または「プログラム撹乱（Program Dist
urbs）」が発生する。
【００３８】なお、このような障害は、ＭＴＪメモリセ
ルｌ2 に隣接しているＭＴＪメモリセルｌ1 ・ｌ3 の領
域での平行磁場成分が、プログラミング対象であるＭＴ
Ｊメモリセルｌ2 の領域での平行磁場成分よりもかなり
小さいにもかかわらず、発生する。
ルｌ2 に隣接しているＭＴＪメモリセルｌ1 ・ｌ3 の領
域での平行磁場成分が、プログラミング対象であるＭＴ
Ｊメモリセルｌ2 の領域での平行磁場成分よりもかなり
小さいにもかかわらず、発生する。
【００３９】そして、図１の実施形態では、隣接してい
るＭＴＪメモリセルｌ1 ・ｌ3 の領域でのプログラミン
グ障害を防止するため、補償磁場を使用することができ
る。このため、図１に概略的に図示したように、たとえ
ばビット線ＢＬ３により、適当な補償電流ＩBL3 を送
る。そして、この補償電流ＩBL3 により発生する補償磁
場によって、ＭＴＪメモリセルｌ3 における平行磁場成
分はほぼ解消される。同じことがＭＴＪメモリセルｌ1
に対しても言える。
るＭＴＪメモリセルｌ1 ・ｌ3 の領域でのプログラミン
グ障害を防止するため、補償磁場を使用することができ
る。このため、図１に概略的に図示したように、たとえ
ばビット線ＢＬ３により、適当な補償電流ＩBL3 を送
る。そして、この補償電流ＩBL3 により発生する補償磁
場によって、ＭＴＪメモリセルｌ3 における平行磁場成
分はほぼ解消される。同じことがＭＴＪメモリセルｌ1
に対しても言える。
【００４０】なお、場合によっては、電流磁場で付勢さ
れるビット線ＢＬの横に延びている別個の線ＳＬ（図９
に示されているソース線ＳＬ）によって、補償磁場を発
生させてもよい。
れるビット線ＢＬの横に延びている別個の線ＳＬ（図９
に示されているソース線ＳＬ）によって、補償磁場を発
生させてもよい。
【００４１】本発明による方法の他の実施形態を図２に
示す。この実施形態では、図１の実施形態の場合と同様
に、ビット線ＢＬ２を流れるプログラミング電流
ＩBL2 、がＭＴＪメモリセルｌ1 ・ｌ3 の領域に散乱磁
場を発生させる。そして、この実施形態では、ビット線
ＢＬ４、また、場合によっては、ビット線ＢＬ４とこれ
に隣接するビット線（図示せず）とに電流を印加し、こ
の電流により、電流ＩBL2 によるビット線ＢＬ３内の散
乱磁場を減少させる。これにより、ビット線ＢＬ２内の
プログラミング電流ＩBL2 により、ビット線ＢＬ３とワ
ード線ＷＬ１との間にあるＭＴＪメモリセルｌ3 に対す
る、プログラミング障害の発生を防止するようになって
いる。
示す。この実施形態では、図１の実施形態の場合と同様
に、ビット線ＢＬ２を流れるプログラミング電流
ＩBL2 、がＭＴＪメモリセルｌ1 ・ｌ3 の領域に散乱磁
場を発生させる。そして、この実施形態では、ビット線
ＢＬ４、また、場合によっては、ビット線ＢＬ４とこれ
に隣接するビット線（図示せず）とに電流を印加し、こ
の電流により、電流ＩBL2 によるビット線ＢＬ３内の散
乱磁場を減少させる。これにより、ビット線ＢＬ２内の
プログラミング電流ＩBL2 により、ビット線ＢＬ３とワ
ード線ＷＬ１との間にあるＭＴＪメモリセルｌ3 に対す
る、プログラミング障害の発生を防止するようになって
いる。
【００４２】なお、補償磁場を発生させる（提供する）
ビット線ＢＬ４内の電流ＩBL4 は、ＭＴＪメモリセルｌ
3 内の平行散乱磁場成分が完全に消失するほどの大きさ
ではないことが好ましい。これは、補償磁場を発生させ
るための電流ＩBL4 によって、ビット線ＢＬ４とワード
線ＷＬ１との間にあるＭＴＪメモリセルｌ4 をプログラ
ミングしてしまうことを回避するためである。すなわ
ち、この電流ＩBL4 は、プログラミング電流ＩBL2 によ
って生じるＭＴＪメモリセルｌ3 内の散乱磁場を弱化さ
せられるような大きさであることが好ましい。弱化させ
るだけでも、実際の使用に対しては十分に効果がある。
ビット線ＢＬ４内の電流ＩBL4 は、ＭＴＪメモリセルｌ
3 内の平行散乱磁場成分が完全に消失するほどの大きさ
ではないことが好ましい。これは、補償磁場を発生させ
るための電流ＩBL4 によって、ビット線ＢＬ４とワード
線ＷＬ１との間にあるＭＴＪメモリセルｌ4 をプログラ
ミングしてしまうことを回避するためである。すなわ
ち、この電流ＩBL4 は、プログラミング電流ＩBL2 によ
って生じるＭＴＪメモリセルｌ3 内の散乱磁場を弱化さ
せられるような大きさであることが好ましい。弱化させ
るだけでも、実際の使用に対しては十分に効果がある。
【００４３】図３は、多層系において、ビット線ＢＬ
１, ＢＬ２, ＢＬ３が、ワード線ＷＬ１＆２およびワー
ド線ＷＬ３＆４といかに協働するのか、を示す説明図で
ある。すなわち、ＭＴＪメモリセルｌ1 ，ｌ2 ，ｌ3 ，
ｌ4 は、それぞれ、ビット線ＢＬ１とワード線ＷＬ１＆
２との間、ワード線ＷＬ１＆２とビット線ＢＬ２との
間、ビット線ＢＬ２とワード線ＷＬ３＆４との間、およ
び、ワード線ＷＬ３＆４とビット線ＢＬ３との間にあ
る。
１, ＢＬ２, ＢＬ３が、ワード線ＷＬ１＆２およびワー
ド線ＷＬ３＆４といかに協働するのか、を示す説明図で
ある。すなわち、ＭＴＪメモリセルｌ1 ，ｌ2 ，ｌ3 ，
ｌ4 は、それぞれ、ビット線ＢＬ１とワード線ＷＬ１＆
２との間、ワード線ＷＬ１＆２とビット線ＢＬ２との
間、ビット線ＢＬ２とワード線ＷＬ３＆４との間、およ
び、ワード線ＷＬ３＆４とビット線ＢＬ３との間にあ
る。
【００４４】図４は、このような多層系の構成を示す説
明図である。図４に示した実施形態（多層系メモリセル
に関する実施形態）においても、ワード線ＷＬ１とビッ
ト線ＢＬ２との間にあるＭＴＪメモリセルｌ2 が、ワー
ド線ＷＬ１およびビット線ＢＬ２内のプログラミング電
流によりプログラミングされるとする。
明図である。図４に示した実施形態（多層系メモリセル
に関する実施形態）においても、ワード線ＷＬ１とビッ
ト線ＢＬ２との間にあるＭＴＪメモリセルｌ2 が、ワー
ド線ＷＬ１およびビット線ＢＬ２内のプログラミング電
流によりプログラミングされるとする。
【００４５】この構成では、ＭＴＪメモリセルｌ3 にお
けるプログラミング障害は、図１の実施形態の場合と同
様に、ビット線ＢＬ３内の適当な補償電流ＩBL3 によっ
て阻止される。すなわち、この補償電流ＩBL3 によって
発生する補償磁場により、ＭＴＪメモリセルｌ3 の領域
での平行散乱磁場成分（電流ＩBL2 による磁場成分）を
補償するようになっている。
けるプログラミング障害は、図１の実施形態の場合と同
様に、ビット線ＢＬ３内の適当な補償電流ＩBL3 によっ
て阻止される。すなわち、この補償電流ＩBL3 によって
発生する補償磁場により、ＭＴＪメモリセルｌ3 の領域
での平行散乱磁場成分（電流ＩBL2 による磁場成分）を
補償するようになっている。
【００４６】ここで問題なのは、他の面内にある、ワー
ド線ＷＬ１とビット線ＢＬ５との間に位置するＭＴＪメ
モリセルｌ5 の状況である。ＭＴＪメモリセルｌ5 は、
ビット線ＢＬ２に対し、なるほどＭＴＪメモリセルｌ 3
と同じ間隔を持っている。しかし、ＭＴＪメモリセルｌ
5 には、ビット線ＢＬ２に流れるプログラミング電流Ｉ
BL2 のために、ＭＴＪメモリセルｌ3 の場合よりもかな
り強い平行磁場成分が作用する。そして、その結果、Ｍ
ＴＪメモリセルｌ5 におけるプログラミング障害の危険
は、ＭＴＪメモリセルｌ3 の場合よりもかなり大きい。
ド線ＷＬ１とビット線ＢＬ５との間に位置するＭＴＪメ
モリセルｌ5 の状況である。ＭＴＪメモリセルｌ5 は、
ビット線ＢＬ２に対し、なるほどＭＴＪメモリセルｌ 3
と同じ間隔を持っている。しかし、ＭＴＪメモリセルｌ
5 には、ビット線ＢＬ２に流れるプログラミング電流Ｉ
BL2 のために、ＭＴＪメモリセルｌ3 の場合よりもかな
り強い平行磁場成分が作用する。そして、その結果、Ｍ
ＴＪメモリセルｌ5 におけるプログラミング障害の危険
は、ＭＴＪメモリセルｌ3 の場合よりもかなり大きい。
【００４７】しかし、このプログラミング障害は、本発
明によれば簡単に阻止できる。すなわち図４に示したよ
うに、適当な補償電流ＩBL5 をビット線ＢＬ５を通じて
送ることで、電流ＩBL2 に基づくＭＴＪメモリセルｌ5
内の散乱磁場を解消させるような補償磁場を発生させる
ことが可能である。
明によれば簡単に阻止できる。すなわち図４に示したよ
うに、適当な補償電流ＩBL5 をビット線ＢＬ５を通じて
送ることで、電流ＩBL2 に基づくＭＴＪメモリセルｌ5
内の散乱磁場を解消させるような補償磁場を発生させる
ことが可能である。
【００４８】図４に示した実施形態から、本発明による
方法に従って、多層系内で電流補償を行うことがどのよ
うな意味を持っているかが明瞭に見て取れる。もちろ
ん、補償目的のために、他の線によって補償電流を送っ
てもよい。
方法に従って、多層系内で電流補償を行うことがどのよ
うな意味を持っているかが明瞭に見て取れる。もちろ
ん、補償目的のために、他の線によって補償電流を送っ
てもよい。
【００４９】なお、本発明によれば、たとえば選択性の
点で改善がみられるならば、選択線に隣接している線を
通じて、選択メモリセル内でのプログラミング過程をも
支援する電流を送るようにしてもよい。さらに、個々の
補償電流を自動調整回路により整合させて、たとえばＭ
ＲＡＭ装置の製造の際のプロセス変動の影響をなくす
（あるいは減少させる）ようにしてもよい。
点で改善がみられるならば、選択線に隣接している線を
通じて、選択メモリセル内でのプログラミング過程をも
支援する電流を送るようにしてもよい。さらに、個々の
補償電流を自動調整回路により整合させて、たとえばＭ
ＲＡＭ装置の製造の際のプロセス変動の影響をなくす
（あるいは減少させる）ようにしてもよい。
【００５０】また、図１の実施形態において、補償磁場
を、図９に示したソース線ＳＬやプログラミング線ＰＲ
Ｌに補償電流を流すことによって、補償磁場を発生させ
るようにしてもよい。また、ビット線，ソース線，プロ
グラミング線以外の他の線を用いて補償磁場を発生させ
るようにしてもよい。また、図１等に示したビット線Ｂ
Ｌ２の発生する平行磁場成分は、メモリセルｌ 2 の層に
平行な成分であってもよい。
を、図９に示したソース線ＳＬやプログラミング線ＰＲ
Ｌに補償電流を流すことによって、補償磁場を発生させ
るようにしてもよい。また、ビット線，ソース線，プロ
グラミング線以外の他の線を用いて補償磁場を発生させ
るようにしてもよい。また、図１等に示したビット線Ｂ
Ｌ２の発生する平行磁場成分は、メモリセルｌ 2 の層に
平行な成分であってもよい。
【００５１】また、本発明を、複数のメモリセルを有す
るＭＲＡＭ装置に対するプログラミング方法であって、
選択メモリセルに関わるプログラム配線に電流を流して
磁場を発生させることで、その選択メモリセルのメモリ
内容を書き換えるプログラミング方法において、選択メ
モリセルの近傍に位置するメモリセルに関わるメモリ線
に補償電流を流す工程を含み、この補償電流によって、
選択メモリセルのメモリ線から発生する磁場を、選択メ
モリセル以外のメモリセルの位置において小さくするよ
うな補償磁場を発生させるプログラミング方法である、
ということもできる。
るＭＲＡＭ装置に対するプログラミング方法であって、
選択メモリセルに関わるプログラム配線に電流を流して
磁場を発生させることで、その選択メモリセルのメモリ
内容を書き換えるプログラミング方法において、選択メ
モリセルの近傍に位置するメモリセルに関わるメモリ線
に補償電流を流す工程を含み、この補償電流によって、
選択メモリセルのメモリ線から発生する磁場を、選択メ
モリセル以外のメモリセルの位置において小さくするよ
うな補償磁場を発生させるプログラミング方法である、
ということもできる。
【００５２】また、ＭＲＡＭ装置のプログラミングに関
し、以下のように表現することもできる。すなわち、メ
モリセルを、選択メモリセルの適当なビット線ＢＬとワ
ード線ＷＬ（あるいは図９のアレイバリエーションでは
プログラミング線ＰＲＬ）によってプログラミングする
場合、図７ないし図９のアレイバリエーションのうちど
のバリエーションをＭＲＡＭ装置のメモリセルフィール
ドの構築のために使用するかに関係なく、それぞれ電流
ＩBLまたはＩWLを（ワード線に）印加させねばならず、
その結果これらの電流から生じる磁場が両線の交差個所
において選択ＭＴＪメモリセルをプログラミングさせら
れる。また、図１０は、この過程を概略的に示すもので
あり、ワード線ＷＬ１とビット線ＢＬ１, ＢＬ２, ＢＬ
３との交差個所を示している。
し、以下のように表現することもできる。すなわち、メ
モリセルを、選択メモリセルの適当なビット線ＢＬとワ
ード線ＷＬ（あるいは図９のアレイバリエーションでは
プログラミング線ＰＲＬ）によってプログラミングする
場合、図７ないし図９のアレイバリエーションのうちど
のバリエーションをＭＲＡＭ装置のメモリセルフィール
ドの構築のために使用するかに関係なく、それぞれ電流
ＩBLまたはＩWLを（ワード線に）印加させねばならず、
その結果これらの電流から生じる磁場が両線の交差個所
において選択ＭＴＪメモリセルをプログラミングさせら
れる。また、図１０は、この過程を概略的に示すもので
あり、ワード線ＷＬ１とビット線ＢＬ１, ＢＬ２, ＢＬ
３との交差個所を示している。
【００５３】また、本発明における補償磁場を、ビット
線またはワード線あるいは隣接しているメモリセルのプ
ログラミング線または危険性のあるメモリセルの横に延
びている別個の線にじかに流れている補償電流により発
生させるように設定してもよい。
線またはワード線あるいは隣接しているメモリセルのプ
ログラミング線または危険性のあるメモリセルの横に延
びている別個の線にじかに流れている補償電流により発
生させるように設定してもよい。
【００５４】また、ＭＲＡＭ装置には、実際には複雑な
磁場分布が発生するが、この複雑な磁場分布において
は、円形の磁場に関し説明する場合と基本的には同様の
条件が存在していることに変わりはない また、図１の実施形態に関し、以下のように表現するこ
ともできる。すなわち、この実施形態では、図１０の装
置の場合と同様に、ＭＴＪメモリセルｌ2 がビット線Ｂ
Ｌ２とワード線ＷＬ１との交差部においてプログラミン
グされるが、これは、ワード線ＷＬ１のプログラミング
電流ＩWLとビット線ＢＬ２のプログラミング電流ＩBL2
とによって発生する磁場が重畳することにより生じる。
また、ビット線ＢＬ２を流れる電流ＩBL2 は、ビット線
ＢＬ１・ＢＬ３とワード線ＷＬ１との交差部の領域に散
乱磁場を発生させ、ＭＴＪメモリセルｌ1 ・ｌ3 のプロ
グラミング障害を発生させるが、この障害は、この隣接
しあうＭＴＪメモリセルｌ 1 ・ｌ3 の領域での平行磁場
成分がプログラミング対象であるＭＴＪメモリセルｌ2
の領域での平行磁場成分よりもかなり小さいにもかかわ
らず、発生する。
磁場分布が発生するが、この複雑な磁場分布において
は、円形の磁場に関し説明する場合と基本的には同様の
条件が存在していることに変わりはない また、図１の実施形態に関し、以下のように表現するこ
ともできる。すなわち、この実施形態では、図１０の装
置の場合と同様に、ＭＴＪメモリセルｌ2 がビット線Ｂ
Ｌ２とワード線ＷＬ１との交差部においてプログラミン
グされるが、これは、ワード線ＷＬ１のプログラミング
電流ＩWLとビット線ＢＬ２のプログラミング電流ＩBL2
とによって発生する磁場が重畳することにより生じる。
また、ビット線ＢＬ２を流れる電流ＩBL2 は、ビット線
ＢＬ１・ＢＬ３とワード線ＷＬ１との交差部の領域に散
乱磁場を発生させ、ＭＴＪメモリセルｌ1 ・ｌ3 のプロ
グラミング障害を発生させるが、この障害は、この隣接
しあうＭＴＪメモリセルｌ 1 ・ｌ3 の領域での平行磁場
成分がプログラミング対象であるＭＴＪメモリセルｌ2
の領域での平行磁場成分よりもかなり小さいにもかかわ
らず、発生する。
【００５５】また、図２に示した実施形態に関し、以下
のように表現することもできる。すなわち、この実施形
態では、図１の実施形態の場合と同様に、ビット線ＢＬ
２を流れるプログラミング電流ＩBL2 がＭＴＪメモリセ
ルｌ1 ・ｌ3 の領域に散乱磁場を発生させ、ビット線Ｂ
Ｌ４と場合によってはさらに隣接するビット線とに電流
が印加され、この電流は、ビット線ＢＬ３内の電流Ｉ
BL2 による散乱磁場を減少させて、ビット線ＢＬ２内の
プログラミング電流ＩBL2 により、ビット線ＢＬ３とワ
ード線ＷＬ１との間にあるＭＴＪメモリセルｌ3 にプロ
グラミング障害が発生しないようにする。また、図２の
実施形態では、補償磁場を提供するビット線ＢＬ４内の
電流ＩBL4 は、ＭＴＪメモリセルｌ3 内の平行散乱磁場
成分が完全に消失するほどの大きさではないことが好ま
しいが、これは、ビット線ＢＬ４とワード線ＷＬ１との
間にあるＭＴＪメモリセルｌ4 もプログラミングされる
からである。また、この形態では、電流ＩBL4 によっ
て、プログラミング電流ＩBL2によって生じるＭＴＪメ
モリセルｌ3 内の散乱磁場を弱化させる「にすぎな
い」。弱化させても実際の使用に対しては十分である。
のように表現することもできる。すなわち、この実施形
態では、図１の実施形態の場合と同様に、ビット線ＢＬ
２を流れるプログラミング電流ＩBL2 がＭＴＪメモリセ
ルｌ1 ・ｌ3 の領域に散乱磁場を発生させ、ビット線Ｂ
Ｌ４と場合によってはさらに隣接するビット線とに電流
が印加され、この電流は、ビット線ＢＬ３内の電流Ｉ
BL2 による散乱磁場を減少させて、ビット線ＢＬ２内の
プログラミング電流ＩBL2 により、ビット線ＢＬ３とワ
ード線ＷＬ１との間にあるＭＴＪメモリセルｌ3 にプロ
グラミング障害が発生しないようにする。また、図２の
実施形態では、補償磁場を提供するビット線ＢＬ４内の
電流ＩBL4 は、ＭＴＪメモリセルｌ3 内の平行散乱磁場
成分が完全に消失するほどの大きさではないことが好ま
しいが、これは、ビット線ＢＬ４とワード線ＷＬ１との
間にあるＭＴＪメモリセルｌ4 もプログラミングされる
からである。また、この形態では、電流ＩBL4 によっ
て、プログラミング電流ＩBL2によって生じるＭＴＪメ
モリセルｌ3 内の散乱磁場を弱化させる「にすぎな
い」。弱化させても実際の使用に対しては十分である。
【００５６】また、本発明の要約を、ＭＲＡＭ装置にお
ける、望ましくないプログラミングを阻止する方法であ
って、補償電流により、散乱磁場に反作用する補償磁場
を提供するようにした、ＭＲＡＭ装置における、望まし
くないプログラミングを阻止する方法である、と表現す
ることもできる。
ける、望ましくないプログラミングを阻止する方法であ
って、補償電流により、散乱磁場に反作用する補償磁場
を提供するようにした、ＭＲＡＭ装置における、望まし
くないプログラミングを阻止する方法である、と表現す
ることもできる。
【００５７】また、図９に示した構成では、ビット線と
深い関連性のある（例えば、ビット線の近くに配置さ
れ、ビット線と１対１対応しているような）ソース線
（制御線）ＳＬが、ビット線と平行に配設されている。
このような別個の線ＳＬを、補償電流を流すために使用
することも可能である。
深い関連性のある（例えば、ビット線の近くに配置さ
れ、ビット線と１対１対応しているような）ソース線
（制御線）ＳＬが、ビット線と平行に配設されている。
このような別個の線ＳＬを、補償電流を流すために使用
することも可能である。
【００５８】
【発明の効果】以上のように、本発明の方法は、メモリ
セルフィールド内のメモリセルがワード線またはプログ
ラミング線とビット線との間の少なくとも１つの面内に
あるＭＲＡＭ装置における、望ましくないプログラミン
グを阻止する方法であって、選択対象のメモリセルに属
するワード線とビット線とにプログラミング電流を送
り、プログラミング電流が、選択対象のメモリセルに隣
接している少なくとも１つのメモリセルにも、そこで散
乱磁場として作用する磁場を発生させるようにした前記
方法において、ワード線あるいはプログラミング線、ま
たはビット線、または前記隣接している少なくとも１つ
のメモリセルの別個の線に、散乱磁場に反作用する補償
磁場を提供する補償電流を流す方法である。
セルフィールド内のメモリセルがワード線またはプログ
ラミング線とビット線との間の少なくとも１つの面内に
あるＭＲＡＭ装置における、望ましくないプログラミン
グを阻止する方法であって、選択対象のメモリセルに属
するワード線とビット線とにプログラミング電流を送
り、プログラミング電流が、選択対象のメモリセルに隣
接している少なくとも１つのメモリセルにも、そこで散
乱磁場として作用する磁場を発生させるようにした前記
方法において、ワード線あるいはプログラミング線、ま
たはビット線、または前記隣接している少なくとも１つ
のメモリセルの別個の線に、散乱磁場に反作用する補償
磁場を提供する補償電流を流す方法である。
【００５９】また、この方法では、補償電流を、選択対
象のビット線の次の次のビット線に印加するようにして
もよい。なお、この場合には、補償電流をプログラミン
グ電流よりも弱く設定することが好ましい。
象のビット線の次の次のビット線に印加するようにして
もよい。なお、この場合には、補償電流をプログラミン
グ電流よりも弱く設定することが好ましい。
【００６０】また、上記の補償電流を、多層系において
ワード線またはビット線に複数の面内で印加するように
してもよい。さらに、補償電流の強さを、自動調整回路
により制御するようにしてもよい。
ワード線またはビット線に複数の面内で印加するように
してもよい。さらに、補償電流の強さを、自動調整回路
により制御するようにしてもよい。
【００６１】本発明では、ＭＲＡＭ装置内においてプロ
グラミング対象であるメモリセルに隣接しているメモリ
セルに対する散乱磁場の影響を、補償磁場を用いて回避
するようになっている。
グラミング対象であるメモリセルに隣接しているメモリ
セルに対する散乱磁場の影響を、補償磁場を用いて回避
するようになっている。
【００６２】そして、本発明では、この補償磁場を、ビ
ット線またはワード線、あるいは隣接しているメモリセ
ルのプログラミング線、または危険性のあるメモリセル
の横に延びている別個の線に、補償電流を直接的に流す
ことにより発生させる。従って、本発明の方法によれ
ば、危険性のあるメモリセルでのプログラミング障害ま
たはプログラム撹乱を確実に防止できる。
ット線またはワード線、あるいは隣接しているメモリセ
ルのプログラミング線、または危険性のあるメモリセル
の横に延びている別個の線に、補償電流を直接的に流す
ことにより発生させる。従って、本発明の方法によれ
ば、危険性のあるメモリセルでのプログラミング障害ま
たはプログラム撹乱を確実に防止できる。
【００６３】また、本発明の方法は、多層系（多層系の
メモリセル）に適用すると特に有利である。というの
は、多層系のメモリセルでは、個々の層が互いに近接し
ているために、散乱磁場の発生が特に問題となるからで
ある。
メモリセル）に適用すると特に有利である。というの
は、多層系のメモリセルでは、個々の層が互いに近接し
ているために、散乱磁場の発生が特に問題となるからで
ある。
【００６４】また、本発明のプログラミング方法は、複
数のメモリセルを有するＭＲＡＭ装置に対するプログラ
ミング方法であって、選択メモリセルに関わるプログラ
ム配線に電流を流して磁場を発生させることで、その選
択メモリセルのメモリ内容を書き換えるプログラミング
方法において、選択メモリセルの近傍に位置するメモリ
セルに関わるメモリ線に補償電流を流す工程を含み、こ
の補償電流によって、選択メモリセルのメモリ線から発
生する磁場を、選択メモリセル以外のメモリセルの位置
において小さくするような補償磁場を発生させる方法で
ある。
数のメモリセルを有するＭＲＡＭ装置に対するプログラ
ミング方法であって、選択メモリセルに関わるプログラ
ム配線に電流を流して磁場を発生させることで、その選
択メモリセルのメモリ内容を書き換えるプログラミング
方法において、選択メモリセルの近傍に位置するメモリ
セルに関わるメモリ線に補償電流を流す工程を含み、こ
の補償電流によって、選択メモリセルのメモリ線から発
生する磁場を、選択メモリセル以外のメモリセルの位置
において小さくするような補償磁場を発生させる方法で
ある。
【００６５】この方法では、選択メモリセルの近傍に位
置する非選択のメモリセルに関わるメモリ線に、補償電
流を流すようになっている。そして、この補償電流によ
って、散乱磁場を、選択メモリセル以外のメモリセルの
位置において小さくするような、補償磁場を発生するよ
うになっている。
置する非選択のメモリセルに関わるメモリ線に、補償電
流を流すようになっている。そして、この補償電流によ
って、散乱磁場を、選択メモリセル以外のメモリセルの
位置において小さくするような、補償磁場を発生するよ
うになっている。
【００６６】これにより、この方法では、散乱磁場の影
響を補償磁場によって低減できるため、非選択メモリセ
ルのメモリ内容を書き換えてしまうことを回避できる。
このため、プログラミングエラー（正しくない（不本意
な）プログラミング）を低減させることが可能となる。
響を補償磁場によって低減できるため、非選択メモリセ
ルのメモリ内容を書き換えてしまうことを回避できる。
このため、プログラミングエラー（正しくない（不本意
な）プログラミング）を低減させることが可能となる。
【００６７】また、この方法では、選択メモリセルに隣
接するメモリセル（隣接メモリセル）に対する散乱磁場
の影響を回避するために、この隣接メモリセルにさらに
隣接するメモリセル（対向メモリセル）に関わるメモリ
線に、補償電流を流すようにしてもよい。この方法で
は、隣接メモリセルを挟んで散乱磁場の発生源（プログ
ラム配線）とほぼ等距離にある対向メモリセルのメモリ
線によって補償磁場を発生させられるため、散乱磁場の
影響を抑制することが容易となる。
接するメモリセル（隣接メモリセル）に対する散乱磁場
の影響を回避するために、この隣接メモリセルにさらに
隣接するメモリセル（対向メモリセル）に関わるメモリ
線に、補償電流を流すようにしてもよい。この方法で
は、隣接メモリセルを挟んで散乱磁場の発生源（プログ
ラム配線）とほぼ等距離にある対向メモリセルのメモリ
線によって補償磁場を発生させられるため、散乱磁場の
影響を抑制することが容易となる。
【００６８】なお、この場合、補償電流を、プログラミ
ングのための電流よりも弱く設定することが好ましい。
これにより、補償磁場を小さくできるので、補償磁場に
よって対向メモリセル（およびその周囲のメモリセル）
を不本意にプログラミングしてしまうことを回避でき
る。
ングのための電流よりも弱く設定することが好ましい。
これにより、補償磁場を小さくできるので、補償磁場に
よって対向メモリセル（およびその周囲のメモリセル）
を不本意にプログラミングしてしまうことを回避でき
る。
【００６９】また、この方法では、散乱磁場の影響を回
避するために、複数の非選択メモリセルに関わる複数の
メモリ線に、補償電流を流すようにしてもよい。このよ
うな方法は、ＭＲＡＭ装置が多層構造（メモリセルを積
層させている構造）にある場合に、特に有効である。
避するために、複数の非選択メモリセルに関わる複数の
メモリ線に、補償電流を流すようにしてもよい。このよ
うな方法は、ＭＲＡＭ装置が多層構造（メモリセルを積
層させている構造）にある場合に、特に有効である。
【００７０】また、この方法において、ＭＲＡＭ装置に
おける各部位に対する散乱磁場をセンサーで測定し、測
定値に基づいて、補償電流を流すメモリ線、および、補
償電流の値（強さ・方向）を、自動調整回路によって決
定（制御）するようにしてもよい。
おける各部位に対する散乱磁場をセンサーで測定し、測
定値に基づいて、補償電流を流すメモリ線、および、補
償電流の値（強さ・方向）を、自動調整回路によって決
定（制御）するようにしてもよい。
【００７１】また、この方法によってプログラミングす
るＭＲＡＭ装置は、プログラム配線であるワード線とビ
ット線との交点にメモリセルを有し、ワード線とビット
線とでメモリセルを挟む構造であってもよい。また、ワ
ード線とビット線とが、格子状に配置されているもので
もよい。
るＭＲＡＭ装置は、プログラム配線であるワード線とビ
ット線との交点にメモリセルを有し、ワード線とビット
線とでメモリセルを挟む構造であってもよい。また、ワ
ード線とビット線とが、格子状に配置されているもので
もよい。
【図１】ＭＴＪメモリセルのプログラミング障害が本発
明の第１実施形態に従っていかに低減されるかを説明す
るための説明図である。
明の第１実施形態に従っていかに低減されるかを説明す
るための説明図である。
【図２】ＭＴＪメモリセルのプログラミング障害が本発
明の第２実施形態に従っていかに低減されるかを説明す
るための説明図である。
明の第２実施形態に従っていかに低減されるかを説明す
るための説明図である。
【図３】多層系のメモリセルを示す斜視図である。
【図４】多層系のメモリセルにおけるプログラミング障
害が、本発明の第３実施形態に従っていかに低減される
かを説明する概略図である。
害が、本発明の第３実施形態に従っていかに低減される
かを説明する概略図である。
【図５】ビット線とワード線の間にある通常のＭＴＪメ
モリセルの斜視図である。
モリセルの斜視図である。
【図６】図５に示したＭＴＪメモリセルの等価回路図で
ある。
ある。
【図７】ＭＲＡＭ装置用のアレイバリエーションを示す
図である。
図である。
【図８】ＭＲＡＭ装置用の他のアレイバリエーションを
示す図である。
示す図である。
【図９】ＭＲＡＭ装置用のさらに他のアレイバリエーシ
ョンを示す図である。
ョンを示す図である。
【図１０】ＭＲＡＭ装置における、ワード線とビット線
との交差個所を示す説明図である。
との交差個所を示す説明図である。
【符号の説明】 ｌ；ｌ1 ，ｌ2 ，ｌ3 ＭＴＪメモリセル ＢＬ；ＢＬ１，ＢＬ２，ＢＬ３ ビット線 ＷＬ；ＷＬ１，ＷＬ２ ワード線 ＲC ＭＴＪメモリセルの抵
抗 ＩBL，ＩBL1 ，ＩBL2 ビット線電流 ＩWL ワード線電流 ＨBL2 プログラミング磁場 Ｌ 別個の線 ＨK 補償磁場 ＷＭＬ 軟磁性層 ＨＭＬ 硬磁性層 ＴＬ トンネルバリアー層 ＧＬ ゲート線 ＰＲＬ プログラミング線
抗 ＩBL，ＩBL1 ，ＩBL2 ビット線電流 ＩWL ワード線電流 ＨBL2 プログラミング磁場 Ｌ 別個の線 ＨK 補償磁場 ＷＭＬ 軟磁性層 ＨＭＬ 硬磁性層 ＴＬ トンネルバリアー層 ＧＬ ゲート線 ＰＲＬ プログラミング線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シュテファン，ラマーズ アメリカ合衆国 ニューヨーク州 12533 ワッピンガースト フォールズ シャー ウッド フォレスト ７エフ (72)発明者 ディートマー，ゴーグル アメリカ合衆国 ニューヨーク州 12524 フィッシュキル グリーンヒル ドライ ブ ４ アパートメント 16ディー (72)発明者 トーマス，ロエール ドイツ連邦共和国 85609 アシュハイム ガウシュリンク ８ Ｆターム(参考） 5F083 FZ10
Claims (6)
- 【請求項１】メモリセルフィールド内のメモリセル
（ｌ；ｌl ，ｌ2 ．．．．．）がワード線（ＷＬ）また
はプログラミング線（ＰＲＬ）とビット線（ＢＬ）との
間の少なくとも１つの面内にあるＭＲＡＭ装置におけ
る、望ましくないプログラミングを阻止する方法であっ
て、 選択対象のメモリセル（ｌ2 ）に属するワード線（ＷＬ
１）とビット線（ＢＬ２）とにプログラミング電流（Ｉ
WL，ＩBL2 ）を送り、プログラミング電流（Ｉ WL，Ｉ
BL2 ）が、選択対象のメモリセル（ｌ2 ）に隣接してい
る少なくとも１つのメモリセル（ｌ3 ，ｌ5 ）にも、そ
こで散乱磁場として作用する磁場を発生させるようにし
た前記方法において、 ワード線あるいはプログラミング線（ＰＲＬ）、または
ビット線（ＢＬ３，ＢＬ５）、または前記隣接している
少なくとも１つのメモリセル（ｌ3 ，ｌ5 ）の別個の線
（ＳＬ）に、散乱磁場に反作用する補償磁場を提供する
補償電流を流すことを特徴とする方法。 - 【請求項２】補償電流を、選択対象のビット線（ＢＬ
２）の次の次のビット線（ＢＬ４）に印加することを特
徴とする、請求項１に記載の方法。 - 【請求項３】補償電流をプログラミング電流よりも弱く
設定することを特徴とする、請求項２に記載の方法。 - 【請求項４】補償電流を、多層系においてワード線また
はビット線に複数の面内で印加することを特徴とする、
請求項１から３までのいずれか１つに記載の方法。 - 【請求項５】補償電流の強さを自動調整回路により制御
することを特徴とする、請求項１から４までのいずれか
１つに記載の方法。 - 【請求項６】複数のメモリセルを有するＭＲＡＭ装置に
対するプログラミング方法であって、選択メモリセルに
関わるプログラム配線に電流を流して磁場を発生させる
ことで、その選択メモリセルのメモリ内容を書き換える
プログラミング方法において、 選択メモリセルの近傍に位置するメモリセルに関わるメ
モリ線に補償電流を流す工程を含み、 この補償電流によって、選択メモリセルのメモリ線から
発生する磁場を、選択メモリセル以外のメモリセルの位
置において小さくするような補償磁場を発生させること
を特徴とするプログラミング方法。
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| Application Number | Priority Date | Filing Date | Title |
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| DE10053965.3 | 2000-10-31 | ||
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|---|---|---|---|
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270790A (ja) * | 2000-12-27 | 2002-09-20 | Toshiba Corp | 半導体記憶装置 |
| JP2003092390A (ja) * | 2001-09-18 | 2003-03-28 | Toshiba Corp | 磁気抵抗メモリ装置及びその製造方法 |
| JP2003163330A (ja) * | 2001-11-27 | 2003-06-06 | Toshiba Corp | 磁気メモリ |
| JP2004241013A (ja) * | 2003-02-03 | 2004-08-26 | Renesas Technology Corp | 半導体記憶装置 |
| JP2004259353A (ja) * | 2003-02-25 | 2004-09-16 | Sony Corp | 不揮発性磁気メモリ装置、及び、不揮発性磁気メモリ装置におけるトンネル磁気抵抗素子へのデータ書込方法 |
| JP2005032304A (ja) * | 2003-07-08 | 2005-02-03 | Renesas Technology Corp | 半導体記憶装置 |
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Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| TW582032B (en) * | 2001-11-30 | 2004-04-01 | Toshiba Corp | Magnetic random access memory |
| US6795334B2 (en) * | 2001-12-21 | 2004-09-21 | Kabushiki Kaisha Toshiba | Magnetic random access memory |
| JP4033690B2 (ja) | 2002-03-04 | 2008-01-16 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6778421B2 (en) * | 2002-03-14 | 2004-08-17 | Hewlett-Packard Development Company, Lp. | Memory device array having a pair of magnetic bits sharing a common conductor line |
| US20030218905A1 (en) * | 2002-05-22 | 2003-11-27 | Perner Frederick A. | Equi-potential sensing magnetic random access memory (MRAM) with series diodes |
| JP4208500B2 (ja) | 2002-06-27 | 2009-01-14 | 株式会社ルネサステクノロジ | 薄膜磁性体記憶装置 |
| US6906941B2 (en) * | 2003-07-22 | 2005-06-14 | Hewlett-Packard Development Company, L.P. | Magnetic memory structure |
| CN100541653C (zh) * | 2003-09-02 | 2009-09-16 | Nxp股份有限公司 | 用于包括磁敏材料的电路的有源屏蔽 |
| US6859388B1 (en) | 2003-09-05 | 2005-02-22 | Freescale Semiconductor, Inc. | Circuit for write field disturbance cancellation in an MRAM and method of operation |
| KR100835275B1 (ko) | 2004-08-12 | 2008-06-05 | 삼성전자주식회사 | 스핀 주입 메카니즘을 사용하여 자기램 소자를 구동시키는방법들 |
| CN1886801B (zh) * | 2003-11-24 | 2010-05-26 | Nxp股份有限公司 | 用于在磁阻存储器件编程期间进行有源场补偿的方法和装置 |
| US7397074B2 (en) * | 2005-01-12 | 2008-07-08 | Samsung Electronics Co., Ltd. | RF field heated diodes for providing thermally assisted switching to magnetic memory elements |
| US7362644B2 (en) * | 2005-12-20 | 2008-04-22 | Magic Technologies, Inc. | Configurable MRAM and method of configuration |
| KR100817061B1 (ko) * | 2006-09-26 | 2008-03-27 | 삼성전자주식회사 | 기입 전류와 같은 방향의 금지 전류를 흐르게 하는마그네틱 램 |
| US8437181B2 (en) | 2010-06-29 | 2013-05-07 | Magic Technologies, Inc. | Shared bit line SMT MRAM array with shunting transistors between the bit lines |
| KR20140021781A (ko) | 2012-08-10 | 2014-02-20 | 삼성전자주식회사 | 가변 저항 메모리를 포함하는 반도체 메모리 장치 |
| KR101266792B1 (ko) * | 2012-09-21 | 2013-05-27 | 고려대학교 산학협력단 | 면내 전류와 전기장을 이용한 수평형 자기메모리 소자 |
| US11031059B2 (en) * | 2019-02-21 | 2021-06-08 | Sandisk Technologies Llc | Magnetic random-access memory with selector voltage compensation |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3456247A (en) * | 1966-01-14 | 1969-07-15 | Ibm | Coupled film storage device |
| US3593325A (en) * | 1969-01-15 | 1971-07-13 | Inst Elektronik Dresden | Magnetic thin film storage device for nondestructive readout thereof |
| US5039655A (en) * | 1989-07-28 | 1991-08-13 | Ampex Corporation | Thin film memory device having superconductor keeper for eliminating magnetic domain creep |
| TW411471B (en) * | 1997-09-17 | 2000-11-11 | Siemens Ag | Memory-cell device |
| US6097626A (en) * | 1999-07-28 | 2000-08-01 | Hewlett-Packard Company | MRAM device using magnetic field bias to suppress inadvertent switching of half-selected memory cells |
| US6404671B1 (en) * | 2001-08-21 | 2002-06-11 | International Business Machines Corporation | Data-dependent field compensation for writing magnetic random access memories |
-
2000
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270790A (ja) * | 2000-12-27 | 2002-09-20 | Toshiba Corp | 半導体記憶装置 |
| JP2003092390A (ja) * | 2001-09-18 | 2003-03-28 | Toshiba Corp | 磁気抵抗メモリ装置及びその製造方法 |
| JP2003163330A (ja) * | 2001-11-27 | 2003-06-06 | Toshiba Corp | 磁気メモリ |
| JP2004241013A (ja) * | 2003-02-03 | 2004-08-26 | Renesas Technology Corp | 半導体記憶装置 |
| JP2004259353A (ja) * | 2003-02-25 | 2004-09-16 | Sony Corp | 不揮発性磁気メモリ装置、及び、不揮発性磁気メモリ装置におけるトンネル磁気抵抗素子へのデータ書込方法 |
| US7035136B2 (en) | 2003-02-25 | 2006-04-25 | Sony Corporation | Nonvolatile magnetic memory device and method of writing data into tunnel magnetoresistance device in nonvolatile magnetic memory device |
| JP2005032304A (ja) * | 2003-07-08 | 2005-02-03 | Renesas Technology Corp | 半導体記憶装置 |
| JP2018514048A (ja) * | 2015-04-24 | 2018-05-31 | インテル・コーポレーション | ビットセル状態保持 |
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