JP2018514048A - ビットセル状態保持 - Google Patents

Abstract

本開示の様々な実施形態によれば、スピントランスファートルク（ＳＴＴ）ランダムアクセスメモリ（ＲＡＭ）、ＳＴＴＲＡＭなどのＭＲＡＭメモリの浮遊磁場緩和が説明される。１つの実施形態において、ＳＴＴＲＡＭにおけるビットセルビット値ストレージ状態の保持は、メモリのビットセルに状態を変えさせ得る浮遊磁場を補償すべく、磁場を生成することにより促進され得る。別の実施形態において、ＳＴＴＲＡＭにおけるビットセルビット値ストレージ状態の保持は、メモリのビットセルに状態を変えさせ得る浮遊磁場を仮に一時停止すべく、メモリ行へのアクセスを選択的に一時停止することにより促進され得る。他の態様が本明細書にて説明される。

Description

本発明の特定の実施形態は、概して、不揮発性メモリに関する。

メモリデバイスはしばしば、行および列の行列に配列されるビットセルを含む。各ビットセルは、ビットを記憶し、その値はビットセルの状態に依存する。これにより、ビットセルは通常、少なくとも２つのビット値ストレージ状態を有し、１つのビット値ストレージ状態において、ビットセル状態は論理０ビットを表し、別のビット値ストレージ状態は、論理１ビットを表す。

メモリの１または複数のビットセルは、様々な要因に起因してそれらのビット値ストレージ状態を適切に保持できない場合がある。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）において、そのような１つの要因は、多くの場合、ビットセルの隣接する行に繰り返しアクセスすることに起因して、ビットセルが不用意に状態を変化させる場合がある「ロウハンマ」（ＲＨ）と呼ばれる故障メカニズムである。例えば、多くの場合に「アタッカー行」と呼ばれる１つの行への繰り返しアクセスは、多くの場合に「非アクセス（ｎｏｔ−ａｃｃｅｓｓｅｄ）」または「ヴィクティム」行と呼ばれる隣接行のビットセルに、アタッカー行への繰り返しの多いアクセスに起因して、ビット値ストレージ状態を変化させる場合がある。このロウハンマ故障メカニズムは、未検出データ破損に起因する信頼性劣化、ならびに悪意のあるユーザが、限定されるメモリ領域への未承認アクセスを得るべく、ヴィクティム行のビットを意図的に反転させた場合のセキュリティ脆弱性との両方の点から問題となり得る。

スピントランスファートルクランダムアクセスメモリ（ＳＴＴＲＡＭ）は、例えば、キャッシュ、メモリ、二次ストレージ、および他のメモリ用途などのメモリ回路に通常使用される、不揮発性の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）のタイプである。ＳＴＴＲＡＭメモリのビットセルは、他のタイプのメモリのビットセルと比較してより小さく、より高い耐久性を有し得る。従って、ＳＴＴＲＡＭは、プロセッサ用のメモリなどのオンダイメモリと、同様にＤＲＡＭなどのオフダイメモリおよびフラッシュメモリなどの不揮発性メモリとに特に適し、かつ他の用途にも適する。例えば、ＳＴＴＲＡＭは、スタティックランダムアクセスメモリ（ＳＲＡＭ）および埋め込み型または強化型ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）などのオンダイメモリと置き換えるために使用され得る。ＳＴＴＲＡＭメモリはまた、多くの場合、低減された電力レベルで動作され得、他のメモリタイプと比較してより低コストであり得る。

本開示の実施形態を限定としてではなく、例として示すが、添付の図面の図において、類似の参照番号は同様の構成要素を指すものとする。
本開示の実施形態によるビットセルビット値ストレージ状態保持を採用するシステムの選択的態様を示す高レベルブロック図を示す。 本開示の実施形態によるビットセルビット値ストレージ状態保持のために、浮遊磁場緩和を採用するＳＴＴＲＡＭメモリの基本的なアーキテクチャを示す。 図２のＳＴＴＲＡＭメモリのＳＴＴＲＡＭメモリのビットセルの１つの例の概略図である。 図２のＳＴＴＲＡＭメモリのＳＴＴＲＡＭメモリのビットセルの１つの例の概略図である。 図２のＳＴＴＲＡＭメモリのＳＴＴＲＡＭメモリのビットセルの１つの例の概略図である。 図２のＳＴＴＲＡＭメモリのＳＴＴＲＡＭメモリのビットセルの１つの例の概略図である。 図３ａ−図３ｄのビットセルの磁気トンネル接合（ＭＴＪ）デバイスの強磁性層の様々な分極の例を示す。 図３ａ−図３ｄのビットセルの磁気トンネル接合（ＭＴＪ）デバイスの強磁性層の様々な分極の例を示す。 図２のＳＴＴＲＡＭメモリのビットセルについての読み出し、書き込みおよび保持電圧の１つの例を示すチャートである。 図２のＳＴＴＲＡＭメモリのビットセルの隣接行の上面図を概略的に示す。 本開示の実施形態によるビットセルビット値ストレージ状態保持のために、浮遊磁場緩和のためのキャンセル磁場の生成の１つの例を示す概略図である。 ビットセルの隣接行のビット値ストレージビット値ストレージ状態を維持すべく、浮遊磁場を補償するキャンセル磁場の生成を引き起こす、本開示の実施形態によるワード線補償制御信号の生成の１つの例を示すグラフである。 ビットセルの行をロウハンマし得る振動する浮遊磁場の生成の１つの例を示すグラフである。 本開示の実施形態によるビットセルビット値ストレージ状態保持のために、浮遊磁場緩和のためのキャンセル磁場の生成の１つの例を示すグラフである。 本開示の実施形態によるビットセルビット値ストレージ状態保持のために、浮遊磁場緩和がないときの、ロウハンマリングに起因したビットセル反転のビット値ストレージ状態の１つの例を示すグラフである。 本開示の実施形態によるビットセルビット値ストレージ状態保持のために、浮遊磁場緩和の動作の１つの例を示すフロー図である。 本開示の実施形態によるビットセルビット値ストレージ状態保持のために、浮遊磁場緩和の動作の別の例を示すフロー図である。 図２のＳＴＴＲＡＭメモリのメモリ制御回路のより詳細な概略図である。 本開示の実施形態によるビットセルビット値ストレージ状態保持のために、浮遊磁場緩和動作のさらに別の例を示すフロー図である。 図１３のＳＴＴＲＡＭメモリのプログラマブルワード線ドライバロジックの１つの実施形態のより詳細な概略図である。 図１５のプログラマブルワード線ドライバロジックの動作の１つの例を示すグラフである。 本開示の実施形態によるビットセルの行へのアクセスを一時停止することにより振動浮遊磁場の生成を終了する、図１５のプログラマブルワード線ドライバロジックの動作の１つの例を示すグラフである。 本開示の実施形態によるビットセル行へのアクセスを一時停止することによりビットセルのビット値ストレージ状態を保持する１つの例を示すグラフである。 本開示の実施形態によるビットセルビット値ストレージ状態保持のために、浮遊磁場緩和のための図１４のフロー図の動作のより詳細な例を示すフロー図である。

以下の説明では、同様の構成要素には、それらが異なる実施形態中に示されるかどうかに拘わらず、同一の参照番号を付することとする。本開示の実施形態を明瞭かつ簡潔な様式で示すために、図面は必ずしも縮尺通りとは限らない場合があり、特定の特徴は幾分概略的な形態で示され得る。１つの実施形態に関連して説明される、および／または図示される特徴は、１または複数の他の実施形態において同じもしくは同様の方法で、および／または他の実施形態の特徴と組み合わせて、あるいはそれらの代わりに使用され得る。

この開示の様々な実施形態に従って、ＳＴＴＲＡＭなどのＭＲＡＭメモリの浮遊磁場緩和について説明する。１つの実施形態において、ＳＴＴＲＡＭのビットセルビット値ストレージ状態の保持は、メモリのビットセルに状態を変えさせ得る浮遊磁場を補償する磁場を生成することにより促進され得る。別の実施形態において、ＳＴＴＲＡＭにおけるビットセルビット値ストレージ状態の保持は、メモリのビットセルに状態を変化させ得る浮遊磁場を一時的に終了すべく、メモリ行へのアクセスを選択的に一時停止することにより促進され得る。

例えば、本明細書によるビットセルビット値ストレージ状態保持がないときは、ＳＴＴＲＡＭビットセルのヴィクティム行のビットセルの状態が近隣のアタッカー行への繰り返しアクセスにより生成される浮遊磁場に起因して反転し得ることが本明細書において認識される。本明細書の１つの態様によれば、そのようなロウハンマリングの浮遊磁場は、浮遊磁場を少なくとも部分的にキャンセルする相殺磁場の生成により効果的に中和され得る。このようにして、ヴィクティム行のビットセルのビット値ストレージ状態は、ビットセルの近隣行へのアクセスを引き起こすロウハンマに起因した反転から保護され得る。本明細書の別の態様において、そのようなロウハンマリングの浮遊磁場は、アクセス中のビットセル行へのアクセスを選択的に一時停止することにより効果的に中和され得る。その結果、ビットセルの近隣行へのアクセスを引き起こすことに起因してヴィクティム行のビット値ストレージ状態が反転する前に、浮遊磁場の生成は、一時的に終了され得る。

本明細書によれば、ＳＴＴＲＡＭなどのＭＲＡＭメモリの浮遊磁場の主な要因は、ワード線（ＷＬ）制御線と多くの場合に呼ばれるメモリ制御線に流れる電流であることが認識される。１つの実施形態において、ＳＴＴＲＡＭのビットセルビット値ストレージ状態の保持を強化すべく、プログラマブルＷＬドライバロジックが、ビットセルの行をロウハンマリングする浮遊磁場を緩和すべく提供される。例えば、アクセス中の行、すなわち「アクセスされている」行に対する読み出しまたは書き込み動作のための特定のアドレスの選択時に、選択されたアドレスに対応するＷＬ制御線に対するワード線（ＷＬ）制御信号が、ＷＬ制御線に結合されるスイッチングトランジスタをオンにするハイ状態に切り替えられる。１つの実施形態において、ＷＬ制御線上の制御信号は、この明細書においてＶ_ＯＮと示されるハイ状態に引き上げられ得、ロウハンマされている行に隣接する行のＷＬ制御線を介して流れる、本明細書においてＩ_ＯＮと呼ばれる電流を引き起こす。

ＷＬ制御線の電源オンと、ＷＬ制御線のこの状態変化と関連した電流フローの結果として、浮遊磁場Ｈ_{ｓｔｒａｙ}が生成される。本明細書によれば、プログラマブルＷＬドライバロジックは、アクセス中でない隣接行（「非アクセス」行である）のＷＬ制御線の状態を、非アクセス行のＷＬ制御線がこの明細書において−Ｖ_ＵＮＤと示される逆極性電圧状態に下方駆動される下方駆動状態に変更することができる。従って、この実施形態において、非アクセス行のＷＬ制御線の下方駆動状態−Ｖ_ＵＮＤは、アクセス行のＷＬ制御線についてのハイ状態Ｖ_ＯＮの逆極性を有する。非アクセス行の隣接するＷＬ制御線の状態を下方駆動状態に変化させることの結果として、本明細書において下方駆動電流−Ｉ_ＵＮＤと呼ばれる逆極性電流が生成され、それが次に浮遊磁場Ｈ_{ｓｔｒａｙ}全部または一部をキャンセルすべく相殺磁場Ｈ_{ｃａｎｃｅｌ}を生成する。従って、非アクセス行のビットセルについてのビット値ストレージ状態の保持は、行のロウハンマリングにかかわらず促進され得る。さらに、非アクセス行のＷＬ制御線上の逆極性電圧−Ｖ_ＵＮＤは、非アクセス行のビットセルのリークの低減を促進し得る。

書き込みまたは他のアクセス動作の開始時に、生成される浮遊磁場Ｈ_{ｓｔｒａｙ}は、＋Ｈ_{ｓｔｒａｙ}と表わされる特定の方向を有し得る。アクセス中の行の書き込みまたは他のアクセス動作の完了時に、ＷＬ制御信号は、ゼロ電圧によりしばしば表されるオフ状態に変化する。Ｖ_ＯＮ状態からゼロまたはより低い電圧状態への遷移の結果として、前の電流Ｉ_ＯＮに対して逆極性の電流−Ｉ_ＯＮがアクセス中の行のＷＬ制御線を介して流れる。その結果、別の浮遊磁場−Ｈ_{ｓｔｒａｙ}が生成されるが、前の浮遊磁場＋Ｈ_{ｓｔｒａｙ}とは反対方向に方向づけられる。

本明細書によれば、プログラマブルＷＬドライバロジックは再び、（「非アクセス」行である）アクセス中ではない隣接行のＷＬ制御線の状態を別の状態、すなわち、例えば、非アクセス行のＷＬ制御線が、例えば、ゼロボルトなどのより高い電圧状態に駆動されるオフ状態に変更することができる。非アクセス行の隣接するＷＬ制御線の状態を下方駆動状態−Ｖ_ＵＮＤからゼロボルトなどのより高い電圧状態に変更することの結果として、例えば、（下方駆動電流−Ｉ_ＵＮＤとは極性が逆である）電流＋Ｉ_ＵＮＤが生成され、次に浮遊磁場−Ｈ_{ｓｔｒａｙ}を全部または一部キャンセルすべく相殺磁場＋Ｈ_{ｃａｎｃｅｌ}を生成する。従って、非アクセス行のビットセルの状態の保持は再び、近隣行の繰り返しアクセスにかかわらず、促進され得る。

既に述べたように、本明細書の別の態様において、そのようなロウハンマリングの浮遊磁場は、アクセス中のビットセル行へのアクセスを選択的に一時停止することにより効果的に中和され得る。その結果、浮遊磁場の生成は、ビットセルの近隣行へのアクセスを引き起こすロウハンマに起因してヴィクティム行の状態が反転する前に、一時的に終了され得る。

ＳＴＴＲＡＭの隣接（非アクセス）行のロウハンマリングは、ＳＴＴＲＡＭの隣接（非アクセス）行の１または複数のビットセルについてのスピントルク磁化ベクトルに、その元の安定状態から離れて歳差運動を開始させ得ることが本明細書にて認識される。従って、近隣行のロウハンマリングが十分な時間の間、継続する場合、磁化ベクトルは、非アクセス行のビットセルの状態を反転するのに十分に歳差運動し得る。

本明細書の１つの実施形態において、プログラマブルワード線ドライバロジックは、隣接（非アクセス）行がハンマ中であることを示し得るメモリ行への繰り返しアクセスを検出するように構成される検出器を含む。例えば、検出器は、特定の行への連続アクセスをカウントするように構成されるカウンタを含み得る。検出器はさらに、カウンタのカウント出力を変数Ｎにより表される閾値と比較するように構成される比較器を含み得、変数Ｎはいくつかの実施形態においてユーザによりプログラマブルであり得る。制御回路は、カウンタのカウント出力の閾値との比較の関数として特定の行へのアクセスを一時停止するように構成され得る。例えば、行に向けられるアクセス動作が閾値Ｎと等しい場合、当該行へのアクセスは、仮に一時停止され得る。１つの実施形態において、一時停止期間は、いくつかの実施形態においてユーザによってもプログラマブルであり得る変数Ｍにより表される特定の数のアクセス周期に限定され得る。

ロウハンマリングを引き起こす行へのアクセスが一時停止された場合、隣接ビットセルの磁化ベクトルの歳差運動は停止し、磁化ベクトルの歳差運動は、ビットセルの状態が、新しい安定したビットセルビット値ストレージ状態への反転の前にその元の安定状態に戻り得るように逆転されることが本明細書において認識される。このようにして、一時停止間隔の間にロウハンマリングを引き起こす行に対する動作の臨時の一時停止は、スピントルクの歳差運動を緩和し、ロウハンマを引き起こすアクセスパターンによるビット反転の可能性を低減するために利用され得る。いくつかの実施形態において、わずか単一のアクセス周期（Ｍ＝１）の間の一時停止アクセスにより、ロウハンマリングに起因するビットセル状態の反転を低減または除外し得ることが考えられる。

１つの実施形態において、検出されるロウハンマ引き起こすアクセスが特定のロウハンマリング（ＲＨ）基準を超えた場合には、メモリアクセスの一時停止が適用され得る。逆に、検出メモリアクセスがＲＨ基準を超えない場合、メモリアクセスの一時停止は回避され得る。その結果、ロウハンマリングを伴わない正常なメモリアクセスに対して、または、ＲＨ基準を超えないメモリアクセスに対して、メモリ性能への影響が低減または除外され得る。

他の実施形態において、行のロウハンマリングの検出時にアクセスを一時停止する代わりに、相殺磁場Ｈ_{ＣＡＮＣＥＬ}、−Ｈ_{ＣＡＮＣＥＬ}が適切な限定期間の間、例えば、Ｍアクセス周期の間などで選択的に生成され得、行のロウハンマリングの検出時に浮遊磁場をキャンセルし得る。さらに他の実施形態において、アクセス一時停止および相殺磁場の生成の１つまたは両方の技術は、ロウハンマリングに起因するビットセルの状態の反転を単独または組み合わせにて緩和すべく、ワード線ドライバロジックにより選択的に採用され得る。

動作の一時停止は、いくつかの限定された状況にて性能に悪影響を与え得ることが理解される。しかしながら、ロウハンマリングは、異常または承認されていないアクセスパターンとしばしば関連する。従って、動作の一時停止は、性能レベルへの任意の潜在的な悪影響にかかわらず、そのような状況下にて保証され得る。

本明細書の別の態様において、本明細書による浮遊磁場緩和は、ロウハンマリングの攻撃を受ける可能性が高い選択されたメモリ領域に採用され得ることが認識される。逆に、ロウハンマリングを受けにくいメモリ領域が除外され得、回路の複雑さおよびオーバーヘッドへの影響を低減し得る。

例示された実施形態において、ＳＴＴＲＡＭの各ビットセルは、磁気トンネル接合（ＭＴＪ）デバイスを含む。磁気トンネル接合（ＭＴＪ）デバイス中の磁気層の向きは、スピン偏極電流を用いて修正され得る。ＳＴＴベースＭＴＪでは、トンネル接合の両側での磁気分極方向間の相対角度差に応じて、デバイス抵抗が低いか、または高いかのどちらかとなり得る。

１つの実施形態において、ビットセルの１ビット値ストレージ状態が示され、各ＭＴＪの強磁性層が平行の磁気方向を有することにより低い抵抗を呈する状態である。逆に、第２のビット値ストレージ状態が示され、これは各ＭＴＪの強磁性層が逆平行の磁気方向を有することにより高抵抗を呈する状態である。「１」などの論理値は、第１（平行方向、低抵抗）状態により表され得、「０」などの論理値は、第２の（逆平行、高抵抗）状態により表され得る。他の実施形態において、「０」などの論理値は、第１（平行方向、低抵抗）状態により表され得、「１」などの論理値は、第２（逆平行、高抵抗）状態により表され得ることが理解される。

本明細書において説明する磁場緩和技術は、巨大磁気抵抗（ＧＭＲ）ＭＲＡＭ、トグルＭＲＡＭ、および他のＭＲＡＭデバイスなどの、ＳＴＴ ＭＲＡＭデバイス以外のＭＲＡＭデバイスにも適用され得ることが理解される。本明細書において説明する実施形態によるそのようなＭＲＡＭベースメモリ素子は、スタンドアローンメモリ回路またはロジックアレイのどちらかに使用され得るか、またはマイクロプロセッサおよび／もしくはデジタル信号プロセッサ（ＤＳＰ）に埋め込まれ得る。加えて、システムおよび処理は主に図示例中のマイクロプロセッサベースシステムに関連して本明細書において説明されるが、本明細書での開示の観点から、本開示の特定の態様、アーキテクチャ、および原理は、他のタイプのデバイスメモリおよびロジックデバイスに対しても同様に適用可能であることが理解されるであろうことが、留意される。

図面を参照して、図１は、本開示の実施形態によるビットセルビット値ストレージ状態保持を採用するシステムの選択された態様を示す高レベルブロック図である。システム１０は、メモリデバイスを含み得る複数の電子デバイスおよび／またはコンピューティングデバイスのうちのいずれかを表し得る。そのような電子デバイスおよび／またはコンピューティングデバイスには、メインフレーム、サーバ、パーソナルコンピュータ、ワークステーション、電話通信デバイス、ネットワーク機器、仮想化デバイス、ストレージコントローラ、携帯またはモバイルデバイス（例えば、ラップトップ、ネットブック、タブレットコンピュータ、携帯情報端末（ＰＤＡ）、携帯型メディアプレーヤ、携帯型ゲームデバイス、デジタルカメラ、携帯電話、スマートフォン、フィーチャーフォンなど）等のコンピューティングデバイス、またはコンポーネント（例えば、システムオンチップ、プロセッサ、ブリッジ、メモリコントローラ、メモリなど）が含まれ得る。代替的な実施形態では、システム１０は、より多数の構成要素、より少数の構成要素、および／または異なる構成要素を含み得る。さらに、システム１０は別個の構成要素を備えるようにも示し得るが、そのような構成要素は１つのプラットフォーム、例えば、システムオンチップ（ＳｏＣ）などに統合され得ることが理解されよう。図示例では、システム１０は、マイクロプロセッサ２０、メモリコントローラ３０、メモリ４０、および周辺コンポーネント５０を備え、この周辺コンポーネント５０には、例えば、ビデオコントローラ、入力デバイス、出力デバイス、ストレージ、ネットワークアダプタなどが含まれ得る。マイクロプロセッサ２０はキャッシュ２５を含み、このキャッシュ２５は命令およびデータを記憶するメモリ階層の一部であり得、システムメモリ４０はまたこのメモリ階層の一部であり得る。マイクロプロセッサ２０とメモリ４０との間の通信はメモリコントローラ（またはチップセット）３０により容易にされ得、それにより周辺コンポーネント５０との通信もまた容易にされ得る。

周辺コンポーネント５０のストレージは、例えば、ソリッドステートドライブ、磁気ディスクドライブ、光ディスクドライブ、テープドライブ、フラッシュメモリなどの、不揮発性ストレージであり得る。ストレージは、内部ストレージデバイスもしくは取付け型またはネットワークアクセス可能なストレージを備え得る。マイクロプロセッサ２０は、メモリ４０およびストレージ５０中にデータを書き込み、そこからデータを読み出すように構成される。ストレージ中のプログラムはメモリ中にロードされ、プロセッサにより実行される。ネットワークコントローラまたはネットワークアダプタは、例えば、イーサネット（登録商標）、Ｆｉｂｅｒ Ｃｈａｎｎｅｌ Ａｒｂｉｔｒａｔｅｄ Ｌｏｏｐなどの、ネットワークとの通信を可能にする。さらに、アーキテクチャは、ある特定の実施形態では、ディスプレイモニタ上にメモリに記憶された情報をレンダリングするように構成されたビデオコントローラを含み得、ビデオコントローラは、ビデオカード上に具体化されるか、またはマザーボードまたは他の基板に搭載された集積回路コンポーネントに統合され得る。入力デバイスは、ユーザ入力をプロセッサに提供するために使用され、キーボード、マウス、ペンスタイラス、マイクロホン、タッチ感応型ディスプレイスクリーン、入力ピン、ソケット、もしくは当該技術分野で公知の任意の他の起動または入力機構を含み得る。出力デバイスは、プロセッサ、または、例えば、ディスプレイモニタ、プリンタ、ストレージ、出力ピン、ソケットなどの、他のコンポーネントから送信された情報をレンダリングできる。ネットワークアダプタは、例えば、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）カード、ＰＣＩエクスプレス、または一部の他の入出力カード等の、ネットワークカード上に、もしくはマザーボードまたは他の基板に搭載された集積回路コンポーネント上に具体化され得る。

特定の用途に応じて、デバイス１０のコンポーネントのうちの１または複数は省略され得る。例えば、ネットワークルータはビデオコントローラを欠き得る。

メモリデバイス２５、４０、および他のデバイス１０、３０、５０の任意の１または複数は、本明細書による浮遊磁場緩和を有するＭＲＡＭメモリを含み得る。図２は、本明細書の１つの実施形態によるＳＴＴメモリ６６のビットセル６４の行および列のアレイ６０の例を示す。ＳＴＴメモリ６６は、行デコーダ、タイマデバイス、および入出力デバイス（Ｉ／Ｏ出力部）も含み得る。同一メモリワードのビットは、効率的なＩ／Ｏ設計に対して互いに分離され得る。読み出し動作中に各列を所要の回路部に接続するために、マルチプレクサ（ＭＵＸ）が使用され得る。書き込み動作中に各列を書き込みドライバに接続するために、別のＭＵＸが使用され得る。制御回路６８は、以下に説明されるように、浮遊磁場緩和動作と、ビットセル６４に対する読み出し動作および書き込み動作などのメモリアクセス動作を実行する。制御回路６８は、適切なハードウェア、ソフトウェアもしくはファームウェア、またはそれらの様々な組み合わせを用いて、上述の動作を実行するように構成される。

図３ａ−図３ｄに示されるように、例示される実施形態の各ＳＴＴＲＡＭビットセル６４は、磁気トンネル接合（ＭＴＪ）デバイス７０などの強磁性デバイス、ＮＭＯＳトランジスタなどのスイッチングトランジスタ７１、および３本の制御線、すなわち、読み出しおよび書き込み動作を含むビットセルアクセス動作のためのビット線（ＢＬ）、ソース線（ＳＬ）およびワード線（ＷＬ）を含む。図４ａ、図４ｂにおいて最も良く分かるように、ビットセルの各強磁性デバイス７０は、中間層７６により分離された強磁性材料の２つの層７２、７４ａを備え、この中間層７６は、スピンバルブの場合には金属層であり、ＭＴＪの場合には薄い誘電体層または絶縁層である。この例では、強磁性材料の層７２は電気接触層７８により接触されて、その支配的な磁化方向は固定的である固定分極を有する。従って、層７２は、固定層と呼ばれる。固定層７２の支配的な磁化方向は、図４ａの断面図において右から左を指す矢印８０で表される磁化方向を有する。

強磁性材料の他方の層７４ａは電気接触層８１に接触され、これは「自由層」と呼ばれ、「自由層」は、自由層の支配的な磁化方向が選択的に変更され得る変更可能な分極を有する。自由層７４ａの支配的な磁化方向は、図４ａの断面図において同様に右から左を指す矢印８２ａで表される。図４ａ、図４ｂの実施形態において、矢印８０、８２ａ、８２ｂにより表される磁化方向は、中間層７６に概して平行に示される。他のＭＴＪデバイスにおいて、磁化方向は、他の方向を有し得ることが理解される。例えば、磁化方向は、中間層７６と直交し得る。

図４ａの実施例では、自由層７４ａおよび固定層７２の両方の支配的な磁化方向が、同一であるように、即ち同一方向に描写されている。これらの２つの強磁性層７２、７４ａの支配的な磁化方向が同一である場合、２つの層の分極は「平行」であると呼ばれる。平行分極では、ビットセルは、ビットセルに記憶された論理１または論理０の一方を表すように選択され得る低抵抗状態を呈する。２つの強磁性層の支配的な磁化方向が図４ｂ中の矢印８０（右から左）および矢印８２ｂ（左から右）により示されるように反対である場合、２つの層７２、７４ｂの分極を「逆平行」であると呼ばれる。逆平行分極では、ビットセルは、ビットセルに記憶された論理１または論理０の他方を表すように選択され得る高抵抗状態を呈する。従って、各ビットセル６４のＭＴＪデバイス７０は、図３ｂに示されるように可変抵抗器Ｒ_ｍｅｍによって概略的に表され得る。

ＳＴＴＲＡＭ６６のビットセル６４に記憶された分極、従って論理ビット値は、ビットセル６４の強磁性デバイス７０を介して特定の方向にスピン偏極電流を流すことにより、特定のビット値ストレージ状態へ設定され得る。スピン偏極電流は、電荷キャリア（電子などの）のスピン方向はスピンアップまたはスピンダウンのうちのどちらかの、１タイプの支配的な電流である。従って、制御回路６８（図２）は、ビットセル６４の強磁性デバイス７０を介して１つの方向にスピン偏極電流を流すことにより、ＳＴＴＲＡＭ６６のビットセル６４に論理１を記憶するように構成される。その結果、ビットセル６４の強磁性デバイス７０の強磁性層は、分極状態が論理１を表すように選択されたことに応じて、平行または逆平行の一方の分極を有する。

逆に、論理０は、ビットセルの強磁性デバイス７０を介して反対方向にスピン偏極電流を流す制御回路６８により、ＳＴＴＲＡＭ６６のビットセル６４に記憶され得る。その結果、ビットセル６４の強磁性デバイス７０の強磁性層は、分極が論理０を表すように選択されたことに応じて、平行または逆平行の他方の分極を有する。

従って、図３ａ−図３ｄのビットセル６４は、磁気トンネル接合（ＭＴＪ）デバイス７０を介して電流を流すことより書き込まれ、電流の方向がＭＴＪデバイス７０のビット値ストレージ状態を決定する。例えば、電流が十分な継続時間（切り替え時間）の間、印加される場合、ビット線ＢＬからソース線ＳＬへの電流は、ＭＴＪデバイス７０を平行（Ｐ）分極方向に切り替えることとなり、ソース線ＳＬからビット線ＢＬへの電流は、ＭＴＪデバイス７０を逆平行（ＡＰ）分極方向に切り替えることとなる。

本明細書によれば、ＭＴＪデバイス７０を介して流れる電流に加えて、ＭＴＪデバイス７０の状態はまた、ＭＴＪデバイス７０に印加される浮遊磁場などの磁場により影響を及ぼされ得ることが理解される。従って、本明細書の１つの態様において、ＭＴＪデバイス７０の状態の制御は、ＭＴＪデバイス７０に印加される浮遊磁場の効果を低減または除外することにより改善され得る。

１つの実施形態において、図５のチャートに示されるように、ビットセル６４は、ビット線ＢＬをＶ_ＲＤにプリチャージし、ワード線ＷＬが電圧Ｖ_ＤＤでストローブされた場合にセルを介してビット線ＢＬが減衰するのを可能にすることにより読み出され、それによりスイッチングトランジスタ７１をオンにする。センス増幅器の基準電圧は、参照セルを用いて同時にドレインされ得る。この基準電圧およびアクセスされたビット線ＢＬの両方はＰＭＯＳ電流ソースを用いてクランプされるため、一定差分は、極めて長いアクセス時間に対してもセンス増幅器入力部に維持される。

この実施例において、論理１は、磁気トンネル接合（ＭＴＪ）デバイス７０である可変抵抗素子Ｒ_ｍｅｍ（図３ｂ）の高抵抗状態（逆平行分極（図４ｂ）で表される。逆に、論理０は、この例では、磁気トンネル接合（ＭＴＪ）デバイス７０である可変抵抗素子Ｒ_ｍｅｍの低抵抗状態（平行分極（図４ａ）で表される。それで、プリチャージ電圧Ｖ_ＲＤが比較的高い値に減衰した場合、論理１（高抵抗状態）がＭＴＪデバイス７０に記憶されたとして示される。逆に、プリチャージ電圧Ｖ_ＲＤが比較的低い値に減衰すると、論理０（低抵抗状態）がＭＴＪデバイス７０に記憶されたとして示される。他の実施形態において、論理１は、可変抵抗トランジスタ素子Ｒ_ｍｅｍの低抵抗状態（平行分極（図４ａ））で表され得ることが理解される。逆に、論理０は、可変抵抗トランジスタ素子Ｒ_ｍｅｍの高抵抗状態（逆平行分極（図４ｂ））で表され得る。

ビットセル６４に書き込むには、制御回路６８（図２）により制御される双方向書き込み方式が使用される。可変抵抗素子Ｒ_ｍｅｍと表されるＭＴＪデバイス７０のビット値ストレージ状態が逆平行状態（図４ｂ）から平行状態（図４ａ）に変化する論理０を書き込むべく、ビット線ＢＬからソース線ＳＬに電流が流れているように、ビット線ＢＬはＶ_ＤＤに充電され、ソース線ＳＬは接地に接続される。逆に、可変抵抗素子Ｒ_ｍｅｍの状態が平行状態（図４ａ）から逆平行状態（図４ｂ）に変化する論理１を書き込むには、反対方向の電流が利用される。それで、Ｖ_ＤＤのソース線ＳＬおよび接地のビット線ＢＬは、電流をソース線ＳＬからビット線ＢＬに、すなわち、反対方向に流させる。ビットセル６４へのメモリアクセス動作の完了時に、アクセス中の行のビットセル６４のソース線ＳＬ、ビット線ＢＬおよびワード線ＷＬは、例えば、図５に示されるように、ゼロボルトなどのオフ状態にて維持され、アクセス中の行のビットセルのビットセルビット値ストレージ状態を保持する。

しかしながら、本明細書によるビットセル状態保持がない場合には、メモリ６６の導体を通過する電流は、メモリ６６の動作を中断することができる浮遊磁場を生成し得ることが認識される。例えば、読み出しまたは書き込み動作において、１つのビットセルにアクセスすべく、ワード線ＷＬ、ビット線ＢＬまたはソース線ＳＬ等の導体に生成される電流は、特にビットセル集積度が増大し密集度を増すにつれて、隣接ビットセルのビット値ストレージ状態を反転するのに十分な強度の浮遊磁場を生成し得る。

図３ａの実施形態において、ビットセル制御線ＢＬに結合される自由層と、スイッチングトランジスタ７１に結合される固定層とを有するＭＴＪデバイス７０が示される。しかしながら、他の実施形態において、そのような配置は、スイッチングトランジスタ７１に結合される自由層と、ビットセル制御線ＢＬに結合される固定層とで入れ替えられ得ることが理解される。

図６は、メモリ６６のビットセル６４のアレイ６０（図２）についての部分６０ａを示す概略図である。図２において最も良く分かるように、アレイ６０はビットセル６４の第１行１００およびビットセル６４の第２行である、隣接行１０２を含む。

図６は、各々がＭＴＪデバイス７０'を含むビットセル６４ａ_１、６４ａ_２…６４ａ_ｎにより表されるビットセルを含む行１００を示す。同様に、隣接行１０２は、各々がＭＴＪデバイス７０を含むビットセル６４ｂ_１、６４ｂ_２…６４ｂ_ｎにより表されるビットセルを含むように示される。図３ｃおよび図６の例において、ビットセルおよびそれらのコンポーネントは、比較的に密集して統合される。従って、隣接ビットセルと、ＭＴＪデバイス７０、７０'を含む隣接ビットセルのコンポーネント、例えば、ビット線（ＢＬ）、ワード線（ＷＬ）およびソース線（ＳＬ）などの導体金属化制御線１０８（図３ｃ）、層間のビア１１０、およびスイッチングトランジスタ７１のドープ領域１１４および層１１８を含むコンポーネントは、互いに比較的近くに間隔を置かれ得る。他の実施形態が、特定の用途に応じて、より高いか、またはより低い密度に統合され得ることが理解される。

いくつかの実施形態において、密集集積などの種々な要因に起因して、相当量の浮遊磁場が、ＭＴＪデバイス７０'を含むビットセルのコンポーネントに印加され得る。そのような浮遊磁場は、例えば、ビット線ＢＬ、ソース線ＳＬおよびワード線ＷＬなどの電流を伝える導体により生成され得る。本明細書によれば、ＳＴＴＲＡＭなどのＭＲＡＭメモリの浮遊磁場の主な要因は、ワード線（ＷＬ）制御線に流れる電流に起因することが認識される。図６の例において、ビットセル６４ｂ_１、６４ｂ_２ …６４ｂ_ｎの行１０２は、隣接行へのロウハンマリングを引き起こすようにアクセス中の行を表す。ロウハンマ中のビットセル６４ａ_１、６４ａ_２…６４ａ_ｎの隣接行は、アクセス中ではない。従って、行１００用のワード線は、ＷＬ_{ｎｏｔ＿ａｃｃｅｓｓ}と標識される。逆に、アクセス中である行１０２用のワード線は、ＷＬ_{ａｃｃｅｓｓ}とラベルされる。

図７は、行１０２（図６）のワード線（ＷＬ）の制御線ＷＬ_{ａｃｃｅｓｓ}に流れる電流に起因して生成中の浮遊磁場Ｈ_{ｓｔｒａｙ}を示す。図８は、行１０２（図６）の特定のアドレスは、シーケンシャル読み出し動作または書き込み動作にて、アクセスされるシーケンシャルメモリアクセス周期を示す。各メモリアクセス周期において、アクセス中の行１０２、すなわち「アクセス」行に対する読み出し動作または書き込み動作のための特定のアドレスの選択時に、選択アドレスのＷＬ制御線ＷＬ_{ａｃｃｅｓｓ}により伝えられるワード線（ＷＬ）制御信号が、図８に示されるようにハイ状態Ｖ_ＯＮに切り替えられ、それによりＷＬ制御線に結合されるスイッチングトランジスタ７１（図３ａ−図３ｄ）をオンにする。ハイ状態Ｖ_ＯＮへの遷移に起因して、本明細書においてＩ_ＯＮ（図７）と呼ばれる電流は、アクセス中の行１０２の制御線ＷＬ_{ａｃｃｅｓｓ}を介して流れる。

ＷＬ制御線ＷＬ_{ａｃｃｅｓｓ}を介して流れるオン（ｔｕｒｎ ｏｎ）電流Ｉ_ＯＮの結果として、浮遊磁場Ｈ_{ｓｔｒａｙ}が図７に示されるようにビオ・サバールの法則に従って生成される。アクセス中ではない隣接行１００（図６）の隣接（「ヴィクティム」）ＭＴＪデバイス７０'に対しての浮遊磁場Ｈ_{ｓｔｒａｙ}の強度は、ヴィクティムＭＴＪデバイス７０'と、アクセス中の行１０２のＷＬ制御線ＷＬ_{ａｃｃｅｓｓ}との間で距離変数ｄ_１、ｃｏｓθ_１、ｃｏｓφ_１（図７）の以下の関数として計算され得る。

図９ａは、所与の電流Ｉ_ＯＮとＭＴＪデバイスに対する導体の距離ｄ_１とに関する無限配線（θ_１＝φ_１＝０）を仮定することにより単純化された計算浮遊磁場強度の例を示す。本明細書による浮遊磁場緩和がないと、浮遊磁場Ｈ_{ｓｔｒａｙ}は、ヴィクティムＭＴＪデバイス７０'にそのビット値ストレージ状態を平行方向、つまり低抵抗状態から逆平行方向、つまり高抵抗状態へと切り替えさせ得、逆も同様である。そのような状態切り替えは、ＷＬ制御線ＷＬ_{ａｃｃｅｓｓ}などの導体を介した双方向電流フローにより向上され、そのことは図９ａに示されるように本来振動している浮遊磁場（＋Ｈ_{ｓｔｒａｙ}，−Ｈ_{ｓｔｒａｙ}）を生成することを可能にする。例えば、ＷＬ制御線ＷＬ_{ａｃｃｅｓｓ}がアクセス行１０２のビットセルから値を読み出すか、またはそれに値を書き込むべく、メモリ読み出し／書き込みアクセス周期においてアクティブにされた場合、図８に示されるようにＷＬ制御線ＷＬ_{ａｃｃｅｓｓ}を介して電流が流れ、ＷＬ制御線ＷＬ_{ａｃｃｅｓｓ}に存在するキャパシタンスを「０」からＶ_ＯＮに充電する。図５の例において、電圧Ｖ_ＯＮは、電圧Ｖ_ＤＤと表される。電圧Ｖ_ＯＮは、特定の用途に応じて、他の値およびソースを有し得ることが認識される。

メモリアクセス周期において開始される電流フローの結果として、磁場Ｈ_{ｓｔｒａｙ}が生成され、図７に示されるようにヴィクティムＭＴＪデバイス７０'を介して流れる。メモリ読み出し（または書き込み）アクセスが終了されると、ＷＬ制御線ＷＬ_{ａｃｃｅｓｓ}が非アクティブにされ、放電電流（−Ｉ_ＯＮと表され得る）が反対方向に流れ、反対方向にヴィクティムＭＴＪデバイス７０'を介して流れる浮遊磁場（−Ｈ_{ｓｔｒａｙ}と表され得る）を生成する。図９ａに示されるように、−Ｈ_{ｓｔｒａｙ}が続く＋Ｈ_{ｓｔｒａｙ}のシーケンシャルなおよび繰り返しの印加により、図１０に示されるように、ヴィクティムＭＴＪデバイス７０'のビット値ストレージ状態が切り替わるという結果になり得る振動浮遊磁場が提供される。

例えば、ヴィクティムＭＴＪデバイス７０'の分極方向は、印加される振動浮遊磁場に応答して振動し得ることが本明細書において認識される。従って、振動浮遊磁場が印加される限り、ビットセルビット値ストレージ状態は同様に振動し得る。その結果、ヴィクティムビットセルの最終ビット値ストレージ状態は、振動浮遊磁場が止まった時点でのビットセルの最終ビット値ストレージ状態に依存し得る。従って、ロウハンマリングの振動浮遊磁場がいつ止まったかに応じて、ヴィクティムビットセルの結果として得られるビット値ストレージ状態は、正しい状態か、または間違った状態であり得る。

ＭＴＪデバイスがビット値ストレージ状態の反転の影響を受けやすいことにより、パラメトリックプロセス変動の関数であり得ることがさらに認識される。従って、いくつかのＭＴＪデバイスの状態は、他のＭＴＪデバイスよりも弱い浮遊磁場によって容易に反転され得る。メモリアレイの連続する繰り返しアクセスにより生成される熱により、ＭＴＪデバイス状態を反転させるために必要とされる浮遊磁場強度が低減され得ることがさらに理解される。

従って、本明細書による浮遊磁場緩和がないと、メモリの信頼性は、過度な浮遊磁場を生成するロウハンマリングまたは他のメモリアクセスパターンにより悪影響を及ぼされ得る。加えて、ロウハンマリングは、そのようなロウハンマリングがセキュリティポリシにより許可されないメモリ行の書き込みを促進する場合、データセキュリティに悪影響を及ぼし得る。従って、本明細書による浮遊磁場緩和がないと、ハッカーは未承認のメモリ位置への書き込みを可能にし得ることが認識される。

図１１は、本明細書によるビットセルビット値ストレージ状態保持動作の１つの例を示す。１つの動作において、ＭＲＡＭなどのメモリのビットセルの行がアクセスされる（ブロック２００）。上記のように、そのようなアクセスは、本明細書によるビットセル状態保持がないと、信頼性またはデータセキュリティにもたらされる損失を伴う、ヴィクティムビットセルのビットセル状態にビット値ストレージ状態を変化させ得る浮遊磁場を生成し得る。図１１の実施形態において、メモリは、アクセス中の行に隣接するメモリ行のビット値ストレージ状態を維持すべく（ブロック２００）、浮遊磁場を緩和する（ブロック２１０）ように構成される。

図１２は、本明細書による磁場緩和動作の１つの実施形態を含むビットセルビット値ストレージ状態保持動作の１つの例を示す。この例において、ＷＬ制御線ＷＬ_{ａｃｃｅｓｓ}に対して示されるものなどのワード線（ＷＬ）制御信号（図８）が、行１０２のビットセル６４ｂ_１、６４ｂ_２…６４ｂ_ｎ（図６）の１または複数などのビットセルにアクセスすべく生成される（ブロック２２０）。上で述べたように、そのようなアクセスは、図１０に示されるように、本明細書によるビットセルビット値ストレージ状態保持がないと、ビットセル６４ａ_１、６４ａ_２…６４ａ_ｎ（図６）などのヴィクティムビットセルのビットセル状態に、ビット値ストレージ状態を変化させ得る浮遊磁場＋Ｈ_{ｓｔｒａｙ}、−Ｈ_{ｓｔｒａｙ}を生成し得る。

本明細書による磁場緩和の１つの実施形態において、ワード線補償制御信号が、ビットセルの隣接行のビット値ストレージ状態を維持すべく、浮遊磁場を補償するキャンセル磁場の生成を引き起こすように生成され得る（ブロック２３０、図１２）。図８は、図１３のメモリ６６のプログラマブルワード線ドライバロジック２４０などの、ワード線ドライバロジックによって生成されるＷＬ制御線ＷＬ_{ｎｏｔ＿ａｃｃｅｓｓ}用のワード線補償制御信号の１つの例を示す。図７は、ＷＬ制御線ＷＬ_{ｎｏｔ＿ａｃｃｅｓｓ}用のワード線補償制御信号に応答して生成される磁場Ｈ_{ｃａｎｃｅｌ}の１つの例を示す。

既に述べたように、ロウハンマリングを引き起こす行の各メモリアクセス周期（図８）において、選択アドレスのＷＬ制御線ＷＬ_{ａｃｃｅｓｓ}によって伝えられるワード線（ＷＬ）制御信号は、ハイ状態Ｖ_ＯＮに切り替えられ、キャパシタンス充電電流Ｉ_ＯＮ（図７）がアクセス中の行１０２の制御線ＷＬ_{ａｃｃｅｓｓ}を介して流れる。ＷＬ制御線ＷＬ_{ａｃｃｅｓｓ}を介して流れるオン電流Ｉ_ＯＮの結果として、浮遊磁場Ｈ_{ｓｔｒａｙ}が生成される。

図１３のメモリ６６において、行１０２のビットセル６４ｂ_１、６４ｂ_２…６４ｂ_ｎ（図６）の１または複数は、図１３のビットセル６４ｂ_１によって表されるように、行１０２の行アドレスと、ビットセル６４ａ_１、６４ａ_２…６４ａ_ｎの１または複数の列アドレスを含むメモリアドレスを提供することによりメモリ読み出しアクセス動作または書き込みアクセス動作に対して選択され得る。行アドレスは、行１０２のＷＬ制御線ＷＬ_{ａｃｃｅｓｓ}などの特定のワード線を選択すべく、行アドレスデコーダロジック２４４によりデコードされる。列アドレスは、列選択ロジック２５４およびセンス増幅器２６０を用いて特定のビット線（ＢＬ）を選択すべく、列アドレスデコーダロジック２５０によってデコードされる。アクセスビットセルに記憶されたビット値は、読み出しラッチ２６４にて読み出され、ラッチされ得る。

各アクセス周期の浮遊磁場の生成を補償すべく、補償制御信号は、各メモリアクセス周期の間にプログラマブルワード線ドライバ２４０により生成される。生成された補償制御信号は、行１００（図６）のＷＬ制御線ＷＬ_{ｎｏｔ＿ａｃｃｅｓｓ}（図８）により表されるアクセス中ではない１または複数の隣接行のワード線に印加される。それで、メモリアクセス周期においてアクセス中の行１０２、すなわち、「アクセス」行に対する読み出し動作または書き込み動作のための特定のアドレスの選択時に、選択アドレスのＷＬ制御線ＷＬ_{ｎｏｔ＿ａｃｃｅｓｓ}により伝えられる補償制御信号が、図８に示されるように下方駆動状態−Ｖ_ＵＮＤに切り替えられる。従って、この実施形態において、非アクセス行のＷＬ制御線の下方駆動状態−Ｖ_ＵＮＤは、アクセス行のＷＬ制御線についてハイ状態Ｖ_ＯＮの逆極性を有する。下方駆動状態−Ｖ_ＵＮＤへの遷移に起因して、本明細書において−Ｉ_ＵＮＤ（図７）と呼ばれるキャパシタンス充電電流は、アクセス中ではない行１００の制御線ＷＬ_{ｎｏｔ＿ａｃｃｅｓｓ}を介して流れる。従って、この実施形態において、非アクセス行のＷＬ制御線の電流-Ｉ_ＵＮＤは、アクセス行のＷＬ制御線について電流Ｉ_ＯＮの逆極性を有する。

ＷＬ制御線ＷＬ_{ｎｏｔ＿ａｃｃｅｓｓ}を介して流れる補償電流−Ｉ_ＵＮＤの結果として、キャンセル磁場Ｈ_{ｃａｎｃｅｌ}が図７に示されるようにビオ・サバールの法則に従って生成される。アクセス中ではない隣接行１００（図６）の隣接（「ヴィクティム」）ＭＴＪデバイス７０'にかかるキャンセル磁場Ｈ_{ｃａｎｃｅｌ}の強度は、ヴィクティムＭＴＪデバイス７０'と、アクセス中ではない行１００のＷＬ制御線ＷＬ_{ｎｏｔ＿ａｃｃｅｓｓ}との間で距離変数ｄ_２、ｃｏｓθ_２、ｃｏｓφ_２（図７）の以下の関数として計算され得る。

それで、下方駆動状態−Ｖ_ＵＮＤと、アクセス中ではない行１００のＷＬ制御線ＷＬ_{ｎｏｔ＿ａｃｃｅｓｓ}を介して流れる、結果として得られる電流-Ｉ_ＵＮＤ（図７）との大きさおよび極性が選択され得、アクセス中ではない隣接行１００（図６）の隣接（「ヴィクティム」）ＭＴＪデバイス７０'にかかる浮遊磁場Ｈ_{ｓｔｒａｙ}を全部または少なくとも一部補償する、結果として得られるキャンセル磁場Ｈ_{ｃａｎｃｅｌ}を提供し得る。例えば、図９ｂは、隣接（「ヴィクティム」）ＭＴＪデバイス７０'にかかる浮遊磁場Ｈ_{ｓｔｒａｙ}を相殺し、強度がゼロまたはその近傍にてネット磁場Ｈ_ｎｅｔを生成する適切な極性および大きさのキャンセル磁場Ｈ_{ｃａｎｃｅｌ}を示す。１つの実施形態において、プログラマブルワード線ドライバロジック２４０は、隣接（「ヴィクティム」）ＭＴＪデバイス７０'にかかる浮遊磁場Ｈ_{ｓｔｒａｙ}を相殺する適切な極性および大きさの補償制御信号を提供し、ロウハンマリングに起因するビットセル状態切り替えを低減または除外するのに十分に低いネット磁場Ｈ_ｎｅｔを生成すべくプログラムされ得る。

既に述べたように、メモリ読み出し（または書き込み）アクセスが終了されると、ＷＬ制御線ＷＬ_{ａｃｃｅｓｓ}が非アクティブにされ、キャパシタンス放電電流（−Ｉ_ＯＮと表され得る）が前の電流＋Ｉ_ＯＮとして反対方向に流れ、前の浮遊磁場＋Ｈ_{ｓｔｒａｙ}の反対方向にヴィクティムＭＴＪデバイス７０'を介して流れる浮遊磁場（−Ｈ_{ｓｔｒａｙ}と表され得る）を生成する。図９ａに示されるように−Ｈ_{ｓｔｒａｙ}が続く＋Ｈ_{ｓｔｒａｙ}のシーケンシャルな印加により、図１０に示されるようにヴィクティムＭＴＪデバイス７０'のビット値ストレージ状態の切り替えをもたらし得る振動浮遊磁場Ｈ_{ｓｔｒａｙ}が提供される。

既に述べたように、補償制御信号は、各メモリアクセス周期の間にプログラマブルワード線ドライバ２４０によって生成され、行１００（図６）のＷＬ制御線ＷＬ_{ｎｏｔ＿ａｃｃｅｓｓ}（図８）により表されるアクセス中ではない１または複数の隣接行のワード線に印加される。それで、ＷＬ制御線ＷＬ_{ａｃｃｅｓｓ}が非アクティブにされ、電流−Ｉ_ＯＮが流れて浮遊磁場−Ｈ_{ｓｔｒａｙ}を生成すると、ＷＬ制御線ＷＬ_{ｎｏｔ＿ａｃｃｅｓｓ}が同様に、非アクティブにされ、キャパシタンス放電補償電流（＋Ｉ_ＵＮＤと表され得る）が前の補償電流−Ｉ_ＵＮＤの反対方向に流れ、前のキャンセル磁場−Ｈ_{ｃａｎｃｅｌ}の反対方向にヴィクティムＭＴＪデバイス７０'を介して流れるキャンセル磁場（＋Ｈ_{ｃａｎｃｅｌ}と表され得る）を生成する。図９ｂに示されるように、−Ｈ_{ｃａｎｃｅｌ}が続く＋Ｈ_{ｃａｎｃｅｌ}のシーケンシャルな印加により、振動浮遊磁場Ｈ_{ｓｔｒａｙ}としてヴィクティムＭＴＪデバイス７０'にて同様な大きさであるが、逆極性の振動キャンセル磁場Ｈ_{ｃａｎｃｅｌ}を提供し、ヴィクティムＭＴＪデバイス７０'にネット印加磁場Ｈ_ＮＥＴを提供する。キャンセル磁場Ｈ_{ｃａｎｃｅｌ}による浮遊磁場Ｈ_{ｓｔｒａｙ}の全部または一部キャンセルから生じるネット磁場Ｈ_ＮＥＴは、アクセス行１０２（図６）により引き起こされるロウハンマリングに起因するヴィクティムＭＴＪデバイス７０'のビット値ストレージ状態の切り替えを低減または除外すべく、ヴィクティムＭＴＪデバイス７０'にて十分に小さい大きさとなり得る。

図７の実施形態において、アクセス中でない行１００のワード線ＷＬ_{ｎｏｔ＿ａｃｃｅｓｓ}は、アクセス中の行１０２のワード線ＷＬ_{ａｃｃｅｓｓ}よりもヴィクティムＭＴＪデバイス７０'に近くなる。その結果、この実施形態において、ワード線ＷＬ_{ｎｏｔ＿ａｃｃｅｓｓ}に対する補償制御信号の大きさＶ_ＵＮＤは、アクセス中の行１０２のワード線ＷＬ_{ａｃｃｅｓｓ}に対するアクセス制御信号Ｖ_ＯＮの大きさより小さくなり得る。例えば、１つの実施形態において、補償制御信号の大きさＶ_ＵＮＤは、距離ｄ_２の距離ｄ_１に対する比の関数、例えば、大きさＶ_ＵＮＤ＝Ｖ_ＯＮ＊ｄ_２／ｄ_１などであり得る。本明細書による適切な補償制御信号を決定すべく他の関数が適用され得ることが理解される。

それで、プログラマブルワード線ドライバ２４０は、ビットセルの隣接行へのアクセスを引き起こすロウハンマに起因するビットセルビット値ストレージ状態の反転を低減または除外すべく、適切な補償制御信号を提供するように構成され得る。キャンセル磁場Ｈ_{ｃａｎｃｅｌ}による浮遊磁場Ｈ_{ｓｔｒａｙ}の全部または一部キャンセルから生じるネット磁場Ｈ_ＮＥＴは、繰り返しアクセスまたは他のメモリアクセスパターンにより引き起こされるロウハンマリングに起因する、そのような状態の反転を低減または除外するためにゼロである必要はないことが認識される。その結果、プログラマブルワード線ドライバ２４０は、電力消費を節約するために比較的低電力であるにもかかわらず、状態の反転を低減または除外するのに十分な強度の補償制御信号を提供するように構成され得る。ワード線ドライバロジック２４０は、１つの実施形態において、プログラマブルであるとして説明されるが、他の実施形態において、ワード線ドライバロジック２４０は、特定の用途に応じて固定構成であり得ることが理解される。

図１４は、本明細書による磁場緩和の別の実施形態を含むビットセル状態保持動作の別の例を示す。１つの動作において、ＭＲＡＭのビットセルの行への繰り返しメモリアクセスが、メモリにより検出され得る（ブロック３００）。その場合、ビットセルの行へのアクセスは、ビットセルの隣接行のビット値ストレージ状態を維持すべく、一時停止間隔の継続時間の間、浮遊磁場を終了する時間間隔の間で一時停止される（ブロック３１０）。

図１３のメモリ６６のプログラマブルワード線ドライバロジック２４０などのワード線ドライバロジックは、１つの実施形態において、ＭＲＡＭのビットセルの行への繰り返しメモリアクセスを検出し、そのような検出時には、ある間隔の継続時間の間、浮遊磁場を終了すべくビットセルの行へのメモリアクセスを一時停止するように構成され得る。さらなる別の実施形態において、プログラマブルワード線ドライバロジック２４０は、図７に関連して上述されたものと同様に、ビットセルの行への繰り返しメモリアクセスを検出し、繰り返しメモリアクセスが検出された場合、キャンセル磁場を生成することにより浮遊磁場を緩和するように構成され得る。さらに他の実施形態において、プログラマブルワード線ドライバロジック２４０は、特定の用途に応じて、繰り返しアクセス中のビットセルの行へのメモリアクセスを一時停止するか、キャンセル磁場を生成するかのどちらか、あるいは両方によって浮遊磁場を選択的に緩和するように構成され得る。

図１５は、ビットセルの行への繰り返しメモリアクセスを検出するように構成される検出器３２０を含むプログラマブルワード線ドライバロジック２４０の１つの例を示す。簡略化のために、図には単一の検出器３２０を示すが、ワード線ドライバは、そのような複数の検出器３２０を有し得、各検出器３２０が１または複数の関連ワード線ＷＬに対する繰り返しメモリアクセスを検出するために利用可能であることが理解される。

検出器３２０は、アクセス中の行へのメモリアクセスパターンを追跡するメモリアクセスカウンタ３３０を含む。この実施形態において、カウンタ３３０は、図１６に示されるようにアクセス中の行への連続メモリアクセスをカウントする。従って、図１６の例において、４連続メモリ読み出しまたは書き込みアクセス周期が、検出間隔の間、特定のメモリ行に対して示される。行が連続メモリアクセスパターンにてアクセスされる度に、カウンタ３３０の出力がインクリメントされる。逆に、メモリアクセス周期が、検出間隔の間にスキップされた場合、カウンタはリセットされる。

図１５の検出器３２０はさらに、閾値を受信するように構成される第１入力と、カウンタ３３０のカウント出力を受信するように構成される第２入力とを有する比較器３４０を含む。比較器３４０は、いくつかの実施形態において、カウンタ３３０の出力と、変数「Ｎ」で表され得る閾値であって、プログラマブルであり得る閾値とを比較するように構成される。図１６の例において、比較器３４０は、カウンタ３３０の出力と、Ｎ＝４の連続メモリアクセス動作の閾値とを比較するようにプログラムされている。

ワード線ドライバロジック２４０は、メモリアクセスカウンタのカウント出力の閾値との比較の関数として、および、アクセス一時停止間隔の関数としてアクセス中の行へのアクセスを一時停止するように構成される。従って、メモリアクセスカウンタ３３０の出力は、ビットセルの行が４連続のメモリ読み出しまたは書き込み動作にアクセスされていることを示す場合、行へのアクセスは、プログラマブルワード線ドライバ２４０の行アクセス一時停止ロジック３５０によりアクセス一時停止間隔の間（図１６）、一時停止される。アクセス一時停止間隔期間の継続期間は、変数「Ｍ」によって表され得る。ここで、Ｍは、アクセス周期の数量を示す。ここでまた、簡単にするために、図は単一の一時停止ロジック３５０を示すが、ワード線ドライバは、そのような複数の一時停止ロジック３５０を有し得、各一時停止ロジック３５０が１または複数の関連ワード線ＷＬに対するメモリアクセスを一時停止するために利用可能であることが理解される。

１つの実施形態において、一時停止期間の継続期間Ｍは、プログラマブルであり得る。図１６の例において、行アクセス一時停止ロジック３５０は、Ｍ＝２（２つ）のメモリアクセス周期のアクセス一時停止間隔について行へのアクセスを一時停止するようにプログラムされる。別の実施形態において、アクセス一時停止間隔の継続期間は、わずかにＭ＝１（１つ）のアクセス周期であり得る。アクセス一時停止間隔の継続期間が、特定の用途に応じて、より長いか、またはより短くなり得ることが理解される。同様に、比較器３４０に対する連続アクセスの閾値Ｎが、特定の用途に応じて、４より大きいか、または４より小さくなり得ることが理解される。

図１７は、検出間隔Ｎ＝４の間、行に繰り返しアクセスすることによる振動浮遊磁場の生成を示す。
ＳＴＴＲＡＭの行に繰り返しアクセスすることにより生成される振動浮遊磁場は、ＳＴＴＲＡＭの隣接（非アクセス）行の１または複数のビットセルについてのスピントルク磁化ベクトルに、元の安定状態から離れて歳差運動を開始させ得ることが本明細書において認識される。従って、近隣行の繰り返しアクセスは、閾値Ｎと等しい連続メモリアクセス周期の数により表される十分な期間の間、継続する場合、隣接ビットセルのＭＴＪデバイスの磁化ベクトルは、非アクセス行のビットセルの状態を反転させるのに十分に歳差運動させ得る。この例では、行へのメモリアクセスが、メモリアクセス一時停止間隔（すなわち、Ｍ＝２のメモリ読み出し／書き込みアクセス周期）の間、一時停止されるので、浮遊磁場の生成は、図１７に示されるように、メモリアクセス一時停止間隔の継続期間の間、終了される。加えて、メモリアクセスカウンタ３３０の出力は、図１６に示されるように、メモリアクセス一時停止間隔の継続期間の間、ゼロにリセットされる。

ビットセルの状態が別の安定状態に反転する前に、ロウハンマリングを引き起こす行へのメモリアクセスが一時停止された場合、隣接ビットセルの磁化ベクトルの歳差運動は停止し、磁化ベクトルの歳差運動は、ビットセルの状態がその元の安定状態に戻るように逆転することが、本明細書にて認識される。このようにして、「Ｍ」メモリ読み出し／書き込みアクセス周期による一時停止のウィンドウまたは間隔の間に、ロウハンマリングを引き起こす行に対する動作の臨時の一時停止は、スピントルクの歳差運動を緩和し、ロウハンマを引き起こすアクセスパターンの結果としてのビット値ストレージ状態の反転の可能性を低減するために利用され得る。それで、ビット値ストレージ状態は、図１８に示されるように維持される。いくつかの実施形態において、わずかに単一のメモリアクセス周期（Ｍ＝１）の間の一時停止メモリアクセスにより、ロウハンマリングに起因するビットセル状態の反転を低減または除外し得ることが考えられる。

図１９は、ロウハンマリングを引き起こす行へメモリ読み出し／書き込みアクセスを仮に一時停止することにより浮遊磁場を緩和するビットセル状態保持動作のより詳細な例を示す。この実施形態において、動作の開始（ブロック４００）時、全てのメモリアクセスカウンタは、ゼロに初期化される（ブロック４１０）。いくつかの実施形態において、メモリアクセスカウンタは、ロウハンマリングの可能性のあるソースと考えられるメモリ行ごとのメモリ読み出し／書き込みアクセス周期をカウントすべく提供され得る。これらの可能性のあるターゲット行のうちの１つがアクセス中であると判断すると（ブロック４１４）、アクセス中の行と関連するカウンタが、適切な値でインクリメントされ得る（ブロック４２０）。図１６の実施形態において、対応するメモリアクセスカウンタは、１と等しい値でインクリメントされる。他の実施形態において、正または負の他のインクリメント値が、特定の用途に応じて利用され得ることが理解される。

対応するカウンタをインクリメントすると、メモリアクセスカウンタ出力により表されるメモリ読み出し／書き込みアクセス周期の数が閾値に達したかどうかにつき、判断（ブロック４２４）が行われる。図１６の実施形態において、閾値は、Ｎ＝４（４つ）のメモリ読み出し／書き込みアクセス周期である。他の実施形態において、正または負の他の閾値が、特定の用途に応じて利用され得ることが理解される。

メモリアクセスカウンタ出力により表されるメモリ読み出し／書き込みアクセス周期の数が閾値に達したと判断された（ブロック４２４）場合、メモリアクセスカウンタと関連する行へのさらなるメモリアクセスは、アクセス一時停止間隔の継続期間の間、一時停止される（ブロック４３０）。図１６の実施形態において、アクセス一時停止間隔の継続期間は、Ｍ＝２（２つ）のメモリ読み出し／書き込みアクセス周期である。他の実施形態において、正または負の他の一時停止間隔の継続期間の値は、特定の用途に応じて、利用され得ることが理解される。

既に述べたように、連続メモリアクセス周期でロウハンマリングを引き起こす行へのメモリアクセスの一時停止は、隣接ビットセルの磁化ベクトルの歳差運動を止めさせ得ることが考えられる。加えて、磁化ベクトルの歳差運動は、ビットセルの状態がその元の安定したビット値ストレージ状態に戻るように逆転する。このようにして、「Ｍ」メモリ読み出し／書き込みアクセス周期による一時停止の短期期間または間隔の間に、ロウハンマリングを引き起こす行に対するメモリアクセス動作の臨時の一時停止は、スピントルクの歳差運動を緩和し、ロウハンマを引き起こすメモリアクセスパターンの結果としてのビット値ストレージ状態の反転の可能性を低減するために利用され得る。

アクセス一時停止間隔に続いて、一時停止行のメモリ動作が再開され（ブロック４３４）、行に対応するメモリアクセスカウンタがリセットされる。メモリアクセスカウンタ出力により表されるメモリ読み出し／書き込みアクセス周期の数が閾値に達していないと判断された（ブロック４２４）場合、現アクセスが連続メモリアクセスであるかどうかにつき、さらなる判断（ブロック４４０）が行われる。１つの実施形態において、現メモリアクセスは、メモリアクセスが直前のメモリ読み出し／書き込みアクセス周期に発生した場合、そしてその場合、そのような前のメモリアクセスは、現メモリアクセスと同じ行に対してであったとされる場合、連続メモリアクセスと判断され得る。従って、前のメモリアクセスは、現メモリアクセスと同じ行に対してであり、現メモリアクセスのメモリ読み出し／書き込みアクセス周期の直前のメモリ読み出し／書き込みアクセス周期に発生した場合、現メモリアクセスは、連続メモリアクセスであると判断される（ブロック４４０）。

現メモリアクセスが連続アクセスと判断された場合（ブロック４４０）、さらなる判断（ブロック４４４）が、追加のメモリアクセス命令が未決であるかどうかにつき行われる。さらなるメモリアクセス命令が未決でない場合、現アクセスを含むメモリアクセスパターンは終了中であると決定される。それで、図１９の浮遊磁場緩和動作は、終了し得る（ブロック４５０）。逆に、さらなるメモリアクセス命令が未決である場合、現メモリアクセスを含むメモリアクセスパターンは継続中であり得ると決定される。それで、制御は、上記のように次の未決メモリアクセス動作をテストするために戻って、ブロック４１４の動作から開始する。

現メモリアクセスが、連続メモリアクセスではないと判断された場合（ブロック４４０）、現メモリアクセスを含むメモリアクセスパターンは、ロウハンマを引き起こすメモリアクセスパターンではないことが決定される。それで、アクセス中の行の対応するメモリアクセスカウンタは、リセットされ（ブロック４５４）、次のメモリアクセス動作は、上記のように次のメモリアクセス動作がテストされ、ブロック４１４の動作から開始する。 ［例］ 以下の実施例は、さらなる実施形態に関する。

例１は、ＭＲＡＭビットセルの第１行および第２行を有する磁気抵抗（ＭＲＡＭ）ビットセルのアレイであって、各ビットセルは、第１ビット値ストレージ状態において、平行分極および逆平行分極の一方であり、第２ビット値ストレージ状態において、平行分極および逆平行分極の他方である分極を有する強磁性デバイスを含む、アレイと、
第１行のビットセルにアクセスする制御回路であって、アクセスが第１磁場を生成するように構成される制御回路と
を備える装置であり、
制御回路はさらに、第２行のビットセルのビット値ストレージ状態を維持すべく、第１行の第１磁場を緩和するように構成される。

例２において、例１−例８の主題（本例を除く）は任意に、第１磁場を緩和するように構成される制御回路は、第１磁場を補償すべく第２行のビットセルの第２磁場を生成するように構成され、第１行の第１磁場は、第２行のビットセルのビット値ストレージ状態を維持すべく緩和されることを含むことができる。

例３において、例１−例８の主題（本例を除く）は任意に、ＭＲＡＭビットセルは、スピントランスファートルク（ＳＴＴ）ランダムアクセスメモリ（ＲＡＭ）ビットセルであることを含むことができる。

例４において、例１−例８の主題（本例を除く）は任意に、ビットセルの第１行は、第１行の各ビットセルに結合される第１ワード線を有し、ビットセルの第２行は、第２行の各ビットセルに結合される第２ワード線を有し、第１行のビットセルにアクセスするように構成される制御回路は、第１ワード線上に第１極性の第１ワード線制御信号を生成するように構成され、第１ワード線制御信号は、第１磁場を生成し、
第２行のビットセルに第２磁場を生成するように構成される制御回路はさらに、第１磁場を補償すべく第２ワード線上に第１極性とは逆の第２極性のワード線補償制御信号を生成するように構成され、第２行のビットセルのビット値ストレージ状態を維持することを含むことができる。

例５において、例１−例８の主題（本例を除く）は任意に、第２行のビットセルに第２磁場を生成するように構成される制御回路は、第２ワード線上にワード線補償制御信号を生成するように構成されるプログラマブルワード線ドライバを有し、ワード線補償制御信号の大きさは、プログラマブルであることを含むことができる。

例６において、例１−例８の主題（本例を除く）は任意に、第１磁場を緩和するように構成される制御回路は、第１行への繰り返しアクセスを検出するように構成される検出器と、検出に応答して第１行へのアクセスを一時停止するように構成されるドライバとを有し、第１行の第１磁場は、検出に応答して緩和され、第２行のビットセルのビット値ストレージ状態を維持することを含むことができる。

例７において、例１−例８の主題（本例を除く）は任意に、制御回路の検出器は、出力を有し、第１行への連続アクセスをカウントし、第１行への連続アクセスの数を表すカウントを出力するように構成されるカウンタと、
閾値を受信するように構成される第１入力と、カウンタのカウント出力を受信するように構成される第２入力とを有し、カウンタのカウント出力を閾値と比較するように構成される比較器とを有し、
制御回路のドライバは、カウンタのカウント出力との閾値との比較の関数として第１行へのアクセスを一時停止するように構成されることを含むことができる。

例８において、例１−例８の主題（本例を除く）は任意に、制御回路は、アクセス周期において第１行のビットセルにアクセスするように構成され、制御回路の比較器は、プログラマブル閾値を受信し、カウンタのカウント出力をプログラマブル閾値と比較するようプログラマブルであるように構成され、
制御回路のドライバは、プログラマブルアクセス周期数値を受信し、カウンタのカウント出力のプログラマブル閾値との比較、およびプログラマブルなアクセス周期数値の関数として第１行へのアクセスを一時停止すべくプログラマブルであるように構成されることを含むことができる。

例９は、ディスプレイと共に使用するコンピューティングシステムに向けられ、
メモリと、
メモリにデータを書き込み、メモリからデータを読み出すように構成されるプロセッサと、
メモリ内のデータにより表される情報を表示するように構成されるビデオコントローラと
を備え、
メモリは、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）を有し、
ＭＲＡＭビットセルの第１行および第２行を有する磁気抵抗（ＭＲＡＭ）ビットセルのアレイであって、各ビットセルは、第１ビット値ストレージ状態において、平行分極および逆平行分極の一方であり、第２ビット値ストレージ状態において、平行分極および逆平行分極の他方である分極を有する強磁性デバイスを含む、アレイと、
第１行のビットセルにアクセスするように構成される制御回路であって、アクセスが第１磁場を生成する、制御回路と
を有し、
制御回路はさらに、第２行のビットセルのビット値ストレージ状態を維持すべく、第１行の第１磁場を緩和するように構成される。

例１０において、例９−例１６の主題（本例を除く）は任意に、第１磁場を緩和するように構成される制御回路は、第１磁場を補償すべく第２行のビットセルの第２磁場を生成するように構成され、第１行の第１磁場は、第２行のビットセルのビット値ストレージ状態を維持すべく緩和されることを含むことができる。

例１１において、例９−例１６の主題（本例を除く）は任意に、ＭＲＡＭビットセルは、スピントランスファートルク（ＳＴＴ）ランダムアクセスメモリ（ＲＡＭ）ビットセルであることを含むことができる。

例１２において、例９−例１６の主題（本例を除く）は任意に、ビットセルの第１行は、第１行の各ビットセルに結合される第１ワード線を有し、ビットセルの第２行は、第２行の各ビットセルに結合される第２ワード線を有し、第１行のビットセルにアクセスするように構成される制御回路は、第１ワード線上に第１極性の第１ワード線制御信号を生成するように構成され、第１ワード線制御信号は、第１磁場を生成し、
第２行のビットセルの第２磁場を生成するように構成される制御回路はさらに、第１磁場を補償すべく第２ワード線上に第１極性とは逆の第２極性のワード線補償制御信号を生成し、第２行のビットセルのビット値ストレージ状態を維持するように構成されることを含むことができる。

例１３において、例９−例１６の主題（本例を除く）は任意に、第２行のビットセルに第２磁場を生成するように構成される制御回路は、第２ワード線上にワード線補償制御信号を生成するように構成されるプログラマブルワード線ドライバを有し、ワード線補償制御信号の大きさは、プログラマブルであることを含むことができる。

例１４において、例９−例１６の主題（本例を除く）は任意に、第１磁場を緩和するように構成される制御回路は、第１行への繰り返しアクセスを検出するように構成される検出器と、検出に応答して第１行へのアクセスを一時停止するように構成されるドライバとを有し、第１行の第１磁場は、検出に応答して緩和され、第２行のビットセルのビット値ストレージ状態を維持することを含むことができる。

例１５において、例９−例１６の主題（本例を除く）は任意に、制御回路の検出器は、出力を有し、第１行への連続アクセスをカウントするように構成され、第１行への連続アクセスの数を表すカウントを出力するカウンタと、
閾値を受信するように構成される第１入力と、カウンタのカウント出力を受信するように構成される第２入力とを有し、カウンタのカウント出力を閾値と比較するように構成される比較器とを有し、
制御回路のドライバは、カウンタのカウント出力の閾値との比較の関数として第１行へのアクセスを一時停止するように構成されることを含むことができる。

例１６において、例９−例１６の主題（本例を除く）は任意に、制御回路は、アクセス周期において第１行のビットセルにアクセスするように構成され、
制御回路の比較器は、プログラマブル閾値とを受信し、カウンタのカウント出力をプログラマブル閾値と比較すべくプログラマブルであるように構成され、
制御回路のドライバは、プログラマブルアクセス周期数値を受信し、カウンタのカウント出力のプログラマブル閾値と、プログラマブルなアクセス周期数値との比較の関数として第１行へのアクセスを一時停止すべくプログラマブルであるように構成されることを含むことができる。

例１７は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）を動作する方法に向けられ、
磁気抵抗（ＭＲＡＭ）ビットセルのアレイの第１行にアクセスする工程であって、アクセスする工程は、第１磁場を生成する工程を有し、各ビットセルは、第１ビット値ストレージ状態において、平行分極および逆平行分極の一方であり、第２ビット値ストレージ状態において、平行分極および逆平行分極の他方である分極を有する強磁性デバイスを含む、工程と、
第２行のビット値ストレージ状態を維持すべく、第１行の第１磁場を緩和する工程と
を備える。

例１８において、例１７−例２４の主題（本例を除く）は任意に、第１磁場を緩和する工程は、第１磁場を補償すべく第２行のビットセルの第２磁場を生成する工程を有し、第１行の第１磁場は、第２行のビットセルのビット値ストレージ状態を維持すべく緩和されることを含むことができる。

例１９において、例１７−例２４の主題（本例を除く）は任意に、ＭＲＡＭビットセルは、スピントランスファートルク（ＳＴＴ）ランダムアクセスメモリ（ＲＡＭ）ビットセルであることを含むことができる。

例２０において、例１７−例２４の主題（本例を除く）は任意に、ビットセルの第１行は、第１行の各ビットセルに結合される第１ワード線を有し、ビットセルの記第２行は、第２行の各ビットセルに結合される第２ワード線を有し、第１行にアクセスする工程は、第１ワード線上に第１極性の第１ワード線制御信号を生成する工程を含み、第１ワード線制御信号は、第１磁場を生成し、
第２行のビットセルの第２磁場を生成する生成する工程は、第１磁場を補償すべく第２ワード線上に第１極性とは逆の第２極性のワード線補償制御信号を生成する工程であって、第２行のビットセルのビット値ストレージ状態を維持する、工程を含むことを有することができる。

例２１において、例１７−例２４の主題（本例を除く）は任意に、第２ワード線上にワード線補償制御信号を生成する工程は、ワード線補償制御信号の大きさをプログラミングする工程を含むことを有することができる。

例２２において、例１７−例２４の主題（本例を除く）は任意に、第１磁場を緩和する工程は、第１行への繰り返しアクセスを検出する工程と、検出に応答して第１行へのアクセスを一時停止する工程とを含み、第１行の第１磁場は、検出に応答して緩和され、第２行のビットセルのビット値ストレージ状態を維持することを含むことができる。

例２３において、例１７−例２４の主題（本例を除く）は任意に、検出する工程は、第１行への連続アクセスをカウントする工程と、カウント出力を閾値と比較する工程とを含み、一時停止する工程は、カウント出力の閾値との比較の関数として第１行へのアクセスを一時停止する工程を含むことを有することができる。

例２４において、例１７−例２４の主題（本例を除く）は任意に、第１行にアクセスする工程は、アクセス周期において第１行にアクセスする工程を含み、比較する工程は、プログラマブル閾値とアクセス周期数値とをプログラミングする工程と、カウント出力をプログラマブル閾値と比較する工程とを含み、一時停止する工程は、カウント出力のプログラマブル閾値との比較の関数として、プログラマブルなアクセス周期数値の関数として第１行へのアクセスを一時停止する工程を含むことを有することができる。

実施例２５は、任意の前述の例に説明した方法を実行する手段を備える装置に向けられる。

上述の動作は、ソフトウェア、ファームウェア、ハードウェア、またはそれらの任意の組み合わせを生成する標準プログラミングおよび／またはエンジニアリング技法を用いて、方法、装置、またはコンピュータプログラム製品として実装され得る。上述の動作は、プロセッサによるコンピュータストレージ可読媒体からのコード読み出しおよび実行が可能な、「コンピュータ可読ストレージ媒体」に維持されたコンピュータプログラムコードとして実装し得る。コンピュータ可読ストレージ媒体は、電子回路部、ストレージ材料、無機材料、有機材料、生物材料、ケース類、筐体、被覆物、およびハードウェアのうちの少なくとも１つを含む。コンピュータ可読ストレージ媒体は、限定はされないが、磁気ストレージ媒体（例えば、ハードディスクドライブ、フロッピー（登録商標）ディスク、テープなど）、光ストレージデバイス（ＣＤ−ＲＯＭ、ＤＶＤ、光ディスクなど）、揮発性および不揮発性メモリデバイス（例えば、ＥＥＰＲＯＭ、ＲＯＭ、ＰＲＯＭ、ＲＡＭ、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、ファームウェア、プログラマブルロジックなど）、ソリッドステートデバイス（ＳＳＤ）などを含み得る。上述の動作を実装するコードは、ハードウェアデバイス（例えば、集積回路チップ、プログラマブルゲートアレイ（ＰＧＡ）、特定用途向集積回路（ＡＳＩＣ）など）に実装されたハードウェアロジックにさらに実装され得る。さらに、上述の動作を実装するコードは、「送信信号」中にも実装され得、このような送信信号は空間を介して、または例えば、光ファイバ、銅電線などの、送信媒体を通って伝搬し得る。コードまたはロジックを中に符号化した送信信号は、無線信号、衛星送信、電波、赤外線信号、ブルートゥース（登録商標）などをさらに含み得る。コンピュータ可読ストレージ媒体に埋め込まれたプログラムコードは、送信局またはコンピュータから受信局またはコンピュータに送信信号として送信され得る。コンピュータ可読ストレージ媒体は送信信号のみで構成されるものではない。当業者であれば、本明細書の適用範囲から逸脱することなくこの構成に多くの修正が実行され得ること、および製造物品には当該技術分野で公知の適当な情報保持媒体を備え得ることを認識するだろう。当然、当業者であれば、本明細書の適用範囲から逸脱することなくこの構成に多くの修正を実行され得ること、および製造物品には当該技術分野で公知の任意の有形の情報保持媒体を備え得ることを認識するだろう。

ある特定の用途では、本明細書によるデバイスは、モニタまたはコンピュータシステムに結合された他のディスプレイに表示するメモリからの情報をレンダリングするビデオコントローラ、デバイスドライバ、およびネットワークコントローラを含むコンピュータシステム、例えば、デスクトップ、ワークステーション、サーバ、メインフレーム、ラップトップ、手持ち型コンピュータなどを備えたコンピュータシステム中に具体化され得る。あるいは、デバイスとしての実施形態は、例えば、スイッチ、ルータなどの、ビデオコントローラを含まない、または、例えば、ネットワークコントローラを含まない、コンピューティングデバイス中に具体化され得る。

図にかかる図示されたロジックは、ある特定の順序で起こるある特定のイベントを示し得る。代替的な実施形態では、ある特定の動作は異なる順序で実行され、修正され、または除去され得る。その上、上述のロジックには動作を加え得るが、それらもやはり上述の実施形態に従い得る。さらに、本明細書において説明した動作は順次起こり得るか、またはある特定の動作は並列に処理され得る。さらに、動作は単一の処理ユニットによりまたは分散型処理ユニットにより実行され得る。

様々な実施形態に関する前述の説明は、図解および記述の目的で提示されたものである。それらは包括的であるように意図されたものではなく、または開示した厳密な形態に限定するように意図されたものでもない。上記の教示に鑑みて多くの修正形態および変形形態が可能である。

Claims (24)

1. ＭＲＡＭビットセルの第１行および第２行を有する磁気抵抗（ＭＲＡＭ）ビットセルのアレイであって、各ビットセルは、第１ビット値ストレージ状態において、平行分極および逆平行分極の一方であり、第２ビット値ストレージ状態において、平行分極および逆平行分極の他方である分極を有する強磁性デバイスを含む、アレイと、
   前記第１行のビットセルにアクセスする制御回路であって、前記アクセスが第１磁場を生成する、制御回路と
   を備える装置であって、
   前記制御回路はさらに、前記第２行のビットセルのビット値ストレージ状態を維持すべく、前記第１行の第１磁場を緩和する装置。
2. 第１磁場を緩和する前記制御回路は、第１磁場を補償すべく前記第２行のビットセルの第２磁場を生成し、前記第１行の第１磁場は、前記第２行のビットセルのビット値ストレージ状態を維持すべく緩和される、請求項１に記載の装置。
3. 前記ＭＲＡＭビットセルは、スピントランスファートルク（ＳＴＴ）ランダムアクセスメモリ（ＲＡＭ）ビットセルである、請求項１または２に記載の装置。
4. ビットセルの前記第１行は、前記第１行の各ビットセルに結合される第１ワード線を有し、ビットセルの前記第２行は、前記第２行の各ビットセルに結合される第２ワード線を有し、前記第１行のビットセルにアクセスする前記制御回路は、前記第１ワード線上に第１極性の第１ワード線制御信号を生成し、前記第１ワード線制御信号は、前記第１磁場を生成し、
   前記第２行のビットセルに第２磁場を生成する前記制御回路はさらに、第１磁場を補償すべく前記第２ワード線上に前記第１極性とは逆の第２極性のワード線補償制御信号を生成し、前記第２行のビットセルのビット値ストレージ状態を維持する、
   請求項２に記載の装置。
5. 前記第２行のビットセルに第２磁場を生成する前記制御回路は、前記第２ワード線上にワード線補償制御信号を生成するプログラマブルワード線ドライバを有し、前記ワード線補償制御信号の大きさは、プログラマブルである、
   請求項４に記載の装置。
6. 第１磁場を緩和する前記制御回路は、前記第１行への繰り返しアクセスを検出する検出器と、前記検出に応答して前記第１行へのアクセスを一時停止するドライバとを有し、前記第１行の第１磁場は、前記検出に応答して緩和され、前記第２行のビットセルのビット値ストレージ状態を維持する、
   請求項１または２に記載の装置。
7. 前記検出器は、出力を有し、前記第１行への連続アクセスをカウントし、前記第１行への連続アクセスの数を表すカウントを出力するカウンタと、
   閾値を受信する第１入力と、前記カウンタのカウント出力を受信する第２入力とを有し、前記カウンタの前記カウント出力を前記閾値と比較する比較器とを有し、
   前記制御回路の前記ドライバは、前記カウンタの前記カウント出力との前記閾値との前記比較の関数として前記第１行へのアクセスを一時停止する、
   請求項６に記載の装置。
8. 前記制御回路は、アクセス周期において前記第１行のビットセルにアクセスし、前記制御回路の前記比較器は、プログラマブル閾値を受信し、前記カウンタの前記カウント出力を前記プログラマブル閾値と比較するようプログラマブルであり、
   前記制御回路の前記ドライバは、プログラマブルアクセス周期数値を受信し、前記カウンタの前記カウント出力と前記プログラマブル閾値との前記比較、および前記プログラマブルアクセス周期数値の関数として前記第１行へのアクセスを一時停止すべくプログラマブルである、
   請求項７に記載の装置。
9. ディスプレイと共に使用するコンピューティングシステムであって、
   メモリと、
   前記メモリにデータを書き込み、前記メモリからデータを読み出すプロセッサと、
   前記メモリ内のデータにより表される情報を表示するビデオコントローラと
   を備え、
   前記メモリは、
   磁気抵抗（ＭＲＡＭ）ビットセルの第１行および第２行を有するＭＲＡＭビットセルのアレイであって、各ビットセルは、第１ビット値ストレージ状態において、平行分極および逆平行分極の一方であり、第２ビット値ストレージ状態において、平行分極および逆平行分極の他方である分極を有する強磁性デバイスを含む、アレイと、
   前記第１行のビットセルにアクセスする制御回路であって、前記アクセスが第１磁場を生成する、制御回路とを含む、
   磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）を有し、
   前記制御回路はさらに、前記第２行のビットセルのビット値ストレージ状態を維持すべく、前記第１行の第１磁場を緩和する、
   コンピューティングシステム。
10. 第１磁場を緩和する前記制御回路は、第１磁場を補償すべく前記第２行のビットセルの第２磁場を生成し、前記第１行の第１磁場は、前記第２行のビットセルのビット値ストレージ状態を維持すべく緩和される、請求項９に記載のコンピューティングシステム。
11. 前記ＭＲＡＭビットセルは、スピントランスファートルク（ＳＴＴ）ランダムアクセスメモリ（ＲＡＭ）ビットセルである、請求項９または１０に記載のコンピューティングシステム。
12. ビットセルの前記第１行は、前記第１行の各ビットセルに結合される第１ワード線を有し、ビットセルの前記第２行は、前記第２行の各ビットセルに結合される第２ワード線を有し、前記第１行のビットセルにアクセスする前記制御回路は、前記第１ワード線上に第１極性の第１ワード線制御信号を生成し、前記第１ワード線制御信号は、前記第１磁場を生成し、
    前記第２行のビットセルの第２磁場を生成する前記制御回路はさらに、第１磁場を補償すべく前記第２ワード線上に前記第１極性とは逆の第２極性のワード線補償制御信号を生成し、前記第２行のビットセルのビット値ストレージ状態を維持する、
    請求項１０に記載のコンピューティングシステム。
13. 前記第２行のビットセルに第２磁場を生成する前記制御回路は、前記第２ワード線上にワード線補償制御信号を生成するプログラマブルワード線ドライバを有し、前記ワード線補償制御信号の大きさは、プログラマブルである、
    請求項１２に記載のコンピューティングシステム。
14. 第１磁場を緩和する前記制御回路は、前記第１行への繰り返しアクセスを検出する検出器と、前記検出に応答して前記第１行へのアクセスを一時停止するドライバとを有し、前記第１行の第１磁場は、前記検出に応答して緩和され、前記第２行のビットセルのビット値ストレージ状態を維持する、
    請求項９または１０に記載のコンピューティングシステム。
15. 前記制御回路の前記検出器は、出力を有し、前記第１行への連続アクセスをカウントし、前記第１行への連続アクセスの数を表すカウントを出力するカウンタと、
    閾値を受信する第１入力と、前記カウンタのカウント出力を受信する第２入力とを有し、前記カウンタの前記カウント出力を前記閾値と比較する比較器とを有し、
    前記制御回路の前記ドライバは、前記カウンタの前記カウント出力の前記閾値との前記比較の関数として前記第１行へのアクセスを一時停止する、
    請求項１４に記載のコンピューティングシステム。
16. 前記制御回路は、アクセス周期において前記第１行のビットセルにアクセスし、前記制御回路の前記比較器は、プログラマブル閾値を受信し、前記カウンタの前記カウント出力を前記プログラマブル閾値と比較するようプログラマブルであり、
    前記制御回路の前記ドライバは、プログラマブルアクセス周期数値を受信し、前記カウンタの前記カウント出力の前記プログラマブル閾値と、前記プログラマブルアクセス周期数値との前記比較の関数として前記第１行へのアクセスを一時停止するようプログラマブルである、
    請求項１５に記載のコンピューティングシステム。
17. 磁気抵抗（ＭＲＡＭ）ビットセルのアレイの第１行にアクセスする段階であって、前記アクセスする段階は、第１磁場を生成する段階を有し、各ビットセルは、第１ビット値ストレージ状態において、平行分極および逆平行分極の一方であり、第２ビット値ストレージ状態において、平行分極および逆平行分極の他方である分極を有する強磁性デバイスを含む、段階と、
    第２行の前記ビット値ストレージ状態を維持すべく、前記第１行の第１磁場を緩和する段階と
    を備える方法。
18. 第１磁場を緩和する段階は、第１磁場を補償すべく前記第２行のビットセルの第２磁場を生成する段階を有し、前記第１行の第１磁場は、前記第２行のビットセルのビット値ストレージ状態を維持すべく緩和される、
    請求項１７に記載の方法。
19. 前記ＭＲＡＭビットセルは、スピントランスファートルク（ＳＴＴ）ランダムアクセスメモリ（ＲＡＭ）ビットセルである、請求項１７または１８に記載の方法。
20. ビットセルの前記第１行は、前記第１行の各ビットセルに結合される第１ワード線を有し、ビットセルの前記第２行は、前記第２行の各ビットセルに結合される第２ワード線を有し、第１行にアクセスする段階は、前記第１ワード線上に第１極性の第１ワード線制御信号を生成する段階を含み、前記第１ワード線制御信号は、前記第１磁場を生成し、
    前記第２行のビットセルの第２磁場を生成する前記生成する段階は、第１磁場を補償すべく前記第２ワード線上に前記第１極性とは逆の第２極性のワード線補償制御信号を生成する段階であって、前記第２行のビットセルのビット値ストレージ状態を維持する、段階を含む、
    請求項１８に記載の方法。
21. 前記第２ワード線上にワード線補償制御信号を生成する前記段階は、前記ワード線補償制御信号の大きさをプログラミングする段階を含む、
    請求項２０に記載の方法。
22. 第１磁場を緩和する前記段階は、前記第１行への繰り返しアクセスを検出する段階と、前記検出に応答して前記第１行へのアクセスを一時停止する段階とを含み、前記第１行の第１磁場は、前記検出に応答して緩和され、前記第２行のビットセルのビット値ストレージ状態を維持する、
    請求項１７または１８に記載の方法。
23. 前記検出する段階は、前記第１行への連続アクセスをカウントする段階と、カウント出力を閾値と比較する段階とを含み、前記一時停止する段階は、前記カウント出力の前記閾値との前記比較の関数として前記第１行へのアクセスを一時停止する段階を含む、
    請求項２２に記載の方法。
24. 第１行にアクセスする前記段階は、アクセス周期において前記第１行にアクセスする段階を含み、前記比較する段階は、プログラマブル閾値とアクセス周期数値とをプログラミングする段階と、前記カウント出力を前記プログラマブル閾値と比較する段階とを含み、前記一時停止する段階は、前記カウント出力の前記プログラマブル閾値との比較の関数として、およびプログラマブルな前記アクセス周期数値の関数として前記第１行へのアクセスを一時停止する段階を含む、
    請求項２３に記載の方法。