JP2004030826A - 薄膜磁性体記憶装置 - Google Patents
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Abstract
【課題】磁気的ノイズによる非選択メモリセルへのデータ誤書込を防止した動作信頼性の高い薄膜磁性体記憶装置を提供する。
【解決手段】ライトワード線ＷＷＬごとに配置されたライトドライブ回路ＷＷＤによって、選択行のライトワード線ＷＷＬにはデータ書込電流Ｉｗｗが供給され、選択行に隣接するライトワード線ＷＷＬにはデータ書込電流と反対方向に磁界キャンセル電流ΔＩｗｗが供給される。各ライトドライブ回路ＷＷＤにおいて、データ書込電流Ｉｗｗは、ドライバトランジスタ１０１および１０２の両方のターンオンによって供給され、磁界キャンセル電流ΔＩｗｗは、ドライバトランジスタ１０２のみのターンオンによって供給される。
【選択図】 図２
【解決手段】ライトワード線ＷＷＬごとに配置されたライトドライブ回路ＷＷＤによって、選択行のライトワード線ＷＷＬにはデータ書込電流Ｉｗｗが供給され、選択行に隣接するライトワード線ＷＷＬにはデータ書込電流と反対方向に磁界キャンセル電流ΔＩｗｗが供給される。各ライトドライブ回路ＷＷＤにおいて、データ書込電流Ｉｗｗは、ドライバトランジスタ１０１および１０２の両方のターンオンによって供給され、磁界キャンセル電流ΔＩｗｗは、ドライバトランジスタ１０２のみのターンオンによって供給される。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を有する磁性体メモリセルを備えた薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“Ａ １０ｎｓ Ｒｅａｄ ａｎｄ Ｗｒｉｔｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ ａ ＭａｇｎｅｔｉｃＴｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ａｎｄ ＦＥＴ Ｓｗｉｔｃｈ ｉｎ ｅａｃｈ Ｃｅｌｌ”， ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ， ＴＡ７．２， Ｆｅｂ． ２０００．、“Ｎｏｎｖｏｌａｔｉｌｅ ＲＡＭ ｂａｓｅｄ ｏｎ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ Ｅｌｅｍｅｎｔｓ”， ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ＴＡ７．３， Ｆｅｂ． ２０００．、および“Ａ ２５６ｋｂ ３．０Ｖ １Ｔ１ＭＴＪ Ｎｏｎｖｏｌａｔｉｌｅ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ”， ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ＴＡ７．６， Ｆｅｂ． ２００１．等の技術文献に開示されている。
【０００４】
図３４は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」と称する）の構成を示す概略図である。
【０００５】
図３４を参照して、ＭＴＪメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するデータ読出電流Ｉｓの経路を形成するためのアクセス素子ＡＴＲとを備える。アクセス素子ＡＴＲは、代表的には電界効果型トランジスタで形成されるので、以下においては、アクセス素子ＡＴＲをアクセストランジスタＡＴＲとも称する。アクセストランジスタＡＴＲは、トンネル磁気抵抗素子ＴＭＲと固定電圧Ｖｓｓ（たとえば接地電圧ＧＮＤ）との間に結合される。
【０００６】
ＭＴＪメモリセルに対して、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を実行するためのリードワード線ＲＷＬと、データ読出およびデータ書込において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図３５は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。図３５を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００８】
データ読出時においては、リードワード線ＲＷＬの活性化に応じてアクセストランジスタＡＴＲがターンオンする。これにより、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜固定電圧Ｖｓｓ（接地電圧ＧＮＤ）の電流経路に、データ読出電流Ｉｓを流すことができる。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬの磁化方向と、自由磁化層ＶＬの磁化方向とが同一（平行）である場合には、両者の磁化方向が反対（反平行）方向である場合に比べてトンネル磁気抵抗素子ＴＭＲは小さくなる。
【００１０】
したがって、自由磁化層ＶＬを記憶データに応じた方向に磁化すれば、データ読出電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、記憶データレベルに応じて異なる。したがって、たとえばビット線ＢＬを一定電圧にプリチャージした後に、トンネル磁気抵抗素子ＴＭＲにデータ読出電流Ｉｓを流せば、ビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１１】
図３６は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１２】
図３６を参照して、データ書込時においては、リードワード線ＲＷＬが非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁化層ＶＬの磁化方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流によって決定される。
【００１３】
図３７は、ＭＴＪメモリセルに対するデータ書込時におけるトンネル磁気抵抗素子の磁化状態を説明するための概念図である。
【００１４】
図３７を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：ＨａｒｄＡｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトワード線ＷＷＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１５】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行（同一）あるいは反平行（反対）方向に磁化される。以下、本明細書においては、自由磁化層ＶＬの２種類の磁化方向にそれぞれ対応するトンネル磁気抵抗素子ＴＭＲの電気抵抗をＲ１およびＲ０（ただし、Ｒ１＞Ｒ０）でそれぞれ示すこととする。ＭＴＪメモリセルは、このような自由磁化層ＶＬの２種類の磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１６】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１７】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値が下げることができる。
【００１８】
図３７の例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはライトワード線ＷＷＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００１９】
また、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００２０】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬの２通りの磁化方向と、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２１】
【発明が解決しようとする課題】
このように、データ書込対象となるＭＴＪメモリセル（以下、「選択メモリセル」とも称する）に対しては、対応するライトワード線ＷＷＬおよびビット線ＢＬの両方からの磁界を印加する必要がある。しかし、これらのライトワード線Ｗおよびビット線からデータ書込対象以外の他のＭＴＪメモリセル（以下、「非選択メモリセル」とも称する）へ作用する漏れ磁界は、非選択メモリセルに対する磁気的なノイズとなる。このようなノイズが大きいと、非選択メモリセルにおいて誤ったデータ書込が実行されるおそれがある。
【００２２】
特に、選択メモリセルと同一行または同一列に属する非選択メモリセルに対しては、磁化容易化軸方向および磁化困難軸方向のいずれか一方については、所定強度の磁界が印加されている。このため、選択行の隣接行、もしくは選択列の隣接列に対応する非選択メモリセルの各々に作用する磁界が、選択行のライトワード線および選択列のビット線からの漏れ磁界の影響を受けて、図３７に示したアステロイド特性線の外側領域に達することがないように配慮する必要がある。
【００２３】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、磁気的ノイズによる非選択メモリセルへのデータ誤書込を防止した動作信頼性の高い薄膜磁性体記憶装置を提供することである。
【００２４】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、メモリセル行にそれぞれ対応して設けられる複数の書込選択線と、メモリセル列にそれぞれ対応して設けられ、選択列において書込データに応じた方向の電流が流される複数のデータ線と、複数の書込選択線にそれぞれ対応して設けられ、行選択結果に応じて複数の書込選択線への選択的な電流供給を制御するための複数の書込駆動回路とを備える。各書込駆動回路は、複数の電流駆動部を含み、選択行に対応する書込駆動回路は、複数の電流駆動部の少なくとも一部である第１の数の電流駆動部を用いて、対応する書込選択線へデータ書込電流を供給し、選択行の隣接行に対応する書込駆動回路は、第１の数の電流駆動部の一部を用いて、対応する書込選択線に対してデータ書込電流よりも小さい磁界キャンセル電流を、選択行に対応する書込選択線でのデータ書込電流と反対方向に供給し、各書込選択線において、対応するメモリセル行の選択時におけるデータ書込電流と隣接行の選択時における磁界キャンセル電流とは、同一方向に供給される。
【００２５】
好ましくは、選択行に対応する書込駆動回路は、複数の電流駆動部の全てを用いてデータ書込電流を供給する。
【００２６】
また好ましくは、複数の書込駆動回路は、複数の書込選択線の両端の一方に対応して１行おきに交互配置される。
【００２７】
この発明の他の構成に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、メモリセル行にそれぞれ対応して設けられる複数の書込選択線と、メモリセル列にそれぞれ対応して設けられ、選択列において書込データに応じた方向の電流が流される複数のデータ線と、複数の書込選択線にそれぞれ対応して設けられ、行選択結果に応じて複数の書込選択線への選択的な電流供給を制御するための複数の書込駆動回路と、メモリアレイの最端部に位置する書込選択線に隣接して、複数の書込選択線と同一方向に沿って配置されたダミー書込選択線と、行選択結果に応じてダミー書込選択線への電流供給を制御するためのダミー書込駆動回路とを備える。選択行に対応する書込駆動回路は、対応する書込選択線へデータ書込電流を供給し、選択行の隣接行に対応する書込駆動回路は、対応する書込選択線に対してデータ書込電流よりも小さい磁界キャンセル電流を、選択行に対応する書込選択線でのデータ書込電流と反対方向に供給し、各書込選択線において、対応するメモリセル行の選択時におけるデータ書込電流と隣接行の選択時における磁界キャンセル電流とは、同一方向に供給され、ダミー書込駆動回路は、最端部に位置する書込選択線が選択行に対応する場合に、ダミー書込選択線へ磁界キャンセル電流を供給する。
【００２８】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、メモリセル行にそれぞれ対応して設けられる複数の書込選択線と、メモリセル列にそれぞれ対応して設けられ、選択列において書込データに応じた方向の電流が流される複数のデータ線と、複数の書込選択線にそれぞれ対応して設けられ、行選択結果に応じて複数の書込選択線への選択的な電流供給を制御するための複数の書込駆動回路とを備える。選択行に対応する書込駆動回路は、対応する書込選択線へデータ書込電流を供給し、選択行の隣接行に対応する書込駆動回路は、対応する書込選択線に対してデータ書込電流よりも小さい磁界キャンセル電流を、選択行に対応する書込選択線でのデータ書込電流と反対方向に供給し、各書込選択線において、対応するメモリセル行の選択時におけるデータ書込電流と隣接行の選択時における磁界キャンセル電流とは、同一方向に供給される。薄膜磁性体記憶装置は、メモリセル列に沿った方向に配置され、主電流供給回路から供給されたデータ書込電流を複数の書込駆動回路へ伝達するための主電流配線と、メモリセル列に沿った方向に配置され、副電流供給回路から供給されたキャンセル電流を複数の書込駆動回路へ伝達するための副電流配線と、メモリセル列に沿った方向に、複数の書込選択線の両端にそれぞれ対応して配置され、各々が、複数の書込選択配線を通過したデータ書込電流およびキャンセル電流の一方ずつを第１および第２の接地ノードへそれぞれ導くための第１および第２の接地配線とをさらに備える。主電源配線、副電源配線ならびに第１および第２の接地配線において、データ書込電流および磁界キャンセル電流によってそれぞれ発生する磁界が互いに打ち消し合う方向に作用するように、主電流供給回路、副電流供給回路ならびに第１および第２の接地ノードは配置される。
【００２９】
好ましくは、主電源配線、副電源配線ならびに第１および第２の接地配線の各々は、単位長当たりの配線抵抗が同様に設計され、主電源配線、選択行の書込選択線ならびに第１の接地配線上におけるデータ書込電流の経路長と、副電源配線、隣接行の書込選択線ならびに第２の接地配線上におけるキャンセル電流の経路長とのそれぞれが選択行の位置にかかわらずほぼ一定となるように、主電流供給回路、副電流供給回路ならびに第１および第２の接地ノードは配置される。
【００３０】
また好ましくは、主電源配線、副電源配線ならびに第１および第２の接地配線は、それぞれの両端部の各々を、主電流供給回路、副電流供給回路、第１の接地ノードおよび第２の接地ノードとそれぞれ接続される。
【００３１】
あるいは好ましくは、メモリセルアレイは、それぞれが異なる書込選択線を有するように分割された複数のバンクを含み、複数のバンクの少なくとも２つは、並列にデータ書込を実行可能であり、主電源配線、副電源配線ならびに第１および第２の接地配線は、複数のバンクによって共有される。
【００３２】
この発明のさらに別の構成に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、複数のメモリセルの一部へ選択的にデータ書込磁界を印加するために、データ書込電流の供給を選択的に受ける複数の書込電流配線と、複数の書込電流配線にそれぞれ対応して設けられ、各々が、アドレス選択結果に応じて、対応する書込選択線へデータ書込電流を供給するための複数の書込駆動回路と、複数の書込電流配線と交差する方向に配置され、電流供給回路から供給されたデータ書込電流を複数の書込駆動回路へ伝達するための電流配線と、複数の書込電流配線と交差する方向に配置され、複数の書込選択配線を通過したデータ書込電流を接地ノードへ導くための接地配線とを備える。電源配線および接地配線の各々は、単位長当たりの配線抵抗が同様に設計され、電源配線、選択行の書込選択線および接地配線上におけるデータ書込電流の経路長がアドレス選択結果にかかわらずほぼ一定となるように、電源配線、接地配線、電流供給回路および接地ノードは配置される。
【００３３】
好ましくは、電源配線および接地配線は、それぞれの両端部の各々を、電流供給回路および接地ノードとそれぞれ接続される。
【００３４】
また好ましくは、メモリセルアレイは、それぞれが異なる書込選択線を有するように分割された複数のバンクを含み、複数のバンクの少なくとも２つは、並列にデータ書込を実行可能であり、第電源配線および接地配線は、複数のバンクによって共有される。
【００３５】
この発明のさらに別の１つの構成に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、メモリセル行にそれぞれ対応して設けられ、選択行においてデータ書込電流が流される複数の書込選択線と、メモリセル列にそれぞれ対応して設けられ、選択列において書込データに応じた方向の電流が流される複数のデータ線と、複数の書込選択線にそれぞれ対応して設けられ、各書込選択線の両端の一方に対応して１行おきに交互配置される複数の書込駆動回路とを備える。各書込駆動回路は、対応する書込選択線の両端の一方と第１の電圧との間に接続されて、行選択結果に応じてオンまたはオンする複数のＮ型電界効果型トランジスタを含み、複数の書込選択線の両端の他方は、第１の電圧と異なる第２の電圧と接続され、選択行に対応する書込駆動回路において、複数のＮ型電界効果型トランジスタのうちの、電流駆動力の和がデータ書込電流に相当する少なくとも一部がターンオンし、選択行の隣接行に対応する書込駆動回路において、複数のＮ型電界効果型トランジスタのうちの、電流駆動力の和がデータ書込電流よりも小さい一部がターンオンする。
【００３６】
好ましくは、複数のＮ型電界効果型トランジスタは、対応するメモリセル行が選択行であるときにターンする第１のＮ型トランジスタと、対応するメモリセル行が隣接行であるときにターンする第２のＮ型トランジスタとを有し、第１のＮ型トランジスタの電流駆動力は、データ書込電流に相当する。
【００３７】
また好ましくは、複数のＮ型電界効果型トランジスタは、対応するメモリセル行が選択行であるときにターンする第１のＮ型トランジスタと、対応するメモリセル行が選択行または隣接行であるときにターンする第２のＮ型トランジスタとを有し、第１および第２のＮ型トランジスタの電流駆動力の和は、データ書込電流に相当する。
【００３８】
この発明のさらに別の１つの構成に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、メモリセル行にそれぞれ対応して設けられ、選択行においてデータ書込電流が流される複数の書込選択線と、メモリセル列にそれぞれ対応して設けられ、選択列において書込データに応じた方向の電流が流される複数のデータ線と、複数の書込選択線の一端側にそれぞれ対応して設けられる複数の書込駆動回路とを備える。複数の書込選択線の他端側は、第１および第２の電圧と１行おきに交互に接続され、対応する書込選択線が第１の電圧と接続された書込駆動回路の各々は、対応する書込選択線の一端側と第２の電圧との間に接続されて、行選択結果に応じてオンまたはオンする、複数のＰ型電界効果型トランジスタを含み、対応する書込選択線が第２の電圧と接続された書込駆動回路の各々は、対応する書込選択線の一端側と第１の電圧との間に接続されて、行選択結果に応じてオンまたはオンする、複数のＮ型電界効果型トランジスタを含み、選択行に対応する書込駆動回路において、複数のＮ型電界効果型トランジスタまたは複数のＰ型電界効果型トランジスタのうちの、電流駆動力の和がデータ書込電流に相当する少なくとも一部がターンオンし、選択行の隣接行に対応する書込駆動回路において、複数のＮ型電界効果型トランジスタまたは複数のＰ型電界効果型トランジスタのうち、電流駆動力の和がデータ書込電流よりも小さい一部がターンオンする。
【００３９】
好ましくは、複数のＮ型電界効果型トランジスタは、対応するメモリセル行が選択行であるときにターンする第１のＮ型トランジスタと、対応するメモリセル行が隣接行であるときにターンする第２のＮ型トランジスタとを有し、複数のＰ型電界効果型トランジスタは、対応するメモリセル行が選択行であるときにターンする第１のＰ型トランジスタと、対応するメモリセル行が隣接行であるときにターンする第２のＰ型トランジスタとを有し、第１のＮ型トランジスタおよび第１のＰ型トランジスタの各々の電流駆動力は、データ書込電流に相当する。
【００４０】
また好ましくは、複数のＮ型電界効果型トランジスタは、対応するメモリセル行が選択行であるときにターンする第１のトランジスタと、対応するメモリセル行が選択行または隣接行であるときにターンする第２のトランジスタとを有し、複数のＰ型電界効果型トランジスタは、対応するメモリセル行が選択行であるときにターンする第１のＰ型トランジスタと、対応するメモリセル行が選択行または隣接行であるときにターンする第２のＰ型トランジスタとを有し、第１および第２のＮ型トランジスタの電流駆動力の和と、第１および第２のＰ型トランジスタの電流駆動力の和との各々は、データ書込電流に相当する。
【００４１】
この発明のさらに別の１つの構成に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、複数のメモリセルの一部へ選択的にデータ書込磁界を印加するために、データ書込電流の供給を選択的に受ける複数の書込電流配線と、メモリアレイ外部において、複数の書込電流配線と同一方向に沿って配置される周辺配線とを備える。周辺配線を流れる電流と、複数の書込電流配線のうちの周辺配線に最も近接した書込電流配線を流れる電流とは、互いに反対方向である。
【００４２】
好ましくは、薄膜磁性体記憶装置は、複数の書込電流配線にそれぞれ対応して設けられる複数の書込電流駆動回路をさらに備え、周辺配線は、複数の書込電流駆動回路のうちの最も近接した書込電流配線に対応する１つと接続されて、データ書込電流を通過させる。
【００４３】
この発明のさらに別の１つの構成に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、複数のメモリセルの一部へ選択的にデータ書込磁界を印加するために、データ書込電流の供給を選択的に受ける複数の書込電流配線と、メモリアレイ外部において、複数の書込電流配線と同一方向に沿って配置される周辺配線とを備える。周辺配線の接続先は、データ書込電流が流れる期間と周辺配線を電流が流れる期間とが互いに重複しないように設計される。
【００４４】
好ましくは、複数の書込電流配線は、所定方向のデータ書込電流を受けて、複数のメモリセルの一部に対して磁化困難軸に沿った磁界を作用させる。
【００４５】
また好ましくは、複数の書込電流配線は、書込データに応じた方向のデータ書込電流を受けて、複数のメモリセルの一部に対して磁化容易軸に沿った磁界を作用させる。
【００４６】
あるいは好ましくは、周辺配線は、メモリアレイの周辺領域に配置される。
また好ましくは、周辺配線は、メモリアレイの上部領域および下部領域のいずれかに配置される。
【００４７】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当する部分を示すものとする。
【００４８】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４９】
図１を参照して、本発明の実施の形態に従うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答して、ランダムアクセスを実行し書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。ＭＲＡＭデバイス１におけるデータ読出およびデータ書込動作は、たとえば外部からのクロック信号ＣＬＫに同期したタイミングで実行される。あるいは、外部からクロック信号ＣＬＫを受けることなく、内部で動作タイミングを定めてもよい。
【００５０】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配列された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）それぞれ対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬがそれぞれ配置される。また、ＭＴＪメモリセル列（以下、単に「メモリセル列」とも称する）にそれぞれ対応して、ビット線ＢＬが配置される。
【００５１】
ＭＲＡＭデバイス１は、さらに、行選択回路２０と、列選択回路３０と、読出／書込制御回路５０，６０とを備える。
【００５２】
行選択回路２０は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じて、メモリアレイ１０における行選択を実行する。列選択回路３０は、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する。ロウアドレスＲＡおよびコラムアドレスＣＡによって、データ書込時およびデータ読出時における選択メモリセルが示される。
【００５３】
読出／書込制御回路５０，６０は、データ読出およびデータ書込時において、選択メモリセルに対応するメモリセル列（以下、「選択列」とも称する）のビット線ＢＬに対して、データ書込電流およびデータ読出電流を流すために、メモリアレイ１０に隣接する領域に配置される回路群を総称したものである。
【００５４】
図２は、実施の形態１に従うデータ書込電流の供給を説明する回路図である。図２においては、メモリアレイ１０に対して設けられた周辺回路部のうち、データ書込動作を実行するための回路構成が代表的に示される。
【００５５】
図２を参照して、メモリアレイ１０には、ＭＴＪメモリセルＭＣが行列状に配置される。各ＭＴＪメモリセルＭＣは、図３４〜図３７に示したのと同様の構成およびデータ記憶原理を有し、記憶データに応じた方向に磁化される磁性体によって構成されたトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含む。トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲは、対応するビット線ＢＬと固定電圧Ｖｓｓとの間に直列に接続される。アクセストランジスタＡＴＲには、半導体基板上に形成された電界効果型トランジスタであるＭＯＳトランジスタが代表的に適用される。なお、以下においては、固定電圧Ｖｓｓを接地電圧Ｖｓｓとも称する。
【００５６】
特に、以下においては、階層的なデコードによって行選択が実行される構成を説明する。メモリアレイ１０に配置された複数のＭＴＪメモリセルＭＣは、列方向に沿って複数のメモリブロックＭＢに分割される。図２には先頭のメモリブロックＭＢ１が代表的に示される。
【００５７】
各メモリブロックＭＢにおいて、メモリセル行にそれぞれ対応して、ライトワード線ＷＷＬおよびリードワード線ＲＷＬが設けられ、メモリセル列にそれぞれ対応して、ビット線ＢＬが配置される。
【００５８】
データ書込時には、選択されたメモリセル行（以下、「選択行」とも称する）のライトワード線ＷＷＬに対して、トンネル磁気抵抗素子ＴＭＲの磁化困難軸に沿った方向の磁界を発生するためのデータ書込電流が供給され、選択列のビット線ＢＬに対して、トンネル磁気抵抗素子ＴＭＲの磁化容易軸に沿った方向の磁界を発生させるためのデータ書込電流が流される。すなわち、選択列のビット線ＢＬを流れるデータ書込電流の方向は、書込データＤＩＮのレベルに応じて制御することが必要である。
【００５９】
さらに、Ｋ個（Ｋ：自然数）のメモリセル行ごとに、複数のメモリブロックＭＢに対して共通に設けられるメインワード線ＭＷＬが配置される。図２においては、Ｋ＝４の場合を示している。すなわち、各メモリブロックＭＢにおいて、一方のメインワード線ＭＷＬに対して、４本のライトワード線ＷＷＬが対応づけられる。図２には、先頭のメモリブロックＭＢ１において、第ｊ番目（ｊ：自然数）のメインワード線ＭＷＬｊに対応する構成が代表的に示される。すなわち、メモリブロックＭＢ１において、メインワード線ＭＷＬｊに対応して、ライトワード線ＷＷＬｊ０，ＷＷＬｊ１，ＷＷＬｊ２，ＷＷＬｊ３の４本のライトワード線ＷＷＬが配置される。リードワード線ＲＷＬも、ライトワード線ＷＷＬと同様に配置される。すなわち、メモリブロックＭＢ１において、メインワード線ＭＷＬｊに対応して、４本のリードワード線ＲＷＬｊ０〜ＲＷＬｊ３が配置されている。
【００６０】
さらに、各メモリブロックＭＢの両端において、サブデコード信号ＳＤ０〜ＳＤ３が伝達される。サブデコード信号ＳＤ０〜ＳＤ３は、各メモリブロックＭＢごとに独立に設定されて、選択メモリセルを含むメモリブロック（以下、「選択メモリブロック」とも称する）において、１本のメインワード線ＭＷＬと対応する４本のライトワード線ＷＷＬおよびリードワード線ＲＷＬのうちの１本を選択するために選択的に活性化される。たとえば、ライトワード線ＷＷＬｊ０を選択する場合には、サブデコード信号ＳＤ０がＨレベルに活性化され、残りのサブデコード信号ＳＤ１〜ＳＤ３はＬレベルに設定される。一方、非選択のメモリブロックＭＢにおいては、サブデコード信号ＳＤ０〜ＳＤ３の各々はＬレベルに設定される。
【００６１】
以下においては、サブデコード信号ＳＤ０〜ＳＤ３をそれぞれ伝達するための信号線群についても、同様の符号を用いてサブデコード信号線ＳＤ０〜ＳＤ３とそれぞれ表記することとする。
【００６２】
なお、以下においては、ライトワード線、ビット線およびメインワード線のそれぞれを総括的に表現する、場合には、符号ＷＷＬ、ＲＷＬ、ＢＬおよびＭＷＬをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線、ビット線およびメインライトワード線を示す場合には、これらの符号に添字を付して表記するものとする。また、信号および信号線の高電圧状態（たとえば電源電圧Ｖｃｃ）および低電圧状態（たとえば接地電圧Ｖｓｓ）のそれぞれを、「Ｈレベル」および「Ｌレベル」とも称することとする。
【００６３】
このような構成において、まず、ビット線ＢＬへのデータ書込電流の供給動作について説明する。
【００６４】
読出／書込制御回路５０は、ビット線ＢＬ１〜ＢＬｍの一端側にそれぞれ対応して設けられるビット線ドライブ回路ＢＤＶａ１〜ＢＤＶａｍから構成されたビット線ドライブ部５１を有する。同様に、読出／書込制御回路６０は、ビット線ＢＬ１〜ＢＬｍの他端側にそれぞれ対応して設けられるビット線ドライブ回路ＢＤＶｂ１〜ＢＤＶｂｍから構成されたビット線ドライブ部６１を有する。以下においては、ビット線ドライブ回路ＢＤＶａ１〜ＢＤＶａｍを総称してビット線ドライブ回路ＢＤＶａとも称し、ビット線ドライブ回路ＢＤＶｂ１〜ＢＤＶｂｍを総称してビット線ドライブ回路ＢＤＶｂとも称する。
【００６５】
さらに、メモリセル列にそれぞれ対応して、コラム選択線ＣＳＬ１〜ＣＳＬｍが設けられる。以下では、コラム選択線ＣＳＬ１〜ＣＳＬｍを総称してコラム選択線ＣＳＬとも称する。コラム選択線ＣＳＬは、選択列においてＨレベルへ活性化され、非選択列においてＬレベルへ非活性化される。
【００６６】
各ビット線ドライブ回路ＢＤＶａは、対応するコラム選択線ＣＳＬおよび書込データＤＩＮに応じて、対応するビット線ＢＬの一端側の電圧を制御する。これに対して、各ビット線ドライブ回路ＢＤＶｂは、対応するコラム選択線ＣＳＬと書込データの反転データ／ＤＩＮに応じて、対応するビット線ＢＬの他端側の電圧を制御する。選択列においては、ビット線ドライブ回路ＢＤＶａおよびＢＤＶｂは、対応するビット線ＢＬの一端側および他端側を、書込データＤＩＮのレベルに応じてＨレベルおよびＬレベルの一方ずつに設定する。たとえば、書込データＤＩＮがＨレベル（“１”）であるときには、ビット線ドライブ回路ＢＤＶａが選択列のビット線の一端側を電源電圧Ｖｃｃと結合し、ビット線ドライブ回路ＢＤＶｂが選択列のビット線の他端側を接地電圧Ｖｓｓと接続する。これにより、選択列のビット線上を、ビット線ドライブ部５１から６１へ向かう方向にデータ書込電流が流れる。
【００６７】
これに対して、書込データＤＩＮがＬレベル（“０”）であるときには、ビット線ドライブ回路ＢＤＶａおよびＢＤＶｂは、選択列のビット線の一端側および他端側を接地電圧Ｖｓｓおよび電源電圧Ｖｃｃとそれぞれ結合する。これにより、選択列のビット線上を、書込データＤＩＮがＨレベル（“１”）であるときとは反対方向のデータ書込電流が流れる。一方、非選択列においては、ビット線ドライブ回路ＢＤＶａおよびＢＤＶｂは、対応するビット線ＢＬの一端側および他端側の各々を接地電圧Ｖｓｓと接続する。この結果、非選択列のビット線上には、データ書込電流は流れない。
【００６８】
次に、データ書込時におけるライトワード線ＷＷＬへの電流供給について説明する。なお、以下においては、ライトワード線ＷＷＬｊ０，ＷＷＬｊ１は偶数行に対応し、ライトワード線ＷＷＬｊ２，ＷＷＬｊ３は奇数行に対応するものとする。
【００６９】
ライトワード線ＷＷＬごとに、当該ライトワード線への電流供給を行選択結果に応じて制御するためのライトドライブ回路ＷＷＤが設けられる。各メモリブロックＭＢにおいて、ライトドライブ回路ＷＷＤは、ライトワード線ＷＷＬの両端部の一方に対応して、１行おきに交互配置される。たとえば、図２に示されるように、偶数行に対応するライトドライブ回路ＷＷＤｊ０およびＷＷＤｊ１と、奇数行に対応するライトドライブ回路ＷＷＤｊ２およびＷＷＤｊ３とは、互いに反対方向に配置されている。
【００７０】
各ライトワード線ＷＷＬの両端部のうち、ライトドライブ回路ＷＷＤが配置されない他方は、行選択結果にかかわらず接地電圧Ｖｓｓと接続される。ライトワード線ＷＷＬｊ０およびＷＷＬｊ１を始めとする偶数行に対する対応するライトワード線は、行選択回路２０と反対側の領域において接地電圧Ｖｓｓと直接接続される。また、ライトワード線ＷＷＬｊ２およびＷＷＬｊ３を始めとする奇数行に対応するライトワード線群は、行選択回路２０側の領域において、接地電圧Ｖｓｓと直接接続される。
【００７１】
各ライトドライブ回路ＷＷＤは、対応するライトワード線が選択された場合には、データ書込電流Ｉｗｗを当該ライトワード線へ供給し、隣接行が選択された場合には、電流ΔＩｗｗを対応するライトワード線へ供給する。図２においては、一例としてライトワード線ＷＷＬｊ０およびＷＷＬｊ１に対応して設けられるライトドライブ回路ＷＷＤｊ０、ＷＷＤｊ１の構成が示される。
【００７２】
ライトドライブ回路ＷＷＤｊ０は、サブデコード信号線ＳＤ０およびライトワード線ＷＷＬｊ０の一端との間に接続されたドライバトランジスタ１０１と、電源電圧Ｖｃｃおよびライトワード線ＷＷＬｊ０との一端との間に接続されたドライバトランジスタ１０２と、ライトワード線ＷＷＬｊ０の一端および接地電圧Ｖｓｓの間に直列に接続されたドライバトランジスタ１０１♯および１０２♯とを有する。ドライバトランジスタ１０１および１０２はＰチャネルＭＯＳトランジスタで構成され、ドライバトランジスタ１０１♯および１０２♯はＮチャネルＭＯＳトランジスタで構成される。
【００７３】
ドライバトランジスタ１０１および１０１♯の各ゲートはノードＮ１と接続され、ドライバトランジスタ１０２および１０２♯の各ゲートはノードＮ２と接続される。すなわち、ドライバトランジスタ１０１および１０１♯は相補的にオン・オフし、ドライバトランジスタ１０２および１０２♯は相補的にオンする。
【００７４】
ノードＮ１へは、対応するメインワード線ＭＷＬｊの反転レベルを示す／ＭＷＬｊが入力される。たとえば、メインワード線ＭＷＬｊとノードＮ１との間に図示しないインバータを設けることによってこのような構成が実現される。
【００７５】
論理回路１０７は、サブデコード信号ＳＤ２およびＳＤ３のＯＲ演算結果を出力する第１のＯＲゲートと、第１のＯＲゲートの出力およびサブデコード信号ＳＤ０のＯＲ演算結果を出力する第２のＯＲゲートと、第２のＯＲゲートの出力およびメインワード線ＭＷＬの電圧レベルのＮＡＮＤ論理演算結果をノードＮ１へ出力するＮＡＮＤゲートとから構成される。この結果、ノードＮ２の電圧レベルは、当該行（ライトワード線ＷＷＬｊ０）もしくは隣接行（ライトワード線ＷＷＬｊ２またはＷＷＬｊ３）がデータ書込対象に選択された場合にＬレベルに設定され、当該行および隣接行のいずれもデータ書込対象とされない場合にはＨレベルに設定される。
【００７６】
この結果、対応するメインワード線ＭＷＬｊがＨレベルに活性化されると、ドライバトランジスタ１０１がオンし、ドライバトランジスタ１０１♯がオフする。したがって、ドライバトランジスタ１０１は、メインワード線ＭＷＬｊがＨレベルに活性化され、さらにサブデコード信号線ＳＤ０がＨレベルに駆動されたときにライトワード線ＷＷＬｊ０へ電流を供給する。
【００７７】
ドライバトランジスタ１０２は、ノードＮ２がＬレベルに設定されたとき、すなわちライトワード線ＷＷＬｊ０に対応する当該行もしくは隣接行（ライトワード線ＷＷＬｊ２，ＷＷＬｊ３）のいずれかがデータ書込対象に選択された場合に、ライトワード線ＷＷＬｊ０へ電流を供給する。
【００７８】
この結果、ライトワード線ＷＷＬｊ０においては、当該行の選択時には、ドライバトランジスタ１０１および１０２の電流駆動力の和に相当する電流がデータ書込電流Ｉｗｗとして流される。また、隣接行の選択時には、ドライバトランジスタ１０２の電流駆動力に相当する電流ΔＩｗｗが供給される。ライトワード線ＷＷＬへ供給される電流を駆動するためのドライバトランジスタ１０１および１０２の電流駆動能は、たとえば、そのトランジスタサイズ（ゲート幅／ゲート長の比）の設計によって調整することができる。
【００７９】
一方、当該行および隣接行のいずれも選択されていない場合には、対応するライトワード線ＷＷＬｊ０に対して、ライトドライブ回路ＷＷＤｊ０からの電流供給は実行されない。
【００８０】
ライトワード線ＷＷＬｊ１に対応して設けられるライトドライブ回路ＷＷＤｊ１は、隣接行の１つが次のメインワード線ＭＷＬｊ＋１（図示せず）に対応付けられるため、デコード構成が少し異なる。
【００８１】
ライトドライブ回路ＷＷＤｊ１においては、ドライバトランジスタ１０１は、サブデコード信号線ＳＤ１とライトワード線ＷＷＬｊ１との間に設けられる。ドライバトランジスタ１０２および１０１♯，１０２♯の配置は、ライトドライブ回路ＷＷＤｊ０と同様であるので詳細な説明は繰返さない。
【００８２】
ライトドライブ回路ＷＷＤｊ１においては、ドライバトランジスタ１０２，１０２♯のゲート電圧、すなわちノードＮ２のレベルは、論理回路１０８によって設定される。
【００８３】
論理回路１０８は、サブデコード信号ＳＤ１およびＳＤ３のＯＲ演算結果を出力するＯＲゲートと、当該ＯＲゲートの出力およびメインワード線ＭＷＬの電圧レベルのＡＮＤ論理演算結果を出力するＡＮＤゲートと、サブデコード信号ＳＤ２と次のメインワード線ＭＷＬｊ＋１の電圧レベルとのＡＮＤ論理演算結果を出力するＡＮＤゲートと、当該２個のＡＮＤゲートのそれぞれの出力のＮＯＲ演算結果をノードＮ２へ出力するＮＯＲゲートから構成される。
【００８４】
この結果、ノードＮ２の電圧レベルは、当該行（ライトワード線ＷＷＬｊ１）または隣接行（ライトワード線ＷＷＬｊ３または図示しないライトワード線ＷＷＬ（ｊ＋１）２）のいずれかが選択された場合にＬレベルに設定され、当該行および隣接行のいずれも選択されない場合にノードＮ２はＨレベルに設定される。すなわち、論理回路１０７および論理回路１０８とは同様の機能を有しており、各ライトドライブ回路ＷＷＤにおいて、ノードＮ２は、当該行および隣接行のいずれかが選択された場合にＬレベルに設定され、それ以外の場合にＨレベルに設定される。
【００８５】
ライトドライブ回路ＷＷＤｊ２およびＷＷＤｊ３に対しても、ライトドライブ回路ＷＷＤｊ１およびＷＷＤｊ０と同様に、サブデコード信号ＳＤ２およびＳＤ３が伝達され、さらに当該行および隣接行の選択を判定するために必要な他のサブデコード信号ＳＤ０，ＳＤ１についても伝達されているものとする。ライトドライブ回路ＷＷＤｊ３は、対応するライトワード線ＷＷＬｊ３と、隣接行のライトワード線ＷＷＬｊ０，ＷＷＬｊ１とのすべてが同一のメインワード線ＭＷＬｊに対応するので、ライトドライブ回路ＷＷＤｊ０と同様の構成において、サブデコード信号を適宜入換えられた構成が適用される。これに対して、ライトドライブ回路ＷＷＤｊ２は、隣接するライトワード線の一方が異なるメインワード線ＭＷＬｊ−１と対応するので、ライトドライブ回路ＷＷＤｊ１と同様の構成を適用して、サブデコード信号およびメインワード線を適宜入換える必要がある。
【００８６】
このように、各ライトドライブ回路ＷＷＤは、対応するライトワード線ＷＷＬに対して、当該行が選択された場合にはドライバトランジスタ１０１および１０２を用いてデータ書込電流Ｉｗｗを供給する。また、各ライトドライブ回路ＷＷＤは、隣接行が選択された場合には、ドライバトランジスタ１０２のみを用いて、データ書込電流Ｉｗｗより小さい電流ΔＩｗｗを供給する。
【００８７】
このように構成されたライトドライブ回路ＷＷＤがライトワード線ＷＷＬに対応して１行ごとに交互配置されているので、隣接行のライトワード線には、選択行のライトワード線に流れるデータ書込電流Ｉｗｗと逆方向に電流ΔＩｗｗ（以下、電流方向を考慮して、“−ΔＩｗｗ”とも表記する）が流される。たとえば、ライトワード線ＷＷＬｊ０に対応するメモリセルが選択された場合には、選択行のライトワード線ＷＷＬｊ０に行選択回路２０から遠ざかる方向（図２において左から右へ向かう方向）にデータ書込電流Ｉｗｗが流される一方で、隣接行のライトワード線ＷＷＬｊ２およびＷＷＬｊ３の各々に対して、行選択回路２０へ近づく方向（図２において右から左へ向かう方向）に、すなわち選択行のライトワード線ＷＷＬｊ上のデータ書込電流Ｉｗｗとは反対方向に電流−ΔＩｗｗが流される。
【００８８】
したがって、選択行のデータ書込電流Ｉｗｗによって非選択メモリセルへ作用する漏れ磁界を、隣接行の電流−ΔＩｗｗによって生じる磁界によって打ち消すことができる。この結果、特に、隣接行を始めとする非選択メモリセルへのデータ誤書込の発生を防止して、ＭＲＡＭデバイスの動作信頼性を向上させることができる。なお、以下においては、隣接行に流される電流ΔＩｗｗを、「磁界キャンセル電流」とも称し、磁界キャンセル電流によって生じる磁界を「キャンセル磁界」とも称する。
【００８９】
また、各ライトワード線ＷＷＬにおいて、対応するメモリセル行が選択された場合に流れるデータ書込電流Ｉｗｗと、隣接行が選択された場合に流れる電流ΔＩｗｗとは同一方向である。すなわち、各ライトドライブ回路ＷＷＤによる電流供給は一定方向に限られているので、その回路構成が複雑化することはない。
【００９０】
なお、ライトドライブ回路ＷＷＤを１行ごとに交互配置することによって、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの２種類の電圧によって、このような磁界キャンセル電流ΔＩｗｗの供給が実現される。言換えれば、図２に示した構成のライトドライブ回路ＷＷＤをライトワード線ＷＷＬの一方側に集中配置すれば、負電圧を各ライトドライブ回路ＷＷＤへさらに供給する必要がある。また、交互配置によって、ライトドライブ回路ＷＷＤの配置レイアウト緩和によるＭＲＡＭデバイスの小型化にも寄与できる。
【００９１】
なお、図３７で説明したように、選択メモリセルのトンネル磁気抵抗素子ＴＭＲの磁化方向は、磁化容易軸に沿った磁界、すなわちビット線ＢＬを流れるデータ書込電流の方向によって設定される。すなわち、ライトワード線ＷＷＬを流れるデータ書込電流の方向は、トンネル磁気抵抗素子ＴＭＲの磁化方向には直接影響しない。したがって、奇数行と偶数行とでライトワード線ＷＷＬを流れるデータ書込電流の向きが反対方向に設定されても、データ書込動作の妨げとなることはない。
【００９２】
なお、図２においては詳細な図示を省略しているが、メモリアレイ１０に対するデータ読出動作についても簡単に説明する。データ読出時においては、図示しないリードワード線ドライバが、メインワード線ＭＷＬおよびサブデコード信号ＳＤ０〜ＳＤ３に基づいて、選択行のリードワード線ＲＷＬをＨレベルに活性化する。これに応じて、選択行のＭＴＪメモリセルＭＣの各々において、アクセストランジスタＡＴＲがオンする。これにより、ビット線ＢＬ１〜ＢＬｍの各々は、トンネル磁気抵抗素子ＴＭＲを介して接地電圧Ｖｓｓと結合される。さらに、選択列のビット線を接地電圧Ｖｓｓとは異なる所定電圧と結合することにより、トンネル磁気抵抗素子ＴＭＲの両端に電圧差を生じさせれば、選択メモリセルの記憶データに応じた電流を、選択列のビット線に生じさせることができる。この結果、選択列のビット線の通過電流を検知することによって、選択メモリセルからのデータ読出を実行することができる。
【００９３】
以上説明したように、実施の形態１に従う構成によれば、隣接行のライトワード線の各々に、所定のデータ書込電流によって生じる漏れ磁界を打消すための磁界キャンセル電流を供給することができる。さらに、このように２種類の電流供給を制御するライトドライブ回路の各々において、データ書込電流の供給時にターンオンするドライバトランジスタの一部を用いて、磁界キャンセル電流を供給する構成としているので、データ書込電流および磁界キャンセル電流の供給に用いられるドライバトランジスタ群の配置面積を削減することができる。上述したように、ライトドライブ回路ＷＷＤはライトワード線ＷＷＬごとに配置されるので、その回路面積の削減は、ＭＲＡＭデバイス全体の面積削減に効果が大きい。
【００９４】
［実施の形態１の変形例］
実施の形態１においては、選択行の隣接行において、データ書込電流と反対方向の磁界キャンセル電流を流す構成について説明した。しかしながら、このような構成では、メモリアレイの最端のメモリセル行においては、隣接行が１つしか存在しないため、他のメモリセル行と比較して、データ書込時に印加される磁界が異なってくる。これにより、メモリアレイ１０内においてデータ書込動作の不均一性が発生し動作マージンを損なうおそれがある。
【００９５】
実施の形態１の変形例においては、このようなメモリアレイ端部のメモリセル行においても、他のメモリセル行と同様にキャンセル磁界を印加することが可能な構成について説明する。
【００９６】
図３は、実施の形態１の変形例に従うデータ書込電流の供給を説明する回路図である。
【００９７】
図３には、メモリアレイ１０の端部の構成を図示するために、メモリブロックＭＢ１における先頭のメインワード線ＭＷＬ１に対応する部分の構成が例示される。
【００９８】
この領域においては、メモリセル行にそれぞれ対応してリードワード線ＲＷＬ１０〜１３およびライトワード線ＷＷＬ１０〜１３がそれぞれ配置され、ライトワード線ＷＷＬ１０〜ＷＷＬ１３にそれぞれ対応して、ライトドライブ回路ＷＷＤ１０〜ＷＷＤ１３が配置されている。
【００９９】
ライトドライブ回路ＷＷＤ１０〜ＷＷＤ１３の構成および動作については、図２に示したライトドライブ回路ＷＷＤｊ０〜ＷＷＤｊ３と同様であるので詳細な説明は繰返さない。
【０１００】
実施の形態１の変形例に従う構成においては、ライトワード線ＷＷＬ１２に対応する最端のメモリセル行のさらに外側に、ダミーメモリセル行が配置されている。
【０１０１】
このダミーメモリセル行に対応して、ダミーライトワード線ＤＷＷＬおよびダミーリードワード線ＤＲＷＬが配置されている。さらに、ダミーライトワード線ＤＷＷＬに対応して、ダミーライトドライブ回路ＷＷＤｄが設けられる。
【０１０２】
ダミーライトドライブ回路ＷＷＤｄは、電源電圧Ｖｃｃとダミーライトワード線ＤＷＷＬの一端との間に接続されたドライバトランジスタ１０２ｄと、ダミーライトワード線ＤＷＷＬの一端側と接地電圧Ｖｓｓとの間に接続されたドライバトランジスタ１０３ｄとを有する。ドライバトランジスタ１０２ｄの電流駆動力は、各ライトドライブ回路ＷＷＤ内のドライバトランジスタ１０２と同様に設計される。
【０１０３】
ドライバトランジスタ１０２ｄおよび１０３ｄは、論理ゲート１０９の出力に応じて相補的にオンまたはオフする。論理ゲート１０９は、メインワード線ＭＷＬ１の電圧レベルとサブデコード信号ＳＤ２とのＮＡＮＤ論理演算結果を出力する。したがって、ドライバトランジスタ１０２ｄは、メインワード線ＭＷＬ１が活性化され、さらに最端のメモリセル行（ライトワード線ＷＷＬ１２に対応）が選択された場合にオンし、それ以外においてオフする。
【０１０４】
この結果、ダミーライトワード線ＤＷＷＬに対しては、最端のメモリセル行が選択されて、ライトワード線ＷＷＬ１２にデータ書込電流Ｉｗｗが流される場合に、磁界キャンセル電流−ΔＩｗｗが流されることになる。したがって、最端のメモリセル行に対しても、他のメモリセル行と同様にキャンセル磁界を印加することができる。
【０１０５】
すなわち、メモリアレイ１０の最端のメモリセル行においても、データ書込特性およびデータ誤書込耐性を他のメモリセル行と同様にすることができるので、メモリアレイ１０内におけるデータ書込特性の均一化を図ることが可能となる。
【０１０６】
なお、磁界キャンセル電流ΔＩｗｗの供給のみを目的とすれば、ダミーライトワード線ＷＷＬのみを配置すればよく、ダミーメモリセルおよびダミーリードワード線ＤＲＷＬの配置は必ずしも必要ではない。しかしながら、メモリアレイ端部で設計パターンが急変すると、境界部における形状・寸法の仕上りに誤差が生じ易いので、ダミーメモリセル、およびダミーリードワード線ＤＲＷＬを配置して、ダミーメモリセル行全体として、メモリアレイ１０内のメモリセル行と同様に設計することが望ましい。
【０１０７】
［実施の形態２］
実施の形態１に従う構成においては、データ書込電流Ｉｗｗは、サブデコード信号線ＳＤ０〜ＳＤ３をＨレベルに駆動することによって流される。また、磁界キャンセル電流ΔＩｗｗについては、電源電圧Ｖｃｃによって駆動される。
【０１０８】
実施の形態２においては、これらのデータ書込電流および磁界キャンセル電流を供給するための電圧源および電流源の望ましい配置について説明する。
【０１０９】
図４は、実施の形態２に従うデータ書込電流および磁界キャンセル電流の供給系統の第１の構成例を説明するブロック図である。
【０１１０】
図４を参照して、実施の形態２に従う第１の構成例においては、メモリアレイ１０の構成および各ライトドライブ回路ＷＷＤの構成および動作は、実施の形態１で説明したのと同様であるので詳細な説明は繰返さない。
【０１１１】
図４においては、さらに、サブデコード信号線ＳＤ０〜ＳＤ３を駆動するためのＳＤ駆動回路１４０，１４０♯と、磁界キャンセル電流ΔＩｗｗを発生するための電流源回路１１１，１１１♯および電流配線１１３，１１３♯と、各ライトワード線ＷＷＬの一端側または他端側を接地電圧Ｖｓｓとそれぞれ接続するための、接地配線ＧＬ，ＧＬ♯および接地ノード１１４，１１４♯とが示される。電流配線１１３，１１３♯および接地配線ＧＬ，ＧＬ♯は、サブデコード信号線ＳＤ０〜ＳＤ３と同様に、列方向に沿って配置される。
【０１１２】
ＳＤ駆動回路１４０、電流源回路１１１、電流配線１１３および接地ノード１１４は、偶数行のライトワード線（たとえばＷＷＬｊ０，ＷＷＬｊ１）およびライトドライブ回路（たとえばＷＷＤｊ０，ＷＷＤｊ１）に対応して設けられ、ＳＤ駆動回路１４０♯、電流源回路１１１♯、電流配線１１３♯および接地ノード１１４♯は、奇数行のライトワード線（たとえばＷＷＬｊ２，ＷＷＬｊ３）およびライトドライブ回路（たとえばＷＷＤｊ２，ＷＷＤｊ３）に対応して設けられる。
【０１１３】
サブデコード信号線ＳＤ０，ＳＤ１は、ＳＤ駆動回路１４０によって駆動されるデータ書込電流を偶数行のライトドライブ回路へ伝達し、サブデコード信号線ＳＤ２，ＳＤ３は、ＳＤ駆動回路１４０＃によって駆動されるデータ書込電流を奇数行のライトドライブ回路へ伝達する。同様に、電流配線１１３は、電流源回路１１１から供給されたデータ書込電流を偶数行のライトドライブ回路へ伝達し、電流配線１１３♯は、電流源回路１１１♯から供給されたデータ書込電流を奇数行のライトドライブ回路へ伝達する。
【０１１４】
一方、接地配線ＧＬは、偶数行のライトワード線を通過した、データ書込電流およびキャンセル電流を接地ノード１１４へ導くために設けられ、接地配線ＧＬ♯は、奇数行のライトワード線を通過した、データ書込電流およびキャンセル電流を接地ノード１１４♯へ導くために設けられる。
【０１１５】
図４に示された第１の構成例においては、ＳＤ駆動回路１４０，１４０♯、電流源回路１１１，１１１♯、電流配線１１３，１１３♯および接地ノード１１４，１１４♯は、メモリアレイ１０に対して列方向に隣接する領域の一方側に集中配置される。
【０１１６】
これにより、たとえば、偶数行（ライトワード線ＷＷＬｊ０，ＷＷＬｊ１）の選択時には、データ書込電流が、ＳＤ駆動回路１４０および電流源回路１１１−サブデコード信号線ＳＤ０，ＳＤ１および電流配線１１３−選択行のライトドライブ回路−選択行のライトワード線−接地配線ＧＬ−接地ノード１１４♯の経路に流れ、磁界キャンセル電流が、電流源回路１１１♯−電流配線１１３♯−隣接行のライトドライブ回路−隣接行のライトワード線−接地配線ＧＬ♯−接地ノード１１４♯の径路を流れる。このときサブデコード信号線ＳＤ０，ＳＤ１および電流配線１１３を流れるデータ書込電流と、接地配線ＧＬ♯を流れる磁界キャンセル電流との方向は反対方向であり、かつ、接地配線ＧＬを流れるデータ書込電流と、電流配線１１３♯を流れる磁界キャンセル電流とも互いに反対方向となる。
【０１１７】
したがって、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗについて、選択行および隣接行のライトワード線以外の電流経路からの磁界は、メモリアレイ１０において互いに打ち消し合う方向に作用することになる。
【０１１８】
奇数行の選択時には、データ書込電流がサブデコード信号線ＳＤ２，ＳＤ３および電流配線１１３♯と接地配線ＧＬ♯とを流れ、磁界キャンセル電流が、電流配線１１３および接地配線ＧＬを流れるが、これらの配線上において、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗは互いに反対方向に流される。したがって、偶数行の選択時と同様に、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗによる、ライトワード線以外の電流経路からの磁界は、メモリアレイ１０において互いに打ち消し合う方向に作用することになる。
【０１１９】
この結果、実施の形態１に従う構成での効果に加えて、メモリアレイ１０への磁気ディスターブをさらに低減して、データ書込の安定化を図ることが可能である。
【０１２０】
図５は、実施の形態２に従うデータ書込電流および磁界キャンセル電流の供給系統の第２の構成例を説明するブロック図である。
【０１２１】
図５を参照して、実施の形態２に従う第２の構成例においては、図４に示した第１の構成例と比較して、ＳＤ駆動回路１４０、電流源回路１１１、電流配線１１３および接地ノード１１４♯は、ＳＤ駆動回路１４０♯、電流源回路１１１♯および接地ノード１１４♯と、メモリアレイ１０を挟んで互いに反対側の領域に配置されている点が異なる。その他の部分の構成は、図４と同様であるので、詳細な説明は繰り返さない。
【０１２２】
図５に示した構成としても、奇数行および偶数行のいずれの選択時においても、サブデコード信号線ＳＤ０〜ＳＤ３、電流配線１１３，１１３♯および接地配線ＧＬ，ＧＬ♯上における、データ書込電流および磁界キャンセル電流の方向を互いに反対方向にすることができる。したがって、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗによる、ライトワード線以外の電流経路からの磁界によるメモリアレイ１０への磁気ディスターブを低減して、データ書込の安定化を図ることが可能である。
【０１２３】
さらに、図５に示した第２の構成例によれば、ＳＤ駆動回路１４０および電流源回路１１１と、接地ノード１１４とがメモリアレイ１０を挟んで互いに反対側の領域に配置されており、かつ、ＳＤ駆動回路１４０♯および電流源回路１１１♯と接地ノード１１４♯とがメモリアレイ１０を挟んで互いに反対側の領域に接地されている。これにより、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗのそれぞれについて、選択されたメモリセル行の位置にかかわらず、電流経路長を一定とすることができる。
【０１２４】
さらに、サブデコード信号線ＳＤ０〜ＳＤ３、電流配線１１３，１１３♯および接地配線ＧＬ，ＧＬ♯の各々について、その単位長当たりの電気抵抗値を同様に設計する。これにより、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗのそれぞれの電流量が、メモリセル行の選択結果にかかわらず均一化される。この結果、ライトワード線ＷＷＬ以外の電流経路からの、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗによる磁気的ノイズを抑制するとともに、メモリアレイ１０内におけるデータ書込特性の均一性をさらに高めることが可能となる。したがって、さらに安定的なデータ書込動作を実行することができる。
【０１２５】
図６は、実施の形態２に従うデータ書込電流および磁界キャンセル電流の供給系統の第３の構成例を説明するブロック図である。
【０１２６】
図６を参照して、実施の形態２に従う第３の構成例に従えば、図５に示した第２の構成例に加えて、偶数行に対応するＳＤ駆動回路１４０は、サブデコード信号線ＳＤ０，ＳＤ１の両端にそれぞれ対応して配置される。同様に、電流源回路１１１についても、電流配線１１３の両端にそれぞれ対応して、すなわちメモリアレイ１０の列方向に隣接する領域にそれぞれ対応して設けられる。接地ノード１１４についても、接地配線ＧＬの両端にそれぞれ対応して設けられる。
【０１２７】
同様に、奇数行に対応するＳＤ駆動回路１４０♯、電流源回路１１１♯についても、サブデコード信号線ＳＤ２，ＳＤ３および電流配線１１３♯の両端にそれぞれ対応して配置される。同様に、接地ノード１１４♯も接地配線ＧＬ♯の両端にそれぞれ対応して配置される。その他の部分の構成については、図５と同様であるので詳細な説明は繰り返さない。
【０１２８】
このような構成とすることにより、図６に示した第３の構成例においては、図５に示した第２の構成と同様に、サブデコード信号線ＳＤ０〜ＳＤ３、電流配線１１３，１１３♯および接地配線ＧＬ，ＧＬ♯からのメモリアレイ１０に対する磁気的ノイズを抑制するとともに、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗをメモリセル行の選択時にかかわらず均一化することができる。
【０１２９】
さらに、それぞれの信号線または電流配線の両側から電流を供給する構成とすることによって、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗの電流経路長を、図５に示した第２の構成例よりも実効的に短くすることができる。この結果、これらの電流径路の電気抵抗を低減して、低消費電流化をさらに図ることが可能となる。
【０１３０】
［実施の形態２の変形例］
実施の形態１および実施の形態２においては、サブデコード信号線ＳＤ０〜ＳＤ３を駆動するＳＤ駆動回路１４０，１４０♯によってデータ書込電流Ｉｗｗを駆動する構成を示したが、データ書込電流Ｉｗｗに対しても専用の電流源回路を設け、各ライトドライブ回路においてはデコード機能のみを有するような構成とすることも可能である。
【０１３１】
図７は、実施の形態２の変形例に従うデータ書込電流および磁界キャンセル電流の供給系統の第１の構成例を説明するブロック図である。
【０１３２】
図７を参照して、実施の形態２の変形例に従う第１の構成例においては、図４に示した構成と比較して、ライトドライブ回路ＷＷＤの各々に代えて、ライトドライブ回路１３１および１３２が配置される点と、ＳＤ駆動回路１４０および１４０♯に代えて、データ書込電流Ｉｗｗを発生する電流源回路１１０および１１０♯がそれぞれ配置される点で異なる。すなわち、図７に示す構成においては、列方向に沿って新たに設けられた電流配線１１２，１１２♯によってデータ書込電流Ｉｗｗが供給される。なお、サブデコード信号線ＳＤ０〜ＳＤ３の図示は省略されるが、これらの信号線は、単にサブデコード信号ＳＤ０〜ＳＤ３をライトドライブ回路１３１および１３２に伝達するための電圧配線として配置されているものとする。
【０１３３】
図８は、図７に示されたライトドライブ回路１３１および１３２の構成を示す回路図である。
【０１３４】
図８を参照して、ライトドライブ回路１３１は、電流配線１１２（または１１２♯）と対応するライトワード線ＷＷＬとの間に接続されたドライバトランジスタＰＴ１と、対応するライトワード線ＷＷＬと接地電圧Ｖｓｓの間に接続されたドライバトランジスタＮＴ１とを有する。ライトドライブ回路１３２は、電流配線１１３（または１１３♯）と対応するライトワード線ＷＷＬとの間に接続されたドライバトランジスタＰＴ２を有する。ドライバトランジスタＰＴ１およびＰＴ２はＰチャネルＭＯＳトランジスタで構成され、ドライバトランジスタＮＴ１はＮチャネルＭＯＳトランジスタで構成される。
【０１３５】
ドライバトランジスタＰＴ１のゲートはノードＮ１と接続され、ドライバトランジスタＰＴ２のゲートはノードＮ２と接続される。ドライバトランジスタＮＴ１のゲートには、ノードＮ１およびＮ２のＡＮＤ論理演算結果を出力する論理ゲート１３４の出力が入力される。
【０１３６】
選択回路２６は、ノードＮ１を、当該行の選択時にＬレベルに設定し、それ以外の場合にはＨレベルに設定する。さらに、選択回路２６は、ノードＮ２を、当該行または隣接行のいずれか１つが選択された場合にＬレベルに設定し、それ以外の場合にＨレベルに設定する。選択回路２６は、行選択回路２０の機能の一部分に相当する。
【０１３７】
このような構成とすることにより、当該行の選択時には、ドライバトランジスタＰＴ１およびＰＴ２によってライトワード線ＷＷＬに対してデータ書込電流Ｉｗｗが供給される。また隣接行の選択時においては、ドライバトランジスタＰＴ２のみによって磁界キャンセル電流ΔＩｗｗが供給される。ドライバトランジスタＰＴ１およびＰＴ２の両方がオフする場合には、ドライバトランジスタＮＴ１がターンオンして、対応するライトワード線ＷＷＬを接地電圧Ｖｓｓに固定する。
【０１３８】
再び図７を参照して、電流源回路１１０および１１１が発生する電流量は、図２に示したドライバトランジスタ１０１（１０１♯）および１０２（１０２♯）とそれぞれ同様に設計される。
【０１３９】
あるいは、ノードＮ２を隣接行の選択時にのみＬレベルに設定する構成として、データ書込電流をドライバトランジスタＰＴ１によって供給し、磁界キャンセル電流をドライバトランジスタＰＴ２によって供給する構成とすることもできる。この場合には、図７に示された電流源回路１１０および１１１の電流供給量を、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗにそれぞれ合わせて設計すればよい。
【０１４０】
このようにライトドライブ回路の構成を変更して、電流源回路１１０，１１０♯によってデータ書込電流Ｉｗｗを供給する一般的な構成としても、図５に示したのと同様に、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗによる、ライトワード線以外の電流経路からのメモリアレイ１０への磁気ディスターブをさらに低減して、データ書込の安定化を図ることが可能である。
【０１４１】
図９は、実施の形態２の変形例に従うデータ書込電流および磁界キャンセル電流の供給系統の第２の構成例を説明するブロック図である。
【０１４２】
図９を参照して、実施の形態２の変形例に従う第２の構成例においては、図５に示した構成と比較して、ライトドライブ回路ＷＷＤｊ０〜ＷＷＤｊ３の各々に代えて、ライトドライブ回路１３１および１３２が配置される点と、ＳＤ駆動回路１４０，１４０♯に代えて電流源回路１１０，１１０♯がそれぞれ配置される点と、新たに設けられた電流配線１１２，１１２♯によってデータ書込電流が供給される点とが異なる。これらの相違点は、すでに説明した図４と図７との間の相違点と同様であるので詳細な説明は繰返さない。また、図９のその他の部分の構成は、図５と同様であるので詳細な説明は繰返さない。
【０１４３】
したがって、ライトドライブ回路の構成を変更して、電流源回路１１０，１１０＃によってデータ書込電流Ｉｗｗを供給する一般的な構成としても、図５に示した構成と同様に、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗのそれぞれについて、選択されたメモリセル行の位置にかかわらず、電流経路長を一定とすることができる。
【０１４４】
さらに、電流配線１１２，１１２♯、電流配線１１３，１１３♯および接地配線ＧＬ，ＧＬ♯の各々は、その単位長当たりの電気抵抗値が同様に設計される。これにより、メモリセル行の選択結果にかかわらず、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗの電流量が均一化される。
【０１４５】
この結果、ライトワード線以外の電流経路からの、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗによる磁気的ノイズを抑制するとともに、メモリアレイ１０内におけるデータ書込特性の均一性をさらに高めることが可能となる。
【０１４６】
図１０は、実施の形態２の変形例に従うデータ書込電流および磁界キャンセル電流の供給系統の第３の構成例を説明するブロック図である。
【０１４７】
図１０を参照して、実施の形態２の変形例に従う第３の構成例においては、図６に示した構成と比較して、ライトドライブ回路ＷＷＤｊ０〜ＷＷＤｊ３の各々に代えて、ライトドライブ回路１３１および１３２が配置される点と、ＳＤ駆動回路１４０，１４０♯に代えて電流源回路１１０，１１０♯が配置される点と、データ書込電流が新たに設けられた電流配線１１２，１１２♯によって供給される点が異なる。これらの相違点は、すでに説明した図４と図７との間の相違点と同様であるので詳細な説明は繰返さない。また、図１０のその他の部分の構成は、図６と同様であるので詳細な説明は繰返さない。
【０１４８】
したがって、ライトドライブ回路の構成を変更して、電流源回路１１０，１１０＃によってデータ書込電流Ｉｗｗを供給する一般的な構成としても、図６に示した構成と同様の効果を享受することができる。すなわち、図９に示した構成による効果に加えて、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗの電流経路長を実効的に短くすることができるので、低消費電流化をさらに図ることが可能となる。
【０１４９】
［実施の形態３］
実施の形態３においては、実施の形態２およびその変形例において、各メモリブロックＭＢが複数のバンクに分割されている場合の構成について説明する。
【０１５０】
図１１は、実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第１の構成例を説明するブロック図である。
【０１５１】
図１１を参照して、実施の形態３に従う構成においては、メモリアレイ１０は、行方向に沿って、複数のバンクＢＫ１，ＢＫ２，…に分割されている。以下においては、バンクＢＫ１，ＢＫ２，…を総称して、バンクＢＫとも表記する。
【０１５２】
各バンクＢＫは、実施の形態１および２に示したメモリブロックＭＢと同様の構成を有している。あるいは、メモリアレイ１０を構成する複数のメモリブロックＭＢの各々が、複数のバンクＢＫに分割されている構成としてもよい。列方向に隣接する複数のバンクの各々は、同時にデータ書込対象とすることができる。たとえば、各バンクＢＫにおいて、１つずつのメモリセル行を選択してデータ書込を実行することが可能である。
【０１５３】
実施の形態３に従う構成においては、ＳＤ駆動回路１４０，１４０♯、サブデコード信号線ＳＤ０〜ＳＤ３、電流源回路１１１，１１１♯、電流配線１１３，１１３♯、接地配線ＧＬ，ＧＬ♯および接地ノード１１４，１１４♯は、列方向に互いに隣接する複数のバンク間で共有されている。なお、以下においては、データ書込電流および磁界キャンセル電流をメモリアレイ１０へ供給するためのこれらの回路・配線群を総称して「書込電源系統」とも称する。図１１における書込電源系統の配置は、図４に示したのと同様であるので詳細な説明は繰返さない。
【０１５４】
すなわち、サブデコード信号線ＳＤ０〜ＳＤ３、電流配線１１３，１１３♯および接地配線ＧＬ，ＧＬ♯は、列方向に沿って、複数のバンク間で共有されるように配置される。また、ＳＤ駆動回路１４０，１４０♯、電流源回路１１１，１１１♯および接地ノード１１４，１１４♯は、メモリアレイ１０に列方向に隣接する２つの領域のうちの一方側に配置される。
【０１５５】
このように、実施の形態３に従う構成においては、共通の書込電源系統を用いて、複数のライトワード線ＷＷＬに対してデータ書込電流を供給するとともに、それに対応する隣接行に対しては磁界キャンセル電流を供給することができる。したがって、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、図４に示した構成と同様の効果を享受して効率的に実行することができる。
【０１５６】
図１２は、実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第２の構成例を説明するブロック図である。
【０１５７】
図１２を参照して、実施の形態３の第２の構成例は、図１１に示した第１の構成例と比較して、書込電源系統の配置が異なる。すなわち、書込電源系統は、図５と同様に配置され、かつ、列方向に互いに隣接する複数のバンク間で共有されている。その他の部分の構成は、図１１と同様であるので詳細な説明は繰り返さない。
【０１５８】
したがって、図１２に示した構成においては、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、図５に示した構成と同様の効果を享受して効率的に実行することができる。
【０１５９】
図１３は、実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第３の構成例を説明するブロック図である。
【０１６０】
図１３を参照して、実施の形態３の第３の構成例は、図１１に示した第１の構成例と比較して、書込電源系統の配置が異なる。すなわち、書込電源系統は、図６と同様に配置され、かつ、列方向に互いに隣接する複数のバンク間で共有されている。その他の部分の構成は、図１１と同様であるので詳細な説明は繰り返さない。
【０１６１】
したがって、図１３に示した構成においては、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、図６に示した構成と同様の効果を享受して効率的に実行することができる。
【０１６２】
図１４は、実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第４の構成例を説明するブロック図である。
【０１６３】
図１４を参照して、実施の形態３に従う第４の構成例は、図１１に示した第１の構成例と比較して、ライトドライブ回路ＷＷＤｊ０〜ＷＷＤｊ３の各々に代えて、ライトドライブ回路１３１および１３２が配置される点と、ＳＤ駆動回路１４０，１４０♯に代えて電流源回路１１０，１１０♯がそれぞれ配置される点と、新たに設けられた電流配線１１２，１１２♯によってデータ書込電流が供給される点とが異なる。これらの相違点は、すでに説明した図４と図７との間の相違点と同様であるので詳細な説明は繰返さない。
【０１６４】
図１４に示す構成においては、書込電源系統は、電流源回路１１０，１１０♯、電流源回路１１１，１１１♯、電流配線１１２，１１２♯、電流配線１１３，１１３♯および接地配線ＧＬ，ＧＬ♯によって構成される。書込電源系統は、図７と同様に配置され、かつ、列方向に互いに隣接する複数のバンク間で共有されている。その他の部分の構成は、図１１と同様であるので詳細な説明は繰り返さない。
【０１６５】
したがって、図１４に示した構成においては、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、図７に示した構成と同様の効果を享受して効率的に実行することができる。
【０１６６】
図１５は、実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第５の構成例を説明するブロック図である。
【０１６７】
図１５を参照して、実施の形態３の第５の構成例は、図１４に示した第４の構成例と比較して、書込電源系統の配置が異なる。書込電源系統は、図９と同様に配置されて、列方向に互いに隣接する複数のバンク間で共有されている。その他の部分の構成は、図１４と同様であるので詳細な説明は繰り返さない。
【０１６８】
したがって、図１５に示した構成においては、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、図９に示した構成と同様の効果を享受して効率的に実行することができる。
【０１６９】
図１６は、実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第６の構成例を説明するブロック図である。
【０１７０】
図１６を参照して、実施の形態３の第６の構成例は、図１４に示した第４の構成例と比較して、書込電源系統の配置が異なる。書込電源系統は、図１０と同様に配置され、かつ、列方向に互いに隣接する複数のバンク間で共有されている。その他の部分の構成は、図１４と同様であるので詳細な説明は繰り返さない。
【０１７１】
したがって、図１６に示した構成においては、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、図１０に示した構成と同様の効果を享受して効率的に実行することができる。
【０１７２】
以上説明したように、実施の形態３に従う構成によれば、同時にデータ書込動作を実行可能な複数のバンク間で、共通のデータ書込電流供給系を共有する構成とした上で、メモリアレイ１０へ作用するの磁気的ノイズの抑制、データ書込電流および磁界キャンセル電流の均一化を図って、データ書込動作の安定化を図ることができる。
【０１７３】
［実施の形態４］
実施の形態４においては、効率的に小面積で配置可能なライトドライブ回路の構成について説明する。
【０１７４】
図１７は、実施の形態４に従うライトドライブ回路の構成例を示す回路図である。実施の形態４に従う構成においても、実施の形態１と同様にメインワード線ＭＷＬおよびライトワード線ＷＷＬによって階層的な行選択が実行されているものとする。
【０１７５】
図１７を参照して、各ライトワード線ＷＷＬの一端は電源電圧Ｖｃｃと行選択結果にかかわらず接続され、その他端は、ＮチャネルＭＯＳトランジスタで構成されるドライバトランジスタＤＴＮ１，ＤＴＮ２を介して接地電圧Ｖｓｓと接続されている。実施の形態１等で示されたライトドライブ回路ＷＷＤと同様に、ドライバトランジスタＤＴＮ１，ＤＴＮ２は、１行ごとに交互配置されている。
【０１７６】
すなわち、偶数行のライトワード線ＷＷＬｊ０，ＷＷＬｊ１では、行選択回路２０から近い側の一端と接地電圧Ｖｓｓとの間にドライバトランジスタＤＴＮ１，ＤＴＮ２が配置され、行選択回路２０から近い側の他端が電源電圧Ｖｃｃと接続されている。これに対して、奇数行のライトワード線ＷＷＬｊ２およびＷＷＬｊ３では、行選択回路２０から近い側の一端が電源電圧Ｖｃｃと接続され、行選択回路２０から遠い側の他端と接地電圧Ｖｓｓとの間にドライバトランジスタＤＴＮ１，ＤＴＮ２が配置されている。ドライバトランジスタＤＴＮ１およびＤＴＮ２の電流駆動力は、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗとそれぞれ対応するように設計されている。
【０１７７】
ドライバトランジスタＤＴＮ１およびＤＴＮ２のゲートは、ノードＮ１およびＮ２とそれぞれ接続される。ノードＮ１およびＮ２の電圧は、選択回路２５０によって制御される。図１７においては、偶数行のライトワード線ＷＷＬｊ０およびＷＷＬｊ１に対応する選択回路の構成が例示されている。
【０１７８】
選択回路２５０は、論理ゲート２５１ａ，２５１ｂと、論理回路２５２ａ，２５２ｂとを有する。論理ゲート２５１ａは、メインワード線ＭＷＬｊの電圧レベルおよびサブデコード信号ＳＤ０のＡＮＤ論理演算結果をノードＮ１に出力する。論理回路２５２ａは、メインワード線ＭＷＬｊの電圧レベルおよびサブデコード信号ＳＤ２のＡＮＤ論理演算結果を出力するＡＮＤゲートと、メインワード線ＭＷＬｊの電圧レベルおよびサブデコード信号ＳＤ３のＡＮＤ論理演算結果を出力するＡＮＤゲートと、当該２個のＡＮＤゲートのそれぞれの出力のＯＲ論理演算結果をノードＮ２に出力するＯＲゲートとを有する。
【０１７９】
同様に、論理ゲート２５１ｂは、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ１とのＡＮＤ論理演算結果をノードＮ１に出力する。論理回路２５２ｂは、メインワード線ＭＷＬｊ＋１の電圧レベルとサブデコード信号ＳＤ２とのＡＮＤ論理演算結果を出力するＡＮＤゲートと、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ３とのＡＮＤ論理演算結果を出力するＡＮＤゲートと、当該２個のＡＮＤゲートのそれぞれの出力のＯＲ論理演算結果をノードＮ２に出力するＯＲゲートとを有する。
【０１８０】
このように、各メモリセル行において、ノードＮ１は当該行が選択された場合にＨレベルに設定されるとともに、それ以外の場合にはＬレベルに設定され、ノードＮ２は、当該行の隣接行が選択された場合にＨレベルに設定されるとともにそれ以外の場合にはＬレベルに設定される。
【０１８１】
この結果、選択行のライトワード線ＷＷＬには、ターンオンしたドライバトランジスタＤＴＮ１によって、電源電圧Ｖｃｃから接地電圧Ｖｓｓに向かう方向にデータ書込電流Ｉｗｗが流される。さらに、隣接行のライトワード線ＷＷＬにおいては、ターンオンしたドライバトランジスタＤＴＮ２によって、選択行のライトワード線とは反対方向に磁界キャンセル電流ΔＩｗｗが流される。
【０１８２】
当該行が、選択行でも隣接行でもない場合には、ノードＮ１およびＮ２の両方のがＬレベルに設定されるので、ドライバトランジスタＤＴＮ１およびＤＴＮ２の両方がターンオンされて、ライトワード線ＷＷＬは、電源電圧Ｖｃｃに固定される。
【０１８３】
このような構成とすることにより、実施の形態１と同様にキャンセル磁界を発生させて、選択行のライトワード線を流れるデータ書込電流による非選択メモリセルに対する磁気ディスターブを抑制することが可能となる。
【０１８４】
さらに、ＰチャネルＭＯＳトランジスタよりも単位サイズ当りの電流駆動力の高いＮチャネルＭＯＳトランジスタによってドライバトランジスタを構成するので、ライトドライブ回路の小面積化を図ることが可能となる。
【０１８５】
図１８は、実施の形態４に従うライトドライブ回路の他の構成例を示す回路図である。
【０１８６】
図１８に示されたライトドライブ回路は、データ書込電流ＩｗｗをドライバトランジスタＤＴＮ１およびＤＴＮ２の通過電流の和によって供給される点で、図１７に示したライトドライブ回路と異なる。
【０１８７】
すなわち、図１７に示した選択回路２５０に代えて配置される選択回路２５０♯は、選択回路２５０の構成に加えて、各メモリセル行において、論理ゲート２５１ａおよび論理回路２５２ａのそれぞれの出力のＯＲ演算結果をノードＮ２に出力する論理ゲートをさらに有する。図１８においては、これらの論理回路のうち、ライトワード線ＷＷＬｊ０およびＷＷＬｊ１に対応する論理ゲート２５３ａ，２５３ｂが代表的に示される。
【０１８８】
したがって、各メモリセル行において、ノードＮ１が当該行が選択された場合にＨレベルに設定される一方で、ノードＮ２は当該行が選択行もしくは隣接行のいずれかに該当する場合にＨレベルに設定される。
【０１８９】
この結果、各メモリセル行において、当該行が選択された場合にはドライバトランジスタＤＴＮ１およびＤＴＮ２の両方がオンし、当該行が隣接行である場合にはドライバトランジスタＤＴＮ２のみがオンし、当該行が選択行および隣接行のいずれでもない場合にはドライバトランジスタＤＴＮ１およびＤＴＮ２の両方がターンオフする。
【０１９０】
すなわち、ドライバトランジスタＤＴＮ１およびＤＴＮ２の電流駆動力は、図１等に示されたライトドライブ回路ＷＷＤ中のドライバトランジスタ１０１（１０１♯）およびドライバトランジスタ１０２（１０２♯）と同様に設定される。この結果、図１８に示した構成においては、図１７に示した構成と比較して、ドライバトランジスタＤＴＮ１の電流駆動力、すなわちトランジスタサイズを縮小できるので、ライトドライブ回路のさらなる小型化を図ることができる。
【０１９１】
［実施の形態４の変形例］
実施の形態４の変形例においては、小規模のメモリアル構成に適したライトドライブ回路の構成について説明する。
【０１９２】
図１９は、実施の形態４の変形例に従うライトドライブ回路の構成例を示す回路図である。
【０１９３】
図１９を参照して、実施の形態４の変形例に従う構成においては、各ライトワード線ＷＷＬの一端側（行選択回路２０に近い側）において、ドライバトランジスタＤＴＮ１，ＤＴＮ２もしくはドライバトランジスタＤＴＰ１，ＤＴＰ２のいずれかが配置され、各ライトワード線ＷＷＬの他端側（行選択回路２０から遠い側）は、接地電圧Ｖｓｓまたは電源電圧Ｖｃｃと接続される。
【０１９４】
たとえば、偶数行のライトワード線（たとえばＷＷＬｊ０，ＷＷＬｊ１）は、その一端側をＮチャネルＭＯＳトランジスタで構成されたドライバトランジスタＤＴＮ１，ＤＴＮ２を介して接地電圧Ｖｓｓと接続され、その他端側をを行選択結果にかかわらず固定的に電源電圧Ｖｃｃと接続される。ドライバトランジスタＤＴＮ１およびＤＴＮ２の電流駆動力は、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗとそれぞれ対応するように設計されている。
【０１９５】
これに対して、奇数行のライトワード線（たとえばＷＷＬｊ２，ＷＷＬｊ３）は、その一端側をＰチャネルＭＯＳトランジスタで構成されたドライバトランジスタＤＴＰ１，ＤＴＰ２を介して電源電圧Ｖｃｃと接続され、その他端側を行選択結果にかかわらず固定的に接地電圧Ｖｓｓと結合される。ドライバトランジスタＤＴＰ１およびＤＴＰ２の電流駆動力は、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗとそれぞれ対応するように設計されている。
【０１９６】
ドライバトランジスタＤＴＮ１およびＤＴＮ２のそれぞれのゲートはノードＮ１およびＮ２と接続され、ドライバトランジスタＤＴＰ１およびＤＴＰ２のそれぞれのゲートはノード／Ｎ１および／Ｎ２とそれぞれ接続される。
【０１９７】
選択回路２６０は、サブデコード信号ＳＤ０〜ＳＤ３およびメインワード線ＭＷＬの電圧レベルに応じて、各メモリセル行におけるノードＮ１，Ｎ２もしくはノード／Ｎ１，／Ｎ２の電圧レベルを制御する。
【０１９８】
図１９には、代表的にライトワード線ＷＷＬｊ０およびＷＷＬｊ３に対応する回路構成が示されている。
【０１９９】
選択回路２６０は、論理ゲート２６１ａ，２６１ｂと、論理回路２６２ａ，２６２ｂとを有する。論理ゲート２６１ａは、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ０とのＡＮＤ論理演算結果をノードＮ１に出力する。論理回路２５２ａは、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ２とのＡＮＤ論理演算結果を出力するＡＮＤゲートと、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ３とのＡＮＤ論理演算結果を出力するＡＮＤゲートと、当該２個のＡＮＤゲートのそれぞれの出力のＯＲ論理演算結果をノードＮ２に出力するＯＲゲートとを有する。
【０２００】
同様に、論理ゲート２６１ｂは、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ３とのＮＡＮＤ論理演算結果をノード／Ｎ１に出力する。論理回路２６２ｂは、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ０とのＡＮＤ論理演算結果を出力するＡＮＤゲートと、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ１とのＡＮＤ論理演算結果を出力するＡＮＤゲートと、当該２個のＡＮＤゲートのそれぞれの出力のＮＯＲ論理演算結果をノード／Ｎ２に出力するＯＲゲートとを有する。
【０２０１】
この結果、ドライバトランジスタＤＴＮ１，ＤＴＮ２が配置されるメモリセル行（たとえば偶数行）において、ノードＮ１は当該行の選択時にＨレベルに設定され、それ以外の場合にはＬレベルに設定される。またノードＮ２は、隣接行の選択時にＨレベルに設定され、それ以外においてＬレベルに設定される。
【０２０２】
これに対して、ドライバトランジスタＤＴＰ１，ＤＴＰ２が配置されるメモリセル行（たとえば奇数行）においては、ノード／Ｎ１は当該行の選択時にＬレベルに設定され、それ以外のときはＨレベルに設定される。ノード／Ｎ２は当該行が隣接行である場合にＬレベルに設定され、それ以外においてＨレベルに設定される。
【０２０３】
このような構成とすることにより、図１７に示した構成と同様に、選択行にデータ書込電流Ｉｗｗを流すとともに、隣接行にこれと反対方向の磁界キャンセル電流ΔＩｗｗを流すことができる。
【０２０４】
さらに、各メモリセル行において、ドライバトランジスタをメモリアレイ１０の片側に配置することができるので、選択回路２６０を両端に配置する必要がなく、行選択系回路の回路面積の縮小を図ることができる。特に、メモリアレイ１０を列方向に沿って複数のメモリブロックに分割する必要性の小さい小規模のメモリアレイ構成においては、このようなライトドライバの構成とすることによって、ドライバトランジスタ群を効率的に配置することが可能となる。
【０２０５】
図２０は、実施の形態４の変形例に従うライトドライブ回路の他の構成例を示す回路図である。
【０２０６】
図２０に示されたライトドライブ回路は、データ書込電流ＩｗｗをドライバトランジスタＤＴＮ１およびＤＴＮ２、あるいはドライバトランジスタＤＴＰ１およびＤＴＰ２の通過電流の和によって供給される点で、図１９に示したライトドライブ回路と異なる。
【０２０７】
すなわち、図１９に示した選択回路２６０に代えて配置される選択回路２６０♯は、選択回路２６０の構成に加えて、ドライバトランジスタＤＴＮ１およびＤＴＮ２が配置されたメモリセル行の各々において、論理ゲート２６１ａおよび論理回路２６２ａのそれぞれの出力のＯＲ演算結果をノードＮ２に出力する論理ゲートをさらに有し、ドライバトランジスタＤＴＰ１およびＤＴＰ２が配置されたメモリセル行の各々において、論理ゲート２６１ｂおよび論理回路２６２ｂのそれぞれの出力のＡＮＤ演算結果をノード／Ｎ２に出力する論理ゲートをさらに有する。図２０においては、これらの論理ゲートのうち、ライトワード線ＷＷＬｊ０およびＷＷＬｊ３に対応する論理ゲート２６３ａ，２６３ｂが代表的に示される。
【０２０８】
したがって、各メモリセル行において、ノードＮ１が当該行が選択された場合にＨレベルに設定される一方で、ノードＮ２は当該行が選択行もしくは隣接行のいずれかに該当する場合にＨレベルに設定される。同様に、ノード／Ｎ１が当該行が選択された場合にＬレベルに設定される一方で、ノード／Ｎ２は当該行が選択行もしくは隣接行のいずれかに該当する場合にＬレベルに設定される。
【０２０９】
この結果、各メモリセル行において、当該行が選択された場合にはドライバトランジスタＤＴＮ１およびＤＴＮ２またはＤＴＰ１およびＤＴＰ２の両方がオンし、当該行が隣接行である場合にはドライバトランジスタＤＴＮ２またはＤＴＰ２のみがオンする。一方、当該行が選択行および隣接行のいずれでもない場合にはドライバトランジスタＤＴＮ１，ＤＴＮ２またはＤＴＰ１，ＤＴＰ２の各々がターンオフする。
【０２１０】
すなわち、ドライバトランジスタＤＴＮ１およびＤＴＮ２の電流駆動力は、図１等に示されたライトドライブ回路ＷＷＤ中のドライバトランジスタ１０１（１０１♯）およびドライバトランジスタ１０２（１０２♯）と同様に設定される。同様に、ドライバトランジスタＤＴＰ１およびＤＴＰ２の電流駆動力についても、上記と同様に設定される。
【０２１１】
この結果、図２０に示した構成においては、図１９に示した構成と比較して、ドライバトランジスタＤＴＮ１およびＤＴＰ１の電流駆動力、すなわちトランジスタサイズを縮小できるので、ライトドライブ回路のさらなる小型化を図ることができる。
【０２１２】
［実施の形態５］
実施の形態５においては、実施の形態２およびその変形例で言及した電流経路長の均一化について、データ書込電流に対応する構成のみを抽出して説明する。
【０２１３】
図２１は、実施の形態５に従うデータ書込電流の供給系統の第１の構成例を説明するブロック図である。
【０２１４】
図２１を参照して、実施の形態５に従う構成においても、各ライトワード線ＷＷＬの両端の一方に対応してライトドライブ回路１３１が１行ごとに交互配置さる。各ライトワード線ＷＷＬの両端の他方は、接地配線ＧＬ，ＧＬ♯を介して接地電圧Ｖｓｓを供給する接地ノード１１４，１１４♯と接続される。このように、行方向に沿って配置されるライトワード線ＷＷＬに対してデータ書込電流Ｉｗｗを供給するために、電流配線１１２，１１２♯および接地配線ＧＬ，ＧＬ♯が、列方向に沿って配置されている。
【０２１５】
偶数行に対応するライトドライブ回路１３１へは、電流源回路１１０および電流配線１１２によってデータ書込電流Ｉｗｗが供給され、ライトワード線を通過したデータ書込電流Ｉｗｗは、接地配線ＧＬによって接地ノード１１４へ導かれる。
【０２１６】
奇数行に対応するライトドライブ回路１３１へは、電流源回路１１０♯および電流配線１１２♯によってデータ書込電流Ｉｗｗが供給され、ライトワード線を通過したデータ書込電流Ｉｗｗは、接地配線ＧＬ♯によって接地ノード１１４♯へ導かれる。
【０２１７】
このときに、データ書込電流Ｉｗｗを発生する電流源回路１１０（１１０♯）と、データ書込電流Ｉｗｗのシンクとして作用する接地ノード１１４（１１４♯）とを、メモリアレイ１０を挟んで互いに反対側の領域に配置することにより、選択されたメモリセル行の位置にかかわらず、データ書込電流Ｉｗｗの電流経路長を一定に維持することができる。
【０２１８】
さらに、電流配線１１２，１１２♯および接地配線ＧＬ，ＧＬ♯の各々について、その単位長当たりの電気抵抗値を同様に設計する。これにより、メモリセル行の選択位置にかかわらず、データ書込電流Ｉｗｗの電流量を均一化することが可能となり、メモリアレイ１０内におけるデータ書込特性を一様にして、データ書込マージンを確保することが可能となる。
【０２１９】
なお、図２１においては、ライトドライブ回路１３１を効率的に配置するために１行ごとに交互配置する構成について示したが、ライトドライブ回路１３１がライトワード線ＷＷＬの片側のみに対応して配置される場合においても、電流源回路１１０と接地ノード１１４とを、反対側の領域に配置することによって、同様の効果を享受することが可能である。
【０２２０】
図２２は、実施の形態５に従うデータ書込電流の供給系統の第２の構成例を説明するブロック図である。
【０２２１】
図２２に示した構成においては、図２１に示した第１の構成例に加えて、電流源回路１１０または１１０♯は、電流配線１１２および１１２♯の両端にそれぞれ対応して配置される。また、接地ノード１１４または１１４♯についても、接地配線ＧＬおよびＧＬ♯の両端にそれぞれ対応して配置される。その他の部分の構成については、図２１と同様であるので詳細な説明は繰り返さない。
【０２２２】
このような構成とすることにより、図２１に示した構成と同様の効果に加えて、データ書込電流Ｉｗｗの実効的な電流経路長を短縮できるので、データ書込時における低消費電力化をさらに図ることが可能である。
【０２２３】
［実施の形態５の変形例］
実施の形態５の変形例においては、実施の形態５に示したデータ書込電流構成を、複数のバンクに分割されたメモリアレイに提供する場合の構成について説明する。
【０２２４】
図２３は、実施の形態５の変形例に従うデータ書込電流の供給系統の第１の構成例を説明するブロック図である。
【０２２５】
図２３を参照して、実施の形態５の変形例においては、メモリアレイ１０は、実施の形態３と同様に、行方向に沿って複数のバンクＢＫに分割されている。各バンクＢＫの構成および動作は、実施の形態３で説明したのと同様であるので、詳細な説明は繰り返さない。
【０２２６】
実施の形態５の変形例に従う構成においても、電流源回路１１０，１１０♯、電流配線１１２，１１２♯、接地配線ＧＬ，ＧＬ♯および接地ノード１１４，１１４♯によって構成される書込電源系統は、列方向に互いに隣接する複数のバンク間で共有されている。なお、図２３における書込電源系統の配置は、図２１に示したのと同様であるので詳細な説明は繰返さない。
【０２２７】
このように、図２３に示した構成においては、共通の書込電源系統を用いて、複数のライトワード線ＷＷＬに対してデータ書込電流を供給することができる。したがって、複数のバンクに対するデータ書込電流の供給を、図２１に示した構成と同様の効果を享受して効率的に実行することができる。
【０２２８】
図２４は、実施の形態５の変形例に従うデータ書込電流の供給系統の第２の構成例を説明するブロック図である。
【０２２９】
図２４を参照して、実施の形態５の変形例の第２の構成例は、図２３に示した第１の構成例と比較して、書込電源系統の配置が異なる。すなわち、書込電源系統は、図２２と同様に配置されて、かつ、列方向に互いに隣接する複数のバンク間で共有されている。その他の部分の構成は、図２３と同様であるので詳細な説明は繰り返さない。
【０２３０】
したがって、図２４に示した構成においては、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、図２２に示した構成と同様の効果を享受して効率的に実行することができる。
【０２３１】
以上説明したように、実施の形態５の変形例に従う構成によれば、同時にデータ書込動作を実行可能な複数のバンク間で、共通の書込電源系によって、メモリアレイ１０内におけるデータ書込特性を一様にして、データ書込マージンを確保することが可能となる。
【０２３２】
なお、実施の形態５およびその変形例においては、ライトワード線ＷＷＬに供給されるデータ書込電流の経路長を一定に保つための構成について説明したが、同様の構成を、ビット線ＢＬに供給されるデータ書込電流経路に適用することも可能である。
【０２３３】
この場合には、列方向に沿って配置されたビット線ＢＬの各々の両端に、図２に示したビット線ドライブ回路ＢＤＶａおよびＢＤＶｂがそれぞれ配置される。これに応じて、図２１から図２４の構成における電流配線１１２，１１２♯および接地配線ＧＬ，ＧＬ♯を、ビット線ドライブ回路ＢＤＶａおよびＢＤＶｂへデータ書込電流を導くために行方向に沿って配置する。さらに、電流源回路１１０，１１０♯および接地ノード１１４，１１４♯を、電流配線１１２，１１２♯および接地配線ＧＬ，ＧＬ♯の端部に対応させて、図２１から図２４と同様に配置することによって、メモリセル列の選択位置にかかわらず、データ書込電流を均一化することが可能となる。
【０２３４】
なお、実施の形態１から５およびそれらの変形例においては、ライトワード線ＷＷＬへの電流供給が、メインワード線ＭＷＬとの階層構成によって制御される場合を示したが、本願発明の適用はこのような構成に限定されるものではない。すなわち、各ライトドライブ回路が、メインワード線およびサブデコード信号ではなく、メモリセル行にそれぞれ対応して設けられた行デコード信号に応じて制御される構成としてもよい。この場合にも、当該行および隣接行におけるライトドライブ回路（ドライバトランジスタ）の制御が、上述の構成例と同様となるようにデコード回路の構成を修正することによって、同様の効果を享受することができる。
【０２３５】
［実施の形態６］
実施の形態６においては、メモリアレイ１０の外部に配置される配線（以下、「周辺配線」とも称する）からの磁気的ノイズによるデータ誤書込を防止するたための構成について説明する。
【０２３６】
図２５は、実施の形態６に従う周辺配線の配置を説明するブロック図である。図２５を参照して、周辺配線２７０は、メモリアレイ１０の周辺領域に配置され、最端のライトワード線ＷＷＬｎと最も近接する配線である。既に説明したように、磁化困難軸方向に沿ったデータ書込磁界を発生するためのライトワード線ＷＷＬｎには、対応するメモリセル行の選択時に、一定方向のデータ書込電流Ｉｗｗが流される。
【０２３７】
これに対して、周辺配線２７０は、内部回路２８０に電源電圧Ｖｃｃを供給するために設けられ、周辺配線２７０には、内部回路２８０の動作電流Ｉｃが流されるものとする。このような周辺配線２７０は、（１）データ書込電流Ｉｗｗの供給タイミングにおいて動作電流Ｉｃが流れない、すなわち、データ書込電流および動作電流の供給期間が重なり合わないか、または、（２）データ書込電流Ｉｗｗと動作電流Ｉｃとの供給タイミングが重なる場合には、動作電流Ｉｃとデータ書込電流Ｉｗｗの方向が互いに反対方向である、という２つの条件の少なくとも一方を満たすように選ばれる。
【０２３８】
上記（１）の条件を示すためには、たとえばデータ読出時に動作するデータ読出系の内部回路２８０に対する電源配線を周辺配線２７０としてメモリアレイ１０の近傍に配置することができる。
【０２３９】
あるいは、図２６に示されるように、上記の内部回路２８０へ接地電圧Ｖｓｓ（ＧＮＤ）を供給する接地配線を、最端のライトワード線ＷＷＬｎと最も近接する周辺配線２７０として配置することも可能である。この場合に、周辺配線２７０には、内部回路２８０の動作タイミングに合わせて、電流Ｉｇが流される。
【０２４０】
このような構成とすれば、データ書込時において、周辺配線２７０からメモリアレイ１０へ磁気的ノイズが印加されることがない。
【０２４１】
また、図２７に示されるように、周辺配線２７０を、図７等に示した電流配線１１２として適用することができる。すなわち、周辺配線２７０（電流配線１１２）を通過する電流Ｉｃは、ライトドライバ帯２１に配置されたライトドライブ回路１３１を介してライトワード線ＷＷＬへ供給されるデータ書込電流Ｉｗｗに等しいことになる。
【０２４２】
したがって、周辺配線２７０として、電流配線１１２をライトワード線ＷＷＬと同一方向に沿って配置して、その一端側および他端側を電源電圧Ｖｃｃおよびライトドライブ回路１３１とそれぞれ接続する構成とすることによって、周辺配線２７０（電流配線１１２）とライトワード線ＷＷＬｎとに流れる電流を、互いに同一強度かつ逆方向に設定することができる。
【０２４３】
この結果、ライトワード線ＷＷＬｎ以外のライトワード線に対応する他の非選択メモリセルにおいては、ライトワード線ＷＷＬｎを流れるデータ書込電流Ｉｗｗおよび電流配線１１２（周辺配線２７０）を流れる動作電流Ｉｃからそれぞれ生じる磁界同士は弱め合うので、周辺配線２７０からの磁気的ノイズによるデータ誤書込の危険性を減少させることができる。
【０２４４】
以上説明したように、周辺配線２７０の条件は、周辺配線２７０の接続先（内部回路２８０）の選択や、当該接続先と周辺配線２７０との位置関係との設計によって実現することができる。
【０２４５】
このような構成とすることにより、最端のライトワード線ＷＷＬｎに隣接する周辺配線２７０を流れる電流による磁気的ノイズによる、メモリアレイ１０でのデータ誤書込の危険性を抑制することができる。
【０２４６】
また、同様の周辺配線の選択は、メモリアレイ１０の上部領域または下部領域に設けられる周辺配線に対しても同様に適用することができる。
【０２４７】
図２８および２９には、メモリアレイ１０の上部領域または下部領域において、ライトワード線ＷＷＬｉ（ｉ：自然数）に最も近接する周辺配線２７２および２７３が示される。図２８に示された周辺配線２７２は、内部回路２８０に対して電源電圧Ｖｃｃを供給しており、図２９に示された周辺配線２７３は、内部回路２８０に対して接地電圧Ｖｓｓを供給している。
【０２４８】
このような構成において、内部回路２８０として、上述したように、データ書込時に動作しない回路や、ライトワード線ＷＷＬｉにデータ書込電流を供給するライトドライブ回路１３１を選択することによって、図２５から図２７に示した周辺配線２７０と同様の効果を得ることができる。
【０２４９】
［実施の形態６の変形例］
実施の形態６の変形例においては、書込データレベルに応じて異なる方向の電流が供給されるビット線ＢＬに近接する周辺配線の配置について説明する。
【０２５０】
図３０は、実施の形態６の変形例における周辺配線の配置例を示す第１のブロック図である。
【０２５１】
図３０を参照して、周辺配線２７５は、メモリアレイ１０の周辺領域に配置され、最端のビット線ＢＬｍと最も近接する配線である。既に説明したように、磁化容易軸方向に沿ったデータ書込磁界を発生するためのビット線ＢＬｍには、対応するメモリセル列の選択時に、書込データのレベルに応じてデータ書込電流＋Ｉｗｂまたは−Ｉｗｂのいずれか一方が流される。
【０２５２】
周辺配線２７５についても、図２５で説明した周辺配線２７０に関する条件（１），（２）のいずれか一方が満足されるように配置される。
【０２５３】
したがって、図３０に示されるように、内部回路２８５を、データ書込時に動作しないデータ読出系の回路とすることによって、メモリアレイ１０に最近接の周辺配線２７５からデータ書込時に磁気的ノイズがメモリアレイ１０に作用するのを回避することができる。
【０２５４】
あるいは、図２に示したビット線ドライブ回路ＢＤＶａ，ＢＤＶｂにそれぞれ動作電流を供給するための電流配線をビット線ＢＬに近接した周辺配線として適用することができる。
【０２５５】
図３１を参照して、図２で説明したように、各ビット線の両端には、ビット線ドライブ回路ＢＤＶａおよびＢＤＶｂがそれぞれ配置される。メモリアレイ１０の周辺領域においては、最端のビット線ＢＬｍに最近接の周辺配線として、電流配線２７７ａおよび２７７ｂが配置される。電流配線２７７ａおよび２７７ｂは、ビット線ＢＬと同一方向に沿って配置される。電流配線２７７ａは、その一端を電源電圧Ｖｃｃと接続され、その他端をビット線ドライブ回路ＢＤＶａの各々と接続されている。同様に、電流配線２７７ｂは、その一端を電源電圧Ｖｃｃと接続され、その他端をビット線ドライブ回路ＢＤＶｂの各々と接続されている。
【０２５６】
このような配置とすることによって、データ書込電流＋Ｉｗｂ，−Ｉｗｂは、電流配線２７７ａ，２７７ｂおよび選択列のビット線を、ビット線ドライブ回路ＢＤＶａ，ＢＤＶｂによって折返すように流される。この結果、たとえば、最端のビット線ＢＬｍにデータ書込電流＋Ｉｗｂが流される場合には、電流配線２７７ａに、これと反対方向の動作電流Ｉｃが流され、最端のビット線ＢＬｍにデータ書込電流−Ｉｗｂが流される場合には、電流配線２７７ｂに、これと反対方向の動作電流Ｉｃ′が流されることになる。
【０２５７】
これにより、メモリアレイ１０の周辺領域において、最端のビット線ＢＬｍおよび最近接の周辺配線をそれぞれ通過する電流の方向を互いに反対方向に設定することができる。この結果、上述した条件（２）が満たされるので、データ書込時において、周辺配線からメモリアレイ１０へ作用する磁気的ノイズの悪影響を抑制することが可能となる。
【０２５８】
また、ビット線ＢＬと同一方向に設けられる周辺配線について、メモリアレイ１０の上部領域または下部領域に設けられる周辺配線に対しても図３０および図３１と同様の配置ルールを適用することができる。
【０２５９】
図３２および３３には、メモリアレイ１０の上部領域または下部領域において、ビット線ＢＬｊ（ｊ：自然数）に最も近接する周辺配線２７５および２７８がそれぞれ示される。図３２に示された周辺配線２７５は、内部回路２８５に対して電源電圧Ｖｃｃを供給しており、図３３に示された周辺配線２７８は、内部回路２８５に対して接地電圧Ｖｓｓを供給している。
【０２６０】
このような構成において、内部回路２８５として、上述したように、データ書込時に動作しない回路や、ビット線ドライブ回路ＢＤＶａ，ＢＤＶｂを配置することによって、図３０および図３１に示した周辺配線と同様の効果を得ることができる。
【０２６１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２６２】
【発明の効果】
請求項１および２に記載の薄膜磁性体記憶装置は、隣接行の書込選択線に、選択行の書込選択線を流れるデータ書込電流によって生じる漏れ磁界を打消すための磁界キャンセル電流を供給することによって、非選択メモリセルへのデータ誤書込を防止できる。さらに、このように２種類の電流供給を制御する書込駆動回路において、データ書込電流の供給時に用いる電流駆動部（ドライバトランジスタ）の一部を用いて、磁界キャンセル電流を供給する構成としているので、書込選択配線ごとに配置が必要な書込駆動回路の面積を削減することができる。
【０２６３】
請求項３に記載の薄膜磁性体記憶装置は、請求項１に記載の薄膜磁性体記憶装置を奏する効果に加えて、書込駆動回路への供給電圧の種類を削減できる。また、書込駆動回路の配置レイアウトを緩和して、チップ面積の削減を図ることができる。
【０２６４】
請求項４に記載の薄膜磁性体記憶装置は、隣接行の書込選択線に、選択行の書込選択線を流れるデータ書込電流によって生じる漏れ磁界を打消すための磁界キャンセル電流を供給することによって、非選択メモリセルへのデータ誤書込を防止できる。さらに、メモリアレイの最端のメモリセル行に対しても、他のメモリセル行と同様に磁界キャンセル電流による磁界を作用させることができるので、データ書込特性およびデータ誤書込耐性をメモリアレイ内で均一化することができる。
【０２６５】
請求項５に記載の薄膜磁性体記憶装置は、隣接行の書込選択線に、選択行の書込選択線を流れるデータ書込電流によって生じる漏れ磁界を打消すための磁界キャンセル電流を供給することによって、非選択メモリセルへのデータ誤書込を防止できる。さらに、データ書込電流および磁界キャンセル電流による、書込選択線以外の電流経路からの磁界は、メモリアレイにおいて互いに打ち消し合う方向に作用するので、メモリアレイへの磁気ディスターブをさらに低減して、データ書込の安定化を図ることが可能である。
【０２６６】
請求項６に記載の薄膜磁性体記憶装置は、メモリセル行の選択結果にかかわらず、データ書込電流および磁界キャンセル電流のそれぞれの電流量を均一に維持できる。したがって、請求項５に従う薄膜磁性体記憶装置が奏する効果に加えて、メモリアレイ内におけるデータ書込特性の均一性をさらに高めることができる。
【０２６７】
請求項７に記載の薄膜磁性体記憶装置は、メモリセル行の選択結果にかかわらず、データ書込電流および磁界キャンセル電流のそれぞれの電流量を均一に維持するとともに、データ書込電流および磁界キャンセル電流の電流経路長を実効的に短くすることができる。この結果、請求項５に従う薄膜磁性体記憶装置が奏する効果に加えて、メモリアレイ内におけるデータ書込特性の均一性向上と、低消費電力化とをさらに図ることが可能となる。
【０２６８】
請求項８に記載の薄膜磁性体記憶装置は、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、請求項５から７に従う薄膜磁性体記憶装置と同様の効果を享受した上で効率的に実行することができる。
【０２６９】
請求項９に記載の薄膜磁性体記憶装置は、メモリセル行の選択結果にかかわらず、書込電流配線を流れるデータ書込電流の電流量を均一に維持することができる。この結果、メモリアレイ内におけるデータ書込特性の均一性を向上させて、データ書込動作の安定化を図ることが可能となる。
【０２７０】
請求項１０に記載の薄膜磁性体記憶装置は、データ書込電流の電流経路長を実効的に短くすることができる。したがって、請求項９に従う薄膜磁性体記憶装置が奏する効果に加えて、低消費電力化をさらに図ることができる。
【０２７１】
請求項１１に記載の薄膜磁性体記憶装置は、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、請求項９または１０に従う薄膜磁性体記憶装置と同様の効果を享受した上で効率的に実行することができる。
【０２７２】
請求項１２および１３に記載の薄膜磁性体記憶装置は、隣接行の書込選択線に、選択行の書込選択線を流れるデータ書込電流によって生じる漏れ磁界を打消すための磁界キャンセル電流を供給することによって、非選択メモリセルへのデータ誤書込を防止できる。さらに、書込駆動回路において、単位サイズ当たりの電流駆動力が相対的に大きいＮ型の電界効果型トランジスタを用いてデータ書込電流および磁界キャンセル電流を供給する構成としているので、書込選択配線ごとに配置が必要な書込駆動回路の面積を削減することができる。
【０２７３】
請求項１４に記載の薄膜磁性体記憶装置は、２種類の電流供給を制御する書込駆動回路において、データ書込電流の供給時に用いる電流駆動部（ドライバトランジスタ）の一部を用いて、磁界キャンセル電流を供給する構成としているので、請求項１２に記載の薄膜磁性体記憶装置が奏する効果に加えて、書込駆動回路の面積を削減することができる。
【０２７４】
請求項１５および１６に記載の薄膜磁性体記憶装置は、隣接行の書込選択線に、選択行の書込選択線を流れるデータ書込電流によって生じる漏れ磁界を打消すための磁界キャンセル電流を供給することによって、非選択メモリセルへのデータ誤書込を防止できる。さらに、書込駆動回路において、ドライバトランジスタとして動作するＰ型およびＮ型電界効果型トランジスタを、メモリアレイの片側に配置することができる。したがって、行選択を実行する回路の回路面積の縮小を図ることができ、特に、メモリアレイを分割する必要性の小さい小規模の構成において、書込駆動回路を効率的に配置できる。
【０２７５】
請求項１７に記載の薄膜磁性体記憶装置は、２種類の電流供給を制御する書込駆動回路において、データ書込電流の供給時に用いる電界効果型トランジスタ（ドライバトランジスタ）の一部を用いて、磁界キャンセル電流を供給する構成としているので、請求項１５に記載の薄膜磁性体記憶装置が奏する効果に加えて、書込駆動回路の面積を削減することができる。
【０２７６】
請求項１８から２４に記載の薄膜磁性体記憶装置は、データ書込時において、メモリアレイ外部に配置された配線からの磁気ノイズを抑制できるので、メモリアレイでのデータ誤書込の危険性を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】実施の形態１に従うデータ書込電流の供給を説明する回路図である。
【図３】実施の形態１の変形例に従うデータ書込電流の供給を説明する回路図である。
【図４】実施の形態２に従うデータ書込電流および磁界キャンセル電流の供給系統の第１の構成例を説明するブロック図である。
【図５】実施の形態２に従うデータ書込電流および磁界キャンセル電流の供給系統の第２の構成例を説明するブロック図である。
【図６】実施の形態２に従うデータ書込電流および磁界キャンセル電流の供給系統の第３の構成例を説明するブロック図である。
【図７】実施の形態２の変形例に従うデータ書込電流および磁界キャンセル電流の供給系統の第１の構成例を説明するブロック図である。
【図８】図７に示されたライトドライブ回路の構成を示す回路図である。
【図９】実施の形態２の変形例に従うデータ書込電流および磁界キャンセル電流の供給系統の第２の構成例を説明するブロック図である。
【図１０】実施の形態２の変形例に従うデータ書込電流および磁界キャンセル電流の供給系統の第３の構成例を説明するブロック図である。
【図１１】実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第１の構成例を説明するブロック図である。
【図１２】実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第２の構成例を説明するブロック図である。
【図１３】実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第３の構成例を説明するブロック図である。
【図１４】実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第４の構成例を説明するブロック図である。
【図１５】実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第５の構成例を説明するブロック図である。
【図１６】実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第６の構成例を説明するブロック図である。
【図１７】実施の形態４に従うライトドライブ回路の構成例を示す回路図である。
【図１８】実施の形態４に従うライトドライブ回路の他の構成例を示す回路図である。
【図１９】実施の形態４の変形例に従うライトドライブ回路の構成例を示す回路図である。
【図２０】実施の形態４の変形例に従うライトドライブ回路の他の構成例を示す回路図である。
【図２１】実施の形態５に従うデータ書込電流の供給系統の第１の構成例を説明するブロック図である。
【図２２】実施の形態５に従うデータ書込電流の供給系統の第２の構成例を説明するブロック図である。
【図２３】実施の形態５の変形例に従うデータ書込電流の供給系統の第１の構成例を説明するブロック図である。
【図２４】実施の形態５の変形例に従うデータ書込電流の供給系統の第２の構成例を説明するブロック図である。
【図２５】実施の形態６に従う周辺配線の配置を説明する第１のブロック図である。
【図２６】実施の形態６に従う周辺配線の配置を説明する第２のブロック図である。
【図２７】実施の形態６に従う周辺配線の配置を説明する第３のブロック図である。
【図２８】実施の形態６に従う周辺配線の配置を説明する第４のブロック図である。
【図２９】実施の形態６に従う周辺配線の配置を説明する第５のブロック図である。
【図３０】実施の形態６の変形例に従う周辺配線の配置を説明する第１のブロック図である。
【図３１】実施の形態６の変形例に従う周辺配線の配置を説明する第２のブロック図である。
【図３２】実施の形態６の変形例に従う周辺配線の配置を説明する第３のブロック図である。
【図３３】実施の形態６の変形例に従う周辺配線の配置を説明する第４のブロック図である。
【図３４】ＭＴＪメモリセルの構成を示す概略図である。
【図３５】ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図３６】ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図３７】ＭＴＪメモリセルに対するデータ書込時におけるトンネル磁気抵抗素子の磁化状態を説明するための概念図である。
【符号の説明】
１ ＭＲＡＭデバイス、１０ メモリアレイ、２０ 行選択回路、３０ 列選択回路、５０，６０ 読出／書込制御回路、５１，６１ ビット線ドライブ部、１０１，１０２，１０１♯，１０２♯，１０２ｄ，１０３ｄ，ＤＴｎ１，ＤＴＮ２，ＤＴＰ１，ＤＴＰ２ ドライバトランジスタ、１１０，１１０♯，１１１，１１１♯ 電流源回路、１１２，１１２♯，１１３，１１３♯ 電流配線、１１４，１１４♯ 接地ノード、１３１，１３２，ＷＷＤ ライトドライブ回路、２７０，２７２，２７３，２７５，２７８ 周辺配線、２８０，２８５ 内部回路、ＡＤＤ アドレス信号、ＡＴＲ アクセストランジスタ、ＢＤＶａ，ＢＤＶｂビット線ドライブ回路、ＢＫ バンク、ＢＬ ビット線、ＤＲＷＬ ダミーリードワード線、ＤＷＷＬ ダミーライトワード線、ＧＬ，ＧＬ♯ 接地配線、Ｉｗｗ データ書込電流、ＭＢ メモリブロック、ＭＣ ＭＴＪメモリセル、ＭＷＬ メインワード線、ＲＷＬ リードワード線、ＳＤ１〜ＳＤ３ サブデコード信号（信号線）、ＴＭＲ トンネル磁気抵抗素子、Ｖｃｃ 電源電圧、Ｖｓｓ 接地電圧、ＷＷＤ ライトドライブ回路、ＷＷＤｄ ダミーライトドライブ回路ＷＷＬ ライトワード線、ΔＩｗｗ 磁界キャンセル電流。
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を有する磁性体メモリセルを備えた薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“Ａ １０ｎｓ Ｒｅａｄ ａｎｄ Ｗｒｉｔｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ ａ ＭａｇｎｅｔｉｃＴｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ａｎｄ ＦＥＴ Ｓｗｉｔｃｈ ｉｎ ｅａｃｈ Ｃｅｌｌ”， ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ， ＴＡ７．２， Ｆｅｂ． ２０００．、“Ｎｏｎｖｏｌａｔｉｌｅ ＲＡＭ ｂａｓｅｄ ｏｎ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ Ｅｌｅｍｅｎｔｓ”， ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ＴＡ７．３， Ｆｅｂ． ２０００．、および“Ａ ２５６ｋｂ ３．０Ｖ １Ｔ１ＭＴＪ Ｎｏｎｖｏｌａｔｉｌｅ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ”， ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ＴＡ７．６， Ｆｅｂ． ２００１．等の技術文献に開示されている。
【０００４】
図３４は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」と称する）の構成を示す概略図である。
【０００５】
図３４を参照して、ＭＴＪメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するデータ読出電流Ｉｓの経路を形成するためのアクセス素子ＡＴＲとを備える。アクセス素子ＡＴＲは、代表的には電界効果型トランジスタで形成されるので、以下においては、アクセス素子ＡＴＲをアクセストランジスタＡＴＲとも称する。アクセストランジスタＡＴＲは、トンネル磁気抵抗素子ＴＭＲと固定電圧Ｖｓｓ（たとえば接地電圧ＧＮＤ）との間に結合される。
【０００６】
ＭＴＪメモリセルに対して、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を実行するためのリードワード線ＲＷＬと、データ読出およびデータ書込において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図３５は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。図３５を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００８】
データ読出時においては、リードワード線ＲＷＬの活性化に応じてアクセストランジスタＡＴＲがターンオンする。これにより、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜固定電圧Ｖｓｓ（接地電圧ＧＮＤ）の電流経路に、データ読出電流Ｉｓを流すことができる。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬの磁化方向と、自由磁化層ＶＬの磁化方向とが同一（平行）である場合には、両者の磁化方向が反対（反平行）方向である場合に比べてトンネル磁気抵抗素子ＴＭＲは小さくなる。
【００１０】
したがって、自由磁化層ＶＬを記憶データに応じた方向に磁化すれば、データ読出電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、記憶データレベルに応じて異なる。したがって、たとえばビット線ＢＬを一定電圧にプリチャージした後に、トンネル磁気抵抗素子ＴＭＲにデータ読出電流Ｉｓを流せば、ビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１１】
図３６は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１２】
図３６を参照して、データ書込時においては、リードワード線ＲＷＬが非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁化層ＶＬの磁化方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流によって決定される。
【００１３】
図３７は、ＭＴＪメモリセルに対するデータ書込時におけるトンネル磁気抵抗素子の磁化状態を説明するための概念図である。
【００１４】
図３７を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：ＨａｒｄＡｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトワード線ＷＷＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１５】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行（同一）あるいは反平行（反対）方向に磁化される。以下、本明細書においては、自由磁化層ＶＬの２種類の磁化方向にそれぞれ対応するトンネル磁気抵抗素子ＴＭＲの電気抵抗をＲ１およびＲ０（ただし、Ｒ１＞Ｒ０）でそれぞれ示すこととする。ＭＴＪメモリセルは、このような自由磁化層ＶＬの２種類の磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１６】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１７】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値が下げることができる。
【００１８】
図３７の例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはライトワード線ＷＷＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００１９】
また、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００２０】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬの２通りの磁化方向と、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２１】
【発明が解決しようとする課題】
このように、データ書込対象となるＭＴＪメモリセル（以下、「選択メモリセル」とも称する）に対しては、対応するライトワード線ＷＷＬおよびビット線ＢＬの両方からの磁界を印加する必要がある。しかし、これらのライトワード線Ｗおよびビット線からデータ書込対象以外の他のＭＴＪメモリセル（以下、「非選択メモリセル」とも称する）へ作用する漏れ磁界は、非選択メモリセルに対する磁気的なノイズとなる。このようなノイズが大きいと、非選択メモリセルにおいて誤ったデータ書込が実行されるおそれがある。
【００２２】
特に、選択メモリセルと同一行または同一列に属する非選択メモリセルに対しては、磁化容易化軸方向および磁化困難軸方向のいずれか一方については、所定強度の磁界が印加されている。このため、選択行の隣接行、もしくは選択列の隣接列に対応する非選択メモリセルの各々に作用する磁界が、選択行のライトワード線および選択列のビット線からの漏れ磁界の影響を受けて、図３７に示したアステロイド特性線の外側領域に達することがないように配慮する必要がある。
【００２３】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、磁気的ノイズによる非選択メモリセルへのデータ誤書込を防止した動作信頼性の高い薄膜磁性体記憶装置を提供することである。
【００２４】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、メモリセル行にそれぞれ対応して設けられる複数の書込選択線と、メモリセル列にそれぞれ対応して設けられ、選択列において書込データに応じた方向の電流が流される複数のデータ線と、複数の書込選択線にそれぞれ対応して設けられ、行選択結果に応じて複数の書込選択線への選択的な電流供給を制御するための複数の書込駆動回路とを備える。各書込駆動回路は、複数の電流駆動部を含み、選択行に対応する書込駆動回路は、複数の電流駆動部の少なくとも一部である第１の数の電流駆動部を用いて、対応する書込選択線へデータ書込電流を供給し、選択行の隣接行に対応する書込駆動回路は、第１の数の電流駆動部の一部を用いて、対応する書込選択線に対してデータ書込電流よりも小さい磁界キャンセル電流を、選択行に対応する書込選択線でのデータ書込電流と反対方向に供給し、各書込選択線において、対応するメモリセル行の選択時におけるデータ書込電流と隣接行の選択時における磁界キャンセル電流とは、同一方向に供給される。
【００２５】
好ましくは、選択行に対応する書込駆動回路は、複数の電流駆動部の全てを用いてデータ書込電流を供給する。
【００２６】
また好ましくは、複数の書込駆動回路は、複数の書込選択線の両端の一方に対応して１行おきに交互配置される。
【００２７】
この発明の他の構成に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、メモリセル行にそれぞれ対応して設けられる複数の書込選択線と、メモリセル列にそれぞれ対応して設けられ、選択列において書込データに応じた方向の電流が流される複数のデータ線と、複数の書込選択線にそれぞれ対応して設けられ、行選択結果に応じて複数の書込選択線への選択的な電流供給を制御するための複数の書込駆動回路と、メモリアレイの最端部に位置する書込選択線に隣接して、複数の書込選択線と同一方向に沿って配置されたダミー書込選択線と、行選択結果に応じてダミー書込選択線への電流供給を制御するためのダミー書込駆動回路とを備える。選択行に対応する書込駆動回路は、対応する書込選択線へデータ書込電流を供給し、選択行の隣接行に対応する書込駆動回路は、対応する書込選択線に対してデータ書込電流よりも小さい磁界キャンセル電流を、選択行に対応する書込選択線でのデータ書込電流と反対方向に供給し、各書込選択線において、対応するメモリセル行の選択時におけるデータ書込電流と隣接行の選択時における磁界キャンセル電流とは、同一方向に供給され、ダミー書込駆動回路は、最端部に位置する書込選択線が選択行に対応する場合に、ダミー書込選択線へ磁界キャンセル電流を供給する。
【００２８】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、メモリセル行にそれぞれ対応して設けられる複数の書込選択線と、メモリセル列にそれぞれ対応して設けられ、選択列において書込データに応じた方向の電流が流される複数のデータ線と、複数の書込選択線にそれぞれ対応して設けられ、行選択結果に応じて複数の書込選択線への選択的な電流供給を制御するための複数の書込駆動回路とを備える。選択行に対応する書込駆動回路は、対応する書込選択線へデータ書込電流を供給し、選択行の隣接行に対応する書込駆動回路は、対応する書込選択線に対してデータ書込電流よりも小さい磁界キャンセル電流を、選択行に対応する書込選択線でのデータ書込電流と反対方向に供給し、各書込選択線において、対応するメモリセル行の選択時におけるデータ書込電流と隣接行の選択時における磁界キャンセル電流とは、同一方向に供給される。薄膜磁性体記憶装置は、メモリセル列に沿った方向に配置され、主電流供給回路から供給されたデータ書込電流を複数の書込駆動回路へ伝達するための主電流配線と、メモリセル列に沿った方向に配置され、副電流供給回路から供給されたキャンセル電流を複数の書込駆動回路へ伝達するための副電流配線と、メモリセル列に沿った方向に、複数の書込選択線の両端にそれぞれ対応して配置され、各々が、複数の書込選択配線を通過したデータ書込電流およびキャンセル電流の一方ずつを第１および第２の接地ノードへそれぞれ導くための第１および第２の接地配線とをさらに備える。主電源配線、副電源配線ならびに第１および第２の接地配線において、データ書込電流および磁界キャンセル電流によってそれぞれ発生する磁界が互いに打ち消し合う方向に作用するように、主電流供給回路、副電流供給回路ならびに第１および第２の接地ノードは配置される。
【００２９】
好ましくは、主電源配線、副電源配線ならびに第１および第２の接地配線の各々は、単位長当たりの配線抵抗が同様に設計され、主電源配線、選択行の書込選択線ならびに第１の接地配線上におけるデータ書込電流の経路長と、副電源配線、隣接行の書込選択線ならびに第２の接地配線上におけるキャンセル電流の経路長とのそれぞれが選択行の位置にかかわらずほぼ一定となるように、主電流供給回路、副電流供給回路ならびに第１および第２の接地ノードは配置される。
【００３０】
また好ましくは、主電源配線、副電源配線ならびに第１および第２の接地配線は、それぞれの両端部の各々を、主電流供給回路、副電流供給回路、第１の接地ノードおよび第２の接地ノードとそれぞれ接続される。
【００３１】
あるいは好ましくは、メモリセルアレイは、それぞれが異なる書込選択線を有するように分割された複数のバンクを含み、複数のバンクの少なくとも２つは、並列にデータ書込を実行可能であり、主電源配線、副電源配線ならびに第１および第２の接地配線は、複数のバンクによって共有される。
【００３２】
この発明のさらに別の構成に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、複数のメモリセルの一部へ選択的にデータ書込磁界を印加するために、データ書込電流の供給を選択的に受ける複数の書込電流配線と、複数の書込電流配線にそれぞれ対応して設けられ、各々が、アドレス選択結果に応じて、対応する書込選択線へデータ書込電流を供給するための複数の書込駆動回路と、複数の書込電流配線と交差する方向に配置され、電流供給回路から供給されたデータ書込電流を複数の書込駆動回路へ伝達するための電流配線と、複数の書込電流配線と交差する方向に配置され、複数の書込選択配線を通過したデータ書込電流を接地ノードへ導くための接地配線とを備える。電源配線および接地配線の各々は、単位長当たりの配線抵抗が同様に設計され、電源配線、選択行の書込選択線および接地配線上におけるデータ書込電流の経路長がアドレス選択結果にかかわらずほぼ一定となるように、電源配線、接地配線、電流供給回路および接地ノードは配置される。
【００３３】
好ましくは、電源配線および接地配線は、それぞれの両端部の各々を、電流供給回路および接地ノードとそれぞれ接続される。
【００３４】
また好ましくは、メモリセルアレイは、それぞれが異なる書込選択線を有するように分割された複数のバンクを含み、複数のバンクの少なくとも２つは、並列にデータ書込を実行可能であり、第電源配線および接地配線は、複数のバンクによって共有される。
【００３５】
この発明のさらに別の１つの構成に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、メモリセル行にそれぞれ対応して設けられ、選択行においてデータ書込電流が流される複数の書込選択線と、メモリセル列にそれぞれ対応して設けられ、選択列において書込データに応じた方向の電流が流される複数のデータ線と、複数の書込選択線にそれぞれ対応して設けられ、各書込選択線の両端の一方に対応して１行おきに交互配置される複数の書込駆動回路とを備える。各書込駆動回路は、対応する書込選択線の両端の一方と第１の電圧との間に接続されて、行選択結果に応じてオンまたはオンする複数のＮ型電界効果型トランジスタを含み、複数の書込選択線の両端の他方は、第１の電圧と異なる第２の電圧と接続され、選択行に対応する書込駆動回路において、複数のＮ型電界効果型トランジスタのうちの、電流駆動力の和がデータ書込電流に相当する少なくとも一部がターンオンし、選択行の隣接行に対応する書込駆動回路において、複数のＮ型電界効果型トランジスタのうちの、電流駆動力の和がデータ書込電流よりも小さい一部がターンオンする。
【００３６】
好ましくは、複数のＮ型電界効果型トランジスタは、対応するメモリセル行が選択行であるときにターンする第１のＮ型トランジスタと、対応するメモリセル行が隣接行であるときにターンする第２のＮ型トランジスタとを有し、第１のＮ型トランジスタの電流駆動力は、データ書込電流に相当する。
【００３７】
また好ましくは、複数のＮ型電界効果型トランジスタは、対応するメモリセル行が選択行であるときにターンする第１のＮ型トランジスタと、対応するメモリセル行が選択行または隣接行であるときにターンする第２のＮ型トランジスタとを有し、第１および第２のＮ型トランジスタの電流駆動力の和は、データ書込電流に相当する。
【００３８】
この発明のさらに別の１つの構成に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、メモリセル行にそれぞれ対応して設けられ、選択行においてデータ書込電流が流される複数の書込選択線と、メモリセル列にそれぞれ対応して設けられ、選択列において書込データに応じた方向の電流が流される複数のデータ線と、複数の書込選択線の一端側にそれぞれ対応して設けられる複数の書込駆動回路とを備える。複数の書込選択線の他端側は、第１および第２の電圧と１行おきに交互に接続され、対応する書込選択線が第１の電圧と接続された書込駆動回路の各々は、対応する書込選択線の一端側と第２の電圧との間に接続されて、行選択結果に応じてオンまたはオンする、複数のＰ型電界効果型トランジスタを含み、対応する書込選択線が第２の電圧と接続された書込駆動回路の各々は、対応する書込選択線の一端側と第１の電圧との間に接続されて、行選択結果に応じてオンまたはオンする、複数のＮ型電界効果型トランジスタを含み、選択行に対応する書込駆動回路において、複数のＮ型電界効果型トランジスタまたは複数のＰ型電界効果型トランジスタのうちの、電流駆動力の和がデータ書込電流に相当する少なくとも一部がターンオンし、選択行の隣接行に対応する書込駆動回路において、複数のＮ型電界効果型トランジスタまたは複数のＰ型電界効果型トランジスタのうち、電流駆動力の和がデータ書込電流よりも小さい一部がターンオンする。
【００３９】
好ましくは、複数のＮ型電界効果型トランジスタは、対応するメモリセル行が選択行であるときにターンする第１のＮ型トランジスタと、対応するメモリセル行が隣接行であるときにターンする第２のＮ型トランジスタとを有し、複数のＰ型電界効果型トランジスタは、対応するメモリセル行が選択行であるときにターンする第１のＰ型トランジスタと、対応するメモリセル行が隣接行であるときにターンする第２のＰ型トランジスタとを有し、第１のＮ型トランジスタおよび第１のＰ型トランジスタの各々の電流駆動力は、データ書込電流に相当する。
【００４０】
また好ましくは、複数のＮ型電界効果型トランジスタは、対応するメモリセル行が選択行であるときにターンする第１のトランジスタと、対応するメモリセル行が選択行または隣接行であるときにターンする第２のトランジスタとを有し、複数のＰ型電界効果型トランジスタは、対応するメモリセル行が選択行であるときにターンする第１のＰ型トランジスタと、対応するメモリセル行が選択行または隣接行であるときにターンする第２のＰ型トランジスタとを有し、第１および第２のＮ型トランジスタの電流駆動力の和と、第１および第２のＰ型トランジスタの電流駆動力の和との各々は、データ書込電流に相当する。
【００４１】
この発明のさらに別の１つの構成に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、複数のメモリセルの一部へ選択的にデータ書込磁界を印加するために、データ書込電流の供給を選択的に受ける複数の書込電流配線と、メモリアレイ外部において、複数の書込電流配線と同一方向に沿って配置される周辺配線とを備える。周辺配線を流れる電流と、複数の書込電流配線のうちの周辺配線に最も近接した書込電流配線を流れる電流とは、互いに反対方向である。
【００４２】
好ましくは、薄膜磁性体記憶装置は、複数の書込電流配線にそれぞれ対応して設けられる複数の書込電流駆動回路をさらに備え、周辺配線は、複数の書込電流駆動回路のうちの最も近接した書込電流配線に対応する１つと接続されて、データ書込電流を通過させる。
【００４３】
この発明のさらに別の１つの構成に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、複数のメモリセルの一部へ選択的にデータ書込磁界を印加するために、データ書込電流の供給を選択的に受ける複数の書込電流配線と、メモリアレイ外部において、複数の書込電流配線と同一方向に沿って配置される周辺配線とを備える。周辺配線の接続先は、データ書込電流が流れる期間と周辺配線を電流が流れる期間とが互いに重複しないように設計される。
【００４４】
好ましくは、複数の書込電流配線は、所定方向のデータ書込電流を受けて、複数のメモリセルの一部に対して磁化困難軸に沿った磁界を作用させる。
【００４５】
また好ましくは、複数の書込電流配線は、書込データに応じた方向のデータ書込電流を受けて、複数のメモリセルの一部に対して磁化容易軸に沿った磁界を作用させる。
【００４６】
あるいは好ましくは、周辺配線は、メモリアレイの周辺領域に配置される。
また好ましくは、周辺配線は、メモリアレイの上部領域および下部領域のいずれかに配置される。
【００４７】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当する部分を示すものとする。
【００４８】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４９】
図１を参照して、本発明の実施の形態に従うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答して、ランダムアクセスを実行し書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。ＭＲＡＭデバイス１におけるデータ読出およびデータ書込動作は、たとえば外部からのクロック信号ＣＬＫに同期したタイミングで実行される。あるいは、外部からクロック信号ＣＬＫを受けることなく、内部で動作タイミングを定めてもよい。
【００５０】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配列された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）それぞれ対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬがそれぞれ配置される。また、ＭＴＪメモリセル列（以下、単に「メモリセル列」とも称する）にそれぞれ対応して、ビット線ＢＬが配置される。
【００５１】
ＭＲＡＭデバイス１は、さらに、行選択回路２０と、列選択回路３０と、読出／書込制御回路５０，６０とを備える。
【００５２】
行選択回路２０は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じて、メモリアレイ１０における行選択を実行する。列選択回路３０は、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する。ロウアドレスＲＡおよびコラムアドレスＣＡによって、データ書込時およびデータ読出時における選択メモリセルが示される。
【００５３】
読出／書込制御回路５０，６０は、データ読出およびデータ書込時において、選択メモリセルに対応するメモリセル列（以下、「選択列」とも称する）のビット線ＢＬに対して、データ書込電流およびデータ読出電流を流すために、メモリアレイ１０に隣接する領域に配置される回路群を総称したものである。
【００５４】
図２は、実施の形態１に従うデータ書込電流の供給を説明する回路図である。図２においては、メモリアレイ１０に対して設けられた周辺回路部のうち、データ書込動作を実行するための回路構成が代表的に示される。
【００５５】
図２を参照して、メモリアレイ１０には、ＭＴＪメモリセルＭＣが行列状に配置される。各ＭＴＪメモリセルＭＣは、図３４〜図３７に示したのと同様の構成およびデータ記憶原理を有し、記憶データに応じた方向に磁化される磁性体によって構成されたトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含む。トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲは、対応するビット線ＢＬと固定電圧Ｖｓｓとの間に直列に接続される。アクセストランジスタＡＴＲには、半導体基板上に形成された電界効果型トランジスタであるＭＯＳトランジスタが代表的に適用される。なお、以下においては、固定電圧Ｖｓｓを接地電圧Ｖｓｓとも称する。
【００５６】
特に、以下においては、階層的なデコードによって行選択が実行される構成を説明する。メモリアレイ１０に配置された複数のＭＴＪメモリセルＭＣは、列方向に沿って複数のメモリブロックＭＢに分割される。図２には先頭のメモリブロックＭＢ１が代表的に示される。
【００５７】
各メモリブロックＭＢにおいて、メモリセル行にそれぞれ対応して、ライトワード線ＷＷＬおよびリードワード線ＲＷＬが設けられ、メモリセル列にそれぞれ対応して、ビット線ＢＬが配置される。
【００５８】
データ書込時には、選択されたメモリセル行（以下、「選択行」とも称する）のライトワード線ＷＷＬに対して、トンネル磁気抵抗素子ＴＭＲの磁化困難軸に沿った方向の磁界を発生するためのデータ書込電流が供給され、選択列のビット線ＢＬに対して、トンネル磁気抵抗素子ＴＭＲの磁化容易軸に沿った方向の磁界を発生させるためのデータ書込電流が流される。すなわち、選択列のビット線ＢＬを流れるデータ書込電流の方向は、書込データＤＩＮのレベルに応じて制御することが必要である。
【００５９】
さらに、Ｋ個（Ｋ：自然数）のメモリセル行ごとに、複数のメモリブロックＭＢに対して共通に設けられるメインワード線ＭＷＬが配置される。図２においては、Ｋ＝４の場合を示している。すなわち、各メモリブロックＭＢにおいて、一方のメインワード線ＭＷＬに対して、４本のライトワード線ＷＷＬが対応づけられる。図２には、先頭のメモリブロックＭＢ１において、第ｊ番目（ｊ：自然数）のメインワード線ＭＷＬｊに対応する構成が代表的に示される。すなわち、メモリブロックＭＢ１において、メインワード線ＭＷＬｊに対応して、ライトワード線ＷＷＬｊ０，ＷＷＬｊ１，ＷＷＬｊ２，ＷＷＬｊ３の４本のライトワード線ＷＷＬが配置される。リードワード線ＲＷＬも、ライトワード線ＷＷＬと同様に配置される。すなわち、メモリブロックＭＢ１において、メインワード線ＭＷＬｊに対応して、４本のリードワード線ＲＷＬｊ０〜ＲＷＬｊ３が配置されている。
【００６０】
さらに、各メモリブロックＭＢの両端において、サブデコード信号ＳＤ０〜ＳＤ３が伝達される。サブデコード信号ＳＤ０〜ＳＤ３は、各メモリブロックＭＢごとに独立に設定されて、選択メモリセルを含むメモリブロック（以下、「選択メモリブロック」とも称する）において、１本のメインワード線ＭＷＬと対応する４本のライトワード線ＷＷＬおよびリードワード線ＲＷＬのうちの１本を選択するために選択的に活性化される。たとえば、ライトワード線ＷＷＬｊ０を選択する場合には、サブデコード信号ＳＤ０がＨレベルに活性化され、残りのサブデコード信号ＳＤ１〜ＳＤ３はＬレベルに設定される。一方、非選択のメモリブロックＭＢにおいては、サブデコード信号ＳＤ０〜ＳＤ３の各々はＬレベルに設定される。
【００６１】
以下においては、サブデコード信号ＳＤ０〜ＳＤ３をそれぞれ伝達するための信号線群についても、同様の符号を用いてサブデコード信号線ＳＤ０〜ＳＤ３とそれぞれ表記することとする。
【００６２】
なお、以下においては、ライトワード線、ビット線およびメインワード線のそれぞれを総括的に表現する、場合には、符号ＷＷＬ、ＲＷＬ、ＢＬおよびＭＷＬをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線、ビット線およびメインライトワード線を示す場合には、これらの符号に添字を付して表記するものとする。また、信号および信号線の高電圧状態（たとえば電源電圧Ｖｃｃ）および低電圧状態（たとえば接地電圧Ｖｓｓ）のそれぞれを、「Ｈレベル」および「Ｌレベル」とも称することとする。
【００６３】
このような構成において、まず、ビット線ＢＬへのデータ書込電流の供給動作について説明する。
【００６４】
読出／書込制御回路５０は、ビット線ＢＬ１〜ＢＬｍの一端側にそれぞれ対応して設けられるビット線ドライブ回路ＢＤＶａ１〜ＢＤＶａｍから構成されたビット線ドライブ部５１を有する。同様に、読出／書込制御回路６０は、ビット線ＢＬ１〜ＢＬｍの他端側にそれぞれ対応して設けられるビット線ドライブ回路ＢＤＶｂ１〜ＢＤＶｂｍから構成されたビット線ドライブ部６１を有する。以下においては、ビット線ドライブ回路ＢＤＶａ１〜ＢＤＶａｍを総称してビット線ドライブ回路ＢＤＶａとも称し、ビット線ドライブ回路ＢＤＶｂ１〜ＢＤＶｂｍを総称してビット線ドライブ回路ＢＤＶｂとも称する。
【００６５】
さらに、メモリセル列にそれぞれ対応して、コラム選択線ＣＳＬ１〜ＣＳＬｍが設けられる。以下では、コラム選択線ＣＳＬ１〜ＣＳＬｍを総称してコラム選択線ＣＳＬとも称する。コラム選択線ＣＳＬは、選択列においてＨレベルへ活性化され、非選択列においてＬレベルへ非活性化される。
【００６６】
各ビット線ドライブ回路ＢＤＶａは、対応するコラム選択線ＣＳＬおよび書込データＤＩＮに応じて、対応するビット線ＢＬの一端側の電圧を制御する。これに対して、各ビット線ドライブ回路ＢＤＶｂは、対応するコラム選択線ＣＳＬと書込データの反転データ／ＤＩＮに応じて、対応するビット線ＢＬの他端側の電圧を制御する。選択列においては、ビット線ドライブ回路ＢＤＶａおよびＢＤＶｂは、対応するビット線ＢＬの一端側および他端側を、書込データＤＩＮのレベルに応じてＨレベルおよびＬレベルの一方ずつに設定する。たとえば、書込データＤＩＮがＨレベル（“１”）であるときには、ビット線ドライブ回路ＢＤＶａが選択列のビット線の一端側を電源電圧Ｖｃｃと結合し、ビット線ドライブ回路ＢＤＶｂが選択列のビット線の他端側を接地電圧Ｖｓｓと接続する。これにより、選択列のビット線上を、ビット線ドライブ部５１から６１へ向かう方向にデータ書込電流が流れる。
【００６７】
これに対して、書込データＤＩＮがＬレベル（“０”）であるときには、ビット線ドライブ回路ＢＤＶａおよびＢＤＶｂは、選択列のビット線の一端側および他端側を接地電圧Ｖｓｓおよび電源電圧Ｖｃｃとそれぞれ結合する。これにより、選択列のビット線上を、書込データＤＩＮがＨレベル（“１”）であるときとは反対方向のデータ書込電流が流れる。一方、非選択列においては、ビット線ドライブ回路ＢＤＶａおよびＢＤＶｂは、対応するビット線ＢＬの一端側および他端側の各々を接地電圧Ｖｓｓと接続する。この結果、非選択列のビット線上には、データ書込電流は流れない。
【００６８】
次に、データ書込時におけるライトワード線ＷＷＬへの電流供給について説明する。なお、以下においては、ライトワード線ＷＷＬｊ０，ＷＷＬｊ１は偶数行に対応し、ライトワード線ＷＷＬｊ２，ＷＷＬｊ３は奇数行に対応するものとする。
【００６９】
ライトワード線ＷＷＬごとに、当該ライトワード線への電流供給を行選択結果に応じて制御するためのライトドライブ回路ＷＷＤが設けられる。各メモリブロックＭＢにおいて、ライトドライブ回路ＷＷＤは、ライトワード線ＷＷＬの両端部の一方に対応して、１行おきに交互配置される。たとえば、図２に示されるように、偶数行に対応するライトドライブ回路ＷＷＤｊ０およびＷＷＤｊ１と、奇数行に対応するライトドライブ回路ＷＷＤｊ２およびＷＷＤｊ３とは、互いに反対方向に配置されている。
【００７０】
各ライトワード線ＷＷＬの両端部のうち、ライトドライブ回路ＷＷＤが配置されない他方は、行選択結果にかかわらず接地電圧Ｖｓｓと接続される。ライトワード線ＷＷＬｊ０およびＷＷＬｊ１を始めとする偶数行に対する対応するライトワード線は、行選択回路２０と反対側の領域において接地電圧Ｖｓｓと直接接続される。また、ライトワード線ＷＷＬｊ２およびＷＷＬｊ３を始めとする奇数行に対応するライトワード線群は、行選択回路２０側の領域において、接地電圧Ｖｓｓと直接接続される。
【００７１】
各ライトドライブ回路ＷＷＤは、対応するライトワード線が選択された場合には、データ書込電流Ｉｗｗを当該ライトワード線へ供給し、隣接行が選択された場合には、電流ΔＩｗｗを対応するライトワード線へ供給する。図２においては、一例としてライトワード線ＷＷＬｊ０およびＷＷＬｊ１に対応して設けられるライトドライブ回路ＷＷＤｊ０、ＷＷＤｊ１の構成が示される。
【００７２】
ライトドライブ回路ＷＷＤｊ０は、サブデコード信号線ＳＤ０およびライトワード線ＷＷＬｊ０の一端との間に接続されたドライバトランジスタ１０１と、電源電圧Ｖｃｃおよびライトワード線ＷＷＬｊ０との一端との間に接続されたドライバトランジスタ１０２と、ライトワード線ＷＷＬｊ０の一端および接地電圧Ｖｓｓの間に直列に接続されたドライバトランジスタ１０１♯および１０２♯とを有する。ドライバトランジスタ１０１および１０２はＰチャネルＭＯＳトランジスタで構成され、ドライバトランジスタ１０１♯および１０２♯はＮチャネルＭＯＳトランジスタで構成される。
【００７３】
ドライバトランジスタ１０１および１０１♯の各ゲートはノードＮ１と接続され、ドライバトランジスタ１０２および１０２♯の各ゲートはノードＮ２と接続される。すなわち、ドライバトランジスタ１０１および１０１♯は相補的にオン・オフし、ドライバトランジスタ１０２および１０２♯は相補的にオンする。
【００７４】
ノードＮ１へは、対応するメインワード線ＭＷＬｊの反転レベルを示す／ＭＷＬｊが入力される。たとえば、メインワード線ＭＷＬｊとノードＮ１との間に図示しないインバータを設けることによってこのような構成が実現される。
【００７５】
論理回路１０７は、サブデコード信号ＳＤ２およびＳＤ３のＯＲ演算結果を出力する第１のＯＲゲートと、第１のＯＲゲートの出力およびサブデコード信号ＳＤ０のＯＲ演算結果を出力する第２のＯＲゲートと、第２のＯＲゲートの出力およびメインワード線ＭＷＬの電圧レベルのＮＡＮＤ論理演算結果をノードＮ１へ出力するＮＡＮＤゲートとから構成される。この結果、ノードＮ２の電圧レベルは、当該行（ライトワード線ＷＷＬｊ０）もしくは隣接行（ライトワード線ＷＷＬｊ２またはＷＷＬｊ３）がデータ書込対象に選択された場合にＬレベルに設定され、当該行および隣接行のいずれもデータ書込対象とされない場合にはＨレベルに設定される。
【００７６】
この結果、対応するメインワード線ＭＷＬｊがＨレベルに活性化されると、ドライバトランジスタ１０１がオンし、ドライバトランジスタ１０１♯がオフする。したがって、ドライバトランジスタ１０１は、メインワード線ＭＷＬｊがＨレベルに活性化され、さらにサブデコード信号線ＳＤ０がＨレベルに駆動されたときにライトワード線ＷＷＬｊ０へ電流を供給する。
【００７７】
ドライバトランジスタ１０２は、ノードＮ２がＬレベルに設定されたとき、すなわちライトワード線ＷＷＬｊ０に対応する当該行もしくは隣接行（ライトワード線ＷＷＬｊ２，ＷＷＬｊ３）のいずれかがデータ書込対象に選択された場合に、ライトワード線ＷＷＬｊ０へ電流を供給する。
【００７８】
この結果、ライトワード線ＷＷＬｊ０においては、当該行の選択時には、ドライバトランジスタ１０１および１０２の電流駆動力の和に相当する電流がデータ書込電流Ｉｗｗとして流される。また、隣接行の選択時には、ドライバトランジスタ１０２の電流駆動力に相当する電流ΔＩｗｗが供給される。ライトワード線ＷＷＬへ供給される電流を駆動するためのドライバトランジスタ１０１および１０２の電流駆動能は、たとえば、そのトランジスタサイズ（ゲート幅／ゲート長の比）の設計によって調整することができる。
【００７９】
一方、当該行および隣接行のいずれも選択されていない場合には、対応するライトワード線ＷＷＬｊ０に対して、ライトドライブ回路ＷＷＤｊ０からの電流供給は実行されない。
【００８０】
ライトワード線ＷＷＬｊ１に対応して設けられるライトドライブ回路ＷＷＤｊ１は、隣接行の１つが次のメインワード線ＭＷＬｊ＋１（図示せず）に対応付けられるため、デコード構成が少し異なる。
【００８１】
ライトドライブ回路ＷＷＤｊ１においては、ドライバトランジスタ１０１は、サブデコード信号線ＳＤ１とライトワード線ＷＷＬｊ１との間に設けられる。ドライバトランジスタ１０２および１０１♯，１０２♯の配置は、ライトドライブ回路ＷＷＤｊ０と同様であるので詳細な説明は繰返さない。
【００８２】
ライトドライブ回路ＷＷＤｊ１においては、ドライバトランジスタ１０２，１０２♯のゲート電圧、すなわちノードＮ２のレベルは、論理回路１０８によって設定される。
【００８３】
論理回路１０８は、サブデコード信号ＳＤ１およびＳＤ３のＯＲ演算結果を出力するＯＲゲートと、当該ＯＲゲートの出力およびメインワード線ＭＷＬの電圧レベルのＡＮＤ論理演算結果を出力するＡＮＤゲートと、サブデコード信号ＳＤ２と次のメインワード線ＭＷＬｊ＋１の電圧レベルとのＡＮＤ論理演算結果を出力するＡＮＤゲートと、当該２個のＡＮＤゲートのそれぞれの出力のＮＯＲ演算結果をノードＮ２へ出力するＮＯＲゲートから構成される。
【００８４】
この結果、ノードＮ２の電圧レベルは、当該行（ライトワード線ＷＷＬｊ１）または隣接行（ライトワード線ＷＷＬｊ３または図示しないライトワード線ＷＷＬ（ｊ＋１）２）のいずれかが選択された場合にＬレベルに設定され、当該行および隣接行のいずれも選択されない場合にノードＮ２はＨレベルに設定される。すなわち、論理回路１０７および論理回路１０８とは同様の機能を有しており、各ライトドライブ回路ＷＷＤにおいて、ノードＮ２は、当該行および隣接行のいずれかが選択された場合にＬレベルに設定され、それ以外の場合にＨレベルに設定される。
【００８５】
ライトドライブ回路ＷＷＤｊ２およびＷＷＤｊ３に対しても、ライトドライブ回路ＷＷＤｊ１およびＷＷＤｊ０と同様に、サブデコード信号ＳＤ２およびＳＤ３が伝達され、さらに当該行および隣接行の選択を判定するために必要な他のサブデコード信号ＳＤ０，ＳＤ１についても伝達されているものとする。ライトドライブ回路ＷＷＤｊ３は、対応するライトワード線ＷＷＬｊ３と、隣接行のライトワード線ＷＷＬｊ０，ＷＷＬｊ１とのすべてが同一のメインワード線ＭＷＬｊに対応するので、ライトドライブ回路ＷＷＤｊ０と同様の構成において、サブデコード信号を適宜入換えられた構成が適用される。これに対して、ライトドライブ回路ＷＷＤｊ２は、隣接するライトワード線の一方が異なるメインワード線ＭＷＬｊ−１と対応するので、ライトドライブ回路ＷＷＤｊ１と同様の構成を適用して、サブデコード信号およびメインワード線を適宜入換える必要がある。
【００８６】
このように、各ライトドライブ回路ＷＷＤは、対応するライトワード線ＷＷＬに対して、当該行が選択された場合にはドライバトランジスタ１０１および１０２を用いてデータ書込電流Ｉｗｗを供給する。また、各ライトドライブ回路ＷＷＤは、隣接行が選択された場合には、ドライバトランジスタ１０２のみを用いて、データ書込電流Ｉｗｗより小さい電流ΔＩｗｗを供給する。
【００８７】
このように構成されたライトドライブ回路ＷＷＤがライトワード線ＷＷＬに対応して１行ごとに交互配置されているので、隣接行のライトワード線には、選択行のライトワード線に流れるデータ書込電流Ｉｗｗと逆方向に電流ΔＩｗｗ（以下、電流方向を考慮して、“−ΔＩｗｗ”とも表記する）が流される。たとえば、ライトワード線ＷＷＬｊ０に対応するメモリセルが選択された場合には、選択行のライトワード線ＷＷＬｊ０に行選択回路２０から遠ざかる方向（図２において左から右へ向かう方向）にデータ書込電流Ｉｗｗが流される一方で、隣接行のライトワード線ＷＷＬｊ２およびＷＷＬｊ３の各々に対して、行選択回路２０へ近づく方向（図２において右から左へ向かう方向）に、すなわち選択行のライトワード線ＷＷＬｊ上のデータ書込電流Ｉｗｗとは反対方向に電流−ΔＩｗｗが流される。
【００８８】
したがって、選択行のデータ書込電流Ｉｗｗによって非選択メモリセルへ作用する漏れ磁界を、隣接行の電流−ΔＩｗｗによって生じる磁界によって打ち消すことができる。この結果、特に、隣接行を始めとする非選択メモリセルへのデータ誤書込の発生を防止して、ＭＲＡＭデバイスの動作信頼性を向上させることができる。なお、以下においては、隣接行に流される電流ΔＩｗｗを、「磁界キャンセル電流」とも称し、磁界キャンセル電流によって生じる磁界を「キャンセル磁界」とも称する。
【００８９】
また、各ライトワード線ＷＷＬにおいて、対応するメモリセル行が選択された場合に流れるデータ書込電流Ｉｗｗと、隣接行が選択された場合に流れる電流ΔＩｗｗとは同一方向である。すなわち、各ライトドライブ回路ＷＷＤによる電流供給は一定方向に限られているので、その回路構成が複雑化することはない。
【００９０】
なお、ライトドライブ回路ＷＷＤを１行ごとに交互配置することによって、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの２種類の電圧によって、このような磁界キャンセル電流ΔＩｗｗの供給が実現される。言換えれば、図２に示した構成のライトドライブ回路ＷＷＤをライトワード線ＷＷＬの一方側に集中配置すれば、負電圧を各ライトドライブ回路ＷＷＤへさらに供給する必要がある。また、交互配置によって、ライトドライブ回路ＷＷＤの配置レイアウト緩和によるＭＲＡＭデバイスの小型化にも寄与できる。
【００９１】
なお、図３７で説明したように、選択メモリセルのトンネル磁気抵抗素子ＴＭＲの磁化方向は、磁化容易軸に沿った磁界、すなわちビット線ＢＬを流れるデータ書込電流の方向によって設定される。すなわち、ライトワード線ＷＷＬを流れるデータ書込電流の方向は、トンネル磁気抵抗素子ＴＭＲの磁化方向には直接影響しない。したがって、奇数行と偶数行とでライトワード線ＷＷＬを流れるデータ書込電流の向きが反対方向に設定されても、データ書込動作の妨げとなることはない。
【００９２】
なお、図２においては詳細な図示を省略しているが、メモリアレイ１０に対するデータ読出動作についても簡単に説明する。データ読出時においては、図示しないリードワード線ドライバが、メインワード線ＭＷＬおよびサブデコード信号ＳＤ０〜ＳＤ３に基づいて、選択行のリードワード線ＲＷＬをＨレベルに活性化する。これに応じて、選択行のＭＴＪメモリセルＭＣの各々において、アクセストランジスタＡＴＲがオンする。これにより、ビット線ＢＬ１〜ＢＬｍの各々は、トンネル磁気抵抗素子ＴＭＲを介して接地電圧Ｖｓｓと結合される。さらに、選択列のビット線を接地電圧Ｖｓｓとは異なる所定電圧と結合することにより、トンネル磁気抵抗素子ＴＭＲの両端に電圧差を生じさせれば、選択メモリセルの記憶データに応じた電流を、選択列のビット線に生じさせることができる。この結果、選択列のビット線の通過電流を検知することによって、選択メモリセルからのデータ読出を実行することができる。
【００９３】
以上説明したように、実施の形態１に従う構成によれば、隣接行のライトワード線の各々に、所定のデータ書込電流によって生じる漏れ磁界を打消すための磁界キャンセル電流を供給することができる。さらに、このように２種類の電流供給を制御するライトドライブ回路の各々において、データ書込電流の供給時にターンオンするドライバトランジスタの一部を用いて、磁界キャンセル電流を供給する構成としているので、データ書込電流および磁界キャンセル電流の供給に用いられるドライバトランジスタ群の配置面積を削減することができる。上述したように、ライトドライブ回路ＷＷＤはライトワード線ＷＷＬごとに配置されるので、その回路面積の削減は、ＭＲＡＭデバイス全体の面積削減に効果が大きい。
【００９４】
［実施の形態１の変形例］
実施の形態１においては、選択行の隣接行において、データ書込電流と反対方向の磁界キャンセル電流を流す構成について説明した。しかしながら、このような構成では、メモリアレイの最端のメモリセル行においては、隣接行が１つしか存在しないため、他のメモリセル行と比較して、データ書込時に印加される磁界が異なってくる。これにより、メモリアレイ１０内においてデータ書込動作の不均一性が発生し動作マージンを損なうおそれがある。
【００９５】
実施の形態１の変形例においては、このようなメモリアレイ端部のメモリセル行においても、他のメモリセル行と同様にキャンセル磁界を印加することが可能な構成について説明する。
【００９６】
図３は、実施の形態１の変形例に従うデータ書込電流の供給を説明する回路図である。
【００９７】
図３には、メモリアレイ１０の端部の構成を図示するために、メモリブロックＭＢ１における先頭のメインワード線ＭＷＬ１に対応する部分の構成が例示される。
【００９８】
この領域においては、メモリセル行にそれぞれ対応してリードワード線ＲＷＬ１０〜１３およびライトワード線ＷＷＬ１０〜１３がそれぞれ配置され、ライトワード線ＷＷＬ１０〜ＷＷＬ１３にそれぞれ対応して、ライトドライブ回路ＷＷＤ１０〜ＷＷＤ１３が配置されている。
【００９９】
ライトドライブ回路ＷＷＤ１０〜ＷＷＤ１３の構成および動作については、図２に示したライトドライブ回路ＷＷＤｊ０〜ＷＷＤｊ３と同様であるので詳細な説明は繰返さない。
【０１００】
実施の形態１の変形例に従う構成においては、ライトワード線ＷＷＬ１２に対応する最端のメモリセル行のさらに外側に、ダミーメモリセル行が配置されている。
【０１０１】
このダミーメモリセル行に対応して、ダミーライトワード線ＤＷＷＬおよびダミーリードワード線ＤＲＷＬが配置されている。さらに、ダミーライトワード線ＤＷＷＬに対応して、ダミーライトドライブ回路ＷＷＤｄが設けられる。
【０１０２】
ダミーライトドライブ回路ＷＷＤｄは、電源電圧Ｖｃｃとダミーライトワード線ＤＷＷＬの一端との間に接続されたドライバトランジスタ１０２ｄと、ダミーライトワード線ＤＷＷＬの一端側と接地電圧Ｖｓｓとの間に接続されたドライバトランジスタ１０３ｄとを有する。ドライバトランジスタ１０２ｄの電流駆動力は、各ライトドライブ回路ＷＷＤ内のドライバトランジスタ１０２と同様に設計される。
【０１０３】
ドライバトランジスタ１０２ｄおよび１０３ｄは、論理ゲート１０９の出力に応じて相補的にオンまたはオフする。論理ゲート１０９は、メインワード線ＭＷＬ１の電圧レベルとサブデコード信号ＳＤ２とのＮＡＮＤ論理演算結果を出力する。したがって、ドライバトランジスタ１０２ｄは、メインワード線ＭＷＬ１が活性化され、さらに最端のメモリセル行（ライトワード線ＷＷＬ１２に対応）が選択された場合にオンし、それ以外においてオフする。
【０１０４】
この結果、ダミーライトワード線ＤＷＷＬに対しては、最端のメモリセル行が選択されて、ライトワード線ＷＷＬ１２にデータ書込電流Ｉｗｗが流される場合に、磁界キャンセル電流−ΔＩｗｗが流されることになる。したがって、最端のメモリセル行に対しても、他のメモリセル行と同様にキャンセル磁界を印加することができる。
【０１０５】
すなわち、メモリアレイ１０の最端のメモリセル行においても、データ書込特性およびデータ誤書込耐性を他のメモリセル行と同様にすることができるので、メモリアレイ１０内におけるデータ書込特性の均一化を図ることが可能となる。
【０１０６】
なお、磁界キャンセル電流ΔＩｗｗの供給のみを目的とすれば、ダミーライトワード線ＷＷＬのみを配置すればよく、ダミーメモリセルおよびダミーリードワード線ＤＲＷＬの配置は必ずしも必要ではない。しかしながら、メモリアレイ端部で設計パターンが急変すると、境界部における形状・寸法の仕上りに誤差が生じ易いので、ダミーメモリセル、およびダミーリードワード線ＤＲＷＬを配置して、ダミーメモリセル行全体として、メモリアレイ１０内のメモリセル行と同様に設計することが望ましい。
【０１０７】
［実施の形態２］
実施の形態１に従う構成においては、データ書込電流Ｉｗｗは、サブデコード信号線ＳＤ０〜ＳＤ３をＨレベルに駆動することによって流される。また、磁界キャンセル電流ΔＩｗｗについては、電源電圧Ｖｃｃによって駆動される。
【０１０８】
実施の形態２においては、これらのデータ書込電流および磁界キャンセル電流を供給するための電圧源および電流源の望ましい配置について説明する。
【０１０９】
図４は、実施の形態２に従うデータ書込電流および磁界キャンセル電流の供給系統の第１の構成例を説明するブロック図である。
【０１１０】
図４を参照して、実施の形態２に従う第１の構成例においては、メモリアレイ１０の構成および各ライトドライブ回路ＷＷＤの構成および動作は、実施の形態１で説明したのと同様であるので詳細な説明は繰返さない。
【０１１１】
図４においては、さらに、サブデコード信号線ＳＤ０〜ＳＤ３を駆動するためのＳＤ駆動回路１４０，１４０♯と、磁界キャンセル電流ΔＩｗｗを発生するための電流源回路１１１，１１１♯および電流配線１１３，１１３♯と、各ライトワード線ＷＷＬの一端側または他端側を接地電圧Ｖｓｓとそれぞれ接続するための、接地配線ＧＬ，ＧＬ♯および接地ノード１１４，１１４♯とが示される。電流配線１１３，１１３♯および接地配線ＧＬ，ＧＬ♯は、サブデコード信号線ＳＤ０〜ＳＤ３と同様に、列方向に沿って配置される。
【０１１２】
ＳＤ駆動回路１４０、電流源回路１１１、電流配線１１３および接地ノード１１４は、偶数行のライトワード線（たとえばＷＷＬｊ０，ＷＷＬｊ１）およびライトドライブ回路（たとえばＷＷＤｊ０，ＷＷＤｊ１）に対応して設けられ、ＳＤ駆動回路１４０♯、電流源回路１１１♯、電流配線１１３♯および接地ノード１１４♯は、奇数行のライトワード線（たとえばＷＷＬｊ２，ＷＷＬｊ３）およびライトドライブ回路（たとえばＷＷＤｊ２，ＷＷＤｊ３）に対応して設けられる。
【０１１３】
サブデコード信号線ＳＤ０，ＳＤ１は、ＳＤ駆動回路１４０によって駆動されるデータ書込電流を偶数行のライトドライブ回路へ伝達し、サブデコード信号線ＳＤ２，ＳＤ３は、ＳＤ駆動回路１４０＃によって駆動されるデータ書込電流を奇数行のライトドライブ回路へ伝達する。同様に、電流配線１１３は、電流源回路１１１から供給されたデータ書込電流を偶数行のライトドライブ回路へ伝達し、電流配線１１３♯は、電流源回路１１１♯から供給されたデータ書込電流を奇数行のライトドライブ回路へ伝達する。
【０１１４】
一方、接地配線ＧＬは、偶数行のライトワード線を通過した、データ書込電流およびキャンセル電流を接地ノード１１４へ導くために設けられ、接地配線ＧＬ♯は、奇数行のライトワード線を通過した、データ書込電流およびキャンセル電流を接地ノード１１４♯へ導くために設けられる。
【０１１５】
図４に示された第１の構成例においては、ＳＤ駆動回路１４０，１４０♯、電流源回路１１１，１１１♯、電流配線１１３，１１３♯および接地ノード１１４，１１４♯は、メモリアレイ１０に対して列方向に隣接する領域の一方側に集中配置される。
【０１１６】
これにより、たとえば、偶数行（ライトワード線ＷＷＬｊ０，ＷＷＬｊ１）の選択時には、データ書込電流が、ＳＤ駆動回路１４０および電流源回路１１１−サブデコード信号線ＳＤ０，ＳＤ１および電流配線１１３−選択行のライトドライブ回路−選択行のライトワード線−接地配線ＧＬ−接地ノード１１４♯の経路に流れ、磁界キャンセル電流が、電流源回路１１１♯−電流配線１１３♯−隣接行のライトドライブ回路−隣接行のライトワード線−接地配線ＧＬ♯−接地ノード１１４♯の径路を流れる。このときサブデコード信号線ＳＤ０，ＳＤ１および電流配線１１３を流れるデータ書込電流と、接地配線ＧＬ♯を流れる磁界キャンセル電流との方向は反対方向であり、かつ、接地配線ＧＬを流れるデータ書込電流と、電流配線１１３♯を流れる磁界キャンセル電流とも互いに反対方向となる。
【０１１７】
したがって、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗについて、選択行および隣接行のライトワード線以外の電流経路からの磁界は、メモリアレイ１０において互いに打ち消し合う方向に作用することになる。
【０１１８】
奇数行の選択時には、データ書込電流がサブデコード信号線ＳＤ２，ＳＤ３および電流配線１１３♯と接地配線ＧＬ♯とを流れ、磁界キャンセル電流が、電流配線１１３および接地配線ＧＬを流れるが、これらの配線上において、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗは互いに反対方向に流される。したがって、偶数行の選択時と同様に、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗによる、ライトワード線以外の電流経路からの磁界は、メモリアレイ１０において互いに打ち消し合う方向に作用することになる。
【０１１９】
この結果、実施の形態１に従う構成での効果に加えて、メモリアレイ１０への磁気ディスターブをさらに低減して、データ書込の安定化を図ることが可能である。
【０１２０】
図５は、実施の形態２に従うデータ書込電流および磁界キャンセル電流の供給系統の第２の構成例を説明するブロック図である。
【０１２１】
図５を参照して、実施の形態２に従う第２の構成例においては、図４に示した第１の構成例と比較して、ＳＤ駆動回路１４０、電流源回路１１１、電流配線１１３および接地ノード１１４♯は、ＳＤ駆動回路１４０♯、電流源回路１１１♯および接地ノード１１４♯と、メモリアレイ１０を挟んで互いに反対側の領域に配置されている点が異なる。その他の部分の構成は、図４と同様であるので、詳細な説明は繰り返さない。
【０１２２】
図５に示した構成としても、奇数行および偶数行のいずれの選択時においても、サブデコード信号線ＳＤ０〜ＳＤ３、電流配線１１３，１１３♯および接地配線ＧＬ，ＧＬ♯上における、データ書込電流および磁界キャンセル電流の方向を互いに反対方向にすることができる。したがって、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗによる、ライトワード線以外の電流経路からの磁界によるメモリアレイ１０への磁気ディスターブを低減して、データ書込の安定化を図ることが可能である。
【０１２３】
さらに、図５に示した第２の構成例によれば、ＳＤ駆動回路１４０および電流源回路１１１と、接地ノード１１４とがメモリアレイ１０を挟んで互いに反対側の領域に配置されており、かつ、ＳＤ駆動回路１４０♯および電流源回路１１１♯と接地ノード１１４♯とがメモリアレイ１０を挟んで互いに反対側の領域に接地されている。これにより、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗのそれぞれについて、選択されたメモリセル行の位置にかかわらず、電流経路長を一定とすることができる。
【０１２４】
さらに、サブデコード信号線ＳＤ０〜ＳＤ３、電流配線１１３，１１３♯および接地配線ＧＬ，ＧＬ♯の各々について、その単位長当たりの電気抵抗値を同様に設計する。これにより、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗのそれぞれの電流量が、メモリセル行の選択結果にかかわらず均一化される。この結果、ライトワード線ＷＷＬ以外の電流経路からの、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗによる磁気的ノイズを抑制するとともに、メモリアレイ１０内におけるデータ書込特性の均一性をさらに高めることが可能となる。したがって、さらに安定的なデータ書込動作を実行することができる。
【０１２５】
図６は、実施の形態２に従うデータ書込電流および磁界キャンセル電流の供給系統の第３の構成例を説明するブロック図である。
【０１２６】
図６を参照して、実施の形態２に従う第３の構成例に従えば、図５に示した第２の構成例に加えて、偶数行に対応するＳＤ駆動回路１４０は、サブデコード信号線ＳＤ０，ＳＤ１の両端にそれぞれ対応して配置される。同様に、電流源回路１１１についても、電流配線１１３の両端にそれぞれ対応して、すなわちメモリアレイ１０の列方向に隣接する領域にそれぞれ対応して設けられる。接地ノード１１４についても、接地配線ＧＬの両端にそれぞれ対応して設けられる。
【０１２７】
同様に、奇数行に対応するＳＤ駆動回路１４０♯、電流源回路１１１♯についても、サブデコード信号線ＳＤ２，ＳＤ３および電流配線１１３♯の両端にそれぞれ対応して配置される。同様に、接地ノード１１４♯も接地配線ＧＬ♯の両端にそれぞれ対応して配置される。その他の部分の構成については、図５と同様であるので詳細な説明は繰り返さない。
【０１２８】
このような構成とすることにより、図６に示した第３の構成例においては、図５に示した第２の構成と同様に、サブデコード信号線ＳＤ０〜ＳＤ３、電流配線１１３，１１３♯および接地配線ＧＬ，ＧＬ♯からのメモリアレイ１０に対する磁気的ノイズを抑制するとともに、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗをメモリセル行の選択時にかかわらず均一化することができる。
【０１２９】
さらに、それぞれの信号線または電流配線の両側から電流を供給する構成とすることによって、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗの電流経路長を、図５に示した第２の構成例よりも実効的に短くすることができる。この結果、これらの電流径路の電気抵抗を低減して、低消費電流化をさらに図ることが可能となる。
【０１３０】
［実施の形態２の変形例］
実施の形態１および実施の形態２においては、サブデコード信号線ＳＤ０〜ＳＤ３を駆動するＳＤ駆動回路１４０，１４０♯によってデータ書込電流Ｉｗｗを駆動する構成を示したが、データ書込電流Ｉｗｗに対しても専用の電流源回路を設け、各ライトドライブ回路においてはデコード機能のみを有するような構成とすることも可能である。
【０１３１】
図７は、実施の形態２の変形例に従うデータ書込電流および磁界キャンセル電流の供給系統の第１の構成例を説明するブロック図である。
【０１３２】
図７を参照して、実施の形態２の変形例に従う第１の構成例においては、図４に示した構成と比較して、ライトドライブ回路ＷＷＤの各々に代えて、ライトドライブ回路１３１および１３２が配置される点と、ＳＤ駆動回路１４０および１４０♯に代えて、データ書込電流Ｉｗｗを発生する電流源回路１１０および１１０♯がそれぞれ配置される点で異なる。すなわち、図７に示す構成においては、列方向に沿って新たに設けられた電流配線１１２，１１２♯によってデータ書込電流Ｉｗｗが供給される。なお、サブデコード信号線ＳＤ０〜ＳＤ３の図示は省略されるが、これらの信号線は、単にサブデコード信号ＳＤ０〜ＳＤ３をライトドライブ回路１３１および１３２に伝達するための電圧配線として配置されているものとする。
【０１３３】
図８は、図７に示されたライトドライブ回路１３１および１３２の構成を示す回路図である。
【０１３４】
図８を参照して、ライトドライブ回路１３１は、電流配線１１２（または１１２♯）と対応するライトワード線ＷＷＬとの間に接続されたドライバトランジスタＰＴ１と、対応するライトワード線ＷＷＬと接地電圧Ｖｓｓの間に接続されたドライバトランジスタＮＴ１とを有する。ライトドライブ回路１３２は、電流配線１１３（または１１３♯）と対応するライトワード線ＷＷＬとの間に接続されたドライバトランジスタＰＴ２を有する。ドライバトランジスタＰＴ１およびＰＴ２はＰチャネルＭＯＳトランジスタで構成され、ドライバトランジスタＮＴ１はＮチャネルＭＯＳトランジスタで構成される。
【０１３５】
ドライバトランジスタＰＴ１のゲートはノードＮ１と接続され、ドライバトランジスタＰＴ２のゲートはノードＮ２と接続される。ドライバトランジスタＮＴ１のゲートには、ノードＮ１およびＮ２のＡＮＤ論理演算結果を出力する論理ゲート１３４の出力が入力される。
【０１３６】
選択回路２６は、ノードＮ１を、当該行の選択時にＬレベルに設定し、それ以外の場合にはＨレベルに設定する。さらに、選択回路２６は、ノードＮ２を、当該行または隣接行のいずれか１つが選択された場合にＬレベルに設定し、それ以外の場合にＨレベルに設定する。選択回路２６は、行選択回路２０の機能の一部分に相当する。
【０１３７】
このような構成とすることにより、当該行の選択時には、ドライバトランジスタＰＴ１およびＰＴ２によってライトワード線ＷＷＬに対してデータ書込電流Ｉｗｗが供給される。また隣接行の選択時においては、ドライバトランジスタＰＴ２のみによって磁界キャンセル電流ΔＩｗｗが供給される。ドライバトランジスタＰＴ１およびＰＴ２の両方がオフする場合には、ドライバトランジスタＮＴ１がターンオンして、対応するライトワード線ＷＷＬを接地電圧Ｖｓｓに固定する。
【０１３８】
再び図７を参照して、電流源回路１１０および１１１が発生する電流量は、図２に示したドライバトランジスタ１０１（１０１♯）および１０２（１０２♯）とそれぞれ同様に設計される。
【０１３９】
あるいは、ノードＮ２を隣接行の選択時にのみＬレベルに設定する構成として、データ書込電流をドライバトランジスタＰＴ１によって供給し、磁界キャンセル電流をドライバトランジスタＰＴ２によって供給する構成とすることもできる。この場合には、図７に示された電流源回路１１０および１１１の電流供給量を、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗにそれぞれ合わせて設計すればよい。
【０１４０】
このようにライトドライブ回路の構成を変更して、電流源回路１１０，１１０♯によってデータ書込電流Ｉｗｗを供給する一般的な構成としても、図５に示したのと同様に、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗによる、ライトワード線以外の電流経路からのメモリアレイ１０への磁気ディスターブをさらに低減して、データ書込の安定化を図ることが可能である。
【０１４１】
図９は、実施の形態２の変形例に従うデータ書込電流および磁界キャンセル電流の供給系統の第２の構成例を説明するブロック図である。
【０１４２】
図９を参照して、実施の形態２の変形例に従う第２の構成例においては、図５に示した構成と比較して、ライトドライブ回路ＷＷＤｊ０〜ＷＷＤｊ３の各々に代えて、ライトドライブ回路１３１および１３２が配置される点と、ＳＤ駆動回路１４０，１４０♯に代えて電流源回路１１０，１１０♯がそれぞれ配置される点と、新たに設けられた電流配線１１２，１１２♯によってデータ書込電流が供給される点とが異なる。これらの相違点は、すでに説明した図４と図７との間の相違点と同様であるので詳細な説明は繰返さない。また、図９のその他の部分の構成は、図５と同様であるので詳細な説明は繰返さない。
【０１４３】
したがって、ライトドライブ回路の構成を変更して、電流源回路１１０，１１０＃によってデータ書込電流Ｉｗｗを供給する一般的な構成としても、図５に示した構成と同様に、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗのそれぞれについて、選択されたメモリセル行の位置にかかわらず、電流経路長を一定とすることができる。
【０１４４】
さらに、電流配線１１２，１１２♯、電流配線１１３，１１３♯および接地配線ＧＬ，ＧＬ♯の各々は、その単位長当たりの電気抵抗値が同様に設計される。これにより、メモリセル行の選択結果にかかわらず、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗの電流量が均一化される。
【０１４５】
この結果、ライトワード線以外の電流経路からの、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗによる磁気的ノイズを抑制するとともに、メモリアレイ１０内におけるデータ書込特性の均一性をさらに高めることが可能となる。
【０１４６】
図１０は、実施の形態２の変形例に従うデータ書込電流および磁界キャンセル電流の供給系統の第３の構成例を説明するブロック図である。
【０１４７】
図１０を参照して、実施の形態２の変形例に従う第３の構成例においては、図６に示した構成と比較して、ライトドライブ回路ＷＷＤｊ０〜ＷＷＤｊ３の各々に代えて、ライトドライブ回路１３１および１３２が配置される点と、ＳＤ駆動回路１４０，１４０♯に代えて電流源回路１１０，１１０♯が配置される点と、データ書込電流が新たに設けられた電流配線１１２，１１２♯によって供給される点が異なる。これらの相違点は、すでに説明した図４と図７との間の相違点と同様であるので詳細な説明は繰返さない。また、図１０のその他の部分の構成は、図６と同様であるので詳細な説明は繰返さない。
【０１４８】
したがって、ライトドライブ回路の構成を変更して、電流源回路１１０，１１０＃によってデータ書込電流Ｉｗｗを供給する一般的な構成としても、図６に示した構成と同様の効果を享受することができる。すなわち、図９に示した構成による効果に加えて、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗの電流経路長を実効的に短くすることができるので、低消費電流化をさらに図ることが可能となる。
【０１４９】
［実施の形態３］
実施の形態３においては、実施の形態２およびその変形例において、各メモリブロックＭＢが複数のバンクに分割されている場合の構成について説明する。
【０１５０】
図１１は、実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第１の構成例を説明するブロック図である。
【０１５１】
図１１を参照して、実施の形態３に従う構成においては、メモリアレイ１０は、行方向に沿って、複数のバンクＢＫ１，ＢＫ２，…に分割されている。以下においては、バンクＢＫ１，ＢＫ２，…を総称して、バンクＢＫとも表記する。
【０１５２】
各バンクＢＫは、実施の形態１および２に示したメモリブロックＭＢと同様の構成を有している。あるいは、メモリアレイ１０を構成する複数のメモリブロックＭＢの各々が、複数のバンクＢＫに分割されている構成としてもよい。列方向に隣接する複数のバンクの各々は、同時にデータ書込対象とすることができる。たとえば、各バンクＢＫにおいて、１つずつのメモリセル行を選択してデータ書込を実行することが可能である。
【０１５３】
実施の形態３に従う構成においては、ＳＤ駆動回路１４０，１４０♯、サブデコード信号線ＳＤ０〜ＳＤ３、電流源回路１１１，１１１♯、電流配線１１３，１１３♯、接地配線ＧＬ，ＧＬ♯および接地ノード１１４，１１４♯は、列方向に互いに隣接する複数のバンク間で共有されている。なお、以下においては、データ書込電流および磁界キャンセル電流をメモリアレイ１０へ供給するためのこれらの回路・配線群を総称して「書込電源系統」とも称する。図１１における書込電源系統の配置は、図４に示したのと同様であるので詳細な説明は繰返さない。
【０１５４】
すなわち、サブデコード信号線ＳＤ０〜ＳＤ３、電流配線１１３，１１３♯および接地配線ＧＬ，ＧＬ♯は、列方向に沿って、複数のバンク間で共有されるように配置される。また、ＳＤ駆動回路１４０，１４０♯、電流源回路１１１，１１１♯および接地ノード１１４，１１４♯は、メモリアレイ１０に列方向に隣接する２つの領域のうちの一方側に配置される。
【０１５５】
このように、実施の形態３に従う構成においては、共通の書込電源系統を用いて、複数のライトワード線ＷＷＬに対してデータ書込電流を供給するとともに、それに対応する隣接行に対しては磁界キャンセル電流を供給することができる。したがって、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、図４に示した構成と同様の効果を享受して効率的に実行することができる。
【０１５６】
図１２は、実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第２の構成例を説明するブロック図である。
【０１５７】
図１２を参照して、実施の形態３の第２の構成例は、図１１に示した第１の構成例と比較して、書込電源系統の配置が異なる。すなわち、書込電源系統は、図５と同様に配置され、かつ、列方向に互いに隣接する複数のバンク間で共有されている。その他の部分の構成は、図１１と同様であるので詳細な説明は繰り返さない。
【０１５８】
したがって、図１２に示した構成においては、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、図５に示した構成と同様の効果を享受して効率的に実行することができる。
【０１５９】
図１３は、実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第３の構成例を説明するブロック図である。
【０１６０】
図１３を参照して、実施の形態３の第３の構成例は、図１１に示した第１の構成例と比較して、書込電源系統の配置が異なる。すなわち、書込電源系統は、図６と同様に配置され、かつ、列方向に互いに隣接する複数のバンク間で共有されている。その他の部分の構成は、図１１と同様であるので詳細な説明は繰り返さない。
【０１６１】
したがって、図１３に示した構成においては、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、図６に示した構成と同様の効果を享受して効率的に実行することができる。
【０１６２】
図１４は、実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第４の構成例を説明するブロック図である。
【０１６３】
図１４を参照して、実施の形態３に従う第４の構成例は、図１１に示した第１の構成例と比較して、ライトドライブ回路ＷＷＤｊ０〜ＷＷＤｊ３の各々に代えて、ライトドライブ回路１３１および１３２が配置される点と、ＳＤ駆動回路１４０，１４０♯に代えて電流源回路１１０，１１０♯がそれぞれ配置される点と、新たに設けられた電流配線１１２，１１２♯によってデータ書込電流が供給される点とが異なる。これらの相違点は、すでに説明した図４と図７との間の相違点と同様であるので詳細な説明は繰返さない。
【０１６４】
図１４に示す構成においては、書込電源系統は、電流源回路１１０，１１０♯、電流源回路１１１，１１１♯、電流配線１１２，１１２♯、電流配線１１３，１１３♯および接地配線ＧＬ，ＧＬ♯によって構成される。書込電源系統は、図７と同様に配置され、かつ、列方向に互いに隣接する複数のバンク間で共有されている。その他の部分の構成は、図１１と同様であるので詳細な説明は繰り返さない。
【０１６５】
したがって、図１４に示した構成においては、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、図７に示した構成と同様の効果を享受して効率的に実行することができる。
【０１６６】
図１５は、実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第５の構成例を説明するブロック図である。
【０１６７】
図１５を参照して、実施の形態３の第５の構成例は、図１４に示した第４の構成例と比較して、書込電源系統の配置が異なる。書込電源系統は、図９と同様に配置されて、列方向に互いに隣接する複数のバンク間で共有されている。その他の部分の構成は、図１４と同様であるので詳細な説明は繰り返さない。
【０１６８】
したがって、図１５に示した構成においては、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、図９に示した構成と同様の効果を享受して効率的に実行することができる。
【０１６９】
図１６は、実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第６の構成例を説明するブロック図である。
【０１７０】
図１６を参照して、実施の形態３の第６の構成例は、図１４に示した第４の構成例と比較して、書込電源系統の配置が異なる。書込電源系統は、図１０と同様に配置され、かつ、列方向に互いに隣接する複数のバンク間で共有されている。その他の部分の構成は、図１４と同様であるので詳細な説明は繰り返さない。
【０１７１】
したがって、図１６に示した構成においては、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、図１０に示した構成と同様の効果を享受して効率的に実行することができる。
【０１７２】
以上説明したように、実施の形態３に従う構成によれば、同時にデータ書込動作を実行可能な複数のバンク間で、共通のデータ書込電流供給系を共有する構成とした上で、メモリアレイ１０へ作用するの磁気的ノイズの抑制、データ書込電流および磁界キャンセル電流の均一化を図って、データ書込動作の安定化を図ることができる。
【０１７３】
［実施の形態４］
実施の形態４においては、効率的に小面積で配置可能なライトドライブ回路の構成について説明する。
【０１７４】
図１７は、実施の形態４に従うライトドライブ回路の構成例を示す回路図である。実施の形態４に従う構成においても、実施の形態１と同様にメインワード線ＭＷＬおよびライトワード線ＷＷＬによって階層的な行選択が実行されているものとする。
【０１７５】
図１７を参照して、各ライトワード線ＷＷＬの一端は電源電圧Ｖｃｃと行選択結果にかかわらず接続され、その他端は、ＮチャネルＭＯＳトランジスタで構成されるドライバトランジスタＤＴＮ１，ＤＴＮ２を介して接地電圧Ｖｓｓと接続されている。実施の形態１等で示されたライトドライブ回路ＷＷＤと同様に、ドライバトランジスタＤＴＮ１，ＤＴＮ２は、１行ごとに交互配置されている。
【０１７６】
すなわち、偶数行のライトワード線ＷＷＬｊ０，ＷＷＬｊ１では、行選択回路２０から近い側の一端と接地電圧Ｖｓｓとの間にドライバトランジスタＤＴＮ１，ＤＴＮ２が配置され、行選択回路２０から近い側の他端が電源電圧Ｖｃｃと接続されている。これに対して、奇数行のライトワード線ＷＷＬｊ２およびＷＷＬｊ３では、行選択回路２０から近い側の一端が電源電圧Ｖｃｃと接続され、行選択回路２０から遠い側の他端と接地電圧Ｖｓｓとの間にドライバトランジスタＤＴＮ１，ＤＴＮ２が配置されている。ドライバトランジスタＤＴＮ１およびＤＴＮ２の電流駆動力は、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗとそれぞれ対応するように設計されている。
【０１７７】
ドライバトランジスタＤＴＮ１およびＤＴＮ２のゲートは、ノードＮ１およびＮ２とそれぞれ接続される。ノードＮ１およびＮ２の電圧は、選択回路２５０によって制御される。図１７においては、偶数行のライトワード線ＷＷＬｊ０およびＷＷＬｊ１に対応する選択回路の構成が例示されている。
【０１７８】
選択回路２５０は、論理ゲート２５１ａ，２５１ｂと、論理回路２５２ａ，２５２ｂとを有する。論理ゲート２５１ａは、メインワード線ＭＷＬｊの電圧レベルおよびサブデコード信号ＳＤ０のＡＮＤ論理演算結果をノードＮ１に出力する。論理回路２５２ａは、メインワード線ＭＷＬｊの電圧レベルおよびサブデコード信号ＳＤ２のＡＮＤ論理演算結果を出力するＡＮＤゲートと、メインワード線ＭＷＬｊの電圧レベルおよびサブデコード信号ＳＤ３のＡＮＤ論理演算結果を出力するＡＮＤゲートと、当該２個のＡＮＤゲートのそれぞれの出力のＯＲ論理演算結果をノードＮ２に出力するＯＲゲートとを有する。
【０１７９】
同様に、論理ゲート２５１ｂは、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ１とのＡＮＤ論理演算結果をノードＮ１に出力する。論理回路２５２ｂは、メインワード線ＭＷＬｊ＋１の電圧レベルとサブデコード信号ＳＤ２とのＡＮＤ論理演算結果を出力するＡＮＤゲートと、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ３とのＡＮＤ論理演算結果を出力するＡＮＤゲートと、当該２個のＡＮＤゲートのそれぞれの出力のＯＲ論理演算結果をノードＮ２に出力するＯＲゲートとを有する。
【０１８０】
このように、各メモリセル行において、ノードＮ１は当該行が選択された場合にＨレベルに設定されるとともに、それ以外の場合にはＬレベルに設定され、ノードＮ２は、当該行の隣接行が選択された場合にＨレベルに設定されるとともにそれ以外の場合にはＬレベルに設定される。
【０１８１】
この結果、選択行のライトワード線ＷＷＬには、ターンオンしたドライバトランジスタＤＴＮ１によって、電源電圧Ｖｃｃから接地電圧Ｖｓｓに向かう方向にデータ書込電流Ｉｗｗが流される。さらに、隣接行のライトワード線ＷＷＬにおいては、ターンオンしたドライバトランジスタＤＴＮ２によって、選択行のライトワード線とは反対方向に磁界キャンセル電流ΔＩｗｗが流される。
【０１８２】
当該行が、選択行でも隣接行でもない場合には、ノードＮ１およびＮ２の両方のがＬレベルに設定されるので、ドライバトランジスタＤＴＮ１およびＤＴＮ２の両方がターンオンされて、ライトワード線ＷＷＬは、電源電圧Ｖｃｃに固定される。
【０１８３】
このような構成とすることにより、実施の形態１と同様にキャンセル磁界を発生させて、選択行のライトワード線を流れるデータ書込電流による非選択メモリセルに対する磁気ディスターブを抑制することが可能となる。
【０１８４】
さらに、ＰチャネルＭＯＳトランジスタよりも単位サイズ当りの電流駆動力の高いＮチャネルＭＯＳトランジスタによってドライバトランジスタを構成するので、ライトドライブ回路の小面積化を図ることが可能となる。
【０１８５】
図１８は、実施の形態４に従うライトドライブ回路の他の構成例を示す回路図である。
【０１８６】
図１８に示されたライトドライブ回路は、データ書込電流ＩｗｗをドライバトランジスタＤＴＮ１およびＤＴＮ２の通過電流の和によって供給される点で、図１７に示したライトドライブ回路と異なる。
【０１８７】
すなわち、図１７に示した選択回路２５０に代えて配置される選択回路２５０♯は、選択回路２５０の構成に加えて、各メモリセル行において、論理ゲート２５１ａおよび論理回路２５２ａのそれぞれの出力のＯＲ演算結果をノードＮ２に出力する論理ゲートをさらに有する。図１８においては、これらの論理回路のうち、ライトワード線ＷＷＬｊ０およびＷＷＬｊ１に対応する論理ゲート２５３ａ，２５３ｂが代表的に示される。
【０１８８】
したがって、各メモリセル行において、ノードＮ１が当該行が選択された場合にＨレベルに設定される一方で、ノードＮ２は当該行が選択行もしくは隣接行のいずれかに該当する場合にＨレベルに設定される。
【０１８９】
この結果、各メモリセル行において、当該行が選択された場合にはドライバトランジスタＤＴＮ１およびＤＴＮ２の両方がオンし、当該行が隣接行である場合にはドライバトランジスタＤＴＮ２のみがオンし、当該行が選択行および隣接行のいずれでもない場合にはドライバトランジスタＤＴＮ１およびＤＴＮ２の両方がターンオフする。
【０１９０】
すなわち、ドライバトランジスタＤＴＮ１およびＤＴＮ２の電流駆動力は、図１等に示されたライトドライブ回路ＷＷＤ中のドライバトランジスタ１０１（１０１♯）およびドライバトランジスタ１０２（１０２♯）と同様に設定される。この結果、図１８に示した構成においては、図１７に示した構成と比較して、ドライバトランジスタＤＴＮ１の電流駆動力、すなわちトランジスタサイズを縮小できるので、ライトドライブ回路のさらなる小型化を図ることができる。
【０１９１】
［実施の形態４の変形例］
実施の形態４の変形例においては、小規模のメモリアル構成に適したライトドライブ回路の構成について説明する。
【０１９２】
図１９は、実施の形態４の変形例に従うライトドライブ回路の構成例を示す回路図である。
【０１９３】
図１９を参照して、実施の形態４の変形例に従う構成においては、各ライトワード線ＷＷＬの一端側（行選択回路２０に近い側）において、ドライバトランジスタＤＴＮ１，ＤＴＮ２もしくはドライバトランジスタＤＴＰ１，ＤＴＰ２のいずれかが配置され、各ライトワード線ＷＷＬの他端側（行選択回路２０から遠い側）は、接地電圧Ｖｓｓまたは電源電圧Ｖｃｃと接続される。
【０１９４】
たとえば、偶数行のライトワード線（たとえばＷＷＬｊ０，ＷＷＬｊ１）は、その一端側をＮチャネルＭＯＳトランジスタで構成されたドライバトランジスタＤＴＮ１，ＤＴＮ２を介して接地電圧Ｖｓｓと接続され、その他端側をを行選択結果にかかわらず固定的に電源電圧Ｖｃｃと接続される。ドライバトランジスタＤＴＮ１およびＤＴＮ２の電流駆動力は、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗとそれぞれ対応するように設計されている。
【０１９５】
これに対して、奇数行のライトワード線（たとえばＷＷＬｊ２，ＷＷＬｊ３）は、その一端側をＰチャネルＭＯＳトランジスタで構成されたドライバトランジスタＤＴＰ１，ＤＴＰ２を介して電源電圧Ｖｃｃと接続され、その他端側を行選択結果にかかわらず固定的に接地電圧Ｖｓｓと結合される。ドライバトランジスタＤＴＰ１およびＤＴＰ２の電流駆動力は、データ書込電流Ｉｗｗおよび磁界キャンセル電流ΔＩｗｗとそれぞれ対応するように設計されている。
【０１９６】
ドライバトランジスタＤＴＮ１およびＤＴＮ２のそれぞれのゲートはノードＮ１およびＮ２と接続され、ドライバトランジスタＤＴＰ１およびＤＴＰ２のそれぞれのゲートはノード／Ｎ１および／Ｎ２とそれぞれ接続される。
【０１９７】
選択回路２６０は、サブデコード信号ＳＤ０〜ＳＤ３およびメインワード線ＭＷＬの電圧レベルに応じて、各メモリセル行におけるノードＮ１，Ｎ２もしくはノード／Ｎ１，／Ｎ２の電圧レベルを制御する。
【０１９８】
図１９には、代表的にライトワード線ＷＷＬｊ０およびＷＷＬｊ３に対応する回路構成が示されている。
【０１９９】
選択回路２６０は、論理ゲート２６１ａ，２６１ｂと、論理回路２６２ａ，２６２ｂとを有する。論理ゲート２６１ａは、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ０とのＡＮＤ論理演算結果をノードＮ１に出力する。論理回路２５２ａは、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ２とのＡＮＤ論理演算結果を出力するＡＮＤゲートと、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ３とのＡＮＤ論理演算結果を出力するＡＮＤゲートと、当該２個のＡＮＤゲートのそれぞれの出力のＯＲ論理演算結果をノードＮ２に出力するＯＲゲートとを有する。
【０２００】
同様に、論理ゲート２６１ｂは、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ３とのＮＡＮＤ論理演算結果をノード／Ｎ１に出力する。論理回路２６２ｂは、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ０とのＡＮＤ論理演算結果を出力するＡＮＤゲートと、メインワード線ＭＷＬｊの電圧レベルとサブデコード信号ＳＤ１とのＡＮＤ論理演算結果を出力するＡＮＤゲートと、当該２個のＡＮＤゲートのそれぞれの出力のＮＯＲ論理演算結果をノード／Ｎ２に出力するＯＲゲートとを有する。
【０２０１】
この結果、ドライバトランジスタＤＴＮ１，ＤＴＮ２が配置されるメモリセル行（たとえば偶数行）において、ノードＮ１は当該行の選択時にＨレベルに設定され、それ以外の場合にはＬレベルに設定される。またノードＮ２は、隣接行の選択時にＨレベルに設定され、それ以外においてＬレベルに設定される。
【０２０２】
これに対して、ドライバトランジスタＤＴＰ１，ＤＴＰ２が配置されるメモリセル行（たとえば奇数行）においては、ノード／Ｎ１は当該行の選択時にＬレベルに設定され、それ以外のときはＨレベルに設定される。ノード／Ｎ２は当該行が隣接行である場合にＬレベルに設定され、それ以外においてＨレベルに設定される。
【０２０３】
このような構成とすることにより、図１７に示した構成と同様に、選択行にデータ書込電流Ｉｗｗを流すとともに、隣接行にこれと反対方向の磁界キャンセル電流ΔＩｗｗを流すことができる。
【０２０４】
さらに、各メモリセル行において、ドライバトランジスタをメモリアレイ１０の片側に配置することができるので、選択回路２６０を両端に配置する必要がなく、行選択系回路の回路面積の縮小を図ることができる。特に、メモリアレイ１０を列方向に沿って複数のメモリブロックに分割する必要性の小さい小規模のメモリアレイ構成においては、このようなライトドライバの構成とすることによって、ドライバトランジスタ群を効率的に配置することが可能となる。
【０２０５】
図２０は、実施の形態４の変形例に従うライトドライブ回路の他の構成例を示す回路図である。
【０２０６】
図２０に示されたライトドライブ回路は、データ書込電流ＩｗｗをドライバトランジスタＤＴＮ１およびＤＴＮ２、あるいはドライバトランジスタＤＴＰ１およびＤＴＰ２の通過電流の和によって供給される点で、図１９に示したライトドライブ回路と異なる。
【０２０７】
すなわち、図１９に示した選択回路２６０に代えて配置される選択回路２６０♯は、選択回路２６０の構成に加えて、ドライバトランジスタＤＴＮ１およびＤＴＮ２が配置されたメモリセル行の各々において、論理ゲート２６１ａおよび論理回路２６２ａのそれぞれの出力のＯＲ演算結果をノードＮ２に出力する論理ゲートをさらに有し、ドライバトランジスタＤＴＰ１およびＤＴＰ２が配置されたメモリセル行の各々において、論理ゲート２６１ｂおよび論理回路２６２ｂのそれぞれの出力のＡＮＤ演算結果をノード／Ｎ２に出力する論理ゲートをさらに有する。図２０においては、これらの論理ゲートのうち、ライトワード線ＷＷＬｊ０およびＷＷＬｊ３に対応する論理ゲート２６３ａ，２６３ｂが代表的に示される。
【０２０８】
したがって、各メモリセル行において、ノードＮ１が当該行が選択された場合にＨレベルに設定される一方で、ノードＮ２は当該行が選択行もしくは隣接行のいずれかに該当する場合にＨレベルに設定される。同様に、ノード／Ｎ１が当該行が選択された場合にＬレベルに設定される一方で、ノード／Ｎ２は当該行が選択行もしくは隣接行のいずれかに該当する場合にＬレベルに設定される。
【０２０９】
この結果、各メモリセル行において、当該行が選択された場合にはドライバトランジスタＤＴＮ１およびＤＴＮ２またはＤＴＰ１およびＤＴＰ２の両方がオンし、当該行が隣接行である場合にはドライバトランジスタＤＴＮ２またはＤＴＰ２のみがオンする。一方、当該行が選択行および隣接行のいずれでもない場合にはドライバトランジスタＤＴＮ１，ＤＴＮ２またはＤＴＰ１，ＤＴＰ２の各々がターンオフする。
【０２１０】
すなわち、ドライバトランジスタＤＴＮ１およびＤＴＮ２の電流駆動力は、図１等に示されたライトドライブ回路ＷＷＤ中のドライバトランジスタ１０１（１０１♯）およびドライバトランジスタ１０２（１０２♯）と同様に設定される。同様に、ドライバトランジスタＤＴＰ１およびＤＴＰ２の電流駆動力についても、上記と同様に設定される。
【０２１１】
この結果、図２０に示した構成においては、図１９に示した構成と比較して、ドライバトランジスタＤＴＮ１およびＤＴＰ１の電流駆動力、すなわちトランジスタサイズを縮小できるので、ライトドライブ回路のさらなる小型化を図ることができる。
【０２１２】
［実施の形態５］
実施の形態５においては、実施の形態２およびその変形例で言及した電流経路長の均一化について、データ書込電流に対応する構成のみを抽出して説明する。
【０２１３】
図２１は、実施の形態５に従うデータ書込電流の供給系統の第１の構成例を説明するブロック図である。
【０２１４】
図２１を参照して、実施の形態５に従う構成においても、各ライトワード線ＷＷＬの両端の一方に対応してライトドライブ回路１３１が１行ごとに交互配置さる。各ライトワード線ＷＷＬの両端の他方は、接地配線ＧＬ，ＧＬ♯を介して接地電圧Ｖｓｓを供給する接地ノード１１４，１１４♯と接続される。このように、行方向に沿って配置されるライトワード線ＷＷＬに対してデータ書込電流Ｉｗｗを供給するために、電流配線１１２，１１２♯および接地配線ＧＬ，ＧＬ♯が、列方向に沿って配置されている。
【０２１５】
偶数行に対応するライトドライブ回路１３１へは、電流源回路１１０および電流配線１１２によってデータ書込電流Ｉｗｗが供給され、ライトワード線を通過したデータ書込電流Ｉｗｗは、接地配線ＧＬによって接地ノード１１４へ導かれる。
【０２１６】
奇数行に対応するライトドライブ回路１３１へは、電流源回路１１０♯および電流配線１１２♯によってデータ書込電流Ｉｗｗが供給され、ライトワード線を通過したデータ書込電流Ｉｗｗは、接地配線ＧＬ♯によって接地ノード１１４♯へ導かれる。
【０２１７】
このときに、データ書込電流Ｉｗｗを発生する電流源回路１１０（１１０♯）と、データ書込電流Ｉｗｗのシンクとして作用する接地ノード１１４（１１４♯）とを、メモリアレイ１０を挟んで互いに反対側の領域に配置することにより、選択されたメモリセル行の位置にかかわらず、データ書込電流Ｉｗｗの電流経路長を一定に維持することができる。
【０２１８】
さらに、電流配線１１２，１１２♯および接地配線ＧＬ，ＧＬ♯の各々について、その単位長当たりの電気抵抗値を同様に設計する。これにより、メモリセル行の選択位置にかかわらず、データ書込電流Ｉｗｗの電流量を均一化することが可能となり、メモリアレイ１０内におけるデータ書込特性を一様にして、データ書込マージンを確保することが可能となる。
【０２１９】
なお、図２１においては、ライトドライブ回路１３１を効率的に配置するために１行ごとに交互配置する構成について示したが、ライトドライブ回路１３１がライトワード線ＷＷＬの片側のみに対応して配置される場合においても、電流源回路１１０と接地ノード１１４とを、反対側の領域に配置することによって、同様の効果を享受することが可能である。
【０２２０】
図２２は、実施の形態５に従うデータ書込電流の供給系統の第２の構成例を説明するブロック図である。
【０２２１】
図２２に示した構成においては、図２１に示した第１の構成例に加えて、電流源回路１１０または１１０♯は、電流配線１１２および１１２♯の両端にそれぞれ対応して配置される。また、接地ノード１１４または１１４♯についても、接地配線ＧＬおよびＧＬ♯の両端にそれぞれ対応して配置される。その他の部分の構成については、図２１と同様であるので詳細な説明は繰り返さない。
【０２２２】
このような構成とすることにより、図２１に示した構成と同様の効果に加えて、データ書込電流Ｉｗｗの実効的な電流経路長を短縮できるので、データ書込時における低消費電力化をさらに図ることが可能である。
【０２２３】
［実施の形態５の変形例］
実施の形態５の変形例においては、実施の形態５に示したデータ書込電流構成を、複数のバンクに分割されたメモリアレイに提供する場合の構成について説明する。
【０２２４】
図２３は、実施の形態５の変形例に従うデータ書込電流の供給系統の第１の構成例を説明するブロック図である。
【０２２５】
図２３を参照して、実施の形態５の変形例においては、メモリアレイ１０は、実施の形態３と同様に、行方向に沿って複数のバンクＢＫに分割されている。各バンクＢＫの構成および動作は、実施の形態３で説明したのと同様であるので、詳細な説明は繰り返さない。
【０２２６】
実施の形態５の変形例に従う構成においても、電流源回路１１０，１１０♯、電流配線１１２，１１２♯、接地配線ＧＬ，ＧＬ♯および接地ノード１１４，１１４♯によって構成される書込電源系統は、列方向に互いに隣接する複数のバンク間で共有されている。なお、図２３における書込電源系統の配置は、図２１に示したのと同様であるので詳細な説明は繰返さない。
【０２２７】
このように、図２３に示した構成においては、共通の書込電源系統を用いて、複数のライトワード線ＷＷＬに対してデータ書込電流を供給することができる。したがって、複数のバンクに対するデータ書込電流の供給を、図２１に示した構成と同様の効果を享受して効率的に実行することができる。
【０２２８】
図２４は、実施の形態５の変形例に従うデータ書込電流の供給系統の第２の構成例を説明するブロック図である。
【０２２９】
図２４を参照して、実施の形態５の変形例の第２の構成例は、図２３に示した第１の構成例と比較して、書込電源系統の配置が異なる。すなわち、書込電源系統は、図２２と同様に配置されて、かつ、列方向に互いに隣接する複数のバンク間で共有されている。その他の部分の構成は、図２３と同様であるので詳細な説明は繰り返さない。
【０２３０】
したがって、図２４に示した構成においては、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、図２２に示した構成と同様の効果を享受して効率的に実行することができる。
【０２３１】
以上説明したように、実施の形態５の変形例に従う構成によれば、同時にデータ書込動作を実行可能な複数のバンク間で、共通の書込電源系によって、メモリアレイ１０内におけるデータ書込特性を一様にして、データ書込マージンを確保することが可能となる。
【０２３２】
なお、実施の形態５およびその変形例においては、ライトワード線ＷＷＬに供給されるデータ書込電流の経路長を一定に保つための構成について説明したが、同様の構成を、ビット線ＢＬに供給されるデータ書込電流経路に適用することも可能である。
【０２３３】
この場合には、列方向に沿って配置されたビット線ＢＬの各々の両端に、図２に示したビット線ドライブ回路ＢＤＶａおよびＢＤＶｂがそれぞれ配置される。これに応じて、図２１から図２４の構成における電流配線１１２，１１２♯および接地配線ＧＬ，ＧＬ♯を、ビット線ドライブ回路ＢＤＶａおよびＢＤＶｂへデータ書込電流を導くために行方向に沿って配置する。さらに、電流源回路１１０，１１０♯および接地ノード１１４，１１４♯を、電流配線１１２，１１２♯および接地配線ＧＬ，ＧＬ♯の端部に対応させて、図２１から図２４と同様に配置することによって、メモリセル列の選択位置にかかわらず、データ書込電流を均一化することが可能となる。
【０２３４】
なお、実施の形態１から５およびそれらの変形例においては、ライトワード線ＷＷＬへの電流供給が、メインワード線ＭＷＬとの階層構成によって制御される場合を示したが、本願発明の適用はこのような構成に限定されるものではない。すなわち、各ライトドライブ回路が、メインワード線およびサブデコード信号ではなく、メモリセル行にそれぞれ対応して設けられた行デコード信号に応じて制御される構成としてもよい。この場合にも、当該行および隣接行におけるライトドライブ回路（ドライバトランジスタ）の制御が、上述の構成例と同様となるようにデコード回路の構成を修正することによって、同様の効果を享受することができる。
【０２３５】
［実施の形態６］
実施の形態６においては、メモリアレイ１０の外部に配置される配線（以下、「周辺配線」とも称する）からの磁気的ノイズによるデータ誤書込を防止するたための構成について説明する。
【０２３６】
図２５は、実施の形態６に従う周辺配線の配置を説明するブロック図である。図２５を参照して、周辺配線２７０は、メモリアレイ１０の周辺領域に配置され、最端のライトワード線ＷＷＬｎと最も近接する配線である。既に説明したように、磁化困難軸方向に沿ったデータ書込磁界を発生するためのライトワード線ＷＷＬｎには、対応するメモリセル行の選択時に、一定方向のデータ書込電流Ｉｗｗが流される。
【０２３７】
これに対して、周辺配線２７０は、内部回路２８０に電源電圧Ｖｃｃを供給するために設けられ、周辺配線２７０には、内部回路２８０の動作電流Ｉｃが流されるものとする。このような周辺配線２７０は、（１）データ書込電流Ｉｗｗの供給タイミングにおいて動作電流Ｉｃが流れない、すなわち、データ書込電流および動作電流の供給期間が重なり合わないか、または、（２）データ書込電流Ｉｗｗと動作電流Ｉｃとの供給タイミングが重なる場合には、動作電流Ｉｃとデータ書込電流Ｉｗｗの方向が互いに反対方向である、という２つの条件の少なくとも一方を満たすように選ばれる。
【０２３８】
上記（１）の条件を示すためには、たとえばデータ読出時に動作するデータ読出系の内部回路２８０に対する電源配線を周辺配線２７０としてメモリアレイ１０の近傍に配置することができる。
【０２３９】
あるいは、図２６に示されるように、上記の内部回路２８０へ接地電圧Ｖｓｓ（ＧＮＤ）を供給する接地配線を、最端のライトワード線ＷＷＬｎと最も近接する周辺配線２７０として配置することも可能である。この場合に、周辺配線２７０には、内部回路２８０の動作タイミングに合わせて、電流Ｉｇが流される。
【０２４０】
このような構成とすれば、データ書込時において、周辺配線２７０からメモリアレイ１０へ磁気的ノイズが印加されることがない。
【０２４１】
また、図２７に示されるように、周辺配線２７０を、図７等に示した電流配線１１２として適用することができる。すなわち、周辺配線２７０（電流配線１１２）を通過する電流Ｉｃは、ライトドライバ帯２１に配置されたライトドライブ回路１３１を介してライトワード線ＷＷＬへ供給されるデータ書込電流Ｉｗｗに等しいことになる。
【０２４２】
したがって、周辺配線２７０として、電流配線１１２をライトワード線ＷＷＬと同一方向に沿って配置して、その一端側および他端側を電源電圧Ｖｃｃおよびライトドライブ回路１３１とそれぞれ接続する構成とすることによって、周辺配線２７０（電流配線１１２）とライトワード線ＷＷＬｎとに流れる電流を、互いに同一強度かつ逆方向に設定することができる。
【０２４３】
この結果、ライトワード線ＷＷＬｎ以外のライトワード線に対応する他の非選択メモリセルにおいては、ライトワード線ＷＷＬｎを流れるデータ書込電流Ｉｗｗおよび電流配線１１２（周辺配線２７０）を流れる動作電流Ｉｃからそれぞれ生じる磁界同士は弱め合うので、周辺配線２７０からの磁気的ノイズによるデータ誤書込の危険性を減少させることができる。
【０２４４】
以上説明したように、周辺配線２７０の条件は、周辺配線２７０の接続先（内部回路２８０）の選択や、当該接続先と周辺配線２７０との位置関係との設計によって実現することができる。
【０２４５】
このような構成とすることにより、最端のライトワード線ＷＷＬｎに隣接する周辺配線２７０を流れる電流による磁気的ノイズによる、メモリアレイ１０でのデータ誤書込の危険性を抑制することができる。
【０２４６】
また、同様の周辺配線の選択は、メモリアレイ１０の上部領域または下部領域に設けられる周辺配線に対しても同様に適用することができる。
【０２４７】
図２８および２９には、メモリアレイ１０の上部領域または下部領域において、ライトワード線ＷＷＬｉ（ｉ：自然数）に最も近接する周辺配線２７２および２７３が示される。図２８に示された周辺配線２７２は、内部回路２８０に対して電源電圧Ｖｃｃを供給しており、図２９に示された周辺配線２７３は、内部回路２８０に対して接地電圧Ｖｓｓを供給している。
【０２４８】
このような構成において、内部回路２８０として、上述したように、データ書込時に動作しない回路や、ライトワード線ＷＷＬｉにデータ書込電流を供給するライトドライブ回路１３１を選択することによって、図２５から図２７に示した周辺配線２７０と同様の効果を得ることができる。
【０２４９】
［実施の形態６の変形例］
実施の形態６の変形例においては、書込データレベルに応じて異なる方向の電流が供給されるビット線ＢＬに近接する周辺配線の配置について説明する。
【０２５０】
図３０は、実施の形態６の変形例における周辺配線の配置例を示す第１のブロック図である。
【０２５１】
図３０を参照して、周辺配線２７５は、メモリアレイ１０の周辺領域に配置され、最端のビット線ＢＬｍと最も近接する配線である。既に説明したように、磁化容易軸方向に沿ったデータ書込磁界を発生するためのビット線ＢＬｍには、対応するメモリセル列の選択時に、書込データのレベルに応じてデータ書込電流＋Ｉｗｂまたは−Ｉｗｂのいずれか一方が流される。
【０２５２】
周辺配線２７５についても、図２５で説明した周辺配線２７０に関する条件（１），（２）のいずれか一方が満足されるように配置される。
【０２５３】
したがって、図３０に示されるように、内部回路２８５を、データ書込時に動作しないデータ読出系の回路とすることによって、メモリアレイ１０に最近接の周辺配線２７５からデータ書込時に磁気的ノイズがメモリアレイ１０に作用するのを回避することができる。
【０２５４】
あるいは、図２に示したビット線ドライブ回路ＢＤＶａ，ＢＤＶｂにそれぞれ動作電流を供給するための電流配線をビット線ＢＬに近接した周辺配線として適用することができる。
【０２５５】
図３１を参照して、図２で説明したように、各ビット線の両端には、ビット線ドライブ回路ＢＤＶａおよびＢＤＶｂがそれぞれ配置される。メモリアレイ１０の周辺領域においては、最端のビット線ＢＬｍに最近接の周辺配線として、電流配線２７７ａおよび２７７ｂが配置される。電流配線２７７ａおよび２７７ｂは、ビット線ＢＬと同一方向に沿って配置される。電流配線２７７ａは、その一端を電源電圧Ｖｃｃと接続され、その他端をビット線ドライブ回路ＢＤＶａの各々と接続されている。同様に、電流配線２７７ｂは、その一端を電源電圧Ｖｃｃと接続され、その他端をビット線ドライブ回路ＢＤＶｂの各々と接続されている。
【０２５６】
このような配置とすることによって、データ書込電流＋Ｉｗｂ，−Ｉｗｂは、電流配線２７７ａ，２７７ｂおよび選択列のビット線を、ビット線ドライブ回路ＢＤＶａ，ＢＤＶｂによって折返すように流される。この結果、たとえば、最端のビット線ＢＬｍにデータ書込電流＋Ｉｗｂが流される場合には、電流配線２７７ａに、これと反対方向の動作電流Ｉｃが流され、最端のビット線ＢＬｍにデータ書込電流−Ｉｗｂが流される場合には、電流配線２７７ｂに、これと反対方向の動作電流Ｉｃ′が流されることになる。
【０２５７】
これにより、メモリアレイ１０の周辺領域において、最端のビット線ＢＬｍおよび最近接の周辺配線をそれぞれ通過する電流の方向を互いに反対方向に設定することができる。この結果、上述した条件（２）が満たされるので、データ書込時において、周辺配線からメモリアレイ１０へ作用する磁気的ノイズの悪影響を抑制することが可能となる。
【０２５８】
また、ビット線ＢＬと同一方向に設けられる周辺配線について、メモリアレイ１０の上部領域または下部領域に設けられる周辺配線に対しても図３０および図３１と同様の配置ルールを適用することができる。
【０２５９】
図３２および３３には、メモリアレイ１０の上部領域または下部領域において、ビット線ＢＬｊ（ｊ：自然数）に最も近接する周辺配線２７５および２７８がそれぞれ示される。図３２に示された周辺配線２７５は、内部回路２８５に対して電源電圧Ｖｃｃを供給しており、図３３に示された周辺配線２７８は、内部回路２８５に対して接地電圧Ｖｓｓを供給している。
【０２６０】
このような構成において、内部回路２８５として、上述したように、データ書込時に動作しない回路や、ビット線ドライブ回路ＢＤＶａ，ＢＤＶｂを配置することによって、図３０および図３１に示した周辺配線と同様の効果を得ることができる。
【０２６１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２６２】
【発明の効果】
請求項１および２に記載の薄膜磁性体記憶装置は、隣接行の書込選択線に、選択行の書込選択線を流れるデータ書込電流によって生じる漏れ磁界を打消すための磁界キャンセル電流を供給することによって、非選択メモリセルへのデータ誤書込を防止できる。さらに、このように２種類の電流供給を制御する書込駆動回路において、データ書込電流の供給時に用いる電流駆動部（ドライバトランジスタ）の一部を用いて、磁界キャンセル電流を供給する構成としているので、書込選択配線ごとに配置が必要な書込駆動回路の面積を削減することができる。
【０２６３】
請求項３に記載の薄膜磁性体記憶装置は、請求項１に記載の薄膜磁性体記憶装置を奏する効果に加えて、書込駆動回路への供給電圧の種類を削減できる。また、書込駆動回路の配置レイアウトを緩和して、チップ面積の削減を図ることができる。
【０２６４】
請求項４に記載の薄膜磁性体記憶装置は、隣接行の書込選択線に、選択行の書込選択線を流れるデータ書込電流によって生じる漏れ磁界を打消すための磁界キャンセル電流を供給することによって、非選択メモリセルへのデータ誤書込を防止できる。さらに、メモリアレイの最端のメモリセル行に対しても、他のメモリセル行と同様に磁界キャンセル電流による磁界を作用させることができるので、データ書込特性およびデータ誤書込耐性をメモリアレイ内で均一化することができる。
【０２６５】
請求項５に記載の薄膜磁性体記憶装置は、隣接行の書込選択線に、選択行の書込選択線を流れるデータ書込電流によって生じる漏れ磁界を打消すための磁界キャンセル電流を供給することによって、非選択メモリセルへのデータ誤書込を防止できる。さらに、データ書込電流および磁界キャンセル電流による、書込選択線以外の電流経路からの磁界は、メモリアレイにおいて互いに打ち消し合う方向に作用するので、メモリアレイへの磁気ディスターブをさらに低減して、データ書込の安定化を図ることが可能である。
【０２６６】
請求項６に記載の薄膜磁性体記憶装置は、メモリセル行の選択結果にかかわらず、データ書込電流および磁界キャンセル電流のそれぞれの電流量を均一に維持できる。したがって、請求項５に従う薄膜磁性体記憶装置が奏する効果に加えて、メモリアレイ内におけるデータ書込特性の均一性をさらに高めることができる。
【０２６７】
請求項７に記載の薄膜磁性体記憶装置は、メモリセル行の選択結果にかかわらず、データ書込電流および磁界キャンセル電流のそれぞれの電流量を均一に維持するとともに、データ書込電流および磁界キャンセル電流の電流経路長を実効的に短くすることができる。この結果、請求項５に従う薄膜磁性体記憶装置が奏する効果に加えて、メモリアレイ内におけるデータ書込特性の均一性向上と、低消費電力化とをさらに図ることが可能となる。
【０２６８】
請求項８に記載の薄膜磁性体記憶装置は、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、請求項５から７に従う薄膜磁性体記憶装置と同様の効果を享受した上で効率的に実行することができる。
【０２６９】
請求項９に記載の薄膜磁性体記憶装置は、メモリセル行の選択結果にかかわらず、書込電流配線を流れるデータ書込電流の電流量を均一に維持することができる。この結果、メモリアレイ内におけるデータ書込特性の均一性を向上させて、データ書込動作の安定化を図ることが可能となる。
【０２７０】
請求項１０に記載の薄膜磁性体記憶装置は、データ書込電流の電流経路長を実効的に短くすることができる。したがって、請求項９に従う薄膜磁性体記憶装置が奏する効果に加えて、低消費電力化をさらに図ることができる。
【０２７１】
請求項１１に記載の薄膜磁性体記憶装置は、複数のバンクに対するデータ書込電流および磁界キャンセル電流の供給を、請求項９または１０に従う薄膜磁性体記憶装置と同様の効果を享受した上で効率的に実行することができる。
【０２７２】
請求項１２および１３に記載の薄膜磁性体記憶装置は、隣接行の書込選択線に、選択行の書込選択線を流れるデータ書込電流によって生じる漏れ磁界を打消すための磁界キャンセル電流を供給することによって、非選択メモリセルへのデータ誤書込を防止できる。さらに、書込駆動回路において、単位サイズ当たりの電流駆動力が相対的に大きいＮ型の電界効果型トランジスタを用いてデータ書込電流および磁界キャンセル電流を供給する構成としているので、書込選択配線ごとに配置が必要な書込駆動回路の面積を削減することができる。
【０２７３】
請求項１４に記載の薄膜磁性体記憶装置は、２種類の電流供給を制御する書込駆動回路において、データ書込電流の供給時に用いる電流駆動部（ドライバトランジスタ）の一部を用いて、磁界キャンセル電流を供給する構成としているので、請求項１２に記載の薄膜磁性体記憶装置が奏する効果に加えて、書込駆動回路の面積を削減することができる。
【０２７４】
請求項１５および１６に記載の薄膜磁性体記憶装置は、隣接行の書込選択線に、選択行の書込選択線を流れるデータ書込電流によって生じる漏れ磁界を打消すための磁界キャンセル電流を供給することによって、非選択メモリセルへのデータ誤書込を防止できる。さらに、書込駆動回路において、ドライバトランジスタとして動作するＰ型およびＮ型電界効果型トランジスタを、メモリアレイの片側に配置することができる。したがって、行選択を実行する回路の回路面積の縮小を図ることができ、特に、メモリアレイを分割する必要性の小さい小規模の構成において、書込駆動回路を効率的に配置できる。
【０２７５】
請求項１７に記載の薄膜磁性体記憶装置は、２種類の電流供給を制御する書込駆動回路において、データ書込電流の供給時に用いる電界効果型トランジスタ（ドライバトランジスタ）の一部を用いて、磁界キャンセル電流を供給する構成としているので、請求項１５に記載の薄膜磁性体記憶装置が奏する効果に加えて、書込駆動回路の面積を削減することができる。
【０２７６】
請求項１８から２４に記載の薄膜磁性体記憶装置は、データ書込時において、メモリアレイ外部に配置された配線からの磁気ノイズを抑制できるので、メモリアレイでのデータ誤書込の危険性を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】実施の形態１に従うデータ書込電流の供給を説明する回路図である。
【図３】実施の形態１の変形例に従うデータ書込電流の供給を説明する回路図である。
【図４】実施の形態２に従うデータ書込電流および磁界キャンセル電流の供給系統の第１の構成例を説明するブロック図である。
【図５】実施の形態２に従うデータ書込電流および磁界キャンセル電流の供給系統の第２の構成例を説明するブロック図である。
【図６】実施の形態２に従うデータ書込電流および磁界キャンセル電流の供給系統の第３の構成例を説明するブロック図である。
【図７】実施の形態２の変形例に従うデータ書込電流および磁界キャンセル電流の供給系統の第１の構成例を説明するブロック図である。
【図８】図７に示されたライトドライブ回路の構成を示す回路図である。
【図９】実施の形態２の変形例に従うデータ書込電流および磁界キャンセル電流の供給系統の第２の構成例を説明するブロック図である。
【図１０】実施の形態２の変形例に従うデータ書込電流および磁界キャンセル電流の供給系統の第３の構成例を説明するブロック図である。
【図１１】実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第１の構成例を説明するブロック図である。
【図１２】実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第２の構成例を説明するブロック図である。
【図１３】実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第３の構成例を説明するブロック図である。
【図１４】実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第４の構成例を説明するブロック図である。
【図１５】実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第５の構成例を説明するブロック図である。
【図１６】実施の形態３に従うデータ書込電流および磁界キャンセル電流の供給系統の第６の構成例を説明するブロック図である。
【図１７】実施の形態４に従うライトドライブ回路の構成例を示す回路図である。
【図１８】実施の形態４に従うライトドライブ回路の他の構成例を示す回路図である。
【図１９】実施の形態４の変形例に従うライトドライブ回路の構成例を示す回路図である。
【図２０】実施の形態４の変形例に従うライトドライブ回路の他の構成例を示す回路図である。
【図２１】実施の形態５に従うデータ書込電流の供給系統の第１の構成例を説明するブロック図である。
【図２２】実施の形態５に従うデータ書込電流の供給系統の第２の構成例を説明するブロック図である。
【図２３】実施の形態５の変形例に従うデータ書込電流の供給系統の第１の構成例を説明するブロック図である。
【図２４】実施の形態５の変形例に従うデータ書込電流の供給系統の第２の構成例を説明するブロック図である。
【図２５】実施の形態６に従う周辺配線の配置を説明する第１のブロック図である。
【図２６】実施の形態６に従う周辺配線の配置を説明する第２のブロック図である。
【図２７】実施の形態６に従う周辺配線の配置を説明する第３のブロック図である。
【図２８】実施の形態６に従う周辺配線の配置を説明する第４のブロック図である。
【図２９】実施の形態６に従う周辺配線の配置を説明する第５のブロック図である。
【図３０】実施の形態６の変形例に従う周辺配線の配置を説明する第１のブロック図である。
【図３１】実施の形態６の変形例に従う周辺配線の配置を説明する第２のブロック図である。
【図３２】実施の形態６の変形例に従う周辺配線の配置を説明する第３のブロック図である。
【図３３】実施の形態６の変形例に従う周辺配線の配置を説明する第４のブロック図である。
【図３４】ＭＴＪメモリセルの構成を示す概略図である。
【図３５】ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図３６】ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図３７】ＭＴＪメモリセルに対するデータ書込時におけるトンネル磁気抵抗素子の磁化状態を説明するための概念図である。
【符号の説明】
１ ＭＲＡＭデバイス、１０ メモリアレイ、２０ 行選択回路、３０ 列選択回路、５０，６０ 読出／書込制御回路、５１，６１ ビット線ドライブ部、１０１，１０２，１０１♯，１０２♯，１０２ｄ，１０３ｄ，ＤＴｎ１，ＤＴＮ２，ＤＴＰ１，ＤＴＰ２ ドライバトランジスタ、１１０，１１０♯，１１１，１１１♯ 電流源回路、１１２，１１２♯，１１３，１１３♯ 電流配線、１１４，１１４♯ 接地ノード、１３１，１３２，ＷＷＤ ライトドライブ回路、２７０，２７２，２７３，２７５，２７８ 周辺配線、２８０，２８５ 内部回路、ＡＤＤ アドレス信号、ＡＴＲ アクセストランジスタ、ＢＤＶａ，ＢＤＶｂビット線ドライブ回路、ＢＫ バンク、ＢＬ ビット線、ＤＲＷＬ ダミーリードワード線、ＤＷＷＬ ダミーライトワード線、ＧＬ，ＧＬ♯ 接地配線、Ｉｗｗ データ書込電流、ＭＢ メモリブロック、ＭＣ ＭＴＪメモリセル、ＭＷＬ メインワード線、ＲＷＬ リードワード線、ＳＤ１〜ＳＤ３ サブデコード信号（信号線）、ＴＭＲ トンネル磁気抵抗素子、Ｖｃｃ 電源電圧、Ｖｓｓ 接地電圧、ＷＷＤ ライトドライブ回路、ＷＷＤｄ ダミーライトドライブ回路ＷＷＬ ライトワード線、ΔＩｗｗ 磁界キャンセル電流。
Claims (24)
- 各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、
メモリセル行にそれぞれ対応して設けられる複数の書込選択線と、
メモリセル列にそれぞれ対応して設けられ、選択列において書込データに応じた方向の電流が流される複数のデータ線と、
前記複数の書込選択線にそれぞれ対応して設けられ、行選択結果に応じて前記複数の書込選択線への選択的な電流供給を制御するための複数の書込駆動回路とを備え、
各前記書込駆動回路は、複数の電流駆動部を含み、
選択行に対応する書込駆動回路は、前記複数の電流駆動部の少なくとも一部である第１の数の電流駆動部を用いて、対応する書込選択線へデータ書込電流を供給し、
前記選択行の隣接行に対応する書込駆動回路は、前記第１の数の電流駆動部の一部を用いて、対応する書込選択線に対して前記データ書込電流よりも小さい磁界キャンセル電流を、前記選択行に対応する書込選択線での前記データ書込電流と反対方向に供給し、
各前記書込選択線において、対応するメモリセル行の選択時における前記データ書込電流と前記隣接行の選択時における前記磁界キャンセル電流とは、同一方向に供給される、薄膜磁性体記憶装置。 - 前記選択行に対応する書込駆動回路は、前記複数の電流駆動部の全てを用いて前記データ書込電流を供給する、請求項１に記載の薄膜磁性体記憶装置。
- 前記複数の書込駆動回路は、前記複数の書込選択線の両端の一方に対応して１行おきに交互配置される、請求項１に記載の薄膜磁性体記憶装置。
- 各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、
メモリセル行にそれぞれ対応して設けられる複数の書込選択線と、
メモリセル列にそれぞれ対応して設けられ、選択列において書込データに応じた方向の電流が流される複数のデータ線と、
前記複数の書込選択線にそれぞれ対応して設けられ、行選択結果に応じて前記複数の書込選択線への選択的な電流供給を制御するための複数の書込駆動回路と、
前記メモリアレイの最端部に位置する書込選択線に隣接して、前記複数の書込選択線と同一方向に沿って配置されたダミー書込選択線と、
前記行選択結果に応じて前記ダミー書込選択線への電流供給を制御するためのダミー書込駆動回路とを備え、
選択行に対応する書込駆動回路は、対応する書込選択線へデータ書込電流を供給し、
前記選択行の隣接行に対応する書込駆動回路は、対応する書込選択線に対して前記データ書込電流よりも小さい磁界キャンセル電流を、前記選択行に対応する書込選択線での前記データ書込電流と反対方向に供給し、
各前記書込選択線において、対応するメモリセル行の選択時における前記データ書込電流と前記隣接行の選択時における前記磁界キャンセル電流とは、同一方向に供給され、
前記最端部に位置する書込選択線が前記選択行に対応する場合に、前記ダミー書込駆動回路は、前記ダミー書込選択線へ前記磁界キャンセル電流を供給する、薄膜磁性体記憶装置。 - 各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、
メモリセル行にそれぞれ対応して設けられる複数の書込選択線と、
メモリセル列にそれぞれ対応して設けられ、選択列において書込データに応じた方向の電流が流される複数のデータ線と、
前記複数の書込選択線にそれぞれ対応して設けられ、行選択結果に応じて前記複数の書込選択線への選択的な電流供給を制御するための複数の書込駆動回路とを備え、
選択行に対応する書込駆動回路は、対応する書込選択線へデータ書込電流を供給し、
前記選択行の隣接行に対応する書込駆動回路は、対応する書込選択線に対して前記データ書込電流よりも小さい磁界キャンセル電流を、前記選択行に対応する書込選択線での前記データ書込電流と反対方向に供給し、
各前記書込選択線において、対応するメモリセル行の選択時における前記データ書込電流と前記隣接行の選択時における前記磁界キャンセル電流とは、同一方向に供給され、
前記メモリセル列に沿った方向に配置され、主電流供給回路から供給された前記データ書込電流を前記複数の書込駆動回路へ伝達するための主電流配線と、
前記メモリセル列に沿った方向に配置され、副電流供給回路から供給された前記キャンセル電流を前記複数の書込駆動回路へ伝達するための副電流配線と、
前記メモリセル列に沿った方向に、前記複数の書込選択線の両端にそれぞれ対応して配置され、各々が、前記複数の書込選択配線を通過した前記データ書込電流および前記キャンセル電流の一方ずつを第１および第２の接地ノードへそれぞれ導くための第１および第２の接地配線とをさらに備え、
前記主電源配線、前記副電源配線ならびに前記第１および第２の前記接地配線において、前記データ書込電流および前記磁界キャンセル電流によってそれぞれ発生する磁界が互いに打ち消し合う方向に作用するように、前記主電流供給回路、前記副電流供給回路ならびに前記第１および第２の接地ノードは配置される、薄膜磁性体記憶装置。 - 前記主電源配線、前記副電源配線ならびに前記第１および第２の接地配線の各々は、単位長当たりの配線抵抗が同様に設計され、
前記主電源配線、前記選択行の書込選択線ならびに前記第１の接地配線上における前記データ書込電流の経路長と、前記副電源配線、前記隣接行の書込選択線ならびに前記第２の接地配線上における前記キャンセル電流の経路長とのそれぞれが前記選択行の位置にかかわらずほぼ一定となるように、前記主電流供給回路、前記副電流供給回路ならびに前記第１および第２の接地ノードは配置される、請求項５に記載の薄膜磁性体記憶装置。 - 前記主電源配線、副電源配線ならびに前記第１および第２の接地配線は、それぞれの両端部の各々を、前記主電流供給回路、前記副電流供給回路、前記第１の接地ノードおよび前記第２の接地ノードとそれぞれ接続される、請求項５に記載の薄膜磁性体記憶装置。
- 前記メモリセルアレイは、それぞれが異なる前記書込選択線を有するように分割された複数のバンクを含み、
前記複数のバンクの少なくとも２つは、並列にデータ書込を実行可能であり、
前記主電源配線、副電源配線ならびに前記第１および第２の接地配線は、前記複数のバンクによって共有される、請求項５から７のいずれか１項に記載の薄膜磁性体記憶装置。 - 各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、
前記複数のメモリセルの一部へ選択的にデータ書込磁界を印加するために、データ書込電流の供給を選択的に受ける複数の書込電流配線と、
前記複数の書込電流配線にそれぞれ対応して設けられ、各々が、アドレス選択結果に応じて、対応する書込選択線へデータ書込電流を供給するための複数の書込駆動回路と、
前記複数の書込電流配線と交差する方向に配置され、電流供給回路から供給された前記データ書込電流を前記複数の書込駆動回路へ伝達するための電流配線と、
前記複数の書込電流配線と交差する方向に配置され、前記複数の書込選択配線を通過した前記データ書込電流を接地ノードへ導くための接地配線とを備え、
前記電源配線および前記接地配線の各々は、単位長当たりの配線抵抗が同様に設計され、
前記電源配線、前記選択行の書込選択線および前記接地配線上における前記データ書込電流の経路長が前記アドレス選択結果にかかわらずほぼ一定となるように、前記電源配線、接地配線、電流供給回路および前記接地ノードは配置される、薄膜磁性体記憶装置。 - 前記電源配線および接地配線は、それぞれの両端部の各々を、前記電流供給回路および前記接地ノードとそれぞれ接続される、請求項９に記載の薄膜磁性体記憶装置。
- 前記メモリセルアレイは、それぞれが異なる前記書込選択線を有するように分割された複数のバンクを含み、
前記複数のバンクの少なくとも２つは、並列にデータ書込を実行可能であり、
前記第電源配線および接地配線は、前記複数のバンクによって共有される、請求項９または１０に記載の薄膜磁性体記憶装置。 - 各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、
メモリセル行にそれぞれ対応して設けられ、選択行においてデータ書込電流が流される複数の書込選択線と、
メモリセル列にそれぞれ対応して設けられ、選択列において書込データに応じた方向の電流が流される複数のデータ線と、
前記複数の書込選択線にそれぞれ対応して設けられ、各前記書込選択線の両端の一方に対応して１行おきに交互配置される複数の書込駆動回路とを備え、
各前記書込駆動回路は、対応する書込選択線の両端の前記一方と第１の電圧との間に接続されて、行選択結果に応じてオンまたはオンする複数のＮ型電界効果型トランジスタを含み、
前記複数の書込選択線の前記両端の他方は、前記第１の電圧と異なる第２の電圧と接続され、
前記選択行に対応する書込駆動回路において、前記複数のＮ型電界効果型トランジスタのうちの、電流駆動力の和が前記データ書込電流に相当する少なくとも一部がターンオンし、
前記選択行の隣接行に対応する書込駆動回路において、前記複数のＮ型電界効果型トランジスタのうちの、電流駆動力の和が前記データ書込電流よりも小さい一部がターンオンする、薄膜磁性体記憶装置。 - 前記複数のＮ型電界効果型トランジスタは、
対応するメモリセル行が選択行であるときにターンする第１のＮ型トランジスタと、
対応するメモリセル行が隣接行であるときにターンする第２のＮ型トランジスタとを有し、
前記第１のＮ型トランジスタの電流駆動力は、前記データ書込電流に相当する、請求項１２に記載の薄膜磁性体記憶装置。 - 前記複数のＮ型電界効果型トランジスタは、
対応するメモリセル行が選択行であるときにターンする第１のＮ型トランジスタと、
対応するメモリセル行が選択行または隣接行であるときにターンする第２のＮ型トランジスタとを有し、
前記第１および第２のＮ型トランジスタの電流駆動力の和は、前記データ書込電流に相当する、請求項１２に記載の薄膜磁性体記憶装置。 - 各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、
メモリセル行にそれぞれ対応して設けられ、選択行においてデータ書込電流が流される複数の書込選択線と、
メモリセル列にそれぞれ対応して設けられ、選択列において書込データに応じた方向の電流が流される複数のデータ線と、
前記複数の書込選択線の一端側にそれぞれ対応して設けられる複数の書込駆動回路とを備え、
前記複数の書込選択線の他端側は、第１および第２の電圧と１行おきに交互に接続され、
対応する書込選択線が前記第１の電圧と接続された前記書込駆動回路の各々は、前記対応する書込選択線の前記一端側と前記第２の電圧との間に接続されて、前記行選択結果に応じてオンまたはオンする、複数のＰ型電界効果型トランジスタを含み、
対応する書込選択線が前記第２の電圧と接続された前記書込駆動回路の各々は、前記対応する書込選択線の前記一端側と前記第１の電圧との間に接続されて、前記行選択結果に応じてオンまたはオンする、複数のＮ型電界効果型トランジスタを含み、
前記選択行に対応する書込駆動回路において、前記複数のＮ型電界効果型トランジスタまたは前記複数のＰ型電界効果型トランジスタのうちの、電流駆動力の和が前記データ書込電流に相当する少なくとも一部がターンオンし、
前記選択行の隣接行に対応する書込駆動回路において、前記複数のＮ型電界効果型トランジスタまたは前記複数のＰ型電界効果型トランジスタのうち、電流駆動力の和が前記データ書込電流よりも小さい一部がターンオンする、薄膜磁性体記憶装置。 - 前記複数のＮ型電界効果型トランジスタは、
対応するメモリセル行が選択行であるときにターンする第１のＮ型トランジスタと、
対応するメモリセル行が隣接行であるときにターンする第２のＮ型トランジスタとを有し、
前記複数のＰ型電界効果型トランジスタは、
対応するメモリセル行が選択行であるときにターンする第１のＰ型トランジスタと、
対応するメモリセル行が隣接行であるときにターンする第２のＰ型トランジスタとを有し、
前記第１のＮ型トランジスタおよび前記第１のＰ型トランジスタの各々の電流駆動力は、前記データ書込電流に相当する、請求項１５に記載の薄膜磁性体記憶装置。 - 前記複数のＮ型電界効果型トランジスタは、
対応するメモリセル行が選択行であるときにターンする第１のトランジスタと、
対応するメモリセル行が選択行または隣接行であるときにターンする第２のトランジスタとを有し、
前記複数のＰ型電界効果型トランジスタは、
対応するメモリセル行が選択行であるときにターンする第１のＰ型トランジスタと、
対応するメモリセル行が選択行または隣接行であるときにターンする第２のＰ型トランジスタとを有し、
前記第１および第２のＮ型トランジスタの電流駆動力の和と、前記第１および第２のＰ型トランジスタの電流駆動力の和との各々は、前記データ書込電流に相当する、請求項１５に記載の薄膜磁性体記憶装置。 - 各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、
前記複数のメモリセルの一部へ選択的にデータ書込磁界を印加するために、データ書込電流の供給を選択的に受ける複数の書込電流配線と、
前記メモリアレイ外部において、前記複数の書込電流配線と同一方向に沿って配置される周辺配線とを備え、
前記周辺配線を流れる電流と、前記複数の書込電流配線のうちの前記周辺配線に最も近接した書込電流配線を流れる電流とは、互いに反対方向である、薄膜磁性体記憶装置。 - 前記複数の書込電流配線にそれぞれ対応して設けられる複数の書込電流駆動回路をさらに備え、
前記周辺配線は、前記複数の書込電流駆動回路のうちの前記最も近接した書込電流配線に対応する１つと接続されて、前記データ書込電流を通過させる、請求項１８に記載の薄膜磁性体記憶装置。 - 各々が記憶データに応じた方向に磁化される磁性体を有する複数の磁性体メモリセルが行列状に配置されたメモリアレイと、
前記複数のメモリセルの一部へ選択的にデータ書込磁界を印加するために、データ書込電流の供給を選択的に受ける複数の書込電流配線と、
前記メモリアレイ外部において、前記複数の書込電流配線と同一方向に沿って配置される周辺配線とを備え、
前記周辺配線の接続先は、前記データ書込電流が流れる期間と前記周辺配線を電流が流れる期間とが互いに重複しないように設計される、薄膜磁性体記憶装置。 - 前記複数の書込電流配線は、所定方向の前記データ書込電流を受けて、前記複数のメモリセルの前記一部に対して磁化困難軸に沿った磁界を作用させる、請求項１８または２０に記載の薄膜磁性体記憶装置。
- 前記複数の書込電流配線は、書込データに応じた方向の前記データ書込電流を受けて、前記複数のメモリセルの前記一部に対して磁化容易軸に沿った磁界を作用させる、請求項１８または２０に記載の薄膜磁性体記憶装置。
- 前記周辺配線は、前記メモリアレイの周辺領域に配置される、請求項１８または２０に記載の薄膜磁性体記憶装置。
- 前記周辺配線は、前記メモリアレイの上部領域および下部領域のいずれかに配置される、請求項１８または２０に記載の薄膜磁性体記憶装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002187946A JP4208500B2 (ja) | 2002-06-27 | 2002-06-27 | 薄膜磁性体記憶装置 |
| TW091133000A TW594731B (en) | 2002-06-27 | 2002-11-11 | Thin film magnetic memory device suppressing internal magnetic noises |
| US10/327,888 US6856538B2 (en) | 2002-06-27 | 2002-12-26 | Thin film magnetic memory device suppressing internal magnetic noises |
| DE10307926A DE10307926A1 (de) | 2002-06-27 | 2003-02-25 | Magnetische Dünnfilmspeichervorrichtung mit Unterdrückung interner magnetischer Störungen |
| CNB031198023A CN1303611C (zh) | 2002-06-27 | 2003-02-28 | 抑制了内部的磁噪声的薄膜磁性体存储器 |
| KR1020030012739A KR20040002446A (ko) | 2002-06-27 | 2003-02-28 | 내부에서의 자기노이즈를 억제한 박막자성체 기억장치 |
| US10/959,423 US6972991B2 (en) | 2002-06-27 | 2004-10-07 | Thin film magnetic memory device suppressing internal magnetic noises |
| US11/231,763 US7042761B2 (en) | 2002-06-27 | 2005-09-22 | Thin film magnetic memory device suppressing internal magnetic noises |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002187946A JP4208500B2 (ja) | 2002-06-27 | 2002-06-27 | 薄膜磁性体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008228837A Division JP4698712B2 (ja) | 2008-09-05 | 2008-09-05 | 薄膜磁性体記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004030826A true JP2004030826A (ja) | 2004-01-29 |
| JP2004030826A5 JP2004030826A5 (ja) | 2005-10-20 |
| JP4208500B2 JP4208500B2 (ja) | 2009-01-14 |
Family
ID=29774205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002187946A Expired - Fee Related JP4208500B2 (ja) | 2002-06-27 | 2002-06-27 | 薄膜磁性体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (3) | US6856538B2 (ja) |
| JP (1) | JP4208500B2 (ja) |
| KR (1) | KR20040002446A (ja) |
| CN (1) | CN1303611C (ja) |
| DE (1) | DE10307926A1 (ja) |
| TW (1) | TW594731B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2009164319A (ja) * | 2008-01-04 | 2009-07-23 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2018514048A (ja) * | 2015-04-24 | 2018-05-31 | インテル・コーポレーション | ビットセル状態保持 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4667594B2 (ja) * | 2000-12-25 | 2011-04-13 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| JP4570313B2 (ja) * | 2001-10-25 | 2010-10-27 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| JP4266302B2 (ja) * | 2002-11-27 | 2009-05-20 | 株式会社ルネサステクノロジ | 不揮発性記憶装置 |
| JP2004241013A (ja) * | 2003-02-03 | 2004-08-26 | Renesas Technology Corp | 半導体記憶装置 |
| JP4315703B2 (ja) * | 2003-02-27 | 2009-08-19 | 株式会社ルネサステクノロジ | 薄膜磁性体記憶装置 |
| US6859388B1 (en) * | 2003-09-05 | 2005-02-22 | Freescale Semiconductor, Inc. | Circuit for write field disturbance cancellation in an MRAM and method of operation |
| JP4819316B2 (ja) * | 2004-02-23 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7599209B2 (en) * | 2005-12-23 | 2009-10-06 | Infineon Technologies Ag | Memory circuit including a resistive memory element and method for operating such a memory circuit |
| JP2007293933A (ja) * | 2006-04-21 | 2007-11-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| WO2009156873A1 (en) * | 2008-06-23 | 2009-12-30 | Sandisk Il Ltd. | Ad hoc flash memory reference cells |
| US8657584B2 (en) | 2010-02-16 | 2014-02-25 | Edwards Limited | Apparatus and method for tuning pump speed |
| US9679643B1 (en) * | 2016-03-09 | 2017-06-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Resistive memory device having a trimmable resistance of at least on of a driver and a sinker is trimmed based on a row location |
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| KR100366702B1 (ko) * | 2000-02-03 | 2003-01-08 | 삼성전자 주식회사 | 쓰기 및 읽기 회로를 갖는 자기 터널 접합 소자를 이용한자기 랜덤 액세스 메모리 |
| DE10045042C1 (de) * | 2000-09-12 | 2002-05-23 | Infineon Technologies Ag | MRAM-Modulanordnung |
| JP4726292B2 (ja) * | 2000-11-14 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| JP4667594B2 (ja) * | 2000-12-25 | 2011-04-13 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| JP4731041B2 (ja) | 2001-05-16 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| JP2004079033A (ja) * | 2002-08-12 | 2004-03-11 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
-
2002
- 2002-06-27 JP JP2002187946A patent/JP4208500B2/ja not_active Expired - Fee Related
- 2002-11-11 TW TW091133000A patent/TW594731B/zh not_active IP Right Cessation
- 2002-12-26 US US10/327,888 patent/US6856538B2/en not_active Expired - Fee Related
-
2003
- 2003-02-25 DE DE10307926A patent/DE10307926A1/de not_active Withdrawn
- 2003-02-28 KR KR1020030012739A patent/KR20040002446A/ko active Search and Examination
- 2003-02-28 CN CNB031198023A patent/CN1303611C/zh not_active Expired - Fee Related
-
2004
- 2004-10-07 US US10/959,423 patent/US6972991B2/en not_active Expired - Fee Related
-
2005
- 2005-09-22 US US11/231,763 patent/US7042761B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1303611C (zh) | 2007-03-07 |
| US20060039193A1 (en) | 2006-02-23 |
| CN1467742A (zh) | 2004-01-14 |
| US20050052929A1 (en) | 2005-03-10 |
| US20040001353A1 (en) | 2004-01-01 |
| TW594731B (en) | 2004-06-21 |
| US6972991B2 (en) | 2005-12-06 |
| DE10307926A1 (de) | 2004-01-22 |
| US6856538B2 (en) | 2005-02-15 |
| JP4208500B2 (ja) | 2009-01-14 |
| TW200400507A (en) | 2004-01-01 |
| US7042761B2 (en) | 2006-05-09 |
| KR20040002446A (ko) | 2004-01-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
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|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121031 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121031 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131031 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |