JP2001126468A - 半選択メモリ・セルの意図しない切換を抑制するために磁界バイアスを使用するｍｒａｍ装置 - Google Patents
半選択メモリ・セルの意図しない切換を抑制するために磁界バイアスを使用するｍｒａｍ装置Info
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- 230000005291 magnetic effect Effects 0.000 title claims abstract description 101
- 230000005415 magnetization Effects 0.000 claims description 42
- 239000010409 thin film Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 9
- 239000010408 film Substances 0.000 claims 2
- 230000002401 inhibitory effect Effects 0.000 claims 1
- 230000002035 prolonged effect Effects 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 claims 1
- 230000007774 longterm Effects 0.000 description 8
- 238000013500 data storage Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- 230000001419 dependent effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000005347 demagnetization Effects 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910000531 Co alloy Inorganic materials 0.000 description 1
- 229910000599 Cr alloy Inorganic materials 0.000 description 1
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 1
- 101150030891 MRAS gene Proteins 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005294 ferromagnetic effect Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】 磁気ランダム・アクセス・メモリ（ＭＲＡ
Ｍ）において、メモリ・セルの半選択状態での意図しな
い記憶情報の変更を抑制する。 【解決手段】 第１の磁界Ｈｙ２をメモリ・セルに加え
ている間に、選択されたメモリ・セル１２に、ワード線
１４による第２の磁界Ｈｙ１と、ビット線１６による第
３の磁界Ｈｘを加え、第２と第３の磁界が合成されたと
きに前記選択されたメモリ・セルの情報が切り換えられ
る。このとき、第１の磁界は、第２の磁界の極性と逆の
極性を有し、第３の磁界と実質的に直角である。
Ｍ）において、メモリ・セルの半選択状態での意図しな
い記憶情報の変更を抑制する。 【解決手段】 第１の磁界Ｈｙ２をメモリ・セルに加え
ている間に、選択されたメモリ・セル１２に、ワード線
１４による第２の磁界Ｈｙ１と、ビット線１６による第
３の磁界Ｈｘを加え、第２と第３の磁界が合成されたと
きに前記選択されたメモリ・セルの情報が切り換えられ
る。このとき、第１の磁界は、第２の磁界の極性と逆の
極性を有し、第３の磁界と実質的に直角である。
Description
【０００１】
【発明の背景】本発明は、データ記憶用のランダム・ア
クセス・メモリに関する。より具体的には、本発明は、
メモリ・セルのアレイを含む磁気ランダム・アクセス・
メモリ装置およびメモリ・セルの書込み回路に関する。
クセス・メモリに関する。より具体的には、本発明は、
メモリ・セルのアレイを含む磁気ランダム・アクセス・
メモリ装置およびメモリ・セルの書込み回路に関する。
【０００２】磁気ランダム・アクセス・メモリ「ＭＲＡ
Ｍ」は、長期データ記憶機構と見なされる一種の不揮発
性メモリである。ＭＲＡＭ装置からのデータのアクセス
は、ハードドライブなどの従来の長期記憶装置からのデ
ータのアクセスよりも数桁早くなる。さらに、ＭＲＡＭ
装置は、ハードドライブやその他の従来の長期記憶装置
よりもコンパクトで消費電力が少ない。
Ｍ」は、長期データ記憶機構と見なされる一種の不揮発
性メモリである。ＭＲＡＭ装置からのデータのアクセス
は、ハードドライブなどの従来の長期記憶装置からのデ
ータのアクセスよりも数桁早くなる。さらに、ＭＲＡＭ
装置は、ハードドライブやその他の従来の長期記憶装置
よりもコンパクトで消費電力が少ない。
【０００３】典型的なＭＲＡＭ装置は、メモリ・セルの
アレイを含む。ワード線がメモリ・セルの行に沿って延
び、ビット線がメモリ・セルの列に沿って延びる。各メ
モリ・セルは、ワード線とビット線の交点に配置され
る。メモリ・セルは、情報のビットを磁化の向きとして
記憶する。任意の所与の時間において、各メモリ・セル
の磁化の向きは、２つの安定した向きの一方をとる。そ
のような安定した２つの向き、平行と逆平行が、「０」
と「１」の論理値を表す。 選択されたメモリ・セルの
磁化の向きは、選択されたメモリ・セルと交差するワー
ド線とビット線に電流を供給することによって変化させ
ることができる。電流は、合成されたときに、選択した
メモリ・セルの磁化方向を平行から逆平行またはその逆
に切り換える直交する２つの磁界を作り出す。
アレイを含む。ワード線がメモリ・セルの行に沿って延
び、ビット線がメモリ・セルの列に沿って延びる。各メ
モリ・セルは、ワード線とビット線の交点に配置され
る。メモリ・セルは、情報のビットを磁化の向きとして
記憶する。任意の所与の時間において、各メモリ・セル
の磁化の向きは、２つの安定した向きの一方をとる。そ
のような安定した２つの向き、平行と逆平行が、「０」
と「１」の論理値を表す。 選択されたメモリ・セルの
磁化の向きは、選択されたメモリ・セルと交差するワー
ド線とビット線に電流を供給することによって変化させ
ることができる。電流は、合成されたときに、選択した
メモリ・セルの磁化方向を平行から逆平行またはその逆
に切り換える直交する２つの磁界を作り出す。
【０００４】メモリ・セルが選択されると、選択された
メモリ・セルと交差するワード線に沿ったすべてのメモ
リ・セルは、２つの磁界のうちの一方を認識し、選択さ
れたメモリ・セルと交差するビット線に沿ったすべての
メモリ・セルは、２つの磁界のうちの他方を認識する。
このような２つの磁界のうちの１つを認識するメモリ・
セルは、以後、「半選択(half-selected)」メモリ・セ
ルと呼ぶ。選択されたメモリ・セルを切り換えるとき、
すべての半選択メモリ・セルの磁化分極に影響を与えて
はならない。さもないと、選択されたメモリ・セルにビ
ットを書き込むときに、半選択メモリ・セルに記憶され
た情報が偶然に消去されることになる。しかしながら、
実際には、半選択メモリ・セルの切換が行われることが
ある。したがって、ＭＲＡＭ装置にデータを記憶する信
頼性が問題となることがある。
メモリ・セルと交差するワード線に沿ったすべてのメモ
リ・セルは、２つの磁界のうちの一方を認識し、選択さ
れたメモリ・セルと交差するビット線に沿ったすべての
メモリ・セルは、２つの磁界のうちの他方を認識する。
このような２つの磁界のうちの１つを認識するメモリ・
セルは、以後、「半選択(half-selected)」メモリ・セ
ルと呼ぶ。選択されたメモリ・セルを切り換えるとき、
すべての半選択メモリ・セルの磁化分極に影響を与えて
はならない。さもないと、選択されたメモリ・セルにビ
ットを書き込むときに、半選択メモリ・セルに記憶され
た情報が偶然に消去されることになる。しかしながら、
実際には、半選択メモリ・セルの切換が行われることが
ある。したがって、ＭＲＡＭ装置にデータを記憶する信
頼性が問題となることがある。
【０００５】この半選択メモリ・セルの意図しない切換
による問題は、メモリ・セルのサイズが小さくなるほど
大きくなることある。したがって、ＭＲＡＭ装置の信頼
性は、メモリ・セルのサイズが小さくなるほど下がるこ
とがある。しかし、産業界の目標は常に、セル・サイズ
を小さくして記憶密度を高めることである。メモリ密度
を高めるとＭＲＡＭのコストとサイズが小さくなる。半
選択メモリ・セルの意図しない切換を抑制ればセル・サ
イズをさらに小さくすることができる。
による問題は、メモリ・セルのサイズが小さくなるほど
大きくなることある。したがって、ＭＲＡＭ装置の信頼
性は、メモリ・セルのサイズが小さくなるほど下がるこ
とがある。しかし、産業界の目標は常に、セル・サイズ
を小さくして記憶密度を高めることである。メモリ密度
を高めるとＭＲＡＭのコストとサイズが小さくなる。半
選択メモリ・セルの意図しない切換を抑制ればセル・サ
イズをさらに小さくすることができる。
【０００６】したがって、ＭＲＡＭ装置の半選択メモリ
・セルの意図しない切換を抑制する必要がある。
・セルの意図しない切換を抑制する必要がある。
【０００７】
【発明の概要】本発明によるＭＲＡＭ装置において、半
選択メモリ・セルの意図しない切換が抑制される。本発
明の１つの態様によれば、ＭＲＡＭ装置の選択されたメ
モリ・セルは、第１、第２および第３の磁界を加えるこ
とにより書き込まれる。第２および第３の磁界は、選択
されたメモリ・セルに加えられる。第２と第３の磁界
は、合成されたとき、選択されたメモリ・セルを切り換
える。第１の磁界は、半選択メモリ・セルに加えられ、
また選択されたメモリにも加えられる場合がある。第１
の磁界は、第２の磁界と反対の極性であり、複数の半選
択メモリ・セルの意図しない切換を抑制する強さを有す
る。
選択メモリ・セルの意図しない切換が抑制される。本発
明の１つの態様によれば、ＭＲＡＭ装置の選択されたメ
モリ・セルは、第１、第２および第３の磁界を加えるこ
とにより書き込まれる。第２および第３の磁界は、選択
されたメモリ・セルに加えられる。第２と第３の磁界
は、合成されたとき、選択されたメモリ・セルを切り換
える。第１の磁界は、半選択メモリ・セルに加えられ、
また選択されたメモリにも加えられる場合がある。第１
の磁界は、第２の磁界と反対の極性であり、複数の半選
択メモリ・セルの意図しない切換を抑制する強さを有す
る。
【０００８】本発明のその他の態様および利点は、本発
明の原理を例として示す添付図面と共に行われる以下の
詳細な説明から明らかになるであろう。
明の原理を例として示す添付図面と共に行われる以下の
詳細な説明から明らかになるであろう。
【０００９】
【好適な実施例の詳細な説明】説明のために図面に示し
たように、本発明は、磁気ランダム・アクセス・メモリ
装置において実施される。選択されたメモリ・セルに書
き込んでいる間に、半選択メモリ・セルに磁界バイアス
が加えられる。この磁界バイアスは、半選択メモリ・セ
ルの意図しない切換を抑制し、それによりＭＲＡＭ装置
のデータ記憶の信頼性を高める。
たように、本発明は、磁気ランダム・アクセス・メモリ
装置において実施される。選択されたメモリ・セルに書
き込んでいる間に、半選択メモリ・セルに磁界バイアス
が加えられる。この磁界バイアスは、半選択メモリ・セ
ルの意図しない切換を抑制し、それによりＭＲＡＭ装置
のデータ記憶の信頼性を高める。
【００１０】次に、メモリ・セル１２のアレイ１０を含
むＭＲＡＭ装置８を示す図１を参照する。メモリ・セル
１２は、行と列に配列され、行はｘ方向に延び、列はｙ
方向に延びる。本発明の説明を簡略化するために、比較
的少数のメモリ・セル１２だけを示す。実際には、１０
２４ｘ１０２４またはそれよりも大きいメモリ・セルの
アレイを使用することができる。
むＭＲＡＭ装置８を示す図１を参照する。メモリ・セル
１２は、行と列に配列され、行はｘ方向に延び、列はｙ
方向に延びる。本発明の説明を簡略化するために、比較
的少数のメモリ・セル１２だけを示す。実際には、１０
２４ｘ１０２４またはそれよりも大きいメモリ・セルの
アレイを使用することができる。
【００１１】ワード線１４としてはたらくトレースは、
メモリ・セル・アレイ１０の一方の側の平面上にｘ方向
に延びる。ビット線１６としてはたらくトレースは、メ
モリ・セル・アレイ１０の反対の側の平面上にｙ方向に
延びる。メモリ・セル・アレイ１０の各行ごとに１つの
ワード線１４があり、メモリ・セル・アレイ１０の各列
ごとに１つのビット線１６があることがある。各メモリ
・セル１２は、対応するワード線１４とビット線１６の
交点に配置される。
メモリ・セル・アレイ１０の一方の側の平面上にｘ方向
に延びる。ビット線１６としてはたらくトレースは、メ
モリ・セル・アレイ１０の反対の側の平面上にｙ方向に
延びる。メモリ・セル・アレイ１０の各行ごとに１つの
ワード線１４があり、メモリ・セル・アレイ１０の各列
ごとに１つのビット線１６があることがある。各メモリ
・セル１２は、対応するワード線１４とビット線１６の
交点に配置される。
【００１２】ＭＲＡＭ装置８は、さらに、書込み動作中
にワード線１４とビット線１６に電流ＩｘとＩｙを供給
する書込み回路１８を含む。書込み回路１８は、ワード
線電流源２０と、各ワード線１４ごとに第１と第２の行
選択トランジスタ２２と２４を含む。第１の行選択トラ
ンジスタ２２はそれぞれ、対応するワード線１４とワー
ド線電流源２０の間に結合される。第２の行選択トラン
ジスタ２４はそれぞれ、対応するワード線１４と基準電
位２６（たとえば、アース）の間に結合される。
にワード線１４とビット線１６に電流ＩｘとＩｙを供給
する書込み回路１８を含む。書込み回路１８は、ワード
線電流源２０と、各ワード線１４ごとに第１と第２の行
選択トランジスタ２２と２４を含む。第１の行選択トラ
ンジスタ２２はそれぞれ、対応するワード線１４とワー
ド線電流源２０の間に結合される。第２の行選択トラン
ジスタ２４はそれぞれ、対応するワード線１４と基準電
位２６（たとえば、アース）の間に結合される。
【００１３】書込み回路１８は、さらに、ビット線電流
源２８と、各ビット線ごとに第１と第２の列選択トラン
ジスタ３０と３２を含む。第１の列選択トランジスタ３
０はそれぞれ、対応するビット線１６とビット線電流源
２８の間に結合される。それぞれの第２の列選択トラン
ジスタ３２は、対応するビット線１６と基準電位２６の
間に結合される。
源２８と、各ビット線ごとに第１と第２の列選択トラン
ジスタ３０と３２を含む。第１の列選択トランジスタ３
０はそれぞれ、対応するビット線１６とビット線電流源
２８の間に結合される。それぞれの第２の列選択トラン
ジスタ３２は、対応するビット線１６と基準電位２６の
間に結合される。
【００１４】データは、ｍビット・ワードで書き込むこ
とができる。データをｍビット・ワードで書き込む場
合、復号化回路３４が、アドレスＡｘを復号化し、適切
な行および列選択トランジスタ２２、２４、３０および
３２をターンオンする（復号化回路３４から選択トラン
ジスタ２２、２４、３０および３２のゲートまで延びる
トレースは示していない）。
とができる。データをｍビット・ワードで書き込む場
合、復号化回路３４が、アドレスＡｘを復号化し、適切
な行および列選択トランジスタ２２、２４、３０および
３２をターンオンする（復号化回路３４から選択トラン
ジスタ２２、２４、３０および３２のゲートまで延びる
トレースは示していない）。
【００１５】ＭＲＡＭ装置８は、また、それぞれの選択
されたメモリ・セル１２の抵抗を検出する読取り回路を
含む。読取り回路は、本発明の説明を簡略化するために
示していない。さらに、書込み回路１８は、本発明の説
明を簡略化するために簡略化されている。すべてのワー
ド線１４に１つのワード線電流源２０だけを示すが、書
込み回路１８は、複数のワード線電流源２０を含んでも
よい。すべてのビット線１６に１つのビット線電流源２
８だけを示すが、書込み回路１８は、複数のビット線電
流源２８を含んでもよい。さらに、行と列にスイッチと
電流源を接続する多くの様々な方法がある。
されたメモリ・セル１２の抵抗を検出する読取り回路を
含む。読取り回路は、本発明の説明を簡略化するために
示していない。さらに、書込み回路１８は、本発明の説
明を簡略化するために簡略化されている。すべてのワー
ド線１４に１つのワード線電流源２０だけを示すが、書
込み回路１８は、複数のワード線電流源２０を含んでも
よい。すべてのビット線１６に１つのビット線電流源２
８だけを示すが、書込み回路１８は、複数のビット線電
流源２８を含んでもよい。さらに、行と列にスイッチと
電流源を接続する多くの様々な方法がある。
【００１６】メモリ・セル１２は、特定のタイプの装置
に制限されない。たとえば、メモリ・セル１２は、スピ
ン依存トンネル効果（「ＳＤＴ」）装置でもよい。典型
的なＳＤＴ装置は、「ピン留め(pinned)」層と「自由」
層を含む。ピン留め層は、平面内に向けられているが、
対象となる範囲に磁界が加えられた状況で回転しないよ
うに固定された磁化を有する。自由層は、ピン留めされ
ていない磁化方向を有する。より正確に言うと、磁化
は、平面内にある軸（「磁化容易」軸）に沿った２つの
方向のどちらに向けることもできる。自由層３６とピン
留め層３８の磁化が、同じ方向である場合は、向きは
「平行」であると言われる（図２（ａ）に矢印で示した
ような）。自由層３６とピン留め層３８の磁化が、反対
方向の場合は、向きは「逆平行」であると言われる（図
２（ｂ）の矢印で示したような）。
に制限されない。たとえば、メモリ・セル１２は、スピ
ン依存トンネル効果（「ＳＤＴ」）装置でもよい。典型
的なＳＤＴ装置は、「ピン留め(pinned)」層と「自由」
層を含む。ピン留め層は、平面内に向けられているが、
対象となる範囲に磁界が加えられた状況で回転しないよ
うに固定された磁化を有する。自由層は、ピン留めされ
ていない磁化方向を有する。より正確に言うと、磁化
は、平面内にある軸（「磁化容易」軸）に沿った２つの
方向のどちらに向けることもできる。自由層３６とピン
留め層３８の磁化が、同じ方向である場合は、向きは
「平行」であると言われる（図２（ａ）に矢印で示した
ような）。自由層３６とピン留め層３８の磁化が、反対
方向の場合は、向きは「逆平行」であると言われる（図
２（ｂ）の矢印で示したような）。
【００１７】自由層３６とピン留め層３８は、絶縁トン
ネル障壁によって分離される。絶縁トンネル障壁は、自
由層とピン留め層の間に量子力学的トンネル効果を生じ
させる。このトンネル効果現象は、電子スピンに依存
し、ＳＤＴ装置の抵抗を、自由層３６とピン留め層３８
の相対的磁化方向の関数にする。
ネル障壁によって分離される。絶縁トンネル障壁は、自
由層とピン留め層の間に量子力学的トンネル効果を生じ
させる。このトンネル効果現象は、電子スピンに依存
し、ＳＤＴ装置の抵抗を、自由層３６とピン留め層３８
の相対的磁化方向の関数にする。
【００１８】たとえば、自由層３６とピン留め層３８の
磁化方向が平行の場合（図２（ａ）を参照）、メモリ・
セル１２の抵抗は、第１の値Ｒである。磁化方向が、平
行から逆平行に変化した場合（図２（ｂ）を参照）、メ
モリ・セル１２の抵抗は、第２の値Ｒ＋ΔＲに増大す
る。
磁化方向が平行の場合（図２（ａ）を参照）、メモリ・
セル１２の抵抗は、第１の値Ｒである。磁化方向が、平
行から逆平行に変化した場合（図２（ｂ）を参照）、メ
モリ・セル１２の抵抗は、第２の値Ｒ＋ΔＲに増大す
る。
【００１９】磁化を自由層３６の磁化容易軸の方向に向
けることによってデータがメモリ・セル１２に記憶され
る。論理値「０」は、自由層３６の磁化の向きを磁化方
向が平行になるようにすることによってメモリ・セル１
２に記憶することができ、論理値「１ 」は、自由層３
６の磁化の向きを磁化方向が逆平行になるようにするこ
とによってメモリ・セル１２に記憶することができる。
けることによってデータがメモリ・セル１２に記憶され
る。論理値「０」は、自由層３６の磁化の向きを磁化方
向が平行になるようにすることによってメモリ・セル１
２に記憶することができ、論理値「１ 」は、自由層３
６の磁化の向きを磁化方向が逆平行になるようにするこ
とによってメモリ・セル１２に記憶することができる。
【００２０】選択されたメモリ・セル１２に記憶された
論理値は、選択されたメモリ・セル１２の抵抗を検出す
ることによって読み取ることができる。たとえば、選択
されたメモリ・セル１２と交差するワード線１４とビッ
ト線１６の両側に電圧を印加し、それにより電流を発生
させる。この電流を測定して、メモリ・セルが、ある論
理値に対応する抵抗値Ｒを有するか他の論理値に対応す
る値Ｒ＋ΔＲを有するかを判定することができる。
論理値は、選択されたメモリ・セル１２の抵抗を検出す
ることによって読み取ることができる。たとえば、選択
されたメモリ・セル１２と交差するワード線１４とビッ
ト線１６の両側に電圧を印加し、それにより電流を発生
させる。この電流を測定して、メモリ・セルが、ある論
理値に対応する抵抗値Ｒを有するか他の論理値に対応す
る値Ｒ＋ΔＲを有するかを判定することができる。
【００２１】各メモリ・セル１２は、外部電力がない状
態でも磁化の向きを保持する。したがって、メモリ・セ
ル１２は不揮発性である。
態でも磁化の向きを保持する。したがって、メモリ・セ
ル１２は不揮発性である。
【００２２】次にさらに、書込み操作中の選択されたメ
モリ・セル１２を示す図３を参照する。選択されたメモ
リ・セル１２の自由層３６の磁化は、そのメモリ・セル
１２と交差するワード線１４とビット線１６の両方に電
流ＩｘおよびＩｙを加えることによって適応される。ワ
ード線１４に電流Ｉｘを加えると、ワード線１４のまわ
りに磁界Ｈｙ1が形成される。ビット線１６に電流Ｉｙ
を加えると、ビット線１６のまわりに磁界Ｈｘが形成さ
れる。これらの線１４と１６の両方に十分に大きい電流
が流されるとき、自由層３６の近くの合成磁界Ｈｘ＋Ｈ
ｙ1が、自由層３６の磁化を平行の向きから逆平行の向
きにあるいはその逆に回転する。
モリ・セル１２を示す図３を参照する。選択されたメモ
リ・セル１２の自由層３６の磁化は、そのメモリ・セル
１２と交差するワード線１４とビット線１６の両方に電
流ＩｘおよびＩｙを加えることによって適応される。ワ
ード線１４に電流Ｉｘを加えると、ワード線１４のまわ
りに磁界Ｈｙ1が形成される。ビット線１６に電流Ｉｙ
を加えると、ビット線１６のまわりに磁界Ｈｘが形成さ
れる。これらの線１４と１６の両方に十分に大きい電流
が流されるとき、自由層３６の近くの合成磁界Ｈｘ＋Ｈ
ｙ1が、自由層３６の磁化を平行の向きから逆平行の向
きにあるいはその逆に回転する。
【００２３】選択されたメモリ・セル１２と交差するワ
ード線１４に電流Ｉｘが供給されるとき、そのワード線
１４に沿ったその付加的なメモリ・セル１２が磁界Ｈｙ
1にさらされ、選択されたメモリ・セル１２と交差する
ビット線１６に電流Ｉｙが供給されるとき、そのビット
線１６に沿ったさらに付加的なメモリ・セル１２が磁界
Ｈｘにさらされる。理想的には、このような半選択メモ
リ・セルは、１つの磁界だけがある状況では切り換られ
てはならない。しかしながら、 メモリ・セル１２の端
の「反磁場」によって、半選択メモリ・セルが切り換わ
る確率が高くなることがある。
ード線１４に電流Ｉｘが供給されるとき、そのワード線
１４に沿ったその付加的なメモリ・セル１２が磁界Ｈｙ
1にさらされ、選択されたメモリ・セル１２と交差する
ビット線１６に電流Ｉｙが供給されるとき、そのビット
線１６に沿ったさらに付加的なメモリ・セル１２が磁界
Ｈｘにさらされる。理想的には、このような半選択メモ
リ・セルは、１つの磁界だけがある状況では切り換られ
てはならない。しかしながら、 メモリ・セル１２の端
の「反磁場」によって、半選択メモリ・セルが切り換わ
る確率が高くなることがある。
【００２４】次に、さらに、正方形のメモリ・セル１２
の自由層３６の磁化を示す図４を参照する。高記憶密度
メモリ装置用に提案されたＭＲＡＭ装置などのきわめて
小さいＭＲＡＭ装置では、反磁場により、自由層３６の
端領域における磁化４は強制的に縁に沿った向きになる
（たとえば、ｙ方向）。この端部の磁化４は、自由層３
６の磁化５の残りの部分にトルクをかける（強磁性交換
相互作用により）。このトルクは、磁化５をｙ方向に回
転させようとする。事実上、端部の磁化４は、半選択メ
モリ・セル１２を切り換えるはたらきをする。
の自由層３６の磁化を示す図４を参照する。高記憶密度
メモリ装置用に提案されたＭＲＡＭ装置などのきわめて
小さいＭＲＡＭ装置では、反磁場により、自由層３６の
端領域における磁化４は強制的に縁に沿った向きになる
（たとえば、ｙ方向）。この端部の磁化４は、自由層３
６の磁化５の残りの部分にトルクをかける（強磁性交換
相互作用により）。このトルクは、磁化５をｙ方向に回
転させようとする。事実上、端部の磁化４は、半選択メ
モリ・セル１２を切り換えるはたらきをする。
【００２５】トルクは、自由層３６が厚くなるほど大き
くなる。比較的薄い層（たとえば、約２ナノメートルの
厚さを有する自由層）では、端部磁化４による反磁場は
小さく、切換は磁界ＨｘとＨｙ1の両方に強く依存す
る。しかしながら、自由層が厚い場合（たとえば、約２
ナノメートルの厚さを有する自由層）は、端部磁化４に
よる磁界が強く、１つの切換磁界Ｈｙ1の依存は弱い。
この端部磁化４による強い磁界は、半選択メモリ・セル
１２の意図しない切換を引き起こすことがある。
くなる。比較的薄い層（たとえば、約２ナノメートルの
厚さを有する自由層）では、端部磁化４による反磁場は
小さく、切換は磁界ＨｘとＨｙ1の両方に強く依存す
る。しかしながら、自由層が厚い場合（たとえば、約２
ナノメートルの厚さを有する自由層）は、端部磁化４に
よる磁界が強く、１つの切換磁界Ｈｙ1の依存は弱い。
この端部磁化４による強い磁界は、半選択メモリ・セル
１２の意図しない切換を引き起こすことがある。
【００２６】複数のＭＲＡＭ装置の自由層を同時に形成
するために連続した薄膜を付着させ、連続した薄膜の厚
さに通常の製造ばらつきが生じるため、トルクは、装置
によって大きくなったり小さくなったりする。したがっ
て、半選択メモリ・セルの意図しない切換の問題は、装
置によって発生したりしなかったりする。
するために連続した薄膜を付着させ、連続した薄膜の厚
さに通常の製造ばらつきが生じるため、トルクは、装置
によって大きくなったり小さくなったりする。したがっ
て、半選択メモリ・セルの意図しない切換の問題は、装
置によって発生したりしなかったりする。
【００２７】半選択メモリ・セルの意図しない切換を抑
制するために、メモリ・セル１２のすべてに磁界バイア
ス−Ｈｙ2を加える。磁界バイアス−Ｈｙ2の方向は、切
換磁界Ｈｙ1の方向と反対である。磁界バイアス−Ｈｙ2
の強さは、切換磁界Ｈｙ1の強さよりも弱くてよい。た
とえば、磁界バイアスＨｙ2の強さは、切換磁界Ｈｙ1の
強さの約０．２５倍である。しかしながら、磁界Ｈｙ1
とＨｙ2の実際の強さは装置に依存する。
制するために、メモリ・セル１２のすべてに磁界バイア
ス−Ｈｙ2を加える。磁界バイアス−Ｈｙ2の方向は、切
換磁界Ｈｙ1の方向と反対である。磁界バイアス−Ｈｙ2
の強さは、切換磁界Ｈｙ1の強さよりも弱くてよい。た
とえば、磁界バイアスＨｙ2の強さは、切換磁界Ｈｙ1の
強さの約０．２５倍である。しかしながら、磁界Ｈｙ1
とＨｙ2の実際の強さは装置に依存する。
【００２８】次に図５を参照すると、切換磁界Ｈｘだけ
（すなわち、端部磁化によって生じるトルクがない状態
での切換磁界Ｈｘ）から生じる切換点４２は、切換曲線
４０の左側に低下する。したがって、切換磁界Ｈｘだけ
ではメモリ・セル１２は切り換わらない。しかしなが
ら、通常の製造ばらつきにより、実際の装置に加わる磁
界は、実効磁界Ｈｅｆｆが切換点を４４に移動させるよ
うなものであることがある。切換点４４が切換曲線４０
上にあるため、そのような実効磁界Ｈｅｆｆは、半選択
メモリ・セル１２を意図せずに切り換えることになる。
磁界バイアス−Ｈｙ2を加えると、切換曲線４０の右側
にある切換点４６が押される。したがって、磁界バイア
ス−Ｈｙ2を加えると、半選択メモリ・セル１２の意図
しない切換が抑制される。
（すなわち、端部磁化によって生じるトルクがない状態
での切換磁界Ｈｘ）から生じる切換点４２は、切換曲線
４０の左側に低下する。したがって、切換磁界Ｈｘだけ
ではメモリ・セル１２は切り換わらない。しかしなが
ら、通常の製造ばらつきにより、実際の装置に加わる磁
界は、実効磁界Ｈｅｆｆが切換点を４４に移動させるよ
うなものであることがある。切換点４４が切換曲線４０
上にあるため、そのような実効磁界Ｈｅｆｆは、半選択
メモリ・セル１２を意図せずに切り換えることになる。
磁界バイアス−Ｈｙ2を加えると、切換曲線４０の右側
にある切換点４６が押される。したがって、磁界バイア
ス−Ｈｙ2を加えると、半選択メモリ・セル１２の意図
しない切換が抑制される。
【００２９】次に、磁界バイアス−Ｈｙ2を加える様々
な方法を考察する。図３に１つの方法を示す。メモリ・
セル１２は、磁界バイアス−Ｈｙ2を提供する部分１３
を含む。磁界バイアス−Ｈｙ2を提供する部分１３は、
層３６または３８のいずれかとワード線１４の間の独立
した磁気薄膜でよい。実効磁界Ｈｅｆｆが負のｙ方向で
ある場合、独立した薄膜の磁化は、正のｙ方向に固定さ
れる。独立した磁気薄膜は、様々な磁性材料から作成す
ることができる。たとえば、独立した磁気薄膜は、コバ
ルトとクロムの合金からなり、この合金は、自由層３６
の厚さと同等の厚さを有する。ＭＲＡＭ装置８の作成に
おいて、磁気薄膜を付着させワード線１４をターン形成
することができる。あるいは、薄膜は、メモリ・セル１
２の一部分でもよい。そのような薄膜は、メモリ・セル
１２と一緒に作成することができる。
な方法を考察する。図３に１つの方法を示す。メモリ・
セル１２は、磁界バイアス−Ｈｙ2を提供する部分１３
を含む。磁界バイアス−Ｈｙ2を提供する部分１３は、
層３６または３８のいずれかとワード線１４の間の独立
した磁気薄膜でよい。実効磁界Ｈｅｆｆが負のｙ方向で
ある場合、独立した薄膜の磁化は、正のｙ方向に固定さ
れる。独立した磁気薄膜は、様々な磁性材料から作成す
ることができる。たとえば、独立した磁気薄膜は、コバ
ルトとクロムの合金からなり、この合金は、自由層３６
の厚さと同等の厚さを有する。ＭＲＡＭ装置８の作成に
おいて、磁気薄膜を付着させワード線１４をターン形成
することができる。あるいは、薄膜は、メモリ・セル１
２の一部分でもよい。そのような薄膜は、メモリ・セル
１２と一緒に作成することができる。
【００３０】図６は、磁界バイアス−Ｈｙ2を加えるこ
とができる別の方法を示す。固定層３８の磁化４８は、
自由層３６の磁化５０に対して角度Ａだけ回転されるこ
とがある。その結果、ｙ方向の磁化成分とバイアス磁界
−Ｈｙ2が装置に加えられる。この自由層３６に対する
固定層３８の回転は、固定層３８を角度Ａの磁界中でア
ニールすることによって達成することができる。
とができる別の方法を示す。固定層３８の磁化４８は、
自由層３６の磁化５０に対して角度Ａだけ回転されるこ
とがある。その結果、ｙ方向の磁化成分とバイアス磁界
−Ｈｙ2が装置に加えられる。この自由層３６に対する
固定層３８の回転は、固定層３８を角度Ａの磁界中でア
ニールすることによって達成することができる。
【００３１】次に、別のＭＲＡＭ装置１０８と、磁界バ
イアス−Ｈｙ2を加えるさらに別の方法を示す図７を参
照する。ＭＲＡＭ装置１０８は、メモリ・セル１２のア
レイ１０を含む。ワード線１４は、メモリ・セル・アレ
イ１０の一方の側の平面上にｘ方向に延びる。ビット線
１６は、メモリ・セル・アレイ１０の反対の側の平面上
にｙ方向に延びる。各メモリ・セル１２は、対応するワ
ード線１４とビット線１６の交点に配置される。
イアス−Ｈｙ2を加えるさらに別の方法を示す図７を参
照する。ＭＲＡＭ装置１０８は、メモリ・セル１２のア
レイ１０を含む。ワード線１４は、メモリ・セル・アレ
イ１０の一方の側の平面上にｘ方向に延びる。ビット線
１６は、メモリ・セル・アレイ１０の反対の側の平面上
にｙ方向に延びる。各メモリ・セル１２は、対応するワ
ード線１４とビット線１６の交点に配置される。
【００３２】ＭＲＡＭ装置１０８は、さらに、書込み動
作中にワード線１４とビット線１６に電流Ｉｘ1、−Ｉ
ｘ2およびＩｙを供給する書込み回路１１０を含む。書
込み回路１１０は、電流Ｉｙを供給するビット線電流源
２８と、各ビット線１６ごとの第１と第２の列選択トラ
ンジスタ３０と３２を含む。
作中にワード線１４とビット線１６に電流Ｉｘ1、−Ｉ
ｘ2およびＩｙを供給する書込み回路１１０を含む。書
込み回路１１０は、電流Ｉｙを供給するビット線電流源
２８と、各ビット線１６ごとの第１と第２の列選択トラ
ンジスタ３０と３２を含む。
【００３３】書込み回路１１０は、さらに、電流Ｉｘ1
を供給する第１のワード線電流源２０と、電流−Ｉｘ2
を供給する第２のワード線電流源１１２と、ワード線１
４とアース２６の間に結合された行選択トランジスタ２
４と、ワード線１４と電流源２０および１１２との間に
結合された行選択復号器１１４を含む。
を供給する第１のワード線電流源２０と、電流−Ｉｘ2
を供給する第２のワード線電流源１１２と、ワード線１
４とアース２６の間に結合された行選択トランジスタ２
４と、ワード線１４と電流源２０および１１２との間に
結合された行選択復号器１１４を含む。
【００３４】復号回路１１６は、アドレスＡｘを復号
し、適切な列選択トランジスタ３０および３２をターン
オンして選択されたメモリ・セル１２と交差するビット
線に電流Ｉｙを供給する。ビット線電流源２８からの電
流Ｉｙにより、選択されたメモリ・セル１２と交差する
ビット線１６のまわりに磁界Ｈｘが生成される。
し、適切な列選択トランジスタ３０および３２をターン
オンして選択されたメモリ・セル１２と交差するビット
線に電流Ｉｙを供給する。ビット線電流源２８からの電
流Ｉｙにより、選択されたメモリ・セル１２と交差する
ビット線１６のまわりに磁界Ｈｘが生成される。
【００３５】行選択復号器１１４は、アドレスＡｘを復
号し、選択されたメモリ・セル１２と交差するワード線
１４に第１のワード線電流源２０を接続する。第１のワ
ード線電流源２０からの電流Ｉｘ1により、選択された
メモリ・セル１２と交差するワード線１４のまわりに磁
界Ｈｙ1が生成される。
号し、選択されたメモリ・セル１２と交差するワード線
１４に第１のワード線電流源２０を接続する。第１のワ
ード線電流源２０からの電流Ｉｘ1により、選択された
メモリ・セル１２と交差するワード線１４のまわりに磁
界Ｈｙ1が生成される。
【００３６】行選択復号器１１４は、また、通電された
ビットに沿った半選択メモリ・セル１２と交差するワー
ド線１４に第２のワード線電流源１１２を接続する。第
２のワード線電流源１１２からの電流−Ｉｘ2により、
半選択メモリ・セル１２と交差するワード線１４のまわ
りに磁界バイアス−Ｈｙ2が生成される。したがって、
磁界バイアスＨｙ2は、通電されたビット線１６に沿っ
た半選択メモリ・セル１２が偶然に切り換えられるのを
防ぐ。
ビットに沿った半選択メモリ・セル１２と交差するワー
ド線１４に第２のワード線電流源１１２を接続する。第
２のワード線電流源１１２からの電流−Ｉｘ2により、
半選択メモリ・セル１２と交差するワード線１４のまわ
りに磁界バイアス−Ｈｙ2が生成される。したがって、
磁界バイアスＨｙ2は、通電されたビット線１６に沿っ
た半選択メモリ・セル１２が偶然に切り換えられるのを
防ぐ。
【００３７】次に、半選択および完全選択メモリ・セル
１２に電流Ｉｘ1、Ｉｘ2およびＩｙを加える一般的な方
法を示す図８を参照する。第２のワード線電流源１１２
からの電流−Ｉｘ2が、半選択メモリ・セル１２と交差
するワード線１４に供給され（ブロック２０２）、切換
電流Ｉｘ1およびＩｙが、完全選択メモリ・セル１２と
交差するワード線１４とビット線１６に供給される（ブ
ロック２０４）。
１２に電流Ｉｘ1、Ｉｘ2およびＩｙを加える一般的な方
法を示す図８を参照する。第２のワード線電流源１１２
からの電流−Ｉｘ2が、半選択メモリ・セル１２と交差
するワード線１４に供給され（ブロック２０２）、切換
電流Ｉｘ1およびＩｙが、完全選択メモリ・セル１２と
交差するワード線１４とビット線１６に供給される（ブ
ロック２０４）。
【００３８】次に、マルチレベルＭＲＡＭチップ３００
を示す図９を参照する。ＭＲＡＭチップ３００は、基板
３０４上のｚ方向に積み重ねられたＮのメモリ・セル・
レベル３０２を含む。数Ｎは、１以上の正の整数であ
る。メモリ・セル・レベル３０２は、二酸化ケイ素など
の絶縁材料（図示せず）によって分離することができ
る。基板３０４上に読取り回路と書込み回路を作成する
ことができる。読取り回路と書込み回路は、読み書きす
るレベルを選択する追加のマルチプレクサを含むことが
ある。
を示す図９を参照する。ＭＲＡＭチップ３００は、基板
３０４上のｚ方向に積み重ねられたＮのメモリ・セル・
レベル３０２を含む。数Ｎは、１以上の正の整数であ
る。メモリ・セル・レベル３０２は、二酸化ケイ素など
の絶縁材料（図示せず）によって分離することができ
る。基板３０４上に読取り回路と書込み回路を作成する
ことができる。読取り回路と書込み回路は、読み書きす
るレベルを選択する追加のマルチプレクサを含むことが
ある。
【００３９】したがって、磁界バイアスが半選択メモリ
・セルの意図しない切換を抑制する発明が開示される。
したがって、ＭＲＡＭ装置にデータを記憶する信頼性が
向上する。
・セルの意図しない切換を抑制する発明が開示される。
したがって、ＭＲＡＭ装置にデータを記憶する信頼性が
向上する。
【００４０】本発明によるＭＲＡＭ装置は、通常半選択
メモリ・セルの意図しない切換の問題を有することにな
るＮｉＦｅなどの異方性の低い薄膜を使用することがで
きる。異方性の低い薄膜は、通常、弱い磁界がある状態
で切り換わる。したがって、本発明によるＭＲＡＭ装置
は、弱い磁界がある状態で切り換わる薄膜を使用できる
ため、より小さい電力で動作することができる。
メモリ・セルの意図しない切換の問題を有することにな
るＮｉＦｅなどの異方性の低い薄膜を使用することがで
きる。異方性の低い薄膜は、通常、弱い磁界がある状態
で切り換わる。したがって、本発明によるＭＲＡＭ装置
は、弱い磁界がある状態で切り換わる薄膜を使用できる
ため、より小さい電力で動作することができる。
【００４１】本発明によるＭＲＡＭ装置は、より大きい
端効果を有する小さい面積のメモリ・セルを使用するこ
とができる。たとえば、正方形のメモリ・セルは、端領
域の影響が軽減されるため、最小のリソグラフィ・フィ
ーチャ・サイズで作成することができる。したがって、
高密度メモリを実現することができる。
端効果を有する小さい面積のメモリ・セルを使用するこ
とができる。たとえば、正方形のメモリ・セルは、端領
域の影響が軽減されるため、最小のリソグラフィ・フィ
ーチャ・サイズで作成することができる。したがって、
高密度メモリを実現することができる。
【００４２】本発明によるＭＲＡＭ装置は、強い減磁を
有する厚い薄膜で作成することができる。したがって、
装置を高い歩留まりで作成することができる。
有する厚い薄膜で作成することができる。したがって、
装置を高い歩留まりで作成することができる。
【００４３】本発明によるＭＲＡＭ装置は、様々な用途
に使用することができる。図１０は、１つまたは複数の
ＭＲＡＭチップ３００の一般的な応用例を示す。この応
用例は、ＭＲＡＭ記憶モジュール４０２、インタフェー
ス・モジュール４０４、およびプロセッサ４０６を含む
装置４００によって実施される。ＭＲＡＭ記憶モジュー
ル４０２は、長期記憶のための１つまたは複数のＭＲＡ
Ｍチップ３００を含む。インタフェース・モジュール４
０４は、プロセッサ４０６とＭＲＡＭ記憶モジュール４
０２の間のインタフェースを提供する。装置４００は、
また、短期記憶のための高速揮発性メモリ（たとえば、
ＳＲＡＭ）を含むことがある。
に使用することができる。図１０は、１つまたは複数の
ＭＲＡＭチップ３００の一般的な応用例を示す。この応
用例は、ＭＲＡＭ記憶モジュール４０２、インタフェー
ス・モジュール４０４、およびプロセッサ４０６を含む
装置４００によって実施される。ＭＲＡＭ記憶モジュー
ル４０２は、長期記憶のための１つまたは複数のＭＲＡ
Ｍチップ３００を含む。インタフェース・モジュール４
０４は、プロセッサ４０６とＭＲＡＭ記憶モジュール４
０２の間のインタフェースを提供する。装置４００は、
また、短期記憶のための高速揮発性メモリ（たとえば、
ＳＲＡＭ）を含むことがある。
【００４４】ノートブック・コンピュータやパーソナル
・コンピュータなどの装置４００の場合、ＭＲＡＭ記憶
モジュール４０２は、いくつかのＭＲＡＭチップ３００
を含むことがあり、インタフェース・モジュール４０４
は、ＥＩＤＥまたはＳＣＳＩインタフェースを含むこと
がある。サーバなどの装置４００の場合、ＭＲＡＭ記憶
モジュール４０２は、さらに多くのＭＲＡＭチップ３０
０を含むことがあり、インタフェース・モジュール４０
４は、ファイバ・チャネルまたはＳＣＳＩインタフェー
スを含むことがある。そのようなＭＲＡＭ記憶モジュー
ル４０２は、ハードドライブなどの従来の長期記憶装置
と交換するかまたはそれに追加することができる。
・コンピュータなどの装置４００の場合、ＭＲＡＭ記憶
モジュール４０２は、いくつかのＭＲＡＭチップ３００
を含むことがあり、インタフェース・モジュール４０４
は、ＥＩＤＥまたはＳＣＳＩインタフェースを含むこと
がある。サーバなどの装置４００の場合、ＭＲＡＭ記憶
モジュール４０２は、さらに多くのＭＲＡＭチップ３０
０を含むことがあり、インタフェース・モジュール４０
４は、ファイバ・チャネルまたはＳＣＳＩインタフェー
スを含むことがある。そのようなＭＲＡＭ記憶モジュー
ル４０２は、ハードドライブなどの従来の長期記憶装置
と交換するかまたはそれに追加することができる。
【００４５】ディジタル・カメラなどの装置４００の場
合、ＭＲＡＭ記憶モジュール４０２は、それよりも少な
いＭＲＡＭチップ３００を含むことがあり、インタフェ
ース・モジュール４０４は、カメラ・インタフェースを
含むことがある。そのようなＭＲＡＭ記憶モジュール４
０２により、ディジタル・カメラのディジタル画像の長
期記憶が可能になる。
合、ＭＲＡＭ記憶モジュール４０２は、それよりも少な
いＭＲＡＭチップ３００を含むことがあり、インタフェ
ース・モジュール４０４は、カメラ・インタフェースを
含むことがある。そのようなＭＲＡＭ記憶モジュール４
０２により、ディジタル・カメラのディジタル画像の長
期記憶が可能になる。
【００４６】本発明によるＭＲＡＭ装置は、ハードドラ
イブのような従来の長期データ記憶装置よりも優れた多
くの利点を提供する。ＭＲＡＭ装置からのデータのアク
セスは、ハードドライブのような従来の長期記憶装置か
らのデータのアクセスよりも数桁高速である。さらに、
ＭＲＡＭ装置は、ハードドライブよりもコンパクトであ
る。
イブのような従来の長期データ記憶装置よりも優れた多
くの利点を提供する。ＭＲＡＭ装置からのデータのアク
セスは、ハードドライブのような従来の長期記憶装置か
らのデータのアクセスよりも数桁高速である。さらに、
ＭＲＡＭ装置は、ハードドライブよりもコンパクトであ
る。
【００４７】本発明は、以上説明し示した特定の実施形
態に制限されない。たとえば、本発明は、スピン依存ト
ンネル効果装置の使用に制限されない。使用できる他の
タイプの装置には、巨大磁気抵抗（「ＧＭＲ」）装置が
あるが、それに制限されない。
態に制限されない。たとえば、本発明は、スピン依存ト
ンネル効果装置の使用に制限されない。使用できる他の
タイプの装置には、巨大磁気抵抗（「ＧＭＲ」）装置が
あるが、それに制限されない。
【００４８】本発明は、磁化容易軸の方向に向いた行に
関して説明した。しかしながら、行と列を交換すること
ができ、その場合、列が磁化容易軸の方向に向けられ、
磁界バイアスが、ワード線のまわりに作成されることに
なる。
関して説明した。しかしながら、行と列を交換すること
ができ、その場合、列が磁化容易軸の方向に向けられ、
磁界バイアスが、ワード線のまわりに作成されることに
なる。
【００４９】したがって、本発明は、以上説明し示した
特定の実施形態に制限されない。その代わりに、本発明
は、併記の特許請求の範囲により解釈される。
特定の実施形態に制限されない。その代わりに、本発明
は、併記の特許請求の範囲により解釈される。
【図１】メモリ・セルのアレイを含むＭＲＡＭ装置を示
す図である。
す図である。
【図２ａ】メモリ・セルの平行の磁化を示す図である。
【図２ｂ】メモリ・セルの逆平行の磁化を示す図であ
る。
る。
【図３】書込み操作中の選択されたＭＲＡＭメモリ・セ
ルを示す図である。
ルを示す図である。
【図４】ＭＲＡＭメモリ・セルの自由層の磁化を示す図
である。
である。
【図５】ＭＲＡＭメモリ・セルの切換曲線を示す図であ
る。
る。
【図６】代替のＭＲＡＭメモリ・セルのピン留め層と自
由層の磁化を示す図であり、磁化は、磁界バイアスを提
供する向きである。
由層の磁化を示す図であり、磁化は、磁界バイアスを提
供する向きである。
【図７】代替のＭＲＡＭ装置を示す図である。
【図８】図７のＭＲＡＭ装置において選択されたメモリ
・セルを切り換え半選択メモリ・セルの意図しない切換
を抑制する方法を示すフローチャートである。
・セルを切り換え半選択メモリ・セルの意図しない切換
を抑制する方法を示すフローチャートである。
【図９】複数の層を含むＭＲＡＭ装置を示す図である。
【図１０】１つまたは複数のＭＲＡＭチップを含む装置
を示す図である。
を示す図である。
１０ メモリ・セル・アレイ １２ メモリ・セル １４ ワード線 １６ ビット線 １８ 回路 ２０ ワード線電流源 ２２，２４ 行選択トランジスタ ３０，３２ 列選択トランジスタ ２６ 基準電位 ２８ ビット線電流源 ３４ 復号化回路 ３６ 自由層 ３８ ピン留め層
Claims (18)
- 【請求項１】ＭＲＡＭ装置の選択されたメモリ・セルに
書き込む方法であって、前記選択されたメモリ・セル
が、第１と第２のトレースによって交差され、前記第１
と第２のトレースが実質的に直交し、複数の付加的なメ
モリ・セルがまた第１と第２のトレースによって交差さ
れ、 前記メモリ・セルの外部にあるソースを使用して、前記
付加的なメモリ・セルの少なくともいくつかに第１の磁
界を加えるステップと、 前記第１の磁界が前記付加的なメモリ・セルのうちの少
なくともいくつかに加えられている間に、前記選択され
たメモリ・セルに第２と第３の磁界を加えるステップで
あって、前記第３の磁界が、前記第１と第２の磁界と実
質的に直角であり、前記第２の磁界が、前記第１の磁界
の極性と逆の極性を有し、前記第２と第３の磁界が、合
成されたときに、前記選択されたメモリ・セルの自由層
を切り換えるようになっていて、 それにより、前記第１の磁界が、前記複数の付加的なメ
モリ・セルの自由層における意図しない切換を抑制する
方法。 - 【請求項２】各メモリ・セルに永久磁気バイアスを加え
るステップによって前記第１の磁界が加えられる、請求
項１に記載の方法。 - 【請求項３】各メモリ・セルに独立した磁気薄膜を追加
することによって前記永久磁気バイアスが加えられ、前
記磁気薄膜が、前記第１の磁界を供給するステップを有
する請求項２に記載の方法。 - 【請求項４】前記メモリ・セルが、自由層とピン留め層
を含み、前記自由層の磁化に対して前記ピン留め層の磁
化の角度を回転させることによって、前記永久磁気バイ
アスが加えられる請求項２に記載の方法。 - 【請求項５】前記第２のトレースに沿ったそれぞれ付加
的なメモリ・セルが、付加的な第１のトレースによって
交差され、前記付加的な第１のトレースのそれぞれに電
流が供給され、前記第１の磁界が前記付加的なメモリ・
セルに加えられ、前記付加的なメモリ・セルが前記第２
のトレースに沿った請求項１に記載の方法。 - 【請求項６】前記第１の磁界が、前記第２の磁界の約４
分の１の強さを有する請求項１に記載の方法。 - 【請求項７】接合メモリ・セルのアレイと、 前記メモリ・セルと交差する第１のトレースの行と、 前記メモリ・セルと交差し、前記第１のトレースと実質
的に直角な第２のトレースの列と、 選択されたメモリ・セルと交差する前記第１と第２のト
レースに、前記選択されたメモリ・セルを切り換える第
１と第２の磁界を作成する第１と第２の書込み電流を供
給する手段と、 メモリ・セルの外部にあり、少なくともいくつかの半選
択メモリ・セルに第３の磁界を加えて、前記半選択メモ
リ・セルの自由層における意図しない切換を抑制し、前
記第１と第２の電流が前記第１と第２のトレースに供給
されている間に第３の磁界を加える手段と、 を含むＭＲＡＭ装置。 - 【請求項８】前記第３の磁界を加える手段が、各メモリ
・セルに永久磁気バイアスを加える手段を含む請求項７
に記載の装置。 - 【請求項９】前記第３の磁界を加える手段が、半選択メ
モリ・セルと交差する付加的な第１のトレースに第３の
電流を供給する手段を含む請求項７に記載の装置。 - 【請求項１０】メモリ・セルのアレイと、 ｘ方向に延び、前記メモリ・セルの行とそれぞれ交差す
る複数のワード線と、 前記ｘ方向と実質的に直交するｙ方向に延び、前記メモ
リ・セルの行とそれぞれ交差する複数のビット線を含
み、 各メモリ・セルが、前記ｘ方向と前記ｙ方向の少なくと
も一方のまわりに、前記半選択メモリ・セルの自由層に
おける意図しない切換を防ぐ永久磁気バイアスを提供す
るＭＲＡＭ装置。 - 【請求項１１】各メモリ・セルが、前記永久磁界バイア
スを提供するための独立した磁気薄膜を含む請求項１０
に記載の装置。 - 【請求項１２】各メモリ・セルの前記独立した磁気薄膜
が、交差するワード線上に付着される請求項１１に記載
の装置。 - 【請求項１３】各メモリ・セルが、ピン留め層と自由層
を含み、前記ピン留め層の磁化が、前記自由層の磁化に
対して角度が回転され、前記永久磁界バイアスが加えら
れる請求項１０に記載の装置。 - 【請求項１４】基板および前記基板上の書込み回路をさ
らに含み、前記書込み回路が、前記第１と第２のトレー
スに結合され、前記アレイと、前記複数の第１のトレー
スと、前記複数の第２のトレースとが、前記基板上に積
み重ねられた第１のレベルに含まれる請求項１０に記載
の装置。 - 【請求項１５】前記基板上に積み重ねられた少なくとも
１つの付加的なレベルをさらに含み、前記付加的なレベ
ルがそれぞれ、メモリ・セルのアレイを含み、複数のワ
ード線がｘ方向に延び、複数のビット線がｙ方向に延
び、前記付加的なレベルのそれぞれにおける各メモリ・
セルが、ｘ方向とｙ方向の少なくとも一方のまわりに永
久磁界バイアスを提供し、前記書込み回路が、また、前
記付加的なレベルのそれぞれの前記第１と第２のトレー
スに結合された請求項１４に記載の装置。 - 【請求項１６】メモリ・セルのアレイと、 第１の方向に延び、対応するメモリ・セルとそれぞれ交
差する第１のトレースと、 前記第１の方向と実質的に直交する第２の方向に延び、
対応するメモリ・セルと交差する複数の第２のトレース
と、 前記第１と第２のトレースに結合され、選択されたメモ
リ・セルと交差するトレースに前記第１と第２の書込み
電流を提供する書込み回路と、 半選択メモリ・セルと交差する第１のトレースに第３の
電流を供給する書込み回路とを含み、前記第１と第３の
電流が反対の極性を有し、前記第１の電流が、前記第３
の電流よりも大きく、前記第３の電流が、前記第１と第
２の電流と同時に加えられるＭＲＡＭ装置。 - 【請求項１７】前記書込み回路を支持する基板をさらに
含み、前記アレイと、前記複数の第１のトレースと、前
記複数の第２のトレースが、前記基板上に積み重ねられ
た第１のレベルに含まれる請求項１６に記載の装置。 - 【請求項１８】前記基板上に積み重ねられた少なくとも
１つの付加的なレベルをさらに含み、前記付加的なレベ
ルがそれぞれ、メモリ・セルのアレイを含み、複数のワ
ード線がｘ方向に延び、複数のビット線がｙ方向に延
び、前記付加的なレベルのそれぞれにある各メモリ・セ
ルが、前記ｘ方向とｙ方向の少なくとも一方のまわりに
永久磁界バイアスを提供し、前記書込み回路が、付加的
な各レベルの前記第１と第２のトレースにも結合された
請求項１７に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US363082 | 1994-12-23 | ||
| US09/363,082 US6097626A (en) | 1999-07-28 | 1999-07-28 | MRAM device using magnetic field bias to suppress inadvertent switching of half-selected memory cells |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001126468A true JP2001126468A (ja) | 2001-05-11 |
| JP4469067B2 JP4469067B2 (ja) | 2010-05-26 |
Family
ID=23428714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000228117A Expired - Fee Related JP4469067B2 (ja) | 1999-07-28 | 2000-07-28 | 半選択メモリ・セルの意図しない切換を抑制するために磁界バイアスを使用するｍｒａｍ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6097626A (ja) |
| EP (1) | EP1073062B1 (ja) |
| JP (1) | JP4469067B2 (ja) |
| DE (1) | DE60023404T2 (ja) |
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- 2000-07-28 JP JP2000228117A patent/JP4469067B2/ja not_active Expired - Fee Related
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| EP1073062B1 (en) | 2005-10-26 |
| US6097626A (en) | 2000-08-01 |
| DE60023404D1 (de) | 2005-12-01 |
| JP4469067B2 (ja) | 2010-05-26 |
| DE60023404T2 (de) | 2006-06-14 |
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| JP2010055674A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
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|
| A131 | Notification of reasons for refusal |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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