JP2004096116A - 1メモリセル当たり複数ビットを有する磁気記憶装置 - Google Patents
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Abstract
【課題】
MRAM装置の記憶密度を増大させること。
【解決手段】
データ記憶装置(110)のメモリセル(114)は、第1の磁気抵抗素子(10)と第2の磁気抵抗素子(20)を直列接続させたものを含む。第1の磁気抵抗素子(10)は第1の抵抗値状態と第2の抵抗値状態を有する。第2の磁気抵抗素子(20)は第3の抵抗値状態と第4の抵抗値状態とを有する。これら4つの抵抗値状態は検出可能に異なる。
【選択図】 図1
MRAM装置の記憶密度を増大させること。
【解決手段】
データ記憶装置(110)のメモリセル(114)は、第1の磁気抵抗素子(10)と第2の磁気抵抗素子(20)を直列接続させたものを含む。第1の磁気抵抗素子(10)は第1の抵抗値状態と第2の抵抗値状態を有する。第2の磁気抵抗素子(20)は第3の抵抗値状態と第4の抵抗値状態とを有する。これら4つの抵抗値状態は検出可能に異なる。
【選択図】 図1
Description
本発明は、記憶装置の分野に関し、詳しくは、1メモリセル当たり複数のビットを記憶させることが可能な磁気ランダムアクセスメモリ(「MRAM」)に関する。
磁気ランダムアクセスメモリ(「MRAM」)は、短期および長期のデータ記憶装置として検討されている不揮発性メモリである。MRAMは、DRAM、SRAMおよびフラッシュメモリなどの短期メモリよりも消費電力が少ない。MRAMは、ハードディスクなどの従来の長期記憶装置よりもはるかに(数桁)高速に読み出しおよび書き込み動作を実行することができる。さらに、MRAMはハードディスクよりも小型であり、電力の消費が少ない。また、MRAMは、超高速プロセッサおよびネットワーク装置などの組み込み用途についても検討されている。
MRAM装置においてビット密度を増大させることが強く望まれている。ビット密度の増大により、記憶容量の増大が可能になるとともに、記憶コストの減少が可能になる。
本発明は一実施形態において、メモリセルの各々が直列接続された第1及び第2の磁気抵抗素子を含み、前記メモリセルの各々の第1の磁気抵抗素子が第1及び第2の抵抗値状態を有し、前記メモリセルの各々の第2の磁気抵抗素子が第3及び第4の抵抗値状態を有し、前記メモリセルの前記4つの抵抗値状態の各々がすべて検出可能に異なるように構成された、メモリセルのアレイと、
前記第1の磁気抵抗素子の列のデータ層の各々に接続された第1の導体の列と、
前記第2の磁気抵抗素子の列のデータ層の各々に接続された第2の導体の列と、
前記第1の磁気抵抗素子の行の基準層と前記第2の磁気抵抗素子の行の基準層との間に配置された第3の導体の行と、
からなるデータ記憶装置である。
前記第1の磁気抵抗素子の列のデータ層の各々に接続された第1の導体の列と、
前記第2の磁気抵抗素子の列のデータ層の各々に接続された第2の導体の列と、
前記第1の磁気抵抗素子の行の基準層と前記第2の磁気抵抗素子の行の基準層との間に配置された第3の導体の行と、
からなるデータ記憶装置である。
図1を参照すると、第1および第2の磁気トンネル接合10および20を含む磁気記憶装置8が図示されている。第1の磁気トンネル接合10は、第1のデータ層12と、基準層14の上側部分14aと、データ層12と上側部分14aとの間にある第1の絶縁性トンネル障壁16とを含む。第1のデータ層12は、強磁性材料から形成され、通常その容易軸に沿って2つの方向(一方の方向を実線で、他方の方向を破線で示す)のうちの一方に向けることが可能な磁化(ベクトルM1で示す)を有する。基準層14の上側部分14aも強磁性材料からなり、通常その容易軸に沿って2つの方向のうちの一方に向けることが可能な磁化(ベクトルM3で示す)を有する。第1のデータ層12の容易軸と基準層14の上側部分14aの容易軸は、同じ方向になっている。
第1のデータ層12の磁化ベクトルと基準層14の上側部分14aの磁化ベクトル(M1とM3)が同じ方向を向いている場合、第1の磁気トンネル接合10の向きは「平行」であると呼ばれる(図1aを参照)。第1のデータ層12の磁化ベクトルと基準層14の上側部分14aの磁化ベクトル(M1とM3)が反対方向を向いている場合、第1の磁気トンネル接合10の向きは「反平行」であると呼ばれる(図1bを参照)。これら2つの安定した向き、すなわち平行および反平行は、「0」および「1」の論理値に対応させることができる。
第1の絶縁性トンネル障壁16により、第1のデータ層12と基準層14の上側部分14aとの間に量子力学的トンネル現象が生じる。このトンネル現象は電子スピン依存性であり、それにより第1の磁気トンネル接合10の抵抗値は、第1のデータ層12の磁化ベクトルと基準層14の上側部分14aの磁化ベクトル(M1とM3)の相対的な向きの関数になる。たとえば、磁気トンネル接合10の磁化の向きが平行である場合、第1の磁気トンネル接合10の抵抗値は第1の値(R)になり、磁化の向きが反平行である場合、第2の値(R1+ΔR1)になる。第1の絶縁性トンネル障壁16は、酸化アルミニウム(Al2O3)、二酸化シリコン(SiO2)、酸化タンタル(Ta2O5)、窒化シリコン(Si3N4)、窒化アルミニウム(AlN)または酸化マグネシウム(MgO)などで形成することができる。第1の絶縁性トンネル障壁16には、他の誘電体および何らかの特定の半導体材料を用いることもできる。絶縁性トンネル障壁16の厚さは、約0.5nm〜約3nmの範囲にすることができる。
第2の磁気トンネル接合20は、第2のデータ層22と、基準層14の下側部分14bと、第2のデータ層22と下側部分14bとの間にある第2の絶縁性トンネル障壁24とを含む。第2のデータ層22は、強磁性材料から形成され、通常その容易軸に沿って2つの方向のうちの一方に向けることが可能な磁化(ベクトルM2で示す)を有する。基準層14の下側部分14bも強磁性材料から形成され、通常その容易軸に沿って2つの方向のうちの一方に向けることが可能な磁化(同じベクトルM3で示す)を有する。第2の絶縁性トンネル障壁24により、第2のデータ層22と基準層14との間に量子力学的トンネル現象が生じる。第2の磁気トンネル接合20の抵抗値は、第2のデータ層12の磁化ベクトルと基準層14の下側部分の磁化ベクトル(M2とM3)の相対的な向きの関数になる。
第1の磁気トンネル接合10は2つの抵抗値状態(R1、R1+ΔR1)を有し、第2の磁気トンネル接合20は2つの抵抗値状態(R2、R2+ΔR2)を有する。磁気トンネル接合10および20の抵抗値は、絶縁性トンネル障壁16および24に異なる厚さ及び/又は材料を用いることにより、異なる値にすることができる。4つの抵抗値状態が検出可能に異なる限り、4つの異なる論理レベルを磁気記憶装置8に記憶させることができる。
第1の電気的導体30は第1のデータ層12に接触し、第2の電気的導体32は第2のデータ層22に接触している。基準層14は第3の導体34を含む。導体30、32および34は、銅やアルミニウムなどの材料から形成することができる。第1の導体30および第2の導体32は同じ方向に延在する。第3の導体34は、第1の導体30及び第2の導体32と概ね直交する。
基準層14は、第3の導体34上に強磁性被覆36をさらに含む。基準層14の上側部分14aは、第3の導体34と第1の絶縁性トンネル障壁16との間にある被覆36の一部を含む。基準層の下側部分14bは、第3の導体34と第2の絶縁性トンネル障壁24との間にある被覆36の一部を含む。第3の導体34に対する被覆の厚さの描写は、強調して描いてある。被覆36の厚さは、約1nm〜50nmにすることができる(通常の値は4nmである)。第3の導体34に電流を供給することにより、第3の導体34の周囲に磁界を生成することができる。第3の導体34に電流が流れる、その磁界により、基準層の磁化ベクトル(M3)は第3の導体34の周囲で時計回りの方向を向くようになる(図1に示すように)。電流が反対方向に流れると、その磁界により、基準層の磁化ベクトル(M3)は第3の導体34の周囲で反時計回りの方向を向くようになる。磁化は、上側部分14aにおいてある方向を向き、下側部分14bにおいてそれと反対の方向を向く。被覆36は、磁界の伝導経路を提供する。
次に図2を参照する。図2は、第1のデータ層12および第2のデータ層22についてのヒステリシスループL1およびL2を示している。図2は、基準層14の上側部分14aおよび下側部分14bについてのヒステリシスループL3も示している。第1のデータ層12および第2のデータ層22は同じ保磁力を有することができる。すなわち、HC1=HC2である。データ層12およびデータ層22の保磁力(HC1、HC2)は、基準層の部分14aおよび14bの保磁力(HC3)よりもはるかに大きい。データ層の保磁力(HC1、HC2)は、基準層の部分14aおよび14bの保磁力(HC3)よりも少なくとも2〜5倍に大きくすることができる。たとえば、データ層の保磁力(HC1、HC2)は約25Oeにすることができ、各基準層の部分14aおよび14bの保磁力(HC3)は約5Oeにすることができる。したがって、基準層の部分14aおよび14bは、データ層12および22よりも「軟らかい」とみなされる。なぜなら、基準層の磁化ベクトル(M3)が非常に反転しやすいからである。基準層の部分14aおよび14bの保磁力(HC3)は、できる限り小さくすることが好ましい。
異なるビット形状、構造、組成、厚さ等を用いることにより、保磁力を変更することができる。強磁性層の材料には、ニッケル鉄(NiFe)、ニッケル鉄コバルト(NiFeCo)、コバルト鉄(CoFe)、NiFeとCoの他の磁気的に軟らかい合金、ドープされたアモルファス強磁性合金、およびパーマロイ(PERMALLOY)などを用いることができる。たとえば、データ層12および22は、NiFeCoやCoFeから形成することができ、被覆36はNiFeから形成することができる。
次に図3を参照する。書き込み動作は、第1、第2、および第3の導体30、32および34に第1、第2および第3の書き込み電流(IW1、IW2、IW3)を供給することにより実行することができる。第1、第2、および第3の書き込み電流(IW1、IW2、IW3)は、第1、第2、および第3の導体30、32および34の周囲に、それぞれ第1、第2および第3の磁界(H1、H2、H3)を生成する。第1の磁界と第3の磁界を結合させると(H1+H3)、第1のデータ層12の保磁力(HC1)よりも大きくなるので、第1のデータ層12の磁化ベクトル(M1)が所望の向きに設定される。第1のデータ層の磁化ベクトル(M1)の向きにより、第1の磁気トンネル接合10に記憶される論理値が決まる。第2の磁界と第3の磁界を結合させると(H2+H3)、第2のデータ層22の保磁力(HC2)よりも大きくなるので、第2のデータ層22の磁化ベクトル(M2)が所望の向きに設定される。第2のデータ層の磁化ベクトル(M2)の向きにより、第2の磁気トンネル接合20に記憶される論理値が決まる。
第1のデータ層の磁化ベクトル(M1)の向きは、第2のデータ層の磁化ベクトル(M2)の向きとは無関係に設定することができる。したがって、第1の書き込み電流と第3の書き込み電流(IW1およびIW3)の組み合わせは、第2の書き込み電流と第3の書き込み電流(IW2およびIW3)の組み合わせとは無関係に印加することができる。
第1の磁気トンネル接合10および第2の磁気トンネル接合20には、順次書き込みを行なうことができる。たとえば、第1および第2の書き込み電流のうちのいずれか一方(IW1またはIW2)を第1の導体30または第2の導体32に供給した後、わずかに(たとえば、20ns)遅れて、第3の書き込み電流(IW3)を第3の導体34に供給することができる。その結果、困難軸に最初に磁界がかかり、容易軸の方向に整列した磁化ベクトル(M1及びM2)に対して生成されるトルクがより大きくなるという利点が得られる(容易軸および困難軸は、EAおよびHAを付けた矢印でそれぞれ図示する)。
3つ全ての書き込み電流の大きさが等しい場合、第1の導体30および第2の導体32の周囲の磁界は、第3の導体34の周囲の磁界よりも、データ層12および22に大きな影響を与えるであろう(なぜなら、第3の導体34の周囲の磁界の一部が強磁性被覆36を飽和させるからである)。強磁性被覆36の飽和を補償し、磁化ベクトル(M1およびM2)においてより大きいトルクを生成するため、第3の書き込み電流(IW3)の大きさは、第1および第2の書き込み電流(IW1およびIW2)の大きさよりも大きくすることができる。
次に図4を参照する。図4は読み出し動作を示している。第3の導体34に読み出し電流(IR)を供給する。読み出し電流(IR)により、第3の導体34の周囲に磁界が生成される。その磁界によって、基準層14の上側部分14a内の磁化が、基準層14の下側部分14b内の磁化と反対の方向を向くようになる。基準層14の保磁力(HC3)が小さいので、読み出し電流(IR)の大きさは小さくてよい。したがって、結果として生成される磁界は、データ層12および22の磁化には影響を及ぼさない。
第1の導体30および第2の導体32に第1の電位(V)を加えるとともに、第3の導体34を第1の電位よりも低い電位に維持する。その結果、第1の磁気トンネル接合10を通って第1のセンス電流(IS10)がノード(N)に流れ込み、第2の磁気トンネル接合20を通って第2のセンス電流(IS20)がノード(N)に流れ込む。ノード(N)に流れ込む電流の和(IS10+IS20+IR)を測定することにより、装置8の抵抗値状態を推定することができる。推定された抵抗値状態は、R1+R2、R1+R2+ΔR1、R1+R2+ΔR2、又はR1+R2+ΔR1+ΔR2になるであろう。これらの4つの抵抗値状態が検出可能に異なる限り、4つの異なる論理レベルを読み出すことができる。
次に図5を参照する。図5はMRAM装置110を示している。MRAM装置110はメモリセル114のアレイ112を含む。各メモリセル114は、第1の磁気トンネル接合10および第2の磁気トンネル接合12を含む。メモリセル114は行列に配列され、行がx方向に沿って延在し、列がy方向に沿って延在する。MRAM装置110の図を分かりやすくするため、比較的少数のメモリセル114しか図示していない。実際には、任意のサイズのアレイを用いることができる。
ワードライン116はx方向に沿って延在する。各ワードライン116は、強磁性材料36で被覆された第3の導体34を含む。各ワードライン116は、(第1の磁気トンネル接合10の)第1の絶縁性トンネル障壁16の行、および(第2の磁気トンネル接合20の)第2の絶縁性トンネル障壁24の行に接触している。第1のビットライン118および第2のビットライン120はy方向に沿って延在する。第1のビットライン118の各々は、(第1の磁気トンネル接合10の)第1のデータ層12の列に接触している。第1の磁気トンネル接合10の各々は、ワードライン116と第1のビットライン118との交点に配置される。第2のビットライン120の各々は、(第2の磁気トンネル接合20の)第2のデータ層22の列に接触している。第2の磁気トンネル接合20の各々は、ワードライン116と第2のビットライン120との交点に配置される。
MRAM装置110はさらに、第1及び第2の行デコーダ112a,122bと、第1及び第2の列デコーダ124a,124bと、読み出し/書き込み回路126とを含む。デコーダ122a、122b、124aおよび124bは、読み出しおよび書き込み動作の際に、ワードライン116およびビットライン118,120を選択する。選択された第1の磁気トンネル接合10は、選択されたワードライン116と選択された第1のビットライン118との交点に存在する。選択された第2の磁気トンネル接合20は、選択されたワードライン116と選択された第2のビットライン120との交点に存在する。
読み出し/書き込み回路126は、書き込み動作の際に選択されたワードライン116およびビットライン118,120に書き込み電流を供給するための電流源128を含む。電流源128は、読み出し動作の際に読み出し電流も供給する。読み出し/書き込み回路126は、センスアンプ130と、グランド接続132と、読み出し動作の際に電圧を印加するための電圧源134とを含む。
書き込み動作の際、読み出し/書き込み回路126は、選択されたメモリセル114の第1の磁気トンネル接合10および第2の磁気トンネル接合20に論理値を書き込む。
読み出し動作の際、読み出し/書き込み回路126は、選択されたメモリセル114の第1の磁気トンネル接合10および第2の磁気トンネル接合20の抵抗値状態を検出する。しかしながら、アレイ112において、磁気トンネル接合10および20は複数の並列な経路を通して互いに接続されている。ある交点において見られる抵抗は、他の行及び列にある磁気トンネル接合10,20の抵抗と並列になっているその交点における磁気トンネル接合10,20の抵抗に等しい。したがって、磁気トンネル接合10のアレイ112は、2レベル交点抵抗網として特徴付けることができる。
磁気トンネル接合10および20が交点抵抗網として接続されているので、寄生電流や漏洩電流によって、選択された磁気トンネル接合10および20に対する読み出し動作が妨害される可能性がある。そのため、ダイオードやトランジスタなどの遮断素子を磁気トンネル接合10および20に接続することができる。これらの遮断素子は寄生電流を遮断することができる。
あるいは、寄生電流は、本出願と同じ譲受人の米国特許第6,259,644号に開示されている「等電位」法の変形を用いて対処することもできる。米国特許第6,259,644号に開示されている「等電位」法は、選択された線に対してある電位をかけ、選択されていないビットラインおよび選択されていないワードラインの一部に同じ電位を与えることを含む。寄生電流は、センス電流を妨害しないように分流される。
等電位法の一実施形態を図6aに示す。センスアンプ610の第1の入力にアレイ電圧(Va)を印加し、選択されたワードライン116をセンスアンプ610の第2の入力に接続する。センスアンプ610の第2の入力は、電圧(Va’)を選択されたワードライン116に接続する。ただしVa’=Vaである。選択されたビットライン118および120はグランド132に接続される。第1の磁気トンネル接合10および第2の磁気トンネル接合20を通ってセンス電流(IS10、IS20)がそれぞれ流れる。センスアンプ610は、ワードライン116上の全電流(IS10+IS20)に比例する出力電圧を生成することにより、選択されたメモリセル114の抵抗値状態を判定する。
寄生電流を最小限に抑えるためには、上側にある選択されていないビットライン118全てに電圧V1を印加するとともに、下側にある選択されていないビットライン120全てに電圧V2を印加する。選択されていないワードライン116は全て浮いた状態にしてよい。寄生電流(IP10,IP20)は、電圧V1およびV2が印加された磁気トンネル接合10および20を通じてそれぞれ流れる。電圧V1およびV2はアレイ電圧(Va)に設定することができ、それによりV1=V2=Vaになる。
図6bは等電位法の別の実施形態を示している。センスアンプ610の第1および第2の入力を、グランド(GND)及び選択されたワードライン116にそれぞれ接続する。選択されたビットライン118および120にアレイ電圧(Va)を印加する。上側にある選択されていないビットライン118全てに電圧V1を印加し、下側にある選択されていないビットライン120全てに電圧V2を印加する。V1=V2=GNDとする。あるいは、εをグランド(GND)よりもわずか数ミリボルト(たとえば、数十ミリボルト)だけ高い電位とし、V1=εおよびV2=−εとすることもできる。したがって、GND<ε<<Vaとなる。このようにアレイ112の上側および下側部分にバイアスをかけることにより、寄生電流(IP10、IP20)がセンス電流(IS10およびIS20)を妨害しなくなる。
本MRAM装置は、軟らかい基準層を共有するデュアルビットメモリセルに限定されない。本MRAM装置は、硬い基準層を有するデュアルビットメモリセルの1つまたは複数のアレイを代わりに含むこともできる。
次に、そのようなアレイのデュアルビットメモリセル710を示す図7を参照する。メモリセル710の第1のビット712は、スペーサ層712aと、スペーサ層712aの一方の側にあるデータ層712bと、スペーサ層712aの他方の側にある硬い基準層712cとを含む。第2のビット714は、スペーサ層714aと、スペーサ層714aの一方の側にあるデータ層714bと、スペーサ層714aの他方の側にある硬い基準層714cとを含む。ビット712および714が磁気トンネル接合である場合、スペーサ層712aおよび714aは絶縁性トンネル障壁であり、基準層712cおよび714cはピン止め層である。ピン止め層は、対象範囲内の磁界がかけられた場合に回転しないように固定された磁化の向きを有する。従って、データ層の磁化の向きは、2つの方向のうちのいずれか、すなわちピン止め層の磁化と同じ方向かピン止め層の磁化と反対の方向かのいずれかに向けることができる。
ピン止め層の磁化の向きは、反強磁性(AF)ピンニング層(図示せず)によって固定することができる。AFピンニング層は、ピン止め層の磁化を一方向に固定するための大きな交番磁界を与える。
ワードライン716は両ビット712,714のそれぞれの基準層712cおよび714cに接続され、第1のビットライン718は第1のビット712のデータ層712bに接続され、第2のビットライン720は第2のビット714のデータ層714bに接続される。第1のビット712は2つの抵抗値状態を有し、第2のビット714は2つの抵抗値状態を有する。これら4つの抵抗値状態は検出可能に異なる。そのようなメモリセルのアレイは、図6aおよび図6bに示した方法で読み出すことができる。
本メモリセルは2ビットに限定されない。1メモリセル当たりの磁気抵抗素子を追加することにより、さらにビットを追加することができる。たとえば、3つの磁気抵抗素子を有するメモリセルは、3ビットを有し、8つの区別可能な抵抗値状態を有することになる。
本発明は磁気トンネル接合に限定されない。本発明は、巨大磁気抵抗(GMR)素子などの他のタイプの磁気抵抗素子も含む。GMR装置は、TMR装置と同じ基本構造を有するが、データ層と基準層が絶縁性トンネル障壁の代わりに導電性かつ非磁性の金属層で分離されている点が異なる。スペーサ層の金属の例としては、金、銀および銅が挙げられる。データ層と基準層の磁化ベクトルの相対的な向きは、GMR装置の面内抵抗に影響を及ぼす。他のタイプの素子には、トップスピンバルブやボトムスピンバルブが含まれる。
本発明のいくつかの特定の実施形態について説明および図示してきたが、本発明が説明および図示した特定の形態や部品配置に限定されることはない。そうではなく、本発明は特許請求の範囲にしたがって解釈される。
10,20 磁気トンネル接合
12,22 データ層
16,24 トンネル障壁
110 MRAM装置
112 メモリセルアレイ
114 メモリセル
116 ワードライン
118,120 ビットライン
126 読み出し/書き込み回路
12,22 データ層
16,24 トンネル障壁
110 MRAM装置
112 メモリセルアレイ
114 メモリセル
116 ワードライン
118,120 ビットライン
126 読み出し/書き込み回路
Claims (9)
- メモリセル(114)の各々が直列接続された第1及び第2の磁気抵抗素子(10,20)を含み、前記メモリセル(114)の各々の第1の磁気抵抗素子(10)が第1及び第2の抵抗値状態を有し、前記メモリセル(114)の各々の第2の磁気抵抗素子(20)が第3及び第4の抵抗値状態を有し、前記メモリセル(114)の前記4つの抵抗値状態の各々がすべて検出可能に異なるように構成された、メモリセルのアレイと、
前記第1の磁気抵抗素子(10)の列のデータ層(12)の各々に接続された第1の導体(118)の列と、
前記第2の磁気抵抗素子(20)の列のデータ層(22)の各々に接続された第2の導体(120)の列と、
前記第1の磁気抵抗素子(10)の行の基準層(14a)と前記第2の磁気抵抗素子(20)の行の基準層(14b)との間に配置された第3の導体(116)の行と、
からなるデータ記憶装置。 - 前記メモリセル(114)の各々の前記第1および前記第2の磁気抵抗素子(10,20)が、異なる厚さおよび/または材料から形成された絶縁性トンネル障壁(16,24)を含む、請求項1に記載のデータ記憶装置。
- 前記メモリセル(114)の各々の前記第1および前記第2の磁気抵抗素子(10,20)は、
前記第3の導体(116)上にある強磁性材料被覆(36)と、
前記被覆された導体(116)の両側にある第1および第2のスペーサ層(16,24)と、
前記第1のスペーサ層(16)上にある第1のデータ層(12)と、
前記第2のスペーサ層(24)上にある第2のデータ層(22)と
を含む、請求項1に記載のデータ記憶装置。 - 前記スペーサ層(16,24)は絶縁性トンネル障壁であり、
前記第1のデータ層(12)、前記第1のスペーサ層(16)及び前記被覆された導体(116)が第1の磁気トンネル接合(10)を形成し、前記第2のデータ層(22)、前記第2のスペーサ層(24)及び前記被覆された導体(116)が第2の磁気トンネル接合(20)を形成する、請求項3に記載のデータ記憶装置。 - 前記メモリセル(114)の各々の磁気抵抗素子(10,20)の各々が、スペーサ層と、該スペーサ層の一方の側にあるデータ強磁性層と、該スペーサ層の他方の側にある硬い基準強磁性層とを含む、請求項1に記載のデータ記憶装置。
- 前記スペーサ層が絶縁性トンネル障壁であり、前記硬い基準層がピン止め層である、請求項5に記載のデータ記憶装置。
- 選択されたメモリセル(114)と交差する前記第1および前記第2の導体(118,120)に第1の電圧を印加するとともに、前記選択されたメモリセル(114)と交差する前記第3の導体(116)を前記第1の電圧とは異なる第2の電圧に維持するための読み出し回路(126)をさらに含む、請求項1に記載のデータ記憶装置。
- 前記読み出し回路(126)は、前記第3の導体(116)上の全電流を測定することにより前記第1および前記第2の磁気抵抗素子(10,20)の前記抵抗値状態を判定する、請求項7に記載のデータ記憶装置。
- 読み出し動作の際に寄生電流を分流するための手段(126)をさらに含む、請求項1に記載のデータ記憶装置。
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