KR20040020835A - 데이터 저장 장치 - Google Patents
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Abstract
데이터 저장 장치(110)의 메모리 셀(114)은 직렬로 연결된 제 1 및 제 2 자기저항 장치(10,20)를 포함한다. 제 1 자기저항 장치(10)는 제 1 및 제 2 저항 상태를 갖는다. 제 2 자기저항 장치(20)는 제 3 및 제 4 저항 상태를 갖는다. 네 개의 저항 상태는 검출가능하게 상이하다.
Description
자기 랜덤 액세스 메모리("MRAM")는 단기 및 장기간의 데이터 저장용으로 고려되고 있는 비휘발성 메모리이다. MRAM은 DRAM, SRAM 및 플래쉬 메모리와 같은 단기 메모리보다 전력을 적게 소모한다. MRAM은 하드 드라이브와 같은 종래의 장기 저장 장치보다 훨씬 빠르게(몇 십배) 기록 및 판독 동작을 수행할 수 있다. 또한, MRAM은 하드 드라이보다 소형이고 전력을 덜 소모한다. MRAM은 초고속 프로세서 및 네트워크 응용과 같은 내장형 응용으로서 고려되고 있다.
MRAM 장치의 비트 밀도를 증가시키는 것은 매우 바람직하다. 비트 밀도의 증가는 저장 용량을 증가시키고 저장 비용을 감소시킬 수 있다.
그러므로, MRAM 장치의 비트 밀도를 증가시켜, 저장 용량을 증가시키고 저장 비용을 감소시키는 것이다.
도 1(a)는 본 발명의 제 1 실시예에 따른 자기 메모리 장치의 예시도,
도 1(b) 및 도 1(c)는 자기 메모리 장치의 상이한 자화 배향의 예시도,
도 2는 자기 메모리 장치의 데이터 및 기준 층의 히스테리시스 루프의 예시도,
도 3은 자기 메모리 장치 상의 기록 동작을 예시하는 도면,
도 4는 자기 메모리 장치의 판독 동작을 예시하는 도면,
도 5는 본 발명의 일 실시예에 따른 MRAM 장치를 예시하는 도면,
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 MRAM 장치를 판독하는 방법을 예시하는 도면,
도 7은 본 발명의 제 2 실시예에 따른 자기 메모리 장치를 예시하는 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 제 1 자기 터널 접합부12 : 제 1 데이터 층
16 : 제 1 절연 터널 장벽30,32 : 도전체
36 : 강자성 클래딩712a : 스페이서 층
712 : 제 1 비트716 : 워드 라인
도 1(a)을 참조하면, 제 1 및 제 2 자기 터널 접합부(10 및 20)를 포함하는 자기 메모리 장치(8)를 예시하고 있다. 제 1 자기 터널 접합부(10)는 제 1 데이터 층(12), 기준 층(14)의 상위 부분(14a) 및 데이터 층(12)과 상위 부분(14a) 사이의 제 1 절연 터널 장벽(16)을 포함한다. 제 1 데이터 층(12)은 강자성 재료로 구성되고 전형적으로 그것의 자화용이 축을 따라 두 방향(한 방향은 실선으로 도시되어 있고, 다른 방향은 점선으로 도시되어 있음) 중 어느 한 방향으로 배향될 수 있는 자화(벡터 M1으로 표시됨)를 갖는다. 기준 층(14)의 상위 부분(14a)도 강자성 재료로 구성되고 전형적으로 그것의 자화용이 축을 따라 두 방향 중 어느 한 방향으로 배향될 수 있는 자화(벡터 M3로 표시됨)를 갖는다. 제 1 데이터 층(12) 및 기준 층(14)의 상위 부분(14a)의 자화용이 축은 동일한 방향으로 연장한다.
제 1 데이터 층(12) 및 기준 층(14)의 상위 부분(14a)의 자화 벡터(M1 및 M3)가 동일한 방향을 가르킬 경우, 제 1 자기 터널 접합부(10)의 배향은 "평행(parallel)"(도 1(b)를 참조)이라고 한다. 제 1 데이터 층(12) 및 기준 층(14)의 상위 부분(14a)의 자화 벡터(M1 및 M3)가 서로 반대 방향을 가르킬 경우, 제 1 자기 터널 접합부(10)의 배향은 "반 평행(anti-parallel)"(도 1(c)를 참조)이라고 한다. 이들 두 개의 안정적인 배향, 즉 평행 및 반 평행은 논리 값 '0' 및 '1'에 대응할 수 있다.
제 1 절연 터널 장벽(16)은 제 1 데이터 층(12)과 기준 층(14)의 상위 부분(14a) 사이에서의 양자 역학 터널링(quantum mechanical tunneling)을 허용한다. 이 터널링 현상은 전자 스핀에 의존하며, 이로 인해 제 1 자기 터널 접합부(10)의 저항은 제 1 데이터 층(12) 및 기준 층(14)의 상위 부분(14a)의 자화 벡터(M1 및 M3)의 상대적 자화의 함수가 된다. 예를 들어, 제 1 자기 터널 접합부(10)의 저항은 자기 터널 접합부(10)의 자화 배향이 평행할 경우 제 1 값(R)이고 자화 배향이 반 평행일 경우는 제 2 값 (R1+△R1)이다. 제 1 절연 터널 장벽(16)은 알루미늄 산화물(Al2O3), 실리콘 이산화물(SiO2), 탄탈 산화물(Ta2O5), 실리콘 질화물(Si3N4), 알루미늄 질화물(AlN) 또는 마그네슘 산화물(MgO)로 구성될 수 있다. 다른 유전체 및 소정의 반도체 재료가 제 1 절연 터널 장벽(16)용으로 사용될 수 있다. 절연 터널 장벽(16)의 두께는 약 0.5 나노미터 내지 약 3 나노미터의 범위일 수 있다.
제 2 자기 터널 접합부(20)는 제 2 데이터 층(22), 기준 층(14)의 하위 부분(14b) 및 제 2 데이터 층(22)과 하위 부분(14b) 사이의 제 2 절연 터널 장벽(24)을 포함한다. 제 2 데이터 층(22)은 강자성 재료로 구성되고 전형적으로 자신의 자화용이 축을 따라 두 방향 중 어느 한 방향으로 배향될 수 있는 자화(벡터 M2으로 표시됨)를 갖는다. 기준 층(14)의 상위 부분(14b)도 강자성 재료로 구성되고 전형적으로 자신의 자화용이 축을 따라 두 방향 중 어느 한 방향으로 배향될 수 있는 자화(동일한 벡터 M3로 표시됨)를 갖는다. 제 2 절연 터널 장벽(24)은 제 2 데이터 층(22)과 기준 층(14)의 하위 부분(14b) 사이에서의 양자 역학 터널링을 허용한다. 제 2 자기 터널 접합부(20)의 저항은 제 2 데이터 층(22) 및 기준층(14)의 하위 부분(14b)의 자화 벡터(M2 및 M3)의 상대적 자화의 함수이다.
제 1 자기 터널 접합부(10)는 두 개의 저항 상태(R1,R1+△R1)를 가지며, 제 2 자기 터널 접합부(10)는 두 개의 저항 상태(R2,R2+△R2)를 가진다. 자기 접합부(10 및 20)의 저항은 절연 터널 장벽(16 및 24)에 대해 상이한 두께 및/또는 재료를 사용함으로써 다르게 구성될 수 있다. 네 개의 저항 상태가 검출가능하게 상이하기만 하면, 네 개의 논리 레벨이 자기 메모리 장치(8)에 저장될 수 있다.
제 1 도전체(30)는 제 1 데이터 층(12)과 접촉하고, 제 2 도전체(32)는 제 2 데이터 층(22)과 접촉한다. 기준 층(14)은 제 3 도전체(34)를 포함한다. 도전체(30,32 및 34)는 구리 또는 알루미늄과 같은 재료로 구성될 수 있다. 제 1 및 제 2 도전체(30 및 32)는 동일한 방향으로 연장한다. 제 3 도전체(34)는 제 1 및 제 2 도전체(30 및 32)에 대략 수직이다.
기준 층(14)은 제 3 도전체(34) 상에 강자성 클래딩(36)을 더 포함한다. 기준 층(14)의 상위 부분(14a)은 그 클래딩(36) 부분을 제 3 도전체(34)와 제 1 절연 터널 장벽(16) 사이에 포함한다. 기준 층의 하위 부분(14b)은 그 클래딩(36) 부분을 제 3 도전체(34)와 제 2 절연 터널 장벽(24) 사이에 포함한다. 제 3 도전체(34)에 대한 클래딩 두께는 과장되게 도시되어 있다. 클래딩(36)의 두께는 약 1 nm 내지 50nm(전형적으로 4nm의 값을 가짐)일 수 있다. 제 3 도전체(34)에 전류를 공급하게 되면 제 3 도전체(34) 주위에 자장이 생성된다. 전류가 제 3 도전체(34)로 흐르면, 이 자장으로 인해 기준 층 자화 벡터(M3)는 제 3 도전체(34) 주위의 시계 방향을 가르키게 된다(도 1(a)에 도시됨). 전류가 반대 방향으로 흐르게 되면, 그 자장으로 인해 기준 층 자화 벡터(M3)는 제 3 도전체 주위의 반시계 반향을 가르키게 된다. 이 자화는 상위 부분(14a)에서 한 방향을 가르키고 하위 부분(14b)에서는 그 반대 방향을 가르킨다. 클래딩(36)은 자장을 위한 도전 경로를 제공한다.
이제 도 2를 또한 참조하면, 제 1 및 제 2 데이터 층(12 및 22)에 대한 히스테리시스 루프(L1 및 L2)를 도시하고 있다. 도 2는 기준 층(14)의 상위 및 하위 부분(14a 및 14b)에 대한 히스테리시스도 도시하고 있다. 제 1 및 제 2 데이터 층(12 및 22)은 동일한 보자력을 가질 수 있다. 즉, HC1=HC2이다. 데이터 층(12 및 22)의 보자력(HC1,HC2)은 기준 층 부분(14a 및 14b)의 보자력(HC3)보다 훨씬 크다. 데이터 층 보자력(HC1, HC2)은 기준 층 부분(14a,14b)의 보자력(HC3)보다 적어도 2 내지 5배일 수 있다. 예를 들어, 데이터 층 보자력(HC1,HC2)은 약 25 Oe일 수 있고, 각 기준 층 부분(14a 및 14b)의 보자력(Hc3)은 약 5 Oe일 수 있다. 그러므로, 기준 층 부분(14a 및 14b)은 데이터 층(12 및 22)보다 "더 유연한 것으로(softer)" 간주될 수 있는데, 그 이유는 기준 층 자화 벡터(M3)가 훨씬 더 쉽게 반전되기 때문이다. 기준 층 부분(14a 및 14b)의 보자력(HC3)을 가능한 한 낮게 만드는 것이 바람직하다.
보자력은 상이한 형상, 기학구조, 조성, 두께 등을 이용하여 상이하게 구성될 수 있다. 강자성 층 재료는 니켈 철(NiFe), 니켈 철 코발트(NiFeCo), 코발트철(CoFe), NiFe 및 Co로 이루어진 다른 자기적으로 유연한 합금, 도핑된 비결정 강자성 합금 및 PERMALLOYTM을 포함한다. 예를 들어, 데이터 층(12 및 22)은 NiFeCo 또는 CoFe로 구성될 수 있고, 클래딩(36)은 NiFe로 구성될 수 있다.
이제 도 3을 참조하면, 기록 동작은 제 1, 제 2 및 제 3 기록 전류(IW1, IW2, IW3)를 제 1, 제 2 및 제 3 도전체(30,32 및 34)에 공급함으로써 수행될 수 있다. 제 1, 제 2 및 제 3 기록 전류(IW1, IW2, IW3)는 제 1, 제 2 및 제 3 도전체(30, 32 및 34)에 대하여 각각 제 1, 제 2 및 제 3 자장(H1, H2, H3)을 생성한다. 제 1 및 제 3 자장(H1및 H3)은, 결합된 경우, 제 1 데이터 층(12)의 보자력(HC1)을 초과하므로, 제 1 데이터 층(12)의 자화 벡터(M1)는 원하는 배향으로 설정된다. 제 1 데이터 층 자화 벡터(M1)의 배향은 제 1 자기 터널 접합부(10)에 저장된 논리 값을 결정한다. 제 2 및 제 3 자장(H2및 H3)은, 결합된 경우, 제 2 데이터 층(22)의 보자력을 초과하므로 제 2 데이터 층(22)의 자화 벡터(M2)는 원하는 배향으로 설정된다. 제 2 데이터 층 자기 벡터(M2)의 배향은 제 2 자기 터널 접합부(20)에 저장되는 논리 값을 결정한다.
제 1 데이터 층 자화 벡터(M1)의 배향은 제 2 데이터 층 자화 벡터(M2)의 배향과는 무관하게 설정될 수 있다. 그러므로 제 1 및 제 3 기록 전류(IW1및 IW3)의 결합은 제 2 및 제 3 기록 전류(IW2및 IW3)의 결합과는 무관하게 인가될 수 있다.
제 1 및 제 2 자기 터널 접합부(10 및 20)는 순차적으로 기록될 수 있다. 예를 들어, 제 1 또는 제 2 기록 전류(IW1또는 IW2)는 제 1 또는 제 2 도전체(30 또는 32)에 공급되고, 제 3 기록 전류(IW3)는 작은 지연(예로, 20 ns)을 두고 제 3 도전체(34)에 공급된다. 그 결과, 자화곤란축 필드가 먼저 적용되어, 자화용이축을 따라 정렬된 자화 벡터(M1 및 M2) 상에 보다 높은 토크(higher torque)를 생성한다(자화용이축 및 자화곤란축은 EA 및 HA로 표시된 화살표로 나타냄).
세 개의 기록 전류 모두의 크기가 동일한 경우, 제 1 및 제 2 도전체(30 및 32) 주위의 자장은 제 3 도전체(34) 주위의 자장보다 데이터 층(12 및 22)에 더 큰 영향을 끼칠 것이다(왜냐하면 이 자기장 부분이 강자성 클래딩(36)을 포화시키기 때문이다). 강자성 클래딩(36)의 포화를 보상하기 위해 또한 자화 벡터(M1 및 M2) 상에 보다 높은 토크를 생성하기 위해 제 3 기록 전류(IW3)의 크기는 제 1 및 제 2 기록 전류(IW1, IW2)보다 크게 구성될 수 있다.
이제 도 4를 참조하면, 판독 동작이 예시되어 있다. 판독 전류(IR)는 제 3 도전체(34)에 공급된다. 판독 전류(IR)로 인해 제 3 도전체(34) 주위에 자장이 발생된다. 이 자장으로 인해 기준 층(14)의 상위 부분(14a)의 자화는 기준 층(14)의 하위 부분(14b)의 자화의 반대 방향을 가르키게 된다. 기준 층(14)의 보자력(HC3)은 작기 때문에, 판독 전류(IR)의 크기는 작을 수 있다. 그러므로, 결과적인 자장은 데이터 층(12 및 22)의 자화에 영향을 주지 않는다.
제 1 전위(V)는 제 1 및 제 2 도전체(30 및 32)에 인가되고, 제 3 도전체(34)는 제 1 전위보다 낮은 전위로 유지된다. 그 결과, 제 1 감지 전류(IS10)는 제 1 자기 터널 접합부를 통과하여 노드(N)로 흐르고, 제 2 감지 전류(IS20)는 제 2 자기 터널 접합부(20)를 통과하여 노드(N)로 흐른다. 노드(N)로 흐르는 전류의 합(IS10+IS20+IR)을 통해 장치(8)의 저항 상태가 추정된다. 추정된 저항 상태는 R1+R2, R1+R2+△R1, R1+R2+△R2, 혹은 R1+R2+△R1+△R2일 것이다. 네 개의 저항 상태가 검출가능하게 상이하기만 하면, 네 개의 상이한 논리 레벨은 판독될 수 있다.
이제 도 5를 참조하면, MRAM 장치가 도시되어 있다. MRAM 장치(110)는 메모리 셀(114)의 어레이(112)를 포함한다. 각 메모리 셀(114)은 제 1 및 제 2 자기 터널 접합부(10 및 12)를 포함한다. 메모리 셀(114)은 행 및 열로 배열되는데, 행은 x 방향을 따라 연장하고 열은 y 방향을 따라 연장한다. 비교적 소수의 메모리 셀(114) 만이 도시되어 MRAM 장치(110)를 간략하게 예시한다. 실제에 있어서는, 임의의 크기의 어레이가 사용될 수 있다.
워드 라인(116)은 x 방향을 따라 연장한다. 각 워드 라인(116)은 강자성 재료(36)로 클래딩되는 제 3 도전체(34)를 포함한다. 각 워드 라인(116)은 (제 1 자기 터널 접합부(10)의) 제 1 절연 터널 장벽(16)의 행 및 (제 2 자기 터널 접합부(20)의)의 제 2 절연 터널 장벽(24)의 행과 접촉을 한다. 제 1 및 제 2 비트 라인(118 및 120)은 y 방향을 따라 연장한다. 각각의 제 1 비트 라인(118)은 (제 1 자기 터널 접합부(10)의) 제 1 데이터 층(12) 열과 접촉한다. 각각의 제 1 자기 터널 접합부(10)는 워드 라인(116) 및 제 1 비트 라인(118)의 교차점에 위치한다. 각각의 제 2 비트 라인(120)은 (제 2 자기 터널 접합부(20)의) 제 2 데이터 층(22)의 열과 접촉을 한다. 각각의 제 2 자기 터널 접합부(20)는 워드 라인(116)과 제 2 비트 라인(120)의 교차점에 위치한다.
MRAM 장치(110)는 제 1 및 제 2 행 디코더(122a 및 122b), 제 1 및 제 2 열 디코더(124a 및 124b) 및 판독/기록 회로(126)를 더 포함한다. 이 디코더(122a,122b,124a 및 124b)는 판독 및 기록 동작 동안에 워드 및 비트 라인(116,118 및 120)을 선택한다. 선택된 제 1 자기 터널 접합부(10)는 선택된 워드 라인(116) 및 선택된 제 1 비트 라인(118)의 교차점에 놓인다. 선택된 제 2 자기 터널 접합부(20)는 선택된 워드 라인(116) 및 선택된 제 2 비트 라인(120)의 교차점에 놓인다.
판독/기록 회로(126)는 기록 동작 동안 선택된 워드 및 비트 라인(116,118 및 120)에 기록 전류를 공급하기 위한 전류원(128)을 포함한다. 이 전류원(128)은 판독 동작 동안 판독 전류도 공급한다. 이 판독/기록 전류(126)는 감지 증폭기(130), 접지 연결부(132) 및 판독 동작 동안 전압을 인가하기 위한 전압원(134)을 포함한다.
기록 동작 동안, 판독/기록 회로(126)는 논리 값을 선택된 메모리 셀(114)의 제 1 및 제 2 자기 터널 접합부(10 및 20)에 기록한다.
판독 동작 동안, 판독/기록 회로(126)는 선택된 메모리 셀(114)의 제 1 및제 2 자기 터널 접합부(10 및 20)의 저항 상태를 감지한다. 그러나, 어레이(112)에서, 자기 터널 접합부(10 및 20)는 다수의 병렬 경로를 통해 서로 결합된다. 하나의 교차점에서 관찰되는 저항은 그 교차점에서의 자기 터널 접합부(10)의 저항과 병행하여 다른 행 및 열의 자기 터널 접합부(10 및 20)의 저항이다. 따라서 자기 터널 접합부(10)의 어레이(112)는 두 레벨 교차점 저항 네트워크(two-level cross point resistor network)로서 특징지어질 수 있다.
자기 터널 접합부(10 및 20)는 교차점 저항 네트워크로 연결되기 때문에, 기생 또는 누설 경로 전류가 선택된 자기 터널 접합부(10 및 20) 상의 판독 동작을 방해할 수 있다. 다이오드 또는 트랜지스터와 같은 차단 장치는 자기 터널 접합부(10 및 20)에 연결될 수 있다. 이들 차단 장치는 기생 전류를 차단할 수 있다.
이와 달리, 기생 전류는 본 출원인의 미국 특허 제 6,259,644 호에 개시된 "등전위" 방법을 변형하여 이용함으로써 처리될 수 있다. 미국 특허 제 6,259,644 호에 개시된 등전위 방법은 선택된 라인에 전위를 인가하고, 동일한 전위를 비선택된 비트 라인 및 비선택된 워드 라인의 부분집합에 제공하는 단계를 포함한다. 이 기생 전류는 감지 전류를 방해하지 않도록 하기 위해 분로(shunt)될 수 있다.
등전위 방법의 일 실시예가 도 6a에 도시되어 있다. 어레이 전압(Va)은 감지 증폭기(610)의 제 1 입력단에 인가되고, 선택된 워드 라인(116)은 감지 증폭기(160)의 제 2 입력단에 연결된다. 감지 증폭기(160)의 제 2 입력단은전압(Va')을 선택된 워드 라인(116)에 결합하되, Va'=Va이다. 선택된 비트 라인(118 및 120)은 접지(132)에 연결된다. 감지 전류(IS10,IS20)는 제 1 및 제 2 자기 터널 접합부(10 및 20)를 통해 흐른다. 감지 증폭기(610)는 워드 라인(116) 상의 총 전류(IS10+IS20)에 비례하는 출력 전압을 발생시킴으로써 선택된 메모리 셀(114)의 저항 상태를 결정한다.
기생 전류를 최소화하기 위해, 전압(V1)은 모든 상위 비선택 비트 라인(118)에 인가되고, 전압(V2)은 모든 하위 비선택 비트 라인(120)에 인가된다. 모든 비선택된 워드 라인(116)은 플로팅되도록 허용된다. 기생 전류(IP10및 IP20)는 전압(V1 및 V2)이 인가되는 접합부를 통해 흐른다. 전압(V1 및 V2)은 어레이 전압(Va)으로 설정될 수 있어서, V1=V2=Va가 된다.
도 6b는 등전위 방법의 또 다른 실시예를 도시하고 있다. 감지 증폭기(610)의 제 1 및 제 2 입력단은 접지(GND) 및 선택된 워드 라인(16)에 제각각 연결된다. 어레이 전압(Va)은 선택된 비트 라인(118 및 120)에 인가된다. 전압(V1)은 모든 상위 비선택된 비트 라인(18)에 인가되고, 전압(V2)은 모든 하위 비선택된 비트 라인(120)에 인가된다. V1=V2=GND이다. 이와 달리, V1=ε이고 V2=-ε이며, 여기서 ε는 단지 접지(GND) 이상의 수 밀리볼트의 미소 전위이다. 따라서, GND<ε<<Va이다. 이러한 방식으로 어레이(112)의 상위 및 하위 부분을 바이어싱함으로써, 기생 전류(IP10, IP20)는 감지 전류(IS10및 IS20)를 방해하지 않는다.
MRAM 장치는 공유된 소프트 기준 층을 갖는 듀얼 비트 메모리에 제한되지 않는다. 대신 MRAM 장치는 하드 기준 층을 갖는 듀얼 비트 메모리 셀의 하나 이상의 어레이를 포함할 수 있다.
이제 도 7을 참조하면, 이러한 어레이의 듀얼 비트 메모리 셀(710)이 도시되어 있다. 메모리 셀(710)의 제 1 비트(712)는 스페이서(spacer) 층(712a), 이 스페이서 층(712a)의 하나의 측면 상의 데이터 층(712b) 및 스페이서 층(712a)의 다른 측면 상의 하드 기준 층(712c)을 포함한다. 제 2 비트(714)는 스페이서 층(714a), 이 스페이서 층(714a)의 하나의 측면 상의 데이터 층(714b) 및 스페이서 층(714a)의 다른 측면 상의 하드 기준 층(71c)을 포함한다. 비트(712 및 714)가 자기 터널 접합부인 경우, 스페이서 층(712a 및 141a)은 절연 터널 장벽이고, 기준 층(712c 및 714c)은 피닝된 층이다. 피닝된 층은 관심 범위에서 인가된 자장의 존재에서 회전하지 않도록 고정된 자화 배향을 갖는다. 그러므로 데이터 층 자화는 두 방향 중 하나 즉, 피닝된 층 자화와 동일한 방향 또는 피닝된 층 자화의 반대 방향으로 배향될 수 있다.
피닝된 층의 자화 배향은 반강자성(AF) 피닝 층(도시되어 있지 않음)에 의해 고정될 수 있다. AF 피닝 층은 피닝된 층의 자화를 한 방향으로 유지하는 큰 교환 장을 제공한다.
워드 라인(716)은 양 비트(712 및 714)의 기준 층(712c 및 714c)에 연결되고, 제 1 비트 라인(718)은 제 1 비트(712)의 데이터 층(712)에 연결되며, 제 2 비트 라인(720)은 제 2 비트(714)의 데이터 층(714b)에 연결된다. 제 1 비트(712)는두 개의 저항 상태를 가지고, 제 2 비트(714)는 두 개의 저항 상태를 가진다. 네 개의 저항 상태는 검출가능하게 상이하다. 이러한 메모리 셀의 어레이는 도 6a 및 도 6b에 예시된 방법에 의해 판독될 수 있다.
메모리 셀은 두 개의 비트에 제한되지 않는다. 메모리 셀 당 자기저항 장치를 부가함으로써 부가적인 비트가 부가될 수 있다. 예를 들어, 세 개의 자기저항 장치를 포함하는 메모리 셀은 세 개의 비트 및 8개의 분별가능한 저항 상태를 가질 것이다.
본 발명은 자기 터널 접합부에 제한되지 않는다. 본 발명은 다른 유형의 자기 장치, 예를 들어 자이언트 자기저항(GMR) 장치를 포함한다. GMR 장치는 데이터 및 기준 층이 절연 터널 장벽 대신 도전성 비자기 금속 층에 의해 분리된다는 것을 제외하고는 TMR 장치와 동일한 기본 구성을 갖는다. 예시적인 스페이서 층 금속은 금, 은 및 구리를 포함한다. 데이터 및 기준 자화 벡터의 상대적 배향은 GMR 장치의 평면 저항에 영향을 미친다. 다른 유형의 장치는 상단 및 하단 스핀 밸브(top and bottom spin valves)를 포함한다.
본 발명의 몇몇 특정 실시예가 설명되고 도시되었지만, 본 발명은 설명되고 예시된 부분의 특정 형태 또는 배열에 제한되지 않는다. 대신, 본 발명은 다음의 청구항에 따라 해석된다.
본 발명에 의해, MRAM 장치의 비트 밀도를 증가시켜, 저장 용량을 증가시키고 저장 비용을 감소시킬 수 있다.
Claims (9)
- 데이터 저장 장치(10)에 있어서,메모리 셀(114)의 어레이(112)- 각 메모리 셀(114)은 직렬로 연결된 제 1 및 제 2 자기저항 장치(10,20)를 포함하고, 각 메모리 셀(114)의 상기 제 1 자기저항 장치(10)는 제 1 및 제 2 저항 상태를 가지고, 각 메모리 셀(114)의 상기 제 2 자기저항 장치(20)는 제 3 및 제 4 저항 상태를 가지며, 각 메모리 셀(114)의 모든 네 개의 저항 상태는 검출가능하게 상이함 -와,제 1 도전체(118)의 열- 각각의 제 1 도전체(118)는 상기 제 1 자기저항 장치(10)의 열의 데이터 층(12)에 연결됨 -과,제 2 도전체(120)의 열- 각각의 제 2 도전체(120)는 제 2 자기저항 장치(20)의 열의 데이터 층(22)에 연결됨 -과,제 3 도전체(116)의 행- 각각의 제 3 도전체(116)는 제 1 및 제 2 자기 저항 장치(10,20)의 행의 기준 층(14a,14b) 사이에 놓임 -을 포함하는 데이터 저장 장치.
- 제 1 항에 있어서,각 메모리 셀(114)의 상기 제 1 및 제 2 자기저항 장치(10,20)는 상이한 두께 및/또는 재료로 이루어진 절연 터널 장벽을 포함하는 데이터 저장 장치.
- 제 1 항에 있어서,각 메모리 셀(114)의 상기 제 1 및 제 2 자기저항 장치(10,20)는,상기 제 3 도전체(116) 상의 강자성 재료 클래드(clad)(36)와,상기 클래드 도전체의 마주보는 측면 상의 제 1 및 제 2 스페이서 층(16,24)과,상기 제 1 스페이서(16) 상의 제 1 데이터 층(12)과,상기 제 2 스페이서 층(24) 상의 제 2 데이터 층(22)을 포함하는 데이터 저장 장치.
- 제 3 항에 있어서,상기 스페이서 층(16,24)은 절연 터널 장벽이어서, 상기 제 1 데이터 및 스페이서 층(12,16) 및 상기 클래드 도전체(116)는 제 1 자기 터널 접합부(10)를 형성하고, 상기 제 2 데이터 및 스페이서 층(22,24) 및 상기 클래드 도전체(116)는 제 2 자기 터널 접합부(20)를 형성하는 데이터 저장 장치.
- 제 1 항에 있어서,각 메모리 셀(14)의 각 자기저항 장치(10,20)는 스페이서 층, 상기 스페이서층의 한 측면 상의 데이터 강자성 층 및 상기 스페이서 층의 다른 측면 상의 하드 기준 강자성 층을 포함하는 데이터 저장 장치.
- 제 5 항에 있어서,상기 스페이서 층은 절연 터널 장벽이고 상기 하드 기준 층은 피닝된 층인 데이터 저장 장치.
- 제 1 항에 있어서,선택된 메모리 셀(114)을 교차하는 상기 제 1 및 제 2 도전체(118,120)에 제 1 전압을 인가하기 위한 판독 회로(126)를 더 포함하고, 상기 선택된 메모리 셀(114)을 교차하는 상기 제 3 도전체를 상기 제 1 전압과는 다른 제 2 전압으로 유지하는 데이터 저장 장치.
- 제 7 항에 있어서,상기 판독 회로(126)는 상기 제 3 도전체(116) 상의 총 전류를 측정하여 상기 제 1 및 제 2 자기저항 장치(10,20)의 상기 저항 상태를 결정하는 데이터 저장 장치.
- 제 1 항에 있어서,판독 동작 동안 기생 전류를 분로(shunt)시키기 위한 수단(126)을 더 포함하는 데이터 저장 장치.
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