JP4469067B2

JP4469067B2 - 半選択メモリ・セルの意図しない切換を抑制するために磁界バイアスを使用するｍｒａｍ装置

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Description

【０００１】
【発明の背景】
本発明は、データ記憶用のランダム・アクセス・メモリに関する。より具体的には、本発明は、メモリ・セルのアレイを含む磁気ランダム・アクセス・メモリ装置およびメモリ・セルの書込み回路に関する。
【０００２】
磁気ランダム・アクセス・メモリ「ＭＲＡＭ」は、長期データ記憶機構と見なされる一種の不揮発性メモリである。ＭＲＡＭ装置からのデータのアクセスは、ハードドライブなどの従来の長期記憶装置からのデータのアクセスよりも数桁早くなる。さらに、ＭＲＡＭ装置は、ハードドライブやその他の従来の長期記憶装置よりもコンパクトで消費電力が少ない。
【０００３】
典型的なＭＲＡＭ装置は、メモリ・セルのアレイを含む。ワード線がメモリ・セルの行に沿って延び、ビット線がメモリ・セルの列に沿って延びる。各メモリ・セルは、ワード線とビット線の交点に配置される。メモリ・セルは、情報のビットを磁化の向きとして記憶する。任意の所与の時間において、各メモリ・セルの磁化の向きは、２つの安定した向きの一方をとる。そのような安定した２つの向き、平行と逆平行が、「０」と「１」の論理値を表す。選択されたメモリ・セルの磁化の向きは、選択されたメモリ・セルと交差するワード線とビット線に電流を供給することによって変化させることができる。電流は、合成されたときに、選択したメモリ・セルの磁化方向を平行から逆平行またはその逆に切り換える直交する２つの磁界を作り出す。
【０００４】
メモリ・セルが選択されると、選択されたメモリ・セルと交差するワード線に沿ったすべてのメモリ・セルは、２つの磁界のうちの一方を認識し、選択されたメモリ・セルと交差するビット線に沿ったすべてのメモリ・セルは、２つの磁界のうちの他方を認識する。このような２つの磁界のうちの１つを認識するメモリ・セルは、以後、「半選択(half-selected)」メモリ・セルと呼ぶ。選択されたメモリ・セルを切り換えるとき、すべての半選択メモリ・セルの磁化分極に影響を与えてはならない。さもないと、選択されたメモリ・セルにビットを書き込むときに、半選択メモリ・セルに記憶された情報が偶然に消去されることになる。しかしながら、実際には、半選択メモリ・セルの切換が行われることがある。したがって、ＭＲＡＭ装置にデータを記憶する信頼性が問題となることがある。
【０００５】
この半選択メモリ・セルの意図しない切換による問題は、メモリ・セルのサイズが小さくなるほど大きくなることある。したがって、ＭＲＡＭ装置の信頼性は、メモリ・セルのサイズが小さくなるほど下がることがある。しかし、産業界の目標は常に、セル・サイズを小さくして記憶密度を高めることである。メモリ密度を高めるとＭＲＡＭのコストとサイズが小さくなる。半選択メモリ・セルの意図しない切換を抑制ればセル・サイズをさらに小さくすることができる。
【０００６】
したがって、ＭＲＡＭ装置の半選択メモリ・セルの意図しない切換を抑制する必要がある。
【０００７】
【発明の概要】
本発明によるＭＲＡＭ装置において、半選択メモリ・セルの意図しない切換が抑制される。本発明の１つの態様によれば、ＭＲＡＭ装置の選択されたメモリ・セルは、第１、第２および第３の磁界を加えることにより書き込まれる。第２および第３の磁界は、選択されたメモリ・セルに加えられる。第２と第３の磁界は、合成されたとき、選択されたメモリ・セルを切り換える。第１の磁界は、半選択メモリ・セルに加えられ、また選択されたメモリにも加えられる場合がある。第１の磁界は、第２の磁界と反対の極性であり、複数の半選択メモリ・セルの意図しない切換を抑制する強さを有する。
【０００８】
本発明のその他の態様および利点は、本発明の原理を例として示す添付図面と共に行われる以下の詳細な説明から明らかになるであろう。
【０００９】
【好適な実施例の詳細な説明】
説明のために図面に示したように、本発明は、磁気ランダム・アクセス・メモリ装置において実施される。選択されたメモリ・セルに書き込んでいる間に、半選択メモリ・セルに磁界バイアスが加えられる。この磁界バイアスは、半選択メモリ・セルの意図しない切換を抑制し、それによりＭＲＡＭ装置のデータ記憶の信頼性を高める。
【００１０】
次に、メモリ・セル１２のアレイ１０を含むＭＲＡＭ装置８を示す図１を参照する。メモリ・セル１２は、行と列に配列され、行はｘ方向に延び、列はｙ方向に延びる。本発明の説明を簡略化するために、比較的少数のメモリ・セル１２だけを示す。実際には、１０２４ｘ１０２４またはそれよりも大きいメモリ・セルのアレイを使用することができる。
【００１１】
ワード線１４としてはたらくトレースは、メモリ・セル・アレイ１０の一方の側の平面上にｘ方向に延びる。ビット線１６としてはたらくトレースは、メモリ・セル・アレイ１０の反対の側の平面上にｙ方向に延びる。メモリ・セル・アレイ１０の各行ごとに１つのワード線１４があり、メモリ・セル・アレイ１０の各列ごとに１つのビット線１６があることがある。各メモリ・セル１２は、対応するワード線１４とビット線１６の交点に配置される。
【００１２】
ＭＲＡＭ装置８は、さらに、書込み動作中にワード線１４とビット線１６に電流ＩｘとＩｙを供給する書込み回路１８を含む。書込み回路１８は、ワード線電流源２０と、各ワード線１４ごとに第１と第２の行選択トランジスタ２２と２４を含む。第１の行選択トランジスタ２２はそれぞれ、対応するワード線１４とワード線電流源２０の間に結合される。第２の行選択トランジスタ２４はそれぞれ、対応するワード線１４と基準電位２６（たとえば、アース）の間に結合される。
【００１３】
書込み回路１８は、さらに、ビット線電流源２８と、各ビット線ごとに第１と第２の列選択トランジスタ３０と３２を含む。第１の列選択トランジスタ３０はそれぞれ、対応するビット線１６とビット線電流源２８の間に結合される。それぞれの第２の列選択トランジスタ３２は、対応するビット線１６と基準電位２６の間に結合される。
【００１４】
データは、ｍビット・ワードで書き込むことができる。データをｍビット・ワードで書き込む場合、復号化回路３４が、アドレスＡｘを復号化し、適切な行および列選択トランジスタ２２、２４、３０および３２をターンオンする（復号化回路３４から選択トランジスタ２２、２４、３０および３２のゲートまで延びるトレースは示していない）。
【００１５】
ＭＲＡＭ装置８は、また、それぞれの選択されたメモリ・セル１２の抵抗を検出する読取り回路を含む。読取り回路は、本発明の説明を簡略化するために示していない。さらに、書込み回路１８は、本発明の説明を簡略化するために簡略化されている。すべてのワード線１４に１つのワード線電流源２０だけを示すが、書込み回路１８は、複数のワード線電流源２０を含んでもよい。すべてのビット線１６に１つのビット線電流源２８だけを示すが、書込み回路１８は、複数のビット線電流源２８を含んでもよい。さらに、行と列にスイッチと電流源を接続する多くの様々な方法がある。
【００１６】
メモリ・セル１２は、特定のタイプの装置に制限されない。たとえば、メモリ・セル１２は、スピン依存トンネル効果（「ＳＤＴ」）装置でもよい。典型的なＳＤＴ装置は、「ピン留め(pinned)」層と「自由」層を含む。ピン留め層は、平面内に向けられているが、対象となる範囲に磁界が加えられた状況で回転しないように固定された磁化を有する。自由層は、ピン留めされていない磁化方向を有する。より正確に言うと、磁化は、平面内にある軸（「磁化容易」軸）に沿った２つの方向のどちらに向けることもできる。自由層３６とピン留め層３８の磁化が、同じ方向である場合は、向きは「平行」であると言われる（図２（ａ）に矢印で示したような）。自由層３６とピン留め層３８の磁化が、反対方向の場合は、向きは「逆平行」であると言われる（図２（ｂ）の矢印で示したような）。
【００１７】
自由層３６とピン留め層３８は、絶縁トンネル障壁によって分離される。絶縁トンネル障壁は、自由層とピン留め層の間に量子力学的トンネル効果を生じさせる。このトンネル効果現象は、電子スピンに依存し、ＳＤＴ装置の抵抗を、自由層３６とピン留め層３８の相対的磁化方向の関数にする。
【００１８】
たとえば、自由層３６とピン留め層３８の磁化方向が平行の場合（図２（ａ）を参照）、メモリ・セル１２の抵抗は、第１の値Ｒである。磁化方向が、平行から逆平行に変化した場合（図２（ｂ）を参照）、メモリ・セル１２の抵抗は、第２の値Ｒ＋ΔＲに増大する。
【００１９】
磁化を自由層３６の磁化容易軸の方向に向けることによってデータがメモリ・セル１２に記憶される。論理値「０」は、自由層３６の磁化の向きを磁化方向が平行になるようにすることによってメモリ・セル１２に記憶することができ、論理値「１」は、自由層３６の磁化の向きを磁化方向が逆平行になるようにすることによってメモリ・セル１２に記憶することができる。
【００２０】
選択されたメモリ・セル１２に記憶された論理値は、選択されたメモリ・セル１２の抵抗を検出することによって読み取ることができる。たとえば、選択されたメモリ・セル１２と交差するワード線１４とビット線１６の両側に電圧を印加し、それにより電流を発生させる。この電流を測定して、メモリ・セルが、ある論理値に対応する抵抗値Ｒを有するか他の論理値に対応する値Ｒ＋ΔＲを有するかを判定することができる。
【００２１】
各メモリ・セル１２は、外部電力がない状態でも磁化の向きを保持する。したがって、メモリ・セル１２は不揮発性である。
【００２２】
次にさらに、書込み操作中の選択されたメモリ・セル１２を示す図３を参照する。選択されたメモリ・セル１２の自由層３６の磁化は、そのメモリ・セル１２と交差するワード線１４とビット線１６の両方に電流ＩｘおよびＩｙを加えることによって適応される。ワード線１４に電流Ｉｘを加えると、ワード線１４のまわりに磁界Ｈｙ₁が形成される。ビット線１６に電流Ｉｙを加えると、ビット線１６のまわりに磁界Ｈｘが形成される。これらの線１４と１６の両方に十分に大きい電流が流されるとき、自由層３６の近くの合成磁界Ｈｘ＋Ｈｙ₁が、自由層３６の磁化を平行の向きから逆平行の向きにあるいはその逆に回転する。
【００２３】
選択されたメモリ・セル１２と交差するワード線１４に電流Ｉｘが供給されるとき、そのワード線１４に沿ったその付加的なメモリ・セル１２が磁界Ｈｙ₁にさらされ、選択されたメモリ・セル１２と交差するビット線１６に電流Ｉｙが供給されるとき、そのビット線１６に沿ったさらに付加的なメモリ・セル１２が磁界Ｈｘにさらされる。理想的には、このような半選択メモリ・セルは、１つの磁界だけがある状況では切り換られてはならない。しかしながら、メモリ・セル１２の端の「反磁場」によって、半選択メモリ・セルが切り換わる確率が高くなることがある。
【００２４】
次に、さらに、正方形のメモリ・セル１２の自由層３６の磁化を示す図４を参照する。高記憶密度メモリ装置用に提案されたＭＲＡＭ装置などのきわめて小さいＭＲＡＭ装置では、反磁場により、自由層３６の端領域における磁化４は強制的に縁に沿った向きになる（たとえば、ｙ方向）。この端部の磁化４は、自由層３６の磁化５の残りの部分にトルクをかける（強磁性交換相互作用により）。このトルクは、磁化５をｙ方向に回転させようとする。事実上、端部の磁化４は、半選択メモリ・セル１２を切り換えるはたらきをする。
【００２５】
トルクは、自由層３６が厚くなるほど大きくなる。比較的薄い層（たとえば、約２ナノメートルの厚さを有する自由層）では、端部磁化４による反磁場は小さく、切換は磁界ＨｘとＨｙ₁の両方に強く依存する。しかしながら、自由層が厚い場合（たとえば、約２ナノメートルの厚さを有する自由層）は、端部磁化４による磁界が強く、１つの切換磁界Ｈｙ₁の依存は弱い。この端部磁化４による強い磁界は、半選択メモリ・セル１２の意図しない切換を引き起こすことがある。
【００２６】
複数のＭＲＡＭ装置の自由層を同時に形成するために連続した薄膜を付着させ、連続した薄膜の厚さに通常の製造ばらつきが生じるため、トルクは、装置によって大きくなったり小さくなったりする。したがって、半選択メモリ・セルの意図しない切換の問題は、装置によって発生したりしなかったりする。
【００２７】
半選択メモリ・セルの意図しない切換を抑制するために、メモリ・セル１２のすべてに磁界バイアス−Ｈｙ₂を加える。磁界バイアス−Ｈｙ₂の方向は、切換磁界Ｈｙ₁の方向と反対である。磁界バイアス−Ｈｙ₂の強さは、切換磁界Ｈｙ₁の強さよりも弱くてよい。たとえば、磁界バイアスＨｙ₂の強さは、切換磁界Ｈｙ₁の強さの約０．２５倍である。しかしながら、磁界Ｈｙ₁とＨｙ₂の実際の強さは装置に依存する。
【００２８】
次に図５を参照すると、切換磁界Ｈｘだけ（すなわち、端部磁化によって生じるトルクがない状態での切換磁界Ｈｘ）から生じる切換点４２は、切換曲線４０の左側に低下する。したがって、切換磁界Ｈｘだけではメモリ・セル１２は切り換わらない。しかしながら、通常の製造ばらつきにより、実際の装置に加わる磁界は、実効磁界Ｈｅｆｆが切換点を４４に移動させるようなものであることがある。切換点４４が切換曲線４０上にあるため、そのような実効磁界Ｈｅｆｆは、半選択メモリ・セル１２を意図せずに切り換えることになる。磁界バイアス−Ｈｙ₂を加えると、切換曲線４０の右側にある切換点４６が押される。したがって、磁界バイアス−Ｈｙ₂を加えると、半選択メモリ・セル１２の意図しない切換が抑制される。
【００２９】
次に、磁界バイアス−Ｈｙ₂を加える様々な方法を考察する。図３に１つの方法を示す。メモリ・セル１２は、磁界バイアス−Ｈｙ₂を提供する部分１３を含む。磁界バイアス−Ｈｙ₂を提供する部分１３は、層３６または３８のいずれかとワード線１４の間の独立した磁気薄膜でよい。実効磁界Ｈｅｆｆが負のｙ方向である場合、独立した薄膜の磁化は、正のｙ方向に固定される。独立した磁気薄膜は、様々な磁性材料から作成することができる。たとえば、独立した磁気薄膜は、コバルトとクロムの合金からなり、この合金は、自由層３６の厚さと同等の厚さを有する。ＭＲＡＭ装置８の作成において、磁気薄膜を付着させワード線１４をターン形成することができる。あるいは、薄膜は、メモリ・セル１２の一部分でもよい。そのような薄膜は、メモリ・セル１２と一緒に作成することができる。
【００３０】
図６は、磁界バイアス−Ｈｙ₂を加えることができる別の方法を示す。固定層３８の磁化４８は、自由層３６の磁化５０に対して角度Ａだけ回転されることがある。その結果、ｙ方向の磁化成分とバイアス磁界−Ｈｙ₂が装置に加えられる。この自由層３６に対する固定層３８の回転は、固定層３８を角度Ａの磁界中でアニールすることによって達成することができる。
【００３１】
次に、別のＭＲＡＭ装置１０８と、磁界バイアス−Ｈｙ₂を加えるさらに別の方法を示す図７を参照する。ＭＲＡＭ装置１０８は、メモリ・セル１２のアレイ１０を含む。ワード線１４は、メモリ・セル・アレイ１０の一方の側の平面上にｘ方向に延びる。ビット線１６は、メモリ・セル・アレイ１０の反対の側の平面上にｙ方向に延びる。各メモリ・セル１２は、対応するワード線１４とビット線１６の交点に配置される。
【００３２】
ＭＲＡＭ装置１０８は、さらに、書込み動作中にワード線１４とビット線１６に電流Ｉｘ₁、−Ｉｘ₂およびＩｙを供給する書込み回路１１０を含む。書込み回路１１０は、電流Ｉｙを供給するビット線電流源２８と、各ビット線１６ごとの第１と第２の列選択トランジスタ３０と３２を含む。
【００３３】
書込み回路１１０は、さらに、電流Ｉｘ₁を供給する第１のワード線電流源２０と、電流−Ｉｘ₂を供給する第２のワード線電流源１１２と、ワード線１４とアース２６の間に結合された行選択トランジスタ２４と、ワード線１４と電流源２０および１１２との間に結合された行選択復号器１１４を含む。
【００３４】
復号回路１１６は、アドレスＡｘを復号し、適切な列選択トランジスタ３０および３２をターンオンして選択されたメモリ・セル１２と交差するビット線に電流Ｉｙを供給する。ビット線電流源２８からの電流Ｉｙにより、選択されたメモリ・セル１２と交差するビット線１６のまわりに磁界Ｈｘが生成される。
【００３５】
行選択復号器１１４は、アドレスＡｘを復号し、選択されたメモリ・セル１２と交差するワード線１４に第１のワード線電流源２０を接続する。第１のワード線電流源２０からの電流Ｉｘ₁により、選択されたメモリ・セル１２と交差するワード線１４のまわりに磁界Ｈｙ₁が生成される。
【００３６】
行選択復号器１１４は、また、通電されたビットに沿った半選択メモリ・セル１２と交差するワード線１４に第２のワード線電流源１１２を接続する。第２のワード線電流源１１２からの電流−Ｉｘ₂により、半選択メモリ・セル１２と交差するワード線１４のまわりに磁界バイアス−Ｈｙ₂が生成される。したがって、磁界バイアスＨｙ₂は、通電されたビット線１６に沿った半選択メモリ・セル１２が偶然に切り換えられるのを防ぐ。
【００３７】
次に、半選択および完全選択メモリ・セル１２に電流Ｉｘ₁、Ｉｘ₂およびＩｙを加える一般的な方法を示す図８を参照する。第２のワード線電流源１１２からの電流−Ｉｘ₂が、半選択メモリ・セル１２と交差するワード線１４に供給され（ブロック２０２）、切換電流Ｉｘ₁およびＩｙが、完全選択メモリ・セル１２と交差するワード線１４とビット線１６に供給される（ブロック２０４）。
【００３８】
次に、マルチレベルＭＲＡＭチップ３００を示す図９を参照する。ＭＲＡＭチップ３００は、基板３０４上のｚ方向に積み重ねられたＮのメモリ・セル・レベル３０２を含む。数Ｎは、１以上の正の整数である。メモリ・セル・レベル３０２は、二酸化ケイ素などの絶縁材料（図示せず）によって分離することができる。基板３０４上に読取り回路と書込み回路を作成することができる。読取り回路と書込み回路は、読み書きするレベルを選択する追加のマルチプレクサを含むことがある。
【００３９】
したがって、磁界バイアスが半選択メモリ・セルの意図しない切換を抑制する発明が開示される。したがって、ＭＲＡＭ装置にデータを記憶する信頼性が向上する。
【００４０】
本発明によるＭＲＡＭ装置は、通常半選択メモリ・セルの意図しない切換の問題を有することになるＮｉＦｅなどの異方性の低い薄膜を使用することができる。異方性の低い薄膜は、通常、弱い磁界がある状態で切り換わる。したがって、本発明によるＭＲＡＭ装置は、弱い磁界がある状態で切り換わる薄膜を使用できるため、より小さい電力で動作することができる。
【００４１】
本発明によるＭＲＡＭ装置は、より大きい端効果を有する小さい面積のメモリ・セルを使用することができる。たとえば、正方形のメモリ・セルは、端領域の影響が軽減されるため、最小のリソグラフィ・フィーチャ・サイズで作成することができる。したがって、高密度メモリを実現することができる。
【００４２】
本発明によるＭＲＡＭ装置は、強い減磁を有する厚い薄膜で作成することができる。したがって、装置を高い歩留まりで作成することができる。
【００４３】
本発明によるＭＲＡＭ装置は、様々な用途に使用することができる。図１０は、１つまたは複数のＭＲＡＭチップ３００の一般的な応用例を示す。この応用例は、ＭＲＡＭ記憶モジュール４０２、インタフェース・モジュール４０４、およびプロセッサ４０６を含む装置４００によって実施される。ＭＲＡＭ記憶モジュール４０２は、長期記憶のための１つまたは複数のＭＲＡＭチップ３００を含む。インタフェース・モジュール４０４は、プロセッサ４０６とＭＲＡＭ記憶モジュール４０２の間のインタフェースを提供する。装置４００は、また、短期記憶のための高速揮発性メモリ（たとえば、ＳＲＡＭ）を含むことがある。
【００４４】
ノートブック・コンピュータやパーソナル・コンピュータなどの装置４００の場合、ＭＲＡＭ記憶モジュール４０２は、いくつかのＭＲＡＭチップ３００を含むことがあり、インタフェース・モジュール４０４は、ＥＩＤＥまたはＳＣＳＩインタフェースを含むことがある。サーバなどの装置４００の場合、ＭＲＡＭ記憶モジュール４０２は、さらに多くのＭＲＡＭチップ３００を含むことがあり、インタフェース・モジュール４０４は、ファイバ・チャネルまたはＳＣＳＩインタフェースを含むことがある。そのようなＭＲＡＭ記憶モジュール４０２は、ハードドライブなどの従来の長期記憶装置と交換するかまたはそれに追加することができる。
【００４５】
ディジタル・カメラなどの装置４００の場合、ＭＲＡＭ記憶モジュール４０２は、それよりも少ないＭＲＡＭチップ３００を含むことがあり、インタフェース・モジュール４０４は、カメラ・インタフェースを含むことがある。そのようなＭＲＡＭ記憶モジュール４０２により、ディジタル・カメラのディジタル画像の長期記憶が可能になる。
【００４６】
本発明によるＭＲＡＭ装置は、ハードドライブのような従来の長期データ記憶装置よりも優れた多くの利点を提供する。ＭＲＡＭ装置からのデータのアクセスは、ハードドライブのような従来の長期記憶装置からのデータのアクセスよりも数桁高速である。さらに、ＭＲＡＭ装置は、ハードドライブよりもコンパクトである。
【００４７】
本発明は、以上説明し示した特定の実施形態に制限されない。たとえば、本発明は、スピン依存トンネル効果装置の使用に制限されない。使用できる他のタイプの装置には、巨大磁気抵抗（「ＧＭＲ」）装置があるが、それに制限されない。
【００４８】
本発明は、磁化容易軸の方向に向いた行に関して説明した。しかしながら、行と列を交換することができ、その場合、列が磁化容易軸の方向に向けられ、磁界バイアスが、ワード線のまわりに作成されることになる。
【００４９】
したがって、本発明は、以上説明し示した特定の実施形態に制限されない。その代わりに、本発明は、併記の特許請求の範囲により解釈される。
【図面の簡単な説明】
【図１】メモリ・セルのアレイを含むＭＲＡＭ装置を示す図である。
【図２ａ】メモリ・セルの平行の磁化を示す図である。
【図２ｂ】メモリ・セルの逆平行の磁化を示す図である。
【図３】書込み操作中の選択されたＭＲＡＭメモリ・セルを示す図である。
【図４】ＭＲＡＭメモリ・セルの自由層の磁化を示す図である。
【図５】ＭＲＡＭメモリ・セルの切換曲線を示す図である。
【図６】代替のＭＲＡＭメモリ・セルのピン留め層と自由層の磁化を示す図であり、磁化は、磁界バイアスを提供する向きである。
【図７】代替のＭＲＡＭ装置を示す図である。
【図８】図７のＭＲＡＭ装置において選択されたメモリ・セルを切り換え半選択メモリ・セルの意図しない切換を抑制する方法を示すフローチャートである。
【図９】複数の層を含むＭＲＡＭ装置を示す図である。
【図１０】１つまたは複数のＭＲＡＭチップを含む装置を示す図である。
【符号の説明】
１０メモリ・セル・アレイ
１２メモリ・セル
１４ワード線
１６ビット線
１８回路
２０ワード線電流源
２２，２４行選択トランジスタ
３０，３２列選択トランジスタ
２６基準電位
２８ビット線電流源
３４復号化回路
３６自由層
３８ピン留め層

Claims

ＭＲＡＭ装置の選択されたメモリ・セルに書き込む方法であって、前記選択されたメモリ・セルが、第１と第２のトレースによって交差され、前記第１と第２のトレースが実質的に直交し、複数の付加的なメモリ・セルがまた第１と第２のトレースによって交差され、
前記メモリ・セルの外部にあるソースを使用して、前記付加的なメモリ・セルの少なくともいくつかに第１の磁界を加えるステップと、
前記第１の磁界が前記付加的なメモリ・セルのうちの少なくともいくつかに加えられている間に、前記選択されたメモリ・セルに第２と第３の磁界を加えるステップであって、前記第３の磁界が、前記第１と第２の磁界と実質的に直角であり、前記第２の磁界が、前記第１の磁界の極性と逆の極性を有し、前記第２と第３の磁界が、合成されたときに、前記選択されたメモリ・セルの自由層を切り換えるようになっていて、
第２の磁界は第１の磁界より大きく、前記第１の磁界が、前記複数の付加的なメモリ・セルの自由層における意図しない切換を抑制する方法。
各メモリ・セルに永久磁気バイアスを加えるステップによって前記第１の磁界が加えられる、請求項１に記載の方法。
各メモリ・セルに独立した磁気薄膜を追加することによって前記永久磁気バイアスが加えられ、前記磁気薄膜が、前記第１の磁界を供給するステップを有する請求項２に記載の方法。
前記メモリ・セルが、自由層とピン留め層を含み、前記自由層の磁化に対して前記ピン留め層の磁化の角度を回転させることによって、前記永久磁気バイアスが加えられる請求項２に記載の方法。
前記第２のトレースに沿ったそれぞれ付加的なメモリ・セルが、付加的な第１のトレースによって交差され、前記付加的な第１のトレースのそれぞれに電流が供給され、前記第１の磁界が前記付加的なメモリ・セルに加えられ、前記付加的なメモリ・セルが前記第２のトレースに沿った請求項１に記載の方法。
前記第１の磁界が、前記第２の磁界の約４分の１の強さを有する請求項１に記載の方法。
接合メモリ・セルのアレイと、
前記メモリ・セルと交差する第１のトレースの行と、
前記メモリ・セルと交差し、前記第１のトレースと実質的に直角な第２のトレースの列と、
選択されたメモリ・セルと交差する前記第１と第２のトレースに、前記選択されたメモリ・セルを切り換える第１と第２の磁界を作成する第１と第２の書込み電流を供給する手段と、
メモリ・セルの外部にあり、少なくともいくつかの半選択メモリ・セルに、前記第２の磁界と逆平行であって前記第２の磁界より小さい第３の磁界を加えて、前記半選択メモリ・セルの自由層における意図しない切換を抑制し、前記第１と第２の電流が前記第１と第２のトレースに供給されている間に第３の磁界を加える手段と、
を含むＭＲＡＭ装置。
前記第３の磁界を加える手段が、各メモリ・セルに永久磁気バイアスを加える手段を含む請求項７に記載の装置。
前記第３の磁界を加える手段が、半選択メモリ・セルと交差する付加的な第１のトレースに第３の電流を供給する手段を含む請求項７に記載の装置。
メモリ・セルのアレイと、
ｘ方向に延び、前記メモリ・セルの行とそれぞれ交差する複数のワード線と、
前記ｘ方向と実質的に直交するｙ方向に延び、前記メモリ・セルの行とそれぞれ交差する複数のビット線を含み、
各メモリ・セルが、前記ｘ方向と前記ｙ方向の少なくとも一方のまわりに、前記半選択メモリ・セルの自由層における意図しない切換を防ぐ永久磁気バイアスを提供し、前記ワード線のうちの一つと前記ビット線のうちの一つとの交点に位置する選択された前記メモリ・セルは、磁化困難軸方向の磁界と、磁化容易軸方向の磁界と、磁化困難軸方向の磁界と逆平行で磁化困難軸方向の磁界より小さい前記永久磁界バイアスと、の合成により切り替えられるＭＲＡＭ装置。
各メモリ・セルが、前記永久磁界バイアスを提供するための独立した磁気薄膜を含む請求項１０に記載の装置。
各メモリ・セルの前記独立した磁気薄膜が、交差するワード線上に付着される請求項１１に記載の装置。
各メモリ・セルが、ピン留め層と自由層を含み、前記ピン留め層の磁化が、前記自由層の磁化に対して角度が回転され、前記永久磁界バイアスが加えられる請求項１０に記載の装置。
基板および前記基板上の書込み回路をさらに含み、前記書込み回路が、前記第１と第２のトレースに結合され、前記アレイと、前記複数の第１のトレースと、前記複数の第２のトレースとが、前記基板上に積み重ねられた第１のレベルに含まれる請求項１０に記載の装置。
前記基板上に積み重ねられた少なくとも１つの付加的なレベルをさらに含み、前記付加的なレベルがそれぞれ、メモリ・セルのアレイを含み、複数のワード線がｘ方向に延び、複数のビット線がｙ方向に延び、前記付加的なレベルのそれぞれにおける各メモリ・セルが、ｘ方向とｙ方向の少なくとも一方のまわりに永久磁界バイアスを提供し、前記書込み回路が、また、前記付加的なレベルのそれぞれの前記第１と第２のトレースに結合された請求項１４に記載の装置。
メモリ・セルのアレイと、
第１の方向に延び、対応するメモリ・セルとそれぞれ交差する第１のトレースと、
前記第１の方向と実質的に直交する第２の方向に延び、対応するメモリ・セルと交差する複数の第２のトレースと、前記第１と第２のトレースに結合され、選択されたメモリ・セルと交差するトレースに前記第１と第２の書込み電流を提供する書込み回路と、
半選択メモリ・セルと交差する第１のトレースに第３の電流を供給する書込み回路とを含み、前記第１と第３の電流が反対の極性を有し、前記第１の電流が、前記第３の電流よりも大きく、前記第３の電流が、前記第１と第２の電流と同時に加えられるＭＲＡＭ装置。
前記書込み回路を支持する基板をさらに含み、前記アレイと、前記複数の第１のトレースと、前記複数の第２のトレースが、前記基板上に積み重ねられた第１のレベルに含まれる請求項１６に記載の装置。
前記基板上に積み重ねられた少なくとも１つの付加的なレベルをさらに含み、前記付加的なレベルがそれぞれ、メモリ・セルのアレイを含み、複数のワード線がｘ方向に延び、複数のビット線がｙ方向に延び、前記付加的なレベルのそれぞれにある各メモリ・セルが、前記ｘ方向とｙ方向の少なくとも一方のまわりに永久磁界バイアスを提供し、前記書込み回路が、付加的な各レベルの前記第１と第２のトレースにも結合された請求項１７に記載の装置。