JP2007513446A

JP2007513446A - 磁気抵抗メモリデバイスの書き込みの間の活性フィールド補償を実行するためのデバイス及び方法

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Publication number: JP2007513446A
Application number: JP2006540736A
Authority: JP
Inventors: ハンスエムビーボエヴェ
Original assignee: Koninklijke Philips NV; Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2003-11-24
Filing date: 2004-11-17
Publication date: 2007-05-24
Also published as: TW200539176A; WO2005050660A1; EP1692704B1; DE602004006302D1; US7355882B2; ATE361529T1; US20070070686A1; DE602004006302T2; KR20060111521A; EP1692704A1; CN1886801B; CN1886801A

Abstract

本発明は、磁気抵抗メモリ素子（１０）のアレイ（２０）を提供する。アレイ（２０）は、選択磁気抵抗メモリ素子（１０）において書き込み磁場を生成するための電流又は電圧をもたらすための手段と、選択磁気抵抗メモリ素子（１０）の近くにおける外部磁場を測定するための磁場センサユニット（５０）と、書き込み動作の間に、測定された外部磁場を局部的に補償するための電流又は電圧を調整するための手段（５２）とを有する。本発明は、対応する方法も提供する。

Description

本発明は、ＭＰＡＭデバイスのような磁気抵抗メモリデバイス（magnetoresistive memory device）の書き込みの間の外部磁場の存在に対する補償をもたらすためのデバイス及び方法に関する。

磁気又は磁気抵抗ランダムアクセスメモリ（Magnetic or Magnetoresistive Random Access Memory (MRAM)）は目下、フラッシュメモリに対する後継として多くの企業によって検討されている。当該メモリは、ほとんどの最も高速なスタティックＲＡＭ（static RAM (SRAM)）メモリを置換する可能性を有している。これにより、ＭＲＡＭは、システムオンチップ（System on Chip (SoC)）のためのエンベデッドメモリ（embedded memory）として非常に適したものとなる。当該ＭＲＡＭは不揮発性メモリ（non-volatile memory (NVM)）デバイスになり、このことは、記憶された情報を維持するために電力が必要とされないことを意味する。このことは、ほとんどの他の種類のメモリに関する利点として理解される。ＭＲＡＭメモリは、特にスマートカード、モバイル電話、及びPDA等のような‘モバイル’用途に対して使用され得る。

ＭＲＡＭの構想はもともと米国ハネウェル社（Honeywell Corp. USA）で開発され、磁気多層（マルチレイヤ）デバイス（magnetic multi-layer device）における磁化方向（magnetization direction）を情報記憶として使用すると共に、結果としてもたらされる抵抗差を情報読み出しのために使用する。全てのメモリデバイスと同様に、ＭＲＡＭアレイにおける各々のメモリ素子は、“１”又は“０”の何れかを表す少なくとも二つのバイナリ状態（binary state）を記憶し得なければならない。

異なる種類の磁気抵抗（ＭＲ（magnetoresistive））効果が存在し、そのうち巨大磁気抵抗（ＧＭＲ（Giant Magneto-Resistance））及びトンネル磁気抵抗（ＴＭＲ（Tunnel Magneto-Resistance））は現在最も重要な効果である。ＧＭＲ効果とＴＭＲ効果とは、不揮発性磁気メモリを実現させる可能性をもたらす。これらのデバイスは、少なくとも二つが強（フェロ）磁性（ferromagnetic）又はフェリ磁性（ferrimagnetic）になると共に、非磁性中間層（non-magnetic interlayer）によって分離される薄膜のスタック（堆積部（stack））を有する。ＧＭＲは、導体中間層を備える構造体に対する磁気抵抗であり、ＴＭＲは、誘電中間層（dielectric inter-layer）を備える構造体に対する磁気抵抗である。非常に薄い導体が二つの強磁性又はフェリ磁性膜（フィルム）の間に位置される場合、複合多層構造体の実効面内（インプレーン）抵抗（effective in-plane resistance）は、膜の磁化方向が平行となるときに最も小さくなり、膜の磁化方向が逆平行（アンチパラレル（anti-parallel））となるときに最も大きくなる。薄い誘電中間層が二つの強磁性又はフェリ磁性膜の間に位置される場合、膜の磁化方向が平行になるとき膜の間のトンネル電流は最大になる（又はそれ故に抵抗は最小になる）ことが観測され、膜の磁化方向が逆平行になるとき膜の間のトンネル電流は最小になる（又はそれ故に抵抗は最大になる）ことが観測される。

磁気抵抗は通常、平行から逆平行磁化状態になる上記構造体の抵抗におけるパーセンテージ増分（増加率）として測定される。ＴＭＲデバイスは、ＧＭＲ構造体よりも高いパーセンテージ磁気抵抗をもたらし、それ故により高い信号及びより高い速度に対する可能性を有する。最近の結果は、優れたＧＭＲメモリ素子における１０乃至１４％磁気抵抗と比べて、４０％よりも高い磁気抵抗をもたらすトンネリングを示している。

通常のＭＲＡＭデバイスは、図１Ａ及び１Ｂにおいて記載されている複数の磁気抵抗メモリ素子１０、例えばアレイで構成される磁気トンネリング接合（magnetic tunneling junction (MTJ) ）素子を有する。磁気抵抗メモリ素子１０のアレイ２０は図２において示されている。ＭＴＪメモリ素子１０は通常、固定又は固着磁気層（fixed or pinned magnetic layer）、自由（フリー）層（free layer）１２、及びその間の誘電体バリア（障壁）（dielectric barrier）１３を有する層構造体（layered structure）を含んでいる。磁性体（magnetic material）の固着層１１は、常に同じ方向を指す磁気ベクトルを有する。自由層１２は情報記憶のために使用される。自由層１２の磁気ベクトルは自由であるが、自由層１２の容易軸（easy axis）の範囲内に制約（束縛）される。このことは主にメモリ素子１０の物理ディメンションによって決定される。自由層１２の磁気ベクトルは二つの方向、すなわち固着層１１の磁化方向と平行又は逆平行の何れかの方向を指し、この方向は前記容易軸に一致する。ＭＲＡＭの基本動作原理は、磁化の方向に基づくバイナリデータ、例えば“0”及び “1”としての情報の記憶にある。磁気データは、不揮発であると共に当該データが磁場に影響されるまで変化しないことによる。

磁気抵抗メモリ素子１０にデータを記憶するか、又は書き込むことは、磁場をもたらし、それによって自由層１２における磁性体が二つの可能なメモリ状態の何れかに磁化されるようにすることによって実現される。ＭＲＡＭ素子１０の層構造体の磁気膜１１及び１２の両方が同じ方向（平行）に磁化されるとき、データは二つのバイナリ値の何れか、例えば“０”になり、さもなければ、ＭＲＡＭ素子１０の層構造体の両方の磁気膜１１及び１２の両方が逆方向（逆平行）に磁化される場合、データは他のバイナリ値、例えば“１”になる。磁場は、磁気構造体に外付けされる電流線（ライン）（ワード線 14, 14a, 14b, 及び14c、並びにビット線15, 15a, 15b, 及び15c）を通じて電流を導通させることによって生成される。二つの磁場成分（コンポーネント）が、選択メモリ素子１０ｓと他の非選択メモリ素子１０との間の区別をするために使用されることは注意されるべきである。

読み出しデータは、磁場がもたらされるときに磁気メモリ素子１０における抵抗変化を検出することによって実現される。層構造体１１、１２、及び１３の抵抗は、方向が平行かどうかに依存して変化するという事実を利用すると、システムは、データの両方のバイナリ値、例えば“０”又は“１”を区別し得る。読み出しのために必要とされる磁場は、磁気構造体に外付けされる電流線（ワード線）を通じて、又は磁気構造体自身を通じて（ビット線１５及びセンス（検出（sense））線１６を介して）電流を導通させることによって生成される。選択メモリ素子１０ｓの読み出しは、他のメモリ素子１０を通る回り込み電流（スニーク電流（sneak current））を避けるために、ビア２１に接続される直列トランジスタ１７を通じてなされる。

最も一般的なＭＲＡＭ設計は、図１Ａ及び１Ｂに示されているように、型式1T1MTJ（１ＭＴＪメモリ素子１０毎に１トランジスタ１７（1 transistor 17 per 1 MTJ memory element 10））である。複数のメモリ素子１０を有するメモリアレイ２０は、磁気トンネル接合（ＭＴＪ）メモリ素子１０の下及び上にそれぞれ二つのメタル層に別個にパターニングされるワード線14a, 14b, 及び14cと、直交ビット線（orthogonal bit line）15a, 15b, 及び15cとを有する。ビット線15a, 15b, 及び15cは、メモリ素子１０の困難軸（hard axis）と平行になり、このことにより容易軸の方向に場（フィールド）が生成される一方、ワード線14a, 14b, 及び14cは困難軸において場を生成する。いくつかの設計において、関係が逆転され得る。すなわち、ビット線１５が困難軸場を生成してもよく、ワード線１４が容易軸場を生成してもよい。選択メモリ素子１０ｓ上の書き込みは、選択メモリ素子１０ｓにおいて交差する各ビット線１５ｂ及びワード線１４ａを通じて電流パルスを同時にもたらすことによってなされる。結果としてもたらされる場の方向は、メモリ素子１０ｓの自由層１２上の容易軸に対して４５度の角度をなす。当該角度において、自由層１２のスイッチング場は最も小さくなり、それ故に書き込みが最小電流でなされ得る。

ＭＲＡＭ素子のスイッチング曲線は、図３において示されているように、自身のいわゆるアストロイド曲線（astroid curve）３０及び３１によって表されることが可能である。アストロイド曲線３０及び３１は、異なる期間の間のスイッチング及び非スイッチング事象を明確に分離する。ＭＲＡＭアレイにおいて、メモリ素子の間の統計的なばらつき（変動）、例えばサイズ（大きさ）における変動は、磁気スイッチング場における統計的なばらつき、それ故にアストロイドの正確なサイズにおけるばらつきをもたらすであろう。アストロイド曲線３０は、非選択メモリ素子１０に対して１０年の安定性を示す曲線であり、アストロイド曲線３１は、選択メモリ素子１０ｓに対して１０ｎｓパルス書き込み動作のための必要とされる磁場を示す曲線である。すなわち、磁場がアストロイド曲線３０及び３１の範囲内にもたらされている場合、素子は、各々１０年、１０ｎｓの間スイッチしないと共に自身の状態に維持されるであろうが、当該アストロイドを超える場は、先行する状態が逆になる場合、対応する時間フレームの間、素子をスイッチしてもよい。それ故に、二つの磁場成分がもたらされる場合にのみ、選択メモリ素子１０ｓのビット状態は、非選択メモリ素子１０を変えることなくスイッチされ得る。

何れかの電流線１４又は１５によって生成される磁場の大きさが同じになる場合、結果としてもたらされる磁場の方向は、選択メモリ素子１０ｓの自由層１２の容易軸に対して４５度の角度をなす。図３においてアストロイド曲線３０及び３１によって示されているように、この角度において自由層１２のスイッチング場（switching field）は最も小さくなり、それ故に書き込みは最小電流でなされ得る。

一方、選択ビット線１５ｂ及びワード線１４ａにおける電流は、全磁場が容易軸と４５度で、選択メモリ素子１０ｓのスイッチング場を十分に超えるように、又はすなわち結果としてもたらされる場ベクトル３２の終点（エンド）が当該方向においてアストロイド曲線３１の上、若しくは外側にもたらされるように選択されなければならない（図３参照）。一方、選択ビット線１５ｂによって生成される場の大きさは、所望されない上書き（over-writing）を防止するために同じビット線１５ｂ上にもたらされているメモリ素子１０の何れかの容易軸方向ＥＡにおけるスイッチング場よりもかなり小さくならなければならない。また、選択ワード線１４ａによって生成される場の大きさは、所望されない上書きを防止するために同じワード線１４ｂ上にもたらされているメモリ素子１０の何れかの困難軸方向ＨＡにおけるスイッチング場よりもかなり小さくならなければならない。すなわち、選択線の一つ上の他の素子の安定性のために、両方の成分はアストロイド３０内にもたらされなければならない。

図３は、メモリ素子の間の統計的なばらつきを考慮することなく、安定オンチップ書き込み場窓（フィールドウィンドウ)（stable on-chip write field window）３３も示す。すなわち、選択ビット線を通じた第一の電流及び選択ワード線を通じた第二の電流をもたらすことによって得られる、結果としてもたらされる磁場ベクトルがこのようなオンチップ書き込み場窓３３内に入る場合、当該ベクトルは選択メモリ素子１０ｓの磁気状態をスイッチし、先行する状態が逆の状態になる場合、選択ワード又はビット線の一つに沿って位置される非選択メモリ素子１０は状態をスイッチしないであろう。

強磁場に対する作為的又は無作為的な露出により脆弱になることはＭＲＡＭ素子の不利点になる。おもに自由層１２における磁気ベクトルのスイッチング又は検出（センシング）に依存する読み出し／書き込み動作のために、微細ＭＲＡＭ素子１０は比較的低い磁場を必要とするため、超高密度ＭＲＡＭアレイ２０は磁場に対して特に感度が高くなる。これらの磁気ベクトルが、今度は容易に影響されると共に、当該外部磁場によって変化させられる自身の磁気方向を有していてもよい。

書き込み動作の間に追加の外部磁場がもたらされる場合、書き込み場窓が適応されるべきである。簡単な例として、容易軸場成分に沿ってたった１０Oeの小さな外部場がもたらされる場合、選択メモリ素子１０ｓに対してより小さな場／より大きな場が、‘０’又は‘１’を書き込むための適切な電流線において生成される態様で、電流は減少／増加させられるべきである。図３において、（本例において容易軸に沿って）‘ゼロ外部磁場基準部（zero-external magnetic field reference）’は原点に対して１０Oeでシフトされる。より一般的な例において、何れの面内外部場も、２−Ｄ（２次元）場ベクトル（2-D field vector）との自身のベクトル和として、原点からのアストロイド曲線のシフトをもたらす。

解決策は、何れの外部場からのメモリ素子も遮蔽（シールド）することにある。しかしながら更に、遮蔽は自身の限界を有しているので、データ層の近くに外部磁場をもたらす、常により高い磁場がもたらされ得る。

本発明の目的は、磁気抵抗素子の書き込み又はプログラミングの間に、外部磁場の遮蔽のレベルが低減され得る方法及びデバイスを提供することにある。

上記目的は、本発明によるデバイス及び方法によって達成される。

一つの態様において、本発明は磁気抵抗メモリ素子のアレイをもたらす。アレイは、
− 選択磁気抵抗メモリ素子において書き込み磁場を生成するための電流又は電圧をもたらすための手段と、
− 選択磁気抵抗メモリ素子の近くにおいて外部磁場を測定するための磁場センサユニットと、
− 書き込み動作の間に測定外部磁場を局部的に補償するための電流又は電圧を調整（チューニング）するための手段と
を有する。

本発明の利点は、測定外部磁場を局部的に補償するための電流又は電圧を調整することによって、遮蔽のレベルが、ある磁気抵抗用途に対して低減され得ることにある。

磁場センサユニットは、好ましくはアナログセンサユニットになる。アナログ磁場センサユニットは、磁気抵抗メモリ素子と同じ構成体の素子になってもよい。これにより、磁気抵抗素子のアレイを実現すること、それ故に一体構造の集積（monolithic integration）を得ることが容易になる。そのとき磁場センサユニットを製造するために分離マスクは必要とされない。

磁場センサユニットが一つ又は複数の磁場センサを有していてもよい。例えば、外部磁場のｘ成分を測定するための第一のセンサ及びｙ成分を測定するための第二のセンサと共に多数の磁場センサが含まれていてもよい。

電流又は電圧をもたらすための手段が、少なくとも一つの電流線及び少なくとも一つの電流線を通じて電流を流すための手段を有していてもよい。

磁場センサユニットは、測定される外部磁場を表す出力信号を生成するように適応されてもよい。

電流又は電圧を調整するための手段が、補償電流が少なくとも一つの電流線を通じて流れるようにするための補償回路を有していてもよい。少なくとも一つの電流線が、補償電流と共に通常の書き込み場をもたらすために必要とされる両方の書き込み電流を伝える電流線の二つの直交するセットを有する構造体を含んでいてもよい。代わりに、一方又は両方の方向における追加の電流線が補償電流の少なくとも一つに対して加えられてもよいので、当該補償電流は、メモリ素子のための磁気書き込み場を生成するために使用される電流線を通じて流れない。このことは、理想の状態でなくてもよく、電流線における電流が、例えばエレクトロマイグレーション（electromigration）のために制限される場合にのみ適切になる。

補償回路が、磁場センサユニットにおいて補償磁場をもたらしてもよい。電流線に関する一つ又は複数のセンサの形状がメモリ素子の形状と類似する場合、磁場センサユニットにもたらされる補償磁場はメモリ素子と同じ態様でもたらされてもよい。例えば電流線を通じて電流を流すことによって補償磁場がもたらされる場合、一つ又は複数のセンサに影響を与える磁場を生成するように電流線にもたらされる同じ磁場が、アレイにおいて補償磁場を生成するようにアレイの電流線にもたらされ得る。

磁場センサユニットは、磁気抵抗メモリ素子よりも磁場に対する感度が高くてもよい。

第二の態様において、本発明は、磁気メモリ素子の書き込みの間の外部磁場の存在を補償するための方法を提供し、書き込みは、書き込み磁場を生成するための電流又は電圧を磁気メモリ素子にもたらすことによって実行される。本方法は、
− 磁気メモリ素子の近くにおける外部磁場を測定するステップと、
− 書き込み磁場を生成するための電流又は電圧を調整することによって書き込み動作の間に外部磁場を局部的に補償するステップと
を有する。

電流又は電圧をもたらすステップが、少なくとも一つの電流線を通じて電流を流すステップを有していてもよい。電流又は電圧を調整するステップが、少なくとも一つの電流線を通じて電流を流すステップを有していてもよく、当該電流は、同じ書き込み磁場を生成するために外部磁場がもたらされないときに少なくとも一つの電流線を通じて電流を流れる電流と異なっている。

本発明のこれら及び他の特徴、特性、及び利点は、本発明の動作原理を例示によって示す添付図面に関して、以下の詳細な説明から明らかになるであろう。本記載は、本発明の範囲を限定することなく例によってのみもたらされる。以下に引用される参照番号は添付図面を参照する。

異なる図において同じ参照番号は同じ又は類似の要素（素子）を参照している。

本発明は特定の実施例に関して、及びある図面に関して記載されるであろうが、本発明がそれらに限定されることはなく請求項によってのみ規定される。記載の図面は概略的なものにすぎず、限定を意図するものではない。図面においていくつかの要素の大きさは強調され得ると共に図示の目的で寸法通りに記載され得ない。用語“有する”が本発明の明細書及び請求項に使用される場合、これは他の構成要素又はステップを排除するものではない。単数形名詞が参照されるときに冠詞又は定冠詞、例えば“a”若しくは“aｎ”又は“ｔｈｅ”が使用される場合、他に特に記載されない限り単数名詞の複数形は含まれる。

更に、明細書及び請求項における用語第一、及び第二等は同様の要素の間で識別するために使用されており、必ずしもシーケンシャルな順序又は時系列の順序を記載するために使用されていない。そのように使用される用語は適切な状況下で相互交換可能であり、ここに記載の本発明の実施例は、ここに記載又は図示されていない他のシーケンス（順序）において動作し得ることが理解されるべきである。

更に、明細書及び請求項における用語トップ、ボトム（底）、上、及び下等は説明のために使用されており、必ずしも相対的な位置を記載するために使用されていない。そのように使用される用語は適切な状況下で交換可能であり、ここに記載の発明の実施例は、ここに記載又は図示されていない他の方向において動作し得ることが理解されるべきである。

本発明は、磁気メモリアレイ２０における選択磁気抵抗メモリ素子１０ｓ上の書き込み動作の間の局部的活性場補償（local active field compensation）をもたらす。本発明によれば、磁場センサ５０又はセンサユニットがＭＲＡＭアレイ２０に加えられ、自身の出力部５１は、電位（ポテンシャル）外部磁場を補償し得るように書き込み動作の間に電流レベルを調整するために使用される。このように、書き込み動作の間に使用される電流レベルは、外部磁場でシフトする安定な書き込み場領域に後続する。

図４は、通常の磁気メモリ素子１０のアストロイドスイッチング曲線３０及び３１上の外部磁場の効果を示す。外部磁場がもたらされない場合、アストロイド曲線３０及び３１はメモリ素子１０のための曲線になる。磁場Ｈの影響下で、容易軸に対して４５度で与えられる例において、アストロイド曲線３０及び３１は、外部磁場Ｈの方向と逆の方向でアストロイド曲線４０及び４１に対してシフトする。また、安定なオンチップ書き込み場窓３３は、安定なオンチップ書き込み場窓４２に対して同じ方向でシフトする。用語“オンチップ書き込み場窓（on-chip write field window）”は、この場合及び後に、外部からもたらされる磁場と、書き込み動作の間にオンチップで生成される磁場との間で区別するために本明細書及び請求項において使用される。用語は、例えばワード線及びビット線を通じて流れるオンチップ電流によって生成される磁場が処理されることを示すために使用される。示されている全てのアストロイド曲線上において、軸が、容易軸ＥＡ及び困難軸ＨＡに沿うオンチップ書き込み場、又はＥＡ及びＨＡ場を生成する電流の何れかを示していることは注意されるべきである。このことは、外部からもたらされる磁場とオンチップで生成される磁場との和（合計）になる、もたらされている全磁場と異なっている。

本発明の態様によれば、磁場センサ５０は、メモリアレイ２０の近くにおける磁場を測定するためにもたらされる。磁場は好ましくは、メモリアレイの局部、隣接部、又は近くにもたらされる磁場になる。活性場補償に対して、アナログセンサが好ましいことは注意されるべきである。メモリアレイ２０の近くの磁場は、直接的又は間接的に、様々な方法で測定され得る。

磁場センサ５０は、磁気抵抗メモリ素子１０を有する回路、例えばＭＲＡＭＩＣに加えられてもよいいかなる種類の磁気センサにもなり得る。好ましくは、磁場センサ５０は、磁気抵抗メモリアレイ２０に組み込まれる。磁場センサ５０は、例えば磁場の強さ（強度）を検出すると共に、この強さで変化する電圧を生成する固体半導体センサになるホールセンサ（Hall sensor）になり得る。

しかしながら、ＭＲＡＭ１０を有する磁気抵抗メモリアレイ２０の場合、磁場センサ５０として、アレイ２０におけるＭＲＡＭ素子１０と同じスタック構成（混合）体（stack composition）を備える磁気トンネル接合部を使用することは有利になる。更に、ＭＲＡＭ素子１０自体、又はメモリ素子として使用されることのない更なるＭＲＡＭ素子は、局部的な外部外乱（妨害）場（local external disturbing field）をモニタ（監視）するため、磁場センサ５０としての役割を果たし得る。

ＭＲＡＭ素子の双安定磁化構成体（bistable magnetisation configuration）のために、当該素子は小さな場（small field）に対して特に感度が高くならない。当該素子が場によってかなりの影響を受けると、データを含むＭＲＡＭ素子も外乱場によって早くも影響を受ける危険性（度）がもたらされる。それ故に、磁場の強さに対してメモリアレイ２０自体のＭＲＡＭ素子１０よりも感度の高い磁場センサ５０を使用することが所望される。好ましくは、センサは、ＭＲＡＭ素子において使用されているものと同じ物質のスタックを有する。磁場に対してより感度が高くなるようなセンサの調整は、例えば磁気素子の異なる形状を使用することによって実現され得る。例えば、より低いアスペクト比（aspect ratio）は、デバイスの感度がより高くなることを意味し、又は異なる方向を使用するより大きなサイズ（寸法）も、当該デバイスの感度がより高くなることを意味する。本発明の実施例において、センサとして使用され得る一つ又はそれより多くのＭＲＡＭ素子は、例えばメモリアレイ２０における通常のＭＲＡＭ素子１０に対して９０度の角度に渡って回転させられるが、通常バイアスを交換することによって決定される固着層１１の磁化の方向は同じになる。いわゆる交差異方性形状（crossed-anisotropy geometry）において、形状異方性により、自由層１２の方向は、固着層１１の方向と９０度の角度をなすであろう。このことは、磁気トンネル接合部の動作曲線上の最も感度の高い点になる。

ＭＲＡＭチップにセンサを組み込む異なる形式が検討され得ると共に、ある程度以下のように記載される。

（１）第一のアプローチは、上記のように、センサをＭＲＡＭチップ上に組み込むことにある（一体組み込み（モノリシック集積）（monolithic integration））。それ故に、センサはメモリアレイに非常に近くなり、メモリアレイ自体になんとか含まれ得る。センサはチップの角にも位置され得る。

（２）第二のアプローチはいわゆるハイブリッド態様にある。センサはもはやＭＲＡＭチップ自体の上にはなく、又はより好ましいことに、ＭＲＡＭ、例えばより大きなシステム内のエンベデッドＭＲＡＭ（ｅ−ＭＲＡＭ）が上に位置される基板、例えばシリコンの部分、若しくはSoC（システムオンチップ（system-on-chip））になる。特にセンサ領域において異なる機能を実現する高い費用（コスト）のために、異なるダイが単一のパッケージに結合される‘水平’集積（‘horizontal’ integration）又はシステムインパッケージ（system-in-package）への動向（傾向）が存在する。本願における提案は、一つの単一パッケージにおける二つのチップ、すなわちＭＲＡＭデバイスを有する第一のチップと一つ又は複数の磁気センサが位置される第二のチップとを結合することにある。

（３）最後のアプローチは、別個にパッケージングされもする二つの異なるチップをただ単に使用することにある。そのようにする理由の一つは、ＭＲＡＭチップが、センサに対して必要とされることのない高いレベルの遮蔽（シールディング（shielding））を必要とするという事実にあり得る。ＭＲＡＭチップ上の一つ又はそれより多くの追加ピンがそれから、センサ信号で入力することが必要とされる。

上記の組み込み型の全てにおいて、磁場センサ出力部５１は、局部的外部磁場を表す直接信号として使用される。信頼性のある書き込み動作のために、外部磁場は、書き込み動作の間、局部的に補償され得る。例えば、外部磁場がもたらされるとき、書き込み動作の間に使用される電流は調整され得る。

本発明は、磁場センサ出力５１、特にアナログセンサ出力に基づいて電流を調整する補償場回路５２をもたらす。一つ若しくは複数の磁場センサ５０又は一つ若しくは複数のセンサユニットが好ましくは、ＭＲＡＭアレイ２０の近くにおいて磁場の２Ｄ（２次元）表示（象）をもたらすことは注意されるべきである。一つ又は複数の磁場センサ５０とアレイとの間の距離は、ＭＲＡＭアレイにおいてもたらされる場が測定されるようにもたらされる。ほとんど遠くの磁場が扱われるため、長さの規模（スケール）は適度な（中ぐらい）ものになる。上記のように、集積のレベルに依存して、異なる距離が使用されてもよい。オンチップ態様（実装）において、磁場センサ５０は好ましくは、ＭＲＡＭアレイに可能な限り近くなり、又は遮蔽されないとき、１ｃｍの距離まで近付く。単一パッケージにおけるハイブリッド態様のために、距離は１ｃｍのオーダになるであろう。センサとＭＲＡＭとを互いに近くに、例えば互いに隣接させるように位置させること、又はセンサをＭＲＡＭチップの上に位置させることは賢明であろう。

２Ｄ表示は好ましくは、定量的になされる。アストロイド曲線上の外部磁場の効果は、必要とされる書き込み場窓と共に、４５度方向に沿ってもたらされている負の外部磁場に対して、例としてのみ図４において示されている。実際、データビットを処理するために他の電流がワード線１４及びビット線１５にもたらされなければならない。図４に示されているように、電流レベルは、書き込み動作に対して必要とされるオンチップ書き込み場窓４２が、測定された外部磁場に沿ってシフトされる態様で調整される。

本発明の第一の実施例において、磁場センサ出力５１は、図５に示されているように、ビット及びワード場（各々I_{comp_b}及びI_{comp_w}）、すなわち容易軸場及び困難軸場のための補償電流を生成するために機能する補償場回路５２に対する入力として直接使用される。示されているように、二つの電流が生成される。補償場回路５２は、一つ又はそれより多くの磁場センサ５０を有していてもよい磁場センサユニットの出力５１（アナログ−電圧又は電流）を読み出す。例として、二つのセンサ又は二つのブリッジが、二つの場成分（コンポーネント）を別個に測定するために使用され得る。一つ又は複数の磁場センサ出力５１はそれから、補償場回路５２によって、必要とされる補償電流に変換される。補償場回路５２は、アナログ増幅回路と、電圧から電流への（電圧電流）変換器（トランスデューサ）（voltage-to-current transducer）又は電流から電流への（電流電流）変換器（current-to-current transducer）の何れかとを有する。補償場回路５２は、当該回路が、磁場センサ５０の出力に影響を及ぼし得るが、書き込み動作の間に必要とされる所要の電流にも影響を及ぼし得る温度ばらつき（変動）を補償し得るようにも構成され得る。それ故に、（１）磁気メモリ素子のスイッチングと、（２）センサ出力とに関する温度効果を結合する温度補償のための２倍（２重）アルゴリズム（two-fold algorithm）が含まれ得る。補償場回路５２は、ＭＲＡＭチップのテスティングの間、磁場センサ５０と共に校正（キャリブレート（calibrate））されることが必要である。

電流源I_{comp_b}及びI_{comp_w}はバイポーラであってもよく、理想的には、いかなる外部場も、又は可能性のある外部場の範囲（レンジ）を補正（修正）し得る。実効的な場の範囲は、特定のＭＲＡＭ設計と、その素子形状及び大きさとに依存するであろう。例が以下に示される。

しかしながら、もたらされるある外部磁場に対して、書き込みのために必要とされる電流は、ある場合、ほとんど２倍になってもよいことが注意されるべきであり、このことは、メモリアーキテクチャにおいて可能な最も高い電流レベル、例えばエレクトロマイグレーション限界（制限）についての示唆を有し得る。更に、トップレベル値を超える場に対する補償は基本的に選択メモリ素子１０ｓのために可能であるが、他のメモリ素子の記憶保持がもはや保証され得ないと非現実的になる。過度に小さな場に対して、外部場が書き込み場余裕（マージン（margin））に入ると、いかなる電流調整ももたらさないことが決定されてもよい。本最新のＭＲＡＭに対して、数Oe、例えば3乃至5 Oeの場がＭＲＡＭ書き込み動作を害することはないので、補償される必要はない。

以下、補償のない場合、及び補償のある場合に感知（felt）される全ての場の例が含まれる。メモリ素子の三つの種類、すなわち
（１）書き込み動作が自身の所望の効果（＝スイッチング）を有するべき選択メモリ素子１０ｓと、
（２）選択メモリ素子１０ｓの電流線の一つを共有すると共に半選択（half-select）に露出させられる非選択メモリ素子１０と、
（３）他の非選択メモリ素子１０と
の間で区別することが必要とされる。

データ記憶保持及び信頼性のある書き込みに対する異なる要求仕様は以下のようになる。すなわち、半選択に露出させられているときでさえも、選択メモリ素子１０ｓは、１０ｎｓ内にスイッチされなければならず、非選択メモリ素子は、１０年の安定性を有していなければならない。また、非選択メモリ素子は、（半選択場がもたらされることなく）１０年のデータ記憶保持も有していなければならない。

磁場補償が行われないとき、異なるメモリ素子１０は、後続する場を検出するであろう。書き込み場はH_W(H_Wx, H_Wy)とラベル表示され、外部外乱場はDH (DH_x, DH_y) とラベル表示されることは注意されるべきである。選択メモリ素子１０ｓは、全場(H_Wx+DH_x, H_Wy+DH_y)に曝され、選択メモリ素子１０ｓの電流線の一つを共有する非選択メモリ素子１０は、(H_Wx+DH_x, DH_y)又は(DH_x, H_Wy+DH_y)の何れかに曝され、他の非選択メモリ素子１０は、(DH_x, DH_y)に曝される。すなわち、外部外乱場が十分に小さくなる（例えばいかなる方向にも5 Oeよりも小さくなる）限り、（依然図３及び図４における書き込み場窓３３内で）選択メモリ素子１０ｓ上の書き込み動作は正常状態を維持するであろう。選択メモリ素子１０ｓと電流線の一つを共有する非選択メモリ素子１０の安定性はより小さくなるであろうが、場が一定にもたらされないとき、安定性は、データ保持者を保証するのにほぼ十分になるであろう。外部場DHが、例えばほぼ直流（ｄｃ）電流を伝えるワイヤ（配線）に近接しているために、ある用途（アプリケーション）において継続的にもたらされる場合、書き込み電流（時間の関数としての‘一定’の補償電流）の初期（最初の）校正の形態で異なる手段がとられてもよく、又は外部場によってもたらされる非対称性（asymmetry）を補償するためにメモリ素子自体の再設計によって異なる手段がとられてもよい。安定性が、より高い場（図３における内部アストロイド曲線３０）まで保証されるため、他の非選択メモリ素子１０のデータ保持は問題とならない。

本発明により、外部磁場DHのための補償がもたらされるとき、電流線における電流は、選択メモリ素子１０ｓがH_W(H_Wx, H_Wy)に曝されるように調整され、それ故に、補償電流I_{comp_b}及びI_{comp_w}は、- DHに等しくなる選択メモリ素子１０ｓの位置において磁場H_C
(H_Cx, H_Cy)を生成する。選択メモリ素子１０ｓが曝される場の全ベクトル和は、(H_Wx+DH_x+H_Cx, H_Wy+DH_y+H_Cy)になる。結果として、選択メモリ素子１０ｓと電流線を共有する非選択メモリ素子１０は、(H_Wx+DH_x+H_Cx, DH_y) = (H_Wx, DH_y)又は(DH_x, H_Wy+DH_y+H_Cy) = (DH_x, H_Wy)の何れかに曝され、他の非選択メモリ素子は(DH_x, DH_y)に曝されるように保持される。補償は選択メモリ素子１０ｓに対して完全になるが、選択メモリ素子１０ｓと電流線を共有する非選択メモリ素子１０に対してたった一つの場成分しか補償されず、他の非選択メモリ素子１０に対して補償が行われないことは注意されるべきである。補償方式はそれから、選択メモリ素子１０ｓと電流線を共有する非選択メモリ素子１０及び他の非選択メモリ素子１０に対する安定性要求仕様に制限されるだけでなく、メモリアレイに対して電流線において生成され得る最大電流にも制限される。エレクトロマイグレーションのために、最大補償電流は制限されるであろう。全電流がエレクトロマイグレーションのために制限される場合、追加の（セットの）電流線が異なる面内に加えられ得ることは注意されるべきである。追加のマスクの費用のために、このことは理想的でないが可能である。

図６Ａ及び６Ｂにおける幾何学構成体において、選択メモリ素子１０ｓと電流線を共有する非選択メモリ素子１０に対する安定性要求仕様を満たす磁場が示されている。矢印３２は、外部場に対して補償される選択メモリ素子１０ｓのための必要な書き込み場を表す。選択メモリ素子１０ｓと電流線を共有する非選択メモリ素子１０に対する安定性は、(H_Wx, DH_y)又は(DH_x, H_Wy)が１０年安定領域（10-year stability region）（アストロイド曲線３０）内に位置される限り保証される。図６Ａにおいて、矢印３２によって示されている書き込み場は自身の二つの成分６０及び６１に分解され、外部外乱場のｘ及びｙ成分DH_x及びDH_yに対する最大許容範囲が、正方形６２によって示されている。正方形６２内の全ての外乱外部磁場(DH_x, DH_y)が補償され得る。

ほとんどの用途に対して、外部外乱場(DH_x, DH_y)は不規則（無作為）になると共に短い期間しかもたらされないであろう。それ故に、‘より高い’半選択場に対する安定のための必要な時間が‘稀な事象（レアイベント（rare events））’の場合よりも短くなるため、図６Ａ及び６Ｂにおける正方形６２はより大きな場にまで増大し得る。数十のOe、例えば40 Oeまでの場は通常約半分まで、書き込みのための必要な磁場に対して補償され得ることが予想される（図６Ａ及びＢにおける幾何学構成体参照）。すなわち、書き込み電流範囲は、通常の書き込み電流値の５０％と１５０％との間の補償部分のために変化するであろう。例えばゼロ外部磁場において磁場成分の一つを生成するのに必要とされる８ｍＡの電流に対して、補償を含む全電流は、外部磁場の方向及び強さに依存して約４ｍＡから１２ｍＡまで変化し得る。

第二の実施例において、磁場センサ出力５１は、必要とされる補償電流、例えば容易軸ＥＡと困難軸ＨＡとの両方に沿ってゼロ（無）になる磁場を使用するI_{comp_b}及びI_{comp_w}を生成している直接フィードバックループ５３の部分になり得る。この活性成分は、一つ又は複数の磁場センサ５０における外部磁場を補償する磁場を生成することによって一つ又は複数の磁場センサ５０をゼロ状態に保持させる。ＭＲＡＭ素子に関しては、一つ又は複数の磁場センサ５０の下及び／又は上で電流線１４及び１５を使用して磁場生成がなされる。一つの態様において、一つ又は複数のセンサの幾何学形状はメモリ素子１０の幾何学形状に似ており、補償電流がＭＲＡＭアレイ２０にも直接入力される。図５において、これは破線フィードバックループ５３によって概略的に示されている。実施例は（時間における）連続フィードバックループとして組み込まれ得る。

当該第二の実施例が、内部フィードバックループを有するセンサのみを処理することは注意されるべきである。例えばフィードバックループにおける場の生成がメモリアレイ２０における磁場の生成と同じになることを保証することによって、フィードバックループにおける電流は補償回路５２により必要とされる電流上に‘ミラー’され得る。それ故に、電流線に対するセンサ及びメモリ素子の位置は、対応する電流線の幾何学形状と共に、好ましくは同じになる。

好ましい実施例と、特定の構造体及び構成体並びに物質（材料）とがこの場合、本発明によるデバイスに対して議論されているが、本発明の範囲を逸脱することなく、形態及び詳細における様々な変化又は変形がなされてもよいことは理解されるべきである。

ＭＲＡＭ書き込み動作原理を示す。ＭＲＡＭ読み出し動作原理を示す。複数のメモリ素子並びに直角のビット線及びワード線を有する、知られている1T1MTJ MRAM設計の遠近図である。磁気トンネル接合部（ＭＴＪ）が、ビット線とワード線との交差領域において位置される。ＭＴＪのボトム電極は、ビアを備える選択トランジスタに接続され、メモリ素子が読み出されるときに使用される。安定な書き込み場窓をもたらす、ＭＲＡＭにおけるロバストな書き込みのための動作基準を示すアストロイド曲線を示す。外部場Ｈに起因する書き込み場窓（三角形）及びアストロイド曲線のシフトを示す。本発明の実施例による電流調整のためのシステムを概略的に示す。磁場センサからの入力は補償場回路において使用され、補償電流曲線を生成する実効的なゼロ場フィードバックシステムになってもよい。補償され得る場の概略図を示す。補償され得る場の他の概略図を示す。

Claims

− 選択磁気抵抗メモリ素子において書き込み磁場を生成するための電流又は電圧をもたらすための手段と、
− 前記選択磁気抵抗メモリ素子の近くにおける外部磁場を測定するための磁場センサユニットと、
− 書き込み動作の間に前記測定された外部磁場を局部的に補償するための前記電流又は電圧を調整するための手段と
を有する磁気抵抗メモリ素子のアレイ。
前記磁場センサユニットはアナログセンサユニットである請求項１に記載のアレイ。
前記磁場センサユニットは複数の磁場センサを有する請求項１に記載のアレイ。
前記電流又は電圧をもたらすための手段は、少なくとも一つの電流線と、前記少なくとも一つの電流線を通じて電流を流すための手段とを有する請求項１に記載のアレイ。
前記磁場センサユニットは、前記測定される外部磁場を表す出力信号を生成する請求項１に記載のアレイ。
前記電流又は電圧を調整するための手段は、前記少なくとも一つの電流線を通じて流れるように補償電流をもたらすための補償回路を有する請求項４に記載のアレイ。
前記補償回路は、前記磁場センサユニットにおいて補償磁場ももたらす請求項６に記載のアレイ。
前記アナログ磁場センサユニットは、前記磁気抵抗メモリ素子と同じ構造体の素子である請求項２に記載のアレイ。
前記磁場センサユニットは、前記磁気抵抗メモリ素子よりも磁場に対して感度が高くなる請求項８に記載のアレイ。
磁気メモリ素子の書き込みの間の外部磁場の存在を補償するための方法であって、前記書き込みは、書き込み磁場を生成するための電流又は電圧を前記磁気メモリ素子にもたらすことによって実行され、
− 前記磁気メモリ素子の近くにおける前記外部磁場を測定するステップと、
− 前記書き込み磁場を生成するための電流又は電圧を調整することによって前記書き込み動作の間に前記外部磁場を局部的に補償するステップと
を有する方法。
電流又は電圧をもたらすステップが、少なくとも一つの電流線を通じて電流を流すステップを有する請求項１０に記載の方法。
前記電流又は電圧を調整するステップが、前記少なくとも一つの電流線を通じて電流を流すステップを有し、前記電流は、同じ書き込み磁場を生成するために外部磁場がもたらされないときに前記少なくとも一つの電流線を通じて流れる前記電流と異なる請求項１１に記載の方法。