以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
[実施の形態1]
図1は、本発明の実施の形態に従うMRAMデバイス1の全体構成を示す概略ブロック図である。
図1を参照して、本発明の実施の形態に従うMRAMデバイス1は、外部から制御信号CMDおよびアドレス信号ADDに応答してランダムアクセスを行ない、書込データDINの入力および読出データDOUTの出力を実行する。
MRAMデバイス1は、制御信号CMDに応答してMRAMデバイス1の全体動作を制御するコントロール回路5と、行列状に配されたMTJメモリセルMCを含むメモリアレイ10とを備える。
メモリアレイ10においては、MTJメモリセルの行にそれぞれ対応して、ワード線WLおよびライトディジット線WDLが配置され、MTJメモリセルの列にそれぞれ対応して、ビット線BLおよびソース線SRLが配置される。図1においては、代表的に示される1個のMTJメモリセルMCと、これに対応するワード線WL、ライトディジット線WDL、ビット線BLおよびソース線SRLの配置が示される。
MRAMデバイス1は、アドレス信号によって示されるロウアドレスRAをデコードして、メモリアレイ10における行選択を実行するための行デコーダ20と、アドレス信号ADDによって示されるコラムアドレスCAをデコードして、メモリアレイ10における列選択を実行するための列デコーダ25と、読出/書込制御回路30とをさらに備える。
読出/書込制御回路30は、データ書込時において、書込データDINに応じたデータ書込電流をビット線BLに流すための回路、データ読出時においてビット線BLにデータ読出電流を流すための回路、およびデータ読出時に読出データDOUTを生成するための回路等を総称したものである。
ライトディジット線WDLは、メモリアレイ10を挟んで行デコーダ20と反対側の領域において、接地電圧GNDと結合される。
図2は、メモリアレイ10の構成を示すブロック図である。
図2を参照して、実施の形態1に従う構成においては、メモリアレイ10は、行方向に沿って、複数のメモリブロックMBに分割される。
行デコーダ20は、メモリブロックMBのそれぞれに対応して設けられるディジット線ドライバ21を備える。ディジット線ドライバ21は、図示しないデコード回路によるロウアドレスRAのデコード結果に応じて、対応するメモリブロックにおけるライトディジット線WDLの活性化を制御する。具体的には、各ディジット線ドライバ21は、選択行のライトディジット線WDLを電源電圧Vccと結合する。
これにより、活性化されたライトディジット線WDLは、その両端を電源電圧Vccおよび接地電圧GNDとそれぞれ接続される。したがって、活性化されたライトディジット線WDLに対して、行方向のデータ書込電流Ipを流すことができる。行方向のデータ書込電流Ipは書込データのレベルにかかわらず一定である。
一方、各ディジット線ドライバ21は、非選択のライトディジット線WDLについては、接地電圧GNDに固定する。これにより、非選択のライトディジット線WDLに行方向のデータ書込電流Ipが流れることはない。
メモリセル列にそれぞれ対応して設けられるビット線BLは、メモリブロックMBごとに分割されて、独立に配置される。各メモリブロックMBにおいて、ビット線BLを流れるデータ書込電流の供給は、ライトドライバ帯11に配置されたライトドライバによって制御される。ライトドライバ帯11は、隣接するメモリブロック間の領域、および両端に位置するメモリブロックの外側の領域にそれぞれ設けられる。
実施の形態1に従う構成においては、これらのメモリブロックのうちの1つのメモリブロックMBを選択して、選択されたメモリブロック(以下、「選択メモリブロック」とも称する)において、1本のライトディジット線WDLを活性化するとともに、K本(K:2以上の整数)のビット線BLを並列に選択する。さらに、K本の選択されたビット線(以下、「選択ビット線」とも称する)を直列に接続することによって、ビット線を流れるデータ書込電流(以下、「ビット線書込電流」とも称する)の増大を招くことなく、Kビットのデータを並列に書込むことが可能なアレイ構成について説明する。
図3は、実施の形態1に従うビット線書込電流の供給を説明する概念図である。
図3においては、K=3の場合、すなわち、3本のビット線を同時に選択して、3ビットのデータを並列に書込む場合におけるビット線書込電流の供給方式が示される。
実施の形態1に従う構成においては、各メモリセル列に対応して、金属配線層M1に設けられるビット線BLと、異なる金属配線層M2を用いて設けられる電流帰還配線RLとが配置される。ビット線BLと電流帰還配線RLとを異なる金属配線層に配置することにより、特定の金属配線層において配線ピッチが過密化することを回避できる。
図3(a)および(b)においては、選択された3個(K=3)のメモリセル列にそれぞれ対応する選択ビット線BL1〜BL3および、対応する電流帰還配線RL1〜RL3が示される。既に説明したように、選択ビット線BL1〜BL3をそれぞれ流れるビット線書込電流は、書込データ(3ビット)のそれぞれのビットに応じた方向を有する必要がある。
図3(a)には、隣接する選択ビット線間で異なるレベルのデータが書込まれる場合におけるビット線書込電流の供給方式が示される。たとえば、図3(a)に示した例では、選択ビット線BL1およびBL3に対して“0”データが書込まれ、選択ビット線BL2に対して“1”データが書込まれる。すなわち、選択ビット線BL1およびBL3には、“0”データを書込むためのビット線書込電流−Iwが流され、選択ビット線BL2には、“1”データを書込むためのビット線書込電流+Iwが流される。
このような場合においては、隣接する選択ビット線間において、その一端側同士もしくは他端側同士を順に接続することによって、1本の電流経路に、所望のデータを書込むためのビット線書込電流を流すことができる。たとえば、図3(a)に示すように、選択ビット線BL1およびBL2の一端側(手前側)同士を電気的に結合し、さらに選択ビット線BL2およびBL3の他端側(奥側)同士を電気的に結合する。
これにより、直列に接続された選択ビット線BL1〜BL3に対して、従来のMRAMデバイスにおける1ビット分のビット線書込電流によって複数ビット(3ビット)のデータ書込を実行することができる。
図3(b)には、隣接する選択ビット線間で同じレベルのデータが書込まれる場合におけるビット線書込電流の供給方式が示される。たとえば、図3(b)に示した例では、選択ビット線BL1〜BL3の各々に対して“0”データが書込まれる。すなわち、選択ビット線BL1〜BL3の各々には、“0”データを書込むためのビット線書込電流−Iwが流される。このような場合においては、隣接する選択ビット線間で同一方向の電流を流すためには、選択ビット線同士を結合しても所望の方向の電流を流すことができない。
このため、隣接する選択ビット線に対して、同一方向のビット線書込電流を伝達する必要がある場合には、当該選択ビット線に対応する電流帰還配線RLを用いてビット線書込電流を折返した後で、この電流帰還配線と隣接する選択ビット線との間を電気的に結合して、ビット線書込電流を伝達する。
たとえば、次の選択ビット線BL2に対して同じ方向のビット線書込電流を伝達する必要がある選択ビット線BL1に対応する電流帰還配線RL1は、選択ビット線BL1を流れるビット線書込電流を折返す。電流帰還配線RL1によって折返されたビット線書込電流は、次の選択ビット線BL2へ伝達される。具体的には、選択ビット線BL1および電流帰還配線RL1の一端側(手前側)同士が電気的に結合され、電流帰還配線RL1と選択ビット線BL2の他端側同士(奥側)同士が電気的に結合される。
同様に、次の選択ビット線BL3に対しても同じ方向のビット線書込電流を伝達するために、選択ビット線BL2に対応する電流帰還配線RL2は、選択ビット線BL2を流れるビット線書込電流を折返す。さらに、電流帰還配線RL2によって折返されたビット線書込電流は、選択ビット線BL3へ伝達される。すなわち、選択ビット線BL2および電流帰還配線RL2の一端側(手前側)同士が電気的に結合され、電流帰還配線RL2と選択ビット線BL3の他端側同士(奥側)同士が電気的に結合される。
これにより、各選択ビット線によって同じレベルのデータを書込む場合にも、直列に接続された選択ビット線BL1〜BL3に対して、従来のMRAMデバイスにおける1ビット分のビット線書込電流によって複数ビット(3ビット)のデータ書込を実行することができる。
図4は、実施の形態1に従うライトドライバの構成を示す回路図である。
図4を参照して、同時にデータ書込の対象となる3本(K=3)の選択ビット線BL1〜BL3の両端にそれぞれ対応して、ライトドライバ11aおよび11bが配置される。同様のライトドライバ11aおよび11bは、並列にKビットのデータ書込の対象とされるK本の選択ビット線によって構成されるグループごとに配置される。言換えれば、図4に示された3本(K=3)の選択ビット線BL1〜BL3は、同一グループGRを構成している。
選択ビット線BL1〜BL3の一端側に配されたライトドライバ11aは、第1番目のビットが書込まれる選択ビット線BL1の一端側と電源電圧Vccとの間に設けられるトランジスタスイッチ40と、対応する選択ビット線BLおよび電流帰還配線RLの間にそれぞれ設けられるトランジスタスイッチ41a,42a,43aと、電流帰還配線RL1,RL2と次の選択ビット線BL2、BL3の間にそれぞれ設けられるトランジスタスイッチ41b,42bと、隣接する選択ビット線間にそれぞれ設けられるトランジスタスイッチ41c,42cと、第3番目(最終)のビットが書込まれる選択ビット線BL3と接地電圧GNDとの間に電気的に結合されるトランジスタスイッチ45とを含む。
トランジスタスイッチ41aは、選択ビット線BL1および電流帰還配線RL1の一端側同士の間に電気的に結合される。トランジスタスイッチ42aは、選択ビット線BL2および電流帰還配線RL2の一端側同士の間に電気的に結合される。トランジスタスイッチ43aは、選択ビット線BL3および電流帰還配線RL3の一端側同士の間に電気的に結合される。
トランジスタスイッチ41bは、電流帰還配線RL1および選択ビット線BL2の一端同士の間に電気的に結合される。トランジスタスイッチ42bは、電流帰還配線RL2および選択ビット線BL3の一端同士の間に電気的に結合される。トランジスタスイッチ41cは、選択ビット線BL1およびBL2の一端同士の間に電気的に結合される。トランジスタスイッチ42cは、選択ビット線BL2およびBL3の一端同士の間に電気的に結合される。
ライトドライバ11bは、選択ビット線BL1〜BL3の他端側に配置され、トランジスタスイッチ50,51a〜51c,52a〜52c,53a,55を含む。トランジスタスイッチ50,51a〜51c,52a〜52c,53a,55は、選択ビット線BL1〜BL3および電流帰還配線RL1〜RL3の他端側において、ライトドライバ11a内のトランジスタスイッチ40,41a〜41c,42a〜42c,43a,45のそれぞれと同様に配置される。
図5は、ライトドライバを制御するビット線電流制御回路の構成を示す回路図である。
図5を参照して、ビット線電流制御回路31は、並列に書込まれる3ビット(K=3)の書込データに応じて、選択ビット線の一端側に配置されたライトドライバ11aを構成するトランジスタスイッチ群のオン・オフを制御するための書込制御信号WT0,WT1a〜WT1c,WT2a〜WT2c,WT3aを生成する。以下においては、Kビットの書込データDINのそれぞれのビットを書込データDIN(I)(I:1〜Kの整数)とも称する。
ビット線電流制御回路31は、第1番目のビットの書込データDIN(1)を反転するインバータIVa1と、次のビットの書込データDIN(2)を反転するインバータIVa2とを有する。なお、以下においては、書込データDIN(1)〜DIN(3)のそれぞれの反転レベルを、/DIN(1)〜/DIN(3)でそれぞれ示すこととする。
ビット線電流制御回路31は、さらに、書込データ/DIN(1)および/DIN(2)のAND論理演算結果を書込制御信号WT1aとして出力する論理回路61aと、書込データDIN(1)およびDIN(2)のAND論理演算結果を書込制御信号WT1bとして出力する論理回路61bと、書込データ/DIN(1)およびDIN(2)のAND論理演算結果を書込制御信号WT1cとして出力する論理回路61cと、書込制御信号WT1bおよびWT1cのOR論理演算結果を出力する論理回路61dとを含む。
ビット線電流制御回路31は、さらに、論理回路61dの出力を反転するインバータIVb1と、書込データDIN(3)を反転するインバータIVb2と、インバータIVb1およびIVb2のそれぞれの出力のAND論理演算結果を書込制御信号WT2aとして出力する論理回路62aと、論理回路61dの出力と書込データDIN(3)の間のAND論理演算結果を書込制御信号WT2bとして出力する論理回路62bと、インバータIVb1の出力および書込データDIN(3)の間のAND論理演算結果を書込制御信号WT2cとして出力する論理回路62cと、書込制御信号WT2bおよびWT2cの間のOR論理演算結果を出力する論理回路62dとを有する。
ビット線電流制御回路31は、さらに、論理回路62dの出力を反転するインバータIVc1と、書込データDIN(3)を反転するインバータIVdと、インバータIVdの出力をさらに反転するインバータIVc2と、インバータIVc1およびIVc2のそれぞれの出力間のAND論理演算結果をAND論理演算結果を書込制御信号WT3aとして出力する論理回路63aと、論理回路62dの出力および書込データ/DIN(3)の間のAND論理演算結果を生成する論理回路63bと、インバータIVc1の出力および書込データ/DIN(3)との間のAND論理演算結果を生成する論理回路63cとを有する。
ライトドライバ11aにおいて、トランジスタスイッチ40は、第1番目のビットの書込データDIN(1)に応答してオン・オフする。トランジスタスイッチ41a〜41cは、書込制御信号WT1a〜WT1cにそれぞれ応答してオン・オフし、トランジスタスイッチ42a〜42cは、書込制御信号WT2a〜WT2cにそれぞれ応答してオン・オフし、トランジスタスイッチ43aは書込制御信号WT3aに応答してオン・オフする。トランジスタスイッチ45は、第3番目のビットの書込データの反転データ/DIN(3)に応答してオン・オフする。
ライトドライバ11bに対応して設けられるビット線電流制御回路32は、ビット線電流制御回路31と同様の構成を有し、書込データ/DIN(1)〜/DIN(3)に応じて、書込制御信号WT1a♯〜WT1c♯,WT2a♯〜WT2c♯,WT3a♯を生成する。すなわち、書込制御信号WT1a♯〜WT1c♯,WT2a♯〜WT2c♯,WT3a♯のレベルは、ビット線電流制御回路31において、書込データDIN(1)〜DIN(3)に代えて、/DIN(1)〜/DIN(3)をそれぞれ入力した場合における、書込制御信号WT1a〜WT1c,WT2a〜WT2c,WT3a〜WT3cのレベルとそれぞれ等しい。
ライトドライバ11bにおいて、トランジスタスイッチ50は、第1番目のビットの書込データの反転データ/DIN(1)に応答してオン・オフする。トランジスタスイッチ51a〜51cは、書込制御信号WT1a#〜WT1c#にそれぞれ応答してオン・オフし、トランジスタスイッチ52a〜52cは、書込制御信号WT2a#〜WT2c#にそれぞれ応答してオン・オフし、トランジスタスイッチ53aは書込制御信号WT3a#に応答してオン・オフする。トランジスタスイッチ55は、第3番目のビットの書込データDIN(3)に応答してオン・オフする。
したがって、トランジスタスイッチ40および50は、第1番目のビットの書込データDIN(1)に応じていずれか一方がオンし、トランジスタスイッチ45および55は、第3番目(第K番目)のビットの書込データDIN(3)に応じていずれか一方がオンする。
このような構成とすることにより、書込データの第1番目のビットに対応する選択ビット線BL1の一端側(ライトドライバ11a側)および他端側(ライトドライバ11b側)のいずれか一方が、書込データDIN(1)のレベルに応じて電源電圧Vccと接続される。
ビット線BL1の一端側および他端側の他方(電源電圧Vccと結合されなかった方)は、書込データDIN(1)およびDIN(2)のレベルが異なる場合には、次の選択ビット線BL2と接続される。具体的には、トランジスタスイッチ41cおよび51cのいずれか一方が、書込データDIN(1)およびDIN(2)のレベルに応じてオンする。
図5には、隣接するビット線間に互いに逆方向のビット線書込電流を流す場合におけるライトドライバの制御が示される。
図5に示されるように、ビット線BL1にビット線書込電流+Iwを流し、ビット線BL2にビット線書込電流−Iwを流す場合には、トランジスタスイッチ40がオンしトランジスタスイッチ50がオフする。これによりビット線BL1の一端側が電源電圧Vccと接続される。さらに、ビット線BL1およびBL2をそれぞれ流れるビット線書込電流は互いに逆方向であるので、トランジスタスイッチ41a,41b,51a,51bは各々オフされる。さらに、ビット線BL2にビット線書込電流−Iwを流すために、トランジスタスイッチ51cがオンされて、トランジスタスイッチ41cがオフされる。
ビット線BL2およびBL3の間にも同様の構成が配置される。したがって、ビット線BL2およびBL3に互いに逆方向のビット線書込電流を流す場合には、トランジスタスイッチ42a,42b,52a,52bは各々オフされる。さらに、ビット線BL3にビット線書込電流+Iwを流すために、トランジスタスイッチ42cがオンされて、トランジスタスイッチ52cがオフされる。
さらに、書込データの第3番目(最終)のビットに対応する選択ビット線BL3の一端側および他端側は、トランジスタスイッチ45および55によって、選択的に接地電圧GNDと接続される。トランジスタスイッチ45および55のいずれがオンするかについては、書込データDIN(3)に応じて決定される。
これにより、電源電圧Vcc〜トランジスタスイッチ40〜選択ビット線BL1〜トランジスタスイッチ51c〜選択ビット線BL2〜トランジスタスイッチ42c〜選択ビット線BL3〜トランジスタスイッチ55〜接地電圧GNDの経路によって、電源電圧Vccおよび接地電圧GNDの間に直列された選択ビット線BL1〜BL3に対して、隣接する選択ビット線間で互いに逆方向のビット線電流+Iw、−Iwおよび+Iwをそれぞれ流すことができる。
なお、最終ビットに対応する選択ビット線BL3に対応する論理回路63bおよび63cについては、回路構成の連続性を維持するために記載しているが、これらの配置を省略することも可能である。すなわち、ビット線BL3の後続に、並列にデータ書込を実行するための選択ビット線がさらに接続される場合には、追加される選択ビット線およびこれに対応する電流帰還配線との間に、トランジスタスイッチ41bおよび42bと同様に設けられたトランジスタスイッチ43bをさらに配置し、トランジスタスイッチ41cおよび42cと同様に配置されたトランジスタスイッチ43cをさらに配置する構成とすればよい。
図6は、各選択ビット線に同じ方向のビット線書込電流を流す場合におけるライトドライバの制御が示される。図6においては、ビット線BL1〜BL3の各々に、“1”データを書込むためのビット線書込電流+Iwを流す場合が示される。
図6を参照して、選択ビット線BL1にビット線電流+Iwを流すために、トランジスタスイッチ40および50のうち、書込データDIN(1)に応じて選択されたトランジスタスイッチ40がオンし、トランジスタスイッチ50がオフされる。
選択ビット線BL1およびBL2の間に同一方向のビット線電流を流す場合には、これらの選択ビット線間に配置されたトランジスタスイッチ41cおよび51cの各々はオフされる。さらに、選択ビット線BL1の一端側および他端側の電源電圧Vccと接続されなかった一方は、対応する電流帰還配線RL1と接続される。すなわち、書込データDIN(1)のレベルに応じて、トランジスタスイッチ41aおよび51aのいずれか一方が選択されてオンされる。
さらに、電流帰還配線RL1は、トランジスタスイッチ41bまたは51bによって、次のビット線BL2と接続される。具体的には、書込データDIN(1)=DIN(2)=“1”である場合には、図6に示されるように、トランジスタスイッチ41bがオンし、トランジスタスイッチ51bがオフする。反対に、DIN(1)=DIN(2)=“0”である場合には、トランジスタスイッチ51bがオンし、トランジスタスイッチ41bがオフする。
これにより、選択ビット線BL1およびBL2の各々に、同一方向のビット線電流+Iwまたは−Iwを流すことができる。選択ビット線BL2およびBL3の間の接続も同様に制御される。
最終ビットの書込データDIN(3)に対するビット線BL3は、図5の場合と同様に、書込データDIN(3)のレベルに応じて、トランジスタスイッチ45および55のいずれか一方によって接地電圧GNDと結合される。
このように、メモリセル列ごとに配置されたビット線BLおよび電流帰還配線RLを用いて、隣接する選択ビット線間に逆方向のビット線電流を生じさせる場合には、隣接する2本のビット線の一端側同士もしくは他端側同士を接続して、折返し用のビット線電流を発生させる。これに対して、隣接するビット線間に同一方向の電流を流す場合には、ビット線BLの電流を同一メモリセル列に属する電流帰還配線RLによって折返した上で、次のメモリセル列の選択ビット線へ伝達する。
このように、各メモリセル列において、ビット線BLと異なる層に形成された電流帰還配線RLを適宜用いることによって、複数の選択ビット線を、必要に応じた本数の電流帰還配線RLを介して、電源電圧Vccおよび接地電圧GNDの間に直列に接続できる。したがって、1本の電流経路を共有して、複数の選択ビット線のそれぞれに対して、並列に書込まれる書込データDINのそれぞれのビットに応じた方向のビット線書込電流を流すことができる。この結果、消費電流を増大させることなく、複数ビットのデータを並列に書込むことができる。
なお、実施の形態1に従う構成においては、電流帰還配線RLを、ビット線BLの上層にさらに設けられた配線として説明したが、電流帰還配線は、ビット線BLの下層側に設けることもできる。たとえば、図20の構造図で示した、アクセストランジスタATRのソース電圧を接地電圧GNDに固定するためのソース線SRLを用いて、電流帰還配線RLの機能を実現することもできる。データ書込時においては、各MTJメモリセルにおいて、アクセストランジスタATRはターンオフされているので、ソース線SRLとビット線BLとの間は電気的に切り離されている。
したがって、データ書込時に接地電圧GNDとソース線SRLを切離し、かつ、データ読出時に接地電圧GNDとソース線SRLを電気的に結合するトランジスタスイッチをさらに設けることにより、新たな配線を設けることなく、各メモリセル列に対応して設けられるソース線SRLを電流帰還配線RLとして用いることができる。
これに対して、電流帰還配線RLを、ビット線BLの上層に設けた場合には、トンネル磁気抵抗素子TMRとの距離が大きくなるため、電流帰還配線RLから発生する磁界が選択メモリセル以外のMTJメモリセルへ与える悪影響を軽減できる。特に、一欄的に配線層数の多いシステムLSI等への適用時に、面積ペナルティを招くことなく、電流帰還配線RLを容易に配置できる。
なお、実施の形態1においては、3ビットの書込データが並列に書込まれる構成について説明したが、本願発明の適用はこのような構成に限定されるものではない。すなわち、任意のビット数のデータを並列に書込むためには、1つのグループGRを構成するビット線BLの本数を、書込データのビット数に応じて設定し、かつライトドライバ11a,11bおよびビット線電流制御回路31,32と同様の構成を、同一グループGRに属するビット線BLの本数に応じて拡張することによって、このような構成を実現することができる。
なお、図4に示す構成においては、ライトドライバ11aおよび11bを構成する各トランジスタスイッチは、NチャネルMOSトランジスタで構成される例を示したが、これらのトランジスタスイッチは、PチャネルMOSトランジスタで構成することもできる。このような構成とする場合には、それぞれのトランジスタスイッチのゲートに入力される信号レベルの極性を、図5および図6の例から反転させる必要がある。
[実施の形態2]
実施の形態2においては、ビット線書込電流を制御するためのライトドライバを簡略化するための構成について説明する。
図7は、実施の形態2に従うメモリアレイの構成を示すブロック図である。
図7を参照して、実施の形態2に従う構成においても、メモリアレイ10に配置される複数のメモリセルは、行方向に沿って複数のメモリブロックに分割される。図7には、これらのメモリブロックMBのうちの第1番目および第2番目のメモリブロックMB1およびMB2および、これらのメモリブロックに対してビット線書込電流を供給する回路系の構成が代表的に示される。
図2の構成と同様に、隣接するメモリブロック間および両端に位置するメモリブロックの外側において、ライトドライバ帯101が配置される。また、ディジット線ドライバ21は、メモリブロックにそれぞれ対応して配置され、対応するメモリブロックMBにおいて、行選択結果に基づいて、ライトディジット線WDLの活性化を制御する。これにより活性化されたライトディジット線WDL上を、一定方向のデータ書込電流Ipが流れる。
実施の形態2に従う構成においては、実施の形態1に従う構成と比較して、ライトドライバ帯101において、各メモリブロックMBの両側において行方向に沿って書込電流制御配線WCLおよび/WCLが配置される点が異なる。図7には、これらの書込電流制御配線WCLおよび/WCLのうちの、メモリブロックMB1およびMB2にそれぞれ対応する、書込電流制御配線WCL1,/WCL1およびWCL2,/WCL2が代表的に示されている。
さらに、実施の形態2に従う構成においては、書込電流制御配線WCL,/WCLおよび電源電圧Vccの間の接続を制御するための接続制御部110と、書込電流制御配線WCL,/WCLおよび接地電圧GNDの間の接続を制御するための接続制御部120とが、各メモリブロックに対応して設けられる。
さらに、接続制御部110および接続制御部120にそれぞれ対応して、書込電流制御回路130および135が設けられる。書込電流制御回路130および135の各々は、データ書込時において、書込対象のメモリブロックを示すための書込ブロックデコード信号WBDSおよび書込データDINに応じて、接続制御部110および120を制御する。
各ライトドライバ帯101に対して、列デコーダ25における列選択結果が、コラム選択線CSLによって伝達される。コラム選択線CSLは、各メモリセル列に対応して設けられ、選択列においてHレベルに活性化される。各コラム選択線CSLは、複数のメモリブロック間で共有される。したがって、大容量化に適した構成とするために、メモリアレイ10を複数のメモリブロックに分割する場合にも、信号配線数を増加させることなく、列選択結果を各メモリブロックへ伝達できる。
図8は、図7に示されたライトドライバ帯および接続制御部の構成を詳細に示す回路図である。
図8を参照して、各メモリブロックMBにおいて、各メモリセル列MCRに対応してビット線BLが配置される。各書込電流制御配線WCLおよび/WCLは、対応するメモリブロックMB内の複数のメモリセル列MCRによって共有されている。
なお、各メモリブロックMBにおいて、ライトドライバ帯および接続制御部の構成は同様であるので、以下においては、メモリブロックMB2に対応する構成を代表的に説明する。メモリブロックMB2において、各ビット線BLは、ライトドライバを構成するトランジスタスイッチ102および103をそれぞれ介して、書込電流制御配線WCL2および/WCL2と電気的に結合される。トランジスタスイッチ102および103のゲートには、対応するコラム選択線CSLが接続される。
列デコーダ25は、コラムアドレスCAから得られた列プリデコード信号に応答して、選択列のコラム選択線CSLをHレベルに活性化する。
接続制御部110には、電源電圧Vccと書込電流制御配線WCL2の一端側との間に電気的に結合されるトランジスタスイッチ111および、電源電圧Vccと書込電流制御配線/WCL2の一端側との間に電気的に結合されるトランジスタスイッチ112が配置される。さらに、接続制御部120において、接地電圧GNDと書込電流制御配線WCL2の他端側との間に電気的に結合されるトランジスタスイッチ121および、電源電圧Vccと書込電流制御配線/WCL2の他端側との間に電気的に結合されるトランジスタスイッチ122が配置される。
図9は、実施の形態2に従うビット線書込電流の供給を説明する第1の回路図である。図9には、一例として、メモリブロックMB2内の黒塗りで示されたメモリセルが選択メモリセルとしてデータ書込対象に選択された場合が示される。
選択メモリセルを含むメモリセル列に対応するライトドライバを構成する、トランジスタスイッチ102および103は、対応するコラム選択線の活性化に応答してオンする。これにより、選択メモリセルに対応する選択ビット線は、書込電流制御配線WCL2および/WCL2の間に接続される。
さらに、選択ビット線に流されるビット線書込電流の方向、すなわち選択メモリセルへの書込データレベルに応じて、書込電流制御配線WCL2および/WCL2の電圧が設定される。たとえば、選択メモリセルに“0”データを書込む場合には、選択ビット線にビット線書込電流−Iwを流すために、書込電流制御配線/WCL2は、Hレベル(電源電圧Vcc)に設定され、書込電流制御配線WCL2はLレベル(接地電圧GND)に設定される。
したがって、接続制御部110において、トランジスタスイッチ112のゲートにHレベル信号が入力され、トランジスタスイッチ111のゲートにLレベル信号が入力される。接続制御部120においては、トランジスタスイッチ121のゲートにHレベル信号が入力され、トランジスタスイッチ122のゲートにLレベル信号が入力される。これにより、電源電圧Vcc〜トランジスタスイッチ112〜書込電流制御配線/WCL2〜トランジスタスイッチ103〜選択ビット線〜トランジスタスイッチ102〜書込電流制御配線WCL2〜トランジスタスイッチ121〜接地電圧GNDの経路に、選択メモリセルに“0”データを書込むためのビット線電流−Iwを流すことができる。
これに対して、非選択ブロック、たとえばメモリブロックMB1においては、接続制御部110のトランジスタスイッチ111および112をオフさせるために、各々のゲートにLレベル信号が入力され、接続制御部120のトランジスタスイッチ121および122をオンさせるために、各々のゲートにHレベル信号が入力される。これにより、非選択ブロックにおいては、書込電流制御配線WCLおよび/WCLの各々は、接地電圧GNDに固定される。
これにより、非選択のメモリブロックにおいて、ビット線に不慮のデータ書込電流が流れることを防止できる。したがって、データ誤書込の発生を防止して、MRAMデバイスの動作を安定化できる。
図10は、実施の形態2に従うビット線書込電流の供給を説明する第2の回路図である。図10には、図9と同様の選択メモリセルに対して、“1”データを書込む場合の動作が示される。
この場合にも、選択メモリセルに対応するトランジスタスイッチ102および103のオンによって、選択ビット線は、書込電流制御配線WCL2および/WCL2の間に接続される。
さらに、選択ビット線に対してビット線書込電流+Iwを流すために、書込電流制御配線WCL2は、Hレベル(電源電圧Vcc)に設定され、書込電流制御配線/WCL2はLレベル(接地電圧GND)に設定される。
したがって、接続制御部110において、トランジスタスイッチ111のゲートにHレベル信号が入力され、トランジスタスイッチ112のゲートにLレベル信号が入力される。接続制御部120においては、トランジスタスイッチ122のゲートにHレベル信号が入力され、トランジスタスイッチ121のゲートにLレベル信号が入力される。これにより、電源電圧Vcc〜トランジスタスイッチ111〜書込電流制御配線WCL2〜トランジスタスイッチ102〜選択ビット線〜トランジスタスイッチ103〜書込電流制御配線/WCL2〜トランジスタスイッチ122〜接地電圧GNDの経路に、選択メモリセルに“1”データを書込むためのビット線電流+Iwを流すことができる。
非選択ブロックでは、図9に示したのと同様に、対応する書込電流制御配線WCLおよび/WCLの各々は、接地電圧GNDに固定される。
次に、図9および図10に示したような選択ブロックおよび非選択ブロックにおける書込電流制御配線の電圧制御を実行するための書込電流制御回路130および135の具体的な構成について説明する。
図11は、実施の形態2に従う書込電流制御回路の構成を示す回路図である。
図11を参照して、書込電流制御回路130は、各メモリブロックMBごとに設けられた、インバータ131および論理回路132,133を有する。インバータ131は、選択メモリブロックに対する書込データDINのレベルを反転して出力する。論理回路132は、対応するメモリブロックが選択されたかどうかを示す書込ブロックデコード信号WBDS、データ書込動作時に活性化(Hレベル)される制御信号WE、およびインバータ131の出力を受けて、これらのAND論理演算結果をトランジスタスイッチ111のゲートへ出力する。論理回路133は、書込ブロックデコード信号WBDS、制御信号WE、および書込データDINの間のAND論理演算結果をトランジスタスイッチ112のゲートへ出力する。
したがって、論理回路132および133の出力は、データ書込動作時以外での各メモリブロック、およびデータ書込動作時での非選択ブロックにおいては、いずれもLレベルに設定される。これに対して、データ書込時での選択ブロックにおいては、論理回路132および133の出力は、書込データDINのレベルに応じて、HレベルおよびLレベルの一方ずつへ相補的に設定される。
書込電流制御回路135は、各メモリブロックMBごとに設けられた、インバータ137および論理回路136,138を有する。インバータ137は、インバータ131と同様に、書込データDINのレベルを反転して出力する。論理回路138は、書込ブロックデコード信号WBDS、制御信号WE、およびインバータ136の出力を受けて、すなわち論理回路132と同様の入力を受けて、これらのNAND論理演算結果をトランジスタスイッチ122のゲートへ出力する。論理回路136は、論理回路133と同様の入力を受けて、これらのNAND論理演算結果をトランジスタスイッチ121のゲートへ出力する。
したがって、論理回路136および138の出力は、論理回路132および133と同様に、出力データ書込動作時以外での各メモリブロック、およびデータ書込動作時での非選択ブロックにおいては、いずれもLレベルに設定される。
一方、データ書込時での選択ブロックにおいては、論理回路136および138の出力は、書込データDINのレベルに応じて、HレベルおよびLレベルの一方ずつへ相補的に設定される。特に、論理回路132および136の出力は相補的にそれぞれ設定され、論理回路133および138の出力も相補的にそれぞれ設定される。
このような構成とすることにより、接続制御部110および120は、出力データ書込動作時以外での各メモリブロック、およびデータ書込動作時での非選択ブロックにおいては、各書込電流制御配線WCLおよび/WCLの各々を接地電圧GNDと接続し、データ書込動作時での非選択ブロックにおいては、対応する書込電流制御配線WCLおよび/WCLの一方および他方を、書込データDINに応じて、電源電圧Vccおよび接地電圧GNDの一方ずつとそれぞれ接続することができる。この結果、各メモリブロックにおいて、図9および図10で示したようにビット線書込電流を供給することができる。
このように、実施の形態2に従う構成によれば、複数のメモリセル列間で共有される書込電流制御配線WCL,/WCLを介してビット線書込電流の供給を行なうので、各ビット線BLごとに配置されるライトドライバを2個のトランジスタスイッチ102および103のみで簡略に構成することができる。
すなわち、同一のメモリブロックに対応するライトドライバ間において、書込電流制御配線WCLおよび/WCLが共有される構成とするので、各ライトドライバの構成を簡略化することができる。
すなわち、図12に示されるように、各ビット線の両端にそれぞれ配置されたCMOS(Complementary Mental-Oxide Semiconductor device)インバータによって構成されたライトドライバWDaおよびWDbを用いて、選択ビット線の両端と電源電圧Vccおよび接地電圧GNDとの間の接続を、書込データDINに応じて制御する構成と比較して、トランジスタスイッチの個数を半減できる。この結果、MRAMデバイスの小面積化を図ることができる。
[実施の形態3]
実施の形態3においては、実施の形態2に従うライトドライバの構成を前提として、複数ビットのデータを並列に書込むための構成について説明する。
図13は、実施の形態3に従うメモリアレイの構成を示すブロック図である。
図13を参照して、実施の形態3に従う構成においては、各メモリブロックMBは、行方向に沿って、K個のサブブロックSBにさらに分割される。図13には、一例としてK=3の場合が示されており、メモリブロックMB1はサブブロックSB11〜SB13に分割され、メモリブロックMB2はサブブロックSB21〜SB23に分割される。
実施の形態3に従う構成においては、選択メモリブロックを構成するK個のサブブロックのそれぞれに対して、Kビットのデータが並列に書込まれる。実施の形態1および2に従う構成と同様に、ディジット線ドライバ21は、各メモリブロックごとに配置される。また、ライトディジット線WDLは、各メモリセル行において、同一のメモリブロックに属する複数(K個)のサブブロックに対して共通に配置される。
詳細は図示しないが、各サブブロックの両端に設けられるライトドライバ帯101には、実施の形態2と同様のライトドライバが配置される。各メモリブロックにおいて、書込電流配線配線WCL,/WCLは、K個のサブブロックSBにそれぞれ対応して分割される。
たとえば、メモリブロックMB1に対応する書込電流制御配線WCL1および/WCL1は、サブブロックSB11〜SB13にそれぞれ対応して、書込電流制御配線WCL11〜WCL13および/WCL11〜/WCL13へそれぞれ分割される。同様に、メモリブロックMB2に対応する書込電流制御配線WCL2および/WCL2は、サブブロックSB21〜SB23にそれぞれ対応して、書込電流制御配線WCL21〜WCL23および/WCL21〜/WCL23へそれぞれ分割される。
このように、各サブブロックSBの両端には、独立した書込電流制御配線WCLおよび/WCLが配置されており、各メモリブロックにおけるビット線書込電流±Iwの供給は、実施の形態2と同様に実行される。
選択メモリブロックにおいて、行選択結果に応じて1つのメモリセル行が選択される。また、選択メモリブロックに属する複数(K個)のサブブロックSBの各々において、列選択結果に応じて1つずつのメモリセル列が選択され、選択ビット線に対して、書込データDINのそれぞれのビットに応じたビット線書込電流±Iwが流される。
実施の形態3に従う構成においては、各メモリブロックにおいて、隣接するサブブロック間ごとに電流方向調整回路150が設けられる。電流方向調整回路150は、隣接するサブブロック間において、それぞれのサブブロックに対応する書込電流制御配線WCL,/WCLの間の接続を制御する。たとえば、サブブロックSB11およびSB12の間に配置される電流方向調整回路150は、書込電流制御配線WCL11,/WCL11およびWCL12,/WCL12の間の接続を制御する。電流方向調整回路150の各々の動作は、実施の形態3に従う書込電流制御回路160によって制御される。
図14は、実施の形態3に従う書込電流制御回路160の構成を説明するための回路図である。図14においては、書込電流制御回路160のうちのメモリブロックMB1に対応する構成が示される。
図14を参照して、接続制御部110を用いて、第1番目のビットの書込データDIN(1)の書込対象となる第1番目のサブブロックSB11に対応する書込電流制御配線WCL11および/WCL11と、電源電圧Vccとの間にトランジスタスイッチ111および112がそれぞれ設けられる。
同様に、接続制御部120を用いて、第3番目(第K番目)のビット、すなわち最終ビットの書込データDIN(3)の書込対象となる第3番目のサブブロックSB13に対応する書込電流制御配線WCL13および/WCL13と、接地電圧GNDとの間にトランジスタスイッチ121および122がそれぞれ設けられる。
サブブロックSB11およびSB12の間、ならびにサブブロックSB12およびSB13の間には、同様の構成を有する電流方向調整回路150がそれぞれ配置されるので、以下においては、サブブロックSB11およびSB12の間に配置された電流方向調整回路150の構成について説明する。
電流方向調整回路150は、対応する2本の書込電流制御配線WCL11およびWCL12の間に直列に接続されるトランジスタスイッチ154および155と、対応する2本の書込電流制御配線/WCL11および/WCL12の間に直列に接続されるトランジスタスイッチ151および152とを有する。さらに、電流方向調整回路150は、トランジスタスイッチ151および152の接続ノードと、トランジスタスイッチ154および155の接続ノードとの間に直列に接続されるトランジスタスイッチ153および156を有する。
書込電流制御回路160は、接続制御部110に配置された、トランジスタスイッチ111および112のそれぞれゲートへ、第1番目のサブブロックSB11への書込データDIN(1)および、反転された/DIN(1)をそれぞれ入力する。また、書込電流制御回路160は、接続制御部120に配置された、トランジスタスイッチ121および122のそれぞれゲートへ、インバータ177によって反転された第3番目(最終の)サブブロックSB13への書込データ/DIN(3)および書込データDIN(3)をそれぞれ入力する。
隣接するサブブロックSB11およびSB12の間に配置された電流方向調整回路150において、トランジスタスイッチ151のゲートには、書込データDIN(1)が入力され、トランジスタスイッチ155のゲートには、書込データDIN(2)が入力される。トランジスタスイッチ152のゲートには、反転された書込データ/DIN(2)が入力される。トランジスタスイッチ154のゲートには、インバータ172によって反転された書込データ/DIN(1)が入力される。
書込電流制御回路160は、さらに、電流方向調整回路150ごとに、すなわち隣接するサブブロック間ごとに配置される論理回路165および175を有する。論理回路165は、隣接するサブブロックにそれぞれ対応する書込データ間の一致比較結果を、トランジスタスイッチ153および156の各々のゲートへ出力する。
たとえば、サブブロックSB11およびSB12の間に設けられた論理回路165は、反転された書込データ/DIN(1)および/DIN(2)の間の一致比較(排他的NOR)結果を出力し、論理回路175は、書込データDIN(1)およびDIN(2)の間の一致比較(排他的NOR)結果を出力する。なお、トランジスタスイッチ153および156の各々のゲートへは、論理回路165および175のいずれの出力を与えてもよい。また、論理回路165および175のいずれか一方の配置を省略することもできる。
このような構成とすることにより、隣接するサブブロック間で書込データが同じである場合には、トランジスタスイッチ153および156がオンされる。さらに、書込データレベルに応じて、トランジスタスイッチ152および154、または、151および155がオンされる。これにより、サブブロック間において、電流方向調整回路150によってビット線書込電流が折返される。
これに対して、隣接するサブブロック間で書込データが異なる場合には、次のサブブロック内の選択ビット線によって、ビット線書込電流電流を直接折返すことができるので、トランジスタスイッチ153および156はオフされる。さらに、書込データレベルに応じて、トランジスタスイッチ154および155、または、151および152がオンされる。
たとえば、書込データDIN(1)およびDIN(2)のレベルが同一である場合には、サブブロックSB11およびSB12の間に配置された電流方向調整回路150において、書込データレベルに応じて、書込電流制御配線WCL11および/WCL12の間、もしくは書込電流制御配線/WCL11およびWCL12の間が電気的に結合される。これに対して、書込データDIN(1)およびDIN(2)のレベルが異なる場合には、書込データレベルに応じて、書込電流制御配線WCL11およびWCL12の間、もしくは/WCL11および/WCL12の間が電気的に結合される。
書込電流制御回路160は、さらに、各サブブロックSBに対応して、書込電流制御配線WCLと接地電圧GNDとの間に接続されるトランジスタスイッチ161と、書込電流制御配線/WCLおよび接地電圧GNDの間に接続されるトランジスタスイッチ171とを有する。トランジスタスイッチ161および171の各々のゲートには、データ書込動作時以外にHレベルに設定される制御信号/WEが入力される。これにより、データ書込動作時以外においては、各サブブロックSBに対応する書込電流制御配線WCLおよび/WCLは、接地電圧GNDに固定される。
図15は、実施の形態3に従う構成におけるビット線書込電流の供給例を説明する回路図である。
図15においては、一例として、メモリブロックMB1が選択されて、書込データDIN(1)=DIN(2)=Lレベル(“0”)、/DIN(3)=Hレベル(“1”)が書込まれる場合の動作が示される。したがって、サブブロックSB11およびSB12の各々において、選択ビット線上にはビット線書込電流−Iwが流す必要がある。これに対して、サブブロックSB13の選択ビット線上には、ビット線書込電流+Iwを流す必要がある。
まず、書込データDIN(1)=Lレベルであるので、トランジスタスイッチ112がオンする一方で、トランジスタスイッチ111がオフされる。また、書込データDIN(3)=Hレベルであるので、トランジスタスイッチ121がオフされて、トランジスタスイッチ122がオンされる。
隣接するサブブロックSB11およびSB12間において、書込データDIN(1)およびDIN(2)のレベルが同じであるため、電流方向調整回路150において、トランジスタスイッチ153および156がオンする。さらに、書込データDIN(1)=DIN(2)=Lレベルであるので、トランジスタスイッチ152および154はオンされて、トランジスタスイッチ151および155はオフされる。
次に、隣接するサブブロックSB12およびSB13間においては、書込データDIN(2)およびDIN(3)のレベルが異なるため、電流方向調整回路150において、トランジスタスイッチ153および156はオフされる。さらに、書込データDIN(2)=Lレベル、かつ、DIN(3)=Hレベルであるので、トランジスタスイッチ154および155はオンされて、トランジスタスイッチ151および152はオフされる。
これにより、電源電圧Vcc〜書込電流制御配線/WCL11〜サブブロックSB11の選択ビット線〜書込電流制御配線WCL11〜書込電流制御配線/WCL12〜サブブロックSB12の選択ビット線〜書込電流制御配線WCL12〜書込電流制御配線WCL13〜サブブロックSB13の選択ビット線〜書込電流制御配線/WCL13〜接地電圧GNDの経路に、書込データDIN(1)〜DIN(3)に応じたビット線書込電流±Iwを流すことができる。
このように、電流方向調整回路150によって、必要に応じて、ビット線書込電流を折返した後に次のサブブロックへ伝達できる構成とした上で、選択メモリブロックに属する複数のサブブロックのそれぞれにおける選択ビット線を、電源電圧Vccおよび接地電圧GNDの間に直列に接続できる。したがって、1本の電流経路を共有して、複数の選択ビット線のそれぞれに対して、並列に書込まれる書込データDINのそれぞれのビットに応じた方向のビット線書込電流を流すことができる。
このような構成とすることにより、実施の形態3に従う構成においては、実施の形態2に従う簡易なライトドライバが配置された構成において、消費電流を増大させることなく、複数ビットのデータを並列に書込むことができる。これにより、MRAMデバイスの小面積化および低消費電力化を図ることができる。
なお、実施の形態3においては、3ビットの書込データが並列に書込まれる構成について説明したが、本願発明の適用はこのような構成に限定されるものではない。すなわち、各メモリブロックMBにおけるサブブロックSBの分割数を、書込データDINのビット数に対応して決定し、隣接するサブブロック間に同様の電流方向調整回路150を設けることによって、任意のビット数の書込データを並列に書込むことができる。
また、実施の形態2および3に従う構成においては、ビット線書込電流±Iwを流すための選択ビット線の駆動電圧を電源電圧Vccおよび接地電圧GNDとする構成例を示したが、これらの駆動電圧として、他の電圧レベルを適用することも可能である。
また、ライトトライバ等を構成する各トランジスタスイッチに関しても、それぞれのゲートへ入力される信号の極性を考慮した上で、NMOSトランジスタおよびPMOSトランジスタのいずれを適用してもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 MRAMデバイス、10 メモリアレイ、11,101 ライトドライバ帯、11a,11b ライトドライバ、20 行デコーダ、21 ディジット線ドライバ、31,32 ビット線電流制御回路、110,120 接続制御部、130,135,160 書込電流制御回路、150 電流方向調整回路、WCL,/WCL 書込電流制御配線、BL ビット線、CSL コラム選択線、DIN,DIN(1)〜DIN(3) 書込データ、GND 接地電圧、Ip データ書込電流、+Iw,−Iw ビット線書込電流、M1,M2 金属配線層、MB メモリブロック、MC MTJメモリセル、MCR メモリセル列、RL 電流帰還配線、SB サブブロック、SRL ソース線、Vcc 電源電圧、WDL ライトディジット線。