JP4524462B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。

低消費電力で不揮発的なデータ記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて、不揮発的なデータ記憶を行ない薄膜磁性体の各々をメモリセルとして、ランダムアクセスが可能な記憶装置である。

特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。

図１６は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。

図１６を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよびソース線ＳＲＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。

ＭＴＪメモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびライトディジット線ＷＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを接地電圧ＧＮＤにプルダウンするためのソース線ＳＲＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、ソース線ＳＲＬ（接地電圧ＧＮＤ）およびビット線ＢＬの間に電気的に結合される。

図１７は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
図１７を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。

トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗値は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが平行である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。

データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびライトディジット線ＷＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。

図１８は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。

図１８を参照して、横軸は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトディジット線ＷＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。

ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。

自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。

アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。

図１８に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨ_WRとなるように設計される。すなわち、このデータ書込磁界Ｈ_WRが得られるように、ビット線ＢＬまたはライトディジット線ＷＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界Ｈ_WRは、磁化方向の切換えに必要なスイッチング磁界Ｈ_SWと、マージン分ΔＨとの和で示される。すなわち、Ｈ_WR＝Ｈ_SW＋ΔＨで示される。

ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトディジット線ＷＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。

図１９は、ＭＴＪメモリセルからのデータ読出を説明する概念図である。
図１９を参照して、データ読出時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してターンオンする。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤでプルダウンされた状態でビット線ＢＬと電気的に結合される。

この状態で、ビット線ＢＬを所定電圧でプルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルから記憶データを読出すことができる。

このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗値ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。

図２０は、半導体基板上に作製されたＭＴＪメモリセルの構造図である。
図２０を参照して、半導体主基板ＳＵＢ上に形成されたアクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域５１０および５２０と、ゲート５３０とを有する。ソース／ドレイン領域５１０は、コンタクトホール５４１に形成される金属膜を介して、ソース線ＳＲＬと電気的に結合される。

ライトディジット線ＷＤＬは、ソース線ＳＲＬの上層に設けられた金属配線層に形成される。トンネル磁気抵抗素子ＴＭＲは、ライトディジット線ＷＤＬの上層側に配置される。トンネル磁気抵抗素子ＴＭＲは、ストラップＳＬおよびコンタクトホール５４０に形成された金属膜を介して、アクセストランジスタＡＴＲのソース／ドレイン領域５２０と電気的に結合される。ストラップＳＬは、トンネル磁気抵抗素子ＴＭＲをアクセストランジスタＡＴＲと電気的に結合するために設けられ、導電性の物質で形成される。

ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲと電気的に結合されて、トンネル磁気抵抗素子ＴＭＲの上層側に設けられる。既に説明したように、データ書込時においては、ビット線ＢＬおよびライトディジット線ＷＤＬの両方にデータ書込電流を流す必要がある。一方、データ読出時においては、ワード線ＷＬをたとえば高電圧状態に活性化することによって、アクセストランジスタＡＴＲがターンオンする。これにより、アクセストランジスタＡＴＲを介して接地電圧ＧＮＤにプルダウンされたトンネル磁気抵抗素子が、ビット線ＢＬと電気的に結合される。
ロイ・ショイアーライン（Roy Scheuerlein)他６名、"各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ(A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell)",（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（2000 IEEE ISSCC Digest of Technical Papers, TA7.2），ｐ．１２８−１２９。 ダーラム(M.Durlam)他５名、"磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ(Nonvolatile RAM based on Magnetic Tunnel Junction Elements)",（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．３（2000 IEEE ISSCC Digest of Technical Papers, TA7.3），ｐ．１３０−１３１。

このように、ＭＲＡＭデバイスにおいては、データ書込時においては、データ書込対象となる選択メモリセルに対応するライトディジット線ＷＤＬおよびビット線ＢＬの両方にデータ書込電流を供給する必要がある。これらのデータ書込電流は、選択メモリセルのトンネル磁気抵抗素子ＴＭＲにおいて所定強度以上のデータ書込磁界を発生させる必要があるために、一般的には数ｍＡオーダのレベルが必要となってくる。

一方で、半導体記憶装置の適用分野においては、データ処理の大容量化・高速化が求められており、１回のデータ読出動作およびデータ書込動作において、複数ビットのデータを並列に入出力することが可能な、いわゆる多ビット構成が要求されている。

したがって、このような多ビット構成の半導体記憶装置として上述したＭＲＡＭデバイスを用いると、データ書込時の消費電流が著しく増大してしまうという問題点が生じる。

また、選択メモリセルに対しては、トンネル磁気抵抗素子ＴＭＲの磁化容易軸（ＥＡ）に沿って、書込データのレベルに応じた方向の磁界を生じされる必要がある。すなわち、ビット線ＢＬおよびライトディジット線ＷＤＬの一方に対応させて、データ書込電流の方向を書込データレベルに応じて制御するためのライトドライバを配置する必要がある。このようなライトドライバは、メモリセルの各列または各行に対応して配置する必要があるため、その構成が複雑化すればＭＲＡＭデバイスの小面積化を図ることが困難となる。

この発明は、このような問題点を解決するためになされたもので合って、この発明の目的は、消費電流の低い多ビット構成のＭＲＡＭデバイスの構成を提供することである。

この発明の他の目的は、データ書込時のビット線電流を制御するライトドライバを簡略化できるＭＲＡＭデバイスの構成を提供することである。

この発明に従う薄膜磁性体記憶装置は、Ｋビット（Ｋ：２以上の整数）の書込データを並列に書込む薄膜磁性体記憶装置であって、行列状に配置され、各々が磁気的に書込まれた記憶データに応じた電気抵抗を有する複数のメモリセルと、メモリセル行にそれぞれ対応して設けられ、データ書込時に、選択行において一定方向の所定書込電流を流すための複数のライトディジット線と、メモリセル列にそれぞれ対応して設けられ、書込データのレベルに応じた方向のデータ書込電流を流すための複数のビット線と、メモリセル列にそれぞれ対応して、複数のビット線と異なる配線層に設けられる複数の電流帰還配線とを備える。各電流帰還配線は、必要に応じて、対応するビット線を流れるデータ書込電流を折り返す。薄膜磁性体記憶装置は、さらに、Ｋビットの書込データの書込対象に選択されたＫ個の選択列にそれぞれ対応するＫ本の選択ビット線のそれぞれにおいて、書込データのそれぞれのビットに応じた方向を有するデータ書込電流を流すためのライトドライバを備える。ライトドライバは、データ書込時において、Ｋ本の選択ビット線および、Ｋ個の選択列にそれぞれ対応するＫ本の電流帰還配線のうちのＬ本（Ｌ：０以上Ｋ以下の整数）を、第１および第２の電圧の間に直列に接続する。

好ましくは、ライトドライバは、各メモリセル列において、対応するビット線および対応する電流帰還配線の一端同士の間に接続された第１のスイッチと、各メモリセル列において、対応するビット線および対応する電流帰還配線の他端同士の間に接続された第２のスイッチとを含む。Ｋ本の選択ビット線のうちの第ｉ番目（ｉ：１以上、（Ｋ−１）以下の整数）の選択ビット線において、第１および第２のスイッチは、第ｉ番目および第（ｉ＋１）番目の選択ビット線にそれぞれ対応する書込データのビットが同じレベルを有するときに、いずれか一方が選択的にオンされる。

また好ましくは、ライトドライバは、隣接する２本のビット線間において、２本のビット線の一端同士の間に接続された第１のスイッチと、隣接する２本のビット線間において、２本のビット線の他端同士の間に接続された第２のスイッチとを含む。Ｋ本の選択ビット線のうちの第ｉ番目（ｉ：１以上、（Ｋ−１）以下の整数）および第（ｉ＋１）番目の選択ビット線の間において、第１および第２のスイッチは、第ｉ番目および第（ｉ＋１）番目の選択ビット線にそれぞれ対応する書込データのビットが異なるレベルを有するときに、いずれか一方が選択的にオンされる。

あるいは好ましくは、ライトドライバは、Ｋ本の選択ビット線のうちの第１番目の選択ビット線の一端および他端と第１の電圧の間にそれぞれ設けられる第１および第２のスイッチと、Ｋ本の選択ビット線のうちの第Ｋ番目のビット線の一端および他端と第２の電圧の間にそれぞれ設けられる第３および第４のスイッチとを含む。第１および第２のスイッチは、第１番目の選択ビット線に対応する書込データのビットに応じて、いずれか一方がオンし、第３および第４のスイッチは、第Ｋ番目の選択ビット線に対応する書込データのビットに応じて、いずれか一方がオンする。

好ましくは、Ｋ本の選択ビット線のうちの第ｉ番目（ｉ：１以上、（Ｋ−１）以下の整数）の選択ビット線において、第ｉ番目および第（ｉ＋１）番目の選択ビット線にそれぞれ対応する書込データのビットが同じレベルであるときに、第ｉ番目の選択ビット線を流れるデータ書込電流は、第ｉ番目の選択ビット線に対応する電流帰還配線によって折り返された後に、第（ｉ＋１）番目の選択ビット線へ伝達される。

上記薄膜磁性体記憶装置では、隣接する選択ビット線間で同一方向のビット線書込電流を流す場合には、ビット線書込電流を対応する電流帰還配線によって折り返した上で、次の選択ビット線へ伝達する。したがって、複数の選択ビット線を直列に接続して、すなわち１本の電流経路を共有した状態で、複数ビットの書込データＤＩＮのそれぞれのビットに応じた方向のビット線書込電流を、選択ビット線のそれぞれに流すことができる。この結果、消費電流を増大させることなく、複数ビットのデータを並列に書込むことができる。

さらに好ましくは、各電流帰還配線は、ビット線よりも上層側に配置される。
このようにすると、電流帰還配線およびメモリセル間の距離を確保することにより、電流帰還配線から発生する磁界がメモリセルへ与える悪影響を軽減できる。また、一欄的に配線層数の多いシステムＬＳＩ等への適用時に、面積ペナルティを招くことなく、電流帰還配線を容易に配置できる。

あるいは、さらに好ましくは、各メモリセルは、記憶データに応じた電気抵抗を有する磁気抵抗素子と、対応するビット線と対応する電流帰還配線との間に電気的に結合されて、データ読出時に選択的にターンオンされるアクセス素子とを含む。データ読出時において、各電流帰還配線は、接地電圧と結合される。

このようにすると、データ読出時に接地電圧を供給するための信号線を共有して、新たな配線を設けることなく電流帰還配線を配置することができる。

この発明の他の構成に従う薄膜磁性体記憶装置は、各々が磁気的に書込まれた記憶データに応じて変化する電気抵抗を有する複数のメモリセルが行列状に配置されたメモリアレイと、複数のメモリセル行にそれぞれ対応して設けられ、データ書込時に、選択行において一定方向の所定書込電流を流すための複数のライトディジット線と、複数のメモリセル列にそれぞれ対応して設けられる複数のビット線と、複数のビット線の一端側および他端側のそれぞれに対応して、メモリセル行に沿った方向に配置され、複数のメモリセル列によって共有される第１および第２の書込電流制御配線と、データ書込時に、第１および第２の書込電流制御配線の一方を第１の電圧と接続するための第１の接続制御部と、データ書込時に、第１および第２の書込電流制御配線の他方を第２の電圧と接続するための第２の接続制御部と、複数のメモリセル列にそれぞれ対応して設けられ、選択列において活性化される複数の列選択線と、各メモリセル列に対応して設けられ、対応するビット線に書込データのレベルに応じた方向のデータ書込電流を流すために、対応する列選択線の活性化に応答して動作するライトドライバとを備える。

好ましくは、ライトドライバは、対応するビット線の一端側および第１の書込電流制御配線の間に設けられ、対応する列選択線の活性化に応答してオンする第１のビット線駆動スイッチと、対応するビット線の他端側および第２の書込電流制御配線の間に設けられ、対応する列選択線の活性化に応答してオンする第２のビット線駆動スイッチとを含む。

また好ましくは、第１および第２の接続制御部は、書込データのレベルに応じて、第１および第２の書込電流制御配線と第１および第２の電圧との間の接続を制御する。

上記のように構成することにより、複数のメモリセル列間で共有される書込電流制御配線を介して、選択ビット線に対するデータ書込電流の供給を行なうので、各ビット線ごとに配置されるライトドライバの構成を簡略化できる。この結果、ＭＲＡＭデバイスの小面積化を図ることができる。

あるいは好ましくは、メモリアレイは、メモリセル行の方向に沿って複数のメモリブロックに分割され、各メモリセル列において、ビット線は複数のメモリブロックにそれぞれ対応して分割される。ライトドライバは、各メモリブロックにおいて、各メモリセル列に対応して設けられ、第１および第２の書込電流制御配線と、第１および第２の接続制御部とは、各メモリブロックに対応して配置される。各列選択線は、複数のメモリブロックによって共有される。

このようにすると、メモリアレイを複数のメモリブロックに分割した場合にも、信号配線数を増加させることなく列選択結果を各メモリブロックへ伝達できる。したがって、メモリアレイを効率的に大容量化できる。

さらに好ましくは、データ書込時に非選択のメモリブロックにおいて、第１および第２の接続制御部は、対応する第１および第２の書込電流制御配線の各々を、第１および第２の電圧のうちの低い方と接続する。

このようにすると、非選択のメモリブロックにおいて、ビット線に不慮のデータ書込電流が流れることを防止できる。したがって、請求項１１に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ誤書込の発生を防止して、ＭＲＡＭデバイスの動作を安定化できる。

また好ましくは、薄膜磁性体記憶装置は、Ｋビット（Ｋ：２以上の整数）の書込データを並列に書込む。メモリアレイは、メモリセル列の方向に沿って、書込データのそれぞれのビットに対応する第１番目から第Ｋ番目（Ｋ：２以上の整数）のＫ個のサブブロックに分割される。第１および第２の書込電流制御配線は、Ｋ個のサブロックにそれぞれ対応して分割される。第１の接続制御部は、第１番目のサブブロックに対応する第１および第２の書込電流制御配線の一方と第１の電圧との間を接続する。第２の接続制御部は、第Ｋ番目のサブブロックに対応する第１および第２の書込電流制御配線の一方と第２の電圧との間を接続する。薄膜磁性体記憶装置は、隣接する２つのサブブロック間ごとに配置され、２つのサブブロックにそれぞれ対応する２本ずつの第１および第２の書込電流制御配線の間の接続を制御するための電流方向調整回路をさらに備える。第ｉ番目（ｉ：１以上、（Ｋ−１）以下の整数）および第（ｉ＋１）番目のサブブロック間に配置された電流方向調整回路は、書込データの第ｉ番目および第（ｉ＋１）番目のビットの比較結果に応じて、第ｉ番目のサブブロックを流されたデータ書込電流の第（ｉ＋１）番目のサブブロックへの伝達方向を制御する。

さらに好ましくは、第ｉ番目および第（ｉ＋１）番目のサブブロック間に配置された電流方向調整回路は、書込データの第ｉ番目および第（ｉ＋１）番目のビットが同じレベルであるときに、第ｉ番目および第（ｉ＋１）番目のビットに応じて、第ｉ番目のサブブロックに対応する第１の書込電流線と第（ｉ＋１）番目のサブブロックに対応する第２の書込電流線との間、および第ｉ番目のサブブロックに対応する第２の書込電流線と第（ｉ＋１）番目のサブブロックに対応する第１書込電流線との間のいずれか一方を接続する。

また、さらに好ましくは、第ｉ番目および第（ｉ＋１）番目のサブブロック間に配置された電流方向調整回路は、書込データの第ｉ番目および第（ｉ＋１）番目のビットが異なるレベルであるときに、第ｉ番目および第（ｉ＋１）番目のビットに応じて、第ｉ番目のサブブロックに対応する第１の書込電流線と第（ｉ＋１）番目のサブブロックに対応する第１の書込電流線との間、および第ｉ番目のサブブロックに対応する第２の書込電流線と第（ｉ＋１）番目のサブブロックに対応する第２書込電流線との間のいずれか一方を接続する。

あるいは、さらに好ましくは、第ｉ番目および第（ｉ＋１）番目のサブブロック間に配置された電流方向調整回路は、書込データの第ｉ番目および第（ｉ＋１）番目のビットが同じレベルであるときに、第ｉ番目のサブブロックを流されたデータ書込電流を折返して、（ｉ＋１）番目のサブブロックに対して伝達する。

上記のようにすると、消費電流を増大させることなく、複数ビットのデータを並列に書込むことができる。これにより、ＭＲＡＭデバイスの小面積化および低消費電力化を図ることができる。

以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。

［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。

図１を参照して、本発明の実施の形態に従うＭＲＡＭデバイス１は、外部から制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。

ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。

メモリアレイ１０においては、ＭＴＪメモリセルの行にそれぞれ対応して、ワード線ＷＬおよびライトディジット線ＷＤＬが配置され、ＭＴＪメモリセルの列にそれぞれ対応して、ビット線ＢＬおよびソース線ＳＲＬが配置される。図１においては、代表的に示される１個のＭＴＪメモリセルＭＣと、これに対応するワード線ＷＬ、ライトディジット線ＷＤＬ、ビット線ＢＬおよびソース線ＳＲＬの配置が示される。

ＭＲＡＭデバイス１は、アドレス信号によって示されるロウアドレスＲＡをデコードして、メモリアレイ１０における行選択を実行するための行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡをデコードして、メモリアレイ１０における列選択を実行するための列デコーダ２５と、読出／書込制御回路３０とをさらに備える。

読出／書込制御回路３０は、データ書込時において、書込データＤＩＮに応じたデータ書込電流をビット線ＢＬに流すための回路、データ読出時においてビット線ＢＬにデータ読出電流を流すための回路、およびデータ読出時に読出データＤＯＵＴを生成するための回路等を総称したものである。

ライトディジット線ＷＤＬは、メモリアレイ１０を挟んで行デコーダ２０と反対側の領域において、接地電圧ＧＮＤと結合される。

図２は、メモリアレイ１０の構成を示すブロック図である。
図２を参照して、実施の形態１に従う構成においては、メモリアレイ１０は、行方向に沿って、複数のメモリブロックＭＢに分割される。

行デコーダ２０は、メモリブロックＭＢのそれぞれに対応して設けられるディジット線ドライバ２１を備える。ディジット線ドライバ２１は、図示しないデコード回路によるロウアドレスＲＡのデコード結果に応じて、対応するメモリブロックにおけるライトディジット線ＷＤＬの活性化を制御する。具体的には、各ディジット線ドライバ２１は、選択行のライトディジット線ＷＤＬを電源電圧Ｖｃｃと結合する。

これにより、活性化されたライトディジット線ＷＤＬは、その両端を電源電圧Ｖｃｃおよび接地電圧ＧＮＤとそれぞれ接続される。したがって、活性化されたライトディジット線ＷＤＬに対して、行方向のデータ書込電流Ｉｐを流すことができる。行方向のデータ書込電流Ｉｐは書込データのレベルにかかわらず一定である。

一方、各ディジット線ドライバ２１は、非選択のライトディジット線ＷＤＬについては、接地電圧ＧＮＤに固定する。これにより、非選択のライトディジット線ＷＤＬに行方向のデータ書込電流Ｉｐが流れることはない。

メモリセル列にそれぞれ対応して設けられるビット線ＢＬは、メモリブロックＭＢごとに分割されて、独立に配置される。各メモリブロックＭＢにおいて、ビット線ＢＬを流れるデータ書込電流の供給は、ライトドライバ帯１１に配置されたライトドライバによって制御される。ライトドライバ帯１１は、隣接するメモリブロック間の領域、および両端に位置するメモリブロックの外側の領域にそれぞれ設けられる。

実施の形態１に従う構成においては、これらのメモリブロックのうちの１つのメモリブロックＭＢを選択して、選択されたメモリブロック（以下、「選択メモリブロック」とも称する）において、１本のライトディジット線ＷＤＬを活性化するとともに、Ｋ本（Ｋ：２以上の整数）のビット線ＢＬを並列に選択する。さらに、Ｋ本の選択されたビット線（以下、「選択ビット線」とも称する）を直列に接続することによって、ビット線を流れるデータ書込電流（以下、「ビット線書込電流」とも称する）の増大を招くことなく、Ｋビットのデータを並列に書込むことが可能なアレイ構成について説明する。

図３は、実施の形態１に従うビット線書込電流の供給を説明する概念図である。
図３においては、Ｋ＝３の場合、すなわち、３本のビット線を同時に選択して、３ビットのデータを並列に書込む場合におけるビット線書込電流の供給方式が示される。

実施の形態１に従う構成においては、各メモリセル列に対応して、金属配線層Ｍ１に設けられるビット線ＢＬと、異なる金属配線層Ｍ２を用いて設けられる電流帰還配線ＲＬとが配置される。ビット線ＢＬと電流帰還配線ＲＬとを異なる金属配線層に配置することにより、特定の金属配線層において配線ピッチが過密化することを回避できる。

図３（ａ）および（ｂ）においては、選択された３個（Ｋ＝３）のメモリセル列にそれぞれ対応する選択ビット線ＢＬ１〜ＢＬ３および、対応する電流帰還配線ＲＬ１〜ＲＬ３が示される。既に説明したように、選択ビット線ＢＬ１〜ＢＬ３をそれぞれ流れるビット線書込電流は、書込データ（３ビット）のそれぞれのビットに応じた方向を有する必要がある。

図３（ａ）には、隣接する選択ビット線間で異なるレベルのデータが書込まれる場合におけるビット線書込電流の供給方式が示される。たとえば、図３（ａ）に示した例では、選択ビット線ＢＬ１およびＢＬ３に対して“０”データが書込まれ、選択ビット線ＢＬ２に対して“１”データが書込まれる。すなわち、選択ビット線ＢＬ１およびＢＬ３には、“０”データを書込むためのビット線書込電流−Ｉｗが流され、選択ビット線ＢＬ２には、“１”データを書込むためのビット線書込電流＋Ｉｗが流される。

このような場合においては、隣接する選択ビット線間において、その一端側同士もしくは他端側同士を順に接続することによって、１本の電流経路に、所望のデータを書込むためのビット線書込電流を流すことができる。たとえば、図３（ａ）に示すように、選択ビット線ＢＬ１およびＢＬ２の一端側（手前側）同士を電気的に結合し、さらに選択ビット線ＢＬ２およびＢＬ３の他端側（奥側）同士を電気的に結合する。

これにより、直列に接続された選択ビット線ＢＬ１〜ＢＬ３に対して、従来のＭＲＡＭデバイスにおける１ビット分のビット線書込電流によって複数ビット（３ビット）のデータ書込を実行することができる。

図３（ｂ）には、隣接する選択ビット線間で同じレベルのデータが書込まれる場合におけるビット線書込電流の供給方式が示される。たとえば、図３（ｂ）に示した例では、選択ビット線ＢＬ１〜ＢＬ３の各々に対して“０”データが書込まれる。すなわち、選択ビット線ＢＬ１〜ＢＬ３の各々には、“０”データを書込むためのビット線書込電流−Ｉｗが流される。このような場合においては、隣接する選択ビット線間で同一方向の電流を流すためには、選択ビット線同士を結合しても所望の方向の電流を流すことができない。

このため、隣接する選択ビット線に対して、同一方向のビット線書込電流を伝達する必要がある場合には、当該選択ビット線に対応する電流帰還配線ＲＬを用いてビット線書込電流を折返した後で、この電流帰還配線と隣接する選択ビット線との間を電気的に結合して、ビット線書込電流を伝達する。

たとえば、次の選択ビット線ＢＬ２に対して同じ方向のビット線書込電流を伝達する必要がある選択ビット線ＢＬ１に対応する電流帰還配線ＲＬ１は、選択ビット線ＢＬ１を流れるビット線書込電流を折返す。電流帰還配線ＲＬ１によって折返されたビット線書込電流は、次の選択ビット線ＢＬ２へ伝達される。具体的には、選択ビット線ＢＬ１および電流帰還配線ＲＬ１の一端側（手前側）同士が電気的に結合され、電流帰還配線ＲＬ１と選択ビット線ＢＬ２の他端側同士（奥側）同士が電気的に結合される。

同様に、次の選択ビット線ＢＬ３に対しても同じ方向のビット線書込電流を伝達するために、選択ビット線ＢＬ２に対応する電流帰還配線ＲＬ２は、選択ビット線ＢＬ２を流れるビット線書込電流を折返す。さらに、電流帰還配線ＲＬ２によって折返されたビット線書込電流は、選択ビット線ＢＬ３へ伝達される。すなわち、選択ビット線ＢＬ２および電流帰還配線ＲＬ２の一端側（手前側）同士が電気的に結合され、電流帰還配線ＲＬ２と選択ビット線ＢＬ３の他端側同士（奥側）同士が電気的に結合される。

これにより、各選択ビット線によって同じレベルのデータを書込む場合にも、直列に接続された選択ビット線ＢＬ１〜ＢＬ３に対して、従来のＭＲＡＭデバイスにおける１ビット分のビット線書込電流によって複数ビット（３ビット）のデータ書込を実行することができる。

図４は、実施の形態１に従うライトドライバの構成を示す回路図である。
図４を参照して、同時にデータ書込の対象となる３本（Ｋ＝３）の選択ビット線ＢＬ１〜ＢＬ３の両端にそれぞれ対応して、ライトドライバ１１ａおよび１１ｂが配置される。同様のライトドライバ１１ａおよび１１ｂは、並列にＫビットのデータ書込の対象とされるＫ本の選択ビット線によって構成されるグループごとに配置される。言換えれば、図４に示された３本（Ｋ＝３）の選択ビット線ＢＬ１〜ＢＬ３は、同一グループＧＲを構成している。

選択ビット線ＢＬ１〜ＢＬ３の一端側に配されたライトドライバ１１ａは、第１番目のビットが書込まれる選択ビット線ＢＬ１の一端側と電源電圧Ｖｃｃとの間に設けられるトランジスタスイッチ４０と、対応する選択ビット線ＢＬおよび電流帰還配線ＲＬの間にそれぞれ設けられるトランジスタスイッチ４１ａ，４２ａ，４３ａと、電流帰還配線ＲＬ１，ＲＬ２と次の選択ビット線ＢＬ２、ＢＬ３の間にそれぞれ設けられるトランジスタスイッチ４１ｂ，４２ｂと、隣接する選択ビット線間にそれぞれ設けられるトランジスタスイッチ４１ｃ，４２ｃと、第３番目（最終）のビットが書込まれる選択ビット線ＢＬ３と接地電圧ＧＮＤとの間に電気的に結合されるトランジスタスイッチ４５とを含む。

トランジスタスイッチ４１ａは、選択ビット線ＢＬ１および電流帰還配線ＲＬ１の一端側同士の間に電気的に結合される。トランジスタスイッチ４２ａは、選択ビット線ＢＬ２および電流帰還配線ＲＬ２の一端側同士の間に電気的に結合される。トランジスタスイッチ４３ａは、選択ビット線ＢＬ３および電流帰還配線ＲＬ３の一端側同士の間に電気的に結合される。

トランジスタスイッチ４１ｂは、電流帰還配線ＲＬ１および選択ビット線ＢＬ２の一端同士の間に電気的に結合される。トランジスタスイッチ４２ｂは、電流帰還配線ＲＬ２および選択ビット線ＢＬ３の一端同士の間に電気的に結合される。トランジスタスイッチ４１ｃは、選択ビット線ＢＬ１およびＢＬ２の一端同士の間に電気的に結合される。トランジスタスイッチ４２ｃは、選択ビット線ＢＬ２およびＢＬ３の一端同士の間に電気的に結合される。

ライトドライバ１１ｂは、選択ビット線ＢＬ１〜ＢＬ３の他端側に配置され、トランジスタスイッチ５０，５１ａ〜５１ｃ，５２ａ〜５２ｃ，５３ａ，５５を含む。トランジスタスイッチ５０，５１ａ〜５１ｃ，５２ａ〜５２ｃ，５３ａ，５５は、選択ビット線ＢＬ１〜ＢＬ３および電流帰還配線ＲＬ１〜ＲＬ３の他端側において、ライトドライバ１１ａ内のトランジスタスイッチ４０，４１ａ〜４１ｃ，４２ａ〜４２ｃ，４３ａ，４５のそれぞれと同様に配置される。

図５は、ライトドライバを制御するビット線電流制御回路の構成を示す回路図である。
図５を参照して、ビット線電流制御回路３１は、並列に書込まれる３ビット（Ｋ＝３）の書込データに応じて、選択ビット線の一端側に配置されたライトドライバ１１ａを構成するトランジスタスイッチ群のオン・オフを制御するための書込制御信号ＷＴ０，ＷＴ１ａ〜ＷＴ１ｃ，ＷＴ２ａ〜ＷＴ２ｃ，ＷＴ３ａを生成する。以下においては、Ｋビットの書込データＤＩＮのそれぞれのビットを書込データＤＩＮ（Ｉ）（Ｉ：１〜Ｋの整数）とも称する。

ビット線電流制御回路３１は、第１番目のビットの書込データＤＩＮ（１）を反転するインバータＩＶａ１と、次のビットの書込データＤＩＮ（２）を反転するインバータＩＶａ２とを有する。なお、以下においては、書込データＤＩＮ（１）〜ＤＩＮ（３）のそれぞれの反転レベルを、／ＤＩＮ（１）〜／ＤＩＮ（３）でそれぞれ示すこととする。

ビット線電流制御回路３１は、さらに、書込データ／ＤＩＮ（１）および／ＤＩＮ（２）のＡＮＤ論理演算結果を書込制御信号ＷＴ１ａとして出力する論理回路６１ａと、書込データＤＩＮ（１）およびＤＩＮ（２）のＡＮＤ論理演算結果を書込制御信号ＷＴ１ｂとして出力する論理回路６１ｂと、書込データ／ＤＩＮ（１）およびＤＩＮ（２）のＡＮＤ論理演算結果を書込制御信号ＷＴ１ｃとして出力する論理回路６１ｃと、書込制御信号ＷＴ１ｂおよびＷＴ１ｃのＯＲ論理演算結果を出力する論理回路６１ｄとを含む。

ビット線電流制御回路３１は、さらに、論理回路６１ｄの出力を反転するインバータＩＶｂ１と、書込データＤＩＮ（３）を反転するインバータＩＶｂ２と、インバータＩＶｂ１およびＩＶｂ２のそれぞれの出力のＡＮＤ論理演算結果を書込制御信号ＷＴ２ａとして出力する論理回路６２ａと、論理回路６１ｄの出力と書込データＤＩＮ（３）の間のＡＮＤ論理演算結果を書込制御信号ＷＴ２ｂとして出力する論理回路６２ｂと、インバータＩＶｂ１の出力および書込データＤＩＮ（３）の間のＡＮＤ論理演算結果を書込制御信号ＷＴ２ｃとして出力する論理回路６２ｃと、書込制御信号ＷＴ２ｂおよびＷＴ２ｃの間のＯＲ論理演算結果を出力する論理回路６２ｄとを有する。

ビット線電流制御回路３１は、さらに、論理回路６２ｄの出力を反転するインバータＩＶｃ１と、書込データＤＩＮ（３）を反転するインバータＩＶｄと、インバータＩＶｄの出力をさらに反転するインバータＩＶｃ２と、インバータＩＶｃ１およびＩＶｃ２のそれぞれの出力間のＡＮＤ論理演算結果をＡＮＤ論理演算結果を書込制御信号ＷＴ３ａとして出力する論理回路６３ａと、論理回路６２ｄの出力および書込データ／ＤＩＮ（３）の間のＡＮＤ論理演算結果を生成する論理回路６３ｂと、インバータＩＶｃ１の出力および書込データ／ＤＩＮ（３）との間のＡＮＤ論理演算結果を生成する論理回路６３ｃとを有する。

ライトドライバ１１ａにおいて、トランジスタスイッチ４０は、第１番目のビットの書込データＤＩＮ（１）に応答してオン・オフする。トランジスタスイッチ４１ａ〜４１ｃは、書込制御信号ＷＴ１ａ〜ＷＴ１ｃにそれぞれ応答してオン・オフし、トランジスタスイッチ４２ａ〜４２ｃは、書込制御信号ＷＴ２ａ〜ＷＴ２ｃにそれぞれ応答してオン・オフし、トランジスタスイッチ４３ａは書込制御信号ＷＴ３ａに応答してオン・オフする。トランジスタスイッチ４５は、第３番目のビットの書込データの反転データ／ＤＩＮ（３）に応答してオン・オフする。

ライトドライバ１１ｂに対応して設けられるビット線電流制御回路３２は、ビット線電流制御回路３１と同様の構成を有し、書込データ／ＤＩＮ（１）〜／ＤＩＮ（３）に応じて、書込制御信号ＷＴ１ａ♯〜ＷＴ１ｃ♯，ＷＴ２ａ♯〜ＷＴ２ｃ♯，ＷＴ３ａ♯を生成する。すなわち、書込制御信号ＷＴ１ａ♯〜ＷＴ１ｃ♯，ＷＴ２ａ♯〜ＷＴ２ｃ♯，ＷＴ３ａ♯のレベルは、ビット線電流制御回路３１において、書込データＤＩＮ（１）〜ＤＩＮ（３）に代えて、／ＤＩＮ（１）〜／ＤＩＮ（３）をそれぞれ入力した場合における、書込制御信号ＷＴ１ａ〜ＷＴ１ｃ，ＷＴ２ａ〜ＷＴ２ｃ，ＷＴ３ａ〜ＷＴ３ｃのレベルとそれぞれ等しい。

ライトドライバ１１ｂにおいて、トランジスタスイッチ５０は、第１番目のビットの書込データの反転データ／ＤＩＮ（１）に応答してオン・オフする。トランジスタスイッチ５１ａ〜５１ｃは、書込制御信号ＷＴ１ａ＃〜ＷＴ１ｃ＃にそれぞれ応答してオン・オフし、トランジスタスイッチ５２ａ〜５２ｃは、書込制御信号ＷＴ２ａ＃〜ＷＴ２ｃ＃にそれぞれ応答してオン・オフし、トランジスタスイッチ５３ａは書込制御信号ＷＴ３ａ＃に応答してオン・オフする。トランジスタスイッチ５５は、第３番目のビットの書込データＤＩＮ（３）に応答してオン・オフする。

したがって、トランジスタスイッチ４０および５０は、第１番目のビットの書込データＤＩＮ（１）に応じていずれか一方がオンし、トランジスタスイッチ４５および５５は、第３番目（第Ｋ番目）のビットの書込データＤＩＮ（３）に応じていずれか一方がオンする。

このような構成とすることにより、書込データの第１番目のビットに対応する選択ビット線ＢＬ１の一端側（ライトドライバ１１ａ側）および他端側（ライトドライバ１１ｂ側）のいずれか一方が、書込データＤＩＮ（１）のレベルに応じて電源電圧Ｖｃｃと接続される。

ビット線ＢＬ１の一端側および他端側の他方（電源電圧Ｖｃｃと結合されなかった方）は、書込データＤＩＮ（１）およびＤＩＮ（２）のレベルが異なる場合には、次の選択ビット線ＢＬ２と接続される。具体的には、トランジスタスイッチ４１ｃおよび５１ｃのいずれか一方が、書込データＤＩＮ（１）およびＤＩＮ（２）のレベルに応じてオンする。

図５には、隣接するビット線間に互いに逆方向のビット線書込電流を流す場合におけるライトドライバの制御が示される。

図５に示されるように、ビット線ＢＬ１にビット線書込電流＋Ｉｗを流し、ビット線ＢＬ２にビット線書込電流−Ｉｗを流す場合には、トランジスタスイッチ４０がオンしトランジスタスイッチ５０がオフする。これによりビット線ＢＬ１の一端側が電源電圧Ｖｃｃと接続される。さらに、ビット線ＢＬ１およびＢＬ２をそれぞれ流れるビット線書込電流は互いに逆方向であるので、トランジスタスイッチ４１ａ，４１ｂ，５１ａ，５１ｂは各々オフされる。さらに、ビット線ＢＬ２にビット線書込電流−Ｉｗを流すために、トランジスタスイッチ５１ｃがオンされて、トランジスタスイッチ４１ｃがオフされる。

ビット線ＢＬ２およびＢＬ３の間にも同様の構成が配置される。したがって、ビット線ＢＬ２およびＢＬ３に互いに逆方向のビット線書込電流を流す場合には、トランジスタスイッチ４２ａ，４２ｂ，５２ａ，５２ｂは各々オフされる。さらに、ビット線ＢＬ３にビット線書込電流＋Ｉｗを流すために、トランジスタスイッチ４２ｃがオンされて、トランジスタスイッチ５２ｃがオフされる。

さらに、書込データの第３番目（最終）のビットに対応する選択ビット線ＢＬ３の一端側および他端側は、トランジスタスイッチ４５および５５によって、選択的に接地電圧ＧＮＤと接続される。トランジスタスイッチ４５および５５のいずれがオンするかについては、書込データＤＩＮ（３）に応じて決定される。

これにより、電源電圧Ｖｃｃ〜トランジスタスイッチ４０〜選択ビット線ＢＬ１〜トランジスタスイッチ５１ｃ〜選択ビット線ＢＬ２〜トランジスタスイッチ４２ｃ〜選択ビット線ＢＬ３〜トランジスタスイッチ５５〜接地電圧ＧＮＤの経路によって、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの間に直列された選択ビット線ＢＬ１〜ＢＬ３に対して、隣接する選択ビット線間で互いに逆方向のビット線電流＋Ｉｗ、−Ｉｗおよび＋Ｉｗをそれぞれ流すことができる。

なお、最終ビットに対応する選択ビット線ＢＬ３に対応する論理回路６３ｂおよび６３ｃについては、回路構成の連続性を維持するために記載しているが、これらの配置を省略することも可能である。すなわち、ビット線ＢＬ３の後続に、並列にデータ書込を実行するための選択ビット線がさらに接続される場合には、追加される選択ビット線およびこれに対応する電流帰還配線との間に、トランジスタスイッチ４１ｂおよび４２ｂと同様に設けられたトランジスタスイッチ４３ｂをさらに配置し、トランジスタスイッチ４１ｃおよび４２ｃと同様に配置されたトランジスタスイッチ４３ｃをさらに配置する構成とすればよい。

図６は、各選択ビット線に同じ方向のビット線書込電流を流す場合におけるライトドライバの制御が示される。図６においては、ビット線ＢＬ１〜ＢＬ３の各々に、“１”データを書込むためのビット線書込電流＋Ｉｗを流す場合が示される。

図６を参照して、選択ビット線ＢＬ１にビット線電流＋Ｉｗを流すために、トランジスタスイッチ４０および５０のうち、書込データＤＩＮ（１）に応じて選択されたトランジスタスイッチ４０がオンし、トランジスタスイッチ５０がオフされる。

選択ビット線ＢＬ１およびＢＬ２の間に同一方向のビット線電流を流す場合には、これらの選択ビット線間に配置されたトランジスタスイッチ４１ｃおよび５１ｃの各々はオフされる。さらに、選択ビット線ＢＬ１の一端側および他端側の電源電圧Ｖｃｃと接続されなかった一方は、対応する電流帰還配線ＲＬ１と接続される。すなわち、書込データＤＩＮ（１）のレベルに応じて、トランジスタスイッチ４１ａおよび５１ａのいずれか一方が選択されてオンされる。

さらに、電流帰還配線ＲＬ１は、トランジスタスイッチ４１ｂまたは５１ｂによって、次のビット線ＢＬ２と接続される。具体的には、書込データＤＩＮ（１）＝ＤＩＮ（２）＝“１”である場合には、図６に示されるように、トランジスタスイッチ４１ｂがオンし、トランジスタスイッチ５１ｂがオフする。反対に、ＤＩＮ（１）＝ＤＩＮ（２）＝“０”である場合には、トランジスタスイッチ５１ｂがオンし、トランジスタスイッチ４１ｂがオフする。

これにより、選択ビット線ＢＬ１およびＢＬ２の各々に、同一方向のビット線電流＋Ｉｗまたは−Ｉｗを流すことができる。選択ビット線ＢＬ２およびＢＬ３の間の接続も同様に制御される。

最終ビットの書込データＤＩＮ（３）に対するビット線ＢＬ３は、図５の場合と同様に、書込データＤＩＮ（３）のレベルに応じて、トランジスタスイッチ４５および５５のいずれか一方によって接地電圧ＧＮＤと結合される。

このように、メモリセル列ごとに配置されたビット線ＢＬおよび電流帰還配線ＲＬを用いて、隣接する選択ビット線間に逆方向のビット線電流を生じさせる場合には、隣接する２本のビット線の一端側同士もしくは他端側同士を接続して、折返し用のビット線電流を発生させる。これに対して、隣接するビット線間に同一方向の電流を流す場合には、ビット線ＢＬの電流を同一メモリセル列に属する電流帰還配線ＲＬによって折返した上で、次のメモリセル列の選択ビット線へ伝達する。

このように、各メモリセル列において、ビット線ＢＬと異なる層に形成された電流帰還配線ＲＬを適宜用いることによって、複数の選択ビット線を、必要に応じた本数の電流帰還配線ＲＬを介して、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの間に直列に接続できる。したがって、１本の電流経路を共有して、複数の選択ビット線のそれぞれに対して、並列に書込まれる書込データＤＩＮのそれぞれのビットに応じた方向のビット線書込電流を流すことができる。この結果、消費電流を増大させることなく、複数ビットのデータを並列に書込むことができる。

なお、実施の形態１に従う構成においては、電流帰還配線ＲＬを、ビット線ＢＬの上層にさらに設けられた配線として説明したが、電流帰還配線は、ビット線ＢＬの下層側に設けることもできる。たとえば、図２０の構造図で示した、アクセストランジスタＡＴＲのソース電圧を接地電圧ＧＮＤに固定するためのソース線ＳＲＬを用いて、電流帰還配線ＲＬの機能を実現することもできる。データ書込時においては、各ＭＴＪメモリセルにおいて、アクセストランジスタＡＴＲはターンオフされているので、ソース線ＳＲＬとビット線ＢＬとの間は電気的に切り離されている。

したがって、データ書込時に接地電圧ＧＮＤとソース線ＳＲＬを切離し、かつ、データ読出時に接地電圧ＧＮＤとソース線ＳＲＬを電気的に結合するトランジスタスイッチをさらに設けることにより、新たな配線を設けることなく、各メモリセル列に対応して設けられるソース線ＳＲＬを電流帰還配線ＲＬとして用いることができる。

これに対して、電流帰還配線ＲＬを、ビット線ＢＬの上層に設けた場合には、トンネル磁気抵抗素子ＴＭＲとの距離が大きくなるため、電流帰還配線ＲＬから発生する磁界が選択メモリセル以外のＭＴＪメモリセルへ与える悪影響を軽減できる。特に、一欄的に配線層数の多いシステムＬＳＩ等への適用時に、面積ペナルティを招くことなく、電流帰還配線ＲＬを容易に配置できる。

なお、実施の形態１においては、３ビットの書込データが並列に書込まれる構成について説明したが、本願発明の適用はこのような構成に限定されるものではない。すなわち、任意のビット数のデータを並列に書込むためには、１つのグループＧＲを構成するビット線ＢＬの本数を、書込データのビット数に応じて設定し、かつライトドライバ１１ａ，１１ｂおよびビット線電流制御回路３１，３２と同様の構成を、同一グループＧＲに属するビット線ＢＬの本数に応じて拡張することによって、このような構成を実現することができる。

なお、図４に示す構成においては、ライトドライバ１１ａおよび１１ｂを構成する各トランジスタスイッチは、ＮチャネルＭＯＳトランジスタで構成される例を示したが、これらのトランジスタスイッチは、ＰチャネルＭＯＳトランジスタで構成することもできる。このような構成とする場合には、それぞれのトランジスタスイッチのゲートに入力される信号レベルの極性を、図５および図６の例から反転させる必要がある。

［実施の形態２］
実施の形態２においては、ビット線書込電流を制御するためのライトドライバを簡略化するための構成について説明する。

図７は、実施の形態２に従うメモリアレイの構成を示すブロック図である。
図７を参照して、実施の形態２に従う構成においても、メモリアレイ１０に配置される複数のメモリセルは、行方向に沿って複数のメモリブロックに分割される。図７には、これらのメモリブロックＭＢのうちの第１番目および第２番目のメモリブロックＭＢ１およびＭＢ２および、これらのメモリブロックに対してビット線書込電流を供給する回路系の構成が代表的に示される。

図２の構成と同様に、隣接するメモリブロック間および両端に位置するメモリブロックの外側において、ライトドライバ帯１０１が配置される。また、ディジット線ドライバ２１は、メモリブロックにそれぞれ対応して配置され、対応するメモリブロックＭＢにおいて、行選択結果に基づいて、ライトディジット線ＷＤＬの活性化を制御する。これにより活性化されたライトディジット線ＷＤＬ上を、一定方向のデータ書込電流Ｉｐが流れる。

実施の形態２に従う構成においては、実施の形態１に従う構成と比較して、ライトドライバ帯１０１において、各メモリブロックＭＢの両側において行方向に沿って書込電流制御配線ＷＣＬおよび／ＷＣＬが配置される点が異なる。図７には、これらの書込電流制御配線ＷＣＬおよび／ＷＣＬのうちの、メモリブロックＭＢ１およびＭＢ２にそれぞれ対応する、書込電流制御配線ＷＣＬ１，／ＷＣＬ１およびＷＣＬ２，／ＷＣＬ２が代表的に示されている。

さらに、実施の形態２に従う構成においては、書込電流制御配線ＷＣＬ，／ＷＣＬおよび電源電圧Ｖｃｃの間の接続を制御するための接続制御部１１０と、書込電流制御配線ＷＣＬ，／ＷＣＬおよび接地電圧ＧＮＤの間の接続を制御するための接続制御部１２０とが、各メモリブロックに対応して設けられる。

さらに、接続制御部１１０および接続制御部１２０にそれぞれ対応して、書込電流制御回路１３０および１３５が設けられる。書込電流制御回路１３０および１３５の各々は、データ書込時において、書込対象のメモリブロックを示すための書込ブロックデコード信号ＷＢＤＳおよび書込データＤＩＮに応じて、接続制御部１１０および１２０を制御する。

各ライトドライバ帯１０１に対して、列デコーダ２５における列選択結果が、コラム選択線ＣＳＬによって伝達される。コラム選択線ＣＳＬは、各メモリセル列に対応して設けられ、選択列においてＨレベルに活性化される。各コラム選択線ＣＳＬは、複数のメモリブロック間で共有される。したがって、大容量化に適した構成とするために、メモリアレイ１０を複数のメモリブロックに分割する場合にも、信号配線数を増加させることなく、列選択結果を各メモリブロックへ伝達できる。

図８は、図７に示されたライトドライバ帯および接続制御部の構成を詳細に示す回路図である。

図８を参照して、各メモリブロックＭＢにおいて、各メモリセル列ＭＣＲに対応してビット線ＢＬが配置される。各書込電流制御配線ＷＣＬおよび／ＷＣＬは、対応するメモリブロックＭＢ内の複数のメモリセル列ＭＣＲによって共有されている。

なお、各メモリブロックＭＢにおいて、ライトドライバ帯および接続制御部の構成は同様であるので、以下においては、メモリブロックＭＢ２に対応する構成を代表的に説明する。メモリブロックＭＢ２において、各ビット線ＢＬは、ライトドライバを構成するトランジスタスイッチ１０２および１０３をそれぞれ介して、書込電流制御配線ＷＣＬ２および／ＷＣＬ２と電気的に結合される。トランジスタスイッチ１０２および１０３のゲートには、対応するコラム選択線ＣＳＬが接続される。

列デコーダ２５は、コラムアドレスＣＡから得られた列プリデコード信号に応答して、選択列のコラム選択線ＣＳＬをＨレベルに活性化する。

接続制御部１１０には、電源電圧Ｖｃｃと書込電流制御配線ＷＣＬ２の一端側との間に電気的に結合されるトランジスタスイッチ１１１および、電源電圧Ｖｃｃと書込電流制御配線／ＷＣＬ２の一端側との間に電気的に結合されるトランジスタスイッチ１１２が配置される。さらに、接続制御部１２０において、接地電圧ＧＮＤと書込電流制御配線ＷＣＬ２の他端側との間に電気的に結合されるトランジスタスイッチ１２１および、電源電圧Ｖｃｃと書込電流制御配線／ＷＣＬ２の他端側との間に電気的に結合されるトランジスタスイッチ１２２が配置される。

図９は、実施の形態２に従うビット線書込電流の供給を説明する第１の回路図である。図９には、一例として、メモリブロックＭＢ２内の黒塗りで示されたメモリセルが選択メモリセルとしてデータ書込対象に選択された場合が示される。

選択メモリセルを含むメモリセル列に対応するライトドライバを構成する、トランジスタスイッチ１０２および１０３は、対応するコラム選択線の活性化に応答してオンする。これにより、選択メモリセルに対応する選択ビット線は、書込電流制御配線ＷＣＬ２および／ＷＣＬ２の間に接続される。

さらに、選択ビット線に流されるビット線書込電流の方向、すなわち選択メモリセルへの書込データレベルに応じて、書込電流制御配線ＷＣＬ２および／ＷＣＬ２の電圧が設定される。たとえば、選択メモリセルに“０”データを書込む場合には、選択ビット線にビット線書込電流−Ｉｗを流すために、書込電流制御配線／ＷＣＬ２は、Ｈレベル（電源電圧Ｖｃｃ）に設定され、書込電流制御配線ＷＣＬ２はＬレベル（接地電圧ＧＮＤ）に設定される。

したがって、接続制御部１１０において、トランジスタスイッチ１１２のゲートにＨレベル信号が入力され、トランジスタスイッチ１１１のゲートにＬレベル信号が入力される。接続制御部１２０においては、トランジスタスイッチ１２１のゲートにＨレベル信号が入力され、トランジスタスイッチ１２２のゲートにＬレベル信号が入力される。これにより、電源電圧Ｖｃｃ〜トランジスタスイッチ１１２〜書込電流制御配線／ＷＣＬ２〜トランジスタスイッチ１０３〜選択ビット線〜トランジスタスイッチ１０２〜書込電流制御配線ＷＣＬ２〜トランジスタスイッチ１２１〜接地電圧ＧＮＤの経路に、選択メモリセルに“０”データを書込むためのビット線電流−Ｉｗを流すことができる。

これに対して、非選択ブロック、たとえばメモリブロックＭＢ１においては、接続制御部１１０のトランジスタスイッチ１１１および１１２をオフさせるために、各々のゲートにＬレベル信号が入力され、接続制御部１２０のトランジスタスイッチ１２１および１２２をオンさせるために、各々のゲートにＨレベル信号が入力される。これにより、非選択ブロックにおいては、書込電流制御配線ＷＣＬおよび／ＷＣＬの各々は、接地電圧ＧＮＤに固定される。

これにより、非選択のメモリブロックにおいて、ビット線に不慮のデータ書込電流が流れることを防止できる。したがって、データ誤書込の発生を防止して、ＭＲＡＭデバイスの動作を安定化できる。

図１０は、実施の形態２に従うビット線書込電流の供給を説明する第２の回路図である。図１０には、図９と同様の選択メモリセルに対して、“１”データを書込む場合の動作が示される。

この場合にも、選択メモリセルに対応するトランジスタスイッチ１０２および１０３のオンによって、選択ビット線は、書込電流制御配線ＷＣＬ２および／ＷＣＬ２の間に接続される。

さらに、選択ビット線に対してビット線書込電流＋Ｉｗを流すために、書込電流制御配線ＷＣＬ２は、Ｈレベル（電源電圧Ｖｃｃ）に設定され、書込電流制御配線／ＷＣＬ２はＬレベル（接地電圧ＧＮＤ）に設定される。

したがって、接続制御部１１０において、トランジスタスイッチ１１１のゲートにＨレベル信号が入力され、トランジスタスイッチ１１２のゲートにＬレベル信号が入力される。接続制御部１２０においては、トランジスタスイッチ１２２のゲートにＨレベル信号が入力され、トランジスタスイッチ１２１のゲートにＬレベル信号が入力される。これにより、電源電圧Ｖｃｃ〜トランジスタスイッチ１１１〜書込電流制御配線ＷＣＬ２〜トランジスタスイッチ１０２〜選択ビット線〜トランジスタスイッチ１０３〜書込電流制御配線／ＷＣＬ２〜トランジスタスイッチ１２２〜接地電圧ＧＮＤの経路に、選択メモリセルに“１”データを書込むためのビット線電流＋Ｉｗを流すことができる。

非選択ブロックでは、図９に示したのと同様に、対応する書込電流制御配線ＷＣＬおよび／ＷＣＬの各々は、接地電圧ＧＮＤに固定される。

次に、図９および図１０に示したような選択ブロックおよび非選択ブロックにおける書込電流制御配線の電圧制御を実行するための書込電流制御回路１３０および１３５の具体的な構成について説明する。

図１１は、実施の形態２に従う書込電流制御回路の構成を示す回路図である。
図１１を参照して、書込電流制御回路１３０は、各メモリブロックＭＢごとに設けられた、インバータ１３１および論理回路１３２，１３３を有する。インバータ１３１は、選択メモリブロックに対する書込データＤＩＮのレベルを反転して出力する。論理回路１３２は、対応するメモリブロックが選択されたかどうかを示す書込ブロックデコード信号ＷＢＤＳ、データ書込動作時に活性化（Ｈレベル）される制御信号ＷＥ、およびインバータ１３１の出力を受けて、これらのＡＮＤ論理演算結果をトランジスタスイッチ１１１のゲートへ出力する。論理回路１３３は、書込ブロックデコード信号ＷＢＤＳ、制御信号ＷＥ、および書込データＤＩＮの間のＡＮＤ論理演算結果をトランジスタスイッチ１１２のゲートへ出力する。

したがって、論理回路１３２および１３３の出力は、データ書込動作時以外での各メモリブロック、およびデータ書込動作時での非選択ブロックにおいては、いずれもＬレベルに設定される。これに対して、データ書込時での選択ブロックにおいては、論理回路１３２および１３３の出力は、書込データＤＩＮのレベルに応じて、ＨレベルおよびＬレベルの一方ずつへ相補的に設定される。

書込電流制御回路１３５は、各メモリブロックＭＢごとに設けられた、インバータ１３７および論理回路１３６，１３８を有する。インバータ１３７は、インバータ１３１と同様に、書込データＤＩＮのレベルを反転して出力する。論理回路１３８は、書込ブロックデコード信号ＷＢＤＳ、制御信号ＷＥ、およびインバータ１３６の出力を受けて、すなわち論理回路１３２と同様の入力を受けて、これらのＮＡＮＤ論理演算結果をトランジスタスイッチ１２２のゲートへ出力する。論理回路１３６は、論理回路１３３と同様の入力を受けて、これらのＮＡＮＤ論理演算結果をトランジスタスイッチ１２１のゲートへ出力する。

したがって、論理回路１３６および１３８の出力は、論理回路１３２および１３３と同様に、出力データ書込動作時以外での各メモリブロック、およびデータ書込動作時での非選択ブロックにおいては、いずれもＬレベルに設定される。

一方、データ書込時での選択ブロックにおいては、論理回路１３６および１３８の出力は、書込データＤＩＮのレベルに応じて、ＨレベルおよびＬレベルの一方ずつへ相補的に設定される。特に、論理回路１３２および１３６の出力は相補的にそれぞれ設定され、論理回路１３３および１３８の出力も相補的にそれぞれ設定される。

このような構成とすることにより、接続制御部１１０および１２０は、出力データ書込動作時以外での各メモリブロック、およびデータ書込動作時での非選択ブロックにおいては、各書込電流制御配線ＷＣＬおよび／ＷＣＬの各々を接地電圧ＧＮＤと接続し、データ書込動作時での非選択ブロックにおいては、対応する書込電流制御配線ＷＣＬおよび／ＷＣＬの一方および他方を、書込データＤＩＮに応じて、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方ずつとそれぞれ接続することができる。この結果、各メモリブロックにおいて、図９および図１０で示したようにビット線書込電流を供給することができる。

このように、実施の形態２に従う構成によれば、複数のメモリセル列間で共有される書込電流制御配線ＷＣＬ，／ＷＣＬを介してビット線書込電流の供給を行なうので、各ビット線ＢＬごとに配置されるライトドライバを２個のトランジスタスイッチ１０２および１０３のみで簡略に構成することができる。

すなわち、同一のメモリブロックに対応するライトドライバ間において、書込電流制御配線ＷＣＬおよび／ＷＣＬが共有される構成とするので、各ライトドライバの構成を簡略化することができる。

すなわち、図１２に示されるように、各ビット線の両端にそれぞれ配置されたＣＭＯＳ（Complementary Mental-Oxide Semiconductor device）インバータによって構成されたライトドライバＷＤａおよびＷＤｂを用いて、選択ビット線の両端と電源電圧Ｖｃｃおよび接地電圧ＧＮＤとの間の接続を、書込データＤＩＮに応じて制御する構成と比較して、トランジスタスイッチの個数を半減できる。この結果、ＭＲＡＭデバイスの小面積化を図ることができる。

［実施の形態３］
実施の形態３においては、実施の形態２に従うライトドライバの構成を前提として、複数ビットのデータを並列に書込むための構成について説明する。

図１３は、実施の形態３に従うメモリアレイの構成を示すブロック図である。
図１３を参照して、実施の形態３に従う構成においては、各メモリブロックＭＢは、行方向に沿って、Ｋ個のサブブロックＳＢにさらに分割される。図１３には、一例としてＫ＝３の場合が示されており、メモリブロックＭＢ１はサブブロックＳＢ１１〜ＳＢ１３に分割され、メモリブロックＭＢ２はサブブロックＳＢ２１〜ＳＢ２３に分割される。

実施の形態３に従う構成においては、選択メモリブロックを構成するＫ個のサブブロックのそれぞれに対して、Ｋビットのデータが並列に書込まれる。実施の形態１および２に従う構成と同様に、ディジット線ドライバ２１は、各メモリブロックごとに配置される。また、ライトディジット線ＷＤＬは、各メモリセル行において、同一のメモリブロックに属する複数（Ｋ個）のサブブロックに対して共通に配置される。

詳細は図示しないが、各サブブロックの両端に設けられるライトドライバ帯１０１には、実施の形態２と同様のライトドライバが配置される。各メモリブロックにおいて、書込電流配線配線ＷＣＬ，／ＷＣＬは、Ｋ個のサブブロックＳＢにそれぞれ対応して分割される。

たとえば、メモリブロックＭＢ１に対応する書込電流制御配線ＷＣＬ１および／ＷＣＬ１は、サブブロックＳＢ１１〜ＳＢ１３にそれぞれ対応して、書込電流制御配線ＷＣＬ１１〜ＷＣＬ１３および／ＷＣＬ１１〜／ＷＣＬ１３へそれぞれ分割される。同様に、メモリブロックＭＢ２に対応する書込電流制御配線ＷＣＬ２および／ＷＣＬ２は、サブブロックＳＢ２１〜ＳＢ２３にそれぞれ対応して、書込電流制御配線ＷＣＬ２１〜ＷＣＬ２３および／ＷＣＬ２１〜／ＷＣＬ２３へそれぞれ分割される。

このように、各サブブロックＳＢの両端には、独立した書込電流制御配線ＷＣＬおよび／ＷＣＬが配置されており、各メモリブロックにおけるビット線書込電流±Ｉｗの供給は、実施の形態２と同様に実行される。

選択メモリブロックにおいて、行選択結果に応じて１つのメモリセル行が選択される。また、選択メモリブロックに属する複数（Ｋ個）のサブブロックＳＢの各々において、列選択結果に応じて１つずつのメモリセル列が選択され、選択ビット線に対して、書込データＤＩＮのそれぞれのビットに応じたビット線書込電流±Ｉｗが流される。

実施の形態３に従う構成においては、各メモリブロックにおいて、隣接するサブブロック間ごとに電流方向調整回路１５０が設けられる。電流方向調整回路１５０は、隣接するサブブロック間において、それぞれのサブブロックに対応する書込電流制御配線ＷＣＬ，／ＷＣＬの間の接続を制御する。たとえば、サブブロックＳＢ１１およびＳＢ１２の間に配置される電流方向調整回路１５０は、書込電流制御配線ＷＣＬ１１，／ＷＣＬ１１およびＷＣＬ１２，／ＷＣＬ１２の間の接続を制御する。電流方向調整回路１５０の各々の動作は、実施の形態３に従う書込電流制御回路１６０によって制御される。

図１４は、実施の形態３に従う書込電流制御回路１６０の構成を説明するための回路図である。図１４においては、書込電流制御回路１６０のうちのメモリブロックＭＢ１に対応する構成が示される。

図１４を参照して、接続制御部１１０を用いて、第１番目のビットの書込データＤＩＮ（１）の書込対象となる第１番目のサブブロックＳＢ１１に対応する書込電流制御配線ＷＣＬ１１および／ＷＣＬ１１と、電源電圧Ｖｃｃとの間にトランジスタスイッチ１１１および１１２がそれぞれ設けられる。

同様に、接続制御部１２０を用いて、第３番目（第Ｋ番目）のビット、すなわち最終ビットの書込データＤＩＮ（３）の書込対象となる第３番目のサブブロックＳＢ１３に対応する書込電流制御配線ＷＣＬ１３および／ＷＣＬ１３と、接地電圧ＧＮＤとの間にトランジスタスイッチ１２１および１２２がそれぞれ設けられる。

サブブロックＳＢ１１およびＳＢ１２の間、ならびにサブブロックＳＢ１２およびＳＢ１３の間には、同様の構成を有する電流方向調整回路１５０がそれぞれ配置されるので、以下においては、サブブロックＳＢ１１およびＳＢ１２の間に配置された電流方向調整回路１５０の構成について説明する。

電流方向調整回路１５０は、対応する２本の書込電流制御配線ＷＣＬ１１およびＷＣＬ１２の間に直列に接続されるトランジスタスイッチ１５４および１５５と、対応する２本の書込電流制御配線／ＷＣＬ１１および／ＷＣＬ１２の間に直列に接続されるトランジスタスイッチ１５１および１５２とを有する。さらに、電流方向調整回路１５０は、トランジスタスイッチ１５１および１５２の接続ノードと、トランジスタスイッチ１５４および１５５の接続ノードとの間に直列に接続されるトランジスタスイッチ１５３および１５６を有する。

書込電流制御回路１６０は、接続制御部１１０に配置された、トランジスタスイッチ１１１および１１２のそれぞれゲートへ、第１番目のサブブロックＳＢ１１への書込データＤＩＮ（１）および、反転された／ＤＩＮ（１）をそれぞれ入力する。また、書込電流制御回路１６０は、接続制御部１２０に配置された、トランジスタスイッチ１２１および１２２のそれぞれゲートへ、インバータ１７７によって反転された第３番目（最終の）サブブロックＳＢ１３への書込データ／ＤＩＮ（３）および書込データＤＩＮ（３）をそれぞれ入力する。

隣接するサブブロックＳＢ１１およびＳＢ１２の間に配置された電流方向調整回路１５０において、トランジスタスイッチ１５１のゲートには、書込データＤＩＮ（１）が入力され、トランジスタスイッチ１５５のゲートには、書込データＤＩＮ（２）が入力される。トランジスタスイッチ１５２のゲートには、反転された書込データ／ＤＩＮ（２）が入力される。トランジスタスイッチ１５４のゲートには、インバータ１７２によって反転された書込データ／ＤＩＮ（１）が入力される。

書込電流制御回路１６０は、さらに、電流方向調整回路１５０ごとに、すなわち隣接するサブブロック間ごとに配置される論理回路１６５および１７５を有する。論理回路１６５は、隣接するサブブロックにそれぞれ対応する書込データ間の一致比較結果を、トランジスタスイッチ１５３および１５６の各々のゲートへ出力する。

たとえば、サブブロックＳＢ１１およびＳＢ１２の間に設けられた論理回路１６５は、反転された書込データ／ＤＩＮ（１）および／ＤＩＮ（２）の間の一致比較（排他的ＮＯＲ）結果を出力し、論理回路１７５は、書込データＤＩＮ（１）およびＤＩＮ（２）の間の一致比較（排他的ＮＯＲ）結果を出力する。なお、トランジスタスイッチ１５３および１５６の各々のゲートへは、論理回路１６５および１７５のいずれの出力を与えてもよい。また、論理回路１６５および１７５のいずれか一方の配置を省略することもできる。

このような構成とすることにより、隣接するサブブロック間で書込データが同じである場合には、トランジスタスイッチ１５３および１５６がオンされる。さらに、書込データレベルに応じて、トランジスタスイッチ１５２および１５４、または、１５１および１５５がオンされる。これにより、サブブロック間において、電流方向調整回路１５０によってビット線書込電流が折返される。

これに対して、隣接するサブブロック間で書込データが異なる場合には、次のサブブロック内の選択ビット線によって、ビット線書込電流電流を直接折返すことができるので、トランジスタスイッチ１５３および１５６はオフされる。さらに、書込データレベルに応じて、トランジスタスイッチ１５４および１５５、または、１５１および１５２がオンされる。

たとえば、書込データＤＩＮ（１）およびＤＩＮ（２）のレベルが同一である場合には、サブブロックＳＢ１１およびＳＢ１２の間に配置された電流方向調整回路１５０において、書込データレベルに応じて、書込電流制御配線ＷＣＬ１１および／ＷＣＬ１２の間、もしくは書込電流制御配線／ＷＣＬ１１およびＷＣＬ１２の間が電気的に結合される。これに対して、書込データＤＩＮ（１）およびＤＩＮ（２）のレベルが異なる場合には、書込データレベルに応じて、書込電流制御配線ＷＣＬ１１およびＷＣＬ１２の間、もしくは／ＷＣＬ１１および／ＷＣＬ１２の間が電気的に結合される。

書込電流制御回路１６０は、さらに、各サブブロックＳＢに対応して、書込電流制御配線ＷＣＬと接地電圧ＧＮＤとの間に接続されるトランジスタスイッチ１６１と、書込電流制御配線／ＷＣＬおよび接地電圧ＧＮＤの間に接続されるトランジスタスイッチ１７１とを有する。トランジスタスイッチ１６１および１７１の各々のゲートには、データ書込動作時以外にＨレベルに設定される制御信号／ＷＥが入力される。これにより、データ書込動作時以外においては、各サブブロックＳＢに対応する書込電流制御配線ＷＣＬおよび／ＷＣＬは、接地電圧ＧＮＤに固定される。

図１５は、実施の形態３に従う構成におけるビット線書込電流の供給例を説明する回路図である。

図１５においては、一例として、メモリブロックＭＢ１が選択されて、書込データＤＩＮ（１）＝ＤＩＮ（２）＝Ｌレベル（“０”）、／ＤＩＮ（３）＝Ｈレベル（“１”）が書込まれる場合の動作が示される。したがって、サブブロックＳＢ１１およびＳＢ１２の各々において、選択ビット線上にはビット線書込電流−Ｉｗが流す必要がある。これに対して、サブブロックＳＢ１３の選択ビット線上には、ビット線書込電流＋Ｉｗを流す必要がある。

まず、書込データＤＩＮ（１）＝Ｌレベルであるので、トランジスタスイッチ１１２がオンする一方で、トランジスタスイッチ１１１がオフされる。また、書込データＤＩＮ（３）＝Ｈレベルであるので、トランジスタスイッチ１２１がオフされて、トランジスタスイッチ１２２がオンされる。

隣接するサブブロックＳＢ１１およびＳＢ１２間において、書込データＤＩＮ（１）およびＤＩＮ（２）のレベルが同じであるため、電流方向調整回路１５０において、トランジスタスイッチ１５３および１５６がオンする。さらに、書込データＤＩＮ（１）＝ＤＩＮ（２）＝Ｌレベルであるので、トランジスタスイッチ１５２および１５４はオンされて、トランジスタスイッチ１５１および１５５はオフされる。

次に、隣接するサブブロックＳＢ１２およびＳＢ１３間においては、書込データＤＩＮ（２）およびＤＩＮ（３）のレベルが異なるため、電流方向調整回路１５０において、トランジスタスイッチ１５３および１５６はオフされる。さらに、書込データＤＩＮ（２）＝Ｌレベル、かつ、ＤＩＮ（３）＝Ｈレベルであるので、トランジスタスイッチ１５４および１５５はオンされて、トランジスタスイッチ１５１および１５２はオフされる。

これにより、電源電圧Ｖｃｃ〜書込電流制御配線／ＷＣＬ１１〜サブブロックＳＢ１１の選択ビット線〜書込電流制御配線ＷＣＬ１１〜書込電流制御配線／ＷＣＬ１２〜サブブロックＳＢ１２の選択ビット線〜書込電流制御配線ＷＣＬ１２〜書込電流制御配線ＷＣＬ１３〜サブブロックＳＢ１３の選択ビット線〜書込電流制御配線／ＷＣＬ１３〜接地電圧ＧＮＤの経路に、書込データＤＩＮ（１）〜ＤＩＮ（３）に応じたビット線書込電流±Ｉｗを流すことができる。

このように、電流方向調整回路１５０によって、必要に応じて、ビット線書込電流を折返した後に次のサブブロックへ伝達できる構成とした上で、選択メモリブロックに属する複数のサブブロックのそれぞれにおける選択ビット線を、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの間に直列に接続できる。したがって、１本の電流経路を共有して、複数の選択ビット線のそれぞれに対して、並列に書込まれる書込データＤＩＮのそれぞれのビットに応じた方向のビット線書込電流を流すことができる。

このような構成とすることにより、実施の形態３に従う構成においては、実施の形態２に従う簡易なライトドライバが配置された構成において、消費電流を増大させることなく、複数ビットのデータを並列に書込むことができる。これにより、ＭＲＡＭデバイスの小面積化および低消費電力化を図ることができる。

なお、実施の形態３においては、３ビットの書込データが並列に書込まれる構成について説明したが、本願発明の適用はこのような構成に限定されるものではない。すなわち、各メモリブロックＭＢにおけるサブブロックＳＢの分割数を、書込データＤＩＮのビット数に対応して決定し、隣接するサブブロック間に同様の電流方向調整回路１５０を設けることによって、任意のビット数の書込データを並列に書込むことができる。

また、実施の形態２および３に従う構成においては、ビット線書込電流±Ｉｗを流すための選択ビット線の駆動電圧を電源電圧Ｖｃｃおよび接地電圧ＧＮＤとする構成例を示したが、これらの駆動電圧として、他の電圧レベルを適用することも可能である。

また、ライトトライバ等を構成する各トランジスタスイッチに関しても、それぞれのゲートへ入力される信号の極性を考慮した上で、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのいずれを適用してもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。 図１に示したメモリアレイの構成を示すブロック図である。 実施の形態１に従うビット線書込電流の供給を説明する概念図である。 実施の形態１に従うライトドライバの構成を示す回路図である。 ライトドライバを制御するビット線電流制御回路の構成を示す回路図である。 各選択ビット線に同じ方向のビット線書込電流を流す場合におけるライトドライバの制御が示される。 実施の形態２に従うメモリアレイの構成を示すブロック図である。 図７に示されたライトドライバ帯および接続制御部の構成を詳細に示す回路図である。 実施の形態２に従うビット線書込電流の供給を説明する第１の回路図である。 実施の形態２に従うビット線書込電流の供給を説明する第２の回路図である。 実施の形態２に従う書込電流制御回路の構成を示す回路図である。 ＣＭＯＳインバータで構成されたライトドライバの構成を示す回路図である。 実施の形態３に従うメモリアレイの構成を示すブロック図である。 実施の形態３に従う書込電流制御回路１６０の構成を説明するための回路図である。 実施の形態３に従う構成におけるビット線書込電流の供給例を説明する回路図である。 ＭＴＪメモリセルの構成を示す概略図である。 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。 データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。 ＭＴＪメモリセルからのデータ読出を説明する概念図である。 半導体基板上に作製されたＭＴＪメモリセルの構造図である。

符号の説明

１ ＭＲＡＭデバイス、１０ メモリアレイ、１１，１０１ ライトドライバ帯、１１ａ，１１ｂ ライトドライバ、２０ 行デコーダ、２１ ディジット線ドライバ、３１，３２ ビット線電流制御回路、１１０，１２０ 接続制御部、１３０，１３５，１６０ 書込電流制御回路、１５０ 電流方向調整回路、ＷＣＬ，／ＷＣＬ 書込電流制御配線、ＢＬ ビット線、ＣＳＬ コラム選択線、ＤＩＮ，ＤＩＮ（１）〜ＤＩＮ（３） 書込データ、ＧＮＤ 接地電圧、Ｉｐ データ書込電流、＋Ｉｗ，−Ｉｗ ビット線書込電流、Ｍ１，Ｍ２ 金属配線層、ＭＢ メモリブロック、ＭＣ ＭＴＪメモリセル、ＭＣＲ メモリセル列、ＲＬ 電流帰還配線、ＳＢ サブブロック、ＳＲＬ ソース線、Ｖｃｃ 電源電圧、ＷＤＬ ライトディジット線。

Claims (9)

1. 各々が、半導体集積回路に形成された薄膜磁性体を含んで構成され、磁気的に書込まれた記憶データに応じて変化する電気抵抗を有する複数のメモリセルが行列状に配置されたメモリアレイと、
   複数のメモリセル行にそれぞれ対応して設けられ、データ書込時に、選択行において一定方向の所定書込電流を流すための複数のライトディジット線と、
   複数のメモリセル列にそれぞれ対応して設けられる複数のビット線と、
   前記複数のビット線の一端側および他端側のそれぞれに対応して配置され、前記複数のビット線によって共有される第１および第２の書込電流制御配線と、
   前記データ書込時に、前記第１および第２の書込電流制御配線の一方を第１の電圧と接続するための第１の接続制御部と、
   前記データ書込時に、前記第１および第２の書込電流制御配線の他方を第２の電圧と接続するための第２の接続制御部と、
   前記複数のメモリセル列にそれぞれ対応して設けられ、選択列において活性化される複数の列選択線と、
   各前記ビット線に対応して設けられ、対応するビット線に書込データのレベルに応じた方向のデータ書込電流を流すために、対応する列選択線の活性化に応答して動作するライトドライバとを備える、半導体装置。
2. 前記ライトドライバは、
   前記対応するビット線の一端側および前記第１の書込電流制御配線の間に設けられ、前記対応する列選択線の活性化に応答してオンする第１のビット線駆動スイッチと、
   前記対応するビット線の他端側および前記第２の書込電流制御配線の間に設けられ、前記対応する列選択線の活性化に応答してオンする第２のビット線駆動スイッチとを含む、請求項１に記載の半導体装置。
3. 前記第１および第２の接続制御部は、前記書込データのレベルに応じて、前記第１および第２の書込電流制御配線と前記第１および第２の電圧との間の接続を制御する、請求項１に記載の半導体装置。
4. 前記メモリアレイは、前記メモリセル行の方向に沿って複数のメモリブロックに分割され、
   各前記メモリセル列において、前記ビット線は前記複数のメモリブロックにそれぞれ対応して分割され、
   前記ライトドライバは、各メモリブロックにおいて、各前記メモリセル列に対応して設けられ、
   前記第１および第２の書込電流制御配線と、前記第１および第２の接続制御部とは、各前記メモリブロックに対応して配置され、
   各前記列選択線は、前記複数のメモリブロックによって共有される、請求項１に記載の半導体装置。
5. データ書込時に非選択のメモリブロックにおいて、前記第１および第２の接続制御部は、対応する第１および第２の書込電流制御配線の各々を、前記第１および第２の電圧のうちの低い方と接続する、請求項４に記載の半導体装置。
6. 前記半導体装置は、Ｋビット（Ｋ：２以上の整数）の書込データを並列に書込み、
   前記メモリアレイは、前記メモリセル列の方向に沿って、前記書込データのそれぞれのビットに対応する第１番目から第Ｋ番目（Ｋ：２以上の整数）のＫ個のサブブロックに分割され、
   前記第１および第２の書込電流制御配線は、前記Ｋ個のサブロックにそれぞれ対応して分割され、
   前記第１の接続制御部は、前記第１番目のサブブロックに対応する第１および第２の書込電流制御配線の一方と前記第１の電圧との間を接続し、
   前記第２の接続制御部は、前記第Ｋ番目のサブブロックに対応する第１および第２の書込電流制御配線の一方と前記第２の電圧との間を接続し、
   前記半導体装置は、
   隣接する２つのサブブロック間ごとに配置され、前記２つのサブブロックにそれぞれ対応する２本ずつの前記第１および第２の書込電流制御配線の間の接続を制御するための電流方向調整回路をさらに備え、
   第ｉ番目（ｉ：１以上、（Ｋ−１）以下の整数）および第（ｉ＋１）番目のサブブロック間に配置された前記電流方向調整回路は、前記書込データの第ｉ番目および第（ｉ＋１）番目のビットの比較結果に応じて、前記第ｉ番目のサブブロックを流されたデータ書込電流の第（ｉ＋１）番目のサブブロックへの伝達方向を制御する、請求項１に記載の半導体装置。
7. 前記第ｉ番目および第（ｉ＋１）番目のサブブロック間に配置された前記電流方向調整回路は、前記書込データの第ｉ番目および第（ｉ＋１）番目のビットが同じレベルであるときに、前記第ｉ番目および第（ｉ＋１）番目のビットに応じて、前記第ｉ番目のサブブロックに対応する第１の書込電流線と前記第（ｉ＋１）番目のサブブロックに対応する第２の書込電流線との間、および前記第ｉ番目のサブブロックに対応する第２の書込電流線と前記第（ｉ＋１）番目のサブブロックに対応する第１書込電流線との間のいずれか一方を接続する、請求項６に記載の半導体装置。
8. 前記第ｉ番目および第（ｉ＋１）番目のサブブロック間に配置された前記電流方向調整回路は、前記書込データの第ｉ番目および第（ｉ＋１）番目のビットが異なるレベルであるときに、前記第ｉ番目および第（ｉ＋１）番目のビットに応じて、前記第ｉ番目のサブブロックに対応する第１の書込電流線と前記第（ｉ＋１）番目のサブブロックに対応する第１の書込電流線との間、および前記第ｉ番目のサブブロックに対応する第２の書込電流線と前記第（ｉ＋１）番目のサブブロックに対応する第２書込電流線との間のいずれか一方を接続する、請求項６に記載の半導体装置。
9. 前記第ｉ番目および第（ｉ＋１）番目のサブブロック間に配置された前記電流方向調整回路は、前記書込データの第ｉ番目および第（ｉ＋１）番目のビットが同じレベルであるときに、前記第ｉ番目のサブブロックを流されたデータ書込電流を折返して、前記（ｉ＋１）番目のサブブロックに対して伝達する、請求項６に記載の半導体装置。

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