CN107851452B - 比特单元状态保留 - Google Patents

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Abstract

根据本公开的各种实施例，描述了在例如自旋转移力矩（STT）随机访问存储器（RAM）STTRAM的MRAM存储器中的杂散磁场减弱。在一个实施例中，通过生成磁场以补偿可造成存储器的比特单元更改状态的杂散磁场，可促进在STTRAM中比特单元比特值存储状态的保留。在另一实施例中，通过选择性挂起对存储器的行的访问以暂时终止可造成存储器的比特单元更改状态的杂散磁场，可促进在STTRAM中比特单元比特值存储状态的保留。本文中描述了其它方面。

Description

比特单元状态保留
技术领域
本发明的某些实施例一般涉及非易失性存储器。
背景技术
存储器器件经常包括以行和列的矩阵来排列的比特单元。每个比特单元存储一比特，其值依据比特单元的状态。因此，比特单元通常具有至少两个比特值存储状态，其中在一个比特值存储状态中比特单元状态表示逻辑0比特，以及在另一比特值存储状态中比特单元状态表示逻辑1比特。
存储器的一个或多个比特单元可由于各种因素而未能适当地保留其比特值存储状态。在动态随机访问存储器（DRAM）中，一个此类因素是经常被称为“行锤击（Row-hammer）”（RH）的失效机制，其中比特单元可由于重复访问比特单元的相邻行而不利地更改状态。例如，对一行（经常被称为“攻击者行”）的重复访问可造成在经常被称为“未被访问”或“受害者”行的相邻行中的比特单元由于对攻击者行的重复的访问而更改比特值存储状态。如果恶意用户有意翻转受害者行中的比特以获得对存储器的受限区域的未经授权访问，则此行锤击失效机制可在由于未检测到的数据损坏的可靠性下降方面及安全性漏洞方面均是问题。
自旋转移力矩随机访问存储器（STTRAM）是一种类型的磁阻随机访问存储器（MRAM），其是非易失性的，并且一般被用于存储器电路，例如高速缓存、存储器、次要存储装置及其它存储器应用。如与其它类型的存储器的比特单元相比，STTRAM存储器的比特单元可更小，并且具有更大的持久性。因此，STTRAM可特别适合用于例如用于处理器的存储器的管芯上存储器以及又例如DRAM和诸如闪存存储器的非易失性存储器的管芯外存储器及其它应用。例如，STTRAM可被用于替换例如静态随机访问存储器（SRAM）和嵌入式或增强动态随机访问存储器（eDRAM）的管芯上存储器。STTRAM存储器也经常可在降低的功率级别来操作，并且如与其它存储器类型相比可更便宜。
附图说明
在附图的图中，本公开的实施例以示例方式而不是限制方式被图示，其中相似的标号指的是类似的元件。
图1显示高级框图，图出根据本公开的实施例，采用比特单元比特值存储状态保留的系统的所选择的方面。
图2显示根据本公开的实施例，为比特单元比特值存储状态保留采用杂散磁场减弱的STTRAM存储器的基本架构。
图3a-3d是图2的STTRAM存储器的比特单元的一个示例的示意图。
图4a-4b显示图3a-3d的比特单元的磁性隧道结（MTJ）器件的铁磁层的各种极化的示例。
图5是显示用于图2的STTRAM存储器的比特单元的读、写和保留电压的一个示例的表图。
图6是图2的STTRAM存储器的比特单元的相邻行的顶部示意表示。
图7是显示根据本公开的实施例，为用于比特单元比特值存储状态保留的杂散磁场减弱的消除磁场的生成的一个示例的示意图。
图8是显示根据本公开的实施例，生成字线补偿控制信号以造成消除磁场的生成来补偿杂散磁场以保持比特单元的相邻行的比特值存储比特值存储状态的一个示例的图表。
图9a是能够对比特单元的行进行行锤击的振荡杂散磁场的生成的一个示例的图表。
图9b是显示根据本公开的实施例，为用于比特单元比特值存储状态保留的杂散磁场减弱的消除磁场的生成的一个示例的图表。
图10是显示根据本公开的实施例，在缺乏用于比特单元比特值存储状态保留的杂散磁场减弱的情况下，由于行锤击的比特单元的比特值存储状态翻转的一个示例的图表。
图11是流程图，显示了根据本公开的实施例，用于比特单元比特值存储状态保留的杂散磁场减弱的操作的一个示例。
图12是流程图，显示了根据本公开的实施例，用于比特单元比特值存储状态保留的杂散磁场减弱的操作的另一示例。
图13是图2的STTRAM存储器的存储器控制电路的更详细示意图。
图14是流程图，显示了根据本公开的实施例，用于比特单元比特值存储状态保留的杂散磁场减弱的操作仍有的另一示例。
图15是图13的STTRAM存储器的可编程字线驱动器逻辑的一个实施例的更详细示意图。
图16是显示图15的可编程字线驱动器逻辑的操作的一个示例的图表。
图17是显示根据本公开的实施例，通过挂起对比特单元的行的访问，来终止振荡杂散磁场的生成的图15的可编程字线驱动器逻辑的操作的一个示例的图表。
图18是显示根据本公开的实施例，通过挂起对比特单元的行的访问，保留比特单元的比特值存储状态的一个示例的图表。
图19是流程图，显示了根据本公开的实施例，为用于比特单元比特值存储状态保留的杂散磁场减弱的图14的流程图的操作的更详细示例。
具体实施方式
在下面的描述中，相似的组件已被赋予相同的标号，而不论在不同实施例中是否示出它们。为以清楚、简洁的方式图示本公开的（一个或多个）实施例，图形可不一定符合比例，并且某些特征可以以稍微示意的形式来示出。相对于一个实施例所述和/或所图示的特征可在一个或多个其它实施例中以相同方式或以类似方式来使用和/或与其它实施例的特征组合来使用或替代其它实施例的特征来使用。
根据本公开的各种实施例，描述了在例如STTRAM的MRAM存储器中的杂散磁场减弱。在一个实施例中，通过生成磁场以补偿可造成存储器的比特单元更改状态的杂散磁场，可促进在STTRAM中比特单元比特值存储状态的保留。在另一实施例中，通过选择性挂起对存储器的行的访问以暂时终止可造成存储器的比特单元更改状态的杂散磁场，可促进在STTRAM中比特单元比特值存储状态的保留。
例如，本文中可以认识到，根据本描述，在缺乏比特单元比特值存储状态保留的情况下，STTRAM比特单元的受害者行中比特单元的状态可由于对附近攻击者行的重复访问所生成的杂散磁场而翻转。根据本描述的一个方面，通过生成抵消磁场以至少部分消除杂散磁场，可有效地消去这样的行锤击杂散磁场。以这种方式，受害者行的比特单元的比特值存储状态可受到保护而免受由于行锤击造成对比特单元的附近行的访问的翻转。在本描述的另一方面，通过选择性地挂起对在被访问的比特单元的行的访问，可有效地消去这样的行锤击杂散磁场。作为结果，可在受害者行的比特值存储状态由于造成对比特单元的附近行的访问的翻转前暂时终止杂散磁场的生成。
根据本描述，可以认识到，在例如STTRAM的MRAM存储器中杂散磁场的主要贡献者是在经常被称为字线（WL）控制线的存储器控制线中流动的电流。在一个实施例中，为增强在STTRAM中比特单元比特值存储状态的保留，提供了可编程WL驱动器逻辑以减弱对比特单元的行进行行锤击的杂散磁场。例如，在为在被访问的行（即“被访问”行）的用于读或写操作的特定地址进行选择时，用于与所选择的地址对应的字线（WL）控制线的WL控制信号被转换到高状态，这开启被耦合到WL控制线的开关晶体管。在一个实施例中，在WL控制线上的控制信号可被升高到在本描述中被标示为VON的高状态，造成在本文中被称为ION的电流来流过与在被进行行锤击的行相邻的行的WL控制线。
作为开启WL控制线和与WL控制线的状态的此更改关联的电流的结果，生成了杂散磁场Hstray。根据本描述，可编程WL驱动器逻辑能够将未在被访问的相邻行（即“未被访问”行）的WL控制线的状态更改到下驱动（under-driven）状态，在该状态中未被访问行的WL控制线被下驱动到在此描述中被标示为-VUND的相反极性电压状态。因此，在此实施例中，未被访问行的WL控制线的下驱动状态-VUND具有被访问行的WL控制线的高状态VON的相反极性。作为未被访问行的相邻WL控制线的状态更改到下驱动状态的结果，生成了本文中被称为下驱动电流-IUND的相反极性电流，这又生成完全或部分消除杂散磁场Hstray的抵消磁场Hcancel。相应地，尽管存在对行的行锤击，仍可促进未被访问行的比特单元的比特值存储状态的保留。此外，在未被访问行的WL控制线上的相反极性电压- VUND可促进在未被访问行的比特单元中降低泄漏。
在写或其它访问操作启动时，所生成的杂散磁场Hstray可具有被表示为+Hstray的特定定向。当在被访问的行的写或其它访问操作完成时，WL控制信号更改到时常由零电压来表示的关闭状态。作为从VON状态到零或更低电压状态的过渡的结果，与以前电流ION相反极性的电流-ION流过在被访问的行的WL控制线。作为结果，另一杂散磁场-Hstray被生成，但被定向在与更早的杂散磁场+Hstray的方向相反的方向上。
根据本描述，可编程WL驱动器逻辑能够再次将未在被访问的相邻行（即“未被访问”行）的WL控制线的状态更改成另一状态，即例如关闭状态，在该状态中未被访问行的WL控制线例如被驱动到例入诸如零伏的更高电压状态。作为未被访问行的相邻WL控制线的状态从下驱动状态-VUND更改到例如诸如零伏的更高电压状态的结果，电流+IUND（其在极性方面与下驱动电流-IUND相反）被生成，这又生成完全或部分消除杂散磁场-Hstray的抵消磁场+HCancel。相应地，尽管存在对附近行的重复访问，仍可再次促进未被访问行的比特单元的状态的保留。
如前面所提及的，在本描述的另一方面，通过选择性地挂起对在被访问的比特单元的行的访问，可有效地消去这样的行锤击杂散磁场。作为结果，可在受害者行的状态由于行锤击造成对比特单元的附近行的访问的翻转前暂时终止杂散磁场的生成。
本文中可以认识到，对STTRAM的相邻（未被访问）行进行行锤击可造成STTRAM的相邻（未被访问）行的一个或多个比特单元的自旋力矩磁化向量开始进动而从其原始稳定状态离开。因此，如果对附近行的行锤击在充分的时间期间内继续，则磁化向量可充分进动以翻转未被访问行的比特单元的状态。
在本描述的一个实施例中，可编程字线驱动器逻辑包括配置成检测对存储器的行的重复访问的检测器，其可指示相邻（未被访问）行在被锤击。例如，检测器可包括配置成对对特定行的连续访问进行计数的计数器。检测器可还包括配置成将计数器的计数输出与如由在一些实施例中可由用户来编程的变量N所表示的阈值进行比较的比较器。控制电路系统可配置成作为计数器的计数输出和阈值的比较的函数，挂起对特定行的访问。例如，如果所针对行的访问操作等于阈值N，则对该行的访问可暂时被挂起。在一个实施例中，挂起期间可被限于如由在一些实施例中也可由用户来编程的变量M所表示的访问周期的特定数量。
本文中可以认识到，如果挂起对造成行锤击的行的访问，则相邻比特单元的磁化向量的进动停止，并且磁化向量的进动倒转，使得比特单元的状态可在翻转到新的稳定比特单元比特值存储状态前返回到其原始稳定状态。以这种方式，在挂起间隔内为造成行锤击的行的操作的暂时挂起可被利用于减弱自旋力矩进动，并且降低行锤击造成访问模式的比特翻转可能性。在一些实施例中，可以相信在少到单个访问周期（M=1）内挂起访问可降低或消除由于行锤击的比特单元状态翻转。
在一个实施例中，在检测到的行锤击造成访问超过某些行锤击（RH）准则的情况下，可应用存储器访问的挂起。相反，如果检测到的存储器访问未超过RH准则，则可避开存储器访问挂起。作为结果，对于不涉及行锤击的正常存储器访问，并且对于在其它情况下不超过RH准则的存储器访问，可降低或消除对存储器性能的影响。
在其它实施例中，可在例如诸如M个访问周期的适合的有限时间期间内选择性地生成抵消磁场HCANCEL、-HCANCEL，以在检测到对行的行锤击时消除杂散磁场，而不是在检测到对行的行锤击时挂起访问。在还有的其它实施例中，可由字线驱动器逻辑选择性地采用访问挂起和抵消磁场生成的一个或两个技术，以单独地或组合地减弱由于行锤击的比特单元状态翻转。
可以理解，操作的挂起可在一些受限环境中对性能具有不利影响。然而，行锤击时常与异常或未认可的访问模式关联。相应地，尽管存在对性能级别的任何潜在不利影响，在此类情况下操作的挂起仍可被担保。
在本描述的另一方面，可以认识到，可为更可能受行锤击攻击影响的存储器的所选择区域采用根据本描述的杂散磁场。相反，可排除不可能受行锤击影响的存储器的区域，降低对电路系统复杂性和开销的影响。
在所图示的实施例中，STTRAM的每个比特单元包括磁性隧道结（MTJ）器件。磁性隧道结（MTJ）器件中磁性层的定向能够使用自旋极化电流来修改。在基于STT的MTJ中，依据在隧道结的两侧上磁性极化的方向之间的相对角度差，器件电阻能够是低或高的。
在一个实施例中，展示了比特单元的一个比特值存储状态，其中每个MTJ的铁磁层具有平行磁性定向并且展示低电阻。相反，展示了第二比特值存储状态，其中每个MTJ的铁磁层具有反平行磁性定向并且展示高电阻。例如“1”的逻辑值可由第一（平行定向、低电阻）状态来表示，并且例如“0”的逻辑值可由第二（反平行、高电阻）状态来表示。可以理解，在其它实施例中，例如“0”的逻辑值可由第一（平行定向、低电阻）状态来表示，并且例如“1”的逻辑值可由第二（反平行、高电阻）状态来表示。
可以理解，如本文中所述的磁场减弱技术可被应用到除STT MRAM器件外的MRAM器件，例如巨磁阻（GMR）MRAM、切换MRAM及其它MRAM器件。根据本文中描述的实施例的此类基于MRAM的存储器元件能够被使用在独立存储器电路或逻辑阵列中，或者能够被嵌入在微处理器和/或数字信号处理器（DSP）中。另外，注意到虽然系统和过程在本文中主要参照在说明性示例中基于微处理器的系统来描述，但将理解，鉴于本文中的公开，此公开的某些方面、架构和原理同样适用于其它类型的器件存储器和逻辑器件。
转向附图，图1是高级框图，图示按照本公开的实施例，采用比特单元比特值存储状态保留的系统的所选择的方面。系统10可表示多个电子和/或计算器件的任一个，其可包括存储器器件。此类电子和/或计算器件可包括例如大型机、服务器、个人计算机、工作站、电话器件、网络装置、虚拟化器件、存储控制器、便携式或移动器件（例如膝上型计算机、上网本、平板计算机、个人数字助理（PDA）、便携式媒体播放器、便携式游戏器件、数码摄像机、移动电话、智能电话、特征电话等）或组件（例如芯片上系统、处理器、桥接器、存储器控制器、存储器等）的计算器件。在备选实施例中，系统10可包括更多元件、更少元件和/或不同元件。此外，虽然系统10可被显示为包含单独的元件，但将理解，此类元件可被集成到一个平台，例如芯片上系统（SoC）。在说明性示例中，系统10包含微处理器20、存储器控制器30、存储器40和可包括例如视频控制器、输入器件、输出器件、存储装置、网络适配器等的外设组件50。微处理器20包括可以是来存储指令和数据的存储器分层结构的一部分的高速缓存25，并且系统存储器40也可以是存储器分层结构的一部分。通过在与外设组件50的通信中也起到促进作用的存储器控制器（或芯片集）30，可促进在微处理器20与存储器40之间的通信。
外设组件50的存储装置例如可以是非易失性存储装置，例如固态驱动器、磁盘驱动器、光盘驱动器、磁带驱动器、闪存存储器等。存储装置可包含内部存储装置器件或者附连的或网络可访问存储装置。微处理器20配置成在存储器40和存储装置50中写数据以及从存储器40和存储装置50读数据。存储装置中的程序被加载到存储器中并且由处理器来执行。网络控制器或适配器允许与例如以太网、光纤信道仲裁环路的网络进行通信。另外，在某些实施例中，架构可包括配置成在显示监视器上渲染在存储器中所存储的信息的视频控制器，其中该视频控制器可在视频卡上来实施，或者被集成在母板或其它衬底上所安装的集成电路组件上。输入器件被用于提供到处理器的用户输入，并且可包括键盘、鼠标、手写笔、麦克风、触敏显示屏、输入引脚、插孔或技术领域中所熟知的任何其它激活或输入机制。输出器件能够渲染从处理器或例如显示监视器、打印机、存储装置、输出引脚、插孔的其它组件所传送的信息。网络适配器可在例如外设组件互连（PCI）卡、快速PCI或一些其它I/O卡的网络卡上，或者在母板或其它衬底上所安装的集成电路组件上来实施。
依据特定应用，可忽略器件10的一个或多个组件。例如，网络路由器可缺少例如视频控制器。
存储器器件25、40和其它器件10、30、50的任何一个或多个可包括具有根据本描述的杂散磁场减弱的MRAM存储器。图2示出根据本描述的一个实施例的STT存储器66的比特单元64的行和列的阵列60的示例。STT存储器66也可包括行解码器、计时器器件和I/O器件（或I/O输出）。相同存储器字的比特可彼此被分开以便实现有效的I/O设计。复用器（MUX）可被用于在读（READ）操作期间连接每列到所要求的电路系统。另一MUX可被用于在写（WRITE）操作期间连接每列到写驱动器。控制电路68执行杂散磁场减弱操作和存储器访问操作，例如如下所解释的对比特单元64的读操作和写操作。控制电路68配置成使用合适的硬件、软件或固件或其各种组合，执行所述的操作。
如图3a-3d中所示，所图示实施例的每个STTRAM比特单元64包括铁磁器件，例如磁性隧道结（MTJ）器件70、诸如NMOS晶体管的开关晶体管71和用于包括读和写操作的比特单元访问操作的三个控制线，即比特线（BL）、源线（SL）和字线（WL）。如在图4a、4b中最易看到的，比特单元的每个铁磁器件70包含由中间层76来分隔的铁磁材料的两个层72、74a，该中间层就自旋阀而言是金属层，或者就MTJ而言是薄的介电或绝缘层。在此示例中，铁磁材料的层72通过电接触层78被接触，并且具有固定极化，其中主导的磁化方向是固定的。因此，层72被称为固定层。固定层72的主导磁化方向具有通过在图4a的横截面视图中从右指向左的箭头80所表示的磁化方向。
铁磁材料的另一层74a通过电接触层81被接触，并且被称为“自由层”，其具有在其中可选择性地更改自由层的主导磁化方向的可更改极化。自由层74a的主导磁化方向通过在图4a的横截面视图中也是从右指向左的箭头82a来表示。在图4a、4b的实施例中，如由箭头80、82a、82b所表示的磁化的方向被指示为一般平行于中间层76。可以理解，在其它MTJ器件中，磁化的方向可具有其它定向。例如，磁化的方向可与中间层76正交。
在图4a的示例中，自由层和固定层74a、72两者的主导磁化方向均被显示为是相同的，即在相同方向上。如果两个铁磁层72、74a的主导磁化方向相同，则两个层的极化被称为是“平行”的。在平行极化中，比特单元展示可被选择以表示在比特单元中所存储的逻辑1或逻辑0之一的低电阻状态。如果两个铁磁层的主导磁化方向如由箭头80（从右到左）和82b（从左到右）所示是相反的，则两个层72、74b的极化被称为是“反平行”的。在反平行极化中，比特单元展示可被选择以表示在比特单元中所存储的逻辑1或逻辑0的另一个的高电阻状态。相应地，每个比特单元64的MTJ器件70可通过如图3b中所示的可变电阻器Rmem以示意图方式来表示。
由使自旋极化电流在特定方向上通过比特单元64的铁磁器件70，极化且因此在STTRAM 66的比特单元64中所存储的逻辑比特值可被设置成特定的比特值存储状态。自旋极化电流是一种电流，其中电荷载子（例如电子）的自旋定向主导地是自旋向上或自旋向下的一种类型。因此，控制电路68（图2）配置成由使自旋极化电流在一个方向上通过比特单元64的铁磁器件70，在STTRAM 66的比特单元64中存储逻辑1。作为结果，依据已被选择来表示逻辑1的极化状态，比特单元64的铁磁器件70的铁磁层具有是平行或反平行之一的极化。
相反，逻辑0可由控制电路68使自旋极化电流在相反方向上通过比特单元的铁磁器件70而被存储在STTRAM 66的比特单元64中。作为结果，依据已被选择来表示逻辑0的极化，比特单元64的铁磁器件70的铁磁层具有是平行或反平行的另一个的极化。
因此，由使电流通过磁性隧道结（MTJ）器件70，图3a-3d的比特单元64被写入，并且电流的方向确定MTJ器件70的比特值存储状态。例如：如果在足够的持续时间（转换时间）内应用电流，则从比特线BL到源线SL的电流将转换MTJ器件70到平行（P）极化方向，并且从源线SL到比特线BL的电流将转换MTJ器件70到反平行（AP）极化方向。
根据本描述，可以理解，除流过MTJ器件70的电流外，MTJ器件70的状态也可受例如在MTJ器件70上所应用的杂散磁场的磁场影响。因此，在本描述的一方面，通过降低或消除在MTJ器件70上所应用的杂散磁场的效应，可改进MTJ器件70的状态的控制。
在一个实施例中，在如图5的图表中所示，在通过电压VDD选通字线WL，其将开启开关晶体管71时，由将比特线BL预充电到VRD，并且允许它通过单元衰弱，可读比特单元64。使用参考单元，可同时耗尽感应放大器参考电压。可使用PMOS电流源夹紧参考和被访问比特BL两者，以便甚至在极长访问时间内在感应放大器输入处保持恒定差分。
在此示例中，逻辑1由作为磁性隧道结（MTJ）器件70的可变电阻元件Rmem（图3b）的高电阻状态（反平行极化（图4b）来表示。相反，在此示例中逻辑0由作为磁性隧道结（MTJ）器件70的可变电阻元件Rmem的低电阻状态（平行极化（图4a）来表示。相应地，如果预充电电压VRD衰弱到相对高值，则指示如在MTJ器件70中在被存储的逻辑1（高电阻状态）。相反，如果预充电电压VRD衰弱到相对低值，则指示如在MTJ器件70中在被存储的逻辑0（低电阻状态）。（可以理解，在其它实施例中，逻辑1可由可变电阻晶体管元件Rmem的低电阻状态（平行极化（图4a））来表示。相反，逻辑0可由可变电阻晶体管元件Rmem的高电阻状态（反平行极化（图4b））来表示。）
为写入比特单元64中，使用由控制电路68（图2）所控制的双向写方案。为写入逻辑0，其中被表示为可变电阻元件Rmem的MTJ器件70的比特值存储状态从反平行状态（图4b）更改到平行状态（图4a），将比特BL充电到VDD，并且将源线SL接地，以便电流从比特线BL流到源线SL。相反，为写入逻辑1，其中可变电阻元件Rmem的状态从平行状态（图4a更改到反平行状态（图4b），利用带有相反方向的电流。相应地，在VDD的源线SL和接地的比特线BL造成电流从源线SL流到比特线BL，即，是相反的方向。在对比特单元64的存储器访问操作完成时，在被访问的行的比特单元64的源线SL、比特线BL和字线WL被保持在例如如图5中所示诸如零伏的关闭状态，以保留在被访问的行的比特单元的比特单元比特值存储状态。
然而，可以认识到，在缺乏根据本描述的比特单元状态保留的情况下，通过存储器66的导体的电流可生成能够中断存储器66的操作的杂散磁场。例如，在读或写操作中在访问一个比特单元的例如字线WL、比特线BL或源线SL的导体中所生成的电流可生成足够强度的杂散磁场以翻转相邻比特单元的比特值存储状态，特别是在比特单元集成逐渐形成增大的密度时。
在图3a的实施例中，示出MTJ器件70，其具有被耦合到比特单元控制线BL的自由层和被耦合到开关晶体管71的固定层。然而，可以理解，在其它实施例中，此类布置可被反转成为被耦合到开关晶体管71的自由层和被耦合到比特单元控制线BL的固定层。
图6是显示存储器66（图2）的比特单元64的阵列60的一部分60a的示意图。如在图2中最易看到的，阵列60包括比特单元64的第一行100和比特单元64的第二相邻行102。
图6将行100显示为包括由比特单元64a1、64a2...64an（每个比特单元包括MTJ器件70'）所表示的比特单元。类似地，相邻行102被显示为包括由比特单元64b1、64b2...64bn（每个比特单元包括MTJ器件70）所表示的比特单元。在图3c和6的示例中，比特单元及其组件相对密集地被集成。因此，相邻比特单元和包括MTJ器件70、70'、例如诸如比特线（BL）、字线（WL）和源线（SL）的导体金属化控制线108（图3c）、在层与开关晶体管71的掺杂区域114和层118之间的通路110等相邻比特单元的组件可相对近地被间隔在一起。可以理解，依据特定应用，其它实施例可以以更大或更小的密度被集成。
由于例如在一些实施例中的密集集成的各种因素，极大量的杂散磁场可被应用到包括MTJ器件70'的比特单元的组件。此类杂散磁场可由例如诸如比特线BL、源线SL和字线WL的电流携带导体来生成。根据本描述，可以认识到，在例如STTRAM的MRAM存储器中杂散磁场的主要贡献者是由于在字线（WL）控制线中流动的电流。在图6的示例中，比特单元64b1、64b2...64bn的行102表示以造成对相邻行的行锤击的方式在被访问的行。在被进行行锤击的比特单元64a1、64a2...64an的相邻行未在被访问。因此，用于行100的字线被标记为WLnot_access。相反，用于未在被访问的行102的字线被标记为WLaccess。
图7显示由于在行102（图6）的字线（WL）控制线WLaccess中流动的电流而在生成的杂散磁场Hstray。图8显示按序存储器访问周期，其中在按序读或写操作中访问行102（图6）的特定地址。在每个存储器访问周期中，在为在被访问的行102（即“被访问”行）的用于读或写操作的特定地址进行选择时，如图8所示，由所选择的地址的WL控制线WLaccess所携带的字线（WL）控制信号被转换到高状态VON，这开启被耦合到WL控制线的开关晶体管71（图3a-3d）。由于到高状态VON的转变，本文中被称为ION（图7）的电流流过在被访问的行102的控制线WLaccess。
由于开启电流ION流过WL控制线WLaccess，如图7所示，根据Biot-Savart律，生成了杂散磁场Hstray。作为在受害者MTJ器件70'与在被访问的行102的WL控制线WLaccess之间的距离变量d1、cosθ1、cosφ1（图7）的函数，可将在未在被访问的相邻行100（图6）的相邻（“受害者”）MTJ器件70'上杂散磁场Hstray的强度运算为：
Figure DEST_PATH_IMAGE002
图9a示出通过假设用于给定电流ION的无限导线（θ1=φ1=0）和导体到MTJ器件距离d1已被简化的运算的杂散磁场强度的示例。在缺乏根据本描述的杂散磁场减弱的情况下，杂散磁场Hstray能够造成受害者MTJ器件70'将其比特值存储状态从平行定向、低电阻状态转换到反平行定向、高电阻状态，或反之亦然。此类状态转换由通过例如WL控制线WLaccess的导体的双向电流来增强，该电流能够生成实际上如图9a中所示振荡的杂散磁场（+Hstray，-Hstray）。例如，如图8中所示，在存储器读/写访问周期中激活WL控制线WLaccess，以从被访问行102的比特单元读值或将值写入其时，电流流过WL控制线WLaccess以使WL控制线WLaccess中存在的电容从“0”充电到VON。在图5的示例中，电压VON被表示为电压VDD。可以认识到，依据特定应用，电压VON可具有其它值和来源。
作为在存储器访问周期中所启动的电流的结果，如图7中所示，磁场Hstray被生成，并且流过受害者MTJ器件70'。在存储器读（或写）访问被终止时，WL控制线WLaccess被停用，并且放电电流（其可被表示为-ION）在相反方向上流动，并且生成在相反方向上流过受害者MTJ器件70'的杂散磁场（其可被表示为-Hstray）。如图9a中所显示+Hstray和之后-Hstray的按序和重复应用提供振荡杂散磁场，如图10中所显示，其能够导致转换受害者MTJ器件70'的比特值存储状态。
例如，本文中可以认识到，受害者MTJ器件70'的极化方向可响应所应用振荡杂散磁场而振荡。因此，只要应用振荡杂散磁场，比特单元比特值存储状态便也可振荡。作为结果，受害者比特单元的最终比特值存储状态可依据在振荡杂散磁场停止时比特单元的最后比特值存储状态。因此，依据行锤击振荡杂散磁场何时停止，受害者比特单元的结果比特值存储状态可以是正确的状态或错误的状态。
还可以认识到，MTJ器件翻转比特值存储状态的敏感性可以是参量过程变化的函数。因此，一些MTJ器件的状态可比其它MTJ器件更容易地被更弱的杂散磁场所翻转。还可以理解，由存储器阵列的连续重复访问所生成的热可降低对于翻转MTJ器件状态所要求的杂散磁场强度。
相应地，在缺乏根据本描述的杂散磁场减弱的情况下，由生成过度杂散磁场的行锤击或其它存储器访问模式，存储器的可靠性可受到不利影响。另外，如果此类行锤击促进在由安全性策略不允许的存储器行中的写入，则行锤击可不利地影响数据安全性。因此，在缺乏根据本描述的杂散磁场减弱的情况下，可以认识到，骇客可以是能够写入未经授权存储器位置。
图11显示根据本描述的比特单元比特值存储状态保留操作的一个示例。在一个操作中，访问例如MRAM的存储器的比特单元的行（框200）。如上所述，此类访问能够生成杂散磁场，在缺乏根据本描述的比特单元状态保留的情况下，该杂散磁场能够造成受害者比特单元的比特单元状态来更改比特值存储状态，结果有可靠性或数据安全性损失。在图11的实施例中，存储器配置成减弱（框210）杂散磁场以保持与在被访问（框200）的行相邻的存储器行的比特值存储状态。
图12显示根据本描述，包括磁场减弱操作的一个实施例的比特单元比特值存储状态保留操作的一个示例。在此示例中，生成例如为WL控制线WLaccess（图8）所显示的字线（WL）控制信号（框220），以访问例如比特单元64b1、64b2...64bn（图6）的一个或多个的行102的比特单元。如上所记录，此类访问能够生成杂散磁场+Hstray、-Hstray，在缺乏根据本描述的比特单元比特值存储状态保留的情况下，如图10中所显示，该杂散磁场能够造成例如比特单元64a1、64a2...64an（图6）的受害者比特单元的比特单元状态来更改比特值存储状态。
在根据本描述的磁场减弱的一个实施例中，可生成字线补偿控制信号（框230，图2）以造成消除磁场的生成，来补偿杂散磁场以保持比特单元的相邻行的比特值存储状态。图8显示由例如图13的存储器66的可编程字线驱动器逻辑240的字线驱动器电路逻辑所生成的，用于WL控制字线WLnot_access的此类字线补偿控制信号的一个示例。图7显示响应用于WL控制线WLnot_access的字线补偿控制信号所生成的磁场Hcancel的一个示例。
如前面所提及的，在造成行锤击的行的每个存储器访问周期（图8）中，由所选择的地址的WL控制线WLaccess所携带的字线（WL）控制信号被转换到高状态VON，并且电容充电电流ION（图7）流过在被访问的行的控制线WLaccess。作为开启电流ION流过WL控制线WLaccess的结果，杂散磁场Hstray被生成。
在图13的存储器66中，通过提供包括行102的行地址和如由图13的比特单元64b1所表示的比特单元64a1、64a2...64an的一个或多个的列地址的存储器地址，可为存储器读或写访问操作选择行102的比特单元64b1、64b2...64bn（图6）的一个或多个。行地址由行地址解码器逻辑244来解码，以选择例如行102的WL控制线WLaccess的特定字线。列地址由列地址解码器逻辑250来解码，以使用列选择逻辑254和感应放大器260选择特定比特线（BL）。在被访问的比特单元中所存储的比特值可被读取并且锁存在读锁存器264中。
为补偿在每个访问周期中杂散磁场的生成，补偿控制信号由可编程字线驱动器240在每个存储器访问周期期间来生成。所生成的补偿控制信号被应用到如由行100（图6）的WL控制线WLnot_access（图8）所表示的未在被访问的一个或多个相邻行的字线。相应地，在存储器访问周期中，在为在被访问的行102（即“被访问”行）的用于读或写操作的特定地址进行选择时，如图8中所示，由所选择的地址的WL控制线WLnot_access所携带的补偿控制信号被转换到下驱动状态-VUND。因此，在此实施例中，未被访问行的WL控制线的下驱动状态-VUND具有被访问行的WL控制线的高状态VON的相反极性。由于到下驱动状态-VUND的转变，本文中被称为-IUND（图7）的电容充电电流流过未在被访问的行100的控制线WLnot_access。因此，在此实施例中，未被访问行的WL控制线的电流-IUND具有被访问行的WL控制线的电流ION的相反极性。
作为补偿电流-IUND流过WL控制线WLnot_access的结果，如图7中所示，根据Biot-Savart律，生成消除磁场Hcancel。作为在受害者MTJ器件70'与未在被访问的行100的WL控制线WLnot_access之间的距离变量d2、cosθ2、cosφ2（图7）的函数，可将在未在被访问的相邻行100（图6）的相邻（“受害者”）MTJ器件70'上消除磁场Hcancel的强度运算为：
Figure DEST_PATH_IMAGE004
相应地，可选择下驱动状态-VUND和流过未在被访问的行100的控制线WLnot_access的结果电流-IUND（图7）的幅度和极性，以提供结果消除磁场Hcancel，该磁场完全或至少部分补偿在未在被访问的相邻行100（图6）的相邻（“受害者”）MTJ器件70'上的杂散磁场Hstray。例如，图9b显示合适的极性和幅度的消除磁场Hcancel以抵消在相邻（“受害者”）MTJ器件70'上的杂散磁场Hstray，并且产生强度为零或接近零的净磁场Hnet。在一个实施例中，可编程字线驱动器逻辑240可被编程成提供适当极性和幅度的补偿控制信号以抵消在相邻（“受害者”）MTJ器件70'上的杂散磁场Hstray，并且以产生足够低的净磁场Hnet以降低或消除由于行锤击的比特单元状态转换。
如前面所提及的，在存储器读（或写）访问被终止时，WL控制线WLaccess被停用，并且电容放电电流（其可被表示为-ION）在与以前的电流+ION相反的方向上流动，并且生成在以前的杂散磁场+Hstray的相反方向上流过受害者MTJ器件70'的杂散磁场（其可被0表示为-Hstray）。如图9a中所显示+Hstray和之后-Hstray的按序应用提供振荡杂散磁场Hstray，如图10中所显示，其能够导致转换受害者MTJ器件70'的比特值存储状态。
如前面所提及的，补偿控制信号由可编程字线驱动器240在每个存储器访问周期期间来生成，并且被应用到如由行100（图6）的WL控制线WLnot_access（图8）所表示的未在被访问的一个或多个相邻行的字线。相应地，在WL控制线WLaccess被停用，并且电流-ION流动以及生成杂散磁场-Hstray时，WL控制线WLnot_access类似地被停用，并且电容放电补偿电流（其可被表示为+IUND）在以前的补偿电流-IUND的相反方向上流动，并且生成在以前的消除磁场-Hcancel的相反方向上流过受害者MTJ器件70'的消除磁场（其可被表示为+Hcancel）。如图9b中所显示+HCancel和之后的-Hcancel的按序应用提供在受害者MTJ器件70'与振荡杂散磁场Hstray具有类似幅度但极性相反的振荡消除磁场Hcancel，以在受害者MTJ器件70'提供净所应用磁场HNET。通过消除磁场Hcancel而从杂散磁场Hstray的完全或部分消除产生的净磁场HNET可在受害者MTJ器件70'具有足够小的幅度，以便降低或消除由于由被访问的行102（图6）所造成的行锤击，受害者MTJ器件70'的比特值存储状态的转换。
在图7的实施例中，未在被访问的行100的字线WLnot_access比在被访问的行102的字线WLaccess更接近受害者MTJ器件70'。作为结果，在此实施例中，用于字线WLnot_access的补偿控制信号的幅度VUND可小于用于在被访问的行102的字线WLaccess的访问控制信号VON的幅度。例如，在一个实施例中，补偿控制信号的幅度VUND可以是距离d2和距离d1的比率的函数，例如诸如幅度VUND=VON * d2/d1。可以理解，可应用其它函数以根据本描述确定合适的补偿控制信号。
相应地，可编程字线驱动器240可配置成提供合适的补偿控制信号，以降低或消除由于行锤击造成对比特单元的相邻行的访问的比持单元比特值存储状态翻转。可以认识到，通过消除磁场Hcancel而从杂散磁场Hstray的完全或部分消除产生的净磁场HNET无需为零以降低或消除由于由重复访问或其它存储器访问模式所造成的行锤击的此类状态翻转。作为结果，可编程字线驱动器240可配置成提供足够强的补偿控制信号，以降低或消除还是相对低功率的状态翻转，以节省功率消耗。虽然字线驱动器逻辑240在一个实施例中被描述为是可编程的，但可以理解，在其它实施例中，依据特定应用，字线驱动器逻辑240可具有固定配置。
图14显示根据本描述，包括磁场减弱的另一实施例的比特单元状态保留操作的另一示例。在一个操作中，可由存储器检测到（框300）对MRAM的比特单元的行的重复存储器访问。如果是这样，则在某个时间间隔内挂起对比特单元的行的访问（框310），以在挂起间隔的持续时间内终止杂散磁场，以便保持比特单元的相邻行的比特值存储状态。
例如图13的存储器66的可编程字线驱动器逻辑240的字线驱动器电路可在一个实施例中配置成检测对MRAM的比特单元的行的重复存储器访问，并且在检测到此类情况时，挂起对比特单元的行的存储器访问，以在间隔的持续时间内终止杂散磁场。在仍有的另一实施例中，可编程字线驱动器逻辑240可配置成检测对比特单元的行的重复存储器访问，并且如果检测到重复存储器访问，则通过以类似于上面结合图7所述的方式生成消除磁场，来减弱杂散磁场。在还有的其它实施例中，依据特定应用，可编程字线驱动器逻辑240可配置成通过挂起对在被重复访问的比特单元的行的存储器访问，或通过生成消除磁场，或者通过两者，选择性地减弱杂散磁场。
图15显示包括配置成检测对比特单元的行的重复存储器访问的检测器320的可编程字线驱动器逻辑240的一个示例。虽然为简明起见，附图示出单个检测器320，但可以理解，字线驱动器可具有多个此类检测器320，每个检测器320可用于为一个或多个所关联字线WL检测重复存储器访问。
检测器320包括跟踪对在被访问的行的存储器访问的模式的存储器访问计数器330。在此实施例中，如图16中所示，计数器330对对在被访问的行的连续存储器访问进行计数。因此，在图16的示例中，为在检测间隔期间的特定存储器行示出四个连续存储器读或写访问周期。每次以连续存储器访问模式访问行时，便增大计数器330的输出。相反，如果在检测间隔期间跳过存储器访问周期，则重置计数器。
图15的检测器320还包括具有配置成接收阈值的第一输入、配置成接收计数器330的计数输出的第二输入的比较器340。比较器配置成将计数器330的输出与由可变量“N”所表示并且在一些实施例中可以是可编程的阈值进行比较。在图16的示例中，比较器340已被编程成比较计数器330的输出和N=4个连续存储器访问操作的阈值。
字线驱动器逻辑240配置成作为存储器访问计数器的计数输出和阈值的比较的函数并且作为访问挂起间隔的函数，挂起对在被访问的行的访问。因此，如果存储器访问计数器330的输出指示在四个连续存储器读或写操作中已访问比特单元的行，则由可编程字线驱动器240的行访问挂起逻辑350在访问挂起间隔（图16）内挂起对行的访问。访问挂起间隔期间的持续时间0可由变量“M”来表示，其中M表示访问周期的数量。此处同样地，虽然为简明起见，附图示出单个挂起逻辑350，但可以理解，字线驱动器可具有多个此类挂起逻辑350，每个挂起逻辑350可用于为一个或多个所关联字线WL挂起存储器访问。
在一个实施例中，挂起期间的持续时间M可以是可编程的。在图16的示例中，行访问挂起逻辑350被编程成在访问挂起间隔M=2（两个）存储器访问周期内挂起对行的访问。在另一实施例中，访问挂起间隔的持续时间可少到M=1（一个）访问周期。可以理解，依据特定应用，访问挂起间隔的持续时间可更长或更短。类似地，可以理解，依据特定应用，用于比较器340的连续访问的阈值N可大于四或小于四。
图17显示在检测间隔N=4期间，通过重复访问行，振荡杂散磁场的生成。本文中可以认识到，通过重复访问STTRAM的行所生成的振荡杂散磁场可造成STTRAM的相邻（未被访问）行的一个或多个比特单元的自旋力矩磁化向量开始进动而从原始稳定状态离开。因此，如果附近行的重复访问在如由等于阈值N的多个连续存储器访问周期所表示的足够时间期间内继续，则相邻比特单元的MTJ器件的磁化向量可充分进动以翻转未被访问行的比特单元的状态。由于在此示例中在存储器访问挂起间隔（即，M=2个存储器读/写访问周期）期间挂起对行的存储器访问，因此如图17中所示，在存储器访问挂起间隔的持续时间内终止杂散磁场的生成。另外，如图16中所示，在存储器访问挂起间隔的持续时间内，存储器访问计数器330的输出被重置为零。
本文中可以认识到，如果在比特单元状态翻转到另一稳定状态前挂起对造成行锤击的行的存储器访问，则相邻比特单元的磁化向量的进动停止，并且磁化向量的进动反转，使得比特单元的状态返回到其原始稳定状态。以这种方式，在挂起窗口或“M”个存储器读/写周期的间隔内为造成行锤击的行暂时挂起操作可被利用于减弱自旋力矩进动，并且降低作为行锤击造成访问模式的结果的比特值存储状态翻转的可能性。相应地，如图18中所示，比特值存储状态被保持。在一些实施例中，可以相信在少到单个存储器访问周期（M=1）内挂起存储器访问可降低或消除由于行锤击的比特单元状态翻转。
图19显示通过暂时挂起对造成行锤击的行的存储器读/写访问来减弱杂散磁场的比特单元状态保留操作的更详细示例。在此实施例中，在操作开始（框400）时，将所有存储器访问计数器初始化（框410）为零。在一些实施例中，可提供存储器访问计数器以对用于被认为是行锤击的可能来源的每个存储器行的存储器读/写访问周期进行计数。在确定（框414）这些可能目标行之一在被访问时，与在被访问的行所关联的计数器可被增大（框420）适合的值。在图16的实施例中，对应存储器访问计数器被增大等于一的值。可以理解，在其它实施例中，依据特定应用，可利用正或负的其它增量值。
在增大对应计数器时，做出有关由存储器访问计数器输出所表示的存储器读/写访问周期的数量是否已达到阈值的确定（框424）。在图16的实施例中，阈值是N=4（四个）存储器读/写访问周期。可以理解，在其它实施例中，依据特定应用，可利用正或负的其它阈值。
如果可以确定（框424）由存储器访问计数器输出所表示的存储器读/写访问周期的数量已达到阈值，则在访问挂起间隔的持续时间内，挂起（框430）对与存储器访问计数器所关联的行的进一步存储器访问。在图16的实施例中，访问挂起间隔的持续时间是N=2（二个）存储器读/写访问周期。可以理解，在其它实施例中，依据特定应用，可利用正或负的其它挂起间隔持续时间值。
如前面所提及的，可以相信挂起具有连续存储器访问周期的对造成行锤击的行的存储器访问能够造成相邻比特单元的磁化向量的进动停止。另外，磁化向量的进动反转，使得比特单元的状态返回其原始稳定比特值存储状态。以这种方式，在挂起窗口或“M”个存储器读/写周期的间隔内为造成行锤击的行暂时挂起存储器访问操作可被利用于减弱自旋力矩进动，并且降低作为行锤击造成存储器访问模式的结果的比特值存储状态翻转的可能性。
在访问挂起间隔后，恢复（框434）所挂起的行的存储器操作，并且重置对应于行的存储器访问计数器。如果可以确定（框424）由存储器访问计数器输出所表示的存储器读/写访问周期的数量未达到阈值，则做出有关当前访问是否为连续存储器访问的进一步确定（框440）。在一个实施例中，如果在正好前一存储器读/写访问周期中发生了存储器访问，并且如果这样，如果此类前一存储器访问是如当前存储器访问的对相同行的访问，则可确定当前存储器访问是连续存储器访问。因此，如果前一存储器访问是如当前存储器访问的对相同行的访问，并且正好在当前存储器访问的存储器读/写访问周期前的存储器读/写访问周期中发生，则确定（框440）当前存储器访问是连续存储器访问。
如果确定（框440）当前存储器访问是连续访问，则做出有关附加存储器访问指令是否在待定的进一步确定（框444）。如果无另外的存储器访问指令在待定，则可以确定包括当前访问的存储器访问的模式是否在终止。相应地，图19的杂散磁场减弱操作可结束（框450）。相反，如果另外的存储器访问指令在待定，则可以确定包括当前访问的存储器访问的模式可在继续。相应地，控制返回到从框414的操作开始的如上所讨论的测试下一待定存储器访问操作。
如果确定（框440）当前存储器访问将不是连续存储器访问，则可以确定包括当前存储器访问的存储器访问的模式不是行锤击造成存储器访问的模式。相应地，重置（框454）在被访问的行的对应存储器访问计数器，并且从框414的操作开始，如上所讨论的测试下一存储器访问操作。
示例
以下示例涉及另外的实施例。
示例1是一种设备，包含：
具有磁阻（MRAM）比特单元的第一行和第二行的MRAM比特单元的阵列，其中每个比特单元包括具有极化的铁磁器件，所述极化在第一比特值存储状态中是平行极化和反平行极化中的一个，并且在第二比特值存储状态中是平行极化和反平行极化的另一个；以及
控制电路系统，配置成访问所述第一行的比特单元，其中所述访问生成第一磁场，并且其中所述控制电路系统还配置成减弱所述第一行的第一磁场以保持所述第二行的比特单元的比特值存储状态。
在示例2中，示例1-8（不包括本示例）的主题能够可选地包括其中配置成减弱第一磁场的所述控制电路系统配置成在所述第二行的比特单元中生成第二磁场以补偿第一磁场，其中所述第一行的第一磁场被减弱以保持所述第二行的比特单元的比特值存储状态。
在示例3中，示例1-8（不包括本示例）的主题能够可选地包括其中所述MRAM比特单元是自旋转移力矩（STT）随机访问存储器（RAM）比特单元。
在示例4中，示例1-8（不包括本示例）的主题能够可选地包括其中比特单元的所述第一行具有被耦合到所述第一行的每个比特单元的第一字线，并且比特单元的所述第二行具有被耦合到所述第二行的每个比特单元的第二字线，其中配置成访问所述第一行的比特单元的所述控制电路系统配置成在所述第一字线上生成第一极性的第一字线控制信号，其中所述第一字线控制信号生成所述第一磁场，以及
其中配置成在所述第二行的比特单元中生成第二磁场的所述控制电路系统还配置成生成在所述第二字线上的并且与所述第一极性相反的、以补偿第一磁场的第二极性的字线补偿控制信号，以保持所述第二行的比特单元的比特值存储状态。
在示例5中，示例1-8（不包括本示例）的主题能够可选地包括其中配置成在所述第二行的比特单元中生成第二磁场的所述控制电路系统包括配置成在所述第二字线上生成字线补偿控制信号的可编程字线驱动器，其中所述字线补偿控制信号的幅度是可编程的。
在示例6中，示例1-8（不包括本示例）的主题能够可选地包括其中配置成减弱第一磁场的所述控制电路系统包括配置成检测对所述第一行的重复访问的检测器和配置成响应所述检测而挂起对所述第一行的访问的驱动器，其中响应所述检测，所述第一行的第一磁场被减弱以保持所述第二行的比特单元的比特值存储状态。
在示例7中，示例1-8（不包括本示例）的主题能够可选地包括其中所述控制电路系统检测器包括计数器和比较器，所述计数器具有输出并且配置成对对所述第一行的连续访问进行计数、以及输出表示对所述第一行的连续访问的数量的计数，所述比较器具有配置成接收阈值的第一输入、配置成接收所述计数器的所述计数输出的第二输入、并且配置成将所述计数器的所述计数输出与所述阈值进行比较，并且其中所述控制电路系统驱动器配置成作为所述计数器的所述计数输出和所述阈值的比较的函数，挂起对所述第一行的访问。
在示例8中，示例1-8（不包括本示例）的主题能够可选地包括其中所述控制电路系统配置成在访问周期中访问所述第一行的比特单元，并且其中所述控制电路系统比较器配置成是可编程的以接收可编程阈值，并且比较所述计数器的所述计数输出和所述可编程阈值，并且其中所述控制电路系统驱动器配置成是可编程的以接收可编程访问周期数值，并且作为所述计数器的所述计数输出和所述可编程阈值的比较以及所述可编程访问周期数值的函数，挂起对所述第一行的访问。
示例9涉及一种用于与显示器一起使用的计算系统，包含：
存储器；
处理器，配置成在所述存储器中写数据和从所述存储器中读数据；以及
视频控制器，配置成显示由所述存储器中数据所表示的信息；
其中所述存储器包括磁阻随机访问存储器（MRAM），包含：
具有磁阻（MRAM）比特单元的第一行和第二行的MRAM比特单元的阵列，其中每个比特单元包括具有极化的铁磁器件，所述极化在第一比特值存储状态中是平行极化和反平行极化中的一个，并且在第二比特值存储状态中是平行极化和反平行极化的另一个；以及
控制电路系统，配置成访问所述第一行的比特单元，其中所述访问生成第一磁场，并且其中所述控制电路系统还配置成减弱所述第一行的第一磁场以保持所述第二行的比特单元的比特值存储状态。
在示例10中，示例9-16（不包括本示例）的主题能够可选地包括其中配置成减弱第一磁场的所述控制电路系统配置成在所述第二行的比特单元中生成第二磁场以补偿第一磁场，其中所述第一行的第一磁场被减弱以保持所述第二行的比特单元的比特值存储状态。
在示例11中，示例9-16（不包括本示例）的主题能够可选地包括其中所述MRAM比特单元是自旋转移力矩（STT）随机访问存储器（RAM）比特单元。
在示例12中，示例9-16（不包括本示例）的主题能够可选地包括其中比特单元的所述第一行具有被耦合到所述第一行的每个比特单元的第一字线，并且比特单元的所述第二行具有被耦合到所述第二行的每个比特单元的第二字线，其中配置成访问所述第一行的比特单元的所述控制电路系统配置成在所述第一字线上生成第一极性的第一字线控制信号，其中所述第一字线控制信号生成所述第一磁场，以及
其中配置成在所述第二行的比特单元中生成第二磁场的所述控制电路系统还配置成生成在所述第二字线上的并且与所述第一极性相反的、以补偿第一磁场的第二极性的字线补偿控制信号，以保持所述第二行的比特单元的比特值存储状态。
在示例13中，示例9-16（不包括本示例）的主题能够可选地包括其中配置成在所述第二行的比特单元中生成第二磁场的所述控制电路系统包括配置成在所述第二字线上生成字线补偿控制信号的可编程字线驱动器，其中所述字线补偿控制信号的幅度是可编程的。
在示例14中，示例9-16（不包括本示例）的主题能够可选地包括其中配置成减弱第一磁场的所述控制电路系统包括配置成检测对所述第一行的重复访问的检测器和配置成响应所述检测而挂起对所述第一行的访问的驱动器，其中响应所述检测，所述第一行的第一磁场被减弱以保持所述第二行的比特单元的比特值存储状态。
在示例15中，示例9-16（不包括本示例）的主题能够可选地包括其中所述控制电路系统检测器包括计数器和比较器，所述计数器具有输出并且配置成对对所述第一行的连续访问进行计数、以及输出表示对所述第一行的连续访问的数量的计数，所述比较器具有配置成接收阈值的第一输入、配置成接收所述计数器的计数输出的第二输入、并且配置成将所述计数器的所述计数输出与所述阈值进行比较，并且其中所述控制电路系统驱动器配置成作为所述计数器的所述计数输出和所述阈值的所述比较的函数，挂起对所述第一行的访问。
在示例16中，示例9-16（不包括本示例）的主题能够可选地包括其中所述控制电路系统配置成在访问周期中访问所述第一行的比特单元，并且其中所述控制电路系统比较器配置成是可编程的以接收可编程阈值，并且比较所述计数器的所述计数输出和所述可编程阈值，并且其中所述控制电路系统驱动器配置成是可编程的以接收可编程访问周期数值，并且作为所述计数器的所述计数输出和所述可编程阈值的比较以及所述可编程访问周期数值的函数，挂起对所述第一行的访问。
示例17涉及一种操作磁阻随机访问存储器（MRAM）的方法，包含：
访问磁阻（MRAM）比特单元的阵列的第一行，其中每个比特单元包括具有极化的铁磁器件，所述极化在第一比特值存储状态中是平行极化和反平行极化中的一个，并且在第二比特值存储状态中是平行极化和反平行极化的另一个，并且其中所述访问包括生成第一磁场；以及
减弱所述第一行的第一磁场以保持第二行的所述比特值存储状态。
在示例18中，示例17-24（不包括本示例）的主题能够可选地包括其中所述减弱第一磁场包括在所述第二行的比特单元中生成第二磁场以补偿第一磁场，其中所述第一行的第一磁场被减弱以保持所述第二行的比特单元的比特值存储状态。
在示例19中，示例17-24（不包括本示例）的主题能够可选地包括所述MRAM比特单元是自旋转移力矩（STT）随机访问存储器（RAM）比特单元。
在示例20中，示例17-24（不包括本示例）的主题能够可选地包括其中比特单元的所述第一行具有被耦合到所述第一行的每个比特单元的第一字线，并且比特单元的所述第二行具有被耦合到所述第二行的每个比特单元的第二字线，其中所述访问第一行包括在所述第一字线上生成第一极性的第一字线控制信号，其中所述第一字线控制信号生成所述第一磁场，以及
其中所述在所述第二行的比特单元中生成第二磁场包括生成在所述第二字线上的并且与第一极性相反的、以补偿第一磁场的第二极性的字线补偿控制信号，以保持所述第二行的比特单元的比特值存储状态。
在示例21中，示例17-24（不包括本示例）的主题能够可选地包括其中所述在所述第二字线上生成字线补偿控制信号包括对所述字线补偿控制信号的所述幅度进行编程。
在示例22中，示例17-24（不包括本示例）的主题能够可选地包括其中所述减弱第一磁场包括检测对所述第一行的重复访问和响应所述检测而挂起对所述第一行的访问，其中响应所述检测，所述第一行的第一磁场被减弱以保持所述第二行的比特单元的比特值存储状态。
在示例23中，示例17-24（不包括本示例）的主题能够可选地包括其中所述检测包括对对所述第一行的连续访问进行计数，并且比较计数输出与阈值，并且其中所述挂起包括作为所述计数输出和所述阈值的所述比较的函数，挂起对所述第一行的访问。
在示例24中，示例17-24（不包括本示例）的主题能够可选地包括其中所述访问第一行包括在访问周期中访问所述第一行，并且其中所述比较包括对可编程阈值和访问周期数值进行编程，并且比较所述计数输出和所述可编程阈值，并且其中所述挂起包括作为所述计数输出和所述可编程阈值的所述比较的函数和作为所述可编程访问周期数值的函数，挂起对所述第一行的访问。
示例25涉及一种包含执行如任一前面示例中所述方法的部件的设备。
所述的操作可被实现为使用标准编程和/或工程技术以产生软件、固件、硬件或其任何组合的方法、设备或计算机程序产品。所述的操作可被实现为在“计算机可读存储介质”中所保持的程序代码，其中处理器可从计算机存储可读介质读取和运行代码。计算机可读存储介质包括电子电路系统、存储材料、非有机材料、有机材料、生物材料、包装、壳体、涂料和硬件的至少之一。计算机可读介质可包含但不限于磁性存储介质（例如，硬盘驱动器、软盘、磁带等）、光存储装置（CD-ROM、DVD、光盘等）、易失性和非易失性存储器器件（例如，EEPROM、ROM、PROM、RAM、DRAM、SRAM、闪速存储器、固件、可编程逻辑等）、固态器件（SSD）等。实现所述的操作的代码还可在硬件器件（例如，集成电路芯片、可编程门阵列（PGA）、专用集成电路（ASIC）等）中所实现的硬件逻辑中来实现。还另外的，实现所述操作的代码可在“传送信号”中来实现，其中，传送信号可通过空间或通过例如光纤、铜线的传送介质来传播。其中编码有代码或逻辑的传送信号还可包含无线信号、卫星传送、无线电波、红外信号、蓝牙等。被嵌入在计算机可读存储介质上的程序代码可作为传送信号从传送站或计算机被传送到接收站或计算机。计算机可读存储介质不是只包含传送信号。本领域技术人员将认识到，在不脱离本描述的范围的情况下，可对此配置进行许多修改，并且制品可包含技术领域中已知的适合的信息承载介质。当然，本领域技术人员将认识到，在不脱离本描述的范围的情况下，可对此配置进行许多修改，并且制品可包含技术领域中已知的任何有形的信息承载介质。
在某些应用中，根据本描述的器件可在计算机系统中来实施，该计算机系统包括渲染来自存储器的信息以在监视器或被耦合到计算机系统的其它显示器上显示的视频控制器、器件驱动器和网络控制器，例如包含台式机、工作站、服务器、大型机、膝上型计算机、手持式计算机的计算机系统。备选地，器件实施例可在不包括例如诸如交换机、路由器等的视频控制器，或者不包括例如网络控制器的计算器件中来实施。
附图的所图示逻辑可示出以某一次序发生的某些事件。在备选实施例中，可以以不同次序执行被修改或被删除的某些操作。此外，操作可被添加到上述逻辑，并仍符合所述的实施例。另外，可按序进行本文中所述的操作，或者可并行处理某些操作。还另外的，操作可由单个处理单元或由分布式处理单元来执行。
为便于说明和描述，陈述了各种实施例的前面描述。这无意详尽或限于所公开的明确形式。鉴于上述教导，许多修改和变化是可能的。

Claims (29)

1.一种设备，包含：
具有磁阻（MRAM）比特单元的第一行和第二行的MRAM比特单元的阵列，其中每个比特单元包括具有极化的铁磁器件，所述极化在第一比特值存储状态中是平行极化和反平行极化中的一个，并且在第二比特值存储状态中是平行极化和反平行极化中的另一个；以及
控制电路系统，配置成访问所述第一行的比特单元，其中所述访问生成第一磁场，并且其中所述控制电路系统还配置成减弱所述第一行的第一磁场以保持所述第二行的比特单元的比特值存储状态，
其中配置成减弱第一磁场的所述控制电路系统包括配置成检测对所述第一行的重复访问的检测器和配置成响应所述检测而挂起对所述第一行的访问的驱动器，其中响应所述检测，所述第一行的第一磁场被减弱以保持所述第二行的比特单元的比特值存储状态。
2.如权利要求1所述的设备，其中配置成减弱第一磁场的所述控制电路系统配置成在所述第二行的比特单元中生成第二磁场以补偿第一磁场，其中所述第一行的第一磁场被减弱以保持所述第二行的比特单元的比特值存储状态。
3.如权利要求1所述的设备，其中所述MRAM比特单元是自旋转移力矩（STT）随机访问存储器（RAM）比特单元。
4.如权利要求2所述的设备，其中比特单元的所述第一行具有被耦合到所述第一行的每个比特单元的第一字线，并且比特单元的所述第二行具有被耦合到所述第二行的每个比特单元的第二字线，其中配置成访问所述第一行的比特单元的所述控制电路系统配置成在所述第一字线上生成第一极性的第一字线控制信号，其中所述第一字线控制信号生成所述第一磁场，以及
其中配置成在所述第二行的比特单元中生成第二磁场的所述控制电路系统还配置成生成在所述第二字线上的并且与所述第一极性相反的、以补偿第一磁场的第二极性的字线补偿控制信号，以保持所述第二行的比特单元的比特值存储状态。
5.如权利要求4所述的设备，其中配置成在所述第二行的比特单元中生成第二磁场的所述控制电路系统包括配置成在所述第二字线上生成字线补偿控制信号的可编程字线驱动器，其中所述字线补偿控制信号的幅度是可编程的。
6.如权利要求1所述的设备，其中所述控制电路系统检测器包括计数器和比较器，所述计数器具有输出并且配置成对所述第一行的连续访问进行计数、以及输出表示对所述第一行的连续访问的数量的计数，所述比较器具有配置成接收阈值的第一输入、配置成接收所述计数器的计数输出的第二输入、并且配置成将所述计数器的所述计数输出与所述阈值进行比较，并且其中所述控制电路系统驱动器配置成根据所述计数器的所述计数输出与所述阈值的比较，挂起对所述第一行的访问。
7.如权利要求6所述的设备，其中所述控制电路系统配置成在访问周期中访问所述第一行的比特单元，并且其中所述控制电路系统比较器配置成是可编程的以接收可编程阈值，并且比较所述计数器的所述计数输出和所述可编程阈值，并且其中所述控制电路系统驱动器配置成是可编程的以接收可编程访问周期数值，并且作为所述计数器的所述计数输出与所述可编程阈值的比较以及所述可编程访问周期数值的函数，挂起对所述第一行的访问。
8.一种用于与显示器一起使用的计算系统，包含：
存储器；
处理器，配置成在所述存储器中写数据和从所述存储器中读数据；以及
视频控制器，配置成显示由所述存储器中数据所表示的信息；
其中所述存储器包括磁阻随机访问存储器（MRAM），包含：
具有磁阻（MRAM）比特单元的第一行和第二行的MRAM比特单元的阵列，其中每个比特单元包括具有极化的铁磁器件，所述极化在第一比特值存储状态中是平行极化和反平行极化中的一个，并且在第二比特值存储状态中是平行极化和反平行极化的另一个；以及
控制电路系统，配置成访问所述第一行的比特单元，其中所述访问生成第一磁场，并且其中所述控制电路系统还配置成减弱所述第一行的第一磁场以保持所述第二行的比特单元的比特值存储状态，
其中配置成减弱第一磁场的所述控制电路系统包括配置成检测对所述第一行的重复访问的检测器和配置成响应所述检测而挂起对所述第一行的访问的驱动器，其中响应所述检测，所述第一行的第一磁场被减弱以保持所述第二行的比特单元的比特值存储状态。
9.如权利要求8所述的系统，其中配置成减弱第一磁场的所述控制电路系统配置成在所述第二行的比特单元中生成第二磁场以补偿第一磁场，其中所述第一行的第一磁场被减弱以保持所述第二行的比特单元的比特值存储状态。
10.如权利要求8所述的系统，其中所述MRAM比特单元是自旋转移力矩（STT）随机访问存储器（RAM）比特单元。
11.如权利要求9所述的系统，其中比特单元的所述第一行具有被耦合到所述第一行的每个比特单元的第一字线，并且比特单元的所述第二行具有被耦合到所述第二行的每个比特单元的第二字线，其中配置成访问所述第一行的比特单元的所述控制电路系统配置成在所述第一字线上生成第一极性的第一字线控制信号，其中所述第一字线控制信号生成所述第一磁场，以及
其中配置成在所述第二行的比特单元中生成第二磁场的所述控制电路系统还配置成生成在所述第二字线上的并且与所述第一极性相反的、以补偿第一磁场的第二极性的字线补偿控制信号，以保持所述第二行的比特单元的比特值存储状态。
12.如权利要求11所述的系统，其中配置成在所述第二行的比特单元中生成第二磁场的所述控制电路系统包括配置成在所述第二字线上生成字线补偿控制信号的可编程字线驱动器，其中所述字线补偿控制信号的幅度是可编程的。
13.如权利要求8所述的系统，其中所述控制电路系统检测器包括计数器和比较器，所述计数器具有输出并且配置成对所述第一行的连续访问进行计数、以及输出表示对所述第一行的连续访问的数量的计数，所述比较器具有配置成接收阈值的第一输入、配置成接收所述计数器的计数输出的第二输入、并且配置成将所述计数器的所述计数输出与所述阈值进行比较，并且其中所述控制电路系统驱动器配置成作为所述计数器的所述计数输出和所述阈值的所述比较的函数，挂起对所述第一行的访问。
14.如权利要求13所述的系统，其中所述控制电路系统配置成在访问周期中访问所述第一行的比特单元，并且其中所述控制电路系统比较器配置成是可编程的以接收可编程阈值，并且比较所述计数器的所述计数输出和所述可编程阈值，并且其中所述控制电路系统驱动器配置成是可编程的以接收可编程访问周期数值，并且作为所述计数器的所述计数输出和所述可编程阈值的比较以及所述可编程访问周期数值的函数，挂起对所述第一行的访问。
15.一种方法，包含：
访问磁阻（MRAM）比特单元的阵列的第一行，其中每个比特单元包括具有极化的铁磁器件，所述极化在第一比特值存储状态中是平行极化和反平行极化中的一个，并且在第二比特值存储状态中是平行极化和反平行极化的另一个，并且其中所述访问包括生成第一磁场；以及
减弱所述第一行的第一磁场以保持第二行的所述比特值存储状态，
其中所述减弱第一磁场包括检测对所述第一行的重复访问和响应所述检测而挂起对所述第一行的访问，其中响应所述检测，所述第一行的第一磁场被减弱以保持所述第二行的比特单元的比特值存储状态。
16.如权利要求15所述的方法，其中所述减弱第一磁场包括在所述第二行的比特单元中生成第二磁场以补偿第一磁场，其中所述第一行的第一磁场被减弱以保持所述第二行的比特单元的比特值存储状态。
17.如权利要求15所述的方法，其中所述MRAM比特单元是自旋转移力矩（STT）随机访问存储器（RAM）比特单元。
18.如权利要求16所述的方法，其中比特单元的所述第一行具有被耦合到所述第一行的每个比特单元的第一字线，并且比特单元的所述第二行具有被耦合到所述第二行的每个比特单元的第二字线，其中所述访问第一行包括在所述第一字线上生成第一极性的第一字线控制信号，其中所述第一字线控制信号生成所述第一磁场，以及
其中所述在所述第二行的比特单元中生成第二磁场包括生成在所述第二字线上的并且与第一极性相反的、以补偿第一磁场的第二极性的字线补偿控制信号，以保持所述第二行的比特单元的比特值存储状态。
19.如权利要求18所述的方法，其中所述在所述第二字线上生成字线补偿控制信号包括对所述字线补偿控制信号的幅度进行编程。
20.如权利要求15所述的方法，其中所述检测包括对所述第一行的连续访问进行计数，并且比较计数输出与阈值，并且其中所述挂起包括作为所述计数输出和所述阈值的所述比较的函数，挂起对所述第一行的访问。
21.如权利要求20所述的方法，其中所述访问第一行包括在访问周期中访问所述第一行，并且其中所述比较包括对可编程阈值和访问周期数值进行编程，并且比较所述计数输出和所述可编程阈值，并且其中所述挂起包括作为所述计数输出和所述可编程阈值的所述比较的函数和作为所述可编程访问周期数值的函数，挂起对所述第一行的访问。
22.一种设备，包含：
用于访问磁阻（MRAM）比特单元的阵列的第一行的部件，其中每个比特单元包括具有极化的铁磁器件，所述极化在第一比特值存储状态中是平行极化和反平行极化中的一个，并且在第二比特值存储状态中是平行极化和反平行极化的另一个，并且其中用于访问的所述部件包括用于生成第一磁场的部件；以及
用于减弱所述第一行的第一磁场以保持第二行的所述比特值存储状态的部件，
其中用于减弱第一磁场的所述部件包括用于检测对所述第一行的重复访问的部件和用于响应所述检测而挂起对所述第一行的访问的部件，其中响应所述检测，所述第一行的第一磁场被减弱以保持所述第二行的比特单元的比特值存储状态。
23.如权利要求22所述的设备，其中用于减弱第一磁场的所述部件包括用于在所述第二行的比特单元中生成第二磁场以补偿第一磁场的部件，其中所述第一行的第一磁场被减弱以保持所述第二行的比特单元的比特值存储状态。
24.如权利要求22所述的设备，其中所述MRAM比特单元是自旋转移力矩（STT）随机访问存储器（RAM）比特单元。
25.如权利要求23所述的设备，其中比特单元的所述第一行具有被耦合到所述第一行的每个比特单元的第一字线，并且比特单元的所述第二行具有被耦合到所述第二行的每个比特单元的第二字线，其中用于访问第一行的所述部件包括用于在所述第一字线上生成第一极性的第一字线控制信号的部件，其中所述第一字线控制信号生成所述第一磁场，以及
其中用于在所述第二行的比特单元中生成第二磁场的所述部件包括用于生成在所述第二字线上的并且与第一极性相反的、以补偿第一磁场的第二极性的字线补偿控制信号，以保持所述第二行的比特单元的比特值存储状态的部件。
26.如权利要求25所述的设备，其中用于在所述第二字线上生成字线补偿控制信号的所述部件包括用于对所述字线补偿控制信号的幅度进行编程的部件。
27.如权利要求22所述的设备，其中用于检测的所述部件包括用于对所述第一行的连续访问进行计数的部件，并且用于比较计数输出与阈值的部件，并且其中用于挂起的所述部件包括用于作为所述计数输出和所述阈值的所述比较的函数而挂起对所述第一行的访问的部件。
28.如权利要求27所述的设备，其中用于访问第一行的所述部件包括用于在访问周期中访问所述第一行的部件，并且其中用于比较的所述部件包括用于对可编程阈值和访问周期数值进行编程的部件，以及用于比较所述计数输出和所述可编程阈值的部件，并且其中用于挂起的所述部件包括用于作为所述计数输出和所述可编程阈值的所述比较的函数和作为所述可编程访问周期数值的函数而挂起对所述第一行的访问的部件。
29.一种计算机可读介质，具有存储于其上的指令，当执行所述指令时，使得计算装置执行如权利要求15-21中的任一项所述的方法。
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