KR20170140176A - 비트 셀 상태 유지 - Google Patents
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Abstract
본 개시 내용의 다양한 실시예에 따라서, STT(spin transfer torque) RAM(random access memeory)과 같은 MRAM인 STTRAM 메모리에서의 표류 자계 저감이 설명된다. 일 실시예에서, STTRAM에서의 비트 셀 비트 값 저장 상태들의 유지가, 메모리의 비트 셀들이 상태를 변경하도록 야기할 수 있는 표류 자계를 보상하기 위해 자계들을 생성함으로써 용이하게 될 수 있다. 또 다른 실시예에서, STTRAM에서의 비트 셀 비트 값 저장 상태들의 유지는, 메모리의 비트 셀들이 상태를 변경하도록 야기할 수 있는 표류 자계를 일시적으로 종료시키기 위해 메모리의 행에 대한 액세스를 선택적으로 중지시킴으로써 용이하게 될 수 있다. 다른 양태들이 본 명세서에 설명된다.
Description
본 발명의 특정 실시예들은 일반적으로 비휘발성 메모리에 관한 것이다.
메모리 소자들은 흔히 행들 및 열들의 매트릭스로 배열된 비트 셀들을 포함한다. 각각의 비트 셀은 한 비트를 저장하는데, 이것의 값은 비트 셀의 상태에 의존한다. 따라서, 비트 셀은 통상적으로 적어도 두 개의 비트 값 저장 상태를 갖는데, 여기서 한 비트 값 저장 상태에서는 비트 셀 상태는 논리 0 비트를 나타내고, 또다른 비트 값 저장 상태는 논리 1 비트를 나타낸다.
메모리의 하나 이상의 비트 셀은 여러 요인 때문에 자신의 비트값 저장 상태를 적절히 보유하는데 실패할 수 있다. 동적 랜덤 액세스 메모리(DRAM)에서, 하나의 그러한 요인은 "로우-해머(RH: Row-Hammer)"라고 종종 지칭되는 장애 메커니즘인데, 이 메커니즘에서는 인접한 행의 비트 셀들에 반복적으로 액세스함으로 인해 비트 셀들이 우연히 상태를 변경할 수 있다. 예를 들어, 종종 "공격자 행"으로 지칭되는 어느 한 행에 대한 반복적 액세스는, 종종 "액세스되지 않은" 또는 "희생" 행으로 지칭되는 인접 행에서의 비트 셀들로 하여금 공격자 행에 대한 반복적 액세스로 인해 비트 값 저장 상태들을 변경하도록 야기할 수 있다. 이런 로우 해머 장애 메커니즘은 검출되지 않은 데이터 손상으로 인한 신뢰성 저하뿐만 아니라 악의 있는 사용자가 메모리의 금지된 영역에 대한 허가되지 않은 액세스를 얻고자 희생 행에서의 비트들을 의도적으로 뒤집을 때의 보안 취약성 둘 모두의 관점에서 문제일 수 있다.
STTRAM(Spin Transfer Torque Random Access Memory)은 비휘발성이고 또한 통상적으로 캐시, 메모리, 보조 스토리지, 및 다른 메모리 응용들과 같은 메모리 회로들에 사용되는 MRAM(magnetoresistive Random Access Memory) 유형에 속한다. STTRAM 메모리의 비트 셀들은 더 작을 수 있고 또한 다른 유형의 메모리의 비트 셀들에 비해 더 큰 내구성을 가질 수 있다. 따라서, STTRAM 은 프로세서용 메모리와 같은 온 다이 메모리에 대해, 그리고 DRAM, 및 플래시 메모리와 같은 비휘발성 메모리들, 및 기타 응용들과 같은 오프 다이 메모리들에 대해서도 특히 적합하다. 예를 들어, STTRAM은 SRAM(Static Random Access Memory) 및 eDRAM(embedded or enhanced Dynamic Random Access Memory)와 같은 온 다이 메모리들을 대체하는데 사용될 수 있다. STTRAM 메모리는 또한 종종 감소된 전력 레벨들로 작동될 수 있으며 다른 메모리 유형들과 비교해 저렴할 수 있다.
본 개시 내용의 실시예들이, 유사한 참조 번호들이 비슷한 요소들을 가리키는 첨부 도면들의 그림들에서, 제한을 위한 것이 아니라 예를 들기 위하여 도시된다.
도 1은 본 개시 내용의 실시예에 따라 비트 셀 비트 값 저장 상태 유지를 채택하는 시스템의 선택된 양태들을 도시하는 고수준 블록도를 묘사한다.
도 2는 본 개시 내용의 실시예에 따라 비트 셀 비트 값 저장 상태 유지를 위한 표류 자계 저감을 채택하는 STTRAM의 기본 아키텍처를 묘사한다.
도 3a-3d는 도 2의 STTRAM 메모리의 비트 셀이 한 예의 개략도들이다.
도 4a-4b는 도 3a-3d의 비트 셀의 MTJ(magnetic tunneling junction) 소자의 강자성 층들의 다양한 분극의 예들을 묘사한다.
도 5는 도 2의 STTRAM의 비트 셀에 대한 판독, 기입 및 유지 전압들의 한 예를 묘사하는 차트이다.
도 6은 도 2의 STTRAM 메모리의 비트 셀들의 인접 행들의 평면 개략 표현이다.
도 7은 본 발명의 실시예에 따라 비트 셀 비트 값 저장 상태 유지를 위해 표류 자계 저감을 위한 상쇄 자계의 생성의 일 예를 묘사한 개략도이다.
도 8은 상쇄 자계의 생성을 야기하여 표류 자계를 보상함으로써 인접한 비트 셀들의 행의 비트 값 저장 비트 값 저장 상태를 유지하도록 하기 위해, 본 개시 내용의 실시예에 따라 워드 라인 보상 제어 신호 생성의 일 예를 묘사하는 그래프이다.
도 9a는 비트 셀들의 행을 로우-해머할 수 있는 진동 표류 자계들의 생성의 일 예를 묘사하는 그래프이다.
도 9b는 본 개시 내용의 실시예에 따라 비트 셀 비트 값 저장 상태 유지를 위해 표류 자계 저감을 위한 상쇄 자계의 일 예를 묘사하는 그래프이다.
도 10은 본 개시 내용의 실시예에 따라 비트 셀 비트 값 저장 상태 유지를 위한 표류 자계 저감의 부재와, 로우-해머링으로 인한 비트 셀 뒤집힘(flipping)의 비트 값 저장 상태의 일 예를 묘사하는 그래프이다.
도 11은 본 개시 내용의 실시예에 따라 비트 셀 비트 값 저장 상태 유지를 위한 표류 자계 저감의 동작들의 일 예를 묘사하는 흐름도이다.
도 12는 본 개시 내용의 실시예에 따라 비트 셀 비트 값 저장 상태 유지를 위한 표류 자계 저감의 동작들의 또 다른 예를 묘사하는 흐름도이다.
도 13은 도 2의 STTRAM 메모리의 메모리 제어 회로의 더 상세한 개략도이다.
도 14는 본 개시 내용의 실시예에 따라 비트 셀 비트 값 저장 상태 유지를 위한 표류 자계 저감의 동작들의 또 다른 예를 묘사하는 흐름도이다.
도 15는 도 13의 STTRAM 메모리의 프로그램 가능 워드 라인 드라이버 로직의 일 실시예의 더 상세한 개략도이다.
도 16은 도 15의 프로그램 가능 워드 라인 드라이버 로직의 동작들의 일 예를 묘사하는 그래프이다.
도 17은 본 개시 내용의 실시예에 따라 비트 셀들의 행에 대한 액세스를 보류함으로써 진동 표류 자계의 생성을 종결시키기 위해, 도 15의 프로그램 가능 워드 라인 드라이버 로직의 동작들의 일 예를 묘사하는 그래프이다.
도 18은 본 개시 내용의 실시예에 따라 비트 셀들의 행에 대한 액세스를 보류함으로써 비트 셀의 비트 값 저장 상태를 유지하는 일 예를 묘사하는 그래프이다.
도 19는 본 개시 내용의 실시예에 따라 비트 셀 비트 값 저장 상태 유지를 위한 표류 자계 저감을 위한, 도 14의 흐름도의 동작들의 더 상세한 예를 묘사하는 흐름도이다.
도 1은 본 개시 내용의 실시예에 따라 비트 셀 비트 값 저장 상태 유지를 채택하는 시스템의 선택된 양태들을 도시하는 고수준 블록도를 묘사한다.
도 2는 본 개시 내용의 실시예에 따라 비트 셀 비트 값 저장 상태 유지를 위한 표류 자계 저감을 채택하는 STTRAM의 기본 아키텍처를 묘사한다.
도 3a-3d는 도 2의 STTRAM 메모리의 비트 셀이 한 예의 개략도들이다.
도 4a-4b는 도 3a-3d의 비트 셀의 MTJ(magnetic tunneling junction) 소자의 강자성 층들의 다양한 분극의 예들을 묘사한다.
도 5는 도 2의 STTRAM의 비트 셀에 대한 판독, 기입 및 유지 전압들의 한 예를 묘사하는 차트이다.
도 6은 도 2의 STTRAM 메모리의 비트 셀들의 인접 행들의 평면 개략 표현이다.
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도 8은 상쇄 자계의 생성을 야기하여 표류 자계를 보상함으로써 인접한 비트 셀들의 행의 비트 값 저장 비트 값 저장 상태를 유지하도록 하기 위해, 본 개시 내용의 실시예에 따라 워드 라인 보상 제어 신호 생성의 일 예를 묘사하는 그래프이다.
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도 9b는 본 개시 내용의 실시예에 따라 비트 셀 비트 값 저장 상태 유지를 위해 표류 자계 저감을 위한 상쇄 자계의 일 예를 묘사하는 그래프이다.
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도 11은 본 개시 내용의 실시예에 따라 비트 셀 비트 값 저장 상태 유지를 위한 표류 자계 저감의 동작들의 일 예를 묘사하는 흐름도이다.
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도 14는 본 개시 내용의 실시예에 따라 비트 셀 비트 값 저장 상태 유지를 위한 표류 자계 저감의 동작들의 또 다른 예를 묘사하는 흐름도이다.
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도 17은 본 개시 내용의 실시예에 따라 비트 셀들의 행에 대한 액세스를 보류함으로써 진동 표류 자계의 생성을 종결시키기 위해, 도 15의 프로그램 가능 워드 라인 드라이버 로직의 동작들의 일 예를 묘사하는 그래프이다.
도 18은 본 개시 내용의 실시예에 따라 비트 셀들의 행에 대한 액세스를 보류함으로써 비트 셀의 비트 값 저장 상태를 유지하는 일 예를 묘사하는 그래프이다.
도 19는 본 개시 내용의 실시예에 따라 비트 셀 비트 값 저장 상태 유지를 위한 표류 자계 저감을 위한, 도 14의 흐름도의 동작들의 더 상세한 예를 묘사하는 흐름도이다.
이하의 설명에서, 동일한 구성요소들은 이들이 상이한 실시예들에 도시된 것과 상관 없이, 동일한 참조 번호들이 부여될 것이다. 본 개시 내용의 실시예(들)를 명확하고 간결한 방식으로 예시하기 위해, 도면들은 반드시 비례에 맞추어 그려지지 않을 수 있고, 소정 특징들은 다소 개략적 형태로 보여질 것이다. 일 실시예와 관련하여 설명 및/또는 도시되는 특징들은 하나 이상의 다른 실시예에서 및/또는 다른 실시예들의 특징들과 조합되어 또는 이들을 대신하여 동일한 방식으로 또는 유사한 방식으로 사용될 수 있다.
본 개시내용의 다양한 실시예에 따라, STTRAM과 같은 MRAM에서의 표류 자계 저감이 설명된다. 일 실시예에서, STTRAM에서의 비트 셀 비트 값 저장 상태들의 유지는 메모리의 비트 셀들이 상태를 변화하도록 야기할 수 있는 표류 자계들을 보상하기 위해 자계들을 생성함으로써 촉진될 수 있다. 다른 실시예에서, STTRAM에서의 비트 셀 비트 값 저장 상태들의 유지는 메모리의 비트 셀들이 상태를 변경하도록 야기할 수 있는 표류 자계(stray magnetic field)들을 일시적으로 종결시키기 위해 메모리 행에 대한 액세스를 선택적으로 중지시킴으로써 촉진될 수 있다.
예를 들어, 본 설명에 따른 비트 셀 비트 값 저장 상태 유지가 없다면, STTRAM 비트 셀들의 희생 행에서의 비트 셀들의 상태는 근처의 공격자 행에 대한 반복적 액세스에 의해 발생된 표류 자계로 인해 뒤집힐 수 있다. 본 명세서의 일 양태에 따르면, 그러한 로우-해머링 표류 자계는 표류 자계를 적어도 부분적으로 제거하기 위해 오프셋 자계를 발생시킴으로써 효과적으로 상쇄될 수 있다. 이러한 방식으로, 희생 행의 비트 셀들의 비트 값 저장 상태들은 비트 셀들의 인접 행에의 액세스를 야기하는 로우-해머로 인한 뒤집힘으로부터 보호될 수 있다. 본 설명의 다른 양태에서, 그러한 로우-해머링 표류 자계는 액세스되는 비트 셀들의 행에 대한 액세스를 선택적으로 중지함으로써 효과적으로 상쇄될 수 있다. 결과적으로, 주변 비트 셀들의 행으로의 액세스로 인해 희생 행의 비트 값 저장 상태들이 뒤집히기 전에 표류 자계의 생성이 일시적으로 종료될 수 있다.
본 설명에 따르면, STTRAM과 같은 MRAM 메모리에서의 표류 자계의 주요 기여자는 워드 라인(WL) 제어 라인으로 종종 지칭되는 메모리 제어 라인을 흐르는 전류이다. 일 실시예에 따르면, STTRAM에서의 비트 셀 비트 값들 저장 상태들의 유지를 향상시키기 위해, 비트 셀들의 행을 로우-해머링하는 표류 자계를 저감시키기 위해 프로그램 가능 WL 드라이버 로직이 제공된다. 예를 들어, 액세스되는 행, 즉 "액세스된" 행에 대한 판독 또는 기입 동작을 위한 특정 어드레스의 선택시, 선택된 어드레스에 대응하는 WL(word line) 제어 라인에 대한 WL 제어 신호가 하이 상태로 스위칭되고, 이는 WL 제어 라인에 결합된 스위칭 트랜지스터들을 턴온한다. 일 실시예에서, WL 제어 라인상의 제어 신호는 본 설명에서 VON으로 지정된 하이 상태로 상승될 수 있어서, 본 명세서에서 ION으로 지칭되는 전류가 로우-해머링되는 행에 인접한 행의 WL 제어 라인을 통해 흐르게 야기한다.
WL 제어 라인을 턴온하고 WL 제어 라인의 이러한 상태 변화와 관련된 전류 흐름의 결과로서, 표류 자계 Hstray가 생성된다. 본 설명에 따라, 프로그래밍 가능 WL 드라이버 로직은 액세스되지 않은 인접한 행(즉, "액세스되지 않은" 행)의 WL 제어 라인의 상태를, 액세스되지 않은 행의 WL 제어 라인이 본 설명에서 -VUND로 지정된 반대 극성의 전압 상태로 언더-구동(under-driven)되는 언더-구동 상태로 변경한다. 따라서, 이 실시예에서, 액세스되지 않은 WL 제어 라인의 언더-구동 상태 -VUND는 액세스된 행의 WL 제어 라인의 하이 상태 VON의 반대 극성을 갖는다. 액세스되지 않은 행의 인접한 WL 제어 라인의 상태 변경의 결과로서, 본 명세서에서 언더-구동 전류 -IUND로 지칭되는 반대 극성 전류가 생성되고, 이는 다음으로 오프셋용 자계 Hcancel를 발생시켜서 표류 자계 Hstray를 완전히 또는 부분적으로 상쇄시킨다. 따라서, 액세스되지 않은 행의 비트 셀들의 비트 값 저장 상태들의 유지는 행의 로우-해머링에도 불구하고 촉진될 수 있다. 또한, 액세스되지 않은 행의 WL 제어 라인상의 반대 극성 전압 -VUND는 액세스되지 않은 행의 비트 셀들에서의 누설을 감소시키는 것을 촉진할 수 있다.
기입 또는 다른 액세스 동작의 개시 시에, 생성된 표류 자계 Hstray는 +Hstray라고 표현되는 특정 방향을 가질 수 있다. 액세스되는 행의 기입 또는 다른 액세스 동작의 완료 시에, WL 제어 신호는 종종 제로 전압에 의해 표현되는 오프 상태로 변화한다. VON 상태로부터 제로 또는 더 낮은 전압 상태로의 천이의 결과로서, 이전 전류 ION의 반대 극성의 전류 -ION이 액세스되는 행의 WL 제어 라인을 통해 흐른다. 그 결과, 또 다른 표류 자계 -Hstray가 생성되나 이른 시기의 표류 자계 +Hstray의 것과는 반대 방향으로 방향이 정해진다.
본 설명에 따르면, 프로그램 가능 WL 드라이버 로직은 다시금 액세스되지 않은 인접 행(즉, "액세스되지 않은" 행)의 WL 제어 라인의 상태를 또 다른 상태로 변경할 수 있는데, 즉 예를 들어, 액세스되지 않은 행의 WL 제어 라인이 예를 들어 제로 볼트와 같은 더 높은 전압 상태로 구동되는 오프 상태로 된다.
액세스되지 않은 상태의 인접한 WL 제어 라인의 상태가 언더-구동 상태 -VUND에서 제로 볼트와 같은 더 높은 전압 상태로 변화한 결과, 예를 들어 전류 +IUND (이는 언더-구동 전류 -IUND에 대해 극성이 반대임)이 생성되고, 표류 자계 -Hstray 를 완전히 또는 부분적으로 상쇄시키는 오프셋용 자계 +Hcancel를 발생시킨다. 따라서, 액세스되지 않은 행의 비트 셀들의 상태의 유지는 인접한 행의 반복된 액세스에도 불구하고 용이해질 수 있다.
전술한 바와 같이, 본 설명의 다른 양태에서, 그러한 로우-해머링 표류 자계는 액세스되는 비트 셀들의 행에 대한 액세스를 선택적으로 중지함으로써 효과적으로 상쇄될 수 있다. 결과적으로, 희생 행의 상태들이 인접한 비트 셀들의 행으로의 액세스를 야기하는 로우-해머(row-hammer)로 인해 뒤집히기 전에 표류 자계의 생성이 일시적으로 종료될 수 있다.
STTRAM의 인접한(액세스되지 않은) 행을 로우-해머링(row-hammering)하는 것은 STTRAM의 인접한(액세스되지 않은) 행의 하나 이상의 비트 셀의 스핀 토크 자화 벡터가 원래의 안정한 상태로부터 멀어져서 세차 운동을 하도록 야기할 수 있다는 것이 인식된다. 따라서, 근처 행의 로우-해머링이 충분한 시간 기간 동안 계속되면, 자화 벡터는 액세스되지 않은 행의 비트 셀의 상태를 뒤집기에 충분한 정도로 세차 운동할 수 있다.
본 설명의 일 실시예에서, 프로그램가능 워드 라인 드라이버 로직은 인접한(액세스되지 않은) 로우가 해머링되고 있음을 나타낼 수 있는 메모리 행에 대한 반복된 액세스를 검출하도록 구성된 검출기를 포함한다. 예를 들어, 검출기는 특정 행에 대한 계속적인 액세스를 카운트하도록 구성된 카운터를 포함할 수 있다. 검출기는 카운터의 카운트 출력을 변수 N으로 표시되는 임계값과 비교하도록 구성된 비교기를 추가로 포함할 수 있으며, 이 변수는 몇몇 실시예에서 사용자에 의해 프로그램 가능할 수 있다. 제어 회로는 카운터의 카운트 출력과 임계값의 비교의 함수로서 특정 행에 대한 액세스를 중지하도록 구성될 수 있다. 예를 들어, 행을 지향하는 액세스 동작들이 임계값 N과 같으면, 해당 행에 대한 액세스가 일시적으로 중지될 수 있다. 일 실시예에서, 중지 기간은 몇몇 실시예에서 사용자에 의해 또한 프로그래밍될 수 있는 변수 M에 의해 표현되는 액세스 주기들의 특정 수에 제한될 수 있다.
여기서, 로우-해머링을 유발하는 행에 대한 액세스가 중지되면, 인접한 비트 셀의 자화 벡터의 세차 운동이 중단되고, 자화 벡터의 세차 운동이 역전되어 비트 셀의 상태가 새로운 안정 비트 셀 비트 값 저장 상태로 뒤집히기 전에 원래의 안정된 상태로 복귀할 수 있다. 이러한 방식으로, 스핀 토크 세차 운동을 저감하고 액세스 패턴을 야기하는 행 해머의 비트 플립 가능성을 감소시키기 위해 중지 기간 동안 로우-해머링을 유발하는 행에 대한 일시적인 중지가 활용될 수 있다. 몇몇 실시예에서, 단일 액세스 주기(M = 1)만큼 적게 액세스를 중지하는 것도 로우-해머링으로 인한 비트 셀 상태 뒤집힘을 감소시키거나 제거할 수 있다고 믿어진다.
일 실시예에서, 액세스를 야기하는 검출된 로우-해머가 특정 로우-해머링(RH) 기준을 초과하는 경우에 메모리 액세스의 중지가 적용될 수 있다. 반대로, 검출된 메모리 액세스가 RH 기준을 초과하지 않으면, 메모리 액세스 중지가 무시될 수 있다. 결과적으로, 메모리 성능에 대한 영향은 로우-해머링을 수반하지 않는 정상 메모리 액세스에 대해서, 및 RH 기준을 초과하지 않는 메모리 액세스에 대해 감소되거나 제거될 수 있다.
다른 실시예에서, 행의 로우-해머링 검출시 액세스를 중지하는 대신에, 오프셋용 자계들 HCANCEL,-HCANCEL이 M 액세스 주기와 같은 적당한 제한된 기간 동안, 예를 들어 행의 로우-해머링의 검출 시에 표류 자계를 제거하기 위해 선택적으로 생성될 수 있다. 다른 실시예에서, 액세스 중지 및 오프세용 자계 생성 중 하나 또는 둘 모두의 기술이 로우-해머링으로 인한 비트 셀 상태 뒤집힘을 단독으로 또는 조합하여 저감시키기 위해 워드 라인 드라이버 로직에 의해 선택적으로 채택될 수 있다.
동작의 정지는 일부 제한된 상황에서 성능에 악영향을 미칠 수 있음을 알 수 있다. 그러나, 로우-해머링은 종종 비정상적이거나 비인가된 액세스 패턴과 관련된다. 따라서 성능 수준에 잠재적으로 악영향을 미침에도 불구하고 이러한 상황 하에서 동작 중지가 정당화될 수 있다.
본 설명의 또 다른 양태에서, 본 설명에 따른 표류 자계 저감은 로우-해머링 공격에 더 취약한 메모리의 선택된 영역들에 대해 채택될 수 있음을 알 수 있다. 반대로, 로우-해머링에 덜 취약한 메모리 영역들은 배제되어 회로의 복잡성 및 오버 헤드에 대한 영향을 줄인다.
도시된 실시예에서, STTRAM의 각각의 비트 셀은 자기 터널 접합(MTJ) 소자를 포함한다. 자기 터널 접합(MTJ) 소자 내의 자성층의 방향은 스핀-분극된 전류를 사용하여 수정될 수 있다. STT 기반 MTJ에서, 소자 저항은 터널 접합의 양측에서의 자기 분극 방향들 사이의 상대적 각도 차이에 의존하여 낮거나 높을 수 있다.
일 실시예에서, 각각의 MTJ의 강자성 층들이 평행한 자기 방향을 갖고 낮은 저항을 나타내는 비트 셀의 하나의 비트 값 저장 상태가 보여진다. 반대로, 각각의 MTJ의 강자성 층들이 반 평행 자기 방향을 갖고 높은 저항을 나타내는 제2 비트 값 저장 상태가 보여진다. "1"과 같은 논리 값은 제1 (평행 방향, 저 저항) 상태로 표현될 수 있고, "0"과 같은 논리 값은 제2 (반 평행, 고 저항) 상태로 표현될 수 있다. 다른 실시예들에서, "제로"와 같은 논리 값은 제1 (평행 방향, 저 저항) 상태에 의해 표현될 수 있고, "1"과 같은 논리 값은 제2(반 평행, 높은 저항) 상태에 의해 표현될 수 있다.
본 명세서에 기술된 바와 같은 자계 저감 기술은 거대자기 저항(GMR) MRAM, 토글 MRAM 및 다른 MRAM 소자와 같은 STT MRAM 소자 이외의 MRAM 소자에 적용될 수 있음을 알 수 있다. 본 명세서에 기술된 실시예에 따른 이러한 MRAM 기반 메모리 소자는 독립형 메모리 회로 또는 논리 어레이들 중 어느 하나에서 사용될 수 있거나, 마이크로프로세서 및/또는 디지털 신호 프로세서(DSP)에 내장될 수 있다. 또한, 시스템 및 프로세스가 예시적인 실시예에서 마이크로 프로세서 기반 시스템을 참조하여 주로 설명되지만, 본 명세서의 개시의 관점에서 본 개시의 특정 양태, 아키텍처 및 원리는 다른 유형의 소자 메모리 및 논리 소자에 동일하게 적용할 수 있다는 것을 유의해야 한다.
도면을 참조하면, 도 1은 본 개시 내용의 실시예에 따른 비트 셀 비트 값 저장 상태 유지를 이용하는 시스템의 선택된 양태들을 도시하는 고 레벨 블록도이다. 시스템(10)은 메모리 소자를 포함할 수 있는 다수의 전자 및/또는 컴퓨팅 디바이스 중 임의의 것을 나타낼 수 있다. 이러한 전자 및/또는 컴퓨팅 디바이스들은 메인 프레임, 서버, 개인용 컴퓨터, 워크스테이션, 전화 디바이스, 네트워크 기기, 가상화 디바이스, 스토리지 제어기, 휴대용 또는 모바일 디바이스(예: 랩탑, 넷북, 태블릿 컴퓨터, PDA(personal digital assistant), 휴대용 미디어 플레이어, 디지털 카메라, 모바일 전화, 스마트 폰, 피처 폰 등) 또는 컴포넌트(예: SoC, 프로세서, 브리지, 메모리 제어기, 메모리 등)와 같은 컴퓨팅 디바이스들을 포함할 수 있다. 대안적인 실시예에서, 시스템(10)은 더 많은 요소, 더 적은 요소 및/또는 상이한 요소를 포함할 수 있다. 또한, 시스템(10)이 개별 요소를 포함하는 것으로 묘사될 수 있지만, 이러한 요소는 SoC(system on a chip)과 같은 하나의 플랫폼 상에 통합될 수 있음을 알 것이다. 도시된 예에서, 시스템(10)은 예를 들어 마이크로프로세서(20), 메모리 제어기(30), 메모리(40) 및 비디오 제어기, 입력 디바이스, 출력 디바이스, 스토리지, 네트워크 어댑터 등을 포함할 수 있는 주변 컴포넌트들(50)을 포함할 수 있다. 마이크로프로세서(20)는 명령어들 및 데이터를 저장하기 위한 메모리 계층의 일부일 수 있는 캐시(25)를 포함하고, 시스템 메모리(40)는 또한 메모리 계층의 일부일 수 있다. 마이크로프로세서(20)와 메모리(40) 사이의 통신은 메모리 제어기(또는 칩셋)(30)에 의해 촉진될 수 있으며, 이 메모리 제어기는 주변 컴포넌트들(50)과의 통신을 용이하게 할 수 있다.
주변 컴포넌트(50)의 저장은, 예를 들어, 고체 상태 드라이브, 자기 디스크 드라이브, 광학 디스크 드라이브, 테이프 드라이브, 플래시 메모리 등과 같은 비 휘발성 스토리지일 수 있다. 스토리지는 내부 저장 디바이스 또는 소속된 또는 네트워크 액세스 가능한 스토리지를 포함할 수 있다. 마이크로 프로세서(20)는 메모리(40) 및 스토리지(50)에 데이터를 기록하고 그로부터 데이터를 판독하도록 구성된다. 스토리지 내의 프로그램들은 메모리에 로딩되고 프로세서에 의해 실행된다. 네트워크 제어기 또는 어댑터는 이더넷, 파이버 채널 조정 루프(Fibre Channel Arbitrated Loop) 등과 같은 네트워크와의 통신을 가능하게 한다. 또한, 특정 실시예에서, 아키텍처는 메모리에 저장된 정보를 디스플레이 모니터상에 렌더링하도록 구성된 비디오 제어기를 포함할 수 있으며, 여기서 비디오 제어기는 비디오 카드상에 구현되거나 마더보드 또는 다른 기판상에 장착된 집적 회로 컴포넌트상에 집적될 수 있다. 입력 디바이스는 사용자 입력을 프로세서에 제공하는데 사용되며, 키보드, 마우스, 펜-스타일러스, 마이크로폰, 터치 감지 디스플레이 스크린, 입력 핀, 소켓, 또는 본 기술 분야에 공지된 임의의 다른 활성화 또는 입력 메커니즘을 포함할 수 있다. 출력 디바이스는 프로세서, 또는 디스플레이 모니터, 프린터, 스토리지, 출력 핀, 소켓 등과 같은 다른 컴포넌트로부터 전송된 정보를 렌더링할 수 있다. 네트워크 어댑터는 주변 컴포넌트 인터커넥트(PCI) 카드, PCI-익스프레스, 또는 일부 다른 I/O 카드와 같은 네트워크 카드상에 또는 마더보드 또는 다른 기판상에 장착된 집적 회로 컴포넌트상에 구현될 수 있다.
디바이스(10)의 컴포넌트들 중 하나 이상은 특정 애플리케이션에 의존하여 생략될 수 있다. 예를 들어, 네트워크 라우터에는 비디오 제어기가 없을 수 있다.
임의의 하나 이상의 메모리 디바이스들(25, 40), 및 다른 디바이스들(10, 30, 50)은 본 명세서에 따른 표류 자계 저감을 갖는 MRAM 메모리를 포함할 수 있다. 도 2는 본 설명의 일 실시예에 따른 STT 메모리(66)의 비트 셀들(64)의 행들 및 열들의 어레이(60)의 예를 나타낸다. STT 메모리(66)는 또한 행 디코더, 타이머 디바이스 및 I/O 디바이스(또는 I/O 출력)를 포함할 수 있다. 동일한 메모리 워드의 비트들은 효율적인 I/O 설계를 위해 서로 분리될 수 있다. 멀티플렉서(MUX)는 READ 동작 동안 각각의 열을 필요한 회로에 연결하는데 사용될 수 있다. WRITE 동작 동안에 또 다른 MUX를 사용하여 각각의 열을 기입 드라이버에 연결할 수 있다. 제어 회로(68)는 후술하는 바와 같이 표류 자계 저감 동작 및 비트 셀들(64)에 대한 판독 동작 및 기입 동작과 같은 메모리 액세스 동작을 수행한다. 제어 회로(68)는 적절한 하드웨어, 소프트웨어 또는 펌웨어, 또는 이들의 다양한 조합을 사용하여 기술된 동작을 수행하도록 구성된다.
도 3a-3d에 도시된 대로, 예시된 실시예의 각각의 STTRAM 비트 셀(64)은 자기 터널 접합(MTJ) 소자(70)와 같은 강자성 소자, NMOS 트랜지스터와 같은 스위칭 트랜지스터(71), 및 판독 및 기입 동작을 포함하는 비트 셀 액세스 동작을 위한 세 개의 제어 라인, 즉 비트 라인(BL), 소스 라인(SL), 및 워드 라인(WL)을 포함한다. 도 4a-4b에 도시된 바와 같이, 비트 셀의 각각의 강자성 소자(70)는 스핀 밸브의 경우에는 금속층이거나 또는 MTJ의 경우에는 얇은 유전체 또는 절연층인 중간층(76)에 의해 분리된 강자성 재료로 된 2개의 층(72, 74a)을 포함한다. 이 예에서, 강자성 재료 층(72)은 전기적 접촉 층(78)에 의해 접촉되고, 지배적인 자화 방향이 고정된 제1 분극을 갖는다. 따라서, 층(72)은 고정 층으로 지칭된다. 고정 층(72)의 주된 자화 방향은 도 4a의 단면도에서 오른쪽에서 왼쪽을 가리키는 화살표(80)로 나타내어진 자화 방향을 갖는다.
강자성 재료의 다른 층(74a)은 전기적 접촉 층(81)에 의해 접촉되고 자유 층의 주된 자화 방향이 선택적으로 변화될 수 있는 가변 분극을 갖는 "자유 층"이라고 지칭된다. 자유 층(74a)의 주된 자화 방향은 도 4a의 단면도에서 오른쪽에서 왼쪽을 또한 가리키는 화살표(82a)에 의해 나타내어진다. 도4a, 4b의 실시예들에서, 화살표(80, 82a, 82b)에 의해 나타내어진 대로의 자화 방향들은 중간층(76)에 대체로 평행한 것으로 표시된다. 다른 MTJ 디바이스에서, 자화의 방향들은 다른 방향을 가질 수 있다. 예를 들면, 자화의 방향은 중간층(76)에 직교할 수 있다.
도 4a의 예에서, 자유 및 고정 층들(74a, 72) 모두의 주된 자화 방향은 동일한 것으로, 즉 동일한 방향으로 도시되어 있다. 2개의 강자성 층(72, 74a)의 주된 자화 방향이 동일하다면, 2개의 층의 분극들은 "평행"하다고 언급된다. 평행 분극에서, 비트 셀은 비트 셀에 저장된 논리 1 또는 논리 0 중 하나를 나타내기 위해 선택될 수 있는 저 저항 상태를 나타낸다. 도 4b에서 화살표들(80)(우측에서 좌측) 및 82b(좌측에서 우측)에 의해 도시된 바와 같이 2개의 강자성 층의 주된 자화 방향이 반대이면, 2개의 층(72, 74b)의 분극들은 "반 평행"이라고 지칭된다. 반 평행 분극에서, 비트 셀은 비트 셀에 저장된 논리 1 또는 논리 0 중 다른 하나를 나타내기 위해 선택될 수 있는 고 저항 상태를 나타낸다. 따라서, 각각의 비트 셀(64)의 MTJ 소자(70)는 도 3b에 도시된 바와 같이 가변 저항기 Rmem에 의해 도식적으로 표현될 수 있다.
STTRAM(66)의 비트 셀(64)에 저장된 분극 및 그에 따른 논리 비트 값은 비트 셀(64)의 강자성 소자(70)를 통해 특정 방향으로 스핀 분극된 전류를 통과시킴으로써 특정 비트 값 저장 상태로 설정될 수 있다. 스핀 분극 전류는 전하 캐리어들(전자와 같은 것)의 스핀 방향이 주로 스핀 업(spin up) 또는 스핀 다운(spin down) 중 하나인 타입의 전류이다. 따라서, 제어 회로(68)(도 2)는 비트 셀(64)의 강자성 소자(70)를 통해 한 방향으로 스핀 분극된 전류를 통과시킴으로써 STTRAM(66)의 비트 셀(64)에 논리 1을 저장하도록 구성된다. 결과적으로, 비트 셀(64)의 강자성 소자(70)의 강자성 층들은 어떤 분극 상태가 논리 1을 나타내기 위해 선택되었는지에 의존하여 평행 또는 반 평행 중 하나인 분극을 갖는다.
반대로, 논리 0은 비트 셀의 강자성 소자(70)를 통해 반대 방향으로 스핀 분극된 전류를 통과시키는 제어 회로(68)에 의해 STTRAM(66)의 비트 셀(64)에 저장될 수 있다. 결과적으로, 비트 셀(64)의 강자성 소자(70)의 강자성 층들은 어떤 분극이 논리 0을 나타내기 위해 선택되었는지에 의존하여 평행 또는 반 평행의 다른 하나인 분극을 갖는다.
따라서, 도 3a-3d의 비트 셀(64)은 자기 터널 접합(MTJ) 소자(70)을 통해 전류를 통과시킴으로써 기입되고, 전류의 방향이 MTJ 소자(70)의 비트 값 저장 상태를 결정한다. 예를 들어: 비트 라인(BL)으로부터 소스 라인(SL)으로의 전류는 MTJ 소자(70)를 평행(P) 분극 방향으로 스위칭할 것이고, 소스 라인(SL)으로부터 비트 라인(BL)으로의 전류는 전류가 충분한 기간(스위칭 시간)동안 인가되면 MTJ 소자(70)를 반 평행(AP) 분극 방향으로 스위칭할 것이다.
본 설명에 따라, MTJ 디바이스(70)를 통해 흐르는 전류 이외에, MTJ 디바이스(70)의 상태는 MTJ 디바이스(70)상에 인가되는 표류 자계와 같은 자계의 영향을 받을 수 있다는 것을 알 수 있다. 따라서, 본 설명의 일 양태에서, MTJ 소자(70)의 상태의 제어는 MTJ 디바이스(70)상에 인가되는 표류 자계의 영향을 감소 시키거나 제거함으로써 개선될 수 있다.
일 실시예에서, 비트 라인(BL)을 VRD로 프리차지(precharge)하고 워드 라인(WL)이 도 5의 차트에 도시된 대로 스위칭 트랜지스터(71)을 턴온하는 전압 VDD로 스트로브될 때 셀을 통해 비트 라인(BL)이 감쇠하도록 함으로써 비트 셀(64)을 판독할 수 있다. 감지 증폭기 기준 전압은 기준 셀을 사용하여 동시에 드레인될 수 있다. 기준 및 액세스된 비트 라인들(BL) 모두는 PMOS 전류원을 사용하여 클램핑되므로, 매우 긴 액세스 시간 동안에도 일정한 차분이 감지 증폭기 입력에서 유지된다.
이 예에서, 논리 1은 자기 터널 접합(MTJ) 소자(70)인 가변 저항 소자 Rmem(도 3b)의 고 저항 상태(반 평행 분극(도 4b))에 의해 표현된다. 반대로, 논리 0은 이 예에서 자기 터널 접합(MTJ) 소자(70)인 가변 저항 소자 Rmem 의 낮은 저항 상태(평행 분극(도 4a)에 의해 표현된다. 그에 따라서, 프리차지 전압 VRD가 비교적 높은 값으로 감쇠하면, 논리 1(고 저항 상태)이 MTJ 소자(70)에 저장되는 것으로 표시된다. 반대로 프리차지 전압 VRD가 비교적 낮은 값으로 감쇠하면, 논리 0(저 저항 상태)이 MTJ 소자(70)에 저장되는 것으로 표시된다. (다른 실시예에서, 논리 1은 가변 저항 트랜지스터 소자 Rmem의 저 저항 상태(평행 분극(도 4a))에 의해 나타낼 수 있다. 반대로, 논리 0은 가변 저항 트랜지스터 소자 Rmem의 고 저항 상태(반 평행 분극(도 4b))에 의해 표현될 수 있다.
비트 셀(64)에 기입하기 위해, 제어 회로(68)(도 2)에 의해 제어되는 양방향 기입 방식이 사용된다. 가변 저항 소자(Rmem)로 표현된 MTJ 소자(70)의 비트 값 저장 상태가 반 평행 상태(도 4b)로부터 평행 상태(도 4a)로 변화하는 논리 0을 기입하기 위해, 비트 선 BL은 VDD로 충전되고 소스 선(SL)은 접지에 접속되어, 비트 선(BL)으로부터 소스 선(SL)으로 전류가 흐르도록 한다. 반대로, 가변 저항 소자(Rmem)의 상태가 평행 상태(도 4a)로부터 반 평행 상태(도 4b)로 변화하는 논리 1을 기입하기 위해서, 반대 방향의 전류가 활용된다. 따라서, VDD에 있는 소스 선(SL) 및 접지에 있는 비트 선(BL)은 전류가 소스 선(SL)으로부터 비트 선(BL)으로, 즉 반대 방향으로 흐르도록 야기한다. 비트 선(64)에 대한 메모리 액세스 동작이 완료되면, 액세스되는 행의 비트 셀들(64)의 소스 선(SL), 비트 선(BL) 및 워드선(WL)은 예를 들어 도 5에 도시된 바와 같이 제로 volt와 같은 오프 상태에 유지되어 액세스되는 행의 비트 셀들의 비트 셀 비트 값 저장 상태들을 유지하게 된다.
그러나, 본 설명에 따른 비트 셀 상태 유지가 없는 경우, 메모리(66)의 도전체들을 통과하는 전류들은 메모리(66)의 동작을 붕괴시킬 수 있는 표류 자계들을 생성할 수 있다. 예를 들어, 판독 또는 기입 동작 시에 하나의 비트 셀에 액세스하기 위해 워드 라인(WL), 비트 라인(BL), 또는 소스 라인(SL)과 같은 도전체들에서 생성된 전류들은, 특히 비트 셀 직접도가 증가하여 밀도를 증가시킴에 따라 인접한 비트 셀의 비트 값 저장 상태를 뒤집기에 충분한 강도의 표류 자계들을 생성할 수 있다.
도 3a의 실시예에서, 비트 셀 제어 라인(BL)에 결합된 자유 층 및 스위칭 트랜지스터(71)에 결합된 고정 층을 갖는 MTJ 소자(70)가 도시되어 있다. 그러나, 다른 실시예에서, 이러한 배치는 자유 층이 스위칭 트랜지스터(71)에 결합되고 고정 층이 비트 셀 제어 라인(BL)에 결합되어 반대로 될 수 있다.
도 6은 메모리(66)(도 2)의 비트 셀들(64)의 어레이(60)의 부분(60a)을 묘사하는 개략도이다. 도 2에 가장 잘 도시된 바와 같이, 어레이(60)는 비트 셀들(64)의 제1 행(100) 및 비트 셀들(64)의 제2 인접 행(102)을 포함한다.
도 6은 각각이 MTJ 소자(70')를 포함하는 비트 셀들(64a1, 64a2 ... 64an)에 의해 표현되는 비트 셀들을 포함하는 것으로 행(100)을 묘사한다. 유사하게, 인접한 행(102)은 각각이 MTJ 소자(70)를 포함하는 비트 셀들(64b1, 64b2 ... 64bn)에 의해 표현되는 비트 셀들을 포함하는 것으로 묘사되어 있다. 도 3c 및 도 6의 예에서, 비트 셀들 및 이들의 컴포넌트들은 상대적으로 조밀하게 집적된다. 따라서, MTJ 소자들(70, 70')을 포함하는 인접 비트 셀들 및 인접 비트 셀들의 컴포넌트들, 비트 라인들(BL), 워드 라인들(WL) 및 소스 라인들(SL)과 같은 도전체 금속화 제어 라인들(108)(도 3c), 예를 들어, 층들 간의 비아(110), 및 스위칭 트랜지스터(71)의 도핑된 영역들(114) 및 층들(118)은 비교적 근접하여 서로 이격될 수 있다. 특정 응용에 의존하여, 다른 실시예들이 더 크거나 더 작은 밀도로 집적될 수 있음을 알 수 있다.
일부 실시예들에서 고밀도 집적과 같은 다양한 요인들로 인해, 상당한 양의 표류 자계들이 MTJ 소자들(70')을 포함하는 비트 셀들의 컴포넌트들에 인가될 수 있다. 이러한 표류 자계들은 예를 들어 비트 라인들(BL), 소스 라인들(SL) 및 워드 라인들(WL)과 같은 전류 운반 도전체들에 의해 생성될 수 있다. 본 설명에 따르면, STTRAM과 같은 MRAM 메모리에서의 표류 자계들의 주요 기여자는 워드 라인(WL) 제어 라인에 흐르는 전류에 기인한 것으로 인식된다. 도 6의 예에서는, 비트 셀들(64b1, 64b2, ... 64bn)의 행(102)은 인접 행에 로우-해머링을 일으키는 방식으로 액세스되는 행을 나타낸다. 로우-해머링되는 비트 셀들(64a1, 64a2 ... 64an)의 인접한 행은 액세스되지 않는다. 따라서, 행(100)에 대한 워드 라인은 WLnot _access로 라벨링된다. 반대로, 액세스되는 행(102)에 대한 워드 라인은 WLaccess로 라벨링된다.
도 7은 행(102)(도 6)의 워드 라인(WL) 제어 라인(WLaccess)에 흐르는 전류로 인해 발생되는 표류 자계 Hstray를 묘사한다. 도 8은 순차적 인 판독 또는 기입 동작들에서 행(102)(도 6)의 특정 어드레스가 액세스되는 순차적 메모리 액세스 주기들을 묘사한다. 각각의 메모리 액세스 주기에서, 액세스되는 행(102), 즉 "액세스된" 행에 대한 판독 또는 기입 동작을 위한 특정 어드레스의 선택 시에, 선택된 어드레스의 WL 제어 라인 WLaccess에 의해 운반되는 워드 라인(WL) 제어 신호는 도 8에 도시된 바와 같이 하이 상태 VON로 스위칭되고, 이는 WL 제어 라인에 결합된 스위칭 트랜지스터(71) (도 3a-3d)를 턴온한다. 하이 상태 VON로의 전이로 인해, 본 명세서에서 ION(도 7)으로 지칭되는 전류가 액세스되는 행(102)의 제어 라인(WLaccess)을 통해 흐른다.
WL 제어 라인 WLaccess 를 통해 흐르는 턴온 전류 ION의 결과로서, 도 7에 도시된 바와 같이 비오-사바(Biot-Savart) 법칙에 따라 표류 자계 Hstray가 생성된다. 액세스되지 않은 인접한 행(100)(도 6)의 인접한 ("희생") MTJ 소자(70')상의 표류 자계 Hstray의 강도는 희생 MTJ 소자(70')와 액세스되는 행(102)의 WL 제어 라인 WLaccess 사이의 거리 변수 d1, cos θ1, cosφ1(도 7)의 함수로서 다음과 같이 계산된다:
도 9a는 주어진 전류 ION 및 도전체에서 MTJ 소자까지의 거리 d 1에 대해 무한 와이어(θ1 = φ1 = 0)를 가정함으로써 단순화되어 계산된 표류 자계 강도의 예를 도시한다. 본 설명에 따른 표류 자계 저감이 없다면, 표류 자계 Hstray는 희생 MTJ 소자(70')가 그의 비트 값 저장 상태를 평행 방향, 저 저항 상태로부터 반 평행 방향, 고 저항 상태로 또는 그 반대로 스위칭하도록 야기할 수 있다. 이러한 상태 스위칭은 WL 제어 라인 WLaccess 와 같은 도전체를 통한 양방향 전류 흐름에 의해 향상되며, 이 전류 흐름은 도 9a에 도시된 바와 같이 사실상 진동하는 표류 자계들(+Hstray, -Hstray)을 생성할 수 있다.
예를 들어, WL 제어 라인 WLaccess이 액세스된 행(102)의 비트 셀들로부터 값들을 판독하거나 이것들에 값들을 기입하기 위해 메모리 판독/기입 액세스 주기에서 활성화될 때, 전류는 WL 제어 라인 WLaccess을 통해 흘러서, 도 8에 도시된 바와 같이 '0'으로부터 Von으로 WL 제어 라인 WLaccess에 존재하는 커패시턴스를 충전시킨다. 도 5의 예에서는, 전압 VON은 전압 VDD로 표현된다. 전압 VON은 특정 애플리케이션에 의존하여 다른 값들 및 소스들을 가질 수 있다.
메모리 액세스 주기에서 개시되는 전류 흐름의 결과로서, 자계 Hstray 가 생성되어 도 7에 도시된 바와 같이 희생 MTJ 소자(70')를 통해 흐른다. 메모리 판독(또는 기입) 액세스가 종료됨에 따라, WL 제어 라인 WLaccess는 활성화 해제되고 방전 전류(-ION으로 나타낼 수 있음)가 반대 방향으로 흘러서 표류 자계(-Hstray로서 나타낼 수 있음)를 생성하는데, 이 표류 자계는 반대 방향으로 희생 MTJ 소자 (70')를 통해 흐른다. 도 9a에 묘사된 바와 같이, +Hstray와 이것에 이어지는 -Hstray 의 순차적이고 반복적 인가는 진동하는 표류 자계를 제공하고 이 표류 자계는 도 10에 도시된 바와 같이 희생 MTJ 소자(70')의 비트 값 저장 상태를 스위칭하는 결과를 낳을 수 있다.
예를 들어, 희생 MTJ 소자(70')의 분극 방향들은 인가된 진동하는 표류 자계에 응답하여 진동할 수 있다. 그러므로, 비트 셀 비트 값 저장 상태는 진동하는 표류 자계가 인가되는 한 마찬가지로 진동할 수 있다. 그 결과, 희생 비트 셀의 최종 비트 값 저장 상태는 진동하는 표류 자계가 중단된 시점에서의 비트 셀의 최종 비트 값 저장 상태에 의존할 수 있다. 따라서, 로우-해머링 진동 표류 자계가 언제 중단되는지에 좌우되어, 희생 비트 셀의 결과적인 비트 값 저장 상태는 정확한 상태 또는 부정확한 상태일 수 있다.
비트 값 저장 상태들을 뒤집는 것에 대한 MTJ 소자들의 민감성은 파라메트릭 프로세스 변동들의 함수일 수 있다는 것이 또한 인식된다. 따라서, 일부 MTJ 소자들의 상태는 다른 MTJ 소자들이 그런 것보다 더 약한 표류 자계에 의해 더 쉽게 뒤집힐 수 있다. 메모리 어레이의 연속적이고 반복적인 액세스에 의해 발생되는 열은 MTJ 소자 상태들을 뒤집는 데에 요구되는 표류 자계 강도를 감소시킬 수 있음을 또한 알 수 있다.
따라서, 본 설명에 따른 표류 자계 저감이 없다면, 메모리의 신뢰성은 로우-해머링 또는 과도한 표류 자계를 발생시키는 다른 메모리 액세스 패턴에 의해 악 영향을 받을 수 있다. 덧붙여, 로우-해머링은 이런 로우-해머링이 보안 정책에 의해 허용되지 않는 메모리 행들에 기입하는 것을 촉진시킨다면 데이터 보안에 나쁜 영향을 줄 수 있다. 따라서, 본 설명에 따른 표류 자계 저감이 없다면, 해커는 인가되지 않은 메모리 로케이션들에 기입할 수 있는 것으로 인식된다.
도 11은 본 명세서에 따른 비트 셀 비트 값 저장 상태 유지 동작의 일례를 도시한다. 한 동작에서, MRAM과 같은 메모리의 비트 셀들의 행이 액세스된다(블록 200). 전술한 바와 같이, 이러한 액세스는 표류 자계들을 생성할 수 있고, 이 표류 자계들은 본 설명에 따른 비트 셀 상태 유지가 없으면, 희생 비트 셀들의 비트 셀 상태들이 비트 값 저장 상태들을 변경하도록 야기할 수 있고, 신뢰성 또는 데이터 보안에 있어서 결과적 손실을 입을 수 있다. 도 11의 실시예에서, 메모리는 액세스되는(블록 200) 행에 인접한 메모리 행들의 비트 값 저장 상태들을 유지하기 위해 표류 자계를 저감하도록(블록 210) 구성된다.
도 12는 본 발명에 따른 자계 저감 동작의 일 실시예를 포함하는 비트 셀 비트 값 저장 상태 유지 동작의 일례를 묘사한다. 이 예에서, WL 제어 라인 WLaccess(도 8)에 대해 묘사된 것과 같은 워드 라인(WL) 제어 신호가 생성되어(블록 220) 행(102)의 비트 셀들 64b1, 64b2 … 64bn 중 하나 이상과 같은 비트 셀을 액세스한다. 전술한 바와 같이, 이러한 액세스는 표류 자계 +Hstray, -Hstray를 생성할 수 있고, 이 표류 자계들은, 본 설명에 따른 비트 셀 비트 값 저장 상태 유지가 없으면, 비트 셀들 64a1, 64a2 … 64an(도 6)과 같은 희생 비트 셀들의 비트 셀 상태들이 도 10에 묘사된 대로 비트 값 저장 상태들을 변경하도록 야기할 수 있다.
본 설명에 따른 자계 저감의 일 실시예에서, 워드 라인 보상 제어 신호가 생성되어(블록 230, 도 12), 표류 자계들을 보상하기 위한 상쇄 자계의 생성을 야기하여 비트 셀들의 인접한 행의 비트 값 저장 상태를 유지하게 된다. 도 8은 도 13의 메모리(66)의 프로그램 가능 워드 라인 드라이버 로직(240)과 같은 워드 라인 드라이버 회로 로직에 의해 생성되는, WL 제어 라인 WLnot _access에 대한 그러한 워드 라인 보상 제어 신호의 일례를 묘사한다. 도 7은 WL 제어 라인 WLnot _access에 대한 워드 라인 보상 제어 신호에 응답하여 생성된 자계 Hcancel의 일례를 묘사한다.
전술한 바와 같이, 로우-해머링을 야기하는 행의 각각의 메모리 액세스 주기에서(도 8), 선택된 어드레스의 WL 제어 라인 WLaccess에 의해 운반되는 워드 라인(WL) 제어 신호는 높은 상태의 VON으로 스위칭되고, 커패시턴스 충전 전류 ION(도 7)은 액세스되는 행(102)의 제어 라인 WLaccess를 통해 흐른다. WL 제어 라인 WLaccess를 통해 흐르는 턴온 전류 ION의 결과로서, 표류 자계 Hstray가 생성된다.
도 13의 메모리(66)에서, 행(102)의 비트 셀들 64b1, 64b2 … 64bn (도 6) 중 하나 이상이, 행(102)의 행 어드레스 및 도 13의 비트 셀 64b1에 의해 표현된 바와 같은 비트 셀들 64a1, 64a2... 64an 중 하나 이상의 열 어드레스를 포함하는 메모리 어드레스를 제공함으로써 메모리 판독 또는 기입 액세스 동작에 대해 선택될 수 있다. 행 어드레스는 행 어드레스 디코더 로직(244)에 의해 디코딩되어 행(102)의 WL 제어 라인 WLaccess와 같은 특정 워드 라인을 선택한다. 열 어드레스는 열 어드레스 디코더 로직(250)에 의해 디코딩되어 열 선택 로직(254) 및 감지 증폭기들(260)을 사용하여 특정 비트 라인(BL)을 선택한다. 액세스된 비트 셀에 저장된 비트 값은 판독 래치(264)에서 판독되고 래치될 수 있다.
각각의 액세스 주기에서 표류 자계들의 발생을 보상하기 위해, 보상 제어 신호가 각각의 메모리 액세스 주기 동안 프로그램 가능 워드 라인 드라이버(240)에 의해 생성된다. 생성된 보상 제어 신호는 행(100)(도 6)의 WL 제어 라인 WLnot_access(도 8)에 의해 나타내어지는 바와 같이 액세스되지 않은 하나 이상의 인접 행의 워드 라인에 인가된다. 따라서, 메모리 액세스 주기에서 액세스되는 행(102), 즉 "액세스된" 행에 대한 판독 또는 기입 동작을 위한 특정 어드레스의 선택 시에, 선택된 어드레스의 WL 제어 라인 WLnot _access에 의해 운반되는 보상 제어 신호는 도 8에 도시된 바와 같이 언더-구동 상태 -VUND로 스위칭된다. 따라서, 이 실시예에서, 액세스되지 않은 행의 WL 제어 라인의 언더-구동 상태 -VUND는 액세스된 행의 WL 제어 라인의 높은 상태 VON의 반대 극성을 갖는다. 언더-구동 상태 -VUND로의 전이로 인해, 본 명세서에서 -IUND(도 7)로 지칭되는 커패시턴스 충전 전류는 액세스되지 않은 행(100)의 제어 라인 WLnot _access을 통해 흐른다. 따라서, 이 실시예에서, 액세스되지 않은 행의 WL 제어 라인의 전류 -IUND는 액세스된 행의 WL 제어 라인의 전류 ION의 반대 극성을 갖는다.
WL 제어 라인 WLnot _access를 통해 흐르는 보상 전류 -IUND의 결과로서, 도 7에 도시된 바와 같이, 비오-사바 법칙에 따라 상쇄 자계 Hcancel이 생성된다. 액세스되지 않은 인접 행(100)(도 6)의 인접한 ("희생") MTJ 소자(70')에 대한 상쇄 자계 Hcancel의 강도는 희생 MTJ 소자(70')와 액세스되지 않은 행(100)의 WL 제어 라인 WLnot-access 사이의 거리 변수 d2, cosθ2, cosφ2 의 함수로서 다음과 같이 계산될 수 있다:
따라서, 액세스되지 않은 행(100)의 제어 라인 WLnot _access을 통해 흐르는 언더-구동 상태 -VUND의 크기 및 극성과 결과적인 전류 -IUND(도 7)은 액세스되지 않은 인접한 행(100)(도 6)의 인접한("희생") MTJ 소자(70')에 대한 표류 자계 Hstray를 완전히 또는 적어도 부분적으로 보상하는 결과적 상쇄 자계 Hcancel을 제공하도록 선택될 수 있다. 예를 들어, 도 9b는 인접한("희생") MTJ 소자(70')에 대한 표류 자계 Hstray 를 오프셋시키고 또한 순 자계 Hnet를 그 크기에 있어서 제로로 또는 거의 제로로 생성하기 위한 적절한 극성 및 크기의 상쇄 자계 Hcancel을 묘사한다. 일 실시예에서, 프로그래밍 가능 워드 라인 드라이버 로직(240)은 인접한("희생") MTJ 소자(70')에 대한 표류 자계 Hstray를 오프셋시키고 또한 로우-해머링으로 인한 비트 셀 상태 스위칭을 감소시키거나 제거하기에 충분히 낮은 순 자계 Hnet를 생성하기 위한 적절한 극성 및 크기의 보상 제어 신호들을 제공하도록 프로그래밍될 수 있다.
전술한 바와 같이, 메모리 판독(또는 기입) 액세스가 종료됨에 따라, WL 제어 라인 WLaccess는 활성화 해제되고 커패시턴스 방전 전류(-ION으로 표현될 수 있음)는 이전의 전류 +ION과 반대 방향으로 흐르고, 이전의 표류 자계 +Hstray와 반대 방향으로 희생 MTJ 소자(70')를 통해 흐르는 표류 자계(-Hstray로 표현될 수 있음)를 생성한다. 도 9a에 묘사된 바와 같이, +Hstray와 그에 이어지는 -Hstray 의 순차적 인가는 진동하는 표류 자계 Hstray를 제공하고, 이것은 도 10에 묘사된 대로 희생 MTJ 소자(70')의 비트 값 저장 상태를 스위칭하는 결과를 낳을 수 있다.
전술한 바와 같이, 보상 제어 신호는 각각의 메모리 액세스 주기 동안 프로그램 가능 워드 라인 드라이버(240)에 의해 생성되고 행(100)(도 6)의 WL 제어 라인 WLnot _access(도 8)에 의해 표현되는 바와 같이 액세스되지 않은 하나 이상의 인접한 행들의 워드 라인에 인가된다. 따라서, WL 제어 라인 WLaccess이 활성화 해제되고 전류 -ION가 흐르면서 표류 자계 -Hstray 를 생성함에 따라, WL 제어 라인 WLnot _access은 마찬가지로 활성화 해제되고 커패시턴스 방전 보상 전류(+IUND로 표현됨)가 이전의 보상 전류 -IUND의 반대 방향으로 흘러서 이전의 상쇄 자계 -Hcancel의 반대 방향으로 희생 MTJ 소자(70')를 통해 흐르는 상쇄 자계(+Hcancel로 표현됨)를 생성한다. 도 9b에 도시된 바와 같이, +Hcancel에 이어서 -Hcancel 의 순차적 인가는 희생 MTJ 소자(70')에서 진동하는 표류 자계 Hstray와 유사한 크기이지만 반대 극성의 진동하는 상쇄 자계 Hcancel을 제공하여 희생 MTJ 소자(70')에서 순 인가 자계 HNET를 제공하게 된다. 상쇄 자계 Hcancel에 의한 표류 자계 Hstray의 전체적 또는 부분적인 상쇄로 인한 순 자계 HNET은 희생 MTJ 소자(70')에서 충분히 작은 크기의 것일 수 있어서 액세스된 행(102)(도 6)에 의해 유발된 로우-해머링으로 인한 희생 MTJ 소자(70')의 비트 값 저장 상태의 스위칭을 줄이거나 제거할 수 있도록 한다.
도 7의 실시예에서, 액세스되지 않은 행(100)의 워드 라인 WLnot _access은 액세스되는 행(102)의 워드 라인 WLaccess보다 희생 MTJ 소자(70')에 더 가깝다. 그 결과, 이 실시예에서, 워드 라인 WLnot _ access에 대한 보상 제어 신호의 크기 VUND는 액세스되는 행(102)의 워드 라인 WLaccess에 대한 액세스 제어 신호 VON의 크기보다 작을 수 있다. 예를 들어, 일 실시예에서, 보상 제어 신호의 크기 VUND는 거리 d1 에 대한 거리 d2의 비의 함수일 수 있는데, 예컨대 크기 VUND = VON * d2/d1일 수 있다. 본 설명에 따라 적절한 보상 제어 신호들을 결정하기 위해 다른 함수들이 적용될 수 있다는 것을 알 수 있다.
따라서, 프로그램 가능 워드 라인 드라이버(240)는 적절한 보상 제어 신호들을 제공하여 비트 셀들의 인접 행에 대한 액세스를 야기하는 로우-해머링에 기인한 비트 셀 비트 값 저장 상태 뒤집힘을 감소 또는 제거하도록 구성될 수 있다. 상쇄 자계 Hcancel에 의한 표류 자계 Hstray의 전체적 또는 부분적 상쇄로부터 귀결되는 순 자계 HNET은 반복된 액세스 또는 기타 메모리 액세스 패턴들에 의해 야기되는 로우-해머링에 기인한 그러한 상태 뒤집힘을 감소시키거나 제거하기 위해 반드시 제로일 필요는 없다. 그 결과, 프로그램 가능 워드 라인 드라이버(240)는 상태 뒤집힘을 감소시키거나 제거하기에 충분한 강도이지만 전력 소비를 절약하도록 비교적 낮은 전력의 보상 제어 신호들을 제공하도록 구성될 수 있다. 워드 라인 드라이버 로직(240)이 일 실시예에서 프로그램 가능하다고 설명되었지만, 다른 실시예들에서, 워드 라인 드라이버 로직(240)은 특정 애플리케이션에 좌우되어 고정된 구성일 수 있음을 알 수 있다.
도 14는 본 설명에 따른 자계 저감의 다른 실시예를 포함하는 비트 셀 상태 유지 동작의 다른 예를 묘사한다. 한 동작에서, MRAM의 비트 셀들의 행에 대한 반복된 메모리 액세스는 메모리에 의해 검출될 수 있다(블록 300). 만일 그렇다면, 비트 셀들의 행에 대한 액세스는, 비트 셀들의 인접한 행의 비트 값 저장 상태를 유지하기 위해 중지 구간의 지속 시간 동안 표류 자계를 종결시키기 위해 소정 구간 동안 중지된다(블록 310).
도 13의 메모리(66)의 프로그램 가능 워드 라인 드라이버 로직(240)과 같은 워드 라인 드라이버 회로는, 일 실시예에서, MRAM의 비트 셀들의 행에 대한 반복된 메모리 액세스를 검출하도록 구성될 수 있고, 이러한 검출 시에, 비트 셀들의 행에 대한 메모리 액세스를 중지시켜서 구간의 지속 시간 동안 표류 자계들을 종결시킬 수 있다. 또 다른 실시예에서, 프로그램 가능 워드 라인 드라이버 로직(240)은 비트 셀들의 행에 대한 반복된 메모리 액세스를 검출하고, 반복된 메모리 액세스가 검출된다면, 도 7과 연계하여 전술한 바와 유사한 방식으로 상쇄 자계를 발생시킴으로써 표류 자계를 저감시키도록 구성될 수 있다. 또 다른 실시예에서, 프로그래밍 가능 워드 라인 드라이버 로직(240)은 특정 응용에 좌우되어, 선택적으로 반복적으로 액세스되는 비트 셀들의 행에 대한 메모리 액세스를 중지시키거나, 또는 상쇄 자계를 발생시킴으로써, 또는 둘 모두를 함으로써 표류 자계를 저감하도록 구성될 수 있다.
도 15는 비트 셀들의 행에 대한 반복된 메모리 액세스를 검출하도록 구성된 검출기(320)를 포함하는 프로그램 가능 워드 라인 드라이버 로직(240)의 일례를 묘사한다. 이 도면은 단순화를 위해 단일 검출기(320)를 도시하지만, 워드 라인 드라이버는, 각각이 하나 이상의 관련 워드 라인 WL에 대한 반복된 메모리 액세스를 검출하기 위해 이용 가능한 다수의 그러한 검출기(320)를 가질 수 있음을 알 것이다.
검출기(320)는 액세스되는 행에 대한 메모리 액세스의 패턴을 추적하는 메모리 액세스 카운터(330)를 포함한다. 이 실시예에서, 카운터(330)는 도 16에 도시된 바와 같이 액세스되는 행에 대한 연속적인 메모리 액세스들을 카운트한다. 따라서, 도 16의 예에서, 4 개의 연속적인 메모리 판독 또는 기입 액세스 주기가 검출 구간 동안 특정 메모리 행에 대해 도시된다. 행이 연속적인 메모리 액세스 패턴으로 액세스될 때마다, 카운터(330)의 출력이 증분된다. 반대로 검출 구간 동안 메모리 액세스 주기가 생략되면, 카운터가 리셋된다.
도 15의 검출기(320)는 임계값을 수신하도록 구성된 제1 입력, 카운터(330)의 카운트 출력을 수신하도록 구성된 제2 입력을 갖는 비교기(340)를 추가로 포함한다. 비교기(340)는 카운터(330)의 출력을, 변수 "N"으로 표현될 수 있고 또한 일부 실시예에서는 프로그램 가능할 수 있는 임계값과 비교하도록 구성된다. 도 16의 예에서는, 비교기(340)는 카운터(330)의 출력을, N = 4의 연속 메모리 액세스 동작의 임계값과 비교하도록 프로그래밍되었다.
워드 라인 드라이버 로직(240)은 메모리 액세스 카운터의 카운트 출력과 임계값의 비교의 함수로서 그리고 액세스 중지 구간의 함수로서 액세스되는 행에 대한 액세스를 중지하도록 구성된다. 따라서, 메모리 액세스 카운터(330)의 출력이 비트 셀들의 행이 4 회의 연속적인 메모리 판독 또는 기입 동작들에서 액세스되었다고 나타내는 경우, 행에 대한 액세스는 프로그램 가능 워드 라인 드라이버(240)의 행 액세스 중지 로직(350)에 의해 액세스 중지 구간(도 16) 동안 중지된다. 액세스 중지 구간 기간의 지속 시간은 변수 "M"으로 표현될 수 있으며, 여기서 M은 액세스 주기들의 양을 나타낸다. 여기서도, 도면이 단순화를 위해 단일 중지 로직(350)을 도시하였지만, 워드 라인 드라이버가 각각의 중지 로직(350)이 하나 이상의 연관된 워드 라인 WL에 대한 메모리 액세스를 중지시키는데 이용 가능한 단수의 그러한 중지 로직(350)을 가질 수 있음을 알 것이다.
일 실시예에서, 중지 기간의 지속 시간 M은 프로그래밍 가능할 수 있다. 도 16의 예에서, 행 액세스 중지 로직(350)은 액세스 중지 구간 M = 2 (2개의) 메모리 액세스 주기 동안 행에 대한 액세스를 중지하도록 프로그래밍된다. 다른 실시예에서, 액세스 중지 구간의 지속 시간은 M = 1 (1개의) 액세스 주기만큼 적을 수 있다. 액세스 중지 구간의 지속 시간은 특정 응용에 따라 더 길거나 더 짧을 수 있다는 것을 알 것이다. 유사하게, 비교기(340)에 대한 연속적인 액세스들의 임계값 N은 특정 응용에 따라 4보다 크거나 4보다 작을 수 있다.
도 17은 검출 구간 N = 4 동안 행에 반복적으로 액세스함으로써 진동하는 표류 자계들을 발생시키는 것을 묘사한다. 본 명세서에서 STTRAM의 행에 반복적으로 액세스함으로써 생성되는 진동하는 표류 자계들은, STTRAM의 인접한(액세스되지 않은) 행의 하나 이상의 비트 셀의 스핀 토크 자화 벡터가 원래의 안정된 상태로부터 세차 운동하며 멀어지기 시작하도록 야기할 수 있다는 것이 인식된다. 따라서, 근처의 행의 반복된 액세스가 임계값 N과 동일한 연속적인 메모리 액세스 주기 수에 의해 표현되는 바와 같이 충분한 시간 기간 동안 지속된다면, 인접한 비트 셀의 MTJ 소자의 자화 벡터는 액세스되지 않은 행의 비트 셀의 상태를 뒤집기에 충분한 정도로 세차 운동할 수 있다. 이 예에서 행에 대한 메모리 액세스가 메모리 액세스 중지 구간(즉, M = 2 메모리 판독/기입 액세스 주기) 동안 행에 대한 메모리 액세스가 중지되기 때문에, 표류 자계들의 생성은 도 17에 도시된 바와 같이 메모리 액세스 중지 구간 동안 종료된다. 덧붙여, 메모리 액세스 카운터(330)의 출력은 도 16에 도시된 바와 같이 메모리 액세스 중지 구간의 지속 시간 동안 제로에 리셋된다.
여기서, 로우-해머링을 유발하는 행에 대한 메모리 액세스가 비트 셀 상태가 또 다른 안정 상태로 뒤집히기 전에 중지되면, 인접한 비트 셀의 자화 벡터의 세차 운동이 중단되고 자화 벡터의 세차 운동이 반전되어 비트 셀의 상태는 원래의 안정된 상태로 되돌아 간다. 이러한 방식으로, 'M' 메모리 판독/기입 액세스 주기의 중지 윈도 또는 구간 동안 로우-해머링을 유발하는 행에 대한 일시적 동작 중지가 스핀 토크 세차 운동을 저감하고 또한 액세스 패턴을 유발하는 로우-해머의 결과로서의 비트 값 저장 상태 뒤집힘 가능성을 감소시키는 데에 활용될 수 있다. 따라서, 비트 값 저장 상태는 도 18에 도시된 바와 같이 유지된다. 일부 실시예에서, 단일 메모리 액세스 주기(M = 1)만큼 적게 메모리 액세스를 중지시키는 것도 로우-해머링으로 인한 비트 셀 상태 뒤집힘을 감소시키거나 제거할 수 있다고 믿어진다.
도 19는 로우-해머링을 유발시키는 행에 대한 메모리 판독/기입 액세스를 일시적으로 중지시킴으로써 표류 자계들을 저감시키는 비트 셀 상태 유지 동작들의 보다 상세한 예를 묘사한다. 이 실시예에서, 동작들의 시작 시에(블록 400), 모든 메모리 액세스 카운터들은 제로에 초기화된다(블록 410). 일부 실시예에서, 로우-해머링의 가능한 소스로 고려되는 각각의 메모리 행에 대한 메모리 판독/기입 액세스 주기들을 카운팅하기 위해 메모리 액세스 카운터가 제공될 수 있다. 이들 가능한 목표 행들 중 하나가 액세스되고 있는 것으로 결정되면(블록 414), 액세스되는 행과 관련된 카운터는 적절한 값만큼 증분될 수 있다(블록 420). 도 16의 실시예에서, 대응하는 메모리 액세스 카운터는 1과 동일한 값만큼 증분된다. 다른 실시예들에서, 특정 응용에 좌우되어, 양수 또는 음수인 다른 증분 값들이 활용될 수 있음을 알 것이다.
대응하는 카운터를 증분할 시에, 메모리 액세스 카운터 출력에 의해 표현되는 메모리 판독/기입 액세스 주기들의 수가 임계값에 도달했는지 여부에 관한 결정(블록 424)이 이루어진다. 도 16의 실시예에서, 임계값은 N = 4 (4개의) 메모리 판독/기입 액세스 주기이다. 다른 실시예들에서, 특정 응용에 좌우되어, 양수 또는 음수인 다른 임계값들이 활용될 수 있음을 알 것이다.
메모리 액세스 카운터 출력에 의해 표현된 메모리 판독/기입 액세스 주기들의 수가 임계값에 도달했다고 결정되면(블록 424), 메모리 액세스 카운터와 연관된 행에 대한 추가적 메모리 액세스가 액세스 중지 구간의 지속 시간 동안 중지된다(블록 430). 도 16의 실시예에서, 액세스 중지 구간의 지속 시간은 M = 2 (2개의) 메모리 판독/기입 액세스 주기이다. 다른 실시예들에서, 특정 응용에 좌우되어, 양수 또는 음수인 다른 중지 구간 지속 시간 값들이 이용될 수 있다.
전술한 바와 같이, 연속적인 메모리 액세스 주기들로 로우-해머링 링을 유발하는 행에 대한 메모리 액세스의 중지는 인접한 비트 셀의 자화 벡터의 세차 운동의 중단을 야기할 수 있다고 믿어진다. 덧붙여, 비트 셀의 상태가 원래의 안정된 비트 값 저장 상태로 복귀하도록 자화 벡터의 세차 운동이 반전된다. 이러한 방식으로, 'M' 메모리 판독/기입 액세스 주기들의 중지 윈도 또는 구간 동안의 로우-해머링을 유발하는 행에 대한 메모리 액세스 동작의 일시적 중지는 스핀 토크 세차 운동을 저감시키고 또한 메모리 액세스 패턴을 야기하는 로우-해머의 결과로서 비트 값 저장 상태 뒤집힘의 가능성을 감소시키는 데에 활용될 수 있다.
액세스 중지 구간에 뒤이어, 중지된 행의 메모리 동작이 재개되고(블록 434), 그 행에 대응하는 메모리 액세스 카운터가 리셋된다. 메모리 액세스 카운터 출력에 의해 표현된 메모리 판독/기입 액세스 주기들의 수가 임계값에 도달하지 않았다고 결정되면(블록 424), 현재 액세스가 연속적인 메모리 액세스인지 여부에 대한 추가 결정(블록 440)이 행해진다. 일 실시예에서, 현재의 메모리 액세스는, 메모리 액세스가 직전의 메모리 판독/기입 액세스 주기에서 발생하였다면, 그리고 만약 그렇다면, 그러한 이전의 메모리 액세스가 현재의 메모리 액세스와 동일한 행에 대한 것이었다면, 연속적인 메모리 액세스로 결정될 수 있다. 따라서, 이전 메모리 액세스가 현재 메모리 액세스와 동일한 행에 대한 것이었고, 또한 현재 메모리 액세스의 메모리 판독/기입 액세스 주기 직전의 메모리 판독/기입 액세스 주기에서 발생하였다면, 현재 메모리 액세스는 연속적인 메모리 액세스인 것으로 결정된다(블록 440).
현재 메모리 액세스가 연속적 액세스인 것으로 결정되면(블록 440), 추가 메모리 액세스 명령어들이 계류 중인지에 대한 추가 결정(블록 444)이 이루어진다. 어떠한 추가적 메모리 액세스 명령어들도 계류 중이 아니라면, 현재 액세스를 포함하는 메모리 액세스의 패턴이 종료하고 있는 것으로 판정된다. 따라서, 도 19의 표류 자계 저감 동작은 끝날 수 있다(블록 450). 반대로, 추가적 메모리 액세스 명령어들이 계류 중인 경우, 현재 메모리 액세스를 포함하는 메모리 액세스 패턴이 계속 중일 수 있는 것으로 결정된다. 따라서, 제어는 블록(414)의 동작에서 시작하여 상술한 바와 같이 다음 계류 중인 메모리 액세스 동작을 검사하기 위해 복귀한다.
현재 메모리 액세스가 연속적인 메모리 액세스가 아닌 것으로 결정되면(블록 440), 현재 메모리 액세스를 포함하는 메모리 액세스의 패턴이 메모리 액세스의 패턴을 야기하는 로우-해머가 아닌 것으로 결정된다. 따라서, 액세스되는 행의 대응하는 메모리 액세스 카운터가 리셋되고(블록 454), 블록(414)의 동작에서 시작하여 상술한 바와 같이 다음 메모리 액세스 동작이 검사된다.
예들
하기 예들은 추가의 실시예들에 관한 것이다.
예 1은 다음을 포함하는 장치이다:
MRAM 비트 셀들의 제1 및 제2 행들을 갖는 MRAM 비트 셀들의 어레이 - 각각의 비트 셀은 제1 비트 값 저장 상태에서 평행 및 반 평행 분극 중 하나와 제2 비트 값 저장 상태에서 평행 및 반 평행 분극 중 다른 하나인 분극을 갖는 강자성 소자를 포함함 -; 및
제1 행의 비트 셀에 액세스하도록 구성된 제어 회로 -상기 액세스는 제1 자계를 생성하고, 상기 제어 회로는 제2 행의 비트 셀의 비트 값 저장 상태를 유지하기 위해 제1 행의 제1 자계를 저감하도록 추가로 구성됨-.
예 2에서, 예 1 내지 8(본 예를 제외함)의 주제는 선택적으로, 제1 자계를 저감시키도록 구성된 상기 제어 회로가 제1 자계를 보상하기 위해 제2 행의 비트 셀에 제2 자계를 생성하도록 구성되고, 제1 행의 제1 자계는 제2 행의 비트 셀의 비트 값 저장 상태를 유지하기 위해 저감된 것을 포함할 수 있다.
예 3에서, 예 1 내지 8(본 예를 제외함)의 주제는 선택적으로 상기 MRAM 비트 셀들이 스핀 전달 토크(STT) 랜덤 액세스 메모리(RAM) 비트 셀들인 것을 포함할 수 있다.
예 4에서, 예 1 내지 8(본 예를 제외함)의 주제는 선택적으로, 비트 셀들의 상기 제1 행이 제1 행의 각각의 비트 셀에 결합된 제1 워드 라인을 갖고, 비트 셀들의 상기 제2 행이 제2 행의 각각의 비트 셀에 결합된 제2 워드 라인을 갖고, 제1 행의 비트 셀에 액세스하도록 구성된 상기 제어 회로는 상기 제1 워드 라인상에 제1 극성의 제1 워드 라인 제어 신호를 생성하도록 구성되고, 상기 제1 워드 라인 제어 신호는 제1 자계를 생성하고, 및
제2 행의 비트 셀에 제2 자계를 생성하도록 구성된 상기 제어 회로는 상기 제2 워드 라인상에 제1 극성의 것과 반대인 제2 극성의 워드 라인 보상 제어 신호를 생성하여 제1 자계를 보상함으로써 제2 행의 비트 셀의 비트 값 저장 상태를 유지하도록 추가로 구성되는 것을 포함할 수 있다.
예 5에서, 예 1 내지 8(본 예를 제외함)의 주제는 선택적으로, 제2 행의 비트 셀에서 제2 자계를 생성하도록 구성된 상기 제어 회로가 상기 제2 워드 라인상에 워드 라인 보상 제어 신호를 생성하도록 구성된 프로그램 가능 워드 라인 드라이버를 포함하고, 상기 워드 라인 보상 제어 신호의 크기는 프로그램 가능한 것을 포함할 수 있다.
예 6에서, 예 1 내지 8(본 예를 제외함)의 주제는 선택적으로, 제1 자계를 저감시키도록 구성된 상기 제어 회로가 제1 행에 대한 반복된 액세스를 검출하도록 구성된 검출기, 및 상기 검출에 응답하여 제1 행에 대한 액세스를 중지하도록 구성된 드라이버를 포함하고, 제1 행의 제1 자계는 제2 행의 비트 셀의 비트 값 저장 상태를 유지하기 위해 상기 검출에 응답하여 저감되는 것을 포함할 수 있다.
예 7에서, 예 1 내지 8(본 예를 제외함)의 주제는 선택적으로, 상기 제어 회로 검출기가 출력을 가지며 또한 제1 행에 대한 연속적인 액세스들을 카운트하고 제1 행에 대한 연속적 액세스들의 수를 나타내는 카운트를 출력하도록 구성된 카운터, 및 임계값을 수신하도록 구성된 제1 입력, 카운터의 카운트 출력을 수신하도록 구성된 제2 입력을 가지며, 및 카운터의 카운트 출력을 임계값과 비교하도록 구성된 비교기를 포함하고, 제어 회로 드라이버는 임계값에 대한 카운터의 카운트 출력의 비교의 함수로서 제1 행에 대한 액세스를 중지하도록 구성되는 것을 포함할 수 있다.
예 8에서, 예 1 내지 8(본 예를 제외함)의 주제는 선택적으로, 제어 회로가 액세스 주기들에서 제1 행의 비트 셀에 액세스하도록 구성되고, 상기 제어 회로 비교기가 프로그램 가능 임계값을 수신하고 또한 카운터의 카운트 출력을 프로그램 가능 임계값과 비교하도록 프로그램 가능하게 구성되고, 제어 회로 드라이버는 프로그램 가능 액세스 주기 수 값을 수신하고 또한 제1 행에 대한 액세스를, 카운터의 카운트 출력과 프로그램 가능 임계값의 비교 및 프로그램 가능 액세스 주기 수 값의 함수로서 중지하도록 프로그램 가능하게 구성되는 것을 포함할 수 있다.
예 9는 디스플레이와 함께 사용하기 위한 컴퓨팅 시스템에 관한 것으로 다음을 포함한다:
메모리;
메모리에 데이터를 기입하고 메모리로부터 데이터를 판독하도록 구성된 프로세서; 및
메모리에서의 데이터로 표현되는 정보를 표시하도록 구성된 비디오 제어기
를 포함하고,
상기 메모리는 자기 저항 랜덤 액세스 메모리(magnetoresistive random access memory: MRAM)를 포함하고, 상기 MRAM은,
제1 및 제2 행들을 갖는 MRAM 비트 셀들의 어레이 - 각각의 비트 셀은 제1 비트 값 저장 상태에서 평행 및 반 평행 분극 중 하나와 제2 비트 값 저장 상태에서 평행 및 반 평행 분극 중 다른 하나인 분극을 갖는 강자성 소자를 포함함 -; 및
제1 행의 비트 셀에 액세스하도록 구성된 제어 회로 -상기 액세스는 제1 자계를 생성하고, 상기 제어 회로는 제2 행의 비트 셀의 비트 값 저장 상태를 유지하기 위해 제1 행의 제1 자계를 저감하도록 추가로 구성됨- 를 포함한다.
예 10에서, 예 9-16(본 예를 제외함)의 주제는 선택적으로, 제1 자계를 저감시키도록 구성된 상기 제어 회로가 제1 자계를 보상하기 위해 제2 행의 비트 셀에 제2 자계를 생성하도록 구성되고, 제1 행의 제1 자계는 제2 행의 비트 셀의 비트 값 저장 상태를 유지하기 위해 저감된 것을 포함할 수 있다.
예 11에서, 예 9-16(본 예를 제외함)의 주제는 선택적으로 상기 MRAM 비트 셀이 스핀 전달 토크(STT) 랜덤 액세스 메모리(RAM) 비트 셀인 것을 포함할 수 있다.
예 12에서, 실시예 9-16(본 예를 제외함)의 주제는 선택적으로, 비트 셀들의 상기 제1 행이 제1 행의 각각의 비트 셀에 결합된 제1 워드 라인을 갖고, 비트 셀들의 상기 제2 행이 제2 행의 각각의 비트 셀에 결합된 제2 워드 라인을 갖고, 제1 행의 비트 셀에 액세스하도록 구성된 상기 제어 회로는 상기 제1 워드 라인상에 제1 극성의 제1 워드 라인 제어 신호를 생성하도록 구성되고, 상기 제1 워드 라인 제어 신호는 제1 자계를 생성하고, 및
제2 행의 비트 셀에 제2 자계를 생성하도록 구성된 상기 제어 회로는 상기 제2 워드 라인상에 제1 극성의 것과 반대인 제2 극성의 워드 라인 보상 제어 신호를 생성하여 제1 자계를 보상함으로써 제2 행의 비트 셀의 비트 값 저장 상태를 유지하도록 추가로 구성되는 것을 포함할 수 있다.
예 13에서, 예 9-16(본 예를 제외함)의 주제는 선택적으로, 제2 행의 비트 셀에서 제2 자계를 생성하도록 구성된 상기 제어 회로가 상기 제2 워드 라인상에 워드 라인 보상 제어 신호를 생성하도록 구성된 프로그램 가능 워드 라인 드라이버를 포함하고, 상기 워드 라인 보상 제어 신호의 크기는 프로그램 가능한 것을 포함할 수 있다.
예 14에서, 실시예 9-16(본 예를 제외함)의 주제는 선택적으로, 제1 자계를 저감시키도록 구성된 상기 제어 회로가 제1 행에 대한 반복된 액세스를 검출하도록 구성된 검출기, 및 상기 검출에 응답하여 제1 행에 대한 액세스를 중지하도록 구성된 드라이버를 포함하고, 제1 행의 제1 자계는 제2 행의 비트 셀의 비트 값 저장 상태를 유지하기 위해 상기 검출에 응답하여 저감되는 것을 포함할 수 있다.
예 15에서, 예 9-16(본 예를 제외함)의 주제는 선택적으로, 상기 제어 회로 검출기가 출력을 가지며 또한 제1 행에 대한 연속적인 액세스들을 카운트하고 제1 행에 대한 연속적 액세스들의 수를 나타내는 카운트를 출력하도록 구성된 카운터, 및 임계값을 수신하도록 구성된 제1 입력, 카운터의 카운트 출력을 수신하도록 구성된 제2 입력을 갖고, 및 카운터의 카운트 출력을 임계값과 비교하도록 구성된 비교기를 포함하고, 제어 회로 드라이버는 임계값에 대한 카운터의 카운트 출력의 비교의 함수로서 제1 행에 대한 액세스를 중지하도록 구성되는 것을 포함할 수 있다.
예 16에서, 예 9-16(본 예를 제외함)의 주제는 선택적으로, 제어 회로가 액세스 주기들에서 제1 행의 비트 셀에 액세스하도록 구성되고, 상기 제어 회로 비교기가 프로그램 가능 임계값을 수신하고 또한 카운터의 카운트 출력을 프로그램 가능 임계값과 비교하도록 프로그램 가능하게 구성되고, 제어 회로 드라이버는 프로그램 가능 액세스 주기 수 값을 수신하고 또한 제1 행에 대한 액세스를, 카운터의 카운트 출력과 프로그램 가능 임계값의 비교 및 프로그램 가능 액세스 주기 수 값의 함수로서 중지하도록 프로그램 가능하게 구성되는 것을 포함할 수 있다.
예 17은 자기 저항 랜덤 액세스 메모리(MRAM)를 동작시키는 방법에 관한 것으로,
MRAM 비트 셀들의 어레이의 제1 행에 액세스하는 단계 - 각각의 비트 셀은 제1 비트 값 저장 상태에서 평행 및 반 평행 분극 중 하나와 제2 비트 값 저장 상태에서 평행 및 반 평행 분극 중 다른 하나인 분극을 갖는 강자성 소자를 포함하고 및 상기 액세스하는 단계는 제1 자계를 생성하는 단계를 포함함 -; 및
제1 행의 제1 자계를 저감시켜서 제2 행의 비트 셀의 비트 값 저장 상태를 유지하는 단계를 포함한다.
예 18에서, 예 17-24(본 예를 제외함)의 주제는 선택적으로, 상기 제1 자계를 저감시키는 단계는 제1 자계를 보상하기 위해 제2 행의 비트 셀에 제2 자계를 생성하는 단계를 포함하며, 제1 행의 제1 자계는 제2 행의 비트 셀의 비트 값 저장 상태를 유지하도록 저감된다.
예 19에서, 예 17-24(본 예를 제외함)의 주제는 선택적으로 상기 MRAM 비트 셀들이 스핀 전달 토크(STT) 랜덤 액세스 메모리(RAM) 비트 셀들인 것을 포함할 수 있다.
예 20에서, 예 17-24의 주제(본 예를 제외함)는 선택적으로, 비트 셀들의 상기 제1 행이 제1 행의 각각의 비트 셀에 결합된 제1 워드 라인을 갖고, 비트 셀들의 상기 제2 행이 제2 행의 각각의 비트 셀에 결합된 제2 워드 라인을 갖고, 제1 행에 액세스하는 단계는 상기 제1 워드 라인상에 제1 극성의 제1 워드 라인 제어 신호를 생성하는 단계를 포함하고, 상기 제1 워드 라인 제어 신호는 상기 제1 자계를 생성하고, 및
상기 제2 행의 비트 셀에 제2 자계를 생성하는 단계는 상기 제2 워드 라인상에 제1 극성의 것과 반대인 제2 극성의 워드 라인 보상 제어 신호를 생성하여 제1 자계를 보상함으로써 제2 행의 비트 셀의 비트 값 저장 상태를 유지하도록 추가로 구성되는 단계를 포함할 수 있다.
예 21에서, 실시예 17-24(본 예를 제외함)의 주제는 선택적으로, 제2 워드 라인상에 워드 라인 보상 제어 신호를 생성하는 상기 단계는 워드 라인 보상 제어 신호의 크기를 프로그래밍하는 단계를 포함하는 것을 포함할 수 있다.
예 22에서, 예 17-24(본 예를 제외함)의 주제는 선택적으로, 제1 자계를 저감시키는 단계는 제1 행에 대한 반복된 액세스를 검출하는 단계 및 상기 검출에 응답하여 제1 행에 대한 액세스를 중지하는 단계를 포함할 수 있으며, 제1 행의 제1 자계는 검출에 응답하여 저감되어 제2 행의 비트 셀의 비트 값 저장 상태를 유지하게 된다.
예 23에서, 예 17-24(본 예를 제외함)의 주제는 선택적으로, 상기 검출하는 단계는 제1 행에 대한 연속적인 액세스를 카운팅하는 단계 및 카운트 출력을 임계값과 비교하는 단계를 포함하고, 중지하는 단계는 카운트 출력과 임계값의 비교의 함수로서 제1 행에 대한 액세스를 중지하는 단계를 포함한다.
예 24에서, 예 17-24(본 예를 제외함)의 주제는 선택적으로, 제1 행을 액세스하는 단계는 액세스 주기들에서 제1 행에 액세스하는 단계를 포함하고, 비교하는 단계는 프로그래밍 가능 임계값 및 액세스 주기 수 값을 프로그래밍하는 단계, 및 카운트 출력을 프로그램 가능 임계값과 비교하는 단계를 포함하고, 중지하는 단계는 카운트 출력을 프로그램 가능 임계값과 비교한 것의 함수로서 또한 프로그램 가능 액세스 주기 수 값의 함수로서 제1 행에 대한 액세스를 중지하는 단계를 포함하는 것을 포함할 수 있다.
예 25는 임의의 선행 예에 기술된 방법을 수행하는 수단을 포함하는 장치에 관한 것이다.
설명된 동작은 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 임의의 조합을 생성하기 위해 표준 프로그래밍 및/또는 엔지니어링 기술을 사용하는 방법, 장치 또는 컴퓨터 프로그램 제품으로서 구현될 수 있다. 기술된 동작들은 프로세서가 "컴퓨터 판독 가능 저장 매체"에 유지되는 컴퓨터 프로그램 코드로서 구현될 수 있고, 프로세서는 컴퓨터 저장 판독 가능 매체로부터 코드를 판독하고 실행할 수 있다. 컴퓨터 판독 가능 저장 매체는 전자 회로, 저장 재료, 무기 재료, 유기 재료, 생물학적 재료, 케이싱, 하우징, 코팅, 및 하드웨어 중 적어도 하나를 포함한다. 컴퓨터 판독 가능 저장 매체는 자기 저장 매체(예, 하드 디스크 드라이브, 플로피 디스크, 테이프 등), 광학 스토리지(CD-ROM, DVD, 광학 디스크 등), 휘발성 및 비 휘발성 메모리 디바이스(예: EEPROM, ROM, PROM, RAM, DRAM, SRAM, 플래시 메모리, 펌웨어, 프로그램 가능 로직 등), 솔리드 스테이트 디바이스(SSD) 등을 포함하지만, 이것들에만 한정되는 것은 아니다. 기술된 동작들을 구현하는 코드는 또한 하드웨어 디바이스(예를 들어, 집적 회로 칩, 프로그램 가능 게이트 어레이(PGA), 주문형 집적 회로(ASIC) 등)에 구현되는 하드웨어 로직으로 추가로 구현될 수 있다. 또한, 기술된 동작들을 구현하는 코드는 전송 신호들이 공간을 통해 또는 광섬유, 구리 와이어 등과 같은 전송 매체를 통해 전파될 수 있는 "전송 신호들"로 구현될 수 있다. 코드 또는 로직이 인코딩될 수 있는 전송 신호들은 무선 신호, 위성 전송, 전파, 적외선 신호, 블루투스 등을 추가로 포함할 수 있다. 컴퓨터 판독 가능 저장 매체에 내장된 프로그램 코드는 송신국 또는 컴퓨터로부터 수신국 또는 컴퓨터로의 전송 신호들로서 전송될 수 있다. 컴퓨터 판독 가능 저장 매체는 전송 신호들로만 구성되지는 않는다. 통상의 기술자는 본 설명의 범위를 벗어나지 않고 이러한 구성에 많은 수정이 가해질 수 있고 제조물은 본 기술 분야에 공지된 적절한 정보 보유 매체를 포함할 수 있다는 것을 알 것이다. 물론, 본 기술 분야의 통상의 기술자는 본 설명의 범위를 벗어나지 않고 이러한 구성에 많은 변형이 가해질 수 있고 또한 제조물은 본 분야에 공지된 임의의 유형(tangible) 정보를 포함할 수 있음을 알 것이다.
어떤 응용들에서, 본 설명에 따른 디바이스는 메모리로부터의 정보를 컴퓨터 시스템에 연결된 모니터 또는 다른 디스플레이상에 표시하기 위한 비디오 제어기, 디바이스 드라이버 및 네트워크 제어기를 포함하는 컴퓨터 시스템에 구현될 수 있는데, 그러한 컴퓨터 시스템은 데스크톱, 워크스테이션, 서버, 메인 프레임, 랩탑, 핸드헬드 컴퓨터 등을 포함한다. 대안적으로, 디바이스 실시예들은, 예를 들어, 스위치, 라우터 등과 같은 비디오 제어기를 포함하지 않는, 또는 예를 들어 네트워크 제어기를 포함하지 않는 컴퓨팅 디바이스에 구체화될 수 있다.
도시된 도면의 로직은 특정 순서로 발생하는 특정 이벤트를 보여줄 수 있다. 다른 실시예에서, 특정 동작은 다른 순서로 수행되거나, 수정되거나 제거될 수 있다. 또한, 동작들은 전술한 로직에 추가될 수 있으면서도 여전히 설명된 실시예들을 준수할 수 있다. 또한, 본 명세서에 설명된 동작들은 순차적으로 발생할 수 있거나 또는 특정 동작들이 병렬로 처리될 수 있다. 또한, 동작들은 단일 처리 유닛에 의해 또는 분산 처리 유닛들에 의해 수행될 수 있다.
다양한 실시예들의 전술한 설명은 예시 및 설명의 목적으로 제공되었다. 이것은 총망라하는 것이 되려 하거나 또는 공개된 바로 그 형태로만 제한하려는 것이 아니다. 상기 교시에 비추어 많은 수정 및 변형이 가능하다.
Claims (24)
- 장치로서:
MRAM 비트 셀들의 제1 행 및 제2 행을 갖는 MRAM 비트 셀들의 어레이 - 각각의 비트 셀은 제1 비트 값 저장 상태에서 평행 분극 및 반 평행 분극 중 하나의 분극과 제2 비트 값 저장 상태에서 평행 분극 및 반 평행 분극 중 다른 하나의 분극을 갖는 강자성 소자를 포함함 -; 및
상기 제1 행의 비트 셀에 액세스하도록 구성된 제어 회로 -상기 액세스는 제1 자계를 생성하고, 상기 제어 회로는 상기 제2 행의 비트 셀의 비트 값 저장 상태를 유지하기 위해 상기 제1 행의 제1 자계를 저감하도록 추가로 구성됨-
를 포함하는 장치. - 제1항에 있어서, 제1 자계를 저감하도록 구성된 상기 제어 회로는 제1 자계를 보상하기 위해 상기 제2 행의 비트 셀에 제2 자계를 생성하도록 구성되고, 상기 제1 행의 제1 자계는 상기 제2 행의 비트 셀의 비트 값 저장 상태를 유지하도록 저감되는
장치. - 제1항 또는 제2항에 있어서, 상기 MRAM 비트 셀들은 STT(spin transfer torque) RAM(random access memory) 비트 셀들인
장치. - 제2항에 있어서, 비트 셀들의 상기 제1 행은 상기 제1 행의 각각의 비트 셀에 결합된 제1 워드 라인을 갖고, 비트 셀들의 상기 제2 행은 상기 제2 행의 각각의 비트 셀에 결합된 제2 워드 라인을 갖고, 상기 제1 행의 비트 셀에 액세스하도록 구성된 상기 제어 회로는 상기 제1 워드 라인상에 제1 극성의 제1 워드 라인 제어 신호를 생성하도록 구성되고, 상기 제1 워드 라인 제어 신호는 상기 제1 자계를 생성하고,
상기 제2 행의 비트 셀에 제2 자계를 생성하도록 구성된 상기 제어 회로는 상기 제2 워드 라인상에 상기 제1 극성의 것과 반대인 제2 극성의 워드 라인 보상 제어 신호를 생성하여 상기 제1 자계를 보상함으로써 상기 제2 행의 비트 셀의 비트 값 저장 상태를 유지하도록 추가로 구성되는
장치. - 제4항에 있어서, 상기 제2 행의 비트 셀에서 제2 자계를 생성하도록 구성된 상기 제어 회로는 상기 제2 워드 라인상에 워드 라인 보상 제어 신호를 생성하도록 구성된 프로그램 가능 워드 라인 드라이버를 포함하고, 상기 워드 라인 보상 제어 신호의 크기는 프로그램 가능한
장치. - 제1항 또는 제2항에 있어서, 제1 자계를 저감시키도록 구성된 상기 제어 회로는 상기 제1 행에 대한 반복된 액세스를 검출하도록 구성된 검출기, 및 상기 검출에 응답하여 상기 제1 행에 대한 액세스를 중지하도록 구성된 드라이버를 포함하고, 상기 제1 행의 제1 자계는 상기 제2 행의 비트 셀의 비트 값 저장 상태를 유지하기 위해 상기 검출에 응답하여 저감되는
장치. - 제6항에 있어서, 상기 제어 회로 검출기는 출력을 가지며 또한 상기 제1 행에 대한 연속적인 액세스들을 카운트하고 상기 제1 행에 대한 연속적 액세스들의 수를 나타내는 카운트를 출력하도록 구성된 카운터, 및 임계값을 수신하도록 구성된 제1 입력 및 상기 카운터의 카운트 출력을 수신하도록 구성된 제2 입력을 가지며 또한 상기 카운터의 카운트 출력을 상기 임계값과 비교하도록 구성된 비교기를 포함하고, 상기 제어 회로 드라이버는 상기 임계값에 대한 상기 카운터의 카운트 출력의 비교의 함수로서 상기 제1 행에 대한 액세스를 중지하도록 구성되는
장치. - 제7항에 있어서, 상기 제어 회로는 액세스 주기들에서 상기 제1 행의 비트 셀에 액세스하도록 구성되고, 상기 제어 회로 비교기는 프로그램 가능 임계값을 수신하고 또한 상기 카운터의 카운트 출력을 상기 프로그램 가능 임계값과 비교하도록 프로그램 가능하게 구성되고, 상기 제어 회로 드라이버는 프로그램 가능 액세스 주기 수 값(programmable access cycle number value)을 수신하고 또한 상기 카운터의 카운트 출력과 상기 프로그램 가능 임계값의 비교 및 상기 프로그램 가능 액세스 주기 수 값의 함수로서 상기 제1 행에 대한 액세스를 중지하도록 프로그램 가능하게 구성되는
장치. - 디스플레이와 함께 사용하기 위한 컴퓨팅 시스템으로서:
메모리;
상기 메모리에 데이터를 기입하고 상기 메모리로부터 데이터를 판독하도록 구성된 프로세서; 및
상기 메모리에서 데이터로 표현되는 정보를 표시하도록 구성된 비디오 제어기
를 포함하고,
상기 메모리는 MRAM(magnetoresistive random access memory)을 포함하고, 상기 MRAM은,
MRAM 비트 셀들의 제1 행 및 제2 행을 갖는 MRAM 비트 셀들의 어레이 - 각각의 비트 셀은 제1 비트 값 저장 상태에서 평행 분극 및 반 평행 분극 중 하나의 분극과 제2 비트 값 저장 상태에서 평행 분극 및 반 평행 분극 중 다른 하나의 분극을 갖는 강자성 소자를 포함함 -; 및
상기 제1 행의 비트 셀에 액세스하도록 구성된 제어 회로 -상기 액세스는 제1 자계를 생성하고, 상기 제어 회로는 상기 제2 행의 비트 셀의 비트 값 저장 상태를 유지하기 위해 상기 제1 행의 제1 자계를 저감하도록 추가로 구성됨- 를 포함하는
컴퓨팅 시스템. - 제9항에 있어서, 제1 자계를 저감시키도록 구성된 상기 제어 회로는 제1 자계를 보상하기 위해 상기 제2 행의 비트 셀에 제2 자계를 생성하도록 구성되고, 상기 제1 행의 제1 자계는 상기 제2 행의 비트 셀의 비트 값 저장 상태를 유지하기 위해 저감되는
컴퓨팅 시스템. - 제9항 또는 제10항에 있어서, 상기 MRAM 비트 셀들은 STT(spin transfer torque) RAM(random access memory) 비트 셀들인
컴퓨팅 시스템. - 제10항에 있어서, 비트 셀들의 상기 제1 행은 상기 제1 행의 각각의 비트 셀에 결합된 제1 워드 라인을 갖고, 비트 셀들의 상기 제2 행은 상기 제2 행의 각각의 비트 셀에 결합된 제2 워드 라인을 갖고, 상기 제1 행의 비트 셀에 액세스하도록 구성된 상기 제어 회로는 상기 제1 워드 라인상에 제1 극성의 제1 워드 라인 제어 신호를 생성하도록 구성되고, 상기 제1 워드 라인 제어 신호는 상기 제1 자계를 생성하고,
상기 제2 행의 비트 셀에 제2 자계를 생성하도록 구성된 상기 제어 회로는 상기 제2 워드 라인상에 상기 제1 극성의 것과 반대인 제2 극성의 워드 라인 보상 제어 신호를 생성하여 제1 자계를 보상함으로써 상기 제2 행의 비트 셀의 비트 값 저장 상태를 유지하도록 추가로 구성되는
컴퓨팅 시스템. - 제12항에 있어서, 상기 제2 행의 비트 셀에서 제2 자계를 생성하도록 구성된 상기 제어 회로는 상기 제2 워드 라인상에 워드 라인 보상 제어 신호를 생성하도록 구성된 프로그램 가능 워드 라인 드라이버를 포함하고, 상기 워드 라인 보상 제어 신호의 크기는 프로그램 가능한
컴퓨팅 시스템. - 제9항 또는 제10항에 있어서, 제1 자계를 저감하도록 구성된 상기 제어 회로는 상기 제1 행에 대한 반복된 액세스를 검출하도록 구성된 검출기, 및 상기 검출에 응답하여 상기 제1 행에 대한 액세스를 중지하도록 구성된 드라이버를 포함하고, 상기 제1 행의 제1 자계는 상기 제2 행의 비트 셀의 비트 값 저장 상태를 유지하기 위해 상기 검출에 응답하여 저감되는
컴퓨팅 시스템. - 제14항에 있어서, 상기 제어 회로 검출기는 출력을 가지며 또한 상기 제1 행에 대한 연속적인 액세스들을 카운트하고 상기 제1 행에 대한 연속적 액세스들의 수를 나타내는 카운트를 출력하도록 구성된 카운터, 및 임계값을 수신하도록 구성된 제1 입력 및 상기 카운터의 카운트 출력을 수신하도록 구성된 제2 입력을 가지며 또한 상기 카운터의 카운트 출력을 상기 임계값과 비교하도록 구성된 비교기를 포함하고, 상기 제어 회로 드라이버는 상기 임계값에 대한 상기 카운터의 카운트 출력의 비교의 함수로서 상기 제1 행에 대한 액세스를 중지하도록 구성되는
컴퓨팅 시스템. - 제15항에 있어서, 상기 제어 회로는 액세스 주기들에서 상기 제1 행의 비트 셀에 액세스하도록 구성되고, 상기 제어 회로 비교기는 프로그램 가능 임계값을 수신하고 또한 상기 카운터의 카운트 출력을 상기 프로그램 가능 임계값과 비교하도록 프로그램 가능하게 구성되고, 상기 제어 회로 드라이버는 프로그램 가능 액세스 주기 수 값을 수신하고 또한 상기 카운터의 카운트 출력과 상기 프로그램 가능 임계값의 비교 및 상기 프로그램 가능 액세스 주기 수 값의 함수로서 상기 제1 행에 대한 액세스를 중지하도록 프로그램 가능하게 구성되는
컴퓨팅 시스템. - 방법으로서:
MRAM 비트 셀들의 어레이의 제1 행에 액세스하는 단계 - 각각의 비트 셀은 제1 비트 값 저장 상태에서 평행 분극 및 반 평행 분극 중 하나의 분극과 제2 비트 값 저장 상태에서 평행 분극 및 반 평행 분극 중 다른 하나의 분극을 갖는 강자성 소자를 포함하고, 상기 액세스하는 단계는 제1 자계를 생성하는 단계를 포함함 -; 및
제2 행의 비트 값 저장 상태들을 유지하기 위해 상기 제1 행의 제1 자계를 저감하는 단계
를 포함하는 방법. - 제17항에 있어서, 상기 제1 자계를 저감하는 단계는 제1 자계를 보상하기 위해 상기 제2 행의 비트 셀에 제2 자계를 생성하는 단계를 포함하며, 상기 제1 행의 제1 자계는 상기 제2 행의 비트 셀의 비트 값 저장 상태를 유지하기 위해 저감되는
방법. - 제17항 또는 제18항에 있어서, 상기 MRAM 비트 셀들은 STT(spin transfer torque) RAM(random access memory) 비트 셀들인
방법. - 제18항에 있어서, 비트 셀들의 상기 제1 행은 상기 제1 행의 각각의 비트 셀에 결합된 제1 워드 라인을 갖고, 비트 셀들의 상기 제2 행은 상기 제2 행의 각각의 비트 셀에 결합된 제2 워드 라인을 갖고, 상기 제1 행에 액세스하는 단계는 상기 제1 워드 라인상에 제1 극성의 제1 워드 라인 제어 신호를 생성하는 단계를 포함하고, 상기 제1 워드 라인 제어 신호는 상기 제1 자계를 생성하고, 및
상기 제2 행의 비트 셀에 제2 자계를 생성하는 상기 단계는 상기 제2 워드 라인상에 제1 극성의 것과 반대인 제2 극성의 워드 라인 보상 제어 신호를 생성하여 제1 자계를 보상함으로써 상기 제2 행의 비트 셀의 비트 값 저장 상태를 유지하도록 하는 단계를 포함하는
방법. - 제20항에 있어서, 상기 제2 워드 라인상에 워드 라인 보상 제어 신호를 생성하는 것은 상기 워드 라인 보상 제어 신호의 크기를 프로그래밍하는 것을 포함하는
방법. - 제17항 또는 제18항에 있어서, 제1 자계를 저감하는 상기 단계는 상기 제1 행에 대한 반복된 액세스를 검출하는 단계 및 상기 검출에 응답하여 상기 제1 행에 대한 액세스를 중지하는 단계를 포함하고, 상기 제1 행의 제1 자계는 상기 제2 행의 비트 셀의 비트 값 저장 상태를 유지하기 위해 상기 검출에 응답하여 저감되는
방법. - 제22항에 있어서, 상기 검출하는 단계는 상기 제1 행에 대한 연속적인 액세스를 카운팅하는 단계 및 카운트 출력을 임계값과 비교하는 단계를 포함하고, 상기 중지하는 단계는 상기 임계값에 대한 상기 카운트 출력의 비교의 함수로서 상기 제1 행에 대한 액세스를 중지하는 단계를 포함하는
방법. - 제23항에 있어서, 상기 제1 행에 액세스하는 단계는 액세스 주기들에서 상기 제1 행에 액세스하는 단계를 포함하고, 상기 비교하는 단계는 프로그래밍 가능 임계값 및 액세스 주기 수 값을 프로그래밍하는 단계, 및 상기 카운트 출력을 상기 프로그램 가능 임계값과 비교하는 단계를 포함하고, 상기 중지하는 단계는 상기 카운트 출력을 상기 프로그램 가능 임계값과 비교한 것의 함수로서 또한 상기 프로그램 가능 액세스 주기 수 값의 함수로서 상기 제1 행에 대한 액세스를 중지하는 단계를 포함하는
방법.
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