TWI665669B - Semiconductor memory device - Google Patents

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Abstract

實施形態提供一種減少讀出時之不良位元之半導體記憶裝置。 實施形態之半導體記憶裝置具備：第1記憶單元，其包含第1電阻性變化元件；第1位元線及第1源極線，其等與上述第1記憶單元連接；以及第1電阻，其與上述第1位元線及上述第1源極線中之至少一者連接。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
MRAM(Magnetic Random Access Memory，磁性隨機存取記憶體)係使用具有磁阻效應之記憶元件作為記憶資訊之記憶單元之記憶體裝置。MRAM作為以高速動作、大容量、非揮發性為特徵之新一代記憶體裝置而受到關注。
實施形態提供一種減少讀出時之不良位元之半導體記憶裝置。 實施形態之半導體記憶裝置具備：第1記憶單元，其包含第1電阻性變化元件；第1位元線及第1源極線，其等與上述第1記憶單元連接；以及第1電阻，其與上述第1位元線及上述第1源極線中之至少一者連接。
以下，參照圖式對實施形態進行說明。於圖式中，對相同部分標註相同參照符號。 ＜第1實施形態＞ 以下，使用圖1至圖5對第1實施形態之半導體記憶裝置進行說明。以下，以使用磁阻效應元件(Magnetic Tunnel Junction(MTJ，磁穿隧接面)元件)作為電阻性變化元件而記憶資料之MRAM為例進行說明，但並不限定於此。本實施形態能夠應用於將電阻性變化元件之電阻差轉換為電流差或電壓差而加以感測之所有記憶體，揮發性記憶體、非揮發性記憶體不限。亦能夠應用於如與MRAM相同之電阻性變化型記憶體、例如ReRAM(Resistive Random Access Memory，電阻式隨機存取記憶體)、PCRAM(Phase Change Random Access Memory，相變隨機存取記憶體)等般，具有利用電阻性變化而記憶資料之元件之半導體記憶裝置。 再者，於以下說明中，只要未特別限定，則「連接」不僅包括直接進行連接，亦包括經由任意元件進行連接。又，電晶體之第1端子表示源極及汲極中之一者，電晶體之第2端子表示源極及汲極中之另一者。又，電晶體之控制端子表示閘極。 [第1實施形態之構成例] 圖1係表示第1實施形態之半導體記憶裝置(MRAM)之方塊圖。 如圖1所示，半導體記憶裝置包含記憶單元陣列10、第1行選擇電路11、第1行解碼器12、感測放大器13、寫入驅動器14、第2行選擇電路15、第2行解碼器16、接收器(sink)17、列解碼器18、及控制器19。 控制器19根據來自外部(主機設備)之外部控制信號而控制整個半導體記憶裝置。更具體而言，控制器19接收例如指令、位址、及資料等作為外部控制信號。並且，控制器19根據外部控制信號而生成內部控制信號，並將內部控制信號發送至各種構件。 記憶單元陣列10包含記憶資料之複數個記憶單元MC。各記憶單元MC設置於字元線WL、局部位元線LBL及局部源極線LSL之交叉位置。因此，複數個記憶單元MC呈矩陣狀配置。 第1行解碼器12將來自控制器19之位址解碼，並向所選擇之第1行選擇電路11之行選擇控制線CSL(CSL0～CSL3)供給(施加)電壓。 第1行選擇電路11根據自第1行解碼器12供給之電壓，而選擇性地與局部位元線LBL或全局位元線GBL連接。 感測放大器13與全局位元線GBL電性連接。感測放大器13於讀出時，藉由檢測讀出電流或讀出電壓，而讀出記憶單元MC之資料。 寫入驅動器14與全局位元線GBL及全局源極線GSL電性連接。寫入驅動器14於寫入時，對全局位元線GBL或全局源極線GSL施加寫入電壓。藉此，寫入電流自全局位元線GBL經由記憶單元MC流至全局源極線GSL，或者，寫入電流自全局源極線GSL經由記憶單元MC流至全局位元線GBL。 第2行解碼器16將來自控制器19之位址解碼，並向所選擇之第2行選擇電路15之行選擇控制線CSL(CSL0～CSL3)供給電壓。 第2行選擇電路15根據自第2行解碼器16供給之電壓，而選擇性地與局部源極線LSL或全局源極線GSL連接。 接收器17與全局源極線GSL電性連接。接收器17例如為接地電壓，於讀出時有讀出電流流入。 列解碼器18將來自控制器19之位址解碼，並向所選擇之字元線WL供給電壓。 圖2係更詳細地表示第1實施形態之半導體記憶裝置中之記憶單元陣列10、第1行選擇電路11、及第2行選擇電路15之電路圖。 如圖2所示，於記憶單元陣列10設置有局部位元線LBL(LBL0～LBL3)、局部源極線LSL(LSL0～LSL3)、及字元線WL(WL0～WL3)。局部位元線LBL及局部源極線LSL於第1方向上延伸。局部位元線LBL與局部源極線LSL於與第1方向交叉之第2方向上交替地排列。字元線WL於第2方向上延伸。記憶單元陣列10具有複數個記憶單元MC。各記憶單元MC設置於局部位元線LBL及局部源極線LSL與字元線WL之交叉位置。因此，複數個記憶單元MC於第1方向及第2方向上呈矩陣狀排列。 再者，局部位元線LBL、局部源極線LSL、及字元線WL之數量僅為一例，而並無特別限定。 記憶單元MC例如包含電阻性變化元件VR及選擇電晶體ST。電阻性變化元件VR之第1端子與局部位元線LBL電性連接，第2端子與選擇電晶體ST之第1端子電性連接。選擇電晶體ST之第2端子與局部源極線LSL電性連接，選擇電晶體ST之控制端子與字元線WL電性連接。 電阻性變化元件VR係電阻值會隨著電流(或電壓)之施加而變化之元件。電阻性變化元件VR例如包括MTJ元件、相變元件、鐵電元件等。記憶單元MC係藉由利用字元線WL使選擇電晶體ST接通而選擇。再者，此處將對MRAM、亦係即電阻性變化元件VR係MTJ元件之情況進行說明。 圖3A係表示第1實施形態之半導體記憶裝置中之電阻性變化元件VR之剖視圖。此處，作為電阻性變化元件VR，將主要表示記憶層31、隧道勢壘層32、及參考層33。 如圖3A所示，電阻性變化元件VR包含積層體，該積層體由作為鐵磁性層之記憶層31、作為鐵磁性層之參考層33、及形成於其等之間且為非磁性層之隧道勢壘層32所構成。 記憶層31係磁化方向可變之鐵磁性層，具有相對於膜面(上表面/下表面)垂直或大致垂直之垂直磁各向異性。此處，所謂磁化方向可變係指磁化方向會相對於特定之寫入電流而改變。又，所謂大致垂直係指剩餘磁化方向相對於膜面處於45°＜θ≦90°之範圍內。記憶層33例如由鈷鐵硼(CoFeB)或硼化鐵(FeB)構成。 隧道勢壘層32形成於記憶層31上。隧道勢壘層32係非磁性層，例如由MgO構成。 參考層33形成於隧道勢壘層32上。參考層33係磁化方向不變之鐵磁性層，具有相對於膜面垂直或大致垂直之垂直磁各向異性。此處，所謂磁化方向不變係指磁化方向不會相對於特定之寫入電流而改變。即，參考層33與記憶層31磁化方向相比，前者之反轉能量勢壘更大。參考層33例如由鈷鉑(CoPt)、鈷鎳(CoNi)、或鈷鈀(CoPd)構成。 圖3B係用以說明第1實施形態之半導體記憶裝置中之電阻性變化元件VR之寫入之圖，且係表示平行狀態(P狀態)下之電阻性變化元件VR之剖視圖之圖。圖3C係用以說明第1實施形態之半導體記憶裝置中之電阻性變化元件VR之寫入之圖，且係表示反平行狀態(AP狀態)下之電阻性變化元件VR之剖視圖之圖。 電阻性變化元件VR例如為自旋注入型電阻性變化元件。因此，當將資料寫入電阻性變化元件VR中時，或當自電阻性變化元件VR中讀出資料時，電阻性變化元件VR於垂直於膜面之方向上，會有電流雙向流通。 更具體而言，向電阻性變化元件VR中寫入資料係以如下方式進行。 如圖3B所示，當電流自記憶層31流向參考層33時，即當供給自參考層33朝向記憶層31之電子時，向與參考層33之磁化方向相同之方向自旋偏極之電子注入記憶層31。此時，記憶層31之磁化方向和與參考層33之磁化方向相同之方向一致。藉此，參考層33之磁化方向與記憶層31之磁化方向成為平行排列。於處於該平行狀態下時，電阻性變化元件VR之電阻值最低。將該情況規定為例如「0」資料。 另一方面，如圖3C所示，當電流自參考層33流向記憶層31時，即當供給自記憶層31朝向參考層33之電子時，由於被參考層33反射而向與參考層33之磁化方向相反之方向自旋偏極之電子注入記憶層31。此時，記憶層31之磁化方向和與參考層33之磁化方向相反之方向一致。藉此，參考層33之磁化方向與記憶層31磁化方向成為反平行排列。於處於該反平行狀態下時，電阻性變化元件VR之電阻值最高。將該情況規定為例如「1」資料。 又，自電阻性變化元件VR中讀出資料係以如下方式進行。 向電阻性變化元件VR供給讀出電流。該讀出電流要設定為記憶層33之磁化方向不會反轉之值(小於寫入電流之值)。藉由檢測出此時電阻性變化元件VR之電阻值之變化，能夠讀出上述「0」資料及「1」資料。 返回頭看，如圖2所示，於記憶單元陣列10之第1行選擇電路11側之局部位元線LBL之端部，電性連接有電阻R(R00～R03)。即，電阻R00～R03電性連接於記憶單元MC與第1行選擇電路11(或感測放大器13)之間。電阻R00～R03各自之第1端子與局部位元線LBL0～LBL3分別電性連接，電阻R00～R03各自之第2端子與第1行選擇電路11電性連接。 電阻R00～R03分別具有不同之電阻值。電阻R00～R03之電阻值係根據各自所連接之局部位元線LBL0～LBL3之電阻值、電阻性變化元件VR之電阻值、及局部源極線LSL0～LSL3之電阻值而設定。局部位元線LBL0～LBL3之電阻值、電阻性變化元件VR之電阻值、及局部源極線LSL0～LSL3之電阻值因製程之不一致而有所不同。因此，電阻R00～R03之電阻值係以修正各自所連接之局部位元線LBL0～LBL3之電阻值、電阻性變化元件VR之電阻值、及局部源極線LSL0～LSL3之電阻值之不一致之方式設定。更具體而言，電阻R00～R03之電阻值係以與如下電阻值相等之方式設定：電阻R00、局部位元線LBL0、與局部位元線LBL0連接之電阻性變化元件VR、及局部源極線LSL0之合計電阻值，電阻R01、局部位元線LBL1、與局部位元線LBL1連接之電阻性變化元件VR、及局部源極線LSL1之合計電阻值，電阻R02、局部位元線LBL2、與局部位元線LBL2連接之電阻性變化元件VR、及局部源極線LSL2之合計電阻值，以及電阻R03、局部位元線LBL3、與局部位元線LBL3連接之電阻性變化元件VR、及局部源極線LSL3之合計電阻值。即，於合計電阻值較高之局部位元線LBL、電阻性變化元件VR、及局部源極線LSL上電性連接有電阻值較低之電阻R，於合計電阻值較低之局部位元線LBL、電阻性變化元件VR、及局部源極線LSL上電性連接有電阻值較高之電阻R。 第1行選擇電路11包含第1行選擇電晶體11_0～11_3。第1行選擇電晶體11_0～11_3各自之第1端子分別經由電阻R00～R03而與局部位元線LBL0～LBL3分別電性連接。即，電阻R00～R03各自之第1端子與局部位元線LBL0～LBL3分別電性連接，電阻R00～R03各自之第2端子與第1行選擇電晶體11_0～11_3各自之第1端子電性連接。第1行選擇電晶體11_0～11_3各自之第2端子與全局位元線GBL共通電性連接。第1行選擇電晶體11_0～11_3各自之控制端子與行選擇控制線CSL0～CSL3分別電性連接。 第2行選擇電路15包含第2行選擇電晶體15_0～15_3。第2行選擇電晶體15_0～15_3各自之第1端子與局部源極線LSL0～LSL3分別電性連接。第2行選擇電晶體15_0～15_3各自之第2端子與全局源極線GSL共通電性連接。第2行選擇電晶體15_0～15_3各自之控制端子與行選擇控制線CSL0～CSL3分別電性連接。 再者，第1行選擇電路11之行選擇控制線CSL0～CSL3與第2行選擇電路15之行選擇控制線CSL0～CSL3係不同之控制線，對其等係自不同之控制電路供給控制信號。該等控制信號執行相同動作。即，第1行選擇電晶體11_0及第2行選擇電晶體15_0同時接通/斷開，第1行選擇電晶體11_1及第2行選擇電晶體15_1同時接通/斷開，第1行選擇電晶體11_2及第2行選擇電晶體15_2同時接通/斷開，第1行選擇電晶體11_3及第2行選擇電晶體15_3同時接通/斷開。 [第1實施形態之效果] 圖4係表示正常之(不產生不良位元時之)電阻性變化元件VR之電阻狀態分佈之圖。圖5係表示產生不良位元時之電阻性變化元件VR之電阻狀態分佈之圖。 如圖4所示，於向MRAM中寫入資料時，藉由使電阻性變化元件VR之電阻值變化，會生成高電阻狀態與低電阻狀態此2種狀態。高電阻狀態與低電阻狀態分別具有不一致，但於正常狀態下，高電阻狀態之分佈與低電阻狀態之分佈之間具有邊限。要於該邊限內對讀出時之電阻值設定閾值。並且，於高電阻狀態之情形時，電阻值高於閾值時成為正常位，於低電阻狀態之情形時，電阻值低於閾值時成為正常位元。 另一方面，存在每條配線(每條局部位元線LBL0～LBL3、電阻性變化元件VR、每條局部源極線LSL0～LSL3、及每條字元線WL0～WL3)之大小因製程之不一致而產生不一致之情況。因此，會使每條配線之電阻值都不相同。此時，如圖5所示，於讀出時電阻值之不一致會變大。其結果，會使高電阻狀態與低電阻狀態之間不再具有邊限，而令高電阻狀態及低電阻狀態之一部分重疊。該等重疊部分成為不良位元。更具體而言，於低電阻狀態下分佈之右端(高電阻側)成為不良，於高電阻狀態下分佈之左端(低電阻側)成為不良。其結果，會使分佈之兩端成為不良。 對此，第1實施形態中，於局部位元線LBL0～LBL3各自之端部分別電性連接電阻R00～R03。並且，將電阻R00～R03之電阻值以與如下電阻值相等之方式設定：電阻R00、局部位元線LBL0、與局部位元線LBL0連接之電阻性變化元件VR、及局部源極線LSL0之合計電阻值，電阻R01、局部位元線LBL1、與局部位元線LBL1連接之電阻性變化元件VR、及局部源極線LSL1之合計電阻值，電阻R02、局部位元線LBL2、與局部位元線LBL2連接之電阻性變化元件VR、及局部源極線LSL2之合計電阻值，以及電阻R03、局部位元線LBL3、與局部位元線LBL3連接之電阻性變化元件VR、及局部源極線LSL3之合計電阻值。藉此，能夠修正局部位元線LBL0～LBL3、電阻性變化元件VR、及局部源極線LSL0～LSL3因製造差異而引起之電阻值之不一致。其結果，能夠減少隨著局部位元線LBL0～LBL3、電阻性變化元件VR、及局部源極線LSL0～LSL3之製造差異而產生之讀出不良位元。此種電阻R00～R03之連接可應用於在製造階段便已特定局部位元線LBL0～LBL3、電阻性變化元件VR、及局部源極線LSL0～LSL3之電阻值之情況。 ＜第2實施形態＞ 以下，使用圖6至圖8對第2實施形態之半導體記憶裝置進行說明。於上述第1實施形態中，電阻R00～R03各者與局部位元線LBL0～LBL3分別電性連接。於第2實施形態中，包含熔絲F30～F3n及電阻R30～R3n之可變電阻電路VRCB0～VRCB3各者與局部位元線LBL0～LBL3分別電性連接。以下，對第2實施形態進行詳細說明。 再者，於第2實施形態中，主要對與上述第2實施形態不同之處進行說明，對相同之處則予以省略。 [第2實施形態之構成例] 圖6係更詳細地表示第2實施形態之半導體記憶裝置中之記憶單元陣列10、第1行選擇電路11、及第2行選擇電路15之電路圖。 如圖6所示，於記憶單元陣列10之第1行選擇電路11側之局部位元線LBL之端部，電性連接有可變電阻電路VRCB(VRCB0～VRCB3)。即，可變電阻電路VRCB0～VRCB3電性連接於記憶單元MC與第1行選擇電路11(或感測放大器13)之間。可變電阻電路VRCB0～VRCB3各自之第1端子與局部位元線LBL0～LBL3分別電性連接，可變電阻電路VRCB0～VRCB3各自之第2端子與第1行選擇電路11電性連接。 第1行選擇電晶體11_0～11_3各自之第1端子分別經由可變電阻電路VRCB0～VRCB3而與局部位元線LBL0～LBL3分別電性連接。即，可變電阻電路VRCB0～VRCB3各自之第1端子與局部位元線LBL0～LBL3分別電性連接，可變電阻電路VRCB0～VRCB3各自之第2端子與第1行選擇電晶體11_0～11_3各自之第1端子電性連接。 圖7係更詳細地表示第2實施形態之半導體記憶裝置中之可變電阻電路VRCB之電路圖。再者，由於可變電阻電路VRCB0～VRCB3之構成相同，故而以下將對可變電阻電路VRCB0之構成進行說明。 如圖7所示，可變電阻電路VRCB0包含串聯電路S30～S3n(n係1以上之整數)。串聯電路S30～S3n相互並聯地電性連接。串聯電路S30～S3n各自之第1端子與局部位元線LBL0共通電性連接，串聯電路S30～S3n各自之第2端子與第1行選擇電晶體11_0之第1端子共通電性連接。 串聯電路S30包含電阻R30及熔絲F30。電阻R30及熔絲F30相互串聯地電性連接。電阻R30之第1端子與局部位元線LBL0電性連接，電阻R30之第2端子與熔絲F30之第1端子電性連接。熔絲F30之第2端子與第1行選擇電晶體11_0之第1端子電性連接。 再者，串聯電路S30之連接亦可反過來。即，亦可自記憶單元MC側起依序連接熔絲F30及電阻R30。 串聯電路S31～S3n具有與串聯電路S30相同之構成。 即，串聯電路S31包含電阻R31及熔絲F31。電阻R31及熔絲F31相互串聯地電性連接。電阻R31之第1端子與局部位元線LBL0電性連接，電阻R31之第2端子與熔絲F31之第1端子電性連接。熔絲F31之第2端子與第1行選擇電晶體11_0之第1端子電性連接。 又，串聯電路S3n包含電阻R3n及熔絲F3n。電阻R3n及熔絲F3n相互串聯地電性連接。電阻R3n之第1端子與局部位元線LBL0電性連接，電阻R3n之第2端子與熔絲F3n之第1端子電性連接。熔絲F3n之第2端子與第1行選擇電晶體11_0之第1端子電性連接。 可變電阻電路VRCB0中之電阻R30～R3n具有相等之電阻值。又，可變電阻電路VRCB1～VRCB3中之電阻R30～R3n均具有與可變電阻電路VRCB0中之電阻R30～R3n相等之電阻值。 圖8係表示第2實施形態之半導體記憶裝置中之可變電阻電路VRCB之動作例之電路圖。 本例中，於製程之最終工序中測定局部位元線LBL之電阻值、電阻性變化元件VR之電阻值、及局部源極線LSL之電阻值，並根據該等電阻值，藉由過電流適當地切斷可變電阻電路VRCB之熔絲F30～F3n。藉此，調整與局部位元線LBL連接之並聯電阻R30～R3n之數量，而適當地調整可變電阻電路VRCB之電阻值。此處，可藉由增加被切斷之熔絲F30～F3n之數量(藉由減少並聯之電流路徑)而提高可變電阻電路VRCB之電阻值，可藉由減少被切斷之熔絲F30～F3n之數量(藉由增加並聯之電流路徑之數量)而降低可變電阻電路VRCB之電阻值。 將可變電阻電路VRCB0～VRCB3之電阻值以與如下電阻值相等之方式設定：可變電阻電路VRCB0、局部位元線LBL0、與局部位元線LBL0連接之電阻性變化元件VR、及局部源極線LSL0之合計電阻值，可變電阻電路VRCB1、局部位元線LBL1、與局部位元線LBL1連接之電阻性變化元件VR、及局部源極線LSL1之合計電阻值，可變電阻電路VRCB2、局部位元線LBL2、與局部位元線LBL2連接之電阻性變化元件VR、及局部源極線LSL2之合計電阻值，以及可變電阻電路VRCB3、局部位元線LBL3、與局部位元線LBL3連接之電阻性變化元件VR、及局部源極線LSL3之合計電阻值。即，將與合計電阻值較高之局部位元線LBL、電阻性變化元件VR、及局部源極線LSL電性連接之可變電阻電路VRCB之電阻值設定得較低，將與合計電阻值較高之局部位元線LBL、電阻性變化元件VR、及局部源極線LSL電性連接之可變電阻電路VRCB之電阻值設定得較高。 圖8中示出了如下情況：局部位元線LBL0、與局部位元線LBL0連接之電阻性變化元件VR、及局部源極線LSL0之合計電阻值，以及局部位元線LBL3、與局部位元線LBL3連接之電阻性變化元件VR、及局部源極線LSL3之合計電阻值較高；局部位元線LBL1、與局部位元線LBL1連接之電阻性變化元件VR、及局部源極線LSL1之合計電阻值，以及局部位元線LBL2、與局部位元線LBL2連接之電阻性變化元件VR、及局部源極線LSL2之合計電阻值較低。 如圖8所示，於合計電阻值較高之局部位元線LBL0、與局部位元線LBL0連接之電阻性變化元件VR、及局部源極線LSL0中，可變電阻電路VRCB0中之熔絲F32(未圖示)～F3n被切斷。藉此，於局部位元線LBL0、與局部位元線LBL0連接之電阻性變化元件VR、及局部源極線LSL0上電性連接有並聯之電阻R30、R31。另一方面，於合計電阻值較低之局部位元線LBL1、與局部位元線LBL1連接之電阻性變化元件VR、及局部源極線LSL1中，可變電阻電路VRCB1中之熔絲F31～F3n被切斷。藉此，於局部位元線LBL1、與局部位元線LBL1連接之電阻性變化元件VR、及局部源極線LSL1上僅電性連接有電阻R30。於可變電阻電路VRCB2中，與於可變電阻電路VRCB1中一樣，切斷熔絲，於可變電阻電路VRCB3中，與於可變電阻電路VRCB0中一樣，切斷熔絲。 又，於由製程引起之不一致更大，利用可變電阻電路VRCB亦難以加以修正之情形時，可於製程之最終工序(例如測試步驟)中將記憶單元MC替換成冗餘列或冗餘行。 [第2實施形態之效果] 第2實施形態中，於局部位元線LBL0～LBL3各自之端部分別電性連接包含熔絲F30～F3n及電阻R30～R3n之可變電阻電路VRCB0～VRCB3。並且，將可變電阻電路VRCB0～VRCB3之電阻值以與如下電阻值相等之方式設定：可變電阻電路VRCB0、局部位元線LBL0、與局部位元線LBL0連接之電阻性變化元件VR、及局部源極線LSL0之合計電阻值，可變電阻電路VRCB1、局部位元線LBL1、與局部位元線LBL1連接之電阻性變化元件VR、及局部源極線LSL1之合計電阻值，可變電阻電路VRCB2、局部位元線LBL2、與局部位元線LBL2連接之電阻性變化元件VR、及局部源極線LSL2之合計電阻值，以及可變電阻電路VRCB3、局部位元線LBL3、與局部位元線LBL3連接之電阻性變化元件VR、及局部源極線LSL3之合計電阻值。藉此，能夠獲得與第1實施形態相同之效果。 又，上述第1實施形態可應用於在製造階段便已預先特定局部位元線LBL0～LBL3、電阻性變化元件VR、及局部源極線LSL0～LSL3之電阻值之情況。而相對地，於第2實施形態中，能夠藉由調整被切斷之熔絲F30～F3n之數量而設定可變電阻電路VRCB之電阻值。因此，能夠於製程之最終工序中測定局部位元線LBL0～LBL3、電阻性變化元件VR、及局部源極線LSL0～LSL3之電阻值之後，再根據該等電阻值之不一致而設定可變電阻電路VRCB之電阻值。因此，能夠以更好精度修正局部位元線LBL0～LBL3、電阻性變化元件VR、及局部源極線LSL0～LSL3因製造差異而引起之電阻值之不一致。 進而，可變電阻電路VRCB能夠藉由複數個電阻R30～F3n及熔絲F30～F3n而設定電阻值。因此，能夠根據局部位元線LBL0～LBL3、電阻性變化元件VR、及局部源極線LSL0～LSL3，而精細地設定可變電阻電路VRCB之電阻值。因此，能夠以進而更好之精度修正局部位元線LBL0～LBL3因製造差異而引起之電阻值之不一致。 再者，亦可連接電阻性變化元件而代替可變電阻電路VRCB。電阻性變化元件例如包括MTJ元件、相變元件、鐵電元件等。 ＜第3實施形態＞ 以下，使用圖9及圖10對第3實施形態之半導體記憶裝置進行說明。於上述第2實施形態中，可變電阻電路VRCB0～VRCB3包含電阻R30～R3n及熔絲F30～F3n。於第3實施形態中，包含電晶體T30～T3n及電阻R30～R3n之可變電阻電路VRCB0～VRCB3與局部位元線LBL0～LBL3分別電性連接。以下，對第3實施形態進行詳細說明。 再者，於第3實施形態中，主要對與上述第2實施形態不同之處進行說明，對相同之處則予以省略。 [第3實施形態之構成例] 圖9係更詳細地表示第3實施形態之半導體記憶裝置中之可變電阻電路VRCB之電路圖。再者，由於可變電阻電路VRCB0～VRCB3之構成相同，故而以下將對可變電阻電路VRCB0之構成進行說明。 如圖9所示，可變電阻電路VRCB0包含串聯電路S30～S3n。串聯電路S30包含電阻R30及電晶體T30。電阻R30及電晶體T30相互串聯地電性連接。電阻R30之第1端子與局部位元線LBL0電性連接，電阻R30之第2端子與電晶體T30之第1端子電性連接。電晶體T30之第2端子與第1行選擇電晶體11_0之第1端子電性連接。電晶體T30之控制端子與控制線C30電性連接。 串聯電路S31～S3n具有與串聯電路S30相同之構成。 即，串聯電路S31包含電阻R31及電晶體T31。電阻R31及電晶體T31相互串聯地電性連接。電阻R31之第1端子與局部位元線LBL0電性連接，電阻R31之第2端子與電晶體T31之第1端子電性連接。電晶體T31之第2端子與第1行選擇電晶體11_0之第1端子電性連接。電晶體T31之控制端子與控制線C31電性連接。 又，串聯電路S3n包含電阻R3n及電晶體T3n。電阻R3n及電晶體T3n相互串聯地電性連接。電阻R3n之第1端子與局部位元線LBL0電性連接，電阻R3n之第2端子與電晶體T3n之第1端子電性連接。電晶體T3n之第2端子與第1行選擇電晶體11_0之第1端子電性連接。電晶體T3n之控制端子與控制線C3n電性連接。 藉由自未圖示之控制電路向控制線C30～C3n供給特定電壓，而控制電晶體T30～T3n之接通/斷開。 圖10係表示第3實施形態之半導體記憶裝置中之可變電阻電路VRCB之動作例之電路圖。 本例中，於出廠後之諸個動作中測定局部位元線LBL之電阻值、電阻性變化元件VR之電阻值、及局部源極線LSL之電阻值，並根據該等電阻值而控制可變電阻電路VRCB之電晶體T30～T3n之接通/斷開。藉此，調整與局部位元線LBL連接之並聯電阻R30～R3n之數量，而適當地調整可變電阻電路VRCB之電阻值。此處，可藉由增加斷開之電晶體T30～T3n之數量(藉由減少並聯之電流路徑之數量)而增高可變電阻電路VRCB之電阻值，可藉由減少斷開之電晶體T30～T3n之數量(藉由增加並聯之電流路徑之數量)而降低可變電阻電路VRCB之電阻值。 圖10中示出了如下情況：局部位元線LBL、與局部位元線LBL0連接之電阻性變化元件VR、及局部源極線LSL0之合計電阻值，以及局部位元線LBL3、與局部位元線LBL3連接之電阻性變化元件VR、及局部源極線LSL3之合計電阻值較高；局部位元線LBL1、與局部位元線LBL1連接之電阻性變化元件VR、及局部源極線LSL1之合計電阻值，以及局部位元線LBL2、與局部位元線LBL2連接之電阻性變化元件VR、及局部源極線LSL2之合計電阻值較低。 如圖10所示，於合計電阻值較高之局部位元線LBL0、與局部位元線LBL0連接之電阻性變化元件VR、及局部源極線LSL0中，可變電阻電路VRCB0中之電晶體T32(未圖示)～T3n斷開，電晶體T30、T31接通。藉此，於局部位元線LBL0、與局部位元線LBL0連接之電阻性變化元件VR、及局部源極線LSL0上電性連接有並聯之電阻R30、R31。另一方面，於合計電阻值較低之局部位元線LBL1、與局部位元線LBL1連接之電阻性變化元件VR、及局部源極線LSL1中，可變電阻電路VRCB1中之電晶體T31～T3n斷開，電晶體T30接通。藉此，於局部位元線LBL1、與局部位元線LBL1連接之電阻性變化元件VR、及局部源極線LSL1上僅電性連接有電阻R30。於可變電阻電路VRCB2中，與於可變電阻電路VRCB1中一樣，電晶體接通/斷開，於可變電阻電路VRCB3中，與於可變電阻電路VRCB0中一樣，電晶體接通/斷開。 [第3實施形態之效果] 第3實施形態中，於局部位元線LBL0～LBL3各自之端部分別電性連接包含電晶體T30～T3n及電阻R30～R3n之可變電阻電路VRCB0～VRCB3。藉此，能夠獲得與第2實施形態相同之效果。 又，於上述第2實施形態中，能夠藉由調整被切斷之熔絲F30～F3n之數量而於製程之最終工序中設定可變電阻電路VRCB之電阻值。而相對地，於第3實施形態中，藉由調整電晶體T30～T3n之接通/斷開而設定可變電阻電路VRCB之電阻值。因此，即便於出廠後，亦能夠適當地設定可變電阻電路VRCB之電阻值。即，即便於因為製造差異以外之原因而使局部位元線LBL之電阻值、電阻性變化元件VR之電阻值、及局部源極線LSL之電阻值之電阻值產生不一致之情形時，亦能夠於出廠後修正局部位元線LBL之電阻值、電阻性變化元件VR之電阻值、及局部源極線LSL之電阻值之電阻值之不一致。 ＜第4實施形態＞ 以下，使用圖11對第4實施形態之半導體記憶裝置進行說明。第4實施形態係上述第1實施形態之變化例。於第4實施形態中，電阻R10～R13各者與局部源極線LSL0～LSL3分別電性連接。第4實施形態可代替上述第1實施形態加以應用。以下，對第4實施形態進行詳細說明。 再者，於第4實施形態中，主要對與上述第1實施形態不同之處進行說明，對相同之處則予以省略。 [第4實施形態之構成例] 圖11係更詳細地表示第4實施形態之半導體記憶裝置中之記憶單元陣列10、第1行選擇電路11、及第2行選擇電路15之電路圖。 如圖11所示，於記憶單元陣列10之第2行選擇電路15側之局部源極線LSL之端部，電性連接有電阻R10～R13。即，電阻R10～R13電性連接於記憶單元MC與第2行選擇電路15(或接收器17)之間。電阻R10～R13各自之第1端子與局部源極線LSL0～LSL3分別電性連接，電阻R10～R13各自之第2端子與第2行選擇電路15電性連接。 電阻R10～R13分別具有不同之電阻值。電阻R10～R13之電阻值係根據所連接之局部位元線LBL0～LBL3及局部源極線LSL0～LSL3之電阻值而設定。更具體而言，電阻R10～R13之電阻值係以與如下電阻值相等之方式設定：電阻R10、局部位元線LBL0、與局部位元線LBL0連接之電阻性變化元件VR、及局部源極線LSL0之合計電阻值，電阻R11、局部位元線LBL1、與局部位元線LBL1連接之電阻性變化元件VR、及局部源極線LSL1之合計電阻值，電阻R12、局部位元線LBL2、與局部位元線LBL2連接之電阻性變化元件VR、及局部源極線LSL2之合計電阻值，以及電阻R13、局部位元線LBL3、與局部位元線LBL3連接之電阻性變化元件VR、及局部源極線LSL3之合計電阻值。 第2行選擇電晶體15_0～15_3各自之第1端子分別經由電阻R10～R13而與局部源極線LSL0～LSL3分別電性連接。即，電阻R10～R13各自之第1端子與局部源極線LSL0～LSL3分別電性連接，電阻R10～R13各自之第2端子與第2行選擇電晶體15_0～15_3各自之第1端子電性連接。 [第4實施形態之效果] 第4實施形態中，於局部源極線LSL0～LSL3各自之端部分別電性連接電阻R10～R13。藉此，能夠獲得與第1實施形態相同之效果。 ＜第5實施形態＞ 以下，使用圖12及圖13對第5實施形態之半導體記憶裝置進行說明。第5實施形態係上述第2實施形態之變化例。於第5實施形態中，包含熔絲F40～F4n及電阻R40～R4n之可變電阻電路VRCS0～VRCS3各者與局部源極線LSL0～LSL3分別電性連接。第5實施形態可代替上述第2實施形態加以應用。以下，對第5實施形態進行詳細說明。 再者，於第5實施形態中，主要對與上述第2實施形態不同之處進行說明，對相同之處則予以省略。 [第5實施形態之構成] 圖12係更詳細地表示第5實施形態之半導體記憶裝置中之記憶單元陣列10、第1行選擇電路11、及第2行選擇電路15之電路圖。 如圖12所示，於記憶單元陣列10之第2行選擇電路15側之局部源極線LSL之端部，電性連接有可變電阻電路VRCS(VRCS0～VRCS3)。即，可變電阻電路VRCS0～VRCS3電性連接於記憶單元MC與第2行選擇電路15(或接收器17)之間。可變電阻電路VRCS0～VRCS3各自之第1端子與局部源極線LSL0～LSL3分別電性連接，可變電阻電路VRCS0～VRCS3各自之第2端子與第2行選擇電路15電性連接。 第2行選擇電晶體15_0～15_3各自之第1端子分別經由可變電阻電路VRCS0～VRCS3而與局部源極線LSL0～LSL3分別電性連接。即，可變電阻電路VRCS0～VRCS3各自之第1端子與局部源極線LSL0～LSL3分別電性連接，可變電阻電路VRCS0～VRCS3各自之第2端子與第2行選擇電晶體15_0～15_3各自之第1端子電性連接。 圖13係更詳細地表示第5實施形態之半導體記憶裝置中之可變電阻電路VRCS之電路圖。再者，由於可變電阻電路VRCS0～VRCS3之構成相同，故而以下將對可變電阻電路VRCS0之構成進行說明。 如圖13所示，可變電阻電路VRCS0包含串聯電路S40～S4n。串聯電路S40～S4n相互並聯地電性連接。串聯電路S40～S4n各自之第1端子與局部源極線LSL0共通電性連接，串聯電路S40～S4n各自之第2端子與第2行選擇電晶體15_0之第1端子共通電性連接。 串聯電路S40包含電阻R40及熔絲F40。電阻R40及熔絲F40相互串聯地電性連接。電阻R40之第1端子與局部源極線LSL0電性連接，電阻R40之第2端子與熔絲F40之第1端子電性連接。熔絲F40之第2端子與第2行選擇電晶體15_0之第1端子電性連接。 串聯電路S41～S4n具有與串聯電路S40相同之構成。 即，串聯電路S41包含電阻R41及熔絲F41。電阻R41及熔絲F41相互串聯地電性連接。電阻R41之第1端子與局部源極線LSL0電性連接，電阻R41之第2端子與熔絲F41之第1端子電性連接。熔絲F41之第2端子與第2行選擇電晶體15_0之第1端子電性連接。 又，串聯電路S4n包含電阻R4n及熔絲F4n。電阻R4n及熔絲F4n相互串聯地電性連接。電阻R4n之第1端子與局部源極線LSL0電性連接，電阻R4n之第2端子與熔絲F4n之第1端子電性連接。熔絲F4n之第2端子與第2行選擇電晶體15_0之第1端子電性連接。 可變電阻電路VRCS0中之電阻R40～R4n具有相等之電阻值。又，可變電阻電路VRCS1～VRCS3中之電阻R40～R4n均具有與可變電阻電路VRCS0中之電阻R40～R4n相等之電阻值。 [第5實施形態之效果] 第5實施形態中，於局部源極線LSL0～LSL3各自之端部分別電性連接包含熔絲F40～F4n及電阻R40～R4n之可變電阻電路VRCS0～VRCS3。藉此，能夠獲得與第2實施形態相同之效果。 ＜第6實施形態＞ 以下，使用圖14對第6實施形態之半導體記憶裝置進行說明。第6實施形態係上述第3實施形態之變化例。於第6實施形態中，包含電晶體T40～T4n及電阻R40～R4n之可變電阻電路VRCS0～VRCS3各者與各局部源極線LSL0～LSL3分別電性連接。第6實施形態可代替上述第3實施形態加以應用。以下，對第6實施形態進行詳細說明。 再者，於第6實施形態中，主要對與上述第3實施形態不同之處進行說明，對相同之處則予以省略。 [第6實施形態之構成] 圖14係更詳細地表示第6實施形態之半導體記憶裝置中之可變電阻電路VRCS之電路圖。再者，由於可變電阻電路VRCS0～VRCS3之構成相同，故而以下將對可變電阻電路VRCS0之構成進行說明。 如圖14所示，可變電阻電路VRCS0包含串聯電路S40～S4n。串聯電路S40包含電阻R40及電晶體T40。電阻R40及電晶體T40相互串聯地電性連接。電阻R40之第1端子與局部源極線LSL0電性連接，電阻R40之第2端子與電晶體T40之第1端子電性連接。電晶體T40之第2端子與第2行選擇電晶體15_0之第1端子電性連接。電晶體T40之控制端子與控制線C40電性連接。 串聯電路S41～S4n具有與串聯電路S40相同之構成。 即，串聯電路S41包含電阻R41及電晶體T41。電阻R41及電晶體T41相互串聯地電性連接。電阻R41之第1端子與局部源極線LSL0電性連接，電阻R41之第2端子與電晶體T41之第1端子電性連接。電晶體T41之第2端子與第2行選擇電晶體15_0之第1端子電性連接。電晶體T41之控制端子與控制線C41電性連接。 又，串聯電路S4n包含電阻R4n及電晶體T4n。電阻R4n及電晶體T4n相互串聯地電性連接。電阻R4n之第1端子與局部源極線LSL0電性連接，電阻R4n之第2端子與電晶體T4n之第1端子電性連接。電晶體T4n之第2端子與第2行選擇電晶體15_0之第1端子電性連接。電晶體T4n之控制端子與控制線C4n電性連接。 藉由自未圖示之控制電路向控制線C40～C4n供給特定電壓，而控制電晶體T40～T4n之接通/斷開。 [第6實施形態之效果] 第6實施形態中，於局部源極線LSL0～LSL3各自之端部分別電性連接包含電晶體T40～T4n及電阻R40～R4n之可變電阻電路VRCS0～VRCS3。藉此，能夠獲得與第3實施形態相同之效果。 ＜第7實施形態＞ 以下，使用圖15對第7實施形態之半導體記憶裝置進行說明。第7實施形態係上述第1實施形態之變化例。於第7實施形態中，電阻R50～R53各者與字元線WL分別電性連接。亦可將第7實施形態與上述第1實施形態或上述第4實施形態組合。以下，對第7實施形態進行詳細說明。 再者，於第7實施形態中，主要對與上述第1實施形態不同之處進行說明，對相同之處則予以省略。 [第7實施形態之構成例] 圖15係更詳細地表示第7實施形態之半導體記憶裝置中之記憶單元陣列10、第1行選擇電路11、及第2行選擇電路15之電路圖。 如圖15所示，於記憶單元陣列10之列解碼器18側之字元線WL之端部，電性連接有電阻R50～R53。即，電阻R50～R53電性連接於記憶單元MC與列解碼器18之間。電阻R50～R53各自之第1端子與字元線WL0～WL3分別電性連接，電阻R50～R53各自之第2端子與列解碼器18電性連接。 電阻R50～R53分別具有不同之電阻值。電阻R50～R53之電阻值係根據所連接之字元線WL之電阻值而設定。更具體而言，電阻R50～R53之電阻值係以與如下電阻值相等之方式設定：電阻R50及字元線WL0之合計電阻值、電阻R51及字元線WL1之合計電阻值、電阻R52及字元線WL2之合計電阻值、以及電阻R53及字元線WL3之合計電阻值。 [第7實施形態之效果] 第7實施形態中，於字元線WL0～WL3各自之端部分別電性連接電阻R50～R53。將電阻R50～R53之電阻值以與如下電阻值相等之方式設定：電阻R50及字元線WL0之合計電阻值、電阻R51及字元線WL1之合計電阻值、電阻R52及字元線WL2之合計電阻值、以及電阻R53及字元線WL3之合計電阻值。藉此，對字元線WL0～WL3亦能夠獲得與第1實施形態之局部位元線LBL0～LBL3相同之效果。 ＜第8實施形態＞ 以下，使用圖16及圖17對第8實施形態之半導體記憶裝置進行說明。第8實施形態係上述第2實施形態之變化例。於第8實施形態中，包含熔絲F40～F4n及電阻R40～R4n之可變電阻電路VRCS0～VRCS3各者與字元線WL0～WL3分別電性連接。亦可將第8實施形態與上述第2實施形態或上述第5實施形態組合。以下，對第8實施形態進行詳細說明。 再者，於第8實施形態中，主要對與上述第2實施形態不同之處進行說明，對相同之處則予以省略。 [第8實施形態之構成] 圖16係更詳細地表示第8實施形態之半導體記憶裝置中之記憶單元陣列10、第1行選擇電路11、及第2行選擇電路15之電路圖。 如圖16所示，於記憶單元陣列10之列解碼器18側之字元線WL之端部，電性連接有可變電阻電路VRCW(VRCW0～VRCW3)。即，可變電阻電路VRCW0～VRCW3電性連接於記憶單元MC與列解碼器18之間。可變電阻電路VRCW0～VRCW3各自之第1端子與字元線WL0～WL3分別電性連接，可變電阻電路VRCW0～VRCW3各自之第2端子與列解碼器18電性連接。 圖17係更詳細地表示第8實施形態之半導體記憶裝置中之可變電阻電路VRCW之電路圖。再者，由於可變電阻電路VRCW0～VRCW3之構成相同，故而以下將對可變電阻電路VRCW0之構成進行說明。 如圖17所示，可變電阻電路VRCW0包含串聯電路S60～S6n。串聯電路S60～S6n相互並聯地電性連接。串聯電路S60～S6n各自之第1端子與字元線WL0共通電性連接，串聯電路S60～S6n各自之第2端子與列解碼器18共通電性連接。 串聯電路S60包含電阻R60及熔絲F60。電阻R60及熔絲F60相互串聯地電性連接。電阻R60之第1端子與字元線WL0電性連接，電阻R60之第2端子與熔絲F60之第1端子電性連接。熔絲F60之第2端子與列解碼器18電性連接。 串聯電路S61～S6n具有與串聯電路S60相同之構成。 即，串聯電路S61包含電阻R61及熔絲F61。電阻R61及熔絲F61相互串聯地電性連接。電阻R61之第1端子與字元線WL0電性連接，電阻R61之第2端子與熔絲F61之第1端子電性連接。熔絲F61之第2端子與列解碼器18電性連接。 又，串聯電路S6n包含電阻R6n及熔絲F6n。電阻R6n及熔絲F6n相互串聯地電性連接。電阻R6n之第1端子與字元線WL0電性連接，電阻R6n之第2端子與熔絲F6n之第1端子電性連接。熔絲F6n之第2端子與列解碼器18電性連接。 可變電阻電路VRCW0中之電阻R60～R6n具有相等之電阻值。又，可變電阻電路VRCW1～VRCW3中之電阻R60～R6n均具有與可變電阻電路VRCW0中之電阻R60～R6n相等之電阻值。 [第8實施形態之效果] 第8實施形態中，於字元線WL0～WL3各自之端部分別電性連接包含熔絲F60～F6n及電阻R60～R6n之可變電阻電路VRCW0～VRCW3。並且，將可變電阻電路VRCW0～VRCW3之電阻值以與如下電阻值相等之方式設定：可變電阻電路VRCW0及字元線WL0之合計電阻值、可變電阻電路VRCW1及字元線WL1之合計電阻值、可變電阻電路VRCW2及字元線WL2之合計電阻值、以及及可變電阻電路VRCW3及字元線WL3之合計電阻值。藉此，對字元線WL0～WL3亦能夠獲得與第2實施形態之局部位元線LBL0～LBL3相同之效果。 ＜第9實施形態＞ 以下，使用圖18對第9實施形態之半導體記憶裝置進行說明。第9實施形態係上述第3實施形態之變化例。於第9實施形態中，包含電晶體T60～T6n及電阻R60～R6n之可變電阻電路VRCW0～VRCW3各者與字元線WL0～WL3分別電性連接。亦可將第9實施形態與上述第3實施形態或上述第6實施形態組合。以下，對第9實施形態進行說明。 再者，於第9實施形態中，主要對與上述第3實施形態不同之處進行說明，對相同之處則予以省略。 [第9實施形態之構成] 圖18係更詳細地表示第9實施形態之半導體記憶裝置中之可變電阻電路VRCW之電路圖。再者，由於可變電阻電路VRCW0～VRCW3之構成相同，故而以下將對可變電阻電路VRCW0之構成進行說明。 如圖18所示，可變電阻電路VRCW0包含串聯電路S60～S6n。串聯電路S60包含電阻R60及電晶體T60。電阻R60及電晶體T60相互串聯地電性連接。電阻R60之第1端子與字元線WL0電性連接，電阻R60之第2端子與電晶體T60之第1端子電性連接。電晶體T60之第2端子與列解碼器18電性連接。電晶體T60之控制端子與控制線C60電性連接。 串聯電路S61～S6n具有與串聯電路S60相同之構成。 即，串聯電路S61包含電阻R61及電晶體T61。電阻R61及電晶體T61相互串聯地電性連接。電阻R61之第1端子與字元線WL0電性連接，電阻R61之第2端子與電晶體T61之第1端子電性連接。電晶體T61之第2端子與列解碼器18電性連接。電晶體T61之控制端子與控制線C61電性連接。 又，串聯電路S6n包含電阻R6n及電晶體T6n。電阻R6n及電晶體T6n相互串聯地電性連接。電阻R6n之第1端子與字元線WL0電性連接，電阻R6n之第2端子與電晶體T6n之第1端子電性連接。電晶體T6n之第2端子與列解碼器18電性連接。電晶體T6n之控制端子與控制線C6n電性連接。 藉由自未圖示之控制電路向控制線C60～C6n供給特定電壓，而控制電晶體T60～T6n之接通/斷開。 [第9實施形態之效果] 第9實施形態中，於字元線WL0～WL3各自之端部分別電性連接包含電晶體T60～T6n及電阻R60～R6n之可變電阻電路VRCW0～VRCW3。並且，將可變電阻電路VRCW0～VRCW3之電阻值以與如下電阻值相等之方式設定：可變電阻電路VRCW0及字元線WL0之合計電阻值、可變電阻電路VRCW1及字元線WL1之合計電阻值、可變電阻電路VRCW2及字元線WL2之合計電阻值、以及可變電阻電路VRCW3及字元線WL3之合計電阻值。藉此，對字元線WL0～WL3亦能夠獲得與第3實施形態之局部位元線LBL0～LBL3相同之效果。 對本發明之若干實施形態進行了說明，但該等實施形態係作為例示而提出，並非意欲用以限定發明之範圍。該等新穎之實施形態可藉由其他各種形態實施，於不脫離發明主旨之範圍內，可實行各種省略、替置、變更。該等實施形態及其變化包含於發明之範圍或主旨內，同時包含於申請專利範圍所記載之發明及其等同之範圍內。 [相關申請] 本申請享有以日本專利申請2017-177464號(申請日期：2017年9月15日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
10 記憶單元陣列 11 第1行選擇電路 11_0～11_3 第1行選擇電晶體 12 第1行解碼器 13 感測放大器 14 寫入驅動器 15 第2行選擇電路 15_0～15_3 第2行選擇電晶體 16 第2行解碼器 17 接收器 18 列解碼器 19 控制器 31 記憶層 32 隧道勢壘層 33 參考層 C(C30～C3n、C40～C4n\C60～C6n) 控制線 CSL(CSL0～CSL3) 行選擇控制線 F(F30～F3n、F40～F4n、F60～F6n) 熔絲 GBL 全局位元線 GSL 全局源極線 LBL(LBL0～LBL3) 局部位元線 LSL(LSL0～LSL3) 局部源極線 MC 記憶單元 R(R00～R03、R10～R13、R30～R3n、R40～R4n、R50～R53、 R60～R6n) 電阻 S(S30～S3n、S40～S4n、S60～S6n) 串聯電路 ST 選擇電晶體 T(T30～T3n、T40～T4n、T60～T6n) 電晶體 VR 電阻性變化元件 VRC(VRCB0～VRCB3、VRCS0～VRCS3、 VRCW0～VRCW3) 可變電阻電路 WL(WL0～WL3) 字元線
圖1係表示第1實施形態之半導體記憶裝置之方塊圖。 圖2係更詳細地表示第1實施形態之半導體記憶裝置中之記憶單元陣列、第1行選擇電路、及第2行選擇電路之電路圖。 圖3A係表示第1實施形態之半導體記憶裝置中之電阻性變化元件之剖視圖。 圖3B係用以說明第1實施形態之半導體記憶裝置中之電阻性變化元件之寫入之圖，且係表示平行狀態(P狀態)下之電阻性變化元件之剖視圖之圖。 圖3C係用以說明第1實施形態之半導體記憶裝置中之電阻性變化元件之寫入之圖，且係表示反平行狀態(AP狀態)下之電阻性變化元件之剖視圖之圖。 圖4係表示正常之電阻性變化元件VR之電阻狀態分佈之圖。 圖5係表示產生不良位元時之電阻性變化元件VR之電阻狀態分佈之圖。 圖6係更詳細地表示第2實施形態之半導體記憶裝置中之記憶單元陣列、第1行選擇電路、及第2行選擇電路之電路圖。 圖7係更詳細地表示第2實施形態之半導體記憶裝置中之可變電阻電路之電路圖。 圖8係表示第2實施形態之半導體記憶裝置中之可變電阻電路之動作例之電路圖。 圖9係更詳細地表示第3實施形態之半導體記憶裝置中之可變電阻電路之電路圖。 圖10係表示第3實施形態之半導體記憶裝置中之可變電阻電路之動作例之電路圖。 圖11係更詳細地表示第4實施形態之半導體記憶裝置中之記憶單元陣列、第1行選擇電路、及第2行選擇電路之電路圖。 圖12係更詳細地表示第5實施形態之半導體記憶裝置中之記憶單元陣列、第1行選擇電路、及第2行選擇電路之電路圖。 圖13係更詳細地表示第5實施形態之半導體記憶裝置中之可變電阻電路之電路圖。 圖14係更詳細地表示第6實施形態之半導體記憶裝置中之可變電阻電路之電路圖。 圖15係更詳細地表示第7實施形態之半導體記憶裝置中之記憶單元陣列、第1行選擇電路、及第2行選擇電路之電路圖。 圖16係更詳細地表示第8實施形態之半導體記憶裝置中之記憶單元陣列、第1行選擇電路、及第2行選擇電路之電路圖。 圖17係更詳細地表示第8實施形態之半導體記憶裝置中之可變電阻電路之電路圖。 圖18更詳細地表示第9實施形態之半導體記憶裝置中之可變電阻電路之電路圖。

Claims (16)

  1. 一種半導體記憶裝置，其具備：第1記憶單元，其包含第1電阻性變化元件；第1位元線及第1源極線，其等與上述第1記憶單元連接；及第1電阻，其與上述第1位元線及上述第1源極線中之至少一者連接；其中上述第1電阻係將上述第1位元線之電阻值、上述第1電阻性變化元件之電阻值、及上述第1源極線之電阻值的合計之電阻值加以修正。
  2. 如請求項1之半導體記憶裝置，其進而具備：第2記憶單元，其包含第2電阻性變化元件；第2位元線及第2源極線，其等與上述第2記憶單元連接；及第2電阻，其與上述第2位元線及上述第2源極線中之至少一者連接，且具有與上述第1電阻不同之電阻值。
  3. 如請求項1之半導體記憶裝置，其中上述第1電阻與上述第1位元線連接，且連接於上述第1記憶單元與感測放大器之間。
  4. 如請求項1之半導體記憶裝置，其中上述第1電阻與上述第1源極線連接，且連接於上述第1記憶單元與接收器之間。
  5. 一種半導體記憶裝置，其具備：第1記憶單元，其包含第1電阻性變化元件；第1位元線及第1源極線，其等與上述第1記憶單元連接；及第1可變電阻電路，其與上述第1位元線及上述第1源極線中之至少一者連接；其中上述第1可變電阻電路係將上述第1位元線之電阻值、上述第1電阻性變化元件之電阻值、及上述第1源極線之電阻值的合計之電阻值加以修正。
  6. 如請求項5之半導體記憶裝置，其中上述第1可變電阻電路包含並聯連接之第1串聯電路及第2串聯電路，且上述第1串聯電路包含串聯連接之第1電阻及第1熔絲，上述第2串聯電路包含串聯連接之第2電阻及第2熔絲。
  7. 如請求項5之半導體記憶裝置，其中上述第1可變電阻電路包含並聯連接之第1串聯電路及第2串聯電路，且上述第1串聯電路包含串聯連接之第1電阻及第1電晶體，上述第2串聯電路包含串聯連接之第2電阻及第2電晶體。
  8. 如請求項5之半導體記憶裝置，其中上述第1可變電阻電路與上述第1位元線連接，且連接於上述第1記憶單元與感測放大器之間。
  9. 如請求項5之半導體記憶裝置，其中上述第1可變電阻電路與上述第1源極線連接，且連接於上述第1記憶單元與接收器之間。
  10. 一種半導體記憶裝置，其具備：第1記憶單元，其包含第1電阻性變化元件及第1電晶體；第1字元線，其與上述第1電晶體之控制端子連接；及第1電阻，其與上述第1字元線連接；其中上述第1電阻係將上述第1位元線之電阻值、上述第1電阻性變化元件之電阻值、及上述第1源極線之電阻值的合計之電阻值加以修正。
  11. 如請求項10之半導體記憶裝置，其進而具備：第2記憶單元，其包含第2電阻性變化元件及第2電晶體；第2字元線，其與上述第2電晶體之控制端子連接；及第2電阻，其與上述第2字元線連接，且具有與上述第1電阻不同之電阻值。
  12. 如請求項10之半導體記憶裝置，其中上述第1電阻連接於上述第1記憶單元與列解碼器之間。
  13. 一種半導體記憶裝置，其具備：第1記憶單元，其包含第1電阻性變化元件及第1電晶體；第1字元線，其與上述第1電晶體之控制端子連接；及第1可變電阻電路，其與上述第1字元線連接；其中上述第1可變電阻電路係將上述第1位元線之電阻值、上述第1電阻性變化元件之電阻值、及上述第1源極線之電阻值的合計之電阻值加以修正。
  14. 如請求項13之半導體記憶裝置，其中上述第1可變電阻電路包含並聯連接之第1串聯電路及第2串聯電路，且上述第1串聯電路包含串聯連接之第1電阻及第1熔絲，上述第2串聯電路包含串聯連接之第2電阻及第2熔絲。
  15. 如請求項13之半導體記憶裝置，其中上述第1可變電阻電路包含並聯連接之第1串聯電路及第2串聯電路，且上述第1串聯電路包含串聯連接之第1電阻及第1電晶體，上述第2串聯電路包含串聯連接之第2電阻及第2電晶體。
  16. 如請求項13之半導體記憶裝置，其中上述第1可變電阻電路連接於上述第1記憶單元與列解碼器之間。
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