CN109509491B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种减少读出时的不良位的半导体存储装置。实施方式的半导体存储装置具备：第1存储单元，包含第1阻抗性变化元件；第1位线及第1源极线，与所述第1存储单元连接；以及第1阻抗，与所述第1位线及所述第1源极线中的至少一者连接。

Description

半导体存储装置
相关申请案
本申请享有以日本专利申请2017-177464号(申请日期：2017年9月15日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
MRAM(Magnetic Random Access Memory，磁性随机存取存储器)是使用具有磁阻效应的存储元件作为存储信息的存储单元的存储器装置。MRAM作为以高速动作、大容量、非易失性为特征的新一代存储器装置而受到关注。
发明内容
实施方式提供一种减少读出时的不良位的半导体存储装置。
实施方式的半导体存储装置具备：第1存储单元，包含第1阻抗性变化元件；第1位线及第1源极线，与所述第1存储单元连接；以及第1阻抗，与所述第1位线及所述第1源极线中的至少一者连接。
附图说明
图1是表示第1实施方式的半导体存储装置的框图。
图2是更详细地表示第1实施方式的半导体存储装置中的存储单元阵列、第1列选择电路、及第2列选择电路的电路图。
图3A是表示第1实施方式的半导体存储装置中的阻抗性变化元件的剖视图。
图3B是用来说明第1实施方式的半导体存储装置中的阻抗性变化元件的写入的图，且是表示平行状态(P状态)下的阻抗性变化元件的剖视图的图。
图3C是用来说明第1实施方式的半导体存储装置中的阻抗性变化元件的写入的图，且是表示反平行状态(AP状态)下的阻抗性变化元件的剖视图的图。
图4是表示正常的阻抗性变化元件VR的阻抗状态分布的图。
图5是表示产生不良位时的阻抗性变化元件VR的阻抗状态分布的图。
图6是更详细地表示第2实施方式的半导体存储装置中的存储单元阵列、第1列选择电路、及第2列选择电路的电路图。
图7是更详细地表示第2实施方式的半导体存储装置中的可变阻抗电路的电路图。
图8是表示第2实施方式的半导体存储装置中的可变阻抗电路的动作例的电路图。
图9是更详细地表示第3实施方式的半导体存储装置中的可变阻抗电路的电路图。
图10是表示第3实施方式的半导体存储装置中的可变阻抗电路的动作例的电路图。
图11是更详细地表示第4实施方式的半导体存储装置中的存储单元阵列、第1列选择电路、及第2列选择电路的电路图。
图12是更详细地表示第5实施方式的半导体存储装置中的存储单元阵列、第1列选择电路、及第2列选择电路的电路图。
图13是更详细地表示第5实施方式的半导体存储装置中的可变阻抗电路的电路图。
图14是更详细地表示第6实施方式的半导体存储装置中的可变阻抗电路的电路图。
图15是更详细地表示第7实施方式的半导体存储装置中的存储单元阵列、第1列选择电路、及第2列选择电路的电路图。
图16是更详细地表示第8实施方式的半导体存储装置中的存储单元阵列、第1列选择电路、及第2列选择电路的电路图。
图17是更详细地表示第8实施方式的半导体存储装置中的可变阻抗电路的电路图。
图18更详细地表示第9实施方式的半导体存储装置中的可变阻抗电路的电路图。
具体实施方式
下面参照附图对实施方式进行说明。在附图中，对相同部分标注相同参照符号。
＜第1实施方式＞
下面，使用图1至图5对第1实施方式的半导体存储装置进行说明。下面以使用磁阻效应元件(Magnetic Tunnel Junction(MTJ)元件)作为阻抗性变化元件来存储数据的MRAM为例进行说明，但并不限定于此。本实施方式能够应用于将阻抗性变化元件的阻抗差转换为电流差或电压差而加以感应的所有存储器，不管它是易失性存储器还是非易失性存储器。也能够应用于像与MRAM相同的阻抗性变化型存储器、例如ReRAM(Resistive RandomAccess Memory，电阻式随机存取存储器)、PCRAM(Phase Change Random Access Memory，相变随机存取存储器)等那样具有利用阻抗性变化来存储数据的元件的半导体存储装置。
此外，在下面的说明中，只要未特别限定，那么“连接”不仅包括直接进行连接，也包括经由任意元件进行连接。另外，晶体管的第1端子表示源极及漏极中的一者，晶体管的第2端子表示源极及漏极中的另一者。另外，晶体管的控制端子表示栅极。
[第1实施方式的构成例]
图1是表示第1实施方式的半导体存储装置(MRAM)的框图。
如图1所示，半导体存储装置包含存储单元阵列10、第1列选择电路11、第1列解码器12、读出放大器13、写入驱动器14、第2列选择电路15、第2列解码器16、接收器(sink)17、行解码器18、及控制器19。
控制器19根据来自外部(主机设备)的外部控制信号而控制整个半导体存储装置。更具体来说，控制器19接收例如指令、地址、及数据等作为外部控制信号。并且，控制器19根据外部控制信号而生成内部控制信号，并将内部控制信号发送到各种部件。
存储单元阵列10包含存储数据的多个存储单元MC。各存储单元MC设置在字线WL、局部位线LBL及局部源极线LSL的交叉位置。因此，多个存储单元MC呈矩阵状配置。
第1列解码器12将来自控制器19的地址解码，并向所选择的第1列选择电路11的列选择控制线CSL(CSL0～CSL3)供给(施加)电压。
第1列选择电路11根据从第1列解码器12供给的电压，而选择性地与局部位线LBL或全局位线GBL连接。
读出放大器13与全局位线GBL电连接。读出放大器13在读出时，通过检测读出电流或读出电压，而读出存储单元MC的数据。
写入驱动器14与全局位线GBL及全局源极线GSL电连接。写入驱动器14在写入时，对全局位线GBL或全局源极线GSL施加写入电压。由此，写入电流从全局位线GBL经由存储单元MC流到全局源极线GSL，或者，写入电流从全局源极线GSL经由存储单元MC流到全局位线GBL。
第2列解码器16将来自控制器19的地址解码，并向所选择的第2列选择电路15的列选择控制线CSL(CSL0～CSL3)供给电压。
第2列选择电路15根据从第2列解码器16供给的电压，而选择性地与局部源极线LSL或全局源极线GSL连接。
接收器17与全局源极线GSL电连接。接收器17例如为接地电压，在读出时有读出电流流入。
行解码器18将来自控制器19的地址解码，并向所选择的字线WL供给电压。
图2是更详细地表示第1实施方式的半导体存储装置中的存储单元阵列10、第1列选择电路11、及第2列选择电路15的电路图。
如图2所示，在存储单元阵列10设置有局部位线LBL(LBL0～LBL3)、局部源极线LSL(LSL0～LSL3)、及字线WL(WL0～WL3)。局部位线LBL及局部源极线LSL在第1方向上延伸。局部位线LBL与局部源极线LSL在与第1方向交叉的第2方向上交替地排列。字线WL在第2方向上延伸。存储单元阵列10具有多个存储单元MC。各存储单元MC设置在局部位线LBL及局部源极线LSL与字线WL的交叉位置。因此，多个存储单元MC在第1方向及第2方向上呈矩阵状排列。
此外，局部位线LBL、局部源极线LSL、及字线WL的数量只是一个例子，并无特别限定。
存储单元MC例如包含阻抗性变化元件VR及选择晶体管ST。阻抗性变化元件VR的第1端子与局部位线LBL电连接，第2端子与选择晶体管ST的第1端子电连接。选择晶体管ST的第2端子与局部源极线LSL电连接，选择晶体管ST的控制端子与字线WL电连接。
阻抗性变化元件VR是阻抗值会随着电流(或电压)的施加而变化的元件。阻抗性变化元件VR例如包括MTJ元件、相变元件、铁电元件等。存储单元MC是通过利用字线WL使选择晶体管ST接通而选择的。此外，此处将对MRAM、也就是阻抗性变化元件VR是MTJ元件的情况进行说明。
图3A是表示第1实施方式的半导体存储装置中的阻抗性变化元件VR的剖视图。此处，作为阻抗性变化元件VR，将主要表示存储层31、隧道势垒层32、及参考层33。
如图3A所示，阻抗性变化元件VR包含积层体，该积层体由作为铁磁性层的存储层31、作为铁磁性层的参考层33、及形成在它们之间且为非磁性层的隧道势垒层32所构成。
存储层31是磁化方向可变的铁磁性层，具有相对于膜面(上表面/下表面)垂直或大致垂直的垂直磁各向异性。此处，所谓磁化方向可变是指磁化方向会相对于特定的写入电流而改变。另外，所谓大致垂直是指剩余磁化方向相对于膜面处于45°＜θ≤90°的范围内。存储层33例如由钴铁硼(CoFeB)或硼化铁(FeB)构成。
隧道势垒层32形成在存储层31上。隧道势垒层32是非磁性层，例如由MgO构成。
参考层33形成在隧道势垒层32上。参考层33是磁化方向不变的铁磁性层，具有相对于膜面垂直或大致垂直的垂直磁各向异性。此处，所谓磁化方向不变是指磁化方向不会相对于特定的写入电流而改变。也就是说，参考层33与存储层31磁化方向相比，前者的反转能量势垒更大。参考层33例如由钴铂(CoPt)、钴镍(CoNi)、或钴钯(CoPd)构成。
图3B是用来说明第1实施方式的半导体存储装置中的阻抗性变化元件VR的写入的图，且是表示平行状态(P状态)下的阻抗性变化元件VR的剖视图的图。图3C是用来说明第1实施方式的半导体存储装置中的阻抗性变化元件VR的写入的图，且是表示反平行状态(AP状态)下的阻抗性变化元件VR的剖视图的图。
阻抗性变化元件VR例如为自旋注入型阻抗性变化元件。因此，当将数据写入阻抗性变化元件VR中时，或当从阻抗性变化元件VR中读出数据时，阻抗性变化元件VR在垂直于膜面的方向上，会有电流双向流通。
更具体来说，向阻抗性变化元件VR中写入数据是以如下方式进行的。
如图3B所示，当电流从存储层31流向参考层33时，也就是说当供给从参考层33朝向存储层31的电子时，向与参考层33的磁化方向相同的方向自旋偏极的电子注入存储层31。此时，存储层31的磁化方向和与参考层33的磁化方向相同的方向一致。由此，参考层33的磁化方向与存储层31的磁化方向成为平行排列。在处于该平行状态下时，阻抗性变化元件VR的阻抗值最低。将该情况规定为例如“0”数据。
另一方面，如图3C所示，当电流从参考层33流向存储层31时，也就是说当供给从存储层31朝向参考层33的电子时，由于被参考层33反射而向与参考层33的磁化方向相反的方向自旋偏极的电子注入存储层31。此时，存储层31的磁化方向和与参考层33的磁化方向相反的方向一致。由此，参考层33的磁化方向与存储层31磁化方向成为反平行排列。在处于该反平行状态下时，阻抗性变化元件VR的阻抗值最高。将该情况规定为例如“1”数据。
另外，从阻抗性变化元件VR中读出数据是以如下方式进行的。
向阻抗性变化元件VR供给读出电流。该读出电流要设定为存储层33的磁化方向不会反转的值(小于写入电流的值)。通过检测出此时阻抗性变化元件VR的阻抗值的变化，能够读出所述“0”数据及“1”数据。
返回头看，如图2所示，在存储单元阵列10的第1列选择电路11侧的局部位线LBL的端部，电连接着阻抗R(R00～R03)。也就是说，阻抗R00～R03电连接在存储单元MC与第1列选择电路11(或读出放大器13)之间。阻抗R00～R03各自的第1端子与局部位线LBL0～LBL3分别电连接，阻抗R00～R03各自的第2端子与第1列选择电路11电连接。
阻抗R00～R03分别具有不同的阻抗值。阻抗R00～R03的阻抗值是根据各自所连接的局部位线LBL0～LBL3的阻抗值、阻抗性变化元件VR的阻抗值、及局部源极线LSL0～LSL3的阻抗值而设定的。局部位线LBL0～LBL3的阻抗值、阻抗性变化元件VR的阻抗值、及局部源极线LSL0～LSL3的阻抗值因制程的差异而有所不同。因此，阻抗R00～R03的阻抗值是以修正各自所连接的局部位线LBL0～LBL3的阻抗值、阻抗性变化元件VR的阻抗值、及局部源极线LSL0～LSL3的阻抗值的差异的方式设定的。更具体来说，阻抗R00～R03的阻抗值是以与如下阻抗值相等的方式设定的：阻抗R00、局部位线LBL0、与局部位线LBL0连接的阻抗性变化元件VR、及局部源极线LSL0的合计阻抗值，阻抗R01、局部位线LBL1、与局部位线LBL1连接的阻抗性变化元件VR、及局部源极线LSL1的合计阻抗值，阻抗R02、局部位线LBL2、与局部位线LBL2连接的阻抗性变化元件VR、及局部源极线LSL2的合计阻抗值，以及阻抗R03、局部位线LBL3、与局部位线LBL3连接的阻抗性变化元件VR、及局部源极线LSL3的合计阻抗值。也就是说，在合计阻抗值较高的局部位线LBL、阻抗性变化元件VR、及局部源极线LSL上电连接着阻抗值较低的阻抗R，在合计阻抗值较低的局部位线LBL、阻抗性变化元件VR、及局部源极线LSL上电连接着阻抗值较高的阻抗R。
第1列选择电路11包含第1列选择晶体管11_0～11_3。第1列选择晶体管11_0～11_3各自的第1端子分别经由阻抗R00～R03而与局部位线LBL0～LBL3分别电连接。也就是说，阻抗R00～R03各自的第1端子与局部位线LBL0～LBL3分别电连接，阻抗R00～R03各自的第2端子与第1列选择晶体管11_0～11_3各自的第1端子电连接。第1列选择晶体管11_0～11_3各自的第2端子与全局位线GBL共通电连接。第1列选择晶体管11_0～11_3各自的控制端子与列选择控制线CSL0～CSL3分别电连接。
第2列选择电路15包含第2列选择晶体管15_0～15_3。第2列选择晶体管15_0～15_3各自的第1端子与局部源极线LSL0～LSL3分别电连接。第2列选择晶体管15_0～15_3各自的第2端子与全局源极线GSL共通电连接。第2列选择晶体管15_0～15_3各自的控制端子与列选择控制线CSL0～CSL3分别电连接。
此外，第1列选择电路11的列选择控制线CSL0～CSL3与第2列选择电路15的列选择控制线CSL0～CSL3是不同的控制线，对它们是从不同的控制电路供给控制信号的。这些控制信号执行相同动作。也就是说，第1列选择晶体管11_0及第2列选择晶体管15_0同时接通/断开，第1列选择晶体管11_1及第2列选择晶体管15_1同时接通/断开，第1列选择晶体管11_2及第2列选择晶体管15_2同时接通/断开，第1列选择晶体管11_3及第2列选择晶体管15_3同时接通/断开。
[第1实施方式的效果]
图4是表示正常的(不产生不良位时的)阻抗性变化元件VR的阻抗状态分布的图。图5是表示产生不良位时的阻抗性变化元件VR的阻抗状态分布的图。
如图4所示，在向MRAM中写入数据时，通过使阻抗性变化元件VR的阻抗值变化，会生成高阻抗状态与低阻抗状态这2种状态。高阻抗状态与低阻抗状态分别具有差异，但在正常状态下，高阻抗状态的分布与低阻抗状态的分布之间具有边限。要在该边限内对读出时的阻抗值设定阈值。并且，在高阻抗状态的情况下，阻抗值高于阈值时成为正常位，在低阻抗状态的情况下，阻抗值低于阈值时成为正常位。
另一方面，存在每条布线(每条局部位线LBL0～LBL3、阻抗性变化元件VR、每条局部源极线LSL0～LSL3、及每条字线WL0～WL3)的大小因制程的差异而产生差异的情况。因此，会使每条布线的阻抗值都不相同。此时，如图5所示，在读出时阻抗值的差异会变大。结果，会使高阻抗状态与低阻抗状态之间不再具有边限，而令高阻抗状态及低阻抗状态的一部分重叠。这些重叠部分成为不良位。更具体来说，在低阻抗状态下分布的右端(高阻抗侧)成为不良，在高阻抗状态下分布的左端(低阻抗侧)成为不良。结果，会使分布的两端成为不良。
对此，第1实施方式中，在局部位线LBL0～LBL3各自的端部分别电连接阻抗R00～R03。并且，将阻抗R00～R03的阻抗值以与如下阻抗值相等的方式设定：阻抗R00、局部位线LBL0、与局部位线LBL0连接的阻抗性变化元件VR、及局部源极线LSL0的合计阻抗值，阻抗R01、局部位线LBL1、与局部位线LBL1连接的阻抗性变化元件VR、及局部源极线LSL1的合计阻抗值，阻抗R02、局部位线LBL2、与局部位线LBL2连接的阻抗性变化元件VR、及局部源极线LSL2的合计阻抗值，以及阻抗R03、局部位线LBL3、与局部位线LBL3连接的阻抗性变化元件VR、及局部源极线LSL3的合计阻抗值。由此，能够修正局部位线LBL0～LBL3、阻抗性变化元件VR、及局部源极线LSL0～LSL3因制造差异而引起的阻抗值的差异。结果，能够减少随着局部位线LBL0～LBL3、阻抗性变化元件VR、及局部源极线LSL0～LSL3的制造差异而产生的读出不良位。这种阻抗R00～R03的连接可应用于在制造阶段便已指定局部位线LBL0～LBL3、阻抗性变化元件VR、及局部源极线LSL0～LSL3的阻抗值的情况。
＜第2实施方式＞
下面，使用图6至图8对第2实施方式的半导体存储装置进行说明。在所述第1实施方式中，阻抗R00～R03各者与局部位线LBL0～LBL3分别电连接。在第2实施方式中，包含保险丝F30～F3n及阻抗R30～R3n的可变阻抗电路VRCB0～VRCB3各者与局部位线LBL0～LBL3分别电连接。下面，对第2实施方式进行详细说明。
此外，在第2实施方式中，主要对与所述第2实施方式不同之处进行说明，对相同之处则予以省略。
[第2实施方式的构成例]
图6是更详细地表示第2实施方式的半导体存储装置中的存储单元阵列10、第1列选择电路11、及第2列选择电路15的电路图。
如图6所示，在存储单元阵列10的第1列选择电路11侧的局部位线LBL的端部，电连接着可变阻抗电路VRCB(VRCB0～VRCB3)。也就是说，可变阻抗电路VRCB0～VRCB3电连接在存储单元MC与第1列选择电路11(或读出放大器13)之间。可变阻抗电路VRCB0～VRCB3各自的第1端子与局部位线LBL0～LBL3分别电连接，可变阻抗电路VRCB0～VRCB3各自的第2端子与第1列选择电路11电连接。
第1列选择晶体管11_0～11_3各自的第1端子分别经由可变阻抗电路VRCB0～VRCB3而与局部位线LBL0～LBL3分别电连接。也就是说，可变阻抗电路VRCB0～VRCB3各自的第1端子与局部位线LBL0～LBL3分别电连接，可变阻抗电路VRCB0～VRCB3各自的第2端子与第1列选择晶体管11_0～11_3各自的第1端子电连接。
图7是更详细地表示第2实施方式的半导体存储装置中的可变阻抗电路VRCB的电路图。此外，由于可变阻抗电路VRCB0～VRCB3的构成相同，所以下面将对可变阻抗电路VRCB0的构成进行说明。
如图7所示，可变阻抗电路VRCB0包含串联电路S30～S3n(n是1以上的整数)。串联电路S30～S3n相互并联地电连接。串联电路S30～S3n各自的第1端子与局部位线LBL0共通电连接，串联电路S30～S3n各自的第2端子与第1列选择晶体管11_0的第1端子共通电连接。
串联电路S30包含阻抗R30及保险丝F30。阻抗R30及保险丝F30相互串联地电连接。阻抗R30的第1端子与局部位线LBL0电连接，阻抗R30的第2端子与保险丝F30的第1端子电连接。保险丝F30的第2端子与第1列选择晶体管11_0的第1端子电连接。
此外，串联电路S30的连接也可反过来。也就是说，也可从存储单元MC侧起依序连接保险丝F30及阻抗R30。
串联电路S31～S3n具有与串联电路S30相同的构成。
也就是说，串联电路S31包含阻抗R31及保险丝F31。阻抗R31及保险丝F31相互串联地电连接。阻抗R31的第1端子与局部位线LBL0电连接，阻抗R31的第2端子与保险丝F31的第1端子电连接。保险丝F31的第2端子与第1列选择晶体管11_0的第1端子电连接。
另外，串联电路S3n包含阻抗R3n及保险丝F3n。阻抗R3n及保险丝F3n相互串联地电连接。阻抗R3n的第1端子与局部位线LBL0电连接，阻抗R3n的第2端子与保险丝F3n的第1端子电连接。保险丝F3n的第2端子与第1列选择晶体管11_0的第1端子电连接。
可变阻抗电路VRCB0中的阻抗R30～R3n具有相等的阻抗值。另外，可变阻抗电路VRCB1～VRCB3中的阻抗R30～R3n均具有与可变阻抗电路VRCB0中的阻抗R30～R3n相等的阻抗值。
图8是表示第2实施方式的半导体存储装置中的可变阻抗电路VRCB的动作例的电路图。
本例中，在制程的最终工序中测定局部位线LBL的阻抗值、阻抗性变化元件VR的阻抗值、及局部源极线LSL的阻抗值，并根据这些阻抗值，通过过电流适当地切断可变阻抗电路VRCB的保险丝F30～F3n。由此，调整与局部位线LBL连接的并联阻抗R30～R3n的数量，而适当地调整可变阻抗电路VRCB的阻抗值。此处，可通过增加被切断的保险丝F30～F3n的数量(通过减少并联的电流路径)而提高可变阻抗电路VRCB的阻抗值，可通过减少被切断的保险丝F30～F3n的数量(通过增加并联的电流路径的数量)而降低可变阻抗电路VRCB的阻抗值。
将可变阻抗电路VRCB0～VRCB3的阻抗值以与如下阻抗值相等的方式设定：可变阻抗电路VRCB0、局部位线LBL0、与局部位线LBL0连接的阻抗性变化元件VR、及局部源极线LSL0的合计阻抗值，可变阻抗电路VRCB1、局部位线LBL1、与局部位线LBL1连接的阻抗性变化元件VR、及局部源极线LSL1的合计阻抗值，可变阻抗电路VRCB2、局部位线LBL2、与局部位线LBL2连接的阻抗性变化元件VR、及局部源极线LSL2的合计阻抗值，以及可变阻抗电路VRCB3、局部位线LBL3、与局部位线LBL3连接的阻抗性变化元件VR、及局部源极线LSL3的合计阻抗值。也就是说，将与合计阻抗值较高的局部位线LBL、阻抗性变化元件VR、及局部源极线LSL电连接的可变阻抗电路VRCB的阻抗值设定得较低，将与合计阻抗值较高的局部位线LBL、阻抗性变化元件VR、及局部源极线LSL电连接的可变阻抗电路VRCB的阻抗值设定得较高。
图8中示出了如下情况：局部位线LBL0、与局部位线LBL0连接的阻抗性变化元件VR、及局部源极线LSL0的合计阻抗值，以及局部位线LBL3、与局部位线LBL3连接的阻抗性变化元件VR、及局部源极线LSL3的合计阻抗值较高；局部位线LBL1、与局部位线LBL1连接的阻抗性变化元件VR、及局部源极线LSL1的合计阻抗值，以及局部位线LBL2、与局部位线LBL2连接的阻抗性变化元件VR、及局部源极线LSL2的合计阻抗值较低。
如图8所示，在合计阻抗值较高的局部位线LBL0、与局部位线LBL0连接的阻抗性变化元件VR、及局部源极线LSL0中，可变阻抗电路VRCB0中的保险丝F32(未图示)～F3n被切断。由此，在局部位线LBL0、与局部位线LBL0连接的阻抗性变化元件VR、及局部源极线LSL0上电连接着并联的阻抗R30、R31。另一方面，在合计阻抗值较低的局部位线LBL1、与局部位线LBL1连接的阻抗性变化元件VR、及局部源极线LSL1中，可变阻抗电路VRCB1中的保险丝F31～F3n被切断。由此，在局部位线LBL1、与局部位线LBL1连接的阻抗性变化元件VR、及局部源极线LSL1上仅电连接着阻抗R30。在可变阻抗电路VRCB2中，与在可变阻抗电路VRCB1中同样地切断保险丝，在可变阻抗电路VRCB3中，与在可变阻抗电路VRCB0中同样地切断保险丝。
另外，在由制程引起的差异更大，利用可变阻抗电路VRCB也难以加以修正的情况下，可在制程的最终工序(例如测试步骤)中将存储单元MC替换成冗余行或冗余列。
[第2实施方式的效果]
第2实施方式中，在局部位线LBL0～LBL3各自的端部分别电连接包含保险丝F30～F3n及阻抗R30～R3n的可变阻抗电路VRCB0～VRCB3。并且，将可变阻抗电路VRCB0～VRCB3的阻抗值以与如下阻抗值相等的方式设定：可变阻抗电路VRCB0、局部位线LBL0、与局部位线LBL0连接的阻抗性变化元件VR、及局部源极线LSL0的合计阻抗值，可变阻抗电路VRCB1、局部位线LBL1、与局部位线LBL1连接的阻抗性变化元件VR、及局部源极线LSL1的合计阻抗值，可变阻抗电路VRCB2、局部位线LBL2、与局部位线LBL2连接的阻抗性变化元件VR、及局部源极线LSL2的合计阻抗值，以及可变阻抗电路VRCB3、局部位线LBL3、与局部位线LBL3连接的阻抗性变化元件VR、及局部源极线LSL3的合计阻抗值。由此，能够获得与第1实施方式相同的效果。
另外，所述第1实施方式可应用于在制造阶段便已预先指定局部位线LBL0～LBL3、阻抗性变化元件VR、及局部源极线LSL0～LSL3的阻抗值的情况。而相对地，在第2实施方式中，能够通过调整被切断的保险丝F30～F3n的数量而设定可变阻抗电路VRCB的阻抗值。因此，能够在制程的最终工序中测定局部位线LBL0～LBL3、阻抗性变化元件VR、及局部源极线LSL0～LSL3的阻抗值之后，再根据这些阻抗值的差异而设定可变阻抗电路VRCB的阻抗值。因此，能够以更好精度修正局部位线LBL0～LBL3、阻抗性变化元件VR、及局部源极线LSL0～LSL3因制造差异而引起的阻抗值的差异。
进而，可变阻抗电路VRCB能够通过多个阻抗R30～F3n及保险丝F30～F3n而设定阻抗值。因此，能够根据局部位线LBL0～LBL3、阻抗性变化元件VR、及局部源极线LSL0～LSL3，而精细地设定可变阻抗电路VRCB的阻抗值。因此，能够以进而更好的精度修正局部位线LBL0～LBL3因制造差异而引起的阻抗值的差异。
此外，也可连接阻抗性变化元件而代替可变阻抗电路VRCB。阻抗性变化元件例如包括MTJ元件、相变元件、铁电元件等。
＜第3实施方式＞
下面，使用图9及图10对第3实施方式的半导体存储装置进行说明。在所述第2实施方式中，可变阻抗电路VRCB0～VRCB3包含阻抗R30～R3n及保险丝F30～F3n。在第3实施方式中，包含晶体管T30～T3n及阻抗R30～R3n的可变阻抗电路VRCB0～VRCB3与局部位线LBL0～LBL3分别电连接。下面，对第3实施方式进行详细说明。
此外，在第3实施方式中，主要对与所述第2实施方式不同之处进行说明，对相同之处则予以省略。
[第3实施方式的构成例]
图9是更详细地表示第3实施方式的半导体存储装置中的可变阻抗电路VRCB的电路图。此外，由于可变阻抗电路VRCB0～VRCB3的构成相同，所以下面将对可变阻抗电路VRCB0的构成进行说明。
如图9所示，可变阻抗电路VRCB0包含串联电路S30～S3n。串联电路S30包含阻抗R30及晶体管T30。阻抗R30及晶体管T30相互串联地电连接。阻抗R30的第1端子与局部位线LBL0电连接，阻抗R30的第2端子与晶体管T30的第1端子电连接。晶体管T30的第2端子与第1列选择晶体管11_0的第1端子电连接。晶体管T30的控制端子与控制线C30电连接。
串联电路S31～S3n具有与串联电路S30相同的构成。
也就是说，串联电路S31包含阻抗R31及晶体管T31。阻抗R31及晶体管T31相互串联地电连接。阻抗R31的第1端子与局部位线LBL0电连接，阻抗R31的第2端子与晶体管T31的第1端子电连接。晶体管T31的第2端子与第1列选择晶体管11_0的第1端子电连接。晶体管T31的控制端子与控制线C31电连接。
另外，串联电路S3n包含阻抗R3n及晶体管T3n。阻抗R3n及晶体管T3n相互串联地电连接。阻抗R3n的第1端子与局部位线LBL0电连接，阻抗R3n的第2端子与晶体管T3n的第1端子电连接。晶体管T3n的第2端子与第1列选择晶体管11_0的第1端子电连接。晶体管T3n的控制端子与控制线C3n电连接。
通过从未图示的控制电路向控制线C30～C3n供给特定电压，而控制晶体管T30～T3n的接通/断开。
图10是表示第3实施方式的半导体存储装置中的可变阻抗电路VRCB的动作例的电路图。
本例中，在出厂后的诸个动作中测定局部位线LBL的阻抗值、阻抗性变化元件VR的阻抗值、及局部源极线LSL的阻抗值，并根据这些阻抗值来控制可变阻抗电路VRCB的晶体管T30～T3n的接通/断开。由此，调整与局部位线LBL连接的并联阻抗R30～R3n的数量，而适当地调整可变阻抗电路VRCB的阻抗值。此处，可通过增加断开的晶体管T30～T3n的数量(通过减少并联的电流路径的数量)而增高可变阻抗电路VRCB的阻抗值，可通过减少断开的晶体管T30～T3n的数量(通过增加并联的电流路径的数量)而降低可变阻抗电路VRCB的阻抗值。
图10中示出了如下情况：局部位线LBL、与局部位线LBL0连接的阻抗性变化元件VR、及局部源极线LSL0的合计阻抗值，以及局部位线LBL3、与局部位线LBL3连接的阻抗性变化元件VR、及局部源极线LSL3的合计阻抗值较高；局部位线LBL1、与局部位线LBL1连接的阻抗性变化元件VR、及局部源极线LSL1的合计阻抗值，以及局部位线LBL2、与局部位线LBL2连接的阻抗性变化元件VR、及局部源极线LSL2的合计阻抗值较低。
如图10所示，在合计阻抗值较高的局部位线LBL0、与局部位线LBL0连接的阻抗性变化元件VR、及局部源极线LSL0中，可变阻抗电路VRCB0中的晶体管T32(未图示)～T3n断开，晶体管T30、T31接通。由此，在局部位线LBL0、与局部位线LBL0连接的阻抗性变化元件VR、及局部源极线LSL0上电连接着并联的阻抗R30、R31。另一方面，在合计阻抗值较低的局部位线LBL1、与局部位线LBL1连接的阻抗性变化元件VR、及局部源极线LSL1中，可变阻抗电路VRCB1中的晶体管T31～T3n断开，晶体管T30接通。由此，在局部位线LBL1、与局部位线LBL1连接的阻抗性变化元件VR、及局部源极线LSL1上仅电连接着阻抗R30。在可变阻抗电路VRCB2中，晶体管与在可变阻抗电路VRCB1中同样地接通/断开，在可变阻抗电路VRCB3中，晶体管与在可变阻抗电路VRCB0中同样地接通/断开。
[第3实施方式的效果]
第3实施方式中，在局部位线LBL0～LBL3各自的端部分别电连接包含晶体管T30～T3n及阻抗R30～R3n的可变阻抗电路VRCB0～VRCB3。由此，能够获得与第2实施方式相同的效果。
另外，在所述第2实施方式中，能够通过调整被切断的保险丝F30～F3n的数量而在制程的最终工序中设定可变阻抗电路VRCB的阻抗值。而相对地，在第3实施方式中，通过调整晶体管T30～T3n的接通/断开而设定可变阻抗电路VRCB的阻抗值。因此，即便在出厂后，也能够适当地设定可变阻抗电路VRCB的阻抗值。也就是说，即便在因为制造差异以外的原因而使局部位线LBL的阻抗值、阻抗性变化元件VR的阻抗值、及局部源极线LSL的阻抗值的阻抗值产生差异的情况下，也能够在出厂后修正局部位线LBL的阻抗值、阻抗性变化元件VR的阻抗值、及局部源极线LSL的阻抗值的阻抗值的差异。
＜第4实施方式＞
下面，使用图11对第4实施方式的半导体存储装置进行说明。第4实施方式是所述第1实施方式的变化例。在第4实施方式中，阻抗R10～R13各者与局部源极线LSL0～LSL3分别电连接。第4实施方式可代替所述第1实施方式加以应用。下面，对第4实施方式进行详细说明。
此外，在第4实施方式中，主要对与所述第1实施方式不同之处进行说明，对相同之处则予以省略。
[第4实施方式的构成例]
图11是更详细地表示第4实施方式的半导体存储装置中的存储单元阵列10、第1列选择电路11、及第2列选择电路15的电路图。
如图11所示，在存储单元阵列10的第2列选择电路15侧的局部源极线LSL的端部，电连接着阻抗R10～R13。也就是说，阻抗R10～R13电连接在存储单元MC与第2列选择电路15(或接收器17)之间。阻抗R10～R13各自的第1端子与局部源极线LSL0～LSL3分别电连接，阻抗R10～R13各自的第2端子与第2列选择电路15电连接。
阻抗R10～R13分别具有不同的阻抗值。阻抗R10～R13的阻抗值是根据所连接的局部位线LBL0～LBL3及局部源极线LSL0～LSL3的阻抗值而设定的。更具体来说，阻抗R10～R13的阻抗值是以与如下阻抗值相等的方式设定的：阻抗R10、局部位线LBL0、与局部位线LBL0连接的阻抗性变化元件VR、及局部源极线LSL0的合计阻抗值，阻抗R11、局部位线LBL1、与局部位线LBL1连接的阻抗性变化元件VR、及局部源极线LSL1的合计阻抗值，阻抗R12、局部位线LBL2、与局部位线LBL2连接的阻抗性变化元件VR、及局部源极线LSL2的合计阻抗值，以及阻抗R13、局部位线LBL3、与局部位线LBL3连接的阻抗性变化元件VR、及局部源极线LSL3的合计阻抗值。
第2列选择晶体管15_0～15_3各自的第1端子分别经由阻抗R10～R13而与局部源极线LSL0～LSL3分别电连接。也就是说，阻抗R10～R13各自的第1端子与局部源极线LSL0～LSL3分别电连接，阻抗R10～R13各自的第2端子与第2列选择晶体管15_0～15_3各自的第1端子电连接。
[第4实施方式的效果]
第4实施方式中，在局部源极线LSL0～LSL3各自的端部分别电连接阻抗R10～R13。由此，能够获得与第1实施方式相同的效果。
＜第5实施方式＞
下面，使用图12及图13对第5实施方式的半导体存储装置进行说明。第5实施方式是所述第2实施方式的变化例。在第5实施方式中，包含保险丝F40～F4n及阻抗R40～R4n的可变阻抗电路VRCS0～VRCS3各者与局部源极线LSL0～LSL3分别电连接。第5实施方式可代替所述第2实施方式加以应用。下面，对第5实施方式进行详细说明。
此外，在第5实施方式中，主要对与所述第2实施方式不同之处进行说明，对相同之处则予以省略。
[第5实施方式的构成]
图12是更详细地表示第5实施方式的半导体存储装置中的存储单元阵列10、第1列选择电路11、及第2列选择电路15的电路图。
如图12所示，在存储单元阵列10的第2列选择电路15侧的局部源极线LSL的端部，电连接着可变阻抗电路VRCS(VRCS0～VRCS3)。也就是说，可变阻抗电路VRCS0～VRCS3电连接在存储单元MC与第2列选择电路15(或接收器17)之间。可变阻抗电路VRCS0～VRCS3各自的第1端子与局部源极线LSL0～LSL3分别电连接，可变阻抗电路VRCS0～VRCS3各自的第2端子与第2列选择电路15电连接。
第2列选择晶体管15_0～15_3各自的第1端子分别经由可变阻抗电路VRCS0～VRCS3而与局部源极线LSL0～LSL3分别电连接。也就是说，可变阻抗电路VRCS0～VRCS3各自的第1端子与局部源极线LSL0～LSL3分别电连接，可变阻抗电路VRCS0～VRCS3各自的第2端子与第2列选择晶体管15_0～15_3各自的第1端子电连接。
图13是更详细地表示第5实施方式的半导体存储装置中的可变阻抗电路VRCS的电路图。此外，由于可变阻抗电路VRCS0～VRCS3的构成相同，所以下面将对可变阻抗电路VRCS0的构成进行说明。
如图13所示，可变阻抗电路VRCS0包含串联电路S40～S4n。串联电路S40～S4n相互并联地电连接。串联电路S40～S4n各自的第1端子与局部源极线LSL0共通电连接，串联电路S40～S4n各自的第2端子与第2列选择晶体管15_0的第1端子共通电连接。
串联电路S40包含阻抗R40及保险丝F40。阻抗R40及保险丝F40相互串联地电连接。阻抗R40的第1端子与局部源极线LSL0电连接，阻抗R40的第2端子与保险丝F40的第1端子电连接。保险丝F40的第2端子与第2列选择晶体管15_0的第1端子电连接。
串联电路S41～S4n具有与串联电路S40相同的构成。
也就是说，串联电路S41包含阻抗R41及保险丝F41。阻抗R41及保险丝F41相互串联地电连接。阻抗R41的第1端子与局部源极线LSL0电连接，阻抗R41的第2端子与保险丝F41的第1端子电连接。保险丝F41的第2端子与第2列选择晶体管15_0的第1端子电连接。
另外，串联电路S4n包含阻抗R4n及保险丝F4n。阻抗R4n及保险丝F4n相互串联地电连接。阻抗R4n的第1端子与局部源极线LSL0电连接，阻抗R4n的第2端子与保险丝F4n的第1端子电连接。保险丝F4n的第2端子与第2列选择晶体管15_0的第1端子电连接。
可变阻抗电路VRCS0中的阻抗R40～R4n具有相等的阻抗值。另外，可变阻抗电路VRCS1～VRCS3中的阻抗R40～R4n均具有与可变阻抗电路VRCS0中的阻抗R40～R4n相等的阻抗值。
[第5实施方式的效果]
第5实施方式中，在局部源极线LSL0～LSL3各自的端部分别电连接包含保险丝F40～F4n及阻抗R40～R4n的可变阻抗电路VRCS0～VRCS3。由此，能够获得与第2实施方式相同的效果。
＜第6实施方式＞
下面，使用图14对第6实施方式的半导体存储装置进行说明。第6实施方式是所述第3实施方式的变化例。在第6实施方式中，包含晶体管T40～T4n及阻抗R40～R4n的可变阻抗电路VRCS0～VRCS3各者与各局部源极线LSL0～LSL3分别电连接。第6实施方式可代替所述第3实施方式加以应用。下面，对第6实施方式进行详细说明。
此外，在第6实施方式中，主要对与所述第3实施方式不同之处进行说明，对相同之处则予以省略。
[第6实施方式的构成]
图14是更详细地表示第6实施方式的半导体存储装置中的可变阻抗电路VRCS的电路图。此外，由于可变阻抗电路VRCS0～VRCS3的构成相同，所以下面将对可变阻抗电路VRCS0的构成进行说明。
如图14所示，可变阻抗电路VRCS0包含串联电路S40～S4n。串联电路S40包含阻抗R40及晶体管T40。阻抗R40及晶体管T40相互串联地电连接。阻抗R40的第1端子与局部源极线LSL0电连接，阻抗R40的第2端子与晶体管T40的第1端子电连接。晶体管T40的第2端子与第2列选择晶体管15_0的第1端子电连接。晶体管T40的控制端子与控制线C40电连接。
串联电路S41～S4n具有与串联电路S40相同的构成。
也就是说，串联电路S41包含阻抗R41及晶体管T41。阻抗R41及晶体管T41相互串联地电连接。阻抗R41的第1端子与局部源极线LSL0电连接，且阻抗R41的第2端子与晶体管T41的第1端子电连接。晶体管T41的第2端子与第2列选择晶体管15_0的第1端子电连接。晶体管T41的控制端子与控制线C41电连接。
另外，串联电路S4n包含阻抗R4n及晶体管T4n。阻抗R4n及晶体管T4n相互串联地电连接。阻抗R4n的第1端子与局部源极线LSL0电连接，阻抗R4n的第2端子与晶体管T4n的第1端子电连接。晶体管T4n的第2端子与第2列选择晶体管15_0的第1端子电连接。晶体管T4n的控制端子与控制线C4n电连接。
通过从未图示的控制电路向控制线C40～C4n供给特定电压，而控制晶体管T40～T4n的接通/断开。
[第6实施方式的效果]
第6实施方式中，在局部源极线LSL0～LSL3各自的端部分别电连接包含晶体管T40～T4n及阻抗R40～R4n的可变阻抗电路VRCS0～VRCS3。由此，能够获得与第3实施方式相同的效果。
＜第7实施方式＞
下面，使用图15对第7实施方式的半导体存储装置进行说明。第7实施方式是所述第1实施方式的变化例。在第7实施方式中，阻抗R50～R53各者与字线WL分别电连接。也可将第7实施方式与所述第1实施方式或所述第4实施方式组合。下面，对第7实施方式进行详细说明。
此外，在第7实施方式中，主要对与所述第1实施方式不同之处进行说明，对相同之处则予以省略。
[第7实施方式的构成例]
图15是更详细地表示第7实施方式的半导体存储装置中的存储单元阵列10、第1列选择电路11、及第2列选择电路15的电路图。
如图15所示，在存储单元阵列10的行解码器18侧的字线WL的端部，电连接着阻抗R50～R53。也就是说，阻抗R50～R53电连接在存储单元MC与行解码器18之间。阻抗R50～R53各自的第1端子与字线WL0～WL3分别电连接，阻抗R50～R53各自的第2端子与行解码器18电连接。
阻抗R50～R53分别具有不同的阻抗值。阻抗R50～R53的阻抗值是根据所连接的字线WL的阻抗值而设定的。更具体来说，阻抗R50～R53的阻抗值是以与如下阻抗值相等的方式设定的：阻抗R50及字线WL0的合计阻抗值、阻抗R51及字线WL1的合计阻抗值、阻抗R52及字线WL2的合计阻抗值、以及阻抗R53及字线WL3的合计阻抗值。
[第7实施方式的效果]
第7实施方式中，在字线WL0～WL3各自的端部分别电连接阻抗R50～R53。将阻抗R50～R53的阻抗值以与如下阻抗值相等的方式设定：阻抗R50及字线WL0的合计阻抗值、阻抗R51及字线WL1的合计阻抗值、阻抗R52及字线WL2的合计阻抗值、以及阻抗R53及字线WL3的合计阻抗值。由此，对字线WL0～WL3也能够获得与第1实施方式的局部位线LBL0～LBL3相同的效果。
＜第8实施方式＞
下面，使用图16及图17对第8实施方式的半导体存储装置进行说明。第8实施方式是所述第2实施方式的变化例。在第8实施方式中，包含保险丝F40～F4n及阻抗R40～R4n的可变阻抗电路VRCS0～VRCS3各者与字线WL0～WL3分别电连接。也可将第8实施方式与所述第2实施方式或所述第5实施方式组合。下面，对第8实施方式进行详细说明。
此外，在第8实施方式中，主要对与所述第2实施方式不同之处进行说明，对相同之处则予以省略。
[第8实施方式的构成]
图16是更详细地表示第8实施方式的半导体存储装置中的存储单元阵列10、第1列选择电路11、及第2列选择电路15的电路图。
如图16所示，在存储单元阵列10的行解码器18侧的字线WL的端部，电连接着可变阻抗电路VRCW(VRCW0～VRCW3)。也就是说，可变阻抗电路VRCW0～VRCW3电连接在存储单元MC与行解码器18之间。可变阻抗电路VRCW0～VRCW3各自的第1端子与字线WL0～WL3分别电连接，可变阻抗电路VRCW0～VRCW3各自的第2端子与行解码器18电连接。
图17是更详细地表示第8实施方式的半导体存储装置中的可变阻抗电路VRCW的电路图。此外，由于可变阻抗电路VRCW0～VRCW3的构成相同，所以下面将对可变阻抗电路VRCW0的构成进行说明。
如图17所示，可变阻抗电路VRCW0包含串联电路S60～S6n。串联电路S60～S6n相互并联地电连接。串联电路S60～S6n各自的第1端子与字线WL0共通电连接，串联电路S60～S6n各自的第2端子与行解码器18共通电连接。
串联电路S60包含阻抗R60及保险丝F60。阻抗R60及保险丝F60相互串联地电连接。阻抗R60的第1端子与字线WL0电连接，阻抗R60的第2端子与保险丝F60的第1端子电连接。保险丝F60的第2端子与行解码器18电连接。
串联电路S61～S6n具有与串联电路S60相同的构成。
也就是说，串联电路S61包含阻抗R61及保险丝F61。阻抗R61及保险丝F61相互串联地电连接。阻抗R61的第1端子与字线WL0电连接，阻抗R61的第2端子与保险丝F61的第1端子电连接。保险丝F61的第2端子与行解码器18电连接。
另外，串联电路S6n包含阻抗R6n及保险丝F6n。阻抗R6n及保险丝F6n相互串联地电连接。阻抗R6n的第1端子与字线WL0电连接，阻抗R6n的第2端子与保险丝F6n的第1端子电连接。保险丝F6n的第2端子与行解码器18电连接。
可变阻抗电路VRCW0中的阻抗R60～R6n具有相等的阻抗值。另外，可变阻抗电路VRCW1～VRCW3中的阻抗R60～R6n均具有与可变阻抗电路VRCW0中的阻抗R60～R6n相等的阻抗值。
[第8实施方式的效果]
第8实施方式中，在字线WL0～WL3各自的端部分别电连接包含保险丝F60～F6n及阻抗R60～R6n的可变阻抗电路VRCW0～VRCW3。并且，将可变阻抗电路VRCW0～VRCW3的阻抗值以与如下阻抗值相等的方式设定：可变阻抗电路VRCW0及字线WL0的合计阻抗值、可变阻抗电路VRCW1及字线WL1的合计阻抗值、可变阻抗电路VRCW2及字线WL2的合计阻抗值、以及及可变阻抗电路VRCW3及字线WL3的合计阻抗值。由此，对字线WL0～WL3也能够获得与第2实施方式的局部位线LBL0～LBL3相同的效果。
＜第9实施方式＞
下面，使用图18对第9实施方式的半导体存储装置进行说明。第9实施方式是所述第3实施方式的变化例。在第9实施方式中，包含晶体管T60～T6n及阻抗R60～R6n的可变阻抗电路VRCW0～VRCW3各者与字线WL0～WL3分别电连接。也可将第9实施方式与所述第3实施方式或所述第6实施方式组合。下面，对第9实施方式进行说明。
此外，在第9实施方式中，主要对与所述第3实施方式不同之处进行说明，对相同之处则予以省略。
[第9实施方式的构成]
图18是更详细地表示第9实施方式的半导体存储装置中的可变阻抗电路VRCW的电路图。此外，由于可变阻抗电路VRCW0～VRCW3的构成相同，所以下面将对可变阻抗电路VRCW0的构成进行说明。
如图18所示，可变阻抗电路VRCW0包含串联电路S60～S6n。串联电路S60包含阻抗R60及晶体管T60。阻抗R60及晶体管T60相互串联地电连接。阻抗R60的第1端子与字线WL0电连接，阻抗R60的第2端子与晶体管T60的第1端子电连接。晶体管T60的第2端子与行解码器18电连接。晶体管T60的控制端子与控制线C60电连接。
串联电路S61～S6n具有与串联电路S60相同的构成。
也就是说，串联电路S61包含阻抗R61及晶体管T61。阻抗R61及晶体管T61相互串联地电连接。阻抗R61的第1端子与字线WL0电连接，阻抗R61的第2端子与晶体管T61的第1端子电连接。晶体管T61的第2端子与行解码器18电连接。晶体管T61的控制端子与控制线C61电连接。
另外，串联电路S6n包含阻抗R6n及晶体管T6n。阻抗R6n及晶体管T6n相互串联地电连接。阻抗R6n的第1端子与字线WL0电连接，且阻抗R6n的第2端子与晶体管T6n的第1端子电连接。晶体管T6n的第2端子与行解码器18电连接。晶体管T6n的控制端子与控制线C6n电连接。
通过从未图示的控制电路向控制线C60～C6n供给特定电压，而控制晶体管T60～T6n的接通/断开。
[第9实施方式的效果]
第9实施方式中，在字线WL0～WL3各自的端部分别电连接包含晶体管T60～T6n及阻抗R60～R6n的可变阻抗电路VRCW0～VRCW3。并且，将可变阻抗电路VRCW0～VRCW3的阻抗值以与如下阻抗值相等的方式设定：可变阻抗电路VRCW0及字线WL0的合计阻抗值、可变阻抗电路VRCW1及字线WL1的合计阻抗值、可变阻抗电路VRCW2及字线WL2的合计阻抗值、以及可变阻抗电路VRCW3及字线WL3的合计阻抗值。由此，对字线WL0～WL3也能够获得与第3实施方式的局部位线LBL0～LBL3相同的效果。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例示而提出的，并非意欲用来限定发明的范围。这些新颖的实施方式可通过其他各种方式实施，在不脱离发明主旨的范围内，可实行各种省略、替置、变更。这些实施方式及其变化包含在发明的范围或主旨内，同时包含在权利要求书所记载的发明及其等同的范围内。
[符号说明]
MC 存储单元
ST 选择晶体管
VR 阻抗性变化元件
LBL(LBL0～LBL3) 局部位线
LSL(LSL0～LSL3) 局部源极线
WL(WL0～WL3) 字线
R(R00～R03、R10～R13、R30～R3n、R40～R4n、R50～R53、R60～R6n) 阻抗
VRC(VRCB0～VRCB3、VRCS0～VRCS3、VRCW0～VRCW3) 可变阻抗电路
F(F30～F3n、F40～F4n、F60～F6n) 保险丝
T(T30～T3n、T40～T4n、T60～T6n) 晶体管
S(S30～S3n、S40～S4n、S60～S6n) 串联电路
13 读出放大器
17 接收器
18 行解码器

Claims (14)

1.一种半导体存储装置，具备：
第1存储单元，包含第1阻抗性变化元件；
第2存储单元，包含第2阻抗性变化元件；
第1列选择晶体管；
第2列选择晶体管；
第1位线，连接在：所述第1存储单元的第1端子与所述第1列选择晶体管的第1端子之间、以及所述第2存储单元的第1端子与所述第1列选择晶体管的所述第1端子之间；
第1源极线，连接在：所述第1存储单元的第2端子与所述第2列选择晶体管的第1端子之间、以及所述第2存储单元的第2端子与所述第2列选择晶体管的所述第1端子之间；以及
第1修正阻抗，串联连接在所述第1列选择晶体管与所述第2列选择晶体管之间；且
所述第1存储单元及所述第2存储单元并联连接到所述第1修正阻抗。
2.根据权利要求1所述的半导体存储装置，还具备：
第3存储单元，包含第3阻抗性变化元件；
第4存储单元，包含第4阻抗性变化元件；
第3列选择晶体管；
第4列选择晶体管；
第2位线，连接在：所述第3存储单元的第1端子与所述第3列选择晶体管的第1端子之间、以及所述第4存储单元的第1端子与所述第3列选择晶体管的所述第1端子之间；
第2源极线，连接在：所述第3存储单元的第2端子与所述第4列选择晶体管的第1端子之间、以及所述第4存储单元的第2端子与所述第4列选择晶体管的所述第1端子之间；以及
第2修正阻抗，串联连接在所述第3列选择晶体管与所述第4列选择晶体管之间，且具有与所述第1修正阻抗不同的阻抗值；且
所述第1列选择晶体管的第2端子与所述第3列选择晶体管的第2端子连接；
所述第2列选择晶体管的第2端子与所述第4列选择晶体管的第2端子连接。
3.根据权利要求2所述的半导体存储装置，其中
所述第1存储单元还包含第1晶体管；
所述第3存储单元还包含第3晶体管；
所述第1晶体管的控制端子及所述第3晶体管的控制端子连接到第1字线；
所述第1修正阻抗及所述第2修正阻抗配置为：使所述第1修正阻抗、所述第1存储单元、所述第1位线及所述第1源极线的阻抗值的第1总和与所述第2修正阻抗、所述第3存储单元、所述第2位线及所述第2源极线的阻抗值的第2总和之间的差异最小化。
4.根据权利要求3所述的半导体存储装置，还具备：
第5存储单元，包含第5阻抗性变化元件及第4晶体管；
第3位线，与所述第5存储单元的第1端子连接；
第3源极线，与所述第5存储单元的第2端子连接；以及
第3修正阻抗，与所述第3位线及所述第3源极线中的一者连接；且
所述第1字线与所述第4晶体管的控制端子连接；
所述第1存储单元沿着所述第1字线设置在所述第3存储单元与所述第5存储单元之间；
所述第1修正阻抗具有：小于所述第2修正阻抗与所述第3修正阻抗、或大于所述第2修正阻抗与所述第3修正阻抗的阻抗值。
5.根据权利要求1所述的半导体存储装置，其中
所述第1修正阻抗与所述第1位线连接，串联连接在所述第1存储单元与读出放大器之间，且串联连接在所述第2存储单元与所述读出放大器之间。
6.根据权利要求1所述的半导体存储装置，其中
所述第1修正阻抗与所述第1源极线连接，串联连接在所述第1存储单元与接收器之间，且串联连接在所述第2存储单元与所述接收器之间。
7.一种半导体存储装置，具备：
第1存储单元，包含第1阻抗性变化元件；
第2存储单元，包含第2阻抗性变化元件；
第1列选择晶体管；
第2列选择晶体管；
第1位线，连接在：所述第1存储单元的第1端子与所述第1列选择晶体管的第1端子之间、以及所述第2存储单元的第1端子与所述第1列选择晶体管的所述第1端子之间；
第1源极线，连接在：所述第1存储单元的第2端子与所述第2列选择晶体管的第1端子之间、以及所述第2存储单元的第2端子与所述第2列选择晶体管的所述第1端子之间；以及
第1可变阻抗电路，串联连接在所述第1列选择晶体管与所述第2列选择晶体管之间；且
所述第1存储单元及所述第2存储单元并联连接到所述第1可变阻抗电路。
8.根据权利要求7所述的半导体存储装置，其中
所述第1可变阻抗电路包含并联连接的第1串联电路及第2串联电路，
所述第1串联电路包含串联连接的第1修正阻抗及第1保险丝，且
所述第2串联电路包含串联连接的第2修正阻抗及第2保险丝。
9.根据权利要求7所述的半导体存储装置，其中
所述第1可变阻抗电路包含并联连接的第1串联电路及第2串联电路，
所述第1串联电路包含串联连接的第1修正阻抗及第1晶体管，且
所述第2串联电路包含串联连接的第2修正阻抗及第2晶体管。
10.根据权利要求7所述的半导体存储装置，其中
所述第1可变阻抗电路与所述第1位线连接，串联连接在所述第1存储单元与读出放大器之间，且串联连接在所述第2存储单元与所述读出放大器之间。
11.根据权利要求7所述的半导体存储装置，其中
所述第1可变阻抗电路与所述第1源极线连接，串联连接在所述第1存储单元与接收器之间，且串联连接在所述第2存储单元与所述接收器之间。
12.一种半导体存储装置，具备：
第1存储单元，包含第1阻抗性变化元件及第1晶体管；
第1字线，与所述第1晶体管的控制端子连接；及
第1可变阻抗电路，与所述第1字线连接；且
所述第1可变阻抗电路包含并联连接的第1串联电路及第2串联电路，
所述第1串联电路包含串联连接的第1阻抗及第1保险丝，
所述第2串联电路包含串联连接的第2阻抗及第2保险丝。
13.一种半导体存储装置，具备：
第1存储单元，包含第1阻抗性变化元件及第1晶体管；
第1字线，与所述第1晶体管的控制端子连接；及
第1可变阻抗电路，与所述第1字线连接；且
所述第1可变阻抗电路包含并联连接的第1串联电路及第2串联电路，
所述第1串联电路包含串联连接的第1阻抗及第1晶体管，
所述第2串联电路包含串联连接的第2阻抗及第2晶体管。
14.根据权利要求12或13所述的半导体存储装置，其中
所述第1可变阻抗电路连接在所述第1存储单元与行解码器之间。
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