CN104282709A - 非易失性存储装置 - Google Patents

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Abstract

实施例的非易失性存储装置具备：第1布线，在第1方向延伸；第2布线，在与上述第1方向正交的第2方向延伸，与上述第1布线电连接；多个第3布线，在与上述第1方向交叉且与上述第2方向正交的第3方向分别延伸。上述多个第3布线在上述第2布线的两侧中，沿着上述第2方向并排设置。上述装置还具备：第1存储层，设置在上述多个第3布线中隔着上述第2布线相向的2个第3布线的一方和上述第2布线之间；第2存储层，设置在上述2个第3布线的另一方和上述第2布线之间。上述第2布线在与上述第1存储层连接的第1部分和与上述第2存储层连接的第2部分之间具有块部。

Description

非易失性存储装置
相关申请
本申请以美国临时专利申请61/844，234号(申请日:2013年7月9日)作为基础申请，享受优先权。本申请通过参照该基础申请，包含基础申请的全内容。
技术领域
实施例涉及非易失性存储装置。
背景技术
为了实现下一代的非易失性存储装置，进一步进行3维构造的存储单元阵列的开发。例如，具有设置在与成为基底的半导体基板垂直的方向延伸的多个位线，沿各个延伸方向配置多个存储单元的构造。这样的构造的存储单元阵列中，采用在位线的侧壁设置存储层的单元构造。为了增大存储容量，通常采用隔着位线使2个存储单元相向的构造。
该场合，隔着位线相向的2个存储单元中，选择一个存储单元时，其工作可能影响另一个存储单元的存储状态。这样的现象成为所谓“串扰”的误工作的要因，存储装置的可靠性降低。
发明内容
本发明的实施例抑制非易失性存储装置中的串扰。
实施例的非易失性存储装置具备：第1布线，在第1方向延伸；第2布线，在与上述第1方向正交的第2方向延伸，与上述第1布线电连接；多个第3布线，在与上述第1方向交叉且与上述第2方向正交的第3方向分别延伸。上述多个第3布线在上述第2布线的两侧中，沿着上述第2方向并排设置。上述装置还具备：第1存储层，设置在上述多个第3布线中隔着上述第2布线相向的2个第3布线的一方和上述第2布线之间；第2存储层，设置在上述2个第3布线的另一方和上述第2布线之间。上述第2布线在与上述第1存储层连接的第1部分和与上述第2存储层连接的第2部分之间具有块部。
附图说明
图1是示意表示第1实施例的非易失性存储装置的存储单元阵列的斜视图的一例。
图2是示意表示从第1实施例的存储单元阵列的上方俯视的构造的透视图的一例。
图3是表示第1实施例的非易失性存储装置的方框图的一例。
图4是示意表示第1实施例的存储单元阵列的截面图的一例。
图5A及5B是表示比较例的存储单元阵列的示意图。
图6A及6B是表示第1实施例的存储单元阵列的示意图的一例。
图7～图11C是表示第1实施例的存储单元阵列的制造过程的示意图的一例。
图12是表示第1实施例的变形例的存储单元阵列的示意图的一例。
图13A～13C是表示第1实施例的其他变形例的存储单元阵列的示意图的一例。
图14是示意表示第2实施例的存储单元阵列的截面图的一例。
图15是示意表示第3实施例的非易失性存储装置的存储单元阵列的截面图的一例。
具体实施方式
以下，参照图面说明实施例。图面中的同一部分附上同一编号，其详细说明适当省略，说明不同的部分。另外，图面是示意图或概念图，各部分的厚度和宽度的关系、部分间的大小的比率等不一定与现实相同。另外，即使表示相同部分时，也可能通过图面以互异的尺寸、比率表示。
以下的说明中，参照图中所示相互正交的3轴方向，即，X方向、Y方向、Z方向，说明各构成要素的配置。另外，也有以Z方向为上方，其相反方向作为下方进行说明的情况。
[第1实施例]
第1实施例的非易失性存储装置100具备3维构造的存储单元阵列1。存储单元阵列1例如包含多个阻抗变化型存储单元MC。
以下，参照图1～图4，说明第1实施例的非易失性存储装置100。
图1是示意表示存储单元阵列1的斜视图的一例。存储单元阵列1具备：在第1方向延伸的第1布线；在与第1方向正交的第2方向延伸，与第1布线电连接的第2布线；在与第1方向交叉并与第2方向正交的第3方向分别延伸的多个第3布线。
该例中，第1方向设为X方向，第2方向设为Z方向，第3方向设为Y方向。各布线的延伸方向相互正交，但是不限于严格意义的正交。例如，容许由于制造技术等引起的正交偏差，只要大致正交的状态即可。另外，第3方向不限于与X方向正交的Y方向，只要是X-Y平面内与X方向交叉的方向即可。
第1布线例如是全局位线10，在X方向延伸。另外，存储单元阵列1具有多个全局位线10。多个全局位线10设为相互平行，在Y方向并排配置。
第2布线是例如本地位线20，在Z方向延伸。本地位线20经由选择元件50例如薄膜晶体管(Thin Film Transistor:TFT)与全局位线10电连接。一个全局位线10与多个本地位线20电连接。
第3布线例如是字线30，在Y方向延伸。存储单元阵列1包含多个字线30。字线30设置在本地位线20的两侧。多个字线30在各个侧中设为相互平行，在Z方向并排配置。
本地位线20和字线30之间，设置存储层40。存储层40例如包含在第1状态和比第1状态低阻抗的第2状态之间可逆地迁移的阻抗变化材料。
阻抗变化材料例如以包含从铪(Hf)、锆(Zr)、镍(Ni)、钽(Ta)、钨(W)、钴(Co)、铝(Al)、铁(Fe)、锰(Mn)、铬(Cr)及铌(Nb)组成的群选择的至少一个元素的氧化物作为主成分。例如，阻抗变化材料是包含HfO2、Al2O3、TiO2、NiO、WO3、Ta2O5等的材料的薄膜。阻抗变化材料通过流过规定的电流或者施加规定的电压，可以使其阻抗值可逆地变化。
另外，也可以采用离子型的阻抗变化材料，例如，阻抗变化材料可以采用单晶体或多晶体的Si、Ge、SiGe、GaAs、InP、GaP、GaInAsP、GaN、SiC、HfSi、HfO、AlO或这些层叠膜等。此时，作为阻抗变化材料的电极，可以在本地位线20和阻抗变化材料间或字线30和阻抗变化材料间，配置例如Ag、Au、Ti、Ni、Co、Al、Fe、Cr、Cu、W、Hf、Ta、Pt、Ru、Zr或Ir及其氮化物或者碳化物等的电极。另外，电极也可以采用在多晶硅添加了上述材料的材料。另外，在阻抗变化材料的电极的相反侧也可以插入TaSiN的阻挡层。
而且，存储单元阵列1在全局位线10和本地位线20之间具备选择元件50。选择元件50例如对全局位线10和本地位线20之间的电导通进行导通截止控制。选择元件50是具有例如在Z方向延伸的导电部51、与导电部51的侧面相向的栅极电极53、在导电部51与栅极电极53之间设置的栅极绝缘膜55的薄膜晶体管。即，这里例示的选择元件50是具有在Z方向流过电流的沟道的晶体管。
另外，图1中，为了容易观察图面，Y方向中的全局位线10间、本地位线20间的绝缘膜省略了图示。
图2是示意表示从上方俯视的存储单元阵列1的构造的透视图的一例。图2表示相对于本地位线20的字线30的配置的一例。
如图2，多个全局位线10设为平行，在Y方向并排配置。一个全局位线10上，多个本地位线20在X方向并排配置。另外，本地位线20也可以在Y方向并排配置。即，本地位线20在多个全局位线10上形成矩阵配置。
图2表示的字线30具备：在X方向相邻的本地位线20间沿着Y方向延伸的延伸部30d；电收束多个延伸部30d的共用部30f。X方向中，每隔一个配置的字线30的延伸部30d由共用部30f电收束。即，Z方向层叠的字线30的一个阶层中，设置电收束多个延伸部30d的2个字线30a及30b。在各本地位线20的X方向中的一侧设置字线30a，另一侧设置字线30b。
本说明书中，字线30a及30b总称为字线30。另外，其他构成要素中，同种要素附上其他符号区别的情况和用一个符号总称同种要素的情况。
多个字线30中的2个字线30a及30b隔着本地位线20相向。在字线30a和本地位线20之间，设置第1存储层40a。另外，在字线30b和本地位线20之间设置第2存储层40b。
存储单元MC在本地位线20和字线30交叉的部分分别形成。即，各个存储单元MC包含第1存储层40a或第2存储层40b的任一方。
而且，如图2，选择元件50的栅极电极53在字线30的下层中，沿着Y方向延伸。另外，栅极电极53在与本地位线20连接的多个导电部51间沿着Y方向延伸。
图3是表示第1实施例的非易失性存储装置100的方框图的一例。非易失性存储装置100具备例如驱动存储单元阵列1的行解码器15及读出放大器17。读出放大器17可以判别从存储单元MC读出的数据，暂时地存储。而且，非易失性存储装置100具备控制电路13和接口电路19。控制电路13根据经由接口电路19从外部获得的指示，经由行解码器15及读出放大器17在存储单元阵列1记录信息，另外，从存储单元阵列1读出信息。
例如，控制电路13经由读出放大器17，选择多个全局位线10的一个。另外，控制电路13经由行解码器15，从在选择的全局位线10上设置的多个本地位线20中选择一个。具体地说，向设置在选择的全局位线10和选择对象的本地位线20之间的选择元件50的栅极电极53施加栅极偏压，使两者电导通。
而且，控制电路13通过指定多个字线30中的一个，从设置在选择的本地位线20和字线30之间的多个存储单元MC中选择一个。具体地说，指定设置该存储单元MC的阶层的字线30a或30b。
例如，读出存储单元MC记录的信息时，控制电路13向指定的字线30施加电压，由读出放大器17检测流向选择的全局位线10的电流。然后，根据来自读出放大器17的输出，确定在存储单元MC记录的信息，经由接口电路19输出。另外，对存储单元MC进行信息的写入(置位)时或进行存储单元MC记录的信息的删除(复位)时，向指定的字线30施加规定的电压，使MC的阻抗从第1状态向第2状态或者相反的方向迁移。
图4是示意表示第1实施例的存储单元阵列1的截面图的一例。图4表示沿着图2所示的A-A线的截面。
如图4，在全局位线10上设置选择元件50。选择元件50具有：导电部51；与其侧面相向的栅极电极53；设置在导电部51和栅极电极53之间的栅极绝缘膜55。
导电部51具有沟道部57和设置在其上下的源极漏极部58及59。沟道部57隔着栅极绝缘膜55与栅极电极53相向。源极漏极部58与全局位线10连接。另一方面，源极漏极部59与本地位线20连接。
在全局位线10和栅极电极53之间，设置绝缘层61。另外，在栅极电极53上，设置绝缘层63。绝缘层61及63例如可以采用硅氧化膜。
在选择元件50上，设置本地位线20和多个字线30。多个字线30隔着绝缘层33在Z方向层叠。另外，X方向中，相邻的本地位线20间交互设置字线30a和字线30b。
本地位线20和字线30a之间，设置第1存储层40a。另外，本地位线20和字线30b之间，设置第2存储层40b。
如图4，本地位线20具有与第1存储层40a连接的第1部分21和与第2存储层40b连接的第2部分23，在其间具有块部25。
图5A及5B是比较例的存储单元阵列2的示意图。图5A是存储单元阵列2的部分截面图，图5B是该截面中的能带图。
如图5A所示，存储单元阵列2中，未设置块部25。本地位线20和字线30a之间，设置包含第1存储层40a的存储单元MC1。本地位线20和字线30b之间，设置包含第2存储层40b的存储单元MC2。
如图5A，控制电路13对隔着本地位线20相向的字线30a及30b分别施加不同的电压。复位存储单元MC2时，例如，本地位线20的电位设为3V，字线30a的电位设为2V，字线30b的电位设为1V。即，向存储单元MC1施加1V的电位差，向存储单元MC2施加2V的电位差。
存储层40的厚度例如为数nm，在存储层40的内部，产生106V/cm数量级的强电场。从而，复位电流IR流向MC2，第2存储层40b从例如第2状态(低阻抗)向第1状态(高阻抗)迁移。另一方面，向MC1施加的电压为MC2的一半，流向第1存储层40a的电流比复位电流IR小。因而，第1存储层40a的阻抗状态不迁移。
图5B表示本地位线20和字线30a之间施加的电位差设为1V，本地位线20和字线30b之间施加的电位差设为2V时的能带图。该图中的横线Ec表示本地位线20、字线30a及30b中的导带的能量电平。
例如，从本地位线20向字线30b流向复位电流IR时，电流载流子即电子eA及eB从字线30b经过第2存储层40b向本地位线20移动。从字线30b流入本地位线20的大部分的电子eA在本地位线20中受到散射，失去动能。
但是，X方向中的本地位线20的宽度例如设为40nm时，部分电子可能不受到散射，穿过本地位线20内，流入存储单元MC1。这些电子eB有可能不期望地迁移到第1存储层40a的阻抗状态，改变存储单元MC1的存储内容。这样的现象在本地位线20的宽度越狭时发生确率越高。被认为是称为存储单元间的串扰的不良模式，使非易失性存储装置的可靠性降低。
本实施例中，在本地位线20的内部设置块部25，抑制存储单元MC1和存储单元MC2之间的载流子(电子或空穴)的移动。从而，可以提高非易失性存储装置100的可靠性。
图6A及6B是表示第1实施例的存储单元阵列1的示意图的一例。图6A是存储单元阵列1的部分截面图，表示设置在本地位线20的块部25的一个具体例。图6B是说明图6A表示的块部25的效果的能带图。
如图6A，该例的块部25包含第1部分21和第2部分23连接的界面43。即，块部25设置在界面43即所谓接缝的附近。界面43包含能带的局部弯曲EB或捕获载流子的载流子陷阱ET(捕获中心)等。
如图6B，通过在本地位线20和字线30b之间施加的电压，从字线30b经过第2存储层40b向本地位线20流入具有高能量的电子eB。电子eB穿过本地位线20到达第1存储层40a前，由于能带的弯曲EB，X方向的运动被限制，或，被在界面43形成的载流子陷阱ET捕获。界面43所包含的载流子陷阱ET的密度例如比第1部分21及第2部分23的散射中心高，有效抑制流入第1存储层40a的电子eB。从而，可以防止存储单元MC1的误工作。
例如，第1部分21及第2部分23包含多晶硅等的半导体材料。第1部分21和第2部分23连接的界面43成为半导体晶体的不连续面，包含高密度的载流子陷阱ET。
接着，参照图7～图11B，说明存储单元阵列1的制造过程。
图7～图11B是表示第1实施例的存储单元阵列的制造过程的示意图的一例。图7、8B、9A～10B及11B是晶片的部分截面图。图8A及图11A是表示晶片的顶面的平面图。
首先，准备在全局位线10上形成了选择元件50的晶片。例如，在形成了控制电路13、行解码器15、读出放大器17等的周边电路的硅基板上，隔着层间绝缘膜形成全局位线10。然后在全局位线10上形成选择元件50。
接着，如图7，在选择元件50上形成层叠体60。层叠体60包含多个绝缘层33和多个导电层31。绝缘层33是例如采用CVD(Chemical VaporDeposition：化学气相沉积)法形成的硅氧化膜。导电层31是例如采用CVD法形成的多晶硅膜。绝缘层33和导电层31在Z方向交互层叠。
接着，如图8A及8B，选择地蚀刻层叠体60，形成狭缝65。层叠体60例如采用RIE(Reactive Ion Etching：反应离子蚀刻)法蚀刻。层叠体60上设置未图示蚀刻掩模。
如图8A，狭缝65形成为在Y方向延伸。另外，狭缝65形成为从层叠体60的顶面到达选择元件50的深度。在狭缝65的底面，导电部51的源极漏极部59露出。
接着，如图9A，在狭缝65的内面形成存储层40。存储层40包含阻抗变化材料，例如，用ALD(Atomic Layer Deposition：原子层沉积)法形成。存储层40的厚度例如为数nm。
接着，如图9B，选择地除去在狭缝65的底面形成的存储层40，使源极漏极部59露出。例如，通过采用RIE的各向异性蚀刻条件，可以使狭缝65的侧壁形成的存储层40残留，选择地除去在底面形成的存储层40。
接着，如图10A，在狭缝65的内面形成导电层67。导电层67是例如金属膜或者多晶硅膜。导电层67的形成优选采用ALD法或者CVD法等的各向同性佳的成膜方法。导电层67在形成于狭缝65的侧壁的存储层40上横向(X方向及-X方向)堆积。若膜成长为各向同性，则在狭缝65的侧壁可以均质地形成一样厚度的导电层67。
如图10B，通过不断堆积导电层67，填埋狭缝65的空隙。在狭缝65的两方侧壁分别堆积的导电层67在狭缝65的中央连结，形成Z方向延伸的接合面(接缝)或者晶体的不连续面。该不连续面中，由于能带的弯曲，电子的X方向的运动被限制。另外，该接缝和/或不连续面有包含高密度的晶体缺陷的情况。该晶体缺陷起到载流子的捕获中心的功能。
接着，如图11A及11B，选择地蚀刻导电层67，分离为多个本地位线20。
如图11A，Y方向延伸的导电层67由绝缘体38分离，形成多个本地位线。具体地说，形成绝缘体38的部分中，以从其顶面到绝缘层63的深度形成导电层67。绝缘层63设置为埋入Y方向中相邻的选择元件50间。
即，如图11B，除了与选择元件50的源极漏极部59连结的部分，除去导电层67。接着，为了形成绝缘体38，在除去导电层67的空隙，例如，埋入硅氧化膜。
通过上述的制造过程形成的存储单元阵列1中，在本地位线20的内部形成界面43。如图11A及11B，界面43在Y方向及Z方向延伸，将本地位线20分离为第1部分21及第2部分23。
另一方面，本地位线20包含与源极漏极部59连接部分中在源极漏极部59上堆积的导电层67的一部分。因而，界面43在全局位线10的侧中，不延伸到本地位线20的端20e为止。这里，为了抑制在最接近全局位线10的位置形成的存储单元MC3及MC4间的串扰，界面43的端43e优选位于在最接近全局位线10的位置形成的字线30e的下方。这可以通过使选择元件50上形成的绝缘层33e形成得比源极漏极部59上堆积的导电层67厚而实现。
参照图4，该条件换句话说，优选使全局位线10侧的块部25的端25e和本地位线20的端20e的间隔(WB)，比多个字线30中最接近全局位线10的字线30e和本地位线20的端20e的间隔(WL2)窄。
另外，如图11C，最下层的绝缘膜30eb的膜厚可以比其他绝缘膜33e的膜厚更厚。即，狭缝65的宽度若变狭，则间隔WB变大。但是，若加厚全部绝缘膜30e的膜厚，则狭缝65的高度过高。因而，通过加厚最下层的绝缘膜30eb的膜厚，增大间隔WL2(WL1<WL2)。因此，即使狭缝65的宽度窄，也可以维持间隔WB<间隔WL2的关系。
另外，也可以说，上述构造中，字线30e的底面和本地位线20的端20e的间隔比Z方向层叠的字线30中的Z方向相邻的2个字线30的间隔宽。
图12是示意表示第1实施例的变形例的存储单元阵列3的截面图的一例。
存储单元阵列3中，块部25包含在第1部分21和第2部分23之间设置的块层45。具体地说，第1部分21及第2部分23包含第1金属。块层45包含功函数比第1金属小的第2金属。第1金属例如是氮化钽(TaN)，第2金属例如是钨(W)。
从而，在第1部分21和块层45之间及第2部分23和块层45之间，形成势垒。例如，可以防止从字线30b经过第2存储层40b向本地位线20注入的电子eB流入第1存储层40a。另外，也可以防止从字线30a经过第1存储层40a向本地位线20流入的电子注入第2存储层40a。
另外，作为其他例，也可以是第1部分21及第2部分23包含第1半导体，块层45包含带隙比第1半导体宽的第2半导体。例如，可以将第1半导体设为硅，第2半导体设为砷化镓(GaAs)或者氮化镓(GaN)。即，第1半导体和第2半导体之间的能带的不连续成为势垒，获得阻碍本地位线20内的X方向中的载流子的移动的效果。
图13A～13C是表示第1实施例的其他变形例的存储单元阵列4的示意图的一例。图13A是表示存储单元阵列4的部分截面图。图13B及13C表示本地位线20的杂质轮廓。
存储单元阵列4中，本地位线20包含半导体。块部25的杂质浓度比第1部分21的杂质浓度低。另外，块部25的杂质浓度比第2部分23的杂质浓度低。因而，在块部25和第1部分21之间及块部25和第2部分之间，浓度差导致势垒形成。块部25抑制本地位线20内的X方向中的载流子的移动。
如图13B，本地位线20内的杂质分布形成为从第1存储层40a的侧及第2存储层40b的侧分别向中央连续地减少。即，导电层67堆积时(参照图10A及10B)，前半部分增大杂质的掺杂量，后半部分减少掺杂量。
另外，如图13C，本地位线20内的杂质分布也可以在块部25中以阶梯状减少的方式形成。本地位线20例如包含多晶硅。本地位线20掺杂的杂质是例如砷(As)、磷(P)或硼(B)。
[第2实施例]
图14是示意表示第2实施例的存储单元阵列5的截面图的一例。
如图14，存储单元阵列5中，本地位线20在与第1存储层40a连接的第1部分21和与第2存储层40b连接的第2部分23之间具有间隙47。例如，图10A所示过程中，在狭缝65的两方的侧壁分别堆积的导电层67在X方向中连结前，停止该堆积。从而，可以在第1部分21和第2部分23之间残留空隙。
间隙47在本地位线20中沿着Z方向延伸。间隙47阻碍从字线30a及30b的任一方经过存储层40向本地位线20流入的载流子向字线30a及30b的另一方移动。从而，可以抑制隔着本地位线20相向的存储单元间的串扰。
另外，全局位线10侧的间隙47的端47e和全局位线10侧的本地位线的端20e的间隔WB，优选比多个字线30中最接近全局位线10的字线30e和本地位线20的端20e的间隔WL窄。从而，可以抑制在最接近全局位线10的位置形成的存储单元MC3及MC4间的串扰。
另外，最下层的绝缘膜30eb的膜厚可以比其他绝缘膜33e的膜厚更厚。即，狭缝65的宽度若变狭，则间隔WB变大。但是，若加厚全部绝缘膜30e的膜厚，则狭缝65的高度过高。因而，通过加厚最下层的绝缘膜30eb的膜厚，增大间隔WL2(WL1<WL2)。因此，即使狭缝65的宽度窄，也可以维持间隔WB<间隔WL2的关系。
另外，也可以说，上述构造中，字线30e的底面和本地位线20的端20e的间隔比Z方向层叠的字线30中的Z方向相邻的2个字线30的间隔宽。
[第3实施例]
图15是示意表示第3实施例的非易失性存储装置200的存储单元阵列6的截面图的一例。
非易失性存储装置200具有所谓的纵型交叉点构造，本地位线20与全局位线10直接连接。在本地位线20和字线30之间设置整流元件，例如二极管。
如图15，存储单元阵列6中，全局位线10与本地位线20直接连接。在本地位线20的两侧分别并排设置多个字线30。另外，该例中，X方向中相邻的本地位线20间配置的字线30隔着存储层40与任一方的本地位线20相向。存储层40包含在字线30的侧设置的阻抗变化层42和与本地位线20连接的整流层71。
图15所示字线30a和字线30b在X方向中隔着本地位线20相向。本地位线20和字线30a之间，设置第1存储层40a。另外，本地位线20和字线30b之间，设置第2存储层40b。
第1存储层40a在与本地位线20连接的部分具有第1整流层71a。另外，第2存储层40b在与本地位线20连接的部分具有第2整流层71b。
第1整流层71a在第1存储层40a和本地位线20之间介入第1二极管。第2整流层71b在第2存储层40b和本地位线20之间介入第2二极管。
例如，本地位线20包含金属时，整流层71包含半导体。从而，本地位线20和存储层40之间可以介入肖特基二极管。另外，本地位线20包含半导体时，整流层71包含导电型不同于本地位线20的半导体。从而，本地位线20和存储层40之间可以介入PN结二极管。
本实施例中，本地位线20也具有与第1存储层40a连接的第1部分21和与第2存储层40b连接的第2部分23，其间具有块部25。块部25阻碍从字线30a及30b的任一方经过存储层40向本地位线20流入的载流子向另一方移动。从而，可以抑制隔着本地位线20相向的存储单元间的串扰。块部25具有与第1实施例相同的构造。另外，第1部分21和第2部分23之间，也可以设置间隙47。
虽然说明了本发明的几个实施例，但是这些实施例只是例示，而不是限定发明的范围。这些新实施例可以各种形态实施，在不脱离发明的要旨的范围，可以进行各种省略、置换、变更。这些实施例及其变形是发明的范围和要旨所包含的，也是权利要求的范围记载的发明及其均等的范围所包含的。

Claims (19)

1.一种非易失性存储装置，其特征在于，具备：
第1布线，在第1方向延伸；
第2布线，在与上述第1方向正交的第2方向延伸，与上述第1布线电连接；
多个第3布线，在与上述第1方向交叉且与上述第2方向正交的第3方向分别延伸，在上述第2布线的两侧中，沿着上述第2方向并排设置；
第1存储层，设置在上述多个第3布线中隔着上述第2布线相向的2个第3布线的一方和上述第2布线之间；
第2存储层，设置在上述2个第3布线的另一方和上述第2布线之间，
上述第2布线在与上述第1存储层连接的第1部分和与上述第2存储层连接的第2部分之间具有块部。
2.权利要求1所述的非易失性存储装置，其特征在于，
上述块部包含上述第1部分和上述第2部分连接的界面。
3.权利要求2所述的非易失性存储装置，其特征在于，
上述第1部分及上述第2部分包含半导体材料，
上述界面是半导体晶体的不连续面。
4.权利要求2所述的非易失性存储装置，其特征在于，
上述块部在上述界面包含载流子陷阱。
5.权利要求1所述的非易失性存储装置，其特征在于，
上述第1部分及上述第2部分包含第1金属，
上述块部包含功函数比上述第1金属小的第2金属。
6.权利要求5所述的非易失性存储装置，其特征在于，
上述第1金属是氮化钽(TaN)，
上述第2金属是钨(W)。
7.权利要求1所述的非易失性存储装置，其特征在于，
上述第2布线包含半导体，
上述块部的杂质浓度比上述第1部分及上述第2部分低。
8.权利要求7所述的非易失性存储装置，其特征在于，
上述第2布线包含多晶硅。
9.权利要求1所述的非易失性存储装置，其特征在于，
上述第1部分及上述第2部分包含第1半导体，
上述块部包含带隙比上述第1半导体宽的第2半导体。
10.权利要求1所述的非易失性存储装置，其特征在于，
上述第1存储层及上述第2存储层包含在第1状态和比上述第1状态低阻抗的第2状态之间可逆地迁移的阻抗变化材料。
11.权利要求1所述的非易失性存储装置，其特征在于，
还具备在上述第1方向并排设置的多个第2布线，
上述2个第3布线的一方具有：在上述第1方向并排设置的上述第2布线间沿着上述第3方向延伸的多个第1延伸部；电收束上述多个第1延伸部的第1共用部，
上述2个第3布线的另一方具有：上述多个第2布线间沿着上述第3方向延伸的多个第2延伸部；电收束上述多个第2延伸部的第2共用部，
在各个的上述第2布线的两侧，设置上述多个第1延伸部的一个和上述多个第2延伸部的一个，
上述多个第1延伸部的一个和上述多个第2延伸部的一个隔着上述第2布线相向。
12.权利要求1所述的非易失性存储装置，其特征在于，
还具备在上述第2方向层叠的多个第3布线，
上述块部沿着上述第2方向在上述第2布线中延伸，
上述第1布线侧的上述块部的端和上述第1布线侧的上述第2布线的端的间隔，比在上述第2方向层叠的上述第3布线中最接近上述第1布线的第3布线和上述第2布线的上述端的间隔窄。
13.权利要求12所述的非易失性存储装置，其特征在于，
在上述第2方向层叠的上述第3布线中最接近上述第1布线的第3布线的底面和上述第2布线的上述端的间隔，比在上述第2方向层叠的第3布线中的上述第2方向相邻的2个第3布线的间隔宽。
14.权利要求1所述的非易失性存储装置，其特征在于，
上述第1存储层在与上述第2布线连接的部分具有第1整流层，
上述第2存储层在与上述第2布线连接的部分具有第2整流层。
15.权利要求14所述的非易失性存储装置，其特征在于，
上述第1整流层在上述第1存储层和上述第2布线之间介入第1二极管，
上述第2整流层在上述第2存储层和上述第2布线之间介入第2二极管。
16.一种非易失性存储装置，其特征在于，具备：
第1布线，在第1方向延伸；
第2布线，在与上述第1方向正交的第2方向延伸，与上述第1布线电连接；
多个第3布线，在与上述第1方向交叉且与上述第2方向正交的第3方向分别延伸，在上述第2布线的两侧中，沿着上述第2方向并排设置；
第1存储层，设置在上述多个第3布线中隔着上述第2布线相向的2个第3布线的一方和上述第2布线之间；
第2存储层，设置在上述2个第3布线的另一方和上述第2布线之间，
上述第2布线在与上述第1存储层连接的第1部分和与上述第2存储层连接的第2部分之间具有间隙。
17.权利要求16所述的非易失性存储装置，其特征在于，
上述第1存储层及上述第2存储层包含在第1状态和比上述第1状态低阻抗的第2状态之间可逆地迁移的阻抗变化材料。
18.权利要求16所述的非易失性存储装置，其特征在于，
还具备在上述第2方向层叠的多个第3布线，
上述间隙沿着上述第2方向在上述第2布线中延伸，
上述第1布线侧的上述间隙的端和上述第1布线侧的上述第2布线的端的间隔，比在上述第2方向层叠的上述第3布线中最接近上述第1布线的第3布线和上述第2布线的上述端的间隔窄。
19.权利要求18所述的非易失性存储装置，其特征在于，
在上述第2方向层叠的上述第3布线中最接近上述第1布线的第3布线的底面和上述第2布线的上述端的间隔，比在上述第2方向层叠的上述第3布线中的上述第2方向相邻的2个第3布线的间隔宽。
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